JP2004184649A - 表示装置及びその駆動回路 - Google Patents
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Abstract
【解決手段】本発明のドレイン線駆動回路は既存のオペアンプ回路内の出力増幅回路で液晶駆動を可能とした。これにより、8色表示モード用の駆動回路を新規に設ける必要がなく、回路規模の増大を抑えることができる。さらに、2値の階調電圧のうち、一方の階調電圧をオペアンプで出力することで、調整可能とした。これにより、液晶に直流電圧が印加されることを防ぐことができる。
【選択図】 図2
Description
【発明の属する技術分野】
本発明はドットマトリクス型液晶を表示するための制御装置に関する。
【0002】
【従来の技術】
液晶パネル内のドレイン線に表示データに応じた階調電圧を印加し、表示輝度を制御する、ドレイン線の駆動回路として、特開2001−345928号記載の方法がある。この方法は、ユーザが操作を行わない時に表示する色数を減らす簡易表示モード(8色表示モード)を持っており、この8色モードにより低消費電力化を図っている。
【0003】
【特許文献1】
特開2001−345928号公報
【0004】
【発明が解決しようとする課題】
上記方法では、8色表示モードを実現するため、出力毎に設けられたオペアンプの電源電圧であるVDD、VSSの2レベルを出力する。この方法では、オペアンプの定常電流をカットするためのスイッチ素子と、8色表示モード用にMOSトランジスタが新たに必要となる。このため、回路規模が増大する課題があった。
【0005】
本発明は、回路規模の増大を抑制した表示装置及びその駆動回路を提供することを目的とする。
【0006】
【課題を解決するための手段】
出力毎に設けられたオペアンプ回路内の出力増幅回路で用いられているMOSトランジスタを8色表示モードでも使用することにした。なお、オペアンプ回路の出力増幅回路にはパネル負荷容量を駆動するための十分なサイズのMOSトランジスタがもともと採用されており、MOSトランジスタのゲート電圧の制御により、新規の回路規模増大を伴わず、十分な収束時間を得ることが可能である。
【0007】
【発明の実施の形態】
以下、本発明第一のドレイン線駆動回路の実施の形態を図1〜5を用いて説明する。
【0008】
図1は、液晶パネルに対して、ドレイン線駆動回路、電源回路、ゲート線駆動回路で構成されたTFTの液晶表示装置を示したものである。この中で、液晶パネルは画素毎にTFTが配置されており、これに接続するドレイン線とゲート線とがマトリクス状に配線されている。また、TFTのソース端子が画素電極へ接続され、液晶をはさんで対向側にあるコモン電極との印加電圧の差で表示輝度を制御することにする。なお、この液晶表示装置は、CPUから転送される表示階調データで、各電極に印加する階調電圧を制御するものとする。
【0009】
図2は、本発明第一の実施の形態にかかわるドレイン線駆動回路のブロック図を示したものである。201はドレイン線駆動回路、202は階調電圧生成部、203はデコーダ部、204は出力部、206はラッチ回路1、207はラッチ回路2、208はレベルシフタ、210はタイミング発生回路である。
【0010】
そして、ドレイン線駆動回路201への入力は、CPUから送られてくる表示階調データ、表示モード切替信号と、ドットクロック、ラインクロックとする。
【0011】
表示階調データはRGBそれぞれの階調を示すデジタルデータである。表示モード切替信号はフルカラー表示モードと、低消費電力を目的とした8色表示モードを選択する信号であり、Hiレベルの場合はフルカラー表示モード、Lowレベルの場合は8色表示モードとする。さらに、表示モード切替信号は、階調電圧生成部202、出力部204を構成する一部の回路あるいは、すべての回路への電流供給を制御できるものとする。また、ドットクロックはラッチ回路1 206で使用され、ラインクロックはラッチ回路2 207、タイミング発生回路210で使用される。
【0012】
次にドレイン線駆動回路201を構成する各ブロックを説明する。
【0013】
タイミング発生回路210は、ラインカウンタを持っており、外部から入力されるラインクロックをカウントし、このカウンタ値をもとに極性信号を生成する。この極性信号は、液晶の残像現象や劣化防止のために実施する、交流化駆動の交流化タイミングとなる。これらの残像現象や劣化は液晶に長時間直流電圧が印加されることで発生し、各電極へ印加する階調電圧を交流化することで抑制されることが知られている。なお、極性信号がHiレベル時には負極性の階調電圧を、Lowレベル時には正極性の階調電圧を印加するものとし、交流周期については、例えば、1ライン毎に印加する電圧の極性を切り替える場合は、カウンタ出力の最下位ビット信号で極性信号の電圧レベルを切り替えるものとする。
【0014】
ラッチ回路1 206は、ドットクロックの立ち下がりのタイミングで動作し、CPUから一画素ごとにシリアルで送られてくる表示階調データを、1ライン分のパラレルデータへと変換する。
【0015】
ラッチ回路2 207は、ラインクロックの立ち下がりのタイミングで動作し、1ライン分の表示階調データをレベルシフタ208に転送する。
【0016】
レベルシフタ208は、CPUからの表示モード切替信号と、ラッチ回路2 207から転送される表示階調データ、タイミング発生回路210で生成された極性信号を、ロジック回路の電源電圧であるVcc−GNDレベルから、階調電圧生成部202、デコーダ部203、出力部204の動作電源であるVDD−VSSレベルに変換する。なお、このレベル変換を行う理由は、各ブロックの制御を動作電源に応じた電圧レベルで行う必要があるためである。
【0017】
階調電圧生成部202へは、レベルシフタ208を介して表示モード切替信号が入力される。表示モード切替信号がHiレベルで、フルカラー表示モードが選択された場合、階調電圧生成部202は、デジタルの表示階調データに対応する複数の階調電圧を生成する。なお、階調電圧生成部202の内部には直列に接続された抵抗で構成されたブロックがあり、その直列抵抗に電流を流し、階調数に応じた端子を出すことで、階調電圧は生成される。一方、表示モード切替信号がLowレベルで、8色表示モードが選択された場合は、液晶パネルの表示輝度を2レベルの階調電圧のみで制御するため、また、その2レベルの階調電圧はオペアンプの電源電圧VDDとVSSで規定されるため、階調電圧生成部202は使用しないことにする。したがって、8色表示モードが選択された場合、つまり表示モード切替信号がLowレベルの場合は、前述した直列抵抗に流れる電流を停止させ、階調電圧生成部202で消費される消費電力を削減できるものとする。
【0018】
デコーダ部203は、レベルシフタ208からのデジタルの表示階調データを階調電圧生成部202で生成されたアナログの階調電圧に変換するDAコンバータの役割を果たす。したがって、出力部204へはそれぞれの表示階調データに応じた階調電圧を出力する。
【0019】
出力部204へは、レベルシフタ208から表示モード切替信号と極性信号、表示階調データの最上位ビット信号が入力され、デコーダ部203から表示階調データに応じた階調電圧が入力される。そして、表示モード切替信号がHiレベルで、フルカラー表示モードが選択された場合、出力部204は、デコーダ部203で変換された階調電圧をバッファ出力する。一方、表示モード切替信号がLowレベルで、8色表示モードが選択された場合は、表示階調データの最上位ビット信号と極性信号をもとに、2レベルの階調電圧のうち、いずれかを選択して出力するものとする。
【0020】
次に、出力部204のより詳細な動作について説明する。なお、出力部204は出力毎にボルテージフォロア用途のオペアンプ回路を設ける構成とする。
【0021】
図3は出力部204を構成するオペアンプ回路の一例を示したものである。このオペアンプはMOSトランジスタ301、302で構成される出力増幅回路と、電流源を有する回路間を分離するためのスイッチ303、304と、オペアンプ回路への定常電流を遮断するためのスイッチ305、306と、オペアンプ回路内に貫通電流が流れるのを防ぐため、内部端子を電源電圧VDD、あるいはVSSとショートさせるためのスイッチ307、308、309と、出力増幅回路を構成する2つのMOSトランジスタ301、302のうち、いずれかに電流を流し、もう一方には電流を流さないようにするため、それぞれのゲート端子を電源電圧VDDにショートするためのスイッチ309、310が設けられていることを特徴としている。
【0022】
図4(a)は極性信号A、表示階調データの最上位ビット信号B、表示モード切替信号Cで出力する階調電圧レベルを制御する場合の真理値表、式(1)はそれを実現する演算式を示したものである。
【0023】
【数1】
【0024】
このように、表示モード切替信号CがHiレベルの場合、つまりフルカラー表示モードが選択された場合は、電流のプッシュプル動作が可能なオペアンプで階調電圧を出力することにし、Lowレベルの場合、つまり8色表示モードが選択された場合は、MOSトランジスタ301、あるいは302のみで階調電圧を出力することにする。なお、8色表示モードが選択された場合、出力する階調電圧は極性信号Aと表示階調データの最上位ビット信号Bで決定されるものとする。
【0025】
図4(b)は8色表示モード選択時のスイッチ制御についてまとめたものである。ここで、図3、4(b)をもとに、オペアンプ回路のより詳細な動作について説明する。フルカラー表示モード選択時は、スイッチ305、306をオフ、スイッチ307、308、309をオン、スイッチ310、311をオフ、スイッチ303、304をオンすることでオペアンプを稼働状態にして、デコーダ部203で変換されたアナログの階調電圧をバッファ出力する。一方、8色表示モード選択時は、スイッチ305、306をオフしてオペアンプ回路への電流供給を遮断し、さらにスイッチ307、308、309をオンにすることで、オペアンプ回路内を貫通電流が流れない状態に安定させる。その上で、スイッチ303、304、310、311の動作を制御することで、出力する階調電圧レベルが決定されるものとする。例えば、高電位側の階調電圧を出力する場合は、スイッチ304をオフ、スイッチ311をオンすることで、MOSトランジスタ301のゲート端子を電源電圧VDDとショートさせる。また、低電位側の階調電圧を出力する場合は、スイッチ303をオフ、スイッチ310をオンすることで、MOSトランジスタ302のゲート端子を電源電圧VDDとショートさせる。なお、この例では、出力増幅回路を構成するMOSトランジスタがNMOSトランジスタであることから、ゲート端子を電源電圧VDDとショートすることで電流を流す状態になり、液晶パネル内のドレイン線に階調電圧を印加することになる。
【0026】
図5は、RGBそれぞれの表示階調データを6ビットとした場合の、8色表示モード選択時における、ドットクロック、ラインクロック、極性信号A、表示階調データBmとその最上位ビット信号B、表示モード切替信号C、ドレイン線に印加される階調電圧波形のタイミングチャートをまとめたものである。
【0027】
ドットクロックは1画素ずつシリアルに入力される表示階調データを順次取り込むために使用され、ラインクロックは1ライン分の表示階調データの同期出力や、極性信号Aの生成にも使用される。極性信号Aは、タイミング発生回路210内部のラインカウンタ出力をもとに生成され、また、表示階調データBm、最上位ビット信号Bはラッチ回路2 207の出力であることから、いずれもラインクロックの立ち下がりに同期して変動する。したがって、本実施例で出力部204のオペアンプ回路内に新規設けたスイッチ素子は、ラインクロックに同期して制御することになる。
【0028】
以上、説明した構成と動作により、本発明第一の形態にかかわる液晶のドレイン線駆動回路201は出力部204のオペアンプ内の出力増幅回路を構成するMOSトランジスタ301、302を使用して2レベルの階調電圧を出力し、低消費電力化が可能な8色表示モードを実現する。
【0029】
したがって、本発明の目的である、大規模な新規回路を追加することなく、低消費電力化が可能な8色表示モードを実現することができる。
【0030】
以下、本発明第二のドレイン線駆動回路の実施の形態を図2、6〜10を用いて説明する。
【0031】
図6は、ドレイン線とコモン電極に印加される階調電圧と画素電極に書き込まれる電位の関係を示したものである。
【0032】
第一の実施例で述べたように、液晶に直流電圧が長時間印加されると、残像現象や劣化が発生するため、実際の駆動では、一定の周期で印加電圧の極性を反転する交流化が必要となる。また、液晶パネル内の画素電極に印加される電圧レベルは、液晶パネル内のゲート線選択波形の立ち下がり時に、ゲート線−コモン電極間の容量結合の影響で、図6に示すようにドレイン線に印加された階調電圧からΔVgs減衰する。また、このΔVgsは印加する階調電圧レベルにより異なることもわかっている。したがって、図6の例では、実際に液晶に印加される実効値は正極時にA、負極時にBとなり、正極と負極時での電圧実効値にA−Bの差が出てしまう。
【0033】
直流電圧が印加されることに対する耐性が高い液晶パネルの場合は、第一の実施例が適用可能であるが、直流電圧に対する耐性が低い液晶パネルの場合は、第一の実施例を適用することで、液晶が劣化してしまう恐れがある。そこで、2レベルの階調電圧のうち、いずれかの階調電圧を調整可能とすることにした。
【0034】
図7は、高電位側の階調電圧を調整可能にした場合のドレイン線、コモン電極に印加する階調電圧、そして、実際に液晶に印加される実効電圧を示したものである。このように2レベルの階調電圧のうち、いずれかの階調電圧を調整可能にすることで、白表示と黒表示、いずれの場合においても、正極電圧印加時と負極電圧印加時とでの電圧実効値差を低減することができ、液晶の劣化を抑制できる。
【0035】
本発明第二の実施の形態に関わるドレイン線駆動回路のブロック図は第一の実施例で挙げた図2と同じである。
【0036】
ドレイン線駆動回路201を構成する各ブロックを説明する。
【0037】
ラッチ回路1 206は、ラッチ回路2 207、レベルシフタ208、デコーダ部203、タイミング発生回路210は第一の実施例と同様である。
【0038】
階調電圧生成部202は、8色表示モード選択時においても、表示階調データに対応する複数の階調電圧を生成するものとする。
【0039】
デコーダ部203へは、レベルシフタ208から表示階調データが入力される。そして、デコーダ部203は、8色表示モードが選択された場合でも、表示階調データに対応した階調電圧生成部202で生成された階調電圧を選択し、出力部204へ出力するものとする。
【0040】
出力部204へは、レベルシフタ208を介して、表示モード切替信号、極性信号、表示階調データの最上位ビット信号が入力され、デコーダ部203から階調電圧が入力される。そして、8色表示モードが選択された場合、出力部204は、2レベルの階調電圧うち、一方の階調電圧はオペアンプ回路内の、電流源を有する回路が分離された出力増幅回路のみで出力し、もう一方の階調電圧はオペアンプでバッファ出力することで、電圧レベルの調整を可能とする。
【0041】
なお、本実施例では、表示モード選択信号は2ビット信号とし、前述した2レベルの階調電圧のうち、一方の階調電圧をオペアンプで出力するモードと、第一の実施例で述べた、出力増幅回路のみで2レベルの階調電圧を出力するモードを選択できることにする。これにより、液晶パネルの直流電圧に対する耐性等、特性に応じた8色表示モードの実現が可能となる。
【0042】
次に、出力部204のより詳細な動作について説明する。
【0043】
図8は、本実施例を実現する出力部204内のオペアンプ回路の一例を示したものである。オペアンプ回路は図3に示したものと変わらないが、各スイッチを制御するための信号生成回路が異なる。
【0044】
図9は、極性信号Aと表示階調データBmの最上位ビットBと表示モード切替信号を2ビット信号CDとした場合に、出力する階調電圧制御を行う場合の真理値表である。この真理値表に従い、表示モード切替信号CDは、フルカラー表示モードと8色表示モードとの切り替え、さらに、8色表示モードの中でも、階調電圧を出力する回路として、オペアンプ回路とMOSトランジスタのみの回路とを指定できるものとする。これによれば、例えば、表示モード切替信号CD=10の場合には、高電位側の階調電圧レベルをオペアンプ回路で出力、低電位側の階調電圧レベルを出力増幅回路のみで出力する設定となる。その上で、極性信号Aと表示階調データの最上位ビットBをもとに、任意の階調電圧を出力することになる。
【0045】
ここで、ドットクロック、ラインクロック、極性信号A、表示階調データBmの最上位ビット信号B、表示モード切替信号CD、ドレイン線印加電圧波形のタイミングチャートを図10にまとめる。詳細説明は割愛するが、本実施例も第一の実施例と同様、出力部207内のオペアンプ回路内のスイッチ素子は、ラインクロックの立ち下がりに同期して制御することになる。
【0046】
以上、説明した構成と動作により、本発明第二の形態に関わる液晶のドレイン線駆動回路201は、低消費電力を実現する8色表示モードにおいて、表示輝度制御で使用する2レベルの階調電圧うち、いずれか一方をオペアンプで出力することで階調電圧レベルを調整可能とし、液晶パネルに直流電圧が印加されて残像現象や劣化が発生することを防ぐことができる。
【0047】
したがって、本発明の目的である、液晶を劣化させることなく、低消費電力化が可能な8色表示モードを実現することができる。
【0048】
以下、本発明第三のドレイン線駆動回路の実施の形態を図11を用いて説明する。
【0049】
本発明はオペアンプを使用しない8色表示モード時に、出力増幅回路を構成するMOSトランジスタの特性がばらついたとしても一定の階調電圧を出力可能とするものである。
【0050】
例えば、図3、8に示すように、出力増幅回路をNMOSトランジスタで構成するオペアンプ回路で8色表示を実現した場合、低電位側の階調電圧はソース接地構成のMOSトランジスタで電源電圧VSSを出力するのに対し、高電位側の階調電圧はソースフォロア構成のMOSトランジスタで電源電圧VDD−Vth(MOSトランジスタのしきい値電圧)を出力することになる。
【0051】
ソースフォロア構成のMOSトランジスタが電源電圧からVthずれた電圧を出力するのは、例えば、NMOSトランジスタだと、ゲートとソース間の電位差Vgsがその素子の持つしきい値電圧Vth以上になった時、はじめて電流を流し始めることに起因している。つまり、ソース端子はゲート端子の電源電圧VDDからしきい値電圧Vth下がった電圧以上にはならない。
【0052】
また、一般的にMOSトランジスタのしきい値電圧Vthは素子間でばらつくことが知られている。ソースフォロア構成のMOSトランジスタの出力可能な電圧は、前述したように、しきい値電圧Vthで規定されることから、この値がばらつくと、階調電圧が変動してしまう恐れがある。
【0053】
このように、高電位側の階調電圧が一定の電圧レベルを出力できなければ、たとえ、本発明第二の実施例に従い、8色表示モードにおいて、一方の階調電圧が調整可能であっても、もう一方の階調電圧が一定でないため、液晶パネルに直流電圧が印加されてしまう恐れがある。したがって、直流電圧が印加されることに対する耐性が低い液晶パネルだと、オペアンプ回路毎に出力電圧を調整する必要が出てくる。
【0054】
図11は本発明第三の実施の形態に関わるドレイン線駆動回路内の出力部を構成するオペアンプ回路を示したものである。
【0055】
このオペアンプの回路は、出力増幅回路をNMOSトランジスタ1101、1102で構成するオペアンプと、出力増幅回路をPMOSトランジスタ1103、1104で構成するオペアンプを組み合わせた構成としている。この構成では、出力増幅回路のみで階調電圧を出力する8色表示モードでも、ソース接地型のMOSトランジスタ1103で電源電圧VDD、MOSトランジスタ1102で電源電圧VSSを出力することになるため、仮にMOSトランジスタのしきい値電圧Vthがばらついたとしても一定の階調電圧が出力可能となる。
【0056】
したがって、本発明の目的である、ドレイン線駆動回路の構成素子の特性ばらつきによらず、設定した階調電圧レベルを出力することが可能であり、液晶を劣化させることなく、低消費電力化が可能な8色表示モードを実現することができる。
【0057】
【発明の効果】
本発明によれば、既存のオペアンプ回路内の出力増幅回路で液晶駆動を可能とした。これにより、8色表示モード用の駆動回路を新規に設ける必要がなく、回路規模の増大を抑えることができる。さらに、2つの階調電圧のうち、一方の階調電圧をオペアンプで出力することで、調整可能とした。これにより、液晶に直流電圧が印加されることを防ぐことができる。
【図面の簡単な説明】
【図1】液晶表示装置の構造を説明する図である。
【図2】本発明第一の実施の形態に関わる、ドレイン線駆動回路の構成を示すブロック図である。
【図3】本発明第一の実施の形態に関わる、ドレイン線駆動回路出力部内のオペアンプの回路構成を示す図である。
【図4】本発明第一の実施の形態に関わる、オペアンプ回路内に設けたスイッチ素子の制御信号と出力する階調電圧との関係を示す真理値表である。
【図5】本発明第一の実施の形態に関わる、ドレイン線駆動回路の動作を示すタイミング図である。
【図6】本発明第二の実施の形態に関わる、液晶パネル内のドレイン線とコモン電極、画素電極に印加される電圧の関係を示した図である。
【図7】本発明第二の実施の形態に関わる、高電位側の階調電圧を調整可能にした場合のドレイン線、コモン電極に印加する階調電圧、そして、実際に液晶に印加される実効電圧を示した図である。
【図8】本発明第二の実施の形態に関わる、ドレイン線駆動回路出力部内のオペアンプの回路構成を示す図である。
【図9】本発明第二の実施の形態に関わる、オペアンプ回路内に設けたスイッチ素子の制御信号と出力する階調電圧との関係を示す真理値表である。
【図10】本発明第二の実施の形態に関わる、ドレイン線駆動回路部の動作を示すタイミング図である。
【図11】本発明第酸の実施の形態に関わる、ドレイン線駆動回路出力部内のオペアンプの回路構成を示す図である。
【符号の説明】
201…ドレイン線駆動回路、202…階調電圧生成部、203…デコーダ部、204…出力部、205…レジスタ、206…ラッチ回路1、207…ラッチ回路2、208…レベルシフタ、209…システムインタフェース、301…MOSトランジスタ、302…MOSトランジスタ、303…スイッチ、304…スイッチ、305…スイッチ、306…スイッチ、307…スイッチ、308…スイッチ、309…スイッチ、310…スイッチ、311…スイッチ。
Claims (10)
- 複数のドレイン線とゲート線、および液晶層の対向側にあるコモン電極のそれぞれに対し、
所定の電圧を印加して表示を実現する表示パネルと、
ドレイン線駆動回路と、ゲート線駆動回路と、電源回路を備えた表示装置において、
該ドレイン線駆動回路は、出力端子毎にオペアンプ回路を具備し、
該オペアンプ回路の出力増幅回路は、
前段の差動回路が出力する信号レベルに従い、電流のプッシュプル動作を実現する第1のカラーモードと、
これとは別に、入力される表示データに従い、電源とGND近傍の2レベルを出力する第2のモードを具備し、
該2種類のモードを外部から入力される信号に応じて切換え可能である
ことを特徴とする表示装置。 - 請求項1の表示装置において、
前記第2のモード時には、前記オペアンプ回路内の差動回路の動作を停止し、定常電流を遮断する、
ことを特徴とする表示装置。 - 請求項1〜2の表示装置において、
前記オペアンプ回路内の出力増幅回路は、ソース接地とソースフォロア構成のMOSトランジスタを組み合わせた構成である、
ことを特徴とする表示装置。 - 請求項1〜3の表示装置において、
該オペアンプ回路が前記第2のモード時において出力する電源とGND近傍の2レベルの内、
どちらかのレベルは一定周期毎に電圧レベルが変化する、
ことを特徴とする表示装置。 - 請求項1〜4の表示装置において、
該オペアンプ回路が前記第2のモード時において出力する2レベルの内、
どちらかのレベルは一定周期毎に電圧レベルが変化するモードと、2レベルは変化しないモードを具備し、
該2種類のモードを外部から入力される信号に応じて切換え可能である、
ことを特徴とする、液晶表示装置。 - 表示階調データに応じたレベルの階調電圧を表示パネルのドレイン線に印加する表示駆動回路において、
出力端子毎にオペアンプ回路を具備し、
該オペアンプ回路の出力増幅回路は、
前段の差動回路が出力する信号レベルに従い、電流のプッシュプル動作を実現する第1のカラーモードと、
これとは別に、入力される表示データに従い、電源とGND近傍の2レベルを出力する第2のモードを具備し、
該2種類のモードを外部から入力される信号に応じて切換え可能である、
ことを特徴とする表示用駆動回路。 - 請求項6の表示用駆動回路において、
前記第2のモード時には、前記オペアンプ回路内の差動回路の動作を停止し、定常電流を遮断する、
ことを特徴とする表示用駆動回路。 - 請求項6〜7の表示用駆動回路において、
前記オペアンプ回路内の出力増幅回路は、ソース接地とソースフォロア構成のMOSトランジスタを組み合わせた構成である、
ことを特徴とする表示用駆動回路。 - 請求項6〜8の表示用駆動回路において、
該オペアンプ回路が前記第2のモード時において出力する電源とGND近傍の2レベルの内、
どちらかのレベルは一定周期毎に電圧レベルが変化する、
ことを特徴とする表示用駆動回路。 - 請求項6〜9の表示用駆動回路において、
該オペアンプ回路が前記第2のモード時において出力する2レベルの内、
どちらかのレベルは一定周期毎に電圧レベルが変化するモードと、2レベルは変化しないモードを具備し、
該2種類のモードを外部から入力される信号に応じて切換え可能である、
ことを特徴とする表示用駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002350624A JP3892798B2 (ja) | 2002-12-03 | 2002-12-03 | 表示装置及びその駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002350624A JP3892798B2 (ja) | 2002-12-03 | 2002-12-03 | 表示装置及びその駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004184649A true JP2004184649A (ja) | 2004-07-02 |
JP3892798B2 JP3892798B2 (ja) | 2007-03-14 |
Family
ID=32752784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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JP2007010894A (ja) * | 2005-06-29 | 2007-01-18 | Nec Electronics Corp | 駆動回路及び表示装置 |
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A621 | Written request for application examination |
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RD02 | Notification of acceptance of power of attorney |
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A977 | Report on retrieval |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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