JP2004158119A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルの各記憶状態のばらつきを抑制する。
【解決手段】複数のメモリセルＭ１１〜Ｍ１ｊ、・・・がマトリクス状に配置され、複数のソース線Ｓ１、・・・が行方向に配列されると共に複数のビット線Ｂｉｔ１〜Ｂｉｔｊが列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続された不揮発性半導体記憶装置において、ソース線の端部およびビット線の端部に、メモリセル位置によって異なるソース線抵抗差を緩和するように抵抗調整する調整回路２を設ける。この調整回路２は、抵抗分割またはスイッチ用トランジスタのゲート電圧制御によりメモリセル位置に対応した所望の抵抗値が得られる。
【選択図】 図１
【解決手段】複数のメモリセルＭ１１〜Ｍ１ｊ、・・・がマトリクス状に配置され、複数のソース線Ｓ１、・・・が行方向に配列されると共に複数のビット線Ｂｉｔ１〜Ｂｉｔｊが列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続された不揮発性半導体記憶装置において、ソース線の端部およびビット線の端部に、メモリセル位置によって異なるソース線抵抗差を緩和するように抵抗調整する調整回路２を設ける。この調整回路２は、抵抗分割またはスイッチ用トランジスタのゲート電圧制御によりメモリセル位置に対応した所望の抵抗値が得られる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、入力アドレス情報に応じてメモリセルが選択されてデータ書き込み、データ読み出し、データ消去などの各種メモリ動作が行われる不揮発性半導体記憶装置に関し、特に、ソース線抵抗のセル位置依存性を改善する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置として、フローティングゲートに電荷を注入してＭＯＳトランジスタの閾値電圧を変化させることにより情報を書き込むフローティングゲート型のフラッシュメモリが知られている。
【０００３】
図７は、従来のフローティングゲート型のフラッシュメモリの要部を示す回路図である。
【０００４】
図７において、このフラッシュメモリは、フローティングゲートを有するＭＯＳトランジスタからなるメモリセルがマトリックス状に複数配置され、複数のワード線および複数のソース線が各行方向に交互に配列されると共に、複数のビット線が各列方向に配列されている。ここでは、説明を簡単にするために１本のワード線ＷＬ１に接続されたｊ個のメモリセルＭ１１〜Ｍ１ｊを示している。
【０００５】
行方向に並ぶｊ個のメモリセル（ＭＯＳトランジスタ）Ｍ１１〜Ｍ１ｊの各ゲートは共通のワード線ＷＬ１と接続され、ソースは共通のソース線Ｓ１と接続されている。また、列方向に並ぶ複数のＭＯＳトランジスタのゲートはそれぞれ、共通のビット線Ｂｉｔ１〜Ｂｉｔｊと接続されている。各ビット線Ｂｉｔ１〜Ｂｉｔｊは、セレクター１によって選択されて書き込み用電圧が供給されるようになっている。
【０００６】
また、他の不揮発性半導体記憶装置として、強磁性体の磁化方向を選択することにより電気抵抗値を選択可能な抵抗可変素子を用いる、所謂ＭＲＡＭと称される強磁性体メモリが知られている。
【０００７】
図８は、従来の抵抗可変素子を用いた１Ｔ１Ｒ（一つのトランジスタと一つのレジスタンス）型メモリの要部構成を示す回路図である（例えば特許文献１）。
【０００８】
図８において、このＭＲＡＭは、電流制御素子としてのＮ型ＭＯＳトランジスタおよび抵抗可変素子からなるメモリセルがマトリックス状に配置され、複数のワード線および複数のソース線が交互に各行方向に配列されると共に、複数のビット線が各列方向に配列されている。ここでは、説明を簡単にするために１本のワード線ＷＬ１に接続されたｊ個のメモリセルＭ１１〜Ｍ１ｊを示している。
【０００９】
行方向に並ぶ複数のＭＯＳトランジスタ１１ａ〜１ｊａのゲートは共通のワード線ＷＬ１と接続され、ソースは抵抗可変素子１１ｂ〜１ｊｂを介して共通のソース線Ｓ１と接続されている。また、列方向に並ぶ複数のＭＯＳトランジスタのゲートは、それぞれ、共通のビット線Ｂｉｔ１〜Ｂｉｔｊと接続されている。各ビット線Ｂｉｔ１〜Ｂｉｔｊは、セレクター１によって選択されて書き込み用電圧が供給されるようになっている。
【００１０】
【特許文献１】
特開２００２−１４０８８９号公報
【００１１】
【発明が解決しようとする課題】
上記図７に示すようなフローティングゲート型のフラッシュメモリにおいて、フローティングゲートに電荷を注入する方法としては、例えばＭＯＳトランジスタのゲート（ワード線）およびドレイン（ビット線）に高電圧を印加し、ソース（ソース線）を接地電圧Ｖｓｓに接続して、ドレイン近傍にホットエレクトロンを発生させる方法がある。ここで、１セル当たりのソース線抵抗をＲ０とすると、例えばメモリセルＭ１１ではソース線抵抗が（Ｒ０×ｊ）となり、メモリセルＭ１ｊではソース線抵抗がＲ０となるため、ソース線抵抗値にｊ倍の相違が存在することになる。このようなソース線抵抗の相違が存在すると、ＭＯＳトランジスタのソース−ドレイン間電位に差が生じ、閾値電圧（オン抵抗）にばらつきが生じるという問題がある。
【００１２】
また、上記図８に示すような抵抗可変素子を用いた強磁性体メモリにおいても、上記フラッシュメモリと同様に、セル位置によりソース線抵抗値に相違が存在するため、例えば情報書き込み後にメモリセルの状態（抵抗可変素子の抵抗値）にばらつきが生じるという問題がある。
【００１３】
このようなメモリセル状態のばらつきは、特に、メモリセルに複数の情報を記憶させる多値技術を導入した場合に大きな問題となる。この問題について、以下に、図９を参照しながら詳細に説明する。
【００１４】
図９（ａ）は、２値の情報を記憶する場合について、メモリセル状態（抵抗値）の分布を示すグラフであり、図９（ｂ）は、４値の情報を記憶する場合について、メモリセル状態（抵抗値）の分布を示すグラフである。それぞれ、横軸はソース線抵抗を含むメモリセル抵抗値を示し、縦軸は分布確率を示している。
【００１５】
図９（ａ）に示すように、２値の情報を記憶するためには、抵抗値Ｒａ〜Ｒａ’およびＲｂ〜Ｒｂ’の二つの状態が必要である。また、４値を記憶するためには、抵抗値Ｒ１〜Ｒ１’、Ｒ２〜Ｒ２’、Ｒ３〜Ｒ３’およびＲ４〜Ｒ４’の四つの状態が必要である。ここで、メモリセルが有することができる抵抗値の範囲は同じであるため、Ｒａ＝Ｒ１、Ｒｂ’＝Ｒ４’となる。従って、抵抗Ｒ１〜Ｒ１’、Ｒ２〜Ｒ２’、Ｒ３〜Ｒ３’およびＲ４〜Ｒ４’のそれぞれの範囲を、抵抗値Ｒａ〜Ｒａ’およびＲｂ〜Ｒｂ’のそれぞれの範囲よりも、さらに狭い範囲で制御する必要がある。
【００１６】
このため、セル位置によりソース線抵抗値に相違が存在し、これによってメモリセルの状態にばらつきが生じると、各状態に対する狭い許容範囲内に収まらず、正しい情報が得られなくなることがある。
上述したように、従来の不揮発性半導体記憶装置においては、セル位置に関係なく一定電圧をソース線に印加しているため、セル位置による抵抗のばらつきを抑えることが容易ではない。特に、メモリの大容量化およびその一環である多値技術の導入に伴って、各記憶状態における抵抗値のばらつきを低減することが求められている。
【００１７】
本発明は、上記従来の問題を解決するもので、メモリセルのデータ書き込み動作、消去動作、読み出し動作などの各種メモリ動作において、メモリセルの各記憶状態のばらつきを抑制することができる不揮発性半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、複数のソース線が各行方向に配列されると共に複数のビット線が各列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続され、入力アドレス情報に応じてメモリセルが選択されて該ビット線を介してメモリ動作が行われる不揮発性半導体記憶装置において、ソース線の終端部側およびビット線の始端部側の少なくとも何れかに、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差（または少なくとも何れか）を緩和するように抵抗調整する抵抗調整回路を設けたものであり、そのことにより上記目的が達成される。
【００１９】
また、好ましくは、本発明の不揮発性半導体記憶装置におけるメモリセルは、可変抵抗素子と電流制御素子の直列回路で構成され、直列回路の一端がビット線に接続され、直列回路の他端がソース線に接続されている。
【００２０】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における可変抵抗素子はＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）からなる。
【００２１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるメモリセルは、フローティングゲートを有するＭＯＳトランジスタで構成され、ＭＯＳトランジスタの一端がビット線に接続され、ＭＯＳトランジスタの他端がソース線に接続されている。
【００２２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるメモリセルは多値情報が記憶される。
【００２３】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における抵抗調整回路は、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差（または少なくとも何れか）をなくするように抵抗加算される。
【００２４】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における抵抗調整回路は、複数の抵抗素子が直列接続された抵抗部と、抵抗部の両端および各抵抗素子の接続部にそれぞれ接続された各スイッチ素子と、入力アドレス情報に基づいてメモリセルのセル位置に対応した各スイッチ素子をオン・オフ制御する選択回路とを有し、スイッチ素子のオン・オフ制御による抵抗部の抵抗分割によりメモリセルのセル位置に対応した所望の抵抗値を得るように抵抗調整する。
【００２５】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における抵抗調整回路は、トランジスタと、入力アドレス情報に基づいてトランジスタのゲートに供給されるゲート電圧を可変する変圧回路とを有し、変圧回路によるゲート電圧制御によりトランジスタのオン抵抗を変化させることによりメモリセルのセル位置に対応した所望のオン抵抗値を得るように抵抗調整する。
【００２６】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における抵抗調整回路は、抵抗値が異なる複数の配線経路と、各配線経路にそれぞれ接続された各スイッチ素子と、入力アドレス情報に基づいて各スイッチ素子をオン・オフ制御する選択回路とを有し、各スイッチ素子により配線経路を選択してメモリセルのセル位置に対応した所望の抵抗値を得るように抵抗調整する。
【００２７】
上記構成により、以下に、本発明の作用について説明する。
【００２８】
本発明にあっては、ソース線の端部およびビット線の端部の少なくとも一方側に、セル位置によって異なるソース線抵抗値およびビット線抵抗値の少なくとも何れかに、経路抵抗の総和が緩和するように、入力アドレス情報に応じたメモリセル位置に対応した抵抗値が加算されるため、メモリセルの各記憶状態のばらつきを抑制することが可能となる。
【００２９】
特に、多値情報が記憶される不揮発性半導体記憶装置においては、各記憶状態における動作許容範囲が狭いため、ソース線抵抗値およびビット線抵抗値の相違によるメモリセルの記憶状態のばらつきを低減することが好ましい。
【００３０】
【発明の実施の形態】
以下に、本発明の不揮発性半導体記憶装置の実施形態１，２について、図面を参照しながら説明する。
（実施形態１）
図１は、本発明の不揮発性半導体記憶装置の実施形態１における１ライン分の要部構成を示す回路図である。
【００３１】
図１において、この不揮発性半導体記憶装置は、抵抗可変素子と電流制御素子をメモリセルに用いた１Ｔ１Ｒ型メモリであって、マトリクス状にメモリセルＭ１１〜Ｍｎｊ（ｎ，ｊは自然数）が複数配設されてメモリアレイが構成されるが、その１ライン（１行）分のメモリセルＭ１１〜Ｍ１ｊのうち一つ、例えばメモリセルＭ１１が、電流制御素子としてのＮ型ＭＯＳトランジスタ１１ａ（選択トランジスタ）と、電気パルスにより抵抗が変化する抵抗可変素子１１ｂ（例えばＰＣＭＯ：Ｐｒ０．７Ｃａ０．３ＭｎＯ３）とにより構成されている。
【００３２】
このようなマトリックス状に配置された各メモリセルの周囲を通って複数のワード線ＷＬおよび複数のソース線Ｓが各行方向に交互に配列されると共に、複数のビット線Ｂｉｔが列方向に配列されている。図１では、説明を簡単にするために１本のワード線ＷＬ１に接続されたｊ個のメモリセルＭ１１〜Ｍ１ｊを示している。
【００３３】
行方向に並ぶ複数のＭＯＳトランジスタ１１ａ〜１ｊａの各ゲートは共通のワード線ＷＬ１に接続され、それらの各ソースはそれぞれ各抵抗可変素子１１ｂ〜１ｊｂをそれぞれ介して共通のソース線Ｓ１に接続されている。また、列方向に並ぶ複数のＭＯＳトランジスタの各ゲートはそれぞれ、共通のビット線Ｂｉｔ１〜Ｂｉｔｊに接続されている。各ビット線Ｂｉｔ１〜Ｂｉｔｊは、セレクタ１によって順次選択されて書き込み用電圧が供給されるようになっている。
【００３４】
また、本実施形態１の不揮発性半導体記憶装置においては、ソース線Ｓ１の一端部（または終端部）に、メモリセル位置に応じて異なるソース線抵抗差を緩和するように抵抗調整するための抵抗調整回路２（ソース線抵抗調整回路）が接続されている。
【００３５】
上記構成により、以下、その作用について説明する。
【００３６】
この不揮発性半導体記憶装置に対してデータの書き込み動作を行う場合に、入力アドレス情報に基づいて例えば左端のメモリセルＭ１１を選択したときと、入力アドレス情報に基づいて例えば右端のメモリセルＭ１ｊを選択したときとでは、そのソース線抵抗が異なる（ソース線抵抗差が最大）ため、各メモリセルＭ１１，Ｍ１ｊのソース電位に大きな違いが生じる。ここで、メモリセルＭ１１ではソース線抵抗が（Ｒ０×ｊ）となり、メモリセルＭ１ｊではソース線抵抗がＲ０となるため、ソース線抵抗値にｊ倍の相違が存在することになる。通常、この抵抗値の違いは数千オームにも達する場合があるため、例えば１ｍＡの電流をソース線Ｓ１に流すときには、メモリセル位置によって数Ｖ程度の電位差が生じることになる。このようなソース線抵抗の相違が存在すると、ＭＯＳトランジスタ１１ａのソース−ドレイン間電位にも差が生じ、ＭＯＳトランジスタのオン抵抗にばらつきが生じる。
【００３７】
そこで、本実施形態１では、ソース線抵抗が低いメモリセルＭ１ｊに書き込みを行うときに、抵抗調整回路２によって、ソース線抵抗が高いメモリセルＭ１１に書き込みを行うときと同じソース−ドレイン間電位が得られるように（ソース線抵抗差が緩和するように）、メモリセル位置に対応したソース線抵抗に応じて所定抵抗値を加算してメモリセルＭ１ｊのソースに所定電圧を印加する。これによって、メモリセル位置（ソース線に対するメモリセルの接続位置）によるデータの書き込み条件の相違を緩和することが可能となる。
【００３８】
図２は、図１の抵抗調整回路２の一例を説明するための回路図である。
【００３９】
図２において、抵抗調整回路２は、複数の抵抗素子Ｒ１およびＲ２（例えば抵抗値が同一など）が直列接続された抵抗部と、抵抗部の両端および各抵抗素子の接続部にそれぞれ接続された複数のスイッチ素子としてのＮ型ＭＯＳトランジスタＳＴ１〜ＳＴ３と、アドレス情報を含むアドレス信号に基づいてＮ型ＭＯＳトランジスタＳＴ１〜ＳＴ３をオン・オフ制御する選択回路としてのソース線抵抗セレクタ２ａとによって構成されている。この抵抗調整回路２は、アドレス信号に基づいてソース線抵抗セレクタ２ａによりＮ型ＭＯＳトランジスタＳＴ１〜ＳＴ３をオン・オフ制御して抵抗部を抵抗分割することにより、メモリセル位置（ソース線に対するメモリセルの接続位置）に対応した所望の抵抗値を得ることができる。
【００４０】
一つのＮ型ＭＯＳトランジスタと電気パルスにより抵抗値が可逆変化可能とする抵抗変化素子とからなるメモリセルＭ１１〜Ｍ１ｊがマトリックス状に設けられたメモリアレイにおいて、メモリセルＭ１１が選択された場合、抵抗調整回路２においてＮ型ＭＯＳトランジスタＳＴ１をオン状態とすることにより、メモリセルＭ１１のソース線抵抗は（Ｒ０×ｊ） となる。
【００４１】
また、メモリセルＭ１ｊが選択された場合には、抵抗調整回路２においてＮ型ＭＯＳトランジスタＳＴ３をオン状態とし、Ｎ型ＭＯＳトランジスタＳＴ１およびＳＴ２をオフ状態とすることにより、メモリセルＭ１ｊのソース線抵抗を（Ｒ０＋Ｒ１＋Ｒ２）とすることができる。このとき、
（Ｒ０×ｊ）≒（Ｒ０＋Ｒ１＋Ｒ２）
となるように抵抗素子Ｒ１およびＲ２の抵抗を設定することにより、メモリセルＭ１１およびＭ１ｊのメモリセル位置による書き込み条件の相違を緩和することが可能となる。
【００４２】
同様に、メモリセルＭ１２およびＭ１３についても、それぞれのソース線抵抗値が（Ｒ０×ｊ）と近い値になるように、Ｎ型ＭＯＳトランジスタＳＴ１〜ＳＴ３のうち少なくとも一つを選択（二つまたは三つ選択される場合もあり得る）してオン・オフ制御することにより、メモリセル位置（ソース線に対するメモリセルの接続位置）により異なるソース線抵抗差を緩和（抑制または少なく）するように抵抗調整することが可能となる。
【００４３】
抵抗調整回路２において、いずれのＮ型ＭＯＳトランジスタＳＴ１〜ＳＴ３をオン状態にするかは、入力されるアドレス信号に基づいてソース線セレクタ２ａによって選択制御が為される。
【００４４】
なお、本実施形態１では、選択可能なスイッチ素子を３つ設けて抵抗分割によりメモリセル位置に対応した所望の抵抗値を得る例について説明したが、スイッチ素子の数はこれに限定されるものではなく、図１の場合には最大ｊ個設けられる。スイッチ素子の数がｊ個の場合には、その同一の抵抗値Ｒ０とすることができる。
【００４５】
また、本実施形態１では、スイッチ素子を選択して抵抗分割によりメモリセル位置に対応した所望の抵抗値を得る例について説明したが、これに限らず、ゲート電圧制御によりスイッチングトランジスタのオン抵抗を変化させることによりメモリセル位置に対応した所望の抵抗値を得るように抵抗調整してもよい。この場合について図３を用いて説明する。
【００４６】
図３は、図１に示す抵抗調整回路２の他の例を説明するための回路図である。
【００４７】
図３において、この抵抗調整回路２Ａは、スイッチ用トランジスタとしてのＮ型ＭＯＳトランジスタＳＴ１と、アドレス情報を含むアドレス信号に基づいてＮ型ＭＯＳトランジスタＳＴ１に供給されるゲート電圧を可変制御する変圧回路２ｂとによって構成されている。この抵抗調整回路２Ａは、アドレス信号に基づいて変圧回路２ｂによりＮ型ＭＯＳトランジスタＳＴ１のゲート電圧を可変制御してＮ型ＭＯＳトランジスタＳＴ１のオン抵抗を変化させることにより、メモリセル位置（ソース線に対するメモリセルの接続位置）に対応した所望の抵抗値を得ることができる。
【００４８】
一つのＮ型ＭＯＳトランジスタと電気パルスにより抵抗値が可逆変化する抵抗変化素子とからなるメモリセルＭ１１〜Ｍ１ｊがマトリックス状に設けられたメモリアレイにおいて、メモリセルＭ１１が選択された場合とメモリＭ１ｊが選択された場合とではソース線抵抗が異なる。そこで、例えばソース線抵抗が低いメモリセルＭ１ｊが選択されたときと、ソース線抵抗が高いメモリセルＭ１１が選択されたときとで、Ｎ型ＭＯＳトランジスタＳＴ１のゲート電圧を変化させて、Ｎ型ＭＯＳトランジスタＳＴ１のオン抵抗を可変させる。より具体的には、ソース線抵抗が低いメモリセルＭ１ｊが選択されたときに、ソース線抵抗が高いメモリセルＭ１１が選択されたときに比べて、Ｎ型ＭＯＳトランジスタＳＴ１のオン抵抗を大きくする。これにより、メモリセル位置（ソース線に対するメモリセルの接続位置）により異なるソース線抵抗差を緩和（抑制または少なく）するように抵抗調整することが可能となる。
【００４９】
抵抗調整回路２Ａにおいて、Ｎ型ＭＯＳトランジスタＳＴ１に供給されるゲート電圧は、入力されるアドレス信号に基づいて変圧回路２ｂによって制御される。
【００５０】
以上説明したように、本実施形態１の不揮発性半導体記憶装置によれば、ソース線の一方端部（または終端部）に設けられた抵抗調整回路２または２Ａによって、メモリセル位置によるソース線抵抗の相違を緩和して、書き込み条件の相違を減少させることができる。即ち、メモリセル位置（ソース線に対するメモリセルの接続位置）により異なるソース線抵抗差を緩和（抑制または少なく）するように抵抗調整することが可能となる。
（実施形態２）
上記実施形態１では、ソース線の終端部側に抵抗調整回路２または２Ａを設けた場合について説明したが、本実施形態２では、ビット線の始端部側に抵抗調整回路３または３Ａを設けた場合について説明する。
【００５１】
図４は、本発明の不揮発性半導体記憶装置の実施形態２におけるよう要部を示す回路図である。
【００５２】
図４において、この不揮発性半導体記憶装置は、実施形態１の不揮発性半導体記憶装置と同様に、電気パルスにより抵抗が変化する可変抵抗素子（または抵抗可変素子；例えばＰＣＭＯ：Ｐｒ０．７Ｃａ０．３ＭｎＯ３）と、電流制御素子としてのＮ型ＭＯＳトランジスタとによって構成された複数のメモリセル（１ライン部分としてＭ１１〜Ｍ１ｊ）がマトリックス状に配置されてメモリアレイが構成されている。各メモリセルの周囲を通って複数のワード線および複数のソース線が各行方向に交互に配列されると共に、複数のビット線が各列方向に配列され、行方向に並ぶ複数のＭＯＳトランジスタ１１ａ〜１ｊａの各ゲートは共通のワード線ＷＬ１と接続され、それらの各ソースはそれぞれ抵抗可変素子１１ｂ〜１ｊｂをそれぞれ介して共通のソース線Ｓ１に接続され、列方向に並ぶ複数のＭＯＳトランジスタの各ゲートは、共通のビット線Ｂｉｔ１〜Ｂｉｔｊとそれぞれ接続されている。各ビット線Ｂｉｔ１〜Ｂｉｔｊは、セレクタ１によって選択されて書き込み用電圧が供給されるようになっている。
【００５３】
さらに、本実施形態２の不揮発性半導体記憶装置においては、ビット線Ｂｉｔ１〜Ｂｉｔｊの始端部に、セレクタ１を介してソース線抵抗を調整するための抵抗調整回路３が接続されている。
【００５４】
この不揮発性半導体記憶装置に対して書き込み動作を行う場合に、例えば、メモリセルＭ１１を選択したときと、メモリセルＭ１ｊを選択したときとでは、そのソース線抵抗が異なるため、各メモリセルのソース電位に違いが生じる。上記実施形態１で説明したように、メモリセル位置によって数Ｖの電位差が生じることもある。このようなソース線抵抗の相違（ソース線抵抗差）が生じると、ＭＯＳトランジスタのソース−ドレイン間電位に差が生じ、ＭＯＳトランジスタの閾値電圧（オン抵抗）にばらつきが生じる。
【００５５】
そこで、本実施形態２では、ソース線抵抗が低いメモリセルＭ１ｊに書き込みを行うときに、抵抗調整回路３によって、ソース線抵抗が高いメモリセルＭ１１に書き込みを行うときと同じソース−ドレイン間電位が得られるように（ソース線抵抗差が緩和するように）、メモリセルＭ１ｊのドレインに電圧を印加してソース線抵抗を調整する。これによって、メモリセル位置による書き込み条件の相違を緩和することが可能となる。
【００５６】
図５は、図４の抵抗調整回路３の一例を説明するための回路図である。
【００５７】
図５において、この抵抗調整回路３は、抵抗が異なる複数の配線経路として抵抗が設けられていない配線経路、抵抗素子Ｒ１が設けられた配線経路および抵抗素子Ｒ２が設けられた配線経路の三つの配線経路と、各配線経路にそれぞれ接続された複数のスイッチ素子としてのＮ型ＭＯＳトランジスタＳＡ、ＳＢおよびＳＣと、アドレス信号に基づいてＮ型ＭＯＳトランジスタＳＡ〜ＳＣをオン・オフ制御する選択回路としてのビット線抵抗セレクタ３ａとによって構成されている。この抵抗調整回路３は、アドレス信号に基づいてビット線抵抗セレクタ３ａによりＮ型ＭＯＳトランジスタＳＡ〜ＳＣをオン・オフ制御して配線経路を選択することにより、メモリセル位置に対応した所望の抵抗値を得ることができる。
【００５８】
一つのＮ型ＭＯＳトランジスタと電気パルスにより抵抗値が可逆変化する可変抵抗素子とからなる複数のメモリセル（１ライン部分としてＭ１１〜Ｍ１ｊ）がマトリックス状に設けられたメモリアレイにおいて、メモリセルＭ１１が選択された場合とメモリＭ１ｊが選択された場合とではソース線抵抗が異なる。そこで、例えばソース線抵抗が低いメモリセルＭ１ｊに書き込みを行うときと、ソース線抵抗が高いメモリセルＭ１１に書き込みを行うときとで、同じソース−ドレイン間電位が得られるように（ソース線抵抗差が緩和するように）、Ｎ型ＭＯＳトランジスタＳＡ、ＳＢおよびＳＣを選択信号ＳＡ、ＳＢおよびＳＣにてオン・オフ制御して抵抗が異なる配線経路の少なくともいずれかを選択する。これにより、ソース線抵抗の相違（ソース線抵抗差）を緩和することができる。
【００５９】
抵抗調整回路３において、いずれのＮ型ＭＯＳトランジスタＳＡ〜ＳＣをオン状態にするかは、入力されるアドレス信号に基づいてビット線セレクタ３ａによって制御される。
【００６０】
なお、ここでは、三つの配線経路から選択することによりメモリセル位置に対応した所望の抵抗値を得る例について説明したが、選択可能な配線経路の数はこれに限定されるものではない。
【００６１】
図６は、図４に示す抵抗調整回路３の他の例を説明するための回路図である。
【００６２】
図６において、この抵抗調整回路３Ａは、スイッチ用トランジスタとしてのＮ型ＭＯＳトランジスタＢＴ１と、アドレス信号に基づいてＮ型ＭＯＳトランジスタＢＴ１に供給されるゲート電圧を可変する変圧回路３ｂとによって構成されている。この抵抗調整回路３Ａは、アドレス信号に基づいて変圧回路３ｂによりＮ型ＭＯＳトランジスタＢＴ１のゲート電圧を可変制御してＮ型ＭＯＳトランジスタＢＴ１のオン抵抗を変化させることにより、メモリセル位置に対応した所望の抵抗値を得ることができる。
【００６３】
一つのＮ型ＭＯＳトランジスタと電気パルスにより抵抗値が可逆変化する可変抵抗素子とからなる複数のメモリセル（１ライン部分はＭ１１〜Ｍ１ｊ）がマトリックス状に設けられたメモリアレイにおいて、メモリセルＭ１１が選択された場合とメモリＭ１ｊが選択された場合とではソース線抵抗が異なる。そこで、例えばソース線抵抗が低いメモリセルＭ１ｊが選択されたときと、ソース線抵抗が高いメモリセルＭ１１が選択されたときとで、同じソース−ドレイン間電位が得られるように（ソース線抵抗差が緩和するように）、Ｎ型ＭＯＳトランジスタＢＴ１のゲート電圧を変化させて、Ｎ型ＭＯＳトランジスタＢＴ１のオン抵抗を可変させる。これにより、ソース線抵抗の相違（ソース線抵抗差）を緩和することができる。
【００６４】
抵抗調整回路３Ａにおいて、Ｎ型ＭＯＳトランジスタＢＴ１に供給されるゲート電圧は、入力されるアドレス信号に基づいて変圧回路３ｂによって制御される。
【００６５】
以上説明したように、本実施形態２の不揮発性半導体記憶装置によれば、ビット線の始端部に設けられた抵抗調整回路３または３Ａによって、メモリセル位置によるソース線抵抗の相違（ソース線抵抗差）を緩和して、書き込み条件の相違を減少させることができる。
【００６６】
以上により、上記実施形態１，２によれば、複数のメモリセルＭ１１〜Ｍ１ｊ、・・・がマトリクス状に配置され、複数のソース線Ｓ１、・・・が行方向に配列されると共に複数のビット線Ｂｉｔ１〜Ｂｉｔｊが列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続された不揮発性半導体記憶装置において、ソース線の端部およびビット線の端部の一方に抵抗調整回路２，２Ａ、３または３Ａを設けたため、メモリセル位置によって異なるソース線抵抗差が緩和されて、メモリセルの各記憶状態のばらつきを抑制することができる。
【００６７】
なお、上記実施形態１，２では、ソース線の端部に設けられた抵抗調整回路２，２Ａおよびビット線の端部に設けられた調整回路３，３Ａのそれぞれについて説明したが、ソース線の端部に調整回路２，２Ａを設けると共にビット線の端部に調整回路３，３Ａを設けて、両調整回路２または２Ａおよび、３または３Ａによってメモリセル位置によるソース線抵抗のばらつきを調整することも可能である。
【００６８】
また、上記実施形態１および実施形態２では、データの書き込み動作を行う場合について説明したが、同様に、消去動作およびデータの読み出し動作についても、メモリセル位置によるソース線抵抗の相違（ソース線抵抗差）を緩和することにより、動作マージンの向上を図ることが可能となる。
【００６９】
また、上記実施形態１および実施形態２では、行方向に並んで共通のソース線に接続されたメモリセルＭ１１〜Ｍ１ｊについて、メモリセル位置によるソース線抵抗の相違を緩和する方法について説明したが、列方向に並んで共通のビット線に接続されるメモリセルにおいて、セル位置によるビット線抵抗の相違（ビット線抵抗差）を緩和することも可能である。
【００７０】
さらに、上記実施形態１および実施形態２では、可変抵抗素子を用いた１Ｔ１Ｒ型の可変抵抗素子メモリについて説明したが、本発明は、フローティングゲート型のフラッシュメモリにおいて、メモリセル位置により異なるソース線抵抗差およびビット線抵抗差の少なくとも何れかを緩和することもできる。
【００７１】
【発明の効果】
以上説明したように、本発明によれば、メモリセル位置により異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を調整することが可能となる。よって、書き込み動作、消去動作および読み出し動作において、メモリセルのソース線抵抗およびビット線抵抗の位置依存性を抑制することができ、動作マージンの向上を図ることが可能となる。このことは、多値情報を記憶する不揮発性半導体記憶装置において特に有効である。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の実施形態１における１ライン分の要部構成を示す回路図である。
【図２】図１の抵抗調整回路２の一例を説明するための回路図である。
【図３】図１に示す抵抗調整回路２の他の例を説明するための回路図である。
【図４】本発明の不揮発性半導体記憶装置の実施形態２におけるよう要部を示す回路図である。
【図５】図４の抵抗調整回路の一例を説明するための回路図である。
【図６】図４に示す抵抗調整回路の他の例を説明するための回路図である。
【図７】従来のフローティングゲート型のフラッシュメモリの構成を示す回路図である。
【図８】従来の抵抗可変素子を用いた１Ｔ１Ｒ型メモリの構成を示す回路図である。
【図９】（ａ）は、２値の情報を記憶する場合について、メモリセルの抵抗値の分布を示すグラフであり、（Ｂ）は、４値の情報を記憶する場合について、メモリセルの抵抗値の分布を示すグラフである。
【符号の説明】
１ セレクタ
２、２Ａ、３、３Ａ 抵抗調整回路
２ａ ソース線抵抗セレクタ
２ｂ、３ｂ 変圧回路
３ａ ビット線抵抗セレクタ
１１ａ、１２ａ、１３ａ、１ｊａ Ｎ型ＭＯＳトランジスタ
１１ｂ、１２ｂ、１３ｂ、１ｊｂ 可変抵抗素子
【発明の属する技術分野】
本発明は、入力アドレス情報に応じてメモリセルが選択されてデータ書き込み、データ読み出し、データ消去などの各種メモリ動作が行われる不揮発性半導体記憶装置に関し、特に、ソース線抵抗のセル位置依存性を改善する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置として、フローティングゲートに電荷を注入してＭＯＳトランジスタの閾値電圧を変化させることにより情報を書き込むフローティングゲート型のフラッシュメモリが知られている。
【０００３】
図７は、従来のフローティングゲート型のフラッシュメモリの要部を示す回路図である。
【０００４】
図７において、このフラッシュメモリは、フローティングゲートを有するＭＯＳトランジスタからなるメモリセルがマトリックス状に複数配置され、複数のワード線および複数のソース線が各行方向に交互に配列されると共に、複数のビット線が各列方向に配列されている。ここでは、説明を簡単にするために１本のワード線ＷＬ１に接続されたｊ個のメモリセルＭ１１〜Ｍ１ｊを示している。
【０００５】
行方向に並ぶｊ個のメモリセル（ＭＯＳトランジスタ）Ｍ１１〜Ｍ１ｊの各ゲートは共通のワード線ＷＬ１と接続され、ソースは共通のソース線Ｓ１と接続されている。また、列方向に並ぶ複数のＭＯＳトランジスタのゲートはそれぞれ、共通のビット線Ｂｉｔ１〜Ｂｉｔｊと接続されている。各ビット線Ｂｉｔ１〜Ｂｉｔｊは、セレクター１によって選択されて書き込み用電圧が供給されるようになっている。
【０００６】
また、他の不揮発性半導体記憶装置として、強磁性体の磁化方向を選択することにより電気抵抗値を選択可能な抵抗可変素子を用いる、所謂ＭＲＡＭと称される強磁性体メモリが知られている。
【０００７】
図８は、従来の抵抗可変素子を用いた１Ｔ１Ｒ（一つのトランジスタと一つのレジスタンス）型メモリの要部構成を示す回路図である（例えば特許文献１）。
【０００８】
図８において、このＭＲＡＭは、電流制御素子としてのＮ型ＭＯＳトランジスタおよび抵抗可変素子からなるメモリセルがマトリックス状に配置され、複数のワード線および複数のソース線が交互に各行方向に配列されると共に、複数のビット線が各列方向に配列されている。ここでは、説明を簡単にするために１本のワード線ＷＬ１に接続されたｊ個のメモリセルＭ１１〜Ｍ１ｊを示している。
【０００９】
行方向に並ぶ複数のＭＯＳトランジスタ１１ａ〜１ｊａのゲートは共通のワード線ＷＬ１と接続され、ソースは抵抗可変素子１１ｂ〜１ｊｂを介して共通のソース線Ｓ１と接続されている。また、列方向に並ぶ複数のＭＯＳトランジスタのゲートは、それぞれ、共通のビット線Ｂｉｔ１〜Ｂｉｔｊと接続されている。各ビット線Ｂｉｔ１〜Ｂｉｔｊは、セレクター１によって選択されて書き込み用電圧が供給されるようになっている。
【００１０】
【特許文献１】
特開２００２−１４０８８９号公報
【００１１】
【発明が解決しようとする課題】
上記図７に示すようなフローティングゲート型のフラッシュメモリにおいて、フローティングゲートに電荷を注入する方法としては、例えばＭＯＳトランジスタのゲート（ワード線）およびドレイン（ビット線）に高電圧を印加し、ソース（ソース線）を接地電圧Ｖｓｓに接続して、ドレイン近傍にホットエレクトロンを発生させる方法がある。ここで、１セル当たりのソース線抵抗をＲ０とすると、例えばメモリセルＭ１１ではソース線抵抗が（Ｒ０×ｊ）となり、メモリセルＭ１ｊではソース線抵抗がＲ０となるため、ソース線抵抗値にｊ倍の相違が存在することになる。このようなソース線抵抗の相違が存在すると、ＭＯＳトランジスタのソース−ドレイン間電位に差が生じ、閾値電圧（オン抵抗）にばらつきが生じるという問題がある。
【００１２】
また、上記図８に示すような抵抗可変素子を用いた強磁性体メモリにおいても、上記フラッシュメモリと同様に、セル位置によりソース線抵抗値に相違が存在するため、例えば情報書き込み後にメモリセルの状態（抵抗可変素子の抵抗値）にばらつきが生じるという問題がある。
【００１３】
このようなメモリセル状態のばらつきは、特に、メモリセルに複数の情報を記憶させる多値技術を導入した場合に大きな問題となる。この問題について、以下に、図９を参照しながら詳細に説明する。
【００１４】
図９（ａ）は、２値の情報を記憶する場合について、メモリセル状態（抵抗値）の分布を示すグラフであり、図９（ｂ）は、４値の情報を記憶する場合について、メモリセル状態（抵抗値）の分布を示すグラフである。それぞれ、横軸はソース線抵抗を含むメモリセル抵抗値を示し、縦軸は分布確率を示している。
【００１５】
図９（ａ）に示すように、２値の情報を記憶するためには、抵抗値Ｒａ〜Ｒａ’およびＲｂ〜Ｒｂ’の二つの状態が必要である。また、４値を記憶するためには、抵抗値Ｒ１〜Ｒ１’、Ｒ２〜Ｒ２’、Ｒ３〜Ｒ３’およびＲ４〜Ｒ４’の四つの状態が必要である。ここで、メモリセルが有することができる抵抗値の範囲は同じであるため、Ｒａ＝Ｒ１、Ｒｂ’＝Ｒ４’となる。従って、抵抗Ｒ１〜Ｒ１’、Ｒ２〜Ｒ２’、Ｒ３〜Ｒ３’およびＲ４〜Ｒ４’のそれぞれの範囲を、抵抗値Ｒａ〜Ｒａ’およびＲｂ〜Ｒｂ’のそれぞれの範囲よりも、さらに狭い範囲で制御する必要がある。
【００１６】
このため、セル位置によりソース線抵抗値に相違が存在し、これによってメモリセルの状態にばらつきが生じると、各状態に対する狭い許容範囲内に収まらず、正しい情報が得られなくなることがある。
上述したように、従来の不揮発性半導体記憶装置においては、セル位置に関係なく一定電圧をソース線に印加しているため、セル位置による抵抗のばらつきを抑えることが容易ではない。特に、メモリの大容量化およびその一環である多値技術の導入に伴って、各記憶状態における抵抗値のばらつきを低減することが求められている。
【００１７】
本発明は、上記従来の問題を解決するもので、メモリセルのデータ書き込み動作、消去動作、読み出し動作などの各種メモリ動作において、メモリセルの各記憶状態のばらつきを抑制することができる不揮発性半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のメモリセルがマトリクス状に配置され、複数のソース線が各行方向に配列されると共に複数のビット線が各列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続され、入力アドレス情報に応じてメモリセルが選択されて該ビット線を介してメモリ動作が行われる不揮発性半導体記憶装置において、ソース線の終端部側およびビット線の始端部側の少なくとも何れかに、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差（または少なくとも何れか）を緩和するように抵抗調整する抵抗調整回路を設けたものであり、そのことにより上記目的が達成される。
【００１９】
また、好ましくは、本発明の不揮発性半導体記憶装置におけるメモリセルは、可変抵抗素子と電流制御素子の直列回路で構成され、直列回路の一端がビット線に接続され、直列回路の他端がソース線に接続されている。
【００２０】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における可変抵抗素子はＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）からなる。
【００２１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるメモリセルは、フローティングゲートを有するＭＯＳトランジスタで構成され、ＭＯＳトランジスタの一端がビット線に接続され、ＭＯＳトランジスタの他端がソース線に接続されている。
【００２２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるメモリセルは多値情報が記憶される。
【００２３】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における抵抗調整回路は、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差（または少なくとも何れか）をなくするように抵抗加算される。
【００２４】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における抵抗調整回路は、複数の抵抗素子が直列接続された抵抗部と、抵抗部の両端および各抵抗素子の接続部にそれぞれ接続された各スイッチ素子と、入力アドレス情報に基づいてメモリセルのセル位置に対応した各スイッチ素子をオン・オフ制御する選択回路とを有し、スイッチ素子のオン・オフ制御による抵抗部の抵抗分割によりメモリセルのセル位置に対応した所望の抵抗値を得るように抵抗調整する。
【００２５】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における抵抗調整回路は、トランジスタと、入力アドレス情報に基づいてトランジスタのゲートに供給されるゲート電圧を可変する変圧回路とを有し、変圧回路によるゲート電圧制御によりトランジスタのオン抵抗を変化させることによりメモリセルのセル位置に対応した所望のオン抵抗値を得るように抵抗調整する。
【００２６】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における抵抗調整回路は、抵抗値が異なる複数の配線経路と、各配線経路にそれぞれ接続された各スイッチ素子と、入力アドレス情報に基づいて各スイッチ素子をオン・オフ制御する選択回路とを有し、各スイッチ素子により配線経路を選択してメモリセルのセル位置に対応した所望の抵抗値を得るように抵抗調整する。
【００２７】
上記構成により、以下に、本発明の作用について説明する。
【００２８】
本発明にあっては、ソース線の端部およびビット線の端部の少なくとも一方側に、セル位置によって異なるソース線抵抗値およびビット線抵抗値の少なくとも何れかに、経路抵抗の総和が緩和するように、入力アドレス情報に応じたメモリセル位置に対応した抵抗値が加算されるため、メモリセルの各記憶状態のばらつきを抑制することが可能となる。
【００２９】
特に、多値情報が記憶される不揮発性半導体記憶装置においては、各記憶状態における動作許容範囲が狭いため、ソース線抵抗値およびビット線抵抗値の相違によるメモリセルの記憶状態のばらつきを低減することが好ましい。
【００３０】
【発明の実施の形態】
以下に、本発明の不揮発性半導体記憶装置の実施形態１，２について、図面を参照しながら説明する。
（実施形態１）
図１は、本発明の不揮発性半導体記憶装置の実施形態１における１ライン分の要部構成を示す回路図である。
【００３１】
図１において、この不揮発性半導体記憶装置は、抵抗可変素子と電流制御素子をメモリセルに用いた１Ｔ１Ｒ型メモリであって、マトリクス状にメモリセルＭ１１〜Ｍｎｊ（ｎ，ｊは自然数）が複数配設されてメモリアレイが構成されるが、その１ライン（１行）分のメモリセルＭ１１〜Ｍ１ｊのうち一つ、例えばメモリセルＭ１１が、電流制御素子としてのＮ型ＭＯＳトランジスタ１１ａ（選択トランジスタ）と、電気パルスにより抵抗が変化する抵抗可変素子１１ｂ（例えばＰＣＭＯ：Ｐｒ０．７Ｃａ０．３ＭｎＯ３）とにより構成されている。
【００３２】
このようなマトリックス状に配置された各メモリセルの周囲を通って複数のワード線ＷＬおよび複数のソース線Ｓが各行方向に交互に配列されると共に、複数のビット線Ｂｉｔが列方向に配列されている。図１では、説明を簡単にするために１本のワード線ＷＬ１に接続されたｊ個のメモリセルＭ１１〜Ｍ１ｊを示している。
【００３３】
行方向に並ぶ複数のＭＯＳトランジスタ１１ａ〜１ｊａの各ゲートは共通のワード線ＷＬ１に接続され、それらの各ソースはそれぞれ各抵抗可変素子１１ｂ〜１ｊｂをそれぞれ介して共通のソース線Ｓ１に接続されている。また、列方向に並ぶ複数のＭＯＳトランジスタの各ゲートはそれぞれ、共通のビット線Ｂｉｔ１〜Ｂｉｔｊに接続されている。各ビット線Ｂｉｔ１〜Ｂｉｔｊは、セレクタ１によって順次選択されて書き込み用電圧が供給されるようになっている。
【００３４】
また、本実施形態１の不揮発性半導体記憶装置においては、ソース線Ｓ１の一端部（または終端部）に、メモリセル位置に応じて異なるソース線抵抗差を緩和するように抵抗調整するための抵抗調整回路２（ソース線抵抗調整回路）が接続されている。
【００３５】
上記構成により、以下、その作用について説明する。
【００３６】
この不揮発性半導体記憶装置に対してデータの書き込み動作を行う場合に、入力アドレス情報に基づいて例えば左端のメモリセルＭ１１を選択したときと、入力アドレス情報に基づいて例えば右端のメモリセルＭ１ｊを選択したときとでは、そのソース線抵抗が異なる（ソース線抵抗差が最大）ため、各メモリセルＭ１１，Ｍ１ｊのソース電位に大きな違いが生じる。ここで、メモリセルＭ１１ではソース線抵抗が（Ｒ０×ｊ）となり、メモリセルＭ１ｊではソース線抵抗がＲ０となるため、ソース線抵抗値にｊ倍の相違が存在することになる。通常、この抵抗値の違いは数千オームにも達する場合があるため、例えば１ｍＡの電流をソース線Ｓ１に流すときには、メモリセル位置によって数Ｖ程度の電位差が生じることになる。このようなソース線抵抗の相違が存在すると、ＭＯＳトランジスタ１１ａのソース−ドレイン間電位にも差が生じ、ＭＯＳトランジスタのオン抵抗にばらつきが生じる。
【００３７】
そこで、本実施形態１では、ソース線抵抗が低いメモリセルＭ１ｊに書き込みを行うときに、抵抗調整回路２によって、ソース線抵抗が高いメモリセルＭ１１に書き込みを行うときと同じソース−ドレイン間電位が得られるように（ソース線抵抗差が緩和するように）、メモリセル位置に対応したソース線抵抗に応じて所定抵抗値を加算してメモリセルＭ１ｊのソースに所定電圧を印加する。これによって、メモリセル位置（ソース線に対するメモリセルの接続位置）によるデータの書き込み条件の相違を緩和することが可能となる。
【００３８】
図２は、図１の抵抗調整回路２の一例を説明するための回路図である。
【００３９】
図２において、抵抗調整回路２は、複数の抵抗素子Ｒ１およびＲ２（例えば抵抗値が同一など）が直列接続された抵抗部と、抵抗部の両端および各抵抗素子の接続部にそれぞれ接続された複数のスイッチ素子としてのＮ型ＭＯＳトランジスタＳＴ１〜ＳＴ３と、アドレス情報を含むアドレス信号に基づいてＮ型ＭＯＳトランジスタＳＴ１〜ＳＴ３をオン・オフ制御する選択回路としてのソース線抵抗セレクタ２ａとによって構成されている。この抵抗調整回路２は、アドレス信号に基づいてソース線抵抗セレクタ２ａによりＮ型ＭＯＳトランジスタＳＴ１〜ＳＴ３をオン・オフ制御して抵抗部を抵抗分割することにより、メモリセル位置（ソース線に対するメモリセルの接続位置）に対応した所望の抵抗値を得ることができる。
【００４０】
一つのＮ型ＭＯＳトランジスタと電気パルスにより抵抗値が可逆変化可能とする抵抗変化素子とからなるメモリセルＭ１１〜Ｍ１ｊがマトリックス状に設けられたメモリアレイにおいて、メモリセルＭ１１が選択された場合、抵抗調整回路２においてＮ型ＭＯＳトランジスタＳＴ１をオン状態とすることにより、メモリセルＭ１１のソース線抵抗は（Ｒ０×ｊ） となる。
【００４１】
また、メモリセルＭ１ｊが選択された場合には、抵抗調整回路２においてＮ型ＭＯＳトランジスタＳＴ３をオン状態とし、Ｎ型ＭＯＳトランジスタＳＴ１およびＳＴ２をオフ状態とすることにより、メモリセルＭ１ｊのソース線抵抗を（Ｒ０＋Ｒ１＋Ｒ２）とすることができる。このとき、
（Ｒ０×ｊ）≒（Ｒ０＋Ｒ１＋Ｒ２）
となるように抵抗素子Ｒ１およびＲ２の抵抗を設定することにより、メモリセルＭ１１およびＭ１ｊのメモリセル位置による書き込み条件の相違を緩和することが可能となる。
【００４２】
同様に、メモリセルＭ１２およびＭ１３についても、それぞれのソース線抵抗値が（Ｒ０×ｊ）と近い値になるように、Ｎ型ＭＯＳトランジスタＳＴ１〜ＳＴ３のうち少なくとも一つを選択（二つまたは三つ選択される場合もあり得る）してオン・オフ制御することにより、メモリセル位置（ソース線に対するメモリセルの接続位置）により異なるソース線抵抗差を緩和（抑制または少なく）するように抵抗調整することが可能となる。
【００４３】
抵抗調整回路２において、いずれのＮ型ＭＯＳトランジスタＳＴ１〜ＳＴ３をオン状態にするかは、入力されるアドレス信号に基づいてソース線セレクタ２ａによって選択制御が為される。
【００４４】
なお、本実施形態１では、選択可能なスイッチ素子を３つ設けて抵抗分割によりメモリセル位置に対応した所望の抵抗値を得る例について説明したが、スイッチ素子の数はこれに限定されるものではなく、図１の場合には最大ｊ個設けられる。スイッチ素子の数がｊ個の場合には、その同一の抵抗値Ｒ０とすることができる。
【００４５】
また、本実施形態１では、スイッチ素子を選択して抵抗分割によりメモリセル位置に対応した所望の抵抗値を得る例について説明したが、これに限らず、ゲート電圧制御によりスイッチングトランジスタのオン抵抗を変化させることによりメモリセル位置に対応した所望の抵抗値を得るように抵抗調整してもよい。この場合について図３を用いて説明する。
【００４６】
図３は、図１に示す抵抗調整回路２の他の例を説明するための回路図である。
【００４７】
図３において、この抵抗調整回路２Ａは、スイッチ用トランジスタとしてのＮ型ＭＯＳトランジスタＳＴ１と、アドレス情報を含むアドレス信号に基づいてＮ型ＭＯＳトランジスタＳＴ１に供給されるゲート電圧を可変制御する変圧回路２ｂとによって構成されている。この抵抗調整回路２Ａは、アドレス信号に基づいて変圧回路２ｂによりＮ型ＭＯＳトランジスタＳＴ１のゲート電圧を可変制御してＮ型ＭＯＳトランジスタＳＴ１のオン抵抗を変化させることにより、メモリセル位置（ソース線に対するメモリセルの接続位置）に対応した所望の抵抗値を得ることができる。
【００４８】
一つのＮ型ＭＯＳトランジスタと電気パルスにより抵抗値が可逆変化する抵抗変化素子とからなるメモリセルＭ１１〜Ｍ１ｊがマトリックス状に設けられたメモリアレイにおいて、メモリセルＭ１１が選択された場合とメモリＭ１ｊが選択された場合とではソース線抵抗が異なる。そこで、例えばソース線抵抗が低いメモリセルＭ１ｊが選択されたときと、ソース線抵抗が高いメモリセルＭ１１が選択されたときとで、Ｎ型ＭＯＳトランジスタＳＴ１のゲート電圧を変化させて、Ｎ型ＭＯＳトランジスタＳＴ１のオン抵抗を可変させる。より具体的には、ソース線抵抗が低いメモリセルＭ１ｊが選択されたときに、ソース線抵抗が高いメモリセルＭ１１が選択されたときに比べて、Ｎ型ＭＯＳトランジスタＳＴ１のオン抵抗を大きくする。これにより、メモリセル位置（ソース線に対するメモリセルの接続位置）により異なるソース線抵抗差を緩和（抑制または少なく）するように抵抗調整することが可能となる。
【００４９】
抵抗調整回路２Ａにおいて、Ｎ型ＭＯＳトランジスタＳＴ１に供給されるゲート電圧は、入力されるアドレス信号に基づいて変圧回路２ｂによって制御される。
【００５０】
以上説明したように、本実施形態１の不揮発性半導体記憶装置によれば、ソース線の一方端部（または終端部）に設けられた抵抗調整回路２または２Ａによって、メモリセル位置によるソース線抵抗の相違を緩和して、書き込み条件の相違を減少させることができる。即ち、メモリセル位置（ソース線に対するメモリセルの接続位置）により異なるソース線抵抗差を緩和（抑制または少なく）するように抵抗調整することが可能となる。
（実施形態２）
上記実施形態１では、ソース線の終端部側に抵抗調整回路２または２Ａを設けた場合について説明したが、本実施形態２では、ビット線の始端部側に抵抗調整回路３または３Ａを設けた場合について説明する。
【００５１】
図４は、本発明の不揮発性半導体記憶装置の実施形態２におけるよう要部を示す回路図である。
【００５２】
図４において、この不揮発性半導体記憶装置は、実施形態１の不揮発性半導体記憶装置と同様に、電気パルスにより抵抗が変化する可変抵抗素子（または抵抗可変素子；例えばＰＣＭＯ：Ｐｒ０．７Ｃａ０．３ＭｎＯ３）と、電流制御素子としてのＮ型ＭＯＳトランジスタとによって構成された複数のメモリセル（１ライン部分としてＭ１１〜Ｍ１ｊ）がマトリックス状に配置されてメモリアレイが構成されている。各メモリセルの周囲を通って複数のワード線および複数のソース線が各行方向に交互に配列されると共に、複数のビット線が各列方向に配列され、行方向に並ぶ複数のＭＯＳトランジスタ１１ａ〜１ｊａの各ゲートは共通のワード線ＷＬ１と接続され、それらの各ソースはそれぞれ抵抗可変素子１１ｂ〜１ｊｂをそれぞれ介して共通のソース線Ｓ１に接続され、列方向に並ぶ複数のＭＯＳトランジスタの各ゲートは、共通のビット線Ｂｉｔ１〜Ｂｉｔｊとそれぞれ接続されている。各ビット線Ｂｉｔ１〜Ｂｉｔｊは、セレクタ１によって選択されて書き込み用電圧が供給されるようになっている。
【００５３】
さらに、本実施形態２の不揮発性半導体記憶装置においては、ビット線Ｂｉｔ１〜Ｂｉｔｊの始端部に、セレクタ１を介してソース線抵抗を調整するための抵抗調整回路３が接続されている。
【００５４】
この不揮発性半導体記憶装置に対して書き込み動作を行う場合に、例えば、メモリセルＭ１１を選択したときと、メモリセルＭ１ｊを選択したときとでは、そのソース線抵抗が異なるため、各メモリセルのソース電位に違いが生じる。上記実施形態１で説明したように、メモリセル位置によって数Ｖの電位差が生じることもある。このようなソース線抵抗の相違（ソース線抵抗差）が生じると、ＭＯＳトランジスタのソース−ドレイン間電位に差が生じ、ＭＯＳトランジスタの閾値電圧（オン抵抗）にばらつきが生じる。
【００５５】
そこで、本実施形態２では、ソース線抵抗が低いメモリセルＭ１ｊに書き込みを行うときに、抵抗調整回路３によって、ソース線抵抗が高いメモリセルＭ１１に書き込みを行うときと同じソース−ドレイン間電位が得られるように（ソース線抵抗差が緩和するように）、メモリセルＭ１ｊのドレインに電圧を印加してソース線抵抗を調整する。これによって、メモリセル位置による書き込み条件の相違を緩和することが可能となる。
【００５６】
図５は、図４の抵抗調整回路３の一例を説明するための回路図である。
【００５７】
図５において、この抵抗調整回路３は、抵抗が異なる複数の配線経路として抵抗が設けられていない配線経路、抵抗素子Ｒ１が設けられた配線経路および抵抗素子Ｒ２が設けられた配線経路の三つの配線経路と、各配線経路にそれぞれ接続された複数のスイッチ素子としてのＮ型ＭＯＳトランジスタＳＡ、ＳＢおよびＳＣと、アドレス信号に基づいてＮ型ＭＯＳトランジスタＳＡ〜ＳＣをオン・オフ制御する選択回路としてのビット線抵抗セレクタ３ａとによって構成されている。この抵抗調整回路３は、アドレス信号に基づいてビット線抵抗セレクタ３ａによりＮ型ＭＯＳトランジスタＳＡ〜ＳＣをオン・オフ制御して配線経路を選択することにより、メモリセル位置に対応した所望の抵抗値を得ることができる。
【００５８】
一つのＮ型ＭＯＳトランジスタと電気パルスにより抵抗値が可逆変化する可変抵抗素子とからなる複数のメモリセル（１ライン部分としてＭ１１〜Ｍ１ｊ）がマトリックス状に設けられたメモリアレイにおいて、メモリセルＭ１１が選択された場合とメモリＭ１ｊが選択された場合とではソース線抵抗が異なる。そこで、例えばソース線抵抗が低いメモリセルＭ１ｊに書き込みを行うときと、ソース線抵抗が高いメモリセルＭ１１に書き込みを行うときとで、同じソース−ドレイン間電位が得られるように（ソース線抵抗差が緩和するように）、Ｎ型ＭＯＳトランジスタＳＡ、ＳＢおよびＳＣを選択信号ＳＡ、ＳＢおよびＳＣにてオン・オフ制御して抵抗が異なる配線経路の少なくともいずれかを選択する。これにより、ソース線抵抗の相違（ソース線抵抗差）を緩和することができる。
【００５９】
抵抗調整回路３において、いずれのＮ型ＭＯＳトランジスタＳＡ〜ＳＣをオン状態にするかは、入力されるアドレス信号に基づいてビット線セレクタ３ａによって制御される。
【００６０】
なお、ここでは、三つの配線経路から選択することによりメモリセル位置に対応した所望の抵抗値を得る例について説明したが、選択可能な配線経路の数はこれに限定されるものではない。
【００６１】
図６は、図４に示す抵抗調整回路３の他の例を説明するための回路図である。
【００６２】
図６において、この抵抗調整回路３Ａは、スイッチ用トランジスタとしてのＮ型ＭＯＳトランジスタＢＴ１と、アドレス信号に基づいてＮ型ＭＯＳトランジスタＢＴ１に供給されるゲート電圧を可変する変圧回路３ｂとによって構成されている。この抵抗調整回路３Ａは、アドレス信号に基づいて変圧回路３ｂによりＮ型ＭＯＳトランジスタＢＴ１のゲート電圧を可変制御してＮ型ＭＯＳトランジスタＢＴ１のオン抵抗を変化させることにより、メモリセル位置に対応した所望の抵抗値を得ることができる。
【００６３】
一つのＮ型ＭＯＳトランジスタと電気パルスにより抵抗値が可逆変化する可変抵抗素子とからなる複数のメモリセル（１ライン部分はＭ１１〜Ｍ１ｊ）がマトリックス状に設けられたメモリアレイにおいて、メモリセルＭ１１が選択された場合とメモリＭ１ｊが選択された場合とではソース線抵抗が異なる。そこで、例えばソース線抵抗が低いメモリセルＭ１ｊが選択されたときと、ソース線抵抗が高いメモリセルＭ１１が選択されたときとで、同じソース−ドレイン間電位が得られるように（ソース線抵抗差が緩和するように）、Ｎ型ＭＯＳトランジスタＢＴ１のゲート電圧を変化させて、Ｎ型ＭＯＳトランジスタＢＴ１のオン抵抗を可変させる。これにより、ソース線抵抗の相違（ソース線抵抗差）を緩和することができる。
【００６４】
抵抗調整回路３Ａにおいて、Ｎ型ＭＯＳトランジスタＢＴ１に供給されるゲート電圧は、入力されるアドレス信号に基づいて変圧回路３ｂによって制御される。
【００６５】
以上説明したように、本実施形態２の不揮発性半導体記憶装置によれば、ビット線の始端部に設けられた抵抗調整回路３または３Ａによって、メモリセル位置によるソース線抵抗の相違（ソース線抵抗差）を緩和して、書き込み条件の相違を減少させることができる。
【００６６】
以上により、上記実施形態１，２によれば、複数のメモリセルＭ１１〜Ｍ１ｊ、・・・がマトリクス状に配置され、複数のソース線Ｓ１、・・・が行方向に配列されると共に複数のビット線Ｂｉｔ１〜Ｂｉｔｊが列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続された不揮発性半導体記憶装置において、ソース線の端部およびビット線の端部の一方に抵抗調整回路２，２Ａ、３または３Ａを設けたため、メモリセル位置によって異なるソース線抵抗差が緩和されて、メモリセルの各記憶状態のばらつきを抑制することができる。
【００６７】
なお、上記実施形態１，２では、ソース線の端部に設けられた抵抗調整回路２，２Ａおよびビット線の端部に設けられた調整回路３，３Ａのそれぞれについて説明したが、ソース線の端部に調整回路２，２Ａを設けると共にビット線の端部に調整回路３，３Ａを設けて、両調整回路２または２Ａおよび、３または３Ａによってメモリセル位置によるソース線抵抗のばらつきを調整することも可能である。
【００６８】
また、上記実施形態１および実施形態２では、データの書き込み動作を行う場合について説明したが、同様に、消去動作およびデータの読み出し動作についても、メモリセル位置によるソース線抵抗の相違（ソース線抵抗差）を緩和することにより、動作マージンの向上を図ることが可能となる。
【００６９】
また、上記実施形態１および実施形態２では、行方向に並んで共通のソース線に接続されたメモリセルＭ１１〜Ｍ１ｊについて、メモリセル位置によるソース線抵抗の相違を緩和する方法について説明したが、列方向に並んで共通のビット線に接続されるメモリセルにおいて、セル位置によるビット線抵抗の相違（ビット線抵抗差）を緩和することも可能である。
【００７０】
さらに、上記実施形態１および実施形態２では、可変抵抗素子を用いた１Ｔ１Ｒ型の可変抵抗素子メモリについて説明したが、本発明は、フローティングゲート型のフラッシュメモリにおいて、メモリセル位置により異なるソース線抵抗差およびビット線抵抗差の少なくとも何れかを緩和することもできる。
【００７１】
【発明の効果】
以上説明したように、本発明によれば、メモリセル位置により異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を調整することが可能となる。よって、書き込み動作、消去動作および読み出し動作において、メモリセルのソース線抵抗およびビット線抵抗の位置依存性を抑制することができ、動作マージンの向上を図ることが可能となる。このことは、多値情報を記憶する不揮発性半導体記憶装置において特に有効である。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の実施形態１における１ライン分の要部構成を示す回路図である。
【図２】図１の抵抗調整回路２の一例を説明するための回路図である。
【図３】図１に示す抵抗調整回路２の他の例を説明するための回路図である。
【図４】本発明の不揮発性半導体記憶装置の実施形態２におけるよう要部を示す回路図である。
【図５】図４の抵抗調整回路の一例を説明するための回路図である。
【図６】図４に示す抵抗調整回路の他の例を説明するための回路図である。
【図７】従来のフローティングゲート型のフラッシュメモリの構成を示す回路図である。
【図８】従来の抵抗可変素子を用いた１Ｔ１Ｒ型メモリの構成を示す回路図である。
【図９】（ａ）は、２値の情報を記憶する場合について、メモリセルの抵抗値の分布を示すグラフであり、（Ｂ）は、４値の情報を記憶する場合について、メモリセルの抵抗値の分布を示すグラフである。
【符号の説明】
１ セレクタ
２、２Ａ、３、３Ａ 抵抗調整回路
２ａ ソース線抵抗セレクタ
２ｂ、３ｂ 変圧回路
３ａ ビット線抵抗セレクタ
１１ａ、１２ａ、１３ａ、１ｊａ Ｎ型ＭＯＳトランジスタ
１１ｂ、１２ｂ、１３ｂ、１ｊｂ 可変抵抗素子
Claims (9)
- 複数のメモリセルがマトリクス状に配置され、複数のソース線が各行方向に配列されると共に複数のビット線が各列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続され、入力アドレス情報に応じてメモリセルが選択されて該ビット線を介してメモリ動作が行われる不揮発性半導体記憶装置において、
該ソース線の終端部側および該ビット線の始端部側の少なくとも何れかに、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を緩和するように抵抗調整する抵抗調整回路を設けた不揮発性半導体記憶装置。 - 前記メモリセルは、可変抵抗素子と電流制御素子の直列回路で構成され、該直列回路の一端が前記ビット線に接続され、該直列回路の他端が前記ソース線に接続されている請求項１記載の不揮発性半導体記憶装置。
- 前記可変抵抗素子はＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）からなる請求項２記載の不揮発性半導体記憶装置。
- 前記メモリセルは、フローティングゲートを有するＭＯＳトランジスタで構成され、該ＭＯＳトランジスタの一端が前記ビット線に接続され、該ＭＯＳトランジスタの他端が前記ソース線に接続されている請求項１記載の不揮発性半導体記憶装置。
- 前記メモリセルは多値情報が記憶される請求項１〜４の何れかに記載の不揮発性半導体記憶装置。
- 前記抵抗調整回路は、前記メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差をなくするように抵抗加算される請求項１記載の不揮発性半導体記憶装置。
- 前記抵抗調整回路は、複数の抵抗素子が直列接続された抵抗部と、該抵抗部の両端および各抵抗素子の接続部にそれぞれ接続された各スイッチ素子と、入力アドレス情報に基づいて前記メモリセルのセル位置に対応した各スイッチ素子をオン・オフ制御する選択回路とを有し、該スイッチ素子のオン・オフ制御による該抵抗部の抵抗分割により該メモリセルのセル位置に対応した所望の抵抗値を得るように抵抗調整する請求項１および６の何れかに記載の不揮発性半導体記憶装置。
- 前記抵抗調整回路は、トランジスタと、入力アドレス情報に基づいて該トランジスタのゲートに供給されるゲート電圧を可変する変圧回路とを有し、該変圧回路によるゲート電圧制御により該トランジスタのオン抵抗を変化させることにより該メモリセルのセル位置に対応した所望のオン抵抗値を得るように抵抗調整する請求項１および６の何れかに記載の不揮発性半導体記憶装置。
- 前記抵抗調整回路は、抵抗値が異なる複数の配線経路と、各配線経路にそれぞれ接続された各スイッチ素子と、入力アドレス情報に基づいて該各スイッチ素子をオン・オフ制御する選択回路とを有し、該各スイッチ素子により該配線経路を選択して該メモリセルのセル位置に対応した所望の抵抗値を得るように抵抗調整する請求項１および６の何れかに記載の不揮発性半導体記憶装置。
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