JP5212378B2 - 半導体装置のコンフィギュレーション方法 - Google Patents

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Description

本発明は、可変抵抗スイッチ素子を用いた再構成可能配線網である半導体装置のコンフィギュレーション方法に関する。
最近、高抵抗状態と低抵抗状態とをプログラマブルに設定でき、かつ設定した状態を不揮発に記憶し、同一占有面積のＭＯＳトランジスタに比べてオン抵抗が大幅に低いスイッチ素子（以下、可変抵抗スイッチ素子と称する）が開発されている（例えば、特許公開２００５−１０１５３５号公報参照。）。
図１は、可変抵抗スイッチ素子の一構成例を示す図である。
図１に示した可変抵抗スイッチ素子１０は、ソース電極２０と、ドレイン電極２１と、イオン伝道層２２とから構成されている。ソース電極２０は、金属イオンを供給する電極であり、例えば銅などでできている。ドレイン電極２１は、金属イオンを供給しない電極であり、例えば白金などでできている。イオン伝道層２２は、例えば酸化タンタルでできている。
図２（ａ）は、図１に示した可変抵抗スイッチ素子１０のソース電極２０に書き込み電圧Ｖｐを与え、ドレイン電極２１を電圧０にした場合の動作を示す図である。
ソース電極２０とドレイン電極２１との間が遮断された状態から導通状態にするには、図２（ａ）に示すように、ソース電極２０に書き込み電圧Ｖｐを与え、ドレイン電極２１を電圧０にする。これによってドレイン電極２１からソース電極２０へ向かって析出金属２５が析出し、一定の時間が経つと両電極間がこの析出金属２５で導通される。
図２（ｂ）は、図２（ａ）に示した状態の可変抵抗スイッチ素子１０のソース電極２０を電圧０とし、ドレイン電極２１に電圧Ｖｐを与えた場合の動作を示す図である。
ソース電極２０とドレイン電極２１との間を再び遮断状態にするには、図２（ｂ）に示すように、ソース電極２０を電圧０とし、ドレイン電極２１に電圧Ｖｐを与える。この状態で一定の時間が経つと前述の析出金属２５が消失し、両電極間が遮断される。
図３は、図１に示した可変抵抗スイッチ素子１０を使った再構成可能配線網である半導体装置の一構成例を示す図である。
図３に示した再構成可能配線網は、配線セグメント４ＸＹがアレイ状に並んでおり、水平方向に同軸上に並んだ配線セグメント４Ｘａ，４Ｘｂ，４Ｘｃ，…は、それぞれ可変抵抗スイッチ素子１０Ｘａ，１０Ｘｂ，１０Ｘｃ，…を介して隣接する配線セグメントとプログラマブルに結合されている（ここで、Ｘ，Ｙはａ，ｂ，ｃ，…を表す変数である）。
この水平方向に同軸上に並んだ一連の配線セグメント４ＸＹと可変抵抗スイッチ素子１０ＸＹとをレーンと呼ぶことにする。図３では配線セグメント４ａａから配線セグメント４ａｅへ至るレーンと、配線セグメント４ｂａから配線セグメント４ｂｅへ至るレーンと、配線セグメント４ｃａから配線セグメント４ｃｅへ至るレーンとの３つのレーンの例が示されている。
各可変抵抗スイッチ素子１０ＸＹにはＭＯＳトランジスタ２ＸＹが付随し、可変抵抗スイッチ素子１０ＸＹの各電極にＭＯＳトランジスタ２ＸＹのソースとドレインとがそれぞれ接続される。垂直に並んだＭＯＳトランジスタ２ａＹ，２ｂＹ，２ｃＹ，…のゲートは共通のゲート線３Ｙに接続されている。
図３に示した再構成可能配線網において、可変抵抗スイッチ素子１０ＸＹの状態を所望のパタンに設定して配線セグメント４ＸＹを接続したりあるいは遮断したりするコンフィギュレーションは次のように行う。
コンフィギュレーションしたい可変抵抗スイッチ素子１０ＸＹに付随するＭＯＳトランジスタのゲートにＯＦＦ電圧を与えて、ＭＯＳトランジスタのソース−ドレイン間を遮断状態にする。同時に、それ以外のＭＯＳトランジスタのゲートにはＯＮ電圧を与えてソース−ドレイン間を導通状態にする。ゲート電圧はゲート線３Ｙを通じて与えられるため、ＭＯＳトランジスタ２ＸＹは、垂直方向に並んだ列単位で、ＯＮ，ＯＦＦ制御される。
次に、ＭＯＳトランジスタ２ＸＹをＯＦＦにした可変抵抗スイッチ素子１０ＸＹの電極間を導通したい場合は、そのレーンの両端に状態設定のための電圧を与える。すなわち、導通状態にするにはレーンの左端に書き込み電圧Ｖｐを、右端に０電圧を与える。
一方、遮断状態にするにはレーンの右端に書き込み電圧Ｖｐを、左端に０電圧を与える。
ここで、図３に示すように、可変抵抗スイッチ素子１０ＸＹの左側にソース電極、右側にドレイン電極があるとしている。なお、可変抵抗スイッチ素子１０ＸＹの状態を変える必要がない場合は、該当するレーンの両端の電圧を同じにしておく。
可変抵抗スイッチ素子１０ＸＹのコンフィギュレーションはゲート線３Ｙごとに行う。すなわち１つのゲート線に対応するすべての可変抵抗スイッチ素子１０ＸＹの状態設定を一度に行い、それを各ゲート線３Ｙに対して順次行っていく。このようにして、すべてのコンフィギュレーションを成し遂げる。
上述した例では、特定の可変抵抗スイッチ素子１０ＸＹをコンフィギュレーションするための電圧をレーンの両端から与えるため、全可変抵抗スイッチ素子１０ＸＹに、それをバイパスするためのＭＯＳトランジスタ２ＸＹを設けている。可変抵抗スイッチ素子１０ＸＹ自身はＭＯＳトランジスタ２ＸＹに比べて非常に小さいが、このバイパス用ＭＯＳトランジスタ２ＸＹのために半導体装置全体としての面積は大きくなる。
上述したような半導体装置及びコンフィギュレーション方法では、回路の面積が大きくなってしまう問題点がある。その理由は、各可変抵抗スイッチ素子にバイパス用のＭＯＳトランジスタをそれぞれ設けなければならないためである。
本発明は、上述した課題を解決する半導体装置のコンフィギュレーション方法を提供することを目的とする。
上記目的を達成するために本発明は、
半導体装置をコンフィギュレーションするコンフィギュレーション方法であって、
前記半導体装置は、ソース電極、ドレイン電極及びゲート電極を有する複数の３端子可変抵抗スイッチ素子が互いに直列接続され、前記３端子可変抵抗スイッチ素子のソース電極と該３端子可変抵抗スイッチ素子に隣接する３端子可変抵抗素子のドレイン電極とが配線セグメントを介して互いに接続されたレーンをＬ個（Ｌは自然数）有し、前記配線セグメントに所定の電位を保持する複数の電位保持部が接続され、各レーンの中のそれぞれ１つの３端子可変抵抗スイッチ素子から列グループが構成され、該列グループに属する３端子可変抵抗スイッチ素子のゲート電極それぞれに共通のゲート線が接続され、
前記各レーンのソース側の第１の端と当該各レーンのドレイン側の第２の端とがそれぞれ導通する瞬間まで、それぞれの前記第１の端を前記第２の端に対して所定の書き込み電圧に保つ第１の段階と、
前記第１の段階に続いて、すべての前記ゲート線を前記第１の端に対して前記書き込み電圧に保つ第２の段階と、
前記第２の段階に続いて、所望の３端子可変抵抗スイッチ素子が接続されたレーンの前記第１の端と前記第２の端との間の抵抗値が、前記第１の段階における前記第１の端と前記第２の端とがそれぞれ導通する瞬間の前記第１の端と前記第２の端との間の抵抗値よりも大きな値になるまで、前記所望の３端子可変抵抗スイッチ素子が接続されたレーンの第１の端と、該所望の３端子可変抵抗スイッチ素子が接続されたゲート線以外のゲート線とを前記書き込み電圧に保つ第３の段階と、
前記第３の段階に続いて、前記所望の３端子可変抵抗スイッチ素子が接続されたゲート線を前記書き込み電圧に保つ第４の段階とを有する。
以上説明したように本発明においては、可変抵抗スイッチ素子のコンフィギュレーションにフローティング防止用のバスホルダーあるいはプルアップ抵抗を兼用することにより、別途ＭＯＳトランジスタを付加せずに済む構成としたため、バイパス用のＭＯＳトランジスタを必要とせず、小さな面積で再構成可能配線網を実現することができる。
可変抵抗スイッチ素子の一構成例を示す図である。 図１に示した可変抵抗スイッチ素子のソース電極に書き込み電圧Ｖｐを与え、ドレイン電極を電圧０にした場合の動作を示す図である。 図２（ａ）に示した状態の可変抵抗スイッチ素子のソース電極を電圧０とし、ドレイン電極に電圧Ｖｐを与えた場合の動作を示す図である。 図１に示した可変抵抗スイッチ素子を使った再構成可能配線網である半導体装置の一構成例を示す図である。 本発明に用いる３端子可変抵抗スイッチ素子の構成例を示す図である。 図４に示した３端子可変抵抗スイッチ素子のソース電極に書き込み電圧Ｖｐを与え、ドレイン電極及びゲート電極は電圧０にした場合の動作を示す図である。 図５（ａ）に示した状態の３端子可変抵抗スイッチ素子のソース電極とドレイン電極とをともに０電圧にし、ゲート電極に書き込み電圧Ｖｐを与えた場合の動作を示す図である。 図５（ｂ）に示した状態の３端子可変抵抗スイッチ素子のソース電極とドレイン電極とに書き込み電圧Ｖｐを与え、ゲート電極を０電圧にした場合の動作を示す図である。 図５（ｃ）に示した状態の３端子可変抵抗スイッチ素子のソース電極を０電圧にし、ドレイン電極とゲート電極とに書き込み電圧Ｖｐを与えた場合の動作を示す図である。 図４に示した３端子可変抵抗スイッチ素子を使った再構成可能配線網である半導体装置の第１の実施の形態を示す図である。 図６に示したバスホルダーの回路例である。 図６に示した再構成可能配線網である半導体装置におけるコンフィギュレーション方法のうち初期化でソース側の第１の端に書き込み電圧Ｖｐを印加し、ドレイン側の第２の端及びゲート線を０電圧にした場合の動作を説明するための図である。 図８（ａ）に示した状態で各レーン両端を電圧０にし、ゲート線を書き込み電圧Ｖｐに保つ場合の動作を説明するための図である。 図８（ａ）〜図８（ｂ）に示した３端子可変抵抗スイッチ素子を遮断状態にする方法のうち遮断したい３端子可変抵抗スイッチ素子に対応するゲート線を０電圧にし、それ以外のゲート線をすべて書き込み電圧Ｖｐに保つ場合の動作を説明するための図である。 図９（ａ）に示した状態でゲート線を書き込み電圧Ｖｐに、それ以外のゲート線以外のゲート線と全レーンの左端を０電圧に保つ場合の動作を説明するための図である。 図９（ａ）と図９（ｂ）とにて説明した手続きの後に、さらに３端子可変抵抗スイッチ素子を遮断状態にする方法のうち遮断したい３端子可変抵抗スイッチ素子に対応するゲート線を０電圧にし、それ以外のゲート線をすべて書き込み電圧Ｖｐにした場合の動作を説明するための図である。 図１０（ａ）に示した状態で遮断したい３端子可変抵抗スイッチ素子のゲート線とその右側にあるゲート線とを書き込み電圧Ｖｐに、残りのゲート線と全レーンの左端を０電圧にした場合の動作を説明するための図である。 不規則的に３端子可変抵抗スイッチ素子が配置された再構成可能配線網である半導体装置を示す図である。 図４に示した３端子可変抵抗スイッチ素子を使った再構成可能配線網である半導体装置の第２の実施の形態を示す図である。
以下に、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図４は、本発明に用いる３端子可変抵抗スイッチ素子の構成例を示す図である。
図４に示すように３端子可変抵抗スイッチ素子１１は、ソース電極２０と、ドレイン電極２１と、イオン伝道層２２と、ゲート電極２３とから構成されている。
ソース電極２０は、金属イオンを供給する電極であり、例えば銅などでできている。ドレイン電極２１は、金属イオンを供給しない電極であり、例えば白金などでできている。イオン伝道層２２は、例えば酸化タンタルでできている。ゲート電極２３は、金属イオンを供給する電極であり、ソース電極２０と同じ材質でできており、例えば銅などでできている。ゲート電極２３は、ソース電極２０とドレイン電極２１との間が導通したり遮断したりするスイッチの機能を有する。ゲート電極２３はスイッチング制御の補助を行うためのもので、ゲート電極２３と、ソース電極２０またはドレイン電極２１との間は常に遮断状態である。
図５（ａ）は、図４に示した３端子可変抵抗スイッチ素子１１のソース電極２０に書き込み電圧Ｖｐを与え、ドレイン電極２１及びゲート電極２３は電圧０にした場合の動作を示す図である。
ソース−ドレイン間を遮断状態から導通状態にするには、まず、図５（ａ）に示すようにソース電極２０に書き込み電圧Ｖｐを与え、ドレイン電極２１及びゲート電極２３は電圧０にする。これによって、ドレイン電極２１からソース電極２０へ向かって析出金属２５が析出していく。ソース−ドレイン間が析出金属２５によって弱く繋がるか、繋がる直前までこの状態を保つ（弱い導通状態）。これが、第１の段階である。
図５（ｂ）は、図５（ａ）に示した状態の３端子可変抵抗スイッチ素子１１のソース電極２０とドレイン電極２１とをともに０電圧にし、ゲート電極２３に書き込み電圧Ｖｐを与えた場合の動作を示す図である。
次に、図５（ｂ）に示すように、ソース電極２０とドレイン電極２１とをともに０電圧にし、ゲート電極２３に書き込み電圧Ｖｐを与える。これによって、析出金属２５がさらに成長し、ソース−ドレイン間はしっかりと導通される（強い導通状態）。図５（ｂ）の電圧印加はゲート電極２３まで析出金属２５が達しないところで止めなければならない。つまり、第１の段階の後、ゲート電極２３まで析出金属２５が達する直前までゲート電極２３に書き込み電圧Ｖｐを保つ。これが、第２の段階である。
次に、ソース−ドレイン間を導通状態から遮断状態にする方法について述べる。
図５（ｃ）は、図５（ｂ）に示した状態の３端子可変抵抗スイッチ素子１１のソース電極２０とドレイン電極２１とに書き込み電圧Ｖｐを与え、ゲート電極を０電圧にした場合の動作を示す図である。
まず、図５（ｃ）に示すように、ソース電極２０とドレイン電極２１とに書き込み電圧Ｖｐを与え、ゲート電極を０電圧にする。これによって析出金属２５が縮小し、ソース−ドレイン間は弱く遮断される（弱い遮断状態）。このときソース−ドレイン間の金属架橋は遮断されているが、析出金属２５はまだ残っており完全には消失していない。
図５（ｄ）は、図５（ｃ）に示した状態の３端子可変抵抗スイッチ素子１１のソース電極２０を０電圧にし、ドレイン電極２１とゲート電極２３とに書き込み電圧Ｖｐを与えた場合の動作を示す図である。
次に、図５（ｄ）に示すように、ソース電極２０を０電圧にし、ドレイン電極２１とゲート電極２３とに書き込み電圧Ｖｐを与える。この状態を一定時間続けることによってイオン伝道層２２の析出金属２５は完全に消失し、ソース−ドレイン間は十分に遮断される（強い遮断状態）。
図４に示した３端子可変抵抗スイッチ素子１１は、ゲート電極２３を使うことで、ソース−ドレイン間を導通したり、遮断したりするときに、少ない電流で済むというメリットがある。それは、ゲート電極２３が他の電極とは常に遮断された状態で、析出金属２５を制御するからである。また、ゲート電極２３によってソース−ドレイン間の金属架橋をしっかりさせることができるため、ソース−ドレイン間の導通時の抵抗が非常に低くなるというメリットもある。
なお、図４は３端子可変抵抗スイッチ素子１１を模式的に示したものであり、電極などの物理的な配置や構造は図４に示したものに限定されるものではない。以下に述べる実施の形態で使用する３端子可変抵抗スイッチ素子１１は、図５（ａ）〜図５（ｄ）を用いて説明した機能を有するものであればよい。
また、上述の電圧値０，Ｖｐは相対値のみが意味があり、絶対値は任意である。一般に、書き込み電圧Ｖｐは、回路を動作させるときの通常モード時の電源電圧Ｖｄｄに比べて高い。
また、ここで弱い導通状態とは、ソース電極２０とドレイン電極２１との間の抵抗値が所定の閾値よりも大きな場合の導通状態である。一方、強い導通状態とは、ソース電極２０とドレイン電極２１との間の抵抗値が所定の閾値よりも小さな場合の導通状態である。
また、ここで弱い遮断状態とは、ソース電極２０とドレイン電極２１との間の抵抗値が弱い導通状態の抵抗値よりも大きな場合の遮断状態である。一方、強い遮断状態とは、ソース電極２０とドレイン電極２１との抵抗値が弱い遮断状態の抵抗値よりも大きな場合の遮断状態である。
図６は、図４に示した３端子可変抵抗スイッチ素子１１を使った再構成可能配線網である半導体装置の第１の実施の形態を示す図である。
図４に示した３端子可変抵抗スイッチ素子１１を使った再構成可能配線網である半導体装置の第１の実施の形態は図６に示すように、配線セグメント４ＸＹがアレイ状に並んでいる。水平方向に同軸上に並んだ配線セグメント４Ｘａ，４Ｘｂ，４Ｘｃ，…は、それぞれ３端子可変抵抗スイッチ素子１１Ｘａ，１１Ｘｂ，１１Ｘｃ，１１Ｘｄ，…を介して隣接する配線セグメント４ＸＹとプログラマブルに結合されている（ここで、Ｘ，Ｙはａ，ｂ，ｃ，…を表す変数である）。ここで、３端子可変抵抗スイッチ素子１１Ｘａ，１１Ｘｂ，１１Ｘｃ，１１Ｘｄのそれぞれのグループを列グループとする。
この水平方向に同軸上に並んだ一連の配線セグメント４ＸＹと３端子可変抵抗スイッチ素子１１ＸＹとをレーンと呼ぶことにする。図６では配線セグメント４ａａから配線セグメント４ａｅへ至るレーンと、配線セグメント４ｂａから配線セグメント４ｂｅへ至るレーンと、配線セグメント４ｃａから配線セグメント４ｃｅへ至るレーンとの３つのレーンの例が示されている。ここでは、３つのレーンから構成される場合を例に挙げて説明するが、レーンの数がＬ（Ｌは自然数）個であるものであっても良い。また、各レーンに接続された３端子可変抵抗スイッチ素子の数は、ｊ（ｊは自然数）個であるものであっても良い。
ここで、すべての３端子可変抵抗スイッチ素子１１ＸＹは同じ向きで配線セグメント４ＸＹとそれぞれ接続されなければならない。図６では、各３端子可変抵抗スイッチ素子１１ＸＹのソース電極２０を左側の配線セグメントに、ドレイン電極２１を右側の配線セグメントに接続した例を示す。ここで、配線セグメントの３端子可変抵抗スイッチ素子１１ＸＹのソース電極２０に接続される側の端をソース端と定義する。また、配線セグメントの３端子可変抵抗スイッチ素子１１ＸＹのドレイン電極２１に接続される側の端をドレイン端と定義する。
また、垂直方向に並んだ各列の３端子可変抵抗スイッチ素子１１ａＹ，１１ｂＹ，１１ｃＹ，…のゲート端子２３は共通のゲート線３Ｙに接続される。つまり、同じ列グループに属する端子可変抵抗スイッチ素子１１ＸＹは、同じゲート線３Ｙに接続される。具体的には、第ｊ（ｊは１からＬ（Ｌはレーン数）までの自然数）のレーンにおける第ｉ（ｉは１からＮｊまでの自然数）の３端子可変抵抗スイッチ素子は第Ｘ＿ｉ＿ｊの列グループに属し、Ｘ＿ｉ＿ｊは、Ｘ＿ｉ＿ｊ＜Ｘ＿（ｉ＋１）＿ｊを満たす整数となる。ここで、Ｎは自然数である。
また、各々の配線セグメント４ＸＹにバスホルダー５ＸＹが接続される。
図７は、図６に示したバスホルダー５ＸＹの回路例である。
図６に示したバスホルダー５ＸＹは図７に示すように、インバータ６０ａの出力をインバータ６０ｂの入力に接続し、インバータ６０ｂの出力をインバータ６０ａの入力に接続したものである。そして、インバータ６０ａの出力をバスホルダー５ＸＹの出力端子５０としている。バスホルダー５ＸＹは１ビットの情報を記憶する記憶素子であり、他のゲートから出力端子５０に与えた信号が内部に保持される。つまり、バスホルダー５ＸＹが接続された配線の電位を保持する電位保持部である。両インバータ６０ａ，６０ｂは駆動力が小さいため他のゲートから容易に書き込みができ、出力端子５０に繋がった配線の信号伝播遅延にもほとんど影響を与えない。出力端子５０に繋がった配線が他のゲートから駆動されないときは、バスホルダー５ＸＹに記憶された信号がその配線の電圧レベルを決める。バスホルダー５ＸＹはそれに繋がった配線を論理値０か１かのどちらかに電圧レベルを固定し、不定値になるのを防ぐ機能を持つ。
以下に、図６に示した再構成可能配線網である半導体装置におけるコンフィギュレーション方法について説明する。コンフィギュレーションは初期化と状態設定との２段階からなる。初期化は全３端子可変抵抗スイッチ素子を導通状態にするものである。また、状態設定は、所望のパタンにしたがって３端子可変抵抗スイッチを遮断状態にするものである。
図８（ａ）は、図６に示した再構成可能配線網である半導体装置におけるコンフィギュレーション方法のうち初期化でソース側の第１の端に書き込み電圧Ｖｐを印加し、ドレイン側の第２の端及びゲート線３Ｙを０電圧にした場合の動作を説明するための図である。これは、あらかじめ各３端子可変抵抗スイッチ素子がどのような状態になっているかにかかわり無く、全ての３端子可変抵抗スイッチ素子を導通状態にする手続きである。
まず図８（ａ）に示すように、各レーンの左端、つまりソース側の第１の端に書き込み電圧Ｖｐを印加し（書き込み電圧Ｖｐを保ち）、右端、つまりドレイン側の第２の端及びゲート線３Ｙを０電圧にする。この状態でしばらくすると、遮断状態にある３端子可変抵抗スイッチ素子１１ＸＹは弱く導通した状態になり、レーンの右端から左端まで導通する。導通した瞬間にそのレーンの左端の電圧を０にし、大きな電流が流れないようにする。このようにして全レーンが右端から左端まで導通した状態にする。ここで、導通した瞬間に書き込み電圧をかけるのをやめるため、そのレーンの３端子可変抵抗スイッチ素子１１ＸＹの中には弱い導通状態になっているものがある。これが、第１の段階である。
図８（ｂ）は、図８（ａ）に示した状態で各レーン両端を電圧０にし、ゲート線３Ｙを書き込み電圧Ｖｐに保つ場合の動作を説明するための図である。
次に、図８（ｂ）に示すように、各レーン両端を電圧０にし、ゲート線３Ｙを書き込み電圧Ｖｐに保つ。この状態で一定時間経つと、各３端子可変抵抗スイッチ素子１１ＸＹの金属架橋が強化されしっかりした導通状態になる。これが第２の段階である。
以上が初期化である。図８（ａ）に示すように、各端子に電圧を印加して全３端子可変抵抗スイッチ素子１１ＸＹが導通状態になるのには、バスホルダー５ＸＹの存在が不可欠である。バスホルダー５ＸＹがあるため、配線セグメント４ＸＹは０かＶｐかのいずれかの電圧レベルになる。３端子可変抵抗スイッチ素子１１ＸＹが遮断状態で、その左側の配線セグメント４ＸＹが電圧Ｖｐであり、右側の配線セグメント４ＸＹが電圧０である場合、３端子可変抵抗スイッチ素子１１ＸＹは弱く導通するまで析出金属２５が成長する。こうして、そのレーンの遮断状態３端子可変抵抗スイッチ素子１１ＸＹは次々と弱い導通状態になっていく。レーンの左端が電圧Ｖｐで右端が電圧０であるため、左端から右端に導通するまで遮断３端子可変抵抗スイッチ素子１１ＸＹの導通状態への変化は続く。
なお、バスホルダー５ＸＹが無いと配線セグメント４ＸＹの電圧がＶｐでも０でもない中間的なレベルになる、もしくは不定のレベルになるおそれがあるため、上述のような動作は保障されない。
次に、所望のパタンにしたがって３端子可変抵抗スイッチ素子１１ＸＹを遮断状態にする方法について説明する。
図９（ａ）は、図８（ａ）〜図８（ｂ）に示した３端子可変抵抗スイッチ素子１１ａｄを遮断状態にする方法のうち遮断したい３端子可変抵抗スイッチ素子１１ａｄに対応するゲート線３ｄを０電圧にし、それ以外のゲート線をすべて書き込み電圧Ｖｐに保つ場合の動作を説明するための図である。
まず図９（ａ）に示すように、遮断したい３端子可変抵抗スイッチ素子１１ａｄに対応するゲート線３ｄを０電圧にし、それ以外のゲート線をすべて書き込み電圧Ｖｐに保つ。同時に、遮断したい３端子可変抵抗スイッチ素子１１ａｄを含むレーンの左端に書き込み電圧Ｖｐを与え、それ以外のレーンの左端を電圧０にする。この状態で一定時間が経つと、３端子可変抵抗スイッチ素子１１ａｄのみが弱く遮断された状態になる。このとき、３端子可変抵抗スイッチ素子１１ａｄの右側にあるバスホルダー５ａｅは電圧Ｖｐが保持された状態となる。これが、第３の段階である。
図９（ｂ）は、図９（ａ）に示した状態でゲート線３ｄを書き込み電圧Ｖｐに、ゲート線３ｄ以外のゲート線と全レーンの左端を０電圧に保つ場合の動作を説明するための図である。
次に、図９（ｂ）に示すようにゲート線３ｄを書き込み電圧Ｖｐに、ゲート線３ｄ以外のゲート線と全レーンの左端を０電圧に保つ。３端子可変抵抗スイッチ素子１１ａｄはすでに弱く遮断されているため、その右側のバスホルダー５ａｅには電圧Ｖｐが保持されたままである。そして、３端子可変抵抗スイッチ素子１１ａｄのソース電極側は０電圧になるため、一定時間経つと３端子可変抵抗スイッチ素子１１ａｄの析出金属２５が完全に消え、完全な遮断状態になる。図９（ａ）と図９（ｂ）とにおいて、３端子可変抵抗スイッチ素子１１ａｄ以外の状態は変わらない。これが、第４の段階である。
以上、３端子可変抵抗スイッチ素子１１ａｄのみを遮断する方法について説明したが、ゲート線３ｄを共有するほかの３端子可変抵抗スイッチ素子１１Ｘｄも同時に遮断することができる。すなわち、図９（ａ）を用いて説明した手続きで、遮断したい３端子可変抵抗スイッチ素子１１ＸＹを含むレーンの左端に書き込み電圧Ｖｐを与えればよい。この方法でゲート線３ｄを共有する３端子可変抵抗スイッチ素子１１ＸＹを所望のパタンで同時に遮断できる。なお図９（ｂ）を用いて説明した手続きは、任意の遮断パタンで同じである。
図９（ａ）と図９（ｂ）とにて説明した手続きの後に、さらに３端子可変抵抗スイッチ素子１１ｂｃを遮断状態にする方法を説明する。
図１０（ａ）は、図９（ａ）と図９（ｂ）とにて説明した手続きの後に、さらに３端子可変抵抗スイッチ素子１１ｂｃを遮断状態にする方法のうち遮断したい３端子可変抵抗スイッチ素子１１ｂｃに対応するゲート線３ｃを０電圧にし、それ以外のゲート線をすべて書き込み電圧Ｖｐにした場合の動作を説明するための図である。
まず図１０（ａ）に示すように、遮断したい３端子可変抵抗スイッチ素子１１ｂｃに対応するゲート線３ｃを０電圧にし、それ以外のゲート線をすべて書き込み電圧Ｖｐにする。同時に、遮断したい３端子可変抵抗スイッチ素子１１ｂｃを含むレーンの左端に書き込み電圧Ｖｐを与え、それ以外のレーンの左端を電圧０にする。この状態で一定時間が経つと、３端子可変抵抗スイッチ素子１１ｂｃは弱く遮断された状態になり、他の３端子可変抵抗スイッチ素子の状態は変わらない。このとき３端子可変抵抗スイッチ素子１１ｃｂの右側にあるバスホルダー５ｂｄは電圧Ｖｐが保持された状態となる。
図１０（ｂ）は、図１０（ａ）に示した状態で遮断したい３端子可変抵抗スイッチ素子１１ｂｃのゲート線３ｃとその右側にあるゲート線３ｄとを書き込み電圧Ｖｐに、残りのゲート線と全レーンの左端を０電圧にした場合の動作を説明するための図である。
次に、図１０（ｂ）に示すように、遮断したい３端子可変抵抗スイッチ素子１１ｂｃのゲート線３ｃとその右側にあるゲート線３ｄとを書き込み電圧Ｖｐに、残りのゲート線と全レーンの左端を０電圧にする。３端子可変抵抗スイッチ素子１１ｂｃはすでに弱く遮断されているため、その右側のバスホルダー５ｂｄには電圧Ｖｐが保持されたままである。そして、３端子可変抵抗スイッチ素子１１ｂｃのソース電極側は０電圧になるため、一定時間経つと３端子可変抵抗スイッチ素子１１ｂｃの析出金属２５が完全に消え、完全な遮断状態になる。この手続きにおいて３端子可変抵抗スイッチ素子１１ｂｃ以外の状態は変わらない。
３端子可変抵抗スイッチ素子１１ｂｃとゲート線３ｃとを共有するほかの３端子可変抵抗スイッチ素子１１Ｘｃも同様に遮断することができる。すなわち、図１０（ａ）を用いて説明した手続きで、遮断したい３端子可変抵抗スイッチ素子を含むレーンの左端に書き込み電圧Ｖｐを与えればよい。この方法でゲート線３ｃを共有する３端子可変抵抗スイッチ素子１１Ｘｃを所望のパタンで同時に遮断できる。図１０（ｂ）を用いて説明した手続きは、任意の遮断パタンで同じである。
図９（ａ）〜図９（ｂ）を用いて説明した手続きは、一番右端の列の３端子可変抵抗スイッチ素子をコンフィギュレーションする手続きの例である。また、図１０（ａ）〜図１０（ｂ）を用いて説明した手続きは、右から２番目の列の３端子可変抵抗スイッチ素子をコンフィギュレーションする手続きの例である。以降同様にして、コンフィギュレーション対象を一列ずつ左に移動させていき、右端に至るまでこの手続きを行う。このようにして、全３端子可変抵抗スイッチ素子１１ＸＹのコンフィギュレーションを遂行する。
バスホルダー５ＸＹは、それを含むレーンの端あるいは他のゲートから駆動される場合はそれらの電圧値に応じて容易に保持値が変わる。しかし、バスホルダー５ＸＹが、弱く遮断された３端子可変抵抗スイッチ素子１１ＸＹのドレイン（またはソース）電極に繋がっている場合、その３端子可変抵抗スイッチ素子１１ＸＹのソース（またはドレイン）電極の電圧によってはバスホルダー５ＸＹの保持値は変わらない。そのような特性を持つように、バスホルダー５ＸＹを構成するインバータ（図７の６０ａ）の駆動力は設定されなければならない。
このバスホルダー５ＸＹは、コンフィギュレーションのために専用に設けたものではなく、再構成可能配線網を動作させて使うとき（通常モード）にも必要なものである。再構成可能配線網では、可変抵抗スイッチ素子によって配線セグメント４ＸＹ間を所望のパタンで導通したり遮断したりする。このため、どこにも接続されずどこからも駆動されないため、そのままだと電圧レベルが不定になるいわゆるフローティング状態になる配線セグメントが頻繁に発生する。そのような場合、バスホルダー５ＸＹが配線セグメント４ＸＹに接続されていると、論理値１か０かのいずれかの状態に電圧レベルを固定し、フローティングを防ぐことができる。このように、フローティング防止のためのバスホルダー５ＸＹを３端子可変抵抗スイッチ素子１１ＸＹのコンフィギュレーションにも流用することで、実質的にコンフィギュレーションのための部品追加はせずに済み、面積増加は無い。一方、図３に示した形態では、コンフィギュレーションのためだけに別途ＭＯＳトランジスタ２ＸＹを追加する必要があるため、面積が増大する問題がある。
また、図６では、３端子可変抵抗スイッチ素子１１ＸＹが３行４列の規則的な２次元格子状に配置され、配線セグメント長もみな同じ場合を例示した。しかし、これは一例に過ぎず、本発明の第１の実施の形態では、３端子可変抵抗スイッチ素子の行数や列数は任意であってよい。また、３端子可変抵抗スイッチ素子１１ＸＹは規則的な２次元格子状に配置されている必要はなく、配線セグメント長もみな同じである必要はない。
図１１は、不規則的に３端子可変抵抗スイッチ素子１１ＸＹが配置された再構成可能配線網である半導体装置を示す図である。
図１１に示すように例えば、異なる長さの配線セグメント（たとえば４ａｂと４ａｃのように）が混在していたり、２次元格子のところどころに３端子可変抵抗スイッチ素子１１ＸＹがあったりする場合でも、上述した方法と同じ方法でコンフィギュレーションができる。
（第２の実施の形態）
図１２は、図４に示した３端子可変抵抗スイッチ素子１１を使った再構成可能配線網である半導体装置の第２の実施の形態を示す図である。
本形態は図１２に示すように、図６に示した第１の実施の形態における再構成可能配線網のバスホルダー５ＸＹを電圧Ｖｐでのプルアップ抵抗６ＸＹに置き変えたものである。つまり、第２の実施の形態においては、プルアップ抵抗６ＸＹが第１の実施の形態にて説明した電位保持部に相当する。
図１２に示した再構成可能配線網は、上述した第１の実施の形態の再構成可能配線網と同じ動作をする。すなわち、本発明の第１の実施の形態で説明したコンフィギュレーション方法は、そのまま本発明の第２の実施の形態における再構成可能配線網にも適用できる。本発明の第２の実施の形態における電圧Ｖｐでのプルアップ抵抗６ＸＹは、本発明の第１の実施の形態でのバスホルダー５ＸＹと同じ役割を果たし、コンフィギュレーション時に機能するのみならず、通常モード時にもフローティング防止のために機能する。
プルアップ抵抗６ＸＹに繋がった配線セグメント４ＸＹは、それを含むレーンの端あるいは他のゲートから駆動される場合、それらの信号値にしたがって容易に電圧値が変わる。しかし、プルアップ抵抗６ＸＹに繋がった配線セグメント４ＸＹが、弱く遮断された３端子可変抵抗スイッチ素子１１ＸＹのドレイン（またはソース）電極に繋がっている場合、その３端子可変抵抗スイッチ素子１１ＸＹのソース（またはドレイン）電極の電圧によっては配線セグメント４ＸＹの電圧値は変わらない。そのような特性を持つように、プルアップ抵抗６ＸＹの抵抗値は設定されなければならない。
また、本発明の第２の実施の形態における再構成可能配線網は、図１１に示した再構成可能配線網と同様に、異なる長さの配線セグメントが混在していたり、２次元格子の一部に３端子可変抵抗スイッチ素子が存在していたりしてもよい。
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００７年１１月２１日に出願された日本出願特願２００７−３０１４８０を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (14)

  1. 半導体装置をコンフィギュレーションするコンフィギュレーション方法であって、
    前記半導体装置は、ソース電極、ドレイン電極及びゲート電極を有する複数の３端子可変抵抗スイッチ素子が互いに直列接続され、前記３端子可変抵抗スイッチ素子のソース電極と該３端子可変抵抗スイッチ素子に隣接する３端子可変抵抗素子のドレイン電極とが配線セグメントを介して互いに接続されたレーンをＬ個（Ｌは自然数）有し、前記配線セグメントに所定の電位を保持する複数の電位保持部が接続され、各レーンの中のそれぞれ１つの３端子可変抵抗スイッチ素子から列グループが構成され、該列グループに属する３端子可変抵抗スイッチ素子のゲート電極それぞれに共通のゲート線が接続され、
    前記各レーンのソース側の第１の端と当該各レーンのドレイン側の第２の端とがそれぞれ導通する瞬間まで、それぞれの前記第１の端を前記第２の端に対して所定の書き込み電圧に保つ第１の段階と、
    前記第１の段階に続いて、すべての前記ゲート線を前記第１の端に対して前記書き込み電圧に保つ第２の段階と、
    前記第２の段階に続いて、所望の３端子可変抵抗スイッチ素子が接続されたレーンの前記第１の端と前記第２の端との間の抵抗値が、前記第１の段階における前記第１の端と前記第２の端とがそれぞれ導通する瞬間の前記第１の端と前記第２の端との間の抵抗値よりも大きな値になるまで、前記所望の３端子可変抵抗スイッチ素子が接続されたレーンの第１の端と、該所望の３端子可変抵抗スイッチ素子が接続されたゲート線以外のゲート線とを前記書き込み電圧に保つ第３の段階と、
    前記第３の段階に続いて、前記所望の３端子可変抵抗スイッチ素子が接続されたゲート線を前記書き込み電圧に保つ第４の段階とを有するコンフィギュレーション方法。
  2. 請求項１に記載のコンフィギュレーション方法において、
    前記電位保持部は、１ビットの情報を記憶するバスホルダーであることを特徴とするコンフィギュレーション方法。
  3. 請求項２に記載のコンフィギュレーション方法において、
    前記バスホルダーは、該バスホルダーに接続された前記配線セグメントが他のゲートによって駆動されないとき、前記配線セグメントを論理値０または１に対応する電圧に保つことを特徴とするコンフィギュレーション方法。
  4. 請求項１に記載のコンフィギュレーション方法において、
    前記電位保持部は、前記配線セグメントの電位をプルアップするプルアップ抵抗であることを特徴とするコンフィギュレーション方法。
  5. 請求項４に記載のコンフィギュレーション方法において、
    前記プルアップ抵抗は、該プルアップ抵抗に接続された前記配線セグメントが他のゲートによって駆動されないとき、前記配線セグメントを論理値１に対応する電圧に保つことを特徴とするコンフィギュレーション方法。
  6. 請求項１乃至５のいずれか１項に記載のコンフィギュレーション方法において、
    第ｊ（ｊは１から前記Ｌまでの自然数）の前記レーンは、Ｎｊ（Ｎは自然数）個の前記３端子可変抵抗スイッチ素子を含み、第i（ｉは１からＮｊまでの自然数）の前記３端子可変抵抗スイッチ素子の前記ドレイン電極は、第（ｉ＋１）の前記配線セグメントのドレイン端に接続され、前記第iの前記３端子可変抵抗スイッチ素子の前記ソース電極は、第iの前記配線セグメントのソース端に接続され、前記第ｊのレーンの前記第１の端は、第１の前記配線セグメントのドレイン端であり、前記第ｊのレーンの前記第２の端は、第（Ｎｊ＋１）の前記配線セグメントのソース端であることを特徴とするコンフィギュレーション方法。
  7. 請求項１乃至６のいずれか１項に記載のコンフィギュレーション方法において、
    前記第ｊ（ｊは１から前記Ｌまでの自然数）の前記レーンにおける第ｉ（ｉは１から（Ｎｊ）までの自然数）の前記３端子可変抵抗スイッチ素子は第Ｘ＿ｉ＿ｊの前記列グループに属し、前記Ｘ＿ｉ＿ｊは、Ｘ＿ｉ＿ｊ＜Ｘ＿（ｉ＋１）＿ｊを満たす整数であることを特徴とするコンフィギュレーション方法。
  8. 請求項１乃至７のいずれか１項に記載のコンフィギュレーション方法において、
    前記第３の段階は、前記書き込み電圧を所定の時間、保つことによって、前記３端子可変抵抗スイッチ素子を弱い遮断状態にすることを特徴とするコンフィギュレーション方法。
  9. 請求項１乃至８のいずれか１項に記載のコンフィギュレーション方法において、
    前記第４の段階は、前記所望の３端子可変抵抗スイッチ素子が接続されたゲート線とそれから前記レーンの前記第２の端に至る間にあるすべての前記ゲート線を所定の時間、前記書き込み電圧に保ち、同時にそれ以外の前記ゲート線とすべての前記レーンの第１の端を所定の時間、電圧０に保つことにより、前記３端子可変抵抗スイッチ素子を強い遮断状態にすることを特徴とするコンフィギュレーション方法。
  10. 請求項１乃至９のいずれか１項に記載のコンフィギュレーション方法において、
    前記３端子可変抵抗スイッチ素子の前記ゲート電極は、前記ソース電極および前記ドレイン電極と常に遮断されていることを特徴とするコンフィギュレーション方法。
  11. 請求項１乃至１０のいずれか１項に記載のコンフィギュレーション方法において、
    遮断状態である前記３端子可変抵抗スイッチ素子は、前記ソース電極を前記ドレイン電極に対して前記書き込み電圧の状態に所定の時間、保つと、前記ソース電極と前記ドレイン電極との間が所定の閾値よりも大きな抵抗値を持つ弱い導通状態になることを特徴とするコンフィギュレーション方法。
  12. 請求項１１に記載のコンフィギュレーション方法において、
    前記弱い導通状態である３端子可変抵抗スイッチ素子は、前記ソース電極または前記ドレイン電極に対して前記ゲート電極を前記書き込み電圧の状態に所定の時間、保つと、前記ソース電極と前記ドレイン電極との間が所定の閾値よりも小さな抵抗値を持つ強い導通状態になることを特徴とするコンフィギュレーション方法。
  13. 請求項１１または請求項１２に記載のコンフィギュレーション方法において、
    前記導通状態である３端子可変抵抗スイッチ素子は、前記ゲート電極に対して前記ソース電極または前記ドレイン電極を前記書き込み電圧の状態に所定の時間、保つと、前記ソース電極と前記ドレイン電極との間が前記弱い導通状態の抵抗値よりも大きな抵抗値を持つ弱い遮断状態になることを特徴とするコンフィギュレーション方法。
  14. 請求項１３に記載のコンフィギュレーション方法において、
    前記弱い遮断状態である３端子可変抵抗スイッチ素子は、前記ドレイン電極を前記ソース電極に対して前記書き込み電圧の状態に所定の時間、保つと、前記ソース電極と前記ドレイン電極との間が前記弱い遮断状態の抵抗値よりも大きな抵抗値を持つ強い遮断状態になることを特徴とするコンフィギュレーション方法。
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