JP3633605B2 - 半導体装置及びにそれに用いるスピード選別方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びそれに用いるスピード選別方法に関し、特にＬＳＩ（大規模集積回路）のスピード選別の方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩのクロック周波数は加速度をつけて増してきており、１ＧＨｚを越えようとしている。一方、ＬＳＩを測定するＬＳＩテスタはＬＳＩの通常でのクロック周波数で測定することはもはやできなくなっている。これは性能的に測定できないという理由のほかに、ＬＳＩテストにかかる費用を削減するという必要もあって、安価で低性能なＬＳＩテスタを使用するケースも多い。
【０００３】
一般に、ＬＳＩテスタでの測定は低周波数での動作確認による不良選別であり、ＡＣ的なスピード選別はされない。ここで、スピードとはＬＳＩの動作可能周波数のことである。また、動作可能周波数をテストし、ＬＳＩの選別を行うことを、以下ではスピード選別と呼ぶことにする。ＬＳＩはその製造工程でのわずかな製造誤差によってゲート素子等のスピードが大きく変わることがある。したがって、上記のようなハイスペックな性能を目指すＬＳＩではスピード選別が必要になってきている。
【０００４】
スピード選別は別途行われ、その第一の方法はＬＳＩを実際に使用する状況と同じ環境で試験する方法である。プリント基板やコンピュータ装置に実装して測定をすることになる。
【０００５】
第２の方法では実際にＬＳＩのスピードそのものを測定しないが、相関のある回路の性能からＬＳＩ全体の性能を推測する方法である。この方法はＬＳＩテスタレベルで測定することも可能である。
【０００６】
一般には、図４に示すように、奇数段のＮＡＮＤ（ナンド）回路３１〜３ｎ［ｎ＝２ｍ＋１］をリング上に接続したリングオシレータ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ）の周波数測定がその推測に利用される。このリングオシレータの発振周波数を測定することで、１段あたりのゲート素子のスピードを測定することができる。この値からＬＳＩの動作周波数を推測する。
【０００７】
【発明が解決しようとする課題】
上述した従来のＬＳＩのスピード選別方法では、第１の方法の場合、まず実装するためにＬＳＩをパッケージに組立てるコストが発生するので、スピード選別で不良となったＬＳＩの組立て費用は無駄になる。
【０００８】
また、装置やプリント基板での評価環境を整えるのにもコストが発生するとともに、その測定装置の使用費や人件費も発生し、これらは最終的にＬＳＩや装置の価格に反映されるので価格が高くなる。
【０００９】
一方、第２の方法の場合の問題はリングオシレータの周波数とＬＳＩ性能との相関が完全にはとれないことである。ＬＳＩ性能はクリティカルパスと呼ばれる特定の回路間の遅延によってほぼ決まる。クリティカルパスを構成するゲート素子（インバータやＮＡＮＤ回路等）が位置的にＬＳＩの中でばらけている場合にはゲート素子間を長い配線で接続することになる。
【００１０】
これに対し、リングオシレータはサイズの制約等もあり、配線がほぼ無い状態で構成されることが多い。０．１８ｕｍ／０．１５ｕｍルールと通称される微細加工製造プロセスでは配線の遅延がゲート素子遅延とくらべて無視できない値になってきている。
【００１１】
したがって、リングオシレータの周波数測定から算出されるゲート素子遅延とクリティカルパスの遅延との相関は精度が高いとは言えない。また、精度を高くするようにリングオシレータを設計することも難しい。
【００１２】
そこで、本発明の目的は上記の問題点を解消し、ＬＳＩテスタレベルで、ＬＳＩの性能を調べることができる半導体装置及びそれに用いるスピード選別方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明による半導体装置は、伝送路を介して互いに接続される第１及び第２の半導体集積回路からなる半導体装置であって、前記伝送路からの出力を保持する入力バッファと、前記入力バッファの出力を前記伝送路へ負帰還させる信号線と、前記信号線の信号と前記伝送路への入力信号とのうちの一方を選択して前記伝送路に出力するセレクタとを前記第１及び第２の半導体集積回路のうちの一方に備え、
前記伝送路からの出力を保持する入力バッファと、前記入力バッファの出力と前記伝送路への入力信号とのうちの一方を選択して前記伝送路に出力するセレクタとを前記第１及び第２の半導体集積回路のうちの他方に備え、
前記伝送路の入力側及び出力側に各々配置されかつ動作可能周波数テスト時に入力信号をスルーするように各々に印加される共通のクロック信号が設定されてなる第１及び第２のフリップフロップからなり、
前記第１及び第２の半導体集積回路のうちの一方の入力バッファの出力を前記伝送路を介して前記第１及び第２の半導体集積回路のうちの他方に負帰還させてリングオシレータを構成している。
【００１４】
すなわち、本発明の半導体集積回路は、クリティカルパスを利用してリングオシレータを構成することを特徴としている。クリティカルパス・リングオシレータの発振周波数を外部から測定することは、通常のリングオシレータの測定と同じく容易に可能であり、周波数の測定から当該回路のスピードを算出するのも容易に可能である。
【００１５】
しかも、当該回路はＬＳＩ全体の性能を決定するクリティカルパスであり、その性能を高精度で測定することが可能になる訳である。これによって、ＬＳＩテスタレベルで、ＬＳＩの性能を調べることが可能になる。第１のフリップフロップと第２のフリップフロップとの距離が離れている場合には信号ＦＢに中継バッファを必要最小限挿入することになるが、クリティカルパスに対して本回路の挿入で与える性能遅延をきわめて小さく、無視できる範囲にする必要がある。
【００１６】
測定に高性能／高価なＬＳＩテスタは必要なく、周波数カウンタさえあればよい。また、ＬＳＩテスタレベルで、ウェハテストでも測定可能なので、スピード不良品をパッケージ組立てすることもなくなり、装置上での選別についても必要なくなるので、さらなるコストダウンを図ることが可能となる。よって、ＬＳＩテスタレベルで、ＬＳＩのスピード選別が可能となる手段が提供可能となる。
【００１７】
【発明の実施の形態】
次に、本発明の一実施例について図面を参照して説明する。図１は本発明の一実施例による半導体集積回路の構成を示す回路図である。図１において、本発明の一実施例による半導体集積回路はＬＳＩ内のクリティカルパスを構成するロジック回路（ｌｏｇｉｃ）３と、それをはさんだ前後のフリップフロップ回路（以下、Ｆ／Ｆとする）２，４と、Ｆ／Ｆ４の出力からＦ／Ｆ２の入力に負帰還する信号配線ＦＢと、セレクタ（ＳＥＬ）１とから構成されている。Ｆ／Ｆ２，４は２層のスキャンクロックＳＣ１，ＳＣ２を持つタイプのフリップフロップで構成され、各々共通のクロックＣＬＫが印加されている。
【００１８】
この図１を参照して本発明の一実施例による半導体集積回路の動作について説明する。ここで、図１の点線部以外のところは通常のロジック回路であり、ＬＳＩの性能を決定づけるクリティカルパスと呼ばれる信号経路を表している。点線部が本発明の一実施例で追加された回路であり、クリティカルパスの中に挿入する形で回路を構成している。
【００１９】
本発明の一実施例がターゲットとするのはスピード選別である。当該テスト時の動作を以下説明する。まず、信号ＥＮに適切レベルを与え、セレクタ１の入力が信号ＦＢを選択するようにする。
【００２０】
Ｆ／Ｆ２，４の２相スキャンクロックＳＣ１，ＳＣ２をＦ／Ｆ２，４がスルーになるように設定する。２相スキャンクロックＳＣ１，ＳＣ２で動作するＦ／Ｆ２，４は、例えばＬＳＳＤ（ｌｅｖｅｌ ｓｅｎｓｉｔｉｖｅ ｓｃａｎ ｄｅｓｉｇｎ）等が知られている。
【００２１】
このように、Ｆ／Ｆ２，４がスルーになるように設定することで、上記の回路ではＦ／Ｆ２からＦ／Ｆ４まで信号がスルーで通るようになる。さらに，信号ＦＢを介してＦ／Ｆ４の出力をＦ／Ｆ２に負帰還することで、クリティカルパスでリングオシレータ構成を組むことが可能となる（以下、クリティカルパス・リングオシレータと呼ぶことにする）。
【００２２】
この場合、リング内の論理は反転論理（図１ではＦ／Ｆ４の出力部に○印をつけることで示している）である必要がある。このクリティカルパス・リングオシレータは自励発振する。
【００２３】
スピード選別以外のテストや通常動作の時は信号ＥＮに適切レベルを与え、セレクタ１が入力側を選択するように切替えることで、Ｆ／Ｆ４の出力がＦ／Ｆ２に負帰還する負帰還パスをカットする。
【００２４】
クリティカルパス・リングオシレータの発振周波数を外部から測定することは、通常のリングオシレータの測定と同じく容易に可能であるので、周波数の測定から当該回路のスピードを算出するのも容易に可能である。しかも、当該回路はＬＳＩ全体の性能を決定するクリティカルパスであり、その性能を高精度で測定することが可能になる訳である。
【００２５】
これによって、ＬＳＩテスタレベルで、ＬＳＩの性能を調べることが可能になる。Ｆ／Ｆ２とＦ／Ｆ４との距離が離れている場合には、信号ＦＢに中継バッファを必要最小限挿入することになるが、クリティカルパスに対して本回路の挿入で与える性能遅延をきわめて小さく、無視することができる範囲にする必要がある。
【００２６】
したがって、測定に高性能／高価なＬＳＩテスタは必要なく、周波数カウンタさえあればよい。また、ＬＳＩテスタレベルで、ウェハテストでも測定可能なので、スピード不良品をパッケージ組立てすることもなくなり、装置上での選別についても必要なくなるので、さらなるコストダウンを図ることができる。
【００２７】
図２は本発明の他の実施例による半導体集積回路の構成を示す回路図である。図２において、本発明の他の実施例による半導体集積回路は図１に示す本発明の一実施例による半導体集積回路の構成とほぼ同じであるが、Ｆ／Ｆ５をたたくクロックＣＬＫ１とＦ／Ｆ６をたたくクロックＣＬＫ２とが異なる多層クロックであることが異なる。異相クロック間でも、本発明の一実施例による半導体集積回路と同様の回路で、周波数の測定が可能である。
【００２８】
図３は本発明の別の実施例による半導体装置の構成を示す回路図である。図３において、本発明の別の実施例による半導体装置は本発明の他の実施例をＬＳＩ間に拡張したものである。
【００２９】
すなわち、セレクタ１１とＦ／Ｆ１２，１５と出力バッファ１３と入力バッファ１４とからなるＬＳＩ１と、セレクタ２３とＦ／Ｆ２２，２４と出力バッファ２５と入力バッファ２１とからなるＬＳＩ２とをＬＳＩ間伝送路１０１，１０２で接続した構成に本発明の他の実施例を適用したものである。
【００３０】
この場合、測定対象はクリティカルパスではなく、ＬＳＩ間線路（ＬＳＩ間伝送路１０１，１０２）となる。復路にも入／出力バッファを用意する必要があるので、図３に示すように、往路及び復路の回路構成を同じにすれば、片側の伝送遅延は往復分の１／２と簡単に算出することができる。
【００３１】
もちろん、ＬＳＩ間伝送の遅延測定の場合にはＬＳＩテスタレベルでは測定できず、プリント板実装時での測定となる点は上記と異なるが、上記と同様の回路構成で、ＬＳＩ１，２内だけでなく、ＬＳＩ間の遅延も測定可能であることを示している。
【００３２】
【発明の効果】
以上説明したように本発明によれば、信号経路を表すクリティカルパスを含む半導体集積回路において、そのクリティカルパスを利用してリングオシレータを構成することによって、ＬＳＩテスタレベルで、ＬＳＩの性能を調べることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体集積回路の構成を示す回路図である。
【図２】本発明の他の実施例による半導体集積回路の構成を示す回路図である。
【図３】本発明の他の実施例による半導体装置の構成を示す回路図である。
【図４】従来例によるリングオシレータの構成を示す回路図である。
【符号の説明】
１，１１，２３ セレクタ
２，４，１２，１５，
２２，２４ フリップフロップ
３ ロジック回路
１３，２５ 出力バッファ
１４，２１ 入力バッファ
１０１，１０２ ＬＳＩ間伝送路
【発明の属する技術分野】
本発明は半導体装置及びそれに用いるスピード選別方法に関し、特にＬＳＩ（大規模集積回路）のスピード選別の方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩのクロック周波数は加速度をつけて増してきており、１ＧＨｚを越えようとしている。一方、ＬＳＩを測定するＬＳＩテスタはＬＳＩの通常でのクロック周波数で測定することはもはやできなくなっている。これは性能的に測定できないという理由のほかに、ＬＳＩテストにかかる費用を削減するという必要もあって、安価で低性能なＬＳＩテスタを使用するケースも多い。
【０００３】
一般に、ＬＳＩテスタでの測定は低周波数での動作確認による不良選別であり、ＡＣ的なスピード選別はされない。ここで、スピードとはＬＳＩの動作可能周波数のことである。また、動作可能周波数をテストし、ＬＳＩの選別を行うことを、以下ではスピード選別と呼ぶことにする。ＬＳＩはその製造工程でのわずかな製造誤差によってゲート素子等のスピードが大きく変わることがある。したがって、上記のようなハイスペックな性能を目指すＬＳＩではスピード選別が必要になってきている。
【０００４】
スピード選別は別途行われ、その第一の方法はＬＳＩを実際に使用する状況と同じ環境で試験する方法である。プリント基板やコンピュータ装置に実装して測定をすることになる。
【０００５】
第２の方法では実際にＬＳＩのスピードそのものを測定しないが、相関のある回路の性能からＬＳＩ全体の性能を推測する方法である。この方法はＬＳＩテスタレベルで測定することも可能である。
【０００６】
一般には、図４に示すように、奇数段のＮＡＮＤ（ナンド）回路３１〜３ｎ［ｎ＝２ｍ＋１］をリング上に接続したリングオシレータ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ）の周波数測定がその推測に利用される。このリングオシレータの発振周波数を測定することで、１段あたりのゲート素子のスピードを測定することができる。この値からＬＳＩの動作周波数を推測する。
【０００７】
【発明が解決しようとする課題】
上述した従来のＬＳＩのスピード選別方法では、第１の方法の場合、まず実装するためにＬＳＩをパッケージに組立てるコストが発生するので、スピード選別で不良となったＬＳＩの組立て費用は無駄になる。
【０００８】
また、装置やプリント基板での評価環境を整えるのにもコストが発生するとともに、その測定装置の使用費や人件費も発生し、これらは最終的にＬＳＩや装置の価格に反映されるので価格が高くなる。
【０００９】
一方、第２の方法の場合の問題はリングオシレータの周波数とＬＳＩ性能との相関が完全にはとれないことである。ＬＳＩ性能はクリティカルパスと呼ばれる特定の回路間の遅延によってほぼ決まる。クリティカルパスを構成するゲート素子（インバータやＮＡＮＤ回路等）が位置的にＬＳＩの中でばらけている場合にはゲート素子間を長い配線で接続することになる。
【００１０】
これに対し、リングオシレータはサイズの制約等もあり、配線がほぼ無い状態で構成されることが多い。０．１８ｕｍ／０．１５ｕｍルールと通称される微細加工製造プロセスでは配線の遅延がゲート素子遅延とくらべて無視できない値になってきている。
【００１１】
したがって、リングオシレータの周波数測定から算出されるゲート素子遅延とクリティカルパスの遅延との相関は精度が高いとは言えない。また、精度を高くするようにリングオシレータを設計することも難しい。
【００１２】
そこで、本発明の目的は上記の問題点を解消し、ＬＳＩテスタレベルで、ＬＳＩの性能を調べることができる半導体装置及びそれに用いるスピード選別方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明による半導体装置は、伝送路を介して互いに接続される第１及び第２の半導体集積回路からなる半導体装置であって、前記伝送路からの出力を保持する入力バッファと、前記入力バッファの出力を前記伝送路へ負帰還させる信号線と、前記信号線の信号と前記伝送路への入力信号とのうちの一方を選択して前記伝送路に出力するセレクタとを前記第１及び第２の半導体集積回路のうちの一方に備え、
前記伝送路からの出力を保持する入力バッファと、前記入力バッファの出力と前記伝送路への入力信号とのうちの一方を選択して前記伝送路に出力するセレクタとを前記第１及び第２の半導体集積回路のうちの他方に備え、
前記伝送路の入力側及び出力側に各々配置されかつ動作可能周波数テスト時に入力信号をスルーするように各々に印加される共通のクロック信号が設定されてなる第１及び第２のフリップフロップからなり、
前記第１及び第２の半導体集積回路のうちの一方の入力バッファの出力を前記伝送路を介して前記第１及び第２の半導体集積回路のうちの他方に負帰還させてリングオシレータを構成している。
【００１４】
すなわち、本発明の半導体集積回路は、クリティカルパスを利用してリングオシレータを構成することを特徴としている。クリティカルパス・リングオシレータの発振周波数を外部から測定することは、通常のリングオシレータの測定と同じく容易に可能であり、周波数の測定から当該回路のスピードを算出するのも容易に可能である。
【００１５】
しかも、当該回路はＬＳＩ全体の性能を決定するクリティカルパスであり、その性能を高精度で測定することが可能になる訳である。これによって、ＬＳＩテスタレベルで、ＬＳＩの性能を調べることが可能になる。第１のフリップフロップと第２のフリップフロップとの距離が離れている場合には信号ＦＢに中継バッファを必要最小限挿入することになるが、クリティカルパスに対して本回路の挿入で与える性能遅延をきわめて小さく、無視できる範囲にする必要がある。
【００１６】
測定に高性能／高価なＬＳＩテスタは必要なく、周波数カウンタさえあればよい。また、ＬＳＩテスタレベルで、ウェハテストでも測定可能なので、スピード不良品をパッケージ組立てすることもなくなり、装置上での選別についても必要なくなるので、さらなるコストダウンを図ることが可能となる。よって、ＬＳＩテスタレベルで、ＬＳＩのスピード選別が可能となる手段が提供可能となる。
【００１７】
【発明の実施の形態】
次に、本発明の一実施例について図面を参照して説明する。図１は本発明の一実施例による半導体集積回路の構成を示す回路図である。図１において、本発明の一実施例による半導体集積回路はＬＳＩ内のクリティカルパスを構成するロジック回路（ｌｏｇｉｃ）３と、それをはさんだ前後のフリップフロップ回路（以下、Ｆ／Ｆとする）２，４と、Ｆ／Ｆ４の出力からＦ／Ｆ２の入力に負帰還する信号配線ＦＢと、セレクタ（ＳＥＬ）１とから構成されている。Ｆ／Ｆ２，４は２層のスキャンクロックＳＣ１，ＳＣ２を持つタイプのフリップフロップで構成され、各々共通のクロックＣＬＫが印加されている。
【００１８】
この図１を参照して本発明の一実施例による半導体集積回路の動作について説明する。ここで、図１の点線部以外のところは通常のロジック回路であり、ＬＳＩの性能を決定づけるクリティカルパスと呼ばれる信号経路を表している。点線部が本発明の一実施例で追加された回路であり、クリティカルパスの中に挿入する形で回路を構成している。
【００１９】
本発明の一実施例がターゲットとするのはスピード選別である。当該テスト時の動作を以下説明する。まず、信号ＥＮに適切レベルを与え、セレクタ１の入力が信号ＦＢを選択するようにする。
【００２０】
Ｆ／Ｆ２，４の２相スキャンクロックＳＣ１，ＳＣ２をＦ／Ｆ２，４がスルーになるように設定する。２相スキャンクロックＳＣ１，ＳＣ２で動作するＦ／Ｆ２，４は、例えばＬＳＳＤ（ｌｅｖｅｌ ｓｅｎｓｉｔｉｖｅ ｓｃａｎ ｄｅｓｉｇｎ）等が知られている。
【００２１】
このように、Ｆ／Ｆ２，４がスルーになるように設定することで、上記の回路ではＦ／Ｆ２からＦ／Ｆ４まで信号がスルーで通るようになる。さらに，信号ＦＢを介してＦ／Ｆ４の出力をＦ／Ｆ２に負帰還することで、クリティカルパスでリングオシレータ構成を組むことが可能となる（以下、クリティカルパス・リングオシレータと呼ぶことにする）。
【００２２】
この場合、リング内の論理は反転論理（図１ではＦ／Ｆ４の出力部に○印をつけることで示している）である必要がある。このクリティカルパス・リングオシレータは自励発振する。
【００２３】
スピード選別以外のテストや通常動作の時は信号ＥＮに適切レベルを与え、セレクタ１が入力側を選択するように切替えることで、Ｆ／Ｆ４の出力がＦ／Ｆ２に負帰還する負帰還パスをカットする。
【００２４】
クリティカルパス・リングオシレータの発振周波数を外部から測定することは、通常のリングオシレータの測定と同じく容易に可能であるので、周波数の測定から当該回路のスピードを算出するのも容易に可能である。しかも、当該回路はＬＳＩ全体の性能を決定するクリティカルパスであり、その性能を高精度で測定することが可能になる訳である。
【００２５】
これによって、ＬＳＩテスタレベルで、ＬＳＩの性能を調べることが可能になる。Ｆ／Ｆ２とＦ／Ｆ４との距離が離れている場合には、信号ＦＢに中継バッファを必要最小限挿入することになるが、クリティカルパスに対して本回路の挿入で与える性能遅延をきわめて小さく、無視することができる範囲にする必要がある。
【００２６】
したがって、測定に高性能／高価なＬＳＩテスタは必要なく、周波数カウンタさえあればよい。また、ＬＳＩテスタレベルで、ウェハテストでも測定可能なので、スピード不良品をパッケージ組立てすることもなくなり、装置上での選別についても必要なくなるので、さらなるコストダウンを図ることができる。
【００２７】
図２は本発明の他の実施例による半導体集積回路の構成を示す回路図である。図２において、本発明の他の実施例による半導体集積回路は図１に示す本発明の一実施例による半導体集積回路の構成とほぼ同じであるが、Ｆ／Ｆ５をたたくクロックＣＬＫ１とＦ／Ｆ６をたたくクロックＣＬＫ２とが異なる多層クロックであることが異なる。異相クロック間でも、本発明の一実施例による半導体集積回路と同様の回路で、周波数の測定が可能である。
【００２８】
図３は本発明の別の実施例による半導体装置の構成を示す回路図である。図３において、本発明の別の実施例による半導体装置は本発明の他の実施例をＬＳＩ間に拡張したものである。
【００２９】
すなわち、セレクタ１１とＦ／Ｆ１２，１５と出力バッファ１３と入力バッファ１４とからなるＬＳＩ１と、セレクタ２３とＦ／Ｆ２２，２４と出力バッファ２５と入力バッファ２１とからなるＬＳＩ２とをＬＳＩ間伝送路１０１，１０２で接続した構成に本発明の他の実施例を適用したものである。
【００３０】
この場合、測定対象はクリティカルパスではなく、ＬＳＩ間線路（ＬＳＩ間伝送路１０１，１０２）となる。復路にも入／出力バッファを用意する必要があるので、図３に示すように、往路及び復路の回路構成を同じにすれば、片側の伝送遅延は往復分の１／２と簡単に算出することができる。
【００３１】
もちろん、ＬＳＩ間伝送の遅延測定の場合にはＬＳＩテスタレベルでは測定できず、プリント板実装時での測定となる点は上記と異なるが、上記と同様の回路構成で、ＬＳＩ１，２内だけでなく、ＬＳＩ間の遅延も測定可能であることを示している。
【００３２】
【発明の効果】
以上説明したように本発明によれば、信号経路を表すクリティカルパスを含む半導体集積回路において、そのクリティカルパスを利用してリングオシレータを構成することによって、ＬＳＩテスタレベルで、ＬＳＩの性能を調べることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体集積回路の構成を示す回路図である。
【図２】本発明の他の実施例による半導体集積回路の構成を示す回路図である。
【図３】本発明の他の実施例による半導体装置の構成を示す回路図である。
【図４】従来例によるリングオシレータの構成を示す回路図である。
【符号の説明】
１，１１，２３ セレクタ
２，４，１２，１５，
２２，２４ フリップフロップ
３ ロジック回路
１３，２５ 出力バッファ
１４，２１ 入力バッファ
１０１，１０２ ＬＳＩ間伝送路
Claims (6)
- 伝送路を介して互いに接続される第１及び第２の半導体集積回路からなる半導体装置であって、前記伝送路からの出力を保持する入力バッファと、前記入力バッファの出力を前記伝送路へ負帰還させる信号線と、前記信号線の信号と前記伝送路への入力信号とのうちの一方を選択して前記伝送路に出力するセレクタとを前記第１及び第２の半導体集積回路のうちの一方に有し、
前記伝送路からの出力を保持する入力バッファと、前記入力バッファの出力と前記伝送路への入力信号とのうちの一方を選択して前記伝送路に出力するセレクタとを前記第１及び第２の半導体集積回路のうちの他方に有し、
前記伝送路の入力側及び出力側に各々配置されかつ動作可能周波数テスト時に入力信号をスルーするように各々に印加される共通のクロック信号が設定されてなる第１及び第２のフリップフロップからなり、
前記第１及び第２の半導体集積回路のうちの一方の入力バッファの出力を前記伝送路を介して前記第１及び第２の半導体集積回路のうちの他方に負帰還させてリングオシレータを構成することを特徴とする半導体装置。 - 伝送路を介して互いに接続される第１及び第２の半導体集積回路からなる半導体装置であって、前記伝送路からの出力を保持する入力バッファと、前記入力バッファの出力を前記伝送路へ負帰還させる信号線と、前記信号線の信号と前記伝送路への入力信号とのうちの一方を選択して前記伝送路に出力するセレクタとを前記第１及び第２の半導体集積回路のうちの一方に有し、
前記伝送路からの出力を保持する入力バッファと、前記入力バッファの出力と前記伝送路への入力信号とのうちの一方を選択して前記伝送路に出力するセレクタとを前記第１及び第２の半導体集積回路のうちの他方に有し、
前記伝送路の入力側及び出力側に各々配置されかつ動作可能周波数テスト時に入力信号がスルーするように各々に印加される独立のクロック信号が設定されてなる第１及び第２のフリップフロップからなり、
前記第１及び第２の半導体集積回路のうちの一方の入力バッファの出力を前記伝送路を介して前記第１及び第２の半導体集積回路のうちの他方に負帰還させてリングオシレータを構成することを特徴とする半導体装置。 - 前記信号線は、前記第２のフリップフロップの出力を前記第１のフリップフロップに負帰還するよう構成したことを特徴とする請求項１または請求項２記載の半導体装置。
- 伝送路を介して互いに接続される第１及び第２の半導体集積回路からなる半導体装置のスピード選別方法であって、
前記第１及び第２の半導体集積回路のうちの一方において、前記伝送路からの出力を保持する入力バッファの出力を信号線によって前記伝送路へ負帰還させ、前記信号線の信号と前記伝送路への入力信号とのうちの一方をセレクタで選択させて前記伝送路に出力し、
前記第１及び第２の半導体集積回路のうちの他方において、前記伝送路からの出力を保持する入力バッファの出力と前記伝送路への入力信号とのうちの一方をセレクタで選択させて前記伝送路に出力し、
前記第１及び第２の半導体集積回路のうちの一方の入力バッファの出力を前記伝送路を介して前記第１及び第２の半導体集積回路のうちの他方に負帰還させてリングオシレータを構成し、
前記半導体装置は、前記伝送路の入力側及び出力側に各々配置されかつ動作可能周波数テスト時に入力信号をスルーするように各々に印加される共通のクロック信号が設定されてなる第１及び第２のフリップフロップからなることを特徴とするスピード選別方法。 - 伝送路を介して互いに接続される第１及び第２の半導体集積回路からなる半導体装置のスピード選別方法であって、
前記第１及び第２の半導体集積回路のうちの一方において、前記伝送路からの出力を保持する入力バッファの出力を信号線によって前記伝送路へ負帰還させ、前記信号線の信号 と前記伝送路への入力信号とのうちの一方をセレクタで選択させて前記伝送路に出力し、
前記第１及び第２の半導体集積回路のうちの他方において、前記伝送路からの出力を保持する入力バッファの出力と前記伝送路への入力信号とのうちの一方をセレクタで選択させて前記伝送路に出力し、
前記第１及び第２の半導体集積回路のうちの一方の入力バッファの出力を前記伝送路を介して前記第１及び第２の半導体集積回路のうちの他方に負帰還させてリングオシレータを構成し、
前記半導体装置は、前記伝送路の入力側及び出力側に各々配置されかつ動作可能周波数テスト時に入力信号をスルーするように各々に印加される共通のクロック信号が設定されてなる第１及び第２のフリップフロップからなることを特徴とするスピード選別方法。 - 前記信号線は、前記第２のフリップフロップの出力を前記第１のフリップフロップに負帰還するようにしたことを特徴とする請求項４または請求項５記載のスピード選別方法。
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