JP2004147080A

JP2004147080A - 撮像素子及び撮像装置

Info

Publication number: JP2004147080A
Application number: JP2002309784A
Authority: JP
Inventors: Toshiaki Sato; 佐藤　俊明; Fumihiro Inui; 乾　文洋; Tetsuya Itano; 板野　哲也; Masanori Ogura; 小倉　正徳
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-10-24
Filing date: 2002-10-24
Publication date: 2004-05-20

Abstract

【課題】性能を劣化させることなく、またチップ面積の増加によってコストアップを生じさせることなく、ゲインの切り換えが可能とすることを課題とする。
【解決手段】被写体像を撮像する複数の画素と、前記複数の画素からの信号を増幅するゲイン切り換え可能な増幅手段とを同一半導体基板上に形成した撮像素子であって、前記増幅手段は、前記複数の画素からの信号を増幅する第１の増幅手段と、前記第１の増幅手段からの信号を増幅する、前記第１の増幅手段に直列に接続された第２の増幅手段とを有し、前記第１の増幅手段においては、第１の倍数毎にゲインが切り替わり、前記第２の増幅手段においては、前記第１の倍数と異なる第２の倍数毎にゲインが切り替わることを特徴とする撮像素子。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、被写体像を撮像する撮像素子及びそれを用いた撮像装置に関する。
【０００２】
【従来の技術】
近年、デジタルスチルカメラやデジタルビデオカメラ等の画像入力機器の高機能化、高性能化に伴い、それらに採用されている撮像素子には高精細化、高感度化といった要求が高まってきている。
【０００３】
図５はこれら撮像素子の内部構成を示す図である。図５において撮像部１０１は２次元的に配列された画素１０２により構成されている。本撮像素子の動作は、まず光が照射され各画素１０２に光信号が蓄積された後、垂直走査回路１０３の動作により２次元配列された第１行目Ｖ１が選択される。続いて選択されたＶ１行の各画素１０２に蓄積されていた光信号は、垂直出力線Ｈ１〜Ｈ５を介して各々の垂直出力線に接続されたラインメモリ１０４に転送される。その後、水平走査回路１０５の動作により読出しスイッチ１０６を順次駆動することによって、ラインメモリ１０４に蓄えられた信号を共通出力線１０７へ読み出し、増幅回路１１０にて増幅されて出力端子Ｏｕｔより出力される。次に、再び垂直走査回路１０３の動作によって第２行目Ｖ２が選択され、以下これらの動作を繰り返す。
【０００４】
図６、７を用いて上記撮像素子における読出し動作について詳細に説明する。図６は選択されたある画素１０２から信号を読み出す回路を示しており、図５のラインメモリ１０４、読み出しスイッチ１０６、共通出力線１０７、増幅回路１１０に対応し、より詳細に表したものである。図７はそのタイミングを表す図である。
【０００５】
図６においてＱ１、Ｑ２は画素１０２からの出力をラインメモリＣｔｓ、Ｃｔｎに転送するスイッチ、Ｑ３，Ｑ４はラインメモリＣｔｓ、Ｃｔｎより共通読み出し線１０７へ読み出すためのスイッチ、Ｃｈｓ、Ｃｈｎは読み出し容量であり、一般的には共通出力線１０７に付属する配線容量などの寄生容量で形成される。Ｑ５、Ｑ６は読み出し容量Ｃｈｓ、Ｃｈｎのリセットスイッチであり、１０９はＣｈｓ、Ｃｈｎに読み出された信号をインピーダンス変換するバッファアンプ、１１０は演算増幅器１０８と抵抗素子Ｒ１、Ｒ２で構成される引算器である。
【０００６】
図示しないが画素に画像情報である光信号を蓄積するには、はじめに残像による画質の劣化を防ぐため以前の画像情報をリセットせねばならない。この時画素１０２にはリセットノイズＶｎが発生する。このリセットノイズもまたＳＮの低下を招き、画質を劣化させる原因となるため除去せねばならない。そのためまず、画素１０２をリセットした直後に転送パルスＰｔｎによりＱ２をオンし、リセットノイズＶｎをラインメモリＣｔｎに書き込む。次に露光制御信号Ｐｔｖによりシャッターなどの露光制御手段を駆動し、画素１０２に光を照射して光信号を蓄積する。蓄積が終了すると転送パルスＰｔｓによりＱ１をオンして画素１０２の出力ＶｓをラインメモリＣｔｓに書き込む。この時の画素出力Ｖｓには露光によって発生した光信号のほかに、前述したリセットノイズＶｎが含まれている。ラインメモリＣｔｓ、Ｃｔｎに蓄えられた信号はその後、水平走査回路の出力パルスＰｈにより転送スイッチＱ３、Ｑ４が同時にオンすることによって各々、共通出力線１０７の読み出し容量Ｃｈｓ、Ｃｈｎに読み出される。この時ラインメモリＣｔｓ、Ｃｔｎ上の信号電荷は読み出し容量Ｃｈｓ、Ｃｈｎとで容量分割されるのでＣｈｓ、Ｃｈｎ上の電圧は各々以下のようになる。
【０００７】
Ｖｃｈｓ＝Ｖｓ×Ｃｔｓ／（Ｃｔｓ＋Ｃｈｓ）　　（１）
Ｖｃｈｎ＝Ｖｎ×Ｃｔｎ／（Ｃｔｎ＋Ｃｈｎ）　　（２）
こうして読み出された信号は各々バッファアンプ１０９を介して引算器１１０に入力され出力電圧Ｖｏｕｔを得る。
【０００８】
Ｖｏｕｔ＝（Ｖｃｈｎ−Ｖｃｈｓ）×Ｒ２／Ｒ１　　（３）
ここでＣｔｓ＝Ｃｔｎ＝Ｃｔ、Ｃｈｓ＝Ｃｈｎ＝Ｃｈとすると
Ｖｏｕｔ＝（Ｖｎ−Ｖｓ）×（Ｃｔ／（Ｃｔ＋Ｃｈ））×Ｒ２／Ｒ１　（４）
となりリセットノイズ成分を含む光出力ＶｓからリセットノイズＶｎが引かれて、ＳＮの良好な出力が得られる。つぎに共通出力線１０７はリセットパルスＰｃｈｒｅｓによりＱ５、Ｑ６がオンすることによってリセットされ、次の画素出力の読出しに備える。
【０００９】
ここで（３）式より明らかなように、引算器１１０では抵抗素子Ｒ１、Ｒ２によってゲインＲ２／Ｒ１が掛かっている。このように撮像素子にゲインを設定するブロックを有することは、例えばデジタルスチルカメラの場合、暗い被写体を高感度で撮影したい場合はゲインを高くすることで必要な画像が得られる。また露出が大きい場合に、画像の白つぶれを防ぐためにゲインを低く設定することが可能になるなどメリットが多い。このような用途で使用される場合の可変ゲインアンプは従来、図８のように構成されている。図８は図６で示したラインメモリ部から共通出力線への読み出しブロックは省略し、バッファアンプ１０９以降の引算器のみを示している。図６の引算器との違いは、複数の抵抗素子を直列に接続し、各々の接続部にスイッチＳＷの一方を接続し、他の一方を共通接続して演算増幅器１０８の非反転、反転両入力端子に各々接続している点である。この構成により、設定したいゲインの値に応じて複数あるスイッチＳＷのうち、いずれかを選択することで抵抗比Ｒ２／Ｒ１を設定することができ、露光量に対して適正な信号振幅を選択し、後段のＡＤコンバータなどの信号処理回路に信号を伝達することを可能にしている。
【００１０】
【発明が解決しようとする課題】
図９はデジタルスチルカメラにおけるゲイン設定の一例を示す図であるが、デジタルスチルカメラの場合はこれまで、横軸に示す露出量の２倍、４倍といった２の整数乗の設定に対して、出力がログリニアの関係になる様、縦軸に示す可変ゲインアンプのゲイン値を決定していた（図中黒丸で表示）。しかしながら、デジタルカメラの普及や高性能化により、より高画質な画像の実現が要求される昨今では、更に細かいレベルでのゲイン設定が要求されてきている。すなわち図９の白丸で示すような２^１／３倍というような設定も用意する必要が出てきている。なお、図９では簡単のため２^１／３倍毎の切替を例にしているが、ゲイン設定の可変幅はその要求によって任意であり、これに限らない。このようにゲイン設定の幅がより細かくなってくると上記図８で説明した従来の可変ゲインアンプの構成では、すべての組合せをひとつの演算増幅器で実現せねばならないため、抵抗素子およびスイッチＳＷの数が膨大になってしまう。例えば図９に示した２^１／３倍毎にゲイン切替を行なう例では２^−１〜２^３までの組合せは１３通りにおよび、このため演算増幅器の入力容量が大きくなって回路の応答性能が十分に得られなかったり、チップの占有面積が大きくなったりするなどの欠点があった。
【００１１】
そこで本発明の目的は、ゲインアンプの性能を劣化させることなく、またチップ面積の増加によってコストアップを生じることのない可変ゲインアンプを有する撮像素子を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、被写体像を撮像する複数の画素と、前記複数の画素からの信号を増幅するゲイン切り換え可能な増幅手段とを同一半導体基板上に形成した撮像素子であって、前記増幅手段は、前記複数の画素からの信号を増幅する第１の増幅手段と、前記第１の増幅手段からの信号を増幅する、前記第１の増幅手段に直列に接続された第２の増幅手段とを有し、前記第１の増幅手段においては、第１の倍数毎にゲインが切り替わり、前記第２の増幅手段においては、前記第１の倍数と異なる第２の倍数毎にゲインが切り替わることを特徴とする撮像素子を提供する。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１は、被写体像を撮像する複数の画素等と同一半導体基板上に形成されるゲイン切り換え可能な増幅回路である。この増幅回路は、図５の撮像素子の１１０の部分に配置される。
【００１４】
同図においても図８と同様にラインメモリ部から共通出力線への読み出しブロックは省略し、バッファアンプ１０９以降についてのみを示している。図８との違いは、第１の演算増幅器１０８と複数の抵抗素子Ｒ１、Ｒ２およびスイッチＳｗ１で構成される第１の増幅手段である引算器に加え、第２の演算増幅器１０８と複数の抵抗素子Ｒ３、Ｒ４およびスイッチＳｗ２で構成される第２の増幅手段である反転増幅器が、引算器に直列接続されている点である。
【００１５】
本実施の形態によれば、出力電圧Ｖｏｕｔは以下のように表される。
Ｖｏｕｔ＝（Ｖｃｈｎ−Ｖｃｈｓ）×（Ｒ２／Ｒ１）×（Ｒ４／Ｒ３）・・・（５）
すなわち、可変ゲインアンプ部におけるゲインは
Ｇａｉｎ＝（Ｒ２／Ｒ１）×（Ｒ４／Ｒ３）・・・（６）
である。ここで、Ｒ２／Ｒ１、Ｒ４／Ｒ３のスイッチＳｗ１およびスイッチＳｗ２で選択される値を
Ｒ２／Ｒ１＝２^−１、２^０、２^１、２^２、２^３、・・・（７）
Ｒ４／Ｒ３＝２^１／３、２^２／３、２^０、・・・（８）
となるようにしておけば、８個の抵抗素子とスイッチの組み合わせで２^−１〜２^３まで、２^１／３倍毎にゲインを設定することが可能となる。例えばトータルゲインを２^４／３に設定したい場合は、初段のゲインＲ２／Ｒ１を２^１、次段のゲインＲ４／Ｒ３を２^１／３になるように設定すれば
（Ｒ２／Ｒ１）×（Ｒ４／Ｒ３）＝２^１×２^１／３＝２^４／３・・・（９）
となって所望のゲインが実現できる。
【００１６】
以上説明したように初段のゲインを２の整数乗、次段のゲインを初段より切替幅の小さい２の１／３乗毎に切替られるようにし、これらを従属接続すれば前述した従来例よりも少ない抵抗素子とスイッチでゲイン設定が実現できる。なお、本実施の形態では説明を簡単にするために２^１／３倍毎にゲインを設定する例を用いたがこれには限らない。例えば更に細かい２^１／６倍毎にゲインを設定するとすれば、ゲイン切替手段を３段用意し、初段のゲインを２の整数乗、２段目のゲインを２の１／２乗、３段目のゲインを２の１／３乗毎に切替られるようにし、これらを直列接続すればよい。
【００１７】
（第２の実施形態）
図２は本発明の第２の実施の形態を示す図であり、被写体像を撮像する複数の画素等と同一半導体基板上に形成されるゲイン切り換え可能な増幅回路である。この増幅回路は、図５の撮像素子の１１０の部分に配置される。
【００１８】
本実施の形態における増幅回路は光信号電圧とリセットノイズの差電圧を電圧−電流変換する初段と、カレントミラー回路および電圧−電流変換された光信号とノイズとの差電流を再び電圧に変換する第２段より構成されている。
【００１９】
まず、共通出力線へ読み出されたリセットノイズＶｃｈｎと光信号電圧Ｖｃｈｓは各々、第１、第２の演算増幅器１０８の非反転入力端子に入力される。各演算増幅器の出力端子はＮＭＯＳトランジスタＱ７、Ｑ８のゲート電極へ接続され、ソース電極は各々演算増幅器１０８の反転入力端子および定電流源１１１へ接続され、かつ複数のスイッチＳｗ３を介して複数の抵抗素子Ｒ５へ共通接続されている。Ｑ７、Ｑ８のドレインは第１、第２のカレントミラー回路１１２，１１３の入力であるところのＰＭＯＳトランジスタＱ９、Ｑ１０のドレインへ接続されている。第１のカレントミラー回路１１２の出力であるところのＱ１１のドレインは第三のカレントミラー回路１１４の入力トランジスタＱ１３のドレインに接続され、該第三のカレントミラー回路１１４の出力トランジスタＱ１４のドレインは前記第２のカレントミラー回路１１３の出力であるところのトランジスタＱ１２のドレインおよび第３の演算増幅器１０８の反転入力端子へ接続されている。
【００２０】
以上のように、第１の増幅手段である、第１、第２の演算増幅器１０８、ＮＭＯＳトランジスタＱ７、複数のスイッチＳｗ３、複数の抵抗素子Ｒ５、第１のカレントミラー回路１１２、前記第２のカレントミラー回路１１３及び第３のカレントミラー回路１１４により電圧を電流に変換している。
【００２１】
該第３の演算増幅器１０８の反転入力端子と出力端子の間には複数のスイッチＳｗ４と抵抗素子Ｒ６が接続されている。このように、第２の増幅手段である、第３の演算増幅器１０８、複数のスイッチＳｗ４及び抵抗素子Ｒ６により、電流を電圧に変換している。
【００２２】
本実施の形態によるゲイン切り換え可能な増幅回路の動作を詳細に説明する。
【００２３】
第１、第２の演算増幅器１０８は非反転入力端子電圧をバッファするので、抵抗素子Ｒ５の両端にはＶｃｈｎ−Ｖｃｈｓなる電位差が生じ、これにより差電流Ｉが流れる。
【００２４】
Ｉ＝（Ｖｃｈｎ−Ｖｃｈｓ）／Ｒ５・・・（１０）
【００２５】
この差電流によって第１、第２のカレントミラー回路１１２，１１３の入力電流は各々Ｉ０＋Ｉ、Ｉ０−Ｉのように変化する。第１のカレントミラー回路１１２の出力電流Ｉ０＋Ｉは第３のカレントミラー回路１１４に入力されるので、第２、第３のカレントミラー回路１１３，１１４の出力トランジスタＱ１２とＱ１４のドレインが接続された節点からは各々の差電流２Ｉが生じ、これが抵抗素子Ｒ６を流れることにより、出力電圧Ｖｏｕｔを得る。すなわち、
Ｖｏｕｔ＝２Ｉ×Ｒ６
＝２（Ｖｃｈｎ−Ｖｃｈｓ）×（Ｒ６／Ｒ５）・・・（１１）
（１１）式より明らかなように、本実施例によるゲインアンプのゲインは
Ｇａｉｎ＝２×（Ｒ６／Ｒ５）・・・（１２）
で表されるので、
Ｒ５＝２^−２×Ｒ、２^−１×Ｒ、２^０×Ｒ、２^１×Ｒ、２^２×Ｒ・・・（１３）
Ｒ６＝２^１／３×Ｒ、２^２／３×Ｒ、２^０×Ｒ・・・　（１４）
となるようにすれば８組の抵抗素子とスイッチの切替で２^‐１から２^３まで２^１／３倍毎のゲイン切替が可能となる。例えばトータルゲインを２^４／３に設定したい場合は、Ｒ５＝２^０×Ｒ、Ｒ６＝２^１／３×Ｒを選択すれば
Ｇａｉｎ＝Ｒ６／Ｒ５＝２×（２^１／３／２^０）＝２^４／３・・・（１５）
となって所望のゲインが実現できる。
【００２６】
（第３の実施形態）
図３はゲイン切り換え可能な増幅回路１１７と被写体像を撮像する複数の画素とを同一半導体基板上に形成した撮像素子を示す図である。
【００２７】
ここで、増幅回路の構成は、第１の実施の形態の構成であっても、第２の実施の形態の構成であってもよい。
【００２８】
前述の通り２^−１から２^３まで２^１／３倍毎のゲイン切替には１３通りあるため、ゲイン切替を行うには外部より４ビットの制御信号を入力する必要がある。今後更にゲイン切替幅が細分化されると、制御端子数は一層増加しチップ面積の増加にもつながる。本実施の形態ではゲイン切替制御をシリアル通信で実施することを特徴としている。すなわち、シリアル通信回路１１５と該シリアル通信回路からシリ−パラ変換して所望のゲイン切替データに変換する変換手段であるデコーダ１１６を有し、該デコーダの出力によって、増幅回路１１７のゲインを切替える。図４はシリアル通信に必要なパルスを示すタイミング図である。同図によれば、通信イネーブルパルスＬＯＡＤがハイの期間中にデータ通信が行われ、データ（ＤＡＴＡ）はシリアル通信クロックＳＣＬＫに同期してラッチされる。本実施の形態によれば、ゲイン切替を行うための制御信号はＳＣＬＫ、ＬＯＡＤ、ＤＡＴＡの３本のみで済むため微細なゲイン切替に対しても、制御信号入力を増大せしめることのない撮像素子の供給が可能となる。
【００２９】
（第４の実施形態）
図１０に基づいて、上記で説明した実施形態１〜３で説明した撮像素子を用いた撮像装置について説明する。
【００３０】
図１０において、１はレンズのプロテクトとメインスイッチを兼ねるバリア、２は被写体の光学像を撮像素子４に結像させるレンズ、３はレンズ２を通った光量を可変するための絞り、４はレンズ２で結像された被写体を画像信号として取り込むための撮像素子、５は、撮像素子４から出力される画像信号を増幅するゲイン可変アンプ部及びゲイン値を補正するためのゲイン補正回路部等を含む撮像信号処理回路、６は固体撮像素子４より出力される画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、７はＡ／Ｄ変換器６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、８は固体撮像素子４、撮像信号処理回路５、Ａ／Ｄ変換器６、信号処理部７に、各種タイミング信号を出力するタイミング発生部、９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体に記録または読み出しを行うためのインターフェース部、１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１３は外部コンピュータ等と通信する為のインターフェース部である。
【００３１】
次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
【００３２】
バリア１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器６などの撮像系回路の電源がオンされる。
それから、露光量を制御する為に、全体制御・演算部９は絞り３を開放にし、固体撮像素子４から出力された信号はＡ／Ｄ変換器６で変換された後、信号処理部７に入力される。
【００３３】
そのデータを基に露出の演算を全体制御・演算部９で行う。
【００３４】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部９は絞りを制御する。
【００３５】
次に、固体撮像素子４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。
【００３６】
そして、合焦が確認された後に本露光が始まる。
【００３７】
露光が終了すると、固体撮像素子４から出力された画像信号はＡ／Ｄ変換器６でＡ／Ｄ変換され、信号処理部７を通り全体制御・演算部９によりメモリ部に書き込まれる。
【００３８】
その後、メモリ部１０に蓄積されたデータは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１２に記録される。
【００３９】
また、外部Ｉ／Ｆ部１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００４０】
【発明の効果】
以上説明したように、性能を劣化させることなく、またチップ面積の増加によってコストアップを生じさせることなく、ゲインの切り換えが可能となる。
【図面の簡単な説明】
【図１】ゲイン切り換え可能な増幅回路を表す図である。
【図２】ゲイン切り換え可能な増幅回路を表す図である。
【図３】撮像素子を表す図である。
【図４】図３の撮像素子におけるシリアル通信のタイミングを示す図である。
【図５】撮像素子を表す図である。
【図６】撮像素子の読出し回路を説明する図である。
【図７】撮像素子の読出しのタイミングを示す図である。
【図８】従来のゲイン切り換え可能な増幅回路を表す図である。
【図９】ゲイン切替の１例を説明する図である。
【図１０】撮像装置を表す図である。
【符号の説明】
１０１　撮像素子の撮像部
１０２　画素
１０３　垂直走査回路
１０４　ラインメモリ
１０５　水平走査回路
１０６　転送スイッチ
１０７　共通出力線
１０８　演算増幅器
１０９　バッファアンプ
１１０　増幅回路
１１１　定電流源
１１２　第１のカレントミラー回路
１１３　第２のカレントミラー回路
１１４　第３のカレントミラー回路
１１５　シリアル通信回路
１１６　デコーダ
１１７　増幅回路
Ｒ１〜Ｒ６　抵抗素子
Ｓｗ〜Ｓｗ４　スイッチ素子
Ｑ１〜Ｑ１４　トランジスタ
Ｃｔｓ、Ｃｔｎ　ラインメモリ
Ｃｈｓ、Ｃｈｎ　読み出し容量

Claims

被写体像を撮像する複数の画素と、前記複数の画素からの信号を増幅するゲイン切り換え可能な増幅手段とを同一半導体基板上に形成した撮像素子であって、
前記増幅手段は、前記複数の画素からの信号を増幅する第１の増幅手段と、前記第１の増幅手段からの信号を増幅する、前記第１の増幅手段に直列に接続された第２の増幅手段とを有し、前記第１の増幅手段においては、第１の倍数毎にゲインが切り替わり、前記第２の増幅手段においては、前記第１の倍数と異なる第２の倍数毎にゲインが切り替わることを特徴とする撮像素子。
請求項１に記載の撮像素子において、前記撮像素子外部から前記増幅手段のゲイン切り換えを行うための制御信号を入力する入力端子と、前記入力端子からの時系列的な信号を、並列的な信号に変換する変換手段とを有し、前記増幅手段は、前記変換手段からの信号によって制御されることを特徴とする撮像素子。
請求項１又は２に記載の撮像素子において、前記第１の増幅手段は、電圧を電流に変換して出力する電圧−電流変換回路であり、前記第２の増幅手段は、電流を電圧に変換して出力する電流−電圧変換回路であることを特徴とする撮像素子。
請求項１乃至３のいずれか１項に記載の撮像素子と、前記増幅手段からの信号をディジタル信号に変換するアナログ・ディジタル変換回路と、前記アナログ・ディジタル変換回路からの信号を処理する信号処理回路とを有することを特徴とする撮像装置。