JP4551588B2 - 撮像装置および撮像システム - Google Patents
撮像装置および撮像システム Download PDFInfo
- Publication number
- JP4551588B2 JP4551588B2 JP2001202352A JP2001202352A JP4551588B2 JP 4551588 B2 JP4551588 B2 JP 4551588B2 JP 2001202352 A JP2001202352 A JP 2001202352A JP 2001202352 A JP2001202352 A JP 2001202352A JP 4551588 B2 JP4551588 B2 JP 4551588B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- switch means
- pixels
- addition
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Studio Devices (AREA)
Description
【発明の属する技術分野】
本発明は撮像装置および撮像システムに係わり、特に2以上の画素からの出力を加算して出力可能な撮像装置および撮像システムに関する。
【0002】
【従来の技術】
撮像装置の中には、全画素を読み出す標準的な動作に加えて、解像度が低下しても速いフレームレート(スピード)で読み出す動作が可能な方式が要求されることがある。この場合、画素を間引いてスキャンする方法もあるが、この場合、読み飛ばした画素の情報を捨ててしまうので感度的に不利となる。そこで、画素からの出力を撮像領域内で加算して加算信号として読み出し、速いフレームレートで信号を読み出す方式が提案されている。
【0003】
図13は撮像装置の撮像領域における画素間の加算方式の一例を示す模式的構成図である。図13に示す撮像装置では、配列された画素(図中、■で一画素を示す)間に加算用スイッチを配し、各加算用スイッチを制御するためにデコータ(図中、□でデコーダを示す)を各加算用スイッチごとに設けている。さらに、各デコータを制御するために複数の制御線CLを撮像装置内に張り巡らし、撮像装置の加算モード時に各デコーダを制御して各加算用スイッチを個別にオンオフする。
【0004】
【発明が解決しようとする課題】
しかしながら、図13に示したような加算用スイッチを各画素間に設け、また加算用スイッチごとにデコーダ等のスイッチ制御手段や制御線を設けることは、撮像領域の占有面積の増大を招くことになる。
【0005】
【課題を解決するための手段】
本発明の撮像装置は、配列された複数の画素と、
前記複数の画素のうちの所定数の画素の信号を加算して読み出すために、前記所定数の画素を共通に接続するための第1のスイッチ手段と、
前記所定数の画素と前記第1のスイッチ手段とをそれぞれ含む複数の第1の画素群の信号を加算して読み出すために、前記複数の第1の画素群を共通に接続するための第2のスイッチ手段と、
前記第1のスイッチ手段のオン又はオフを制御するため、及び、前記第2のスイッチ手段のオン又はオフを制御するための制御手段と、
を有し、
第2の画素群が前記複数の第1の画素群と前記第2のスイッチ手段とを含むとしたとき、
前記制御手段は、前記複数の画素からの信号をそれぞれ読み出す場合には前記第1及び第2のスイッチ手段をオフに、前記第1の画素群内の信号を加算して読み出す場合には前記第1のスイッチ手段をオンに且つ前記第2のスイッチ手段をオフに、前記第2の画素群内の信号を加算して読み出す場合には前記第1及び第2のスイッチ手段をオンにするように制御することを特徴とする。
【0006】
本発明の撮像システムは、本発明の撮像装置と、該撮像装置からの信号を処理する信号処理回路とを有することを特徴とする。
【0007】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳細に説明する。
【0008】
(第1の実施形態)
図1は本発明の撮像装置の第1の実施形態を示す模式的構成図である。ここでは8×8の画素を示している。A11〜A88は各画素を示し、S1〜S8は加算スイッチ(SW)を制御する制御線を示し、CLは複数の加算モード制御線を示し、11〜18はデコータを示す。図2(a)〜(c)は一画素の構成を示す構成図である。図3(a)〜(d)はそれぞれ、4画素加算状態、16画素加算状態、64画素加算状態、256画素加算状態を示す概念図である。
【0009】
図3(a)に示すように、4画素加算の場合には、図1に示す制御線S1,S3,S5,S7をハイレベルとして、それぞれに接続される加算用スイッチをオンして、4画素単位で画素を共通に接続する。例えば、図3(a)に示す領域Aでは画素A11,A12,A21,A22が共通に接続され信号の加算が行われる。
【0010】
図3(b)に示すように、16画素加算の場合には、図1に示す制御線S1,S2,S3,S5,S6,S7をハイレベルとして、それぞれに接続される加算用スイッチをオンして、16画素単位で画素を共通に接続する。例えば、図3(b)に示す領域Bでは画素A11〜A14,A21〜A24,A32〜A34,A41〜A44が共通に接続され信号の加算が行われる。
【0011】
図3(c)に示すように、64画素加算の場合には、図1に示す制御線S1〜S7、S9〜S15(S9〜S15は不図示)をハイレベルとして、それぞれに接続される加算用スイッチをオンして、64画素単位で画素を共通に接続する。例えば、図3(c)に示す領域Cでは画素A11〜A88が共通に接続され信号の加算が行われる。
【0012】
図3(d)に示すように、256画素加算の場合には、図1に示す制御線S1〜S15、S17〜(S9〜S17は不図示)をハイレベルとして、それぞれに接続される加算用スイッチをオンして、256画素単位で画素を共通に接続する。
【0013】
なお、本実施形態において、図3(a)に示す領域Aを第1の画素群とすると(4個の画素と3個の加算用スイッチ)、第2の画素群は図3(b)に示す領域B、第3の画素群は図3(c)に示す領域Cである。また、図3(b)に示す領域Bを第1の画素群とすると(16個の画素と15個の加算用スイッチ)、第2の画素群は図3(c)に示す領域Cである。
【0014】
上記加算方式を図4(a)〜(d)を用いて説明すると、4画素加算の場合には図4(a)に示すように、画素(図中、■で一画素を示す)の4つを3つの加算用スイッチを用いて加算する。ここでの加算画素単位は加算領域Aとなる。次に16画素加算の場合には図4(b)に示すように、4画素が加算された加算領域Aの4つを3つの加算用スイッチを用いて加算する。ここでの加算画素単位は加算領域Bとなる。次に64画素加算の場合には図4(c)に示すように、16画素が加算された加算領域Bの4つを3つの加算用スイッチを用いて加算する。
ここでの加算画素単位は加算領域Cとなる。次に256画素加算の場合には図4(d)に示すように、64画素が加算された加算領域Cの4つを3つの加算用スイッチを用いて加算する。ここでの加算画素単位は加算領域Dとなる。図4(a)〜(d)から理解されるように、本実施形態ではそれぞれ画素又は加算領域の4つを3つの加算用スイッチをオンして接続する構成となっている。
【0015】
次に図2(a)〜(c)を用いて一画素の構成について説明する。図2(a)に示すように、フォトダイオードPDのカソード側は第1のアンプAmp1に接続され、第1のアンプAmp1の出力側にサンプルホールド回路を構成するスイッチ(このスイッチはサンプル/ホールド信号(S/H)により制御されるサンプリングスイッチである。)、容量Cが接続され、容量Cは第2のアンプAmp2に接続される。第2のアンプAmp2の出力は制御信号Gにより制御されるスイッチを介して垂直出力線SLに出力される。第1のアンプAmp1は例えば図2(b)に示すように、MOSトランジスタM1と電流源I1から構成されるソースフォロワ回路から構成される。第2のアンプAmp2とスイッチ(選択用スイッチ)は例えば図2(c)に示すように、MOSトランジスタM2とそのドレイン側に接続される(制御線GLに印加される制御信号Gにより制御される)MOSトランジスタM3から構成される。画素の加算は画素の容量Cどうしを加算用スイッチ(SW)で接続することで行われ、容量Cに蓄積された電荷を加算して、別の言い方をすると電位の平均値として出力することができる。
【0016】
以上、画素の加算読み出し動作について説明したが、加算用スイッチを全てオフすることで、全画素から出力を読み出す動作を行うことができる。
【0017】
(第2の実施形態)
上述した第1の実施形態では、画素を加算する加算用スイッチを制御するためのデコーダを画素からの信号を読み出すための走査回路とは別に設けた場合を示した。本実施形態では、画素からの信号を読み出すためのシフトレジスタ等の走査回路からの信号を用いて画素を加算する加算用スイッチを制御する例について説明する。
【0018】
図5は本発明の撮像装置の第2の実施形態を示す模式的構成図である。図5において、Sw1〜Sw8は加算スイッチを制御する信号であり、G1〜G8は一方向に配列された画素群からそれぞれ信号出力させる制御を行う信号である。信号G1〜G8の各信号は例えば図2(a)に示す制御線GLに印加される。図6は加算用スイッチと画素の選択用スイッチとを制御する信号を出力するための回路を示す図である。図7は論理演算回路及びその真理値表を示す図である。
【0019】
また図8は全画素読み出しモードの場合のタイミングチャート、図9は4画素加算モードの場合のタイミングチャート、図10は16画素加算モードの場合のタイミングチャート、図11は64画素加算モードの場合のタイミングチャートである。
【0020】
加算用スイッチと画素の選択用スイッチとを制御する信号を出力するための回路は、図6に示すように、信号Q1〜Q8を出力するシフトレジスタと論理演算回路で構成される。論理演算回路は図7(a)に示す論理ゲート1と図7(b)に示す論理ゲート(アンドゲート)からなり、論理ゲート1、2の入力側はそれぞれシフトレジスタの信号Q1〜Q8を出力する端子間に接続され、論理ゲート1の出力側からは制御信号G1〜G8が出力され、論理ゲート2の出力側からは制御信号Sw1〜Sw8が出力される。OEはシフトレジスタの出力をオンオフ制御する信号である。
【0021】
図8に示す全画素読み出しモードでは、SINがハイレベルのときクロックCLKを1パルスのみで動作させているので、シフトレジスタから出力される信号Q1〜Q8に合わせて制御信号G1〜G8は順次ハイレベルとなり、制御信号Sw1〜Sw8は全てロウレベルに保持され、加算スイッチは全てオフ状態となるので、画素行ごとに各画素から垂直出力線に信号が出力される。
【0022】
図9に示す4画素加算モードでは、SINがハイレベルのときクロックCLKを2パルス入力しているため、シフトレジスタ内部で2つのシフトパルスが生成される。シフトレジスタからは信号Q1とQ2、Q3とQ4、・・・と2パルス同時に出力され、このパルスに合わせて制御信号G2、G4、G6、G8はハイレベル、制御信号Sw1、Sw3、Sw5、Sw7はハイレベルとなり、制御信号Sw1、Sw3、Sw5、Sw7により制御される加算スイッチがオン状態となるので、図3(a)に示したような4画素加算処理が行われ、例えば図3(a)の領域A内の画素の加算(平均)値が出力される。
【0023】
図10に示す16画素加算モードでは、SINがハイレベルのときクロックCLKを4パルス入力しているため、シフトレジスタ内部で4つのシフトパルスが生成される。シフトレジスタからは信号Q1〜Q4、Q5〜Q8と4パルス同時に出力され、このパルスに合わせて制御信号G4、G8はハイレベル、制御信号Sw1〜Sw3、Sw5〜Sw7はハイレベルとなり、制御信号Sw1〜Sw3、Sw5〜Sw7により制御される加算スイッチがオン状態となるので、図3(b)に示したような16画素加算処理が行われ、例えば図3(b)の領域B内の画素の加算(平均)値が出力される。
【0024】
図11に示す64画素加算モードでは、SINがハイレベルのときクロックCLKを8パルス入力しているため、シフトレジスタ内部で8つのシフトパルスが生成される。シフトレジスタからは信号Q1〜Q8の8パルス同時に出力され、このパルスに合わせて制御信号G8はハイレベル、制御信号Sw1〜Sw7はハイレベルとなり、制御信号Sw1〜Sw7により制御される加算スイッチがオン状態となるので、図3(c)に示したような64画素加算処理が行われ、例えば図3(c)の領域C内の画素の加算(平均)値が出力される。
【0025】
以上説明した実施形態では、配列された4(a=4)個の画素と、3(a−1=3)個の第1のスイッチ手段とで第1の画素群を構成し、配列された4(b=4)個の第1の画素群と、3(b−1=3)個の第2のスイッチ手段とで第2の画素群を構成し、配列された4(c=4)個の第2の画素群と、3(b−1=3)個の第3のスイッチ手段とで第3の画素群を構成した場合を例にとり、4画素加算、16画素加算、64画素加算を行っているが、画素又は画素群の数は4つに限定されず、2、3又は5以上の画素又は画素群としてもよい。
【0026】
次に上記撮像装置を用いた撮像システムについて説明する。図12に基づいて、本発明の撮像装置をスチルカメラに適用した場合の一実施形態について詳述する。
【0027】
図12は本発明の撮像装置を“スチルビデオカメラ”に適用した場合を示すブロック図である。
【0028】
図12において、101はレンズのプロテクトとメインスイッチを兼ねるバリア、102は被写体の光学像を撮像素子(撮像装置)104に結像させるレンズ、103はレンズ102を通った光量を可変するための絞り、104はレンズ102で結像された被写体を画像信号として取り込むための撮像素子、106は撮像素子104より出力される画像信号のアナログ−ディジタル変換を行うA/D変換器、107はA/D変換器106より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、108は撮像素子104、撮像信号処理回路105、A/D変換器106、信号処理部107に、各種タイミング信号を出力するタイミング発生部、109は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、110は画像データを一時的に記憶するためのメモリ部、111は記録媒体に記録または読み出しを行うためのインターフェース部、112は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、113は外部コンピュータ等と通信するためのインターフェース部である。
【0029】
次に、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。
【0030】
バリア101がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、A/D変換器106などの撮像系回路の電源がオンされる。
【0031】
それから、露光量を制御するために、全体制御・演算部109は絞り103を開放にし、撮像素子104から出力された信号はA/D変換器106で変換された後、信号処理部107に入力される。そのデータを基に露出の演算を全体制御・演算部109で行う。
【0032】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部109は絞りを制御する。
【0033】
次に、撮像素子104から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部109で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【0034】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、撮像素子104から出力された画像信号はA/D変換器106でA−D変換され、信号処理部107を通り全体制御・演算109によりメモリ部に書き込まれる。その後、メモリ部110に蓄積されたデータは、全体制御・演算部109の制御により記録媒体制御I/F部を通り半導体メモリ等の着脱可能な記録媒体112に記録される。又外部I/F部113を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【0035】
【発明の効果】
以上説明したように、本発明によれば、撮像領域の占有面積を小さくすることができる。
【図面の簡単な説明】
【図1】本発明の撮像素子の第1の実施形態を示す模式的構成図である。
【図2】(a)〜(c)は一画素の構成を示す構成図である。
【図3】(a)〜(d)はそれぞれ、4画素加算状態、16画素加算状態、64画素加算状態、256画素加算状態を示す概念図である。
【図4】(a)〜(d)加算方式を説明するための説明図である。
【図5】本発明の撮像素子の第2の実施形態を示す模式的構成図である。
【図6】加算用スイッチと画素の選択用スイッチとを制御する信号を出力するための回路を示す図である。
【図7】論理演算回路及びその真理値表を示す図である。
【図8】全画素読み出しモードの場合のタイミングチャートである。
【図9】4画素加算モードの場合のタイミングチャートである。
【図10】16画素加算モードの場合のタイミングチャートである。
【図11】64画素加算モードの場合のタイミングチャートである。
【図12】本発明の撮像装置をスチルビデオカメラに適用した場合を示すブロック図である。
【図13】撮像素子の撮像領域における画素間の加算方式の一例を示す模式的構成図である。
【符号の説明】
A11〜A88 画素
S1〜S8 加算スイッチ(SW)の制御線
CL 複数の加算モード制御線
Claims (9)
- 配列された複数の画素と、
前記複数の画素のうちの所定数の画素の信号を加算して読み出すために、前記所定数の画素を共通に接続するための第1のスイッチ手段と、
前記所定数の画素と前記第1のスイッチ手段とをそれぞれ含む複数の第1の画素群の信号を加算して読み出すために、前記複数の第1の画素群を共通に接続するための第2のスイッチ手段と、
前記第1のスイッチ手段のオン又はオフを制御するため、及び、前記第2のスイッチ手段のオン又はオフを制御するための制御手段と、
を有し、
第2の画素群が前記複数の第1の画素群と前記第2のスイッチ手段とを含むとしたとき、
前記制御手段は、前記複数の画素からの信号をそれぞれ読み出す場合には前記第1及び第2のスイッチ手段をオフに、前記第1の画素群内の信号を加算して読み出す場合には前記第1のスイッチ手段をオンに且つ前記第2のスイッチ手段をオフに、前記第2の画素群内の信号を加算して読み出す場合には前記第1及び第2のスイッチ手段をオンにするように制御することを特徴とする撮像装置。 - 前記所定数より1つ少ない数の前記第1のスイッチ手段により、前記第1の画素群に含まれる画素を共通に接続することを特徴とする請求項1に記載の撮像装置。
- 前記第2の画素群に含まれる前記第1の画素群の数より1つ少ない数の前記第2のスイッチ手段により、前記第2の画素群に含まれる前記複数の第1の画素群を共通に接続することを特徴とする請求項1又は2に記載の撮像装置。
- 前記画素はフォトダイオードと該フォトダイオードからの信号を蓄積する容量とを備え、前記第1及び第2のスイッチ手段は前記容量どうしの接続を制御する手段である請求項1乃至3のいずれか1項に記載の撮像装置。
- 複数の前記第2の画素群の信号を加算して読み出すために前記複数の第2の画素群を共通に接続するための第3のスイッチ手段を更に有し、
第3の画素群が前記複数の第2の画素群と前記第3のスイッチ手段とを含むとしたとき、
前記制御手段は、前記第3の画素群内の信号を加算して読み出す場合には前記第1、第2及び第3のスイッチ手段をオンにするように、前記第3のスイッチ手段のオン又はオフを更に制御することを特徴とする請求項1乃至4のいずれか1項に記載の撮像装置。 - 前記第3の画素群に含まれる前記第2の画素群の数より1つ少ない数の前記第3のスイッチ手段により、前記第3の画素群に含まれる複数の前記第2の画素群を共通に接続することを特徴とする請求項5に記載の撮像装置。
- 前記第3のスイッチ手段は前記容量どうしの接続を制御する手段である請求項5又は6に記載の撮像装置。
- 前記第1、第2、及び第3のスイッチ手段のいずれかに接続される制御線を複数有する請求項5乃至7のいずれか1項に記載の撮像装置。
- 請求項1乃至8のいずれか1項に記載の撮像装置と、該撮像装置からの信号を処理する信号処理回路とを有することを特徴とする撮像システム。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001202352A JP4551588B2 (ja) | 2001-07-03 | 2001-07-03 | 撮像装置および撮像システム |
US10/174,990 US6914227B2 (en) | 2001-06-25 | 2002-06-20 | Image sensing apparatus capable of outputting image by converting resolution by adding and reading out a plurality of pixels, its control method, and image sensing system |
EP02254408.4A EP1271930B1 (en) | 2001-06-25 | 2002-06-24 | Image sensing apparatus capable of outputting image with converted resolution, its control method, and image sensing system |
EP16197737.6A EP3157247A1 (en) | 2001-06-25 | 2002-06-24 | Image sensing apparatus capable of outputting image by converting resolution by adding and reading out a plurality of pixels, its control method, and image sensing system |
CNB021247927A CN1239015C (zh) | 2001-06-25 | 2002-06-25 | 摄像装置及摄像*** |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001202352A JP4551588B2 (ja) | 2001-07-03 | 2001-07-03 | 撮像装置および撮像システム |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003018465A JP2003018465A (ja) | 2003-01-17 |
JP2003018465A5 JP2003018465A5 (ja) | 2008-08-14 |
JP4551588B2 true JP4551588B2 (ja) | 2010-09-29 |
Family
ID=19039170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001202352A Expired - Fee Related JP4551588B2 (ja) | 2001-06-25 | 2001-07-03 | 撮像装置および撮像システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4551588B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7705900B2 (en) * | 2005-06-01 | 2010-04-27 | Eastman Kodak Company | CMOS image sensor pixel with selectable binning and conversion gain |
FR2943178B1 (fr) * | 2009-03-13 | 2011-08-26 | New Imaging Technologies Sas | Capteur matriciel a faible consommation |
JP6091218B2 (ja) | 2013-01-08 | 2017-03-08 | キヤノン株式会社 | 撮像装置、撮像システム、および撮像装置の駆動方法。 |
JP6112960B2 (ja) | 2013-05-08 | 2017-04-12 | キヤノン株式会社 | 光電変換装置 |
JP6311272B2 (ja) * | 2013-10-31 | 2018-04-18 | リコーイメージング株式会社 | 撮像装置および撮像方法 |
US10136079B2 (en) | 2013-10-31 | 2018-11-20 | Ricoh Imaging Company, Ltd. | Method and apparatus for imaging an object |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000078475A (ja) * | 1998-09-02 | 2000-03-14 | Canon Inc | 撮像装置およびそれを用いた撮像システム |
JP2000504516A (ja) * | 1996-01-22 | 2000-04-11 | カリフォルニア インスティチュート オブ テクノロジー | 多重解像度読出しを備えた能動ピクセルセンサアレイ |
JP2005176081A (ja) * | 2003-12-12 | 2005-06-30 | Konica Minolta Holdings Inc | 固体撮像装置 |
-
2001
- 2001-07-03 JP JP2001202352A patent/JP4551588B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000504516A (ja) * | 1996-01-22 | 2000-04-11 | カリフォルニア インスティチュート オブ テクノロジー | 多重解像度読出しを備えた能動ピクセルセンサアレイ |
JP2000078475A (ja) * | 1998-09-02 | 2000-03-14 | Canon Inc | 撮像装置およびそれを用いた撮像システム |
JP2005176081A (ja) * | 2003-12-12 | 2005-06-30 | Konica Minolta Holdings Inc | 固体撮像装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2003018465A (ja) | 2003-01-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9955089B2 (en) | Solid-state image pickup apparatus, its driving method, and camera system | |
JP4423112B2 (ja) | 固体撮像装置および撮像システム | |
US6914227B2 (en) | Image sensing apparatus capable of outputting image by converting resolution by adding and reading out a plurality of pixels, its control method, and image sensing system | |
TWI382756B (zh) | A solid-state imaging device, a driving method of a solid-state imaging device, and an imaging device | |
JP2006197393A (ja) | 固体撮像装置、カメラ、及び固体撮像装置の駆動方法 | |
US20120044396A1 (en) | Dual pinned diode pixel with shutter | |
JPH1084507A (ja) | 能動画素イメージセンサ及びその製造方法 | |
US7116367B2 (en) | Solid-state image pickup apparatus having a reset transistor controlled by an output line | |
JP2002314062A (ja) | 固体撮像装置および撮像システム | |
JP2019193184A (ja) | 撮像装置及び撮像装置の駆動方法 | |
WO2004045204A1 (ja) | 固体撮像装置 | |
JP2004297546A (ja) | 撮像装置 | |
JP4423111B2 (ja) | 撮像素子および撮像システム | |
JP4298685B2 (ja) | シフトレジスタ、及び同シフトレジスタを用いた固体撮像装置、カメラ | |
JP4551588B2 (ja) | 撮像装置および撮像システム | |
JP6245856B2 (ja) | 光電変換装置、光電変換システム | |
JP3908411B2 (ja) | 固体撮像装置 | |
JPH05145857A (ja) | 広ダイナミツクレンジカメラ | |
JP4336508B2 (ja) | 撮像装置 | |
JP5080127B2 (ja) | 固体撮像装置、並びにそれを用いたビデオカメラ及びデジタルスチルカメラ | |
JP2018007066A (ja) | 撮像装置 | |
JP4499387B2 (ja) | 固体撮像装置 | |
JP5635595B2 (ja) | 画像データ収集装置の動作方法及びシステム | |
JP2002199289A (ja) | 光電変換装置およびそれを有する固体撮像システム | |
JPH11298797A (ja) | 画像検出装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080702 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080702 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090407 |
|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20090427 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100706 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100712 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |