JP2004146648A - Semiconductor device and its manufacturing method - Google Patents

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JP2004146648A JP2002310813A JP2002310813A JP2004146648A JP 2004146648 A JP2004146648 A JP 2004146648A JP 2002310813 A JP2002310813 A JP 2002310813A JP 2002310813 A JP2002310813 A JP 2002310813A JP 2004146648 A JP2004146648 A JP 2004146648A
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insulating film
layer
electroless plating
forming
wiring groove
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Kazumi Matsumoto
松本　和己
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which embedded wiring is formed without causing defective connections in connection holes even when the holes have high aspect ratios, and also to provide a method of manufacturing the device. <P>SOLUTION: The method of manufacturing the semiconductor device includes steps of: forming the connection holes 2a in an insulating film 2; forming fine recessed and projecting sections on the surface of the film 2 and internal surfaces of the holes 2a by ion-implanting heavy atoms into the surface of the film 2 and the holes 2a; and forming a palladium layer on the formed fine recessed and projecting sections by dipping the insulating film 2 into a pre-treating liquid for electroless plating. The method also includes steps of: forming a Cu layer 3 on the palladium layer by electroless plating the palladium layer with copper by dipping the insulating film 2 in an electroless plating tank; and forming embedded Cu layers 3a in the connection holes 2a by removing the Cu layer 3 existing on the insulating film 2 by CMP. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものである。特には、アスペクト比の高い接続孔や配線用溝に対しても接続孔内での接続不良や配線の断線が発生することなく埋め込み配線を形成できる半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図６（Ａ）〜（Ｃ）は、従来の半導体装置の製造方法を説明するための断面図である。
まず、図６（Ａ）に示すように、絶縁膜又は導電膜などの下地膜１０１の上に層間絶縁膜１０２をＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、この層間絶縁膜１０２の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜１０２上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜１０２をエッチングすることにより、該層間絶縁膜１０２には配線用溝１０２ａ及び図示せぬ接続孔が形成される。次いで、この配線用溝１０２ａ内、接続孔内及び層間絶縁膜１０２上に電解メッキ用の下地Ｃｕ層１０３をスパッタリングにより形成する。
【０００３】
この後、図６（Ｂ）に示すように、この下地Ｃｕ層１０３上、配線用溝１０２ａ内及び接続孔内に電解メッキ法によりＣｕ層１０４を形成する。
次に、図６（Ｃ）に示すように、層間絶縁膜１０２上に存在するＣｕ層１０４及び下地Ｃｕ層１０３をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により研磨除去する。このようにして配線用溝１０２ａ内及び接続孔内にＣｕ層が埋め込まれ、下地膜１０１の上にはＣｕ配線１０４ａが形成される。
【０００４】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、下地Ｃｕ層１０３をスパッタリングにより形成しているため、接続孔や配線用溝において径が小さくアスペクト比が高い部分で下地Ｃｕ層１０３のステップカバレージが悪くなる。このようなステップカバレージが悪い部分では、最終的にＣｕ層のメッキが付着しない部分が発生し、配線の断線や接続孔内で接続不良という問題が発生することがある。
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、アスペクト比の高い接続孔や配線用溝に対しても接続孔内での接続不良や配線の断線が発生することなく埋め込み配線を形成できる半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、絶縁膜に接続孔を形成する工程と、
前記絶縁膜の表面及び接続孔内に重い原子をイオン注入することにより、該絶縁膜の表面及び接続孔の内面に微細な凹凸を形成する工程と、
前記絶縁膜を無電解メッキ用前処理液に浸漬することにより、前記形成された微細な凹凸にシード層を形成する工程と、
前記絶縁膜を無電解メッキ槽に浸漬して無電解メッキを施すことにより、前記シード層上に無電解メッキ層を形成する工程と、
前記絶縁膜上に存在する無電解メッキ層をＣＭＰで研磨除去することにより、前記接続孔内に無電解メッキ層からなる埋め込み接続プラグを形成する工程と、を具備することを特徴とする。
【０００７】
上記半導体装置の製造方法によれば、重い原子によって接続孔の内面などに微細な凹凸を形成し、この微細な凹凸部分にシード層を形成し、無電解メッキ法により接続孔内及び絶縁膜上に無電解メッキ層を形成している。このように従来技術のようなスパッタリング工程で下地層を形成する必要がないため、ステップカバレージが悪くなるという問題が発生しない。したがって、アスペクト比の高い接続孔に対しても接続孔内での接続不良が発生することない。
【０００８】
本発明に係る半導体装置の製造方法は、絶縁膜に配線用溝を形成する工程と、前記絶縁膜の表面及び配線用溝内に重い原子をイオン注入することにより、該絶縁膜の表面及び配線用溝の内面に微細な凹凸を形成する工程と、
前記絶縁膜を無電解メッキ用前処理液に浸漬することにより、前記形成された微細な凹凸にシード層を形成する工程と、
前記絶縁膜を無電解メッキ槽に浸漬して無電解メッキを施すことにより、前記シード層上に無電解メッキ層を形成する工程と、
前記絶縁膜上に存在する無電解メッキ層をＣＭＰで研磨除去することにより、前記配線用溝内に無電解メッキ層からなる埋め込み配線を形成する工程と、
を具備することを特徴とする。
【０００９】
上記半導体装置の製造方法によれば、重い原子によって配線用溝の内面などに微細な凹凸を形成し、この微細な凹凸部分にシード層を形成し、無電解メッキ法により配線用溝内及び層間絶縁膜上に無電解メッキ層を形成している。このように従来技術のようなスパッタリング工程で下地層を形成する必要がないため、ステップカバレージが悪くなるという問題が発生しない。したがって、アスペクト比の高い配線用溝に対しても配線の断線が発生することなく埋め込み配線を形成することができる。
【００１０】
本発明に係る半導体装置の製造方法は、第１の絶縁膜上に第１のエッチングストッパー層を形成する工程と、
この第１のエッチングストッパー層上に第２の絶縁膜を形成する工程と、
この第２の絶縁膜上に第２のエッチングストッパー層を形成する工程と、
この第２のエッチングストッパー層上に第３の絶縁膜を形成する工程と、
第３の絶縁膜、第２のエッチングストッパー層及び第２の絶縁膜をエッチングすることにより、第２の絶縁膜に接続孔を形成する工程と、
第１及び第２のエッチングストッパー層をストッパーとして第３の絶縁膜をエッチングすることにより、第３の絶縁膜に前記接続孔と繋げられた配線用溝を形成する工程と、
前記配線用溝の底部の第２のエッチングストッパー層及び前記接続孔の底部の第１のエッチングストッパー層をエッチング除去する工程と、
前記第３の絶縁膜の表面、配線用溝内及び接続孔内に重い原子をイオン注入することにより、第３の絶縁膜の表面、配線用溝の内面及び接続孔の内面に微細な凹凸を形成する工程と、
前記第３の絶縁膜を無電解メッキ用前処理液に浸漬することにより、前記形成された微細な凹凸にシード層を形成する工程と、
前記第３の絶縁膜を無電解メッキ槽に浸漬して無電解メッキを施すことにより、前記シード層上に無電解メッキ層を形成する工程と、
前記第３の絶縁膜上に存在する無電解メッキ層をＣＭＰで研磨除去することにより、前記配線用溝内及び前記接続孔内に無電解メッキ層からなる埋め込み配線を形成する工程と、
を具備することを特徴とする。
【００１１】
また、本発明に係る半導体装置の製造方法においては、前記シード層がパラジウム層であり、前記無電解メッキ層がＣｕ層又はＮｉ層であることが好ましい。
【００１２】
また、本発明に係る半導体装置の製造方法においては、前記第１のエッチングストッパー層を形成する工程の前に、前記第１の絶縁膜に配線用溝を形成し、前記第１の絶縁膜の表面及び前記配線用溝内に重い原子をイオン注入することにより、第１の絶縁膜の表面及び配線用溝の内面に微細な凹凸を形成し、前記第１の絶縁膜を無電解メッキ用前処理液に浸漬することにより、前記形成された微細な凹凸にシード層を形成し、前記第１の絶縁膜を無電解メッキ槽に浸漬して無電解メッキを施すことにより、前記シード層上に無電解メッキ層を形成し、前記第１の絶縁膜上に存在する無電解メッキ層をＣＭＰで研磨除去することにより、前記配線用溝内に無電解メッキ層からなる埋め込み配線を形成する工程をさらに具備することも可能である。
【００１３】
本発明に係る半導体装置は、絶縁膜に形成された接続孔と、
前記接続孔の内面に重い原子をイオン注入することにより形成された微細な凹凸と、
前記微細な凹凸に形成されたシード層と、
前記シード層上に形成され、前記接続孔内に形成された無電解メッキ層からなる埋め込み接続プラグと、
を具備することを特徴とする。
【００１４】
本発明に係る半導体装置は、絶縁膜に形成された配線用溝と、
前記配線用溝の内面に重い原子をイオン注入することにより形成された微細な凹凸と、
前記微細な凹凸に形成されたシード層と、
前記シード層上に形成され、前記配線用溝内に形成された無電解メッキ層からなる埋め込み配線と、
を具備することを特徴とする。
【００１５】
本発明に係る半導体装置は、第１の絶縁膜上に形成された第１のエッチングストッパー層と、
この第１のエッチングストッパー層上に形成された第２の絶縁膜と、
この第２の絶縁膜上に形成された第２のエッチングストッパー層と、
この第２のエッチングストッパー層上に形成された第３の絶縁膜と、
第２の絶縁膜及び第１のエッチングストッパー層に形成された接続孔と、
第３の絶縁膜及び第２のエッチングストッパー層に形成され、前記接続孔と繋げられた配線用溝と、
前記配線用溝の内面及び接続孔の内面に重い原子をイオン注入することにより形成された微細な凹凸と、
前記微細な凹凸に形成されたシード層と、
前記シード層上に形成され、前記配線用溝内及び前記接続孔内に形成された無電解メッキ層からなる埋め込み配線と、
を具備することを特徴とする。
【００１６】
また、本発明に係る半導体装置においては、前記第１の絶縁膜に形成された他の配線用溝と、前記他の配線用溝の内面に重い原子をイオン注入することにより形成された他の微細な凹凸と、前記他の微細な凹凸に形成された他のシード層と、前記他のシード層上に形成され、前記配線用溝内に形成された無電解メッキ層からなる他の埋め込み配線と、をさらに具備し、前記他の埋め込み配線は前記埋め込み配線に接続されていることも可能である。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１（Ａ），（Ｂ）及び図２（Ｃ），（Ｄ）は、本発明の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、配線を製造する工程を有するものである。
まず、図１（Ａ）に示すように、絶縁膜又は導電膜などの下地膜１の上に層間絶縁膜２をＣＶＤ法により形成する。
【００１８】
次いで、この層間絶縁膜２の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜２上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜２をエッチングすることにより、該層間絶縁膜２には配線用溝２ａ及び図示せぬ接続孔が形成される。次いで、例えばＸｅ＋のような重い原子（質量数の大きい原子）５を層間絶縁膜２の表面、配線用溝２ａ内及び接続孔内にイオン注入する。これにより、図１（Ｂ）に示すように、層間絶縁膜２の表面、配線用溝２ａの内壁、底部及び接続孔の内壁、底部に微細な凹凸が形成されて粗される。
【００１９】
この後、層間絶縁膜２に無電解メッキの前処理を行う。すなわち、層間絶縁膜２を無電解メッキ用前処理液としてのパラジウム溶液に浸漬することにより、図１（Ｂ）に示す微細な凹凸が形成された部分にシード層としてのパラジウム層（図示せず）が形成され、微細な凹凸表面が活性化される。Ｘｅ＋のような重い原子を用いて層間絶縁膜２の表面などに微細な凹凸を形成しているため、その部分にパラジウム液が付着して容易にパラジウム層が形成される。
【００２０】
次に、図２（Ｃ）に示すように、無電解Ｃｕメッキ槽に層間絶縁膜２を浸漬して無電解Ｃｕメッキを施す。これにより、層間絶縁膜２の表面、配線用溝２ａの内壁、底部及び接続孔の内壁、底部のパラジウム層上にＣｕを析出、成長させて無電解メッキ層としてのＣｕ層３を形成する。Ｃｕの析出、成長は、パラジウムとＣｕがイオン化傾向の差により変換されて行われる。
この後、図２（Ｄ）に示すように、層間絶縁膜２上に存在するＣｕ層３をＣＭＰにより研磨除去する。このようにして配線用溝２ａ内及び接続孔内にＣｕ層が埋め込まれ、下地膜１の上には埋め込みＣｕ配線３ａが形成される。
【００２１】
上記実施の形態によれば、重い原子５によって配線用溝の内壁などに微細な凹凸を形成し、この微細な凹凸部分にパラジウム層を形成し、無電解メッキ法により配線用溝内及び層間絶縁膜上にＣｕ層３を形成している。このように従来技術のようなスパッタリング工程で下地Ｃｕ層を形成する必要がないため、ステップカバレージが悪くなるという問題が発生しない。したがって、アスペクト比の高い接続孔や配線用溝に対しても接続孔内での接続不良や配線の断線が発生することなく埋め込み配線３ａを形成することができる。
【００２２】
尚、上記実施の形態では、重い原子５としてＸｅ＋を適用しているが、これに限定されるものではなく、プラズマ化することができ、不活性で安定化できるガスであれば、他の重い原子を用いることも可能である。
また、本実施の形態において埋め込みＣｕ配線３ａと層間絶縁膜２との間及び埋め込みＣｕ配線３ａと下地膜１との間にバリア層を形成することも可能である。この場合は、バリア層に微細な凹凸を形成し、パラジウム液に浸漬してパラジウム層を形成することになる。
【００２３】
また、本実施の形態では、配線用溝内に埋め込みＣｕ配線３ａを形成しているが、Ｃｕ配線に限定されるものではなく、配線用溝内に他の材料配線（例えばＮｉ配線）を形成することも可能である。埋め込みＮｉ配線を形成する場合、図２（Ｃ）に示す工程では、無電解Ｎｉメッキ槽に層間絶縁膜２を浸漬して無電解Ｎｉメッキを施すことになる。これにより、層間絶縁膜２の表面、配線用溝２ａの内壁、底部及び接続孔の内壁、底部のパラジウム層上にＮｉを析出、成長させてＮｉ層が形成される。
【００２４】
【実施例】
図３（Ａ）〜（Ｃ）、図４（Ｄ），（Ｅ）及び図５（Ｆ），（Ｇ）は、本発明の実施例による半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、ダマシン法による配線の製造工程を有するものである。
まず、図３（Ａ）に示すように、シリコン基板（図示せず）上に例えばシリコン酸化膜からなる第１の層間絶縁膜１１を形成し、この第１の層間絶縁膜１１に配線用溝１１ａ，１１ｂを形成する。次いで、例えばＸｅ＋のような重い原子（質量数の大きい原子）を第１の層間絶縁膜１１の表面、配線用溝１１ａ，１１ｂ内にイオン注入する。これにより、第１の層間絶縁膜１１の表面及び配線用溝１１ａ，１１ｂの内壁、底部に微細な凹凸が形成されて粗される。
【００２５】
この後、第１の層間絶縁膜１１に無電解メッキの前処理を行う。すなわち、第１の層間絶縁膜１１をパラジウム溶液に浸漬することにより、微細な凹凸が形成された部分にパラジウム層（図示せず）が形成され、微細な凹凸表面が活性化される。次に、無電解Ｃｕメッキ槽に第１の層間絶縁膜１１を浸漬して無電解Ｃｕメッキを施す。これにより、第１の層間絶縁膜１１の表面及び配線用溝１１ａ，１１ｂの内壁、底部のパラジウム層上にＣｕを析出、成長させてＣｕ層を形成する。
【００２６】
次いで、第１の層間絶縁膜１１上に存在するＣｕ層をＣＭＰにより研磨除去する。このようにして配線用溝１１ａ，１１ｂ内にＣｕ層が埋め込まれ、第１層目の埋め込みＣｕ配線１５が形成される。
次いで、第１層目の埋め込みＣｕ配線１５及び第１の層間絶縁膜１１の上にＣＶＤ法により例えばシリコン窒化膜からなる第１のエッチングストッパー層１７を形成する。
【００２７】
次に、第１のエッチングストッパー層１７上にＣＶＤ法によりシリコン酸化膜からなる第２の層間絶縁膜１９を堆積し、第２の層間絶縁膜１９上にＣＶＤ法によりシリコン酸化膜からなる第２のエッチングストッパー層２１を形成する。次いで、第２のエッチングストッパー層２１の上にシリコン酸化膜からなる第３の層間絶縁膜２３を堆積する。次に、第３の層間絶縁膜２３上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の層間絶縁膜２３上には接続孔用の開口部を有する第１のレジストパターン２５が形成される。
【００２８】
次に、図３（Ｂ）に示すように、第１のレジストパターン２５をマスクとして第３の層間絶縁膜２３、第２のエッチングストッパー層２１及び第２の層間絶縁膜１９をエッチングする。これにより、第２の層間絶縁膜１９にはビアホール（接続孔）１９ａが形成される。
【００２９】
この後、図３（Ｃ）に示すように、第１のレジストパターン２５を剥離した後、第３の層間絶縁膜２３上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、第３の層間絶縁膜２３上には配線用溝を形成するための開口部を有する第２のレジストパターン２７が設けられる。次に、第２のレジストパターン２７をマスクとし且つ第１及び第２のエッチングストッパー層１７，２１をストッパーとして第３の層間絶縁膜２３をエッチングする。これにより、第３の層間絶縁膜２３には配線用溝２３ａ，２３ｂが形成され、配線用溝２３ａはビアホール１９ａに繋げられる。
【００３０】
次に、図４（Ｄ）に示すように、第２のレジストパターン２７をマスクとして第１及び第２のエッチングストッパー層１７，２１をエッチングした後、第２のレジストパターン２７を剥離する。
次いで、例えばＸｅ＋のような重い原子（質量数の大きい原子）５を第３の層間絶縁膜２３の表面、配線用溝２３ａ，２３ｂ内及びビアホール１９ａ内にイオン注入する。これにより、図４（Ｅ）に示すように、第３の層間絶縁膜２３の表面、配線用溝２３ａ，２３ｂの内壁、底部及びビアホール１９ａの内壁、底部に微細な凹凸が形成されて粗される。
【００３１】
この後、第３の層間絶縁膜２３に無電解メッキの前処理を行う。すなわち、第３の層間絶縁膜２３をパラジウム溶液に浸漬することにより、図４（Ｅ）に示す微細な凹凸が形成された部分にパラジウム層（図示せず）が形成され、微細な凹凸表面が活性化される。
次に、図５（Ｆ）に示すように、無電解Ｃｕメッキ槽に層間絶縁膜２３を浸漬して無電解Ｃｕメッキを施す。これにより、層間絶縁膜２３の表面、配線用溝２３ａ，２３ｂの内壁、底部及びビアホール１９ａの内壁、底部のパラジウム層上にＣｕを析出、成長させてＣｕ層２４を形成する。
【００３２】
この後、図５（Ｇ）に示すように、第３の層間絶縁膜２３上に存在するＣｕ層２４をＣＭＰにより研磨除去する。このようにして配線用溝２３ａ，２３ｂ内及びビアホール１９ａ内にＣｕ層が埋め込まれ、配線用溝２３ａ，２３ｂ内には第２層目の埋め込みＣｕ配線２４ａ，２４ｂが形成され、ビアホール１９ａ内にはＣｕ層からなる埋め込み接続プラグが形成され、第２層目の埋め込みＣｕ配線２４ａは埋め込み接続プラグを介して第１層目の埋め込みＣｕ配線１５に電気的に接続される。このようにしてダマシン法により第１層目及び第２層目の埋め込みＣｕ配線１５，２４ａ，２４ｂが形成される。
【００３３】
上記実施例によれば、重い原子５によって配線用溝の内壁、ビアホールの内壁などに微細な凹凸を形成し、この微細な凹凸部分にパラジウム層を形成し、無電解メッキ法により配線用溝内、ビアホール内及び第３の層間絶縁膜上にＣｕ層を形成している。このように従来技術のようなスパッタリング工程で下地Ｃｕ層を形成する必要がないため、ステップカバレージが悪くなるという問題が発生しない。したがって、アスペクト比の高いビアホールや配線用溝に対してもビアホール内での接続不良や配線の断線が発生することなく埋め込み配線を形成することができる。
【００３４】
尚、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施例では、配線用溝内に埋め込みＣｕ配線を形成しているが、Ｃｕ配線に限定されるものではなく、配線用溝内に他の材料配線（例えばＮｉ配線）を形成することも可能である。
【図面の簡単な説明】
【図１】実施の形態による半導体装置の製造方法を示す断面図。
【図２】実施の形態による半導体装置の製造方法を示す断面図。
【図３】実施例による半導体装置の製造方法を示す断面図。
【図４】実施例による半導体装置の製造方法を示す断面図。
【図５】実施例による半導体装置の製造方法を示す断面図。
【図６】従来の半導体装置の製造方法を説明するための断面図。
【符号の説明】
１…下地膜、２…層間絶縁膜、２ａ，１１ａ，１１ｂ，２３ａ，２３ｂ，１０２ａ…配線用溝、３…Ｃｕ層、３ａ…埋め込みＣｕ配線、５…重い原子、
１１…第１の層間絶縁膜、１５…第１層目の埋め込みＣｕ配線、１７…第１のエッチングストッパー層、１９…第２の層間絶縁膜、１９ａ…ビアホール（接続孔）、２１…第２のエッチングストッパー層、２３…第３の層間絶縁膜、２４…Ｃｕ層、２４ａ，２４ｂ…第２層目の埋め込みＣｕ配線、２５…第１のレジストパターン、２７…第２のレジストパターン、１０１…下地膜、１０２…層間絶縁膜、
１０３…下地Ｃｕ層、１０４…Ｃｕ層、１０４ａ…Ｃｕ配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same. In particular, the present invention relates to a semiconductor device capable of forming a buried wiring without causing a connection failure or a disconnection in the connection hole even in a connection hole or a wiring groove having a high aspect ratio and a method of manufacturing the same.
[0002]
[Prior art]
6A to 6C are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.
First, as shown in FIG. 6A, an interlayer insulating film 102 is formed over a base film 101 such as an insulating film or a conductive film by a CVD (chemical vapor deposition) method. Next, a photoresist film (not shown) is applied on the interlayer insulating film 102, and the photoresist film is exposed and developed to form a resist pattern on the interlayer insulating film 102. Next, the interlayer insulating film 102 is etched using the resist pattern as a mask, thereby forming a wiring groove 102a and a connection hole (not shown) in the interlayer insulating film 102. Next, an underlying Cu layer 103 for electrolytic plating is formed by sputtering in the wiring groove 102a, in the connection hole, and on the interlayer insulating film 102.
[0003]
Thereafter, as shown in FIG. 6B, a Cu layer 104 is formed on the underlying Cu layer 103, in the wiring groove 102a, and in the connection hole by an electrolytic plating method.
Next, as shown in FIG. 6C, the Cu layer 104 and the underlying Cu layer 103 existing on the interlayer insulating film 102 are polished and removed by CMP (Chemical Mechanical Polishing). Thus, the Cu layer is buried in the wiring groove 102a and the connection hole, and the Cu wiring 104a is formed on the base film 101.
[0004]
[Problems to be solved by the invention]
By the way, in the above-described conventional method for manufacturing a semiconductor device, since the underlying Cu layer 103 is formed by sputtering, the step coverage of the underlying Cu layer 103 is poor in a portion having a small diameter and a high aspect ratio in a connection hole or a wiring groove. Become. In such a portion where the step coverage is poor, a portion to which the plating of the Cu layer is not finally attached occurs, and a problem such as disconnection of the wiring or poor connection in the connection hole may occur.
[0005]
The present invention has been made in view of the above circumstances, and an object of the present invention is to cause a connection failure or disconnection of a wiring in a connection hole even for a connection hole or a wiring groove having a high aspect ratio. An object of the present invention is to provide a semiconductor device capable of forming a buried wiring without using the same and a method for manufacturing the same.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, a method for manufacturing a semiconductor device according to the present invention includes a step of forming a connection hole in an insulating film;
A step of forming fine irregularities on the surface of the insulating film and the inner surface of the connection hole by ion-implanting heavy atoms into the surface of the insulating film and the inside of the connection hole;
By immersing the insulating film in a pretreatment liquid for electroless plating, a step of forming a seed layer on the formed fine irregularities,
A step of forming an electroless plating layer on the seed layer by immersing the insulating film in an electroless plating tank and performing electroless plating;
Forming a buried connection plug made of an electroless plating layer in the connection hole by polishing and removing the electroless plating layer present on the insulating film by CMP.
[0007]
According to the method of manufacturing a semiconductor device, fine atoms are formed on the inner surface of the connection hole or the like by heavy atoms, a seed layer is formed on the fine uneven portion, and the inside of the connection hole and on the insulating film are formed by electroless plating. An electroless plating layer is formed on the substrate. As described above, since there is no need to form an underlayer in a sputtering process as in the related art, the problem that the step coverage is deteriorated does not occur. Therefore, even in a connection hole having a high aspect ratio, a connection failure in the connection hole does not occur.
[0008]
The method of manufacturing a semiconductor device according to the present invention includes a step of forming a wiring groove in an insulating film, and ion-implanting heavy atoms into the surface of the insulating film and into the wiring groove, thereby forming a surface of the insulating film and a wiring. Forming fine irregularities on the inner surface of the groove for use,
By immersing the insulating film in a pretreatment liquid for electroless plating, a step of forming a seed layer on the formed fine irregularities,
A step of forming an electroless plating layer on the seed layer by immersing the insulating film in an electroless plating tank and performing electroless plating;
Forming a buried wiring made of an electroless plating layer in the wiring groove by polishing and removing the electroless plating layer present on the insulating film by CMP;
It is characterized by having.
[0009]
According to the method of manufacturing a semiconductor device described above, fine irregularities are formed on the inner surface of the wiring groove by heavy atoms, a seed layer is formed on the fine irregularities, and the inside of the wiring groove and the interlayer are formed by electroless plating. An electroless plating layer is formed on the insulating film. As described above, since there is no need to form an underlayer in a sputtering process as in the related art, the problem that the step coverage is deteriorated does not occur. Therefore, a buried wiring can be formed even in a wiring groove having a high aspect ratio without breaking the wiring.
[0010]
A method of manufacturing a semiconductor device according to the present invention includes the steps of: forming a first etching stopper layer on a first insulating film;
Forming a second insulating film on the first etching stopper layer;
Forming a second etching stopper layer on the second insulating film;
Forming a third insulating film on the second etching stopper layer;
Forming a connection hole in the second insulating film by etching the third insulating film, the second etching stopper layer, and the second insulating film;
Forming a wiring groove connected to the connection hole in the third insulating film by etching the third insulating film using the first and second etching stopper layers as a stopper;
Etching away the second etching stopper layer at the bottom of the wiring groove and the first etching stopper layer at the bottom of the connection hole;
By ion-implanting heavy atoms into the surface of the third insulating film, the wiring groove, and the connection hole, fine irregularities are formed on the surface of the third insulation film, the inner surface of the wiring groove, and the inner surface of the connection hole. Forming,
Forming a seed layer on the formed fine irregularities by immersing the third insulating film in a pretreatment liquid for electroless plating;
Forming a non-electrolytic plating layer on the seed layer by immersing the third insulating film in an electroless plating bath and performing electroless plating;
Forming a buried wiring made of an electroless plating layer in the wiring groove and the connection hole by polishing and removing the electroless plating layer present on the third insulating film by CMP;
It is characterized by having.
[0011]
In the method for manufacturing a semiconductor device according to the present invention, it is preferable that the seed layer is a palladium layer and the electroless plating layer is a Cu layer or a Ni layer.
[0012]
Further, in the method of manufacturing a semiconductor device according to the present invention, before the step of forming the first etching stopper layer, a wiring groove is formed in the first insulating film, and a wiring groove is formed on the first insulating film. By ion-implanting heavy atoms into the surface and into the wiring groove, fine irregularities are formed on the surface of the first insulating film and the inner surface of the wiring groove, and the first insulating film is subjected to electroless plating. By immersing in a treatment liquid, a seed layer is formed on the formed fine irregularities, and the first insulating film is immersed in an electroless plating bath and subjected to electroless plating, so that the seed layer is formed on the seed layer. Forming a buried wiring made of an electroless plating layer in the wiring groove by forming an electroless plating layer and polishing and removing the electroless plating layer present on the first insulating film by CMP; It is also possible to have more
[0013]
The semiconductor device according to the present invention, a connection hole formed in the insulating film,
Fine irregularities formed by ion-implanting heavy atoms into the inner surface of the connection hole,
A seed layer formed on the fine irregularities,
An embedded connection plug formed on the seed layer and including an electroless plating layer formed in the connection hole,
It is characterized by having.
[0014]
A semiconductor device according to the present invention includes a wiring groove formed in an insulating film;
Fine irregularities formed by ion-implanting heavy atoms into the inner surface of the wiring groove,
A seed layer formed on the fine irregularities,
Embedded wiring formed on the seed layer and formed of an electroless plating layer formed in the wiring groove;
It is characterized by having.
[0015]
A semiconductor device according to the present invention includes a first etching stopper layer formed on a first insulating film;
A second insulating film formed on the first etching stopper layer,
A second etching stopper layer formed on the second insulating film;
A third insulating film formed on the second etching stopper layer,
A connection hole formed in the second insulating film and the first etching stopper layer;
A wiring groove formed in the third insulating film and the second etching stopper layer and connected to the connection hole;
Fine irregularities formed by ion-implanting heavy atoms into the inner surface of the wiring groove and the inner surface of the connection hole;
A seed layer formed on the fine irregularities,
A buried wiring formed on the seed layer and comprising an electroless plating layer formed in the wiring groove and in the connection hole;
It is characterized by having.
[0016]
Further, in the semiconductor device according to the present invention, another wiring groove formed in the first insulating film and another wiring groove formed by ion-implanting heavy atoms into the inner surface of the other wiring groove. Another buried wiring comprising fine irregularities, another seed layer formed on the other fine irregularities, and an electroless plating layer formed on the other seed layer and formed in the wiring groove. And the other buried wiring may be connected to the buried wiring.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
1A and 1B and FIGS. 2C and 2D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention. This method of manufacturing a semiconductor device includes a step of manufacturing a wiring.
First, as shown in FIG. 1A, an interlayer insulating film 2 is formed on a base film 1 such as an insulating film or a conductive film by a CVD method.
[0018]
Next, a photoresist film (not shown) is applied on the interlayer insulating film 2, and the photoresist film is exposed and developed to form a resist pattern on the interlayer insulating film 2. Next, the interlayer insulating film 2 is etched using the resist pattern as a mask, thereby forming a wiring groove 2 a and a connection hole (not shown) in the interlayer insulating film 2. Next, heavy atoms (atoms with a large mass number) 5 such as Xe + are ion-implanted into the surface of the interlayer insulating film 2, into the wiring groove 2a, and into the connection holes. Thereby, as shown in FIG. 1B, fine irregularities are formed and roughened on the surface of the interlayer insulating film 2, the inner wall and bottom of the wiring groove 2a, and the inner wall and bottom of the connection hole.
[0019]
Thereafter, pretreatment of electroless plating is performed on the interlayer insulating film 2. That is, by dipping the interlayer insulating film 2 in a palladium solution as a pretreatment liquid for electroless plating, a palladium layer (not shown) as a seed layer is formed in a portion where fine irregularities shown in FIG. ) Is formed, and the fine uneven surface is activated. Since fine irregularities are formed on the surface of the interlayer insulating film 2 or the like using a heavy atom such as Xe + , the palladium liquid adheres to the portion to easily form a palladium layer.
[0020]
Next, as shown in FIG. 2C, the interlayer insulating film 2 is immersed in an electroless Cu plating bath to perform electroless Cu plating. Thus, Cu is deposited and grown on the surface of the interlayer insulating film 2, the inner wall of the wiring groove 2a, the bottom and the inner wall of the connection hole, and the bottom palladium layer to form the Cu layer 3 as an electroless plating layer. The precipitation and growth of Cu are performed by converting palladium and Cu by the difference in ionization tendency.
Thereafter, as shown in FIG. 2D, the Cu layer 3 existing on the interlayer insulating film 2 is polished and removed by CMP. In this way, the Cu layer is buried in the wiring groove 2a and the connection hole, and the buried Cu wiring 3a is formed on the base film 1.
[0021]
According to the above-described embodiment, fine atoms are formed on the inner wall of the wiring groove or the like by heavy atoms 5, a palladium layer is formed on the fine unevenness, and the inside of the wiring groove and the interlayer insulation are formed by electroless plating. A Cu layer 3 is formed on the film. As described above, since there is no need to form the underlying Cu layer in the sputtering process as in the related art, the problem that the step coverage deteriorates does not occur. Therefore, the embedded wiring 3a can be formed even in a connection hole or a wiring groove having a high aspect ratio without a connection failure or disconnection of the wiring in the connection hole.
[0022]
In the above embodiment, Xe + is applied as the heavy atom 5, but the present invention is not limited to this, and any other gas that can be converted into plasma and is inert and can be stabilized is used. It is also possible to use heavy atoms.
In the present embodiment, it is also possible to form a barrier layer between the embedded Cu wiring 3a and the interlayer insulating film 2 and between the embedded Cu wiring 3a and the base film 1. In this case, fine irregularities are formed on the barrier layer, and the barrier layer is immersed in a palladium solution to form a palladium layer.
[0023]
In this embodiment, the embedded Cu wiring 3a is formed in the wiring groove. However, the present invention is not limited to the Cu wiring, and other material wiring (for example, Ni wiring) is formed in the wiring groove. It is also possible. In the case of forming a buried Ni wiring, in the step shown in FIG. 2C, the interlayer insulating film 2 is immersed in an electroless Ni plating tank to perform electroless Ni plating. Thus, Ni is deposited and grown on the surface of the interlayer insulating film 2, the inner wall of the wiring groove 2a, the bottom and the inner wall of the connection hole, and the bottom palladium layer to form a Ni layer.
[0024]
【Example】
3A to 3C, 4D, 4E, 5F, and 5G are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention. This method of manufacturing a semiconductor device includes a step of manufacturing a wiring by a damascene method.
First, as shown in FIG. 3A, a first interlayer insulating film 11 made of, for example, a silicon oxide film is formed on a silicon substrate (not shown), and a wiring groove is formed in the first interlayer insulating film 11. 11a and 11b are formed. Next, heavy atoms (atoms with a large mass number) such as Xe + are ion-implanted into the surface of the first interlayer insulating film 11 and into the wiring grooves 11a and 11b. Thereby, fine irregularities are formed and roughened on the surface of the first interlayer insulating film 11 and the inner walls and bottoms of the wiring grooves 11a and 11b.
[0025]
Thereafter, a pretreatment for electroless plating is performed on the first interlayer insulating film 11. That is, by immersing the first interlayer insulating film 11 in a palladium solution, a palladium layer (not shown) is formed in a portion where fine unevenness is formed, and the fine uneven surface is activated. Next, the first interlayer insulating film 11 is immersed in an electroless Cu plating bath to perform electroless Cu plating. As a result, Cu is deposited and grown on the surface of the first interlayer insulating film 11, the inner walls of the wiring grooves 11a and 11b, and the palladium layer at the bottom to form a Cu layer.
[0026]
Next, the Cu layer present on the first interlayer insulating film 11 is polished and removed by CMP. Thus, the Cu layer is buried in the wiring grooves 11a and 11b, and the buried Cu wiring 15 of the first layer is formed.
Next, a first etching stopper layer 17 made of, for example, a silicon nitride film is formed on the first-layer buried Cu wiring 15 and the first interlayer insulating film 11 by a CVD method.
[0027]
Next, a second interlayer insulating film 19 made of a silicon oxide film is deposited on the first etching stopper layer 17 by a CVD method, and a second interlayer insulating film 19 made of a silicon oxide film is formed on the second interlayer insulating film 19 by a CVD method. The etching stopper layer 21 is formed. Next, a third interlayer insulating film 23 made of a silicon oxide film is deposited on the second etching stopper layer 21. Next, a photoresist film is applied on the third interlayer insulating film 23, and the photoresist film is exposed and developed, so that a third hole having an opening for a connection hole is formed on the third interlayer insulating film 23. One resist pattern 25 is formed.
[0028]
Next, as shown in FIG. 3B, the third interlayer insulating film 23, the second etching stopper layer 21, and the second interlayer insulating film 19 are etched using the first resist pattern 25 as a mask. As a result, a via hole (connection hole) 19a is formed in the second interlayer insulating film 19.
[0029]
Thereafter, as shown in FIG. 3C, after the first resist pattern 25 is peeled off, a photoresist film is applied on the third interlayer insulating film 23, and the photoresist film is exposed and developed. Thus, a second resist pattern 27 having an opening for forming a wiring groove is provided on the third interlayer insulating film 23. Next, the third interlayer insulating film 23 is etched using the second resist pattern 27 as a mask and the first and second etching stopper layers 17 and 21 as stoppers. As a result, wiring grooves 23a and 23b are formed in the third interlayer insulating film 23, and the wiring grooves 23a are connected to the via holes 19a.
[0030]
Next, as shown in FIG. 4D, after the first and second etching stopper layers 17 and 21 are etched using the second resist pattern 27 as a mask, the second resist pattern 27 is peeled off.
Next, heavy atoms (atoms having a large mass number) 5 such as Xe + are ion-implanted into the surface of the third interlayer insulating film 23, the wiring grooves 23a and 23b, and the via holes 19a. As a result, as shown in FIG. 4E, fine irregularities are formed and roughened on the surface of the third interlayer insulating film 23, the inner walls and bottoms of the wiring grooves 23a and 23b, and the inner wall and bottom of the via hole 19a. You.
[0031]
Thereafter, a pretreatment for electroless plating is performed on the third interlayer insulating film 23. That is, by immersing the third interlayer insulating film 23 in a palladium solution, a palladium layer (not shown) is formed in a portion where fine irregularities are formed as shown in FIG. Be activated.
Next, as shown in FIG. 5F, the interlayer insulating film 23 is immersed in an electroless Cu plating bath to perform electroless Cu plating. As a result, Cu is deposited and grown on the surface of the interlayer insulating film 23, the inner walls and bottoms of the wiring grooves 23a and 23b, the inner wall of the via holes 19a, and the bottom palladium layer to form the Cu layer 24.
[0032]
Thereafter, as shown in FIG. 5G, the Cu layer 24 present on the third interlayer insulating film 23 is polished and removed by CMP. In this way, the Cu layer is buried in the wiring grooves 23a, 23b and the via holes 19a, the second-layer buried Cu wirings 24a, 24b are formed in the wiring grooves 23a, 23b, and the Cu layers are formed in the via holes 19a. A buried connection plug made of a Cu layer is formed, and the buried Cu wiring 24a of the second layer is electrically connected to the buried Cu wiring 15 of the first layer via the buried connection plug. In this way, the embedded Cu wirings 15, 24a and 24b of the first and second layers are formed by the damascene method.
[0033]
According to the above embodiment, fine atoms are formed on the inner wall of the wiring groove, the inner wall of the via hole, and the like by the heavy atoms 5, a palladium layer is formed on the fine uneven portion, and the inside of the wiring groove is formed by electroless plating. A Cu layer is formed in the via holes and on the third interlayer insulating film. As described above, since there is no need to form the underlying Cu layer in the sputtering process as in the related art, the problem that the step coverage deteriorates does not occur. Therefore, a buried wiring can be formed even in a via hole or a wiring groove having a high aspect ratio without causing a connection failure or disconnection in the via hole.
[0034]
It should be noted that the present invention is not limited to the above embodiment, and can be implemented with various modifications without departing from the gist of the present invention. For example, in the above embodiment, the buried Cu wiring is formed in the wiring groove. However, the present invention is not limited to the Cu wiring, and another material wiring (for example, Ni wiring) may be formed in the wiring groove. Is also possible.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment.
FIG. 2 is a sectional view showing the method of manufacturing the semiconductor device according to the embodiment;
FIG. 3 is a sectional view showing the method of manufacturing the semiconductor device according to the embodiment.
FIG. 4 is a sectional view showing the method of manufacturing the semiconductor device according to the embodiment.
FIG. 5 is a sectional view showing the method of manufacturing the semiconductor device according to the embodiment.
FIG. 6 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Base film, 2 ... Interlayer insulating film, 2a, 11a, 11b, 23a, 23b, 102a ... Wiring groove, 3 ... Cu layer, 3a ... Embedded Cu wiring, 5 ... Heavy atoms,
11: first interlayer insulating film, 15: embedded Cu wiring of the first layer, 17: first etching stopper layer, 19: second interlayer insulating film, 19a: via hole (connection hole), 21: second Etching stopper layer, 23... Third interlayer insulating film, 24... Cu layer, 24 a and 24 b... Second-layer buried Cu wiring, 25. Base film, 102 ... interlayer insulating film,
103: underlying Cu layer; 104: Cu layer; 104a: Cu wiring

Claims (9)

絶縁膜に接続孔を形成する工程と、
前記絶縁膜の表面及び接続孔内に重い原子をイオン注入することにより、該絶縁膜の表面及び接続孔の内面に微細な凹凸を形成する工程と、
前記絶縁膜を無電解メッキ用前処理液に浸漬することにより、前記形成された微細な凹凸にシード層を形成する工程と、
前記絶縁膜を無電解メッキ槽に浸漬して無電解メッキを施すことにより、前記シード層上に無電解メッキ層を形成する工程と、
前記絶縁膜上に存在する無電解メッキ層をＣＭＰで研磨除去することにより、前記接続孔内に無電解メッキ層からなる埋め込み接続プラグを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。Forming a connection hole in the insulating film;
A step of forming fine irregularities on the surface of the insulating film and the inner surface of the connection hole by ion-implanting heavy atoms into the surface of the insulating film and the inside of the connection hole;
By immersing the insulating film in a pretreatment liquid for electroless plating, a step of forming a seed layer on the formed fine irregularities,
A step of forming an electroless plating layer on the seed layer by immersing the insulating film in an electroless plating tank and performing electroless plating;
Forming a buried connection plug made of an electroless plating layer in the connection hole by polishing and removing the electroless plating layer present on the insulating film by CMP;
A method for manufacturing a semiconductor device, comprising: 絶縁膜に配線用溝を形成する工程と、
前記絶縁膜の表面及び配線用溝内に重い原子をイオン注入することにより、該絶縁膜の表面及び配線用溝の内面に微細な凹凸を形成する工程と、
前記絶縁膜を無電解メッキ用前処理液に浸漬することにより、前記形成された微細な凹凸にシード層を形成する工程と、
前記絶縁膜を無電解メッキ槽に浸漬して無電解メッキを施すことにより、前記シード層上に無電解メッキ層を形成する工程と、
前記絶縁膜上に存在する無電解メッキ層をＣＭＰで研磨除去することにより、前記配線用溝内に無電解メッキ層からなる埋め込み配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。Forming a wiring groove in the insulating film;
Forming fine irregularities on the surface of the insulating film and the inner surface of the wiring groove by ion-implanting heavy atoms into the surface of the insulating film and the wiring groove;
By immersing the insulating film in a pretreatment liquid for electroless plating, a step of forming a seed layer on the formed fine irregularities,
A step of forming an electroless plating layer on the seed layer by immersing the insulating film in an electroless plating tank and performing electroless plating;
Forming a buried wiring made of an electroless plating layer in the wiring groove by polishing and removing the electroless plating layer present on the insulating film by CMP;
A method for manufacturing a semiconductor device, comprising: 第１の絶縁膜上に第１のエッチングストッパー層を形成する工程と、
この第１のエッチングストッパー層上に第２の絶縁膜を形成する工程と、
この第２の絶縁膜上に第２のエッチングストッパー層を形成する工程と、
この第２のエッチングストッパー層上に第３の絶縁膜を形成する工程と、
第３の絶縁膜、第２のエッチングストッパー層及び第２の絶縁膜をエッチングすることにより、第２の絶縁膜に接続孔を形成する工程と、
第１及び第２のエッチングストッパー層をストッパーとして第３の絶縁膜をエッチングすることにより、第３の絶縁膜に前記接続孔と繋げられた配線用溝を形成する工程と、
前記配線用溝の底部の第２のエッチングストッパー層及び前記接続孔の底部の第１のエッチングストッパー層をエッチング除去する工程と、
前記第３の絶縁膜の表面、配線用溝内及び接続孔内に重い原子をイオン注入することにより、第３の絶縁膜の表面、配線用溝の内面及び接続孔の内面に微細な凹凸を形成する工程と、
前記第３の絶縁膜を無電解メッキ用前処理液に浸漬することにより、前記形成された微細な凹凸にシード層を形成する工程と、
前記第３の絶縁膜を無電解メッキ槽に浸漬して無電解メッキを施すことにより、前記シード層上に無電解メッキ層を形成する工程と、
前記第３の絶縁膜上に存在する無電解メッキ層をＣＭＰで研磨除去することにより、前記配線用溝内及び前記接続孔内に無電解メッキ層からなる埋め込み配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。Forming a first etching stopper layer on the first insulating film;
Forming a second insulating film on the first etching stopper layer;
Forming a second etching stopper layer on the second insulating film;
Forming a third insulating film on the second etching stopper layer;
Forming a connection hole in the second insulating film by etching the third insulating film, the second etching stopper layer, and the second insulating film;
Forming a wiring groove connected to the connection hole in the third insulating film by etching the third insulating film using the first and second etching stopper layers as a stopper;
Etching away the second etching stopper layer at the bottom of the wiring groove and the first etching stopper layer at the bottom of the connection hole;
By ion-implanting heavy atoms into the surface of the third insulating film, the wiring groove, and the connection hole, fine irregularities are formed on the surface of the third insulation film, the inner surface of the wiring groove, and the inner surface of the connection hole. Forming,
Forming a seed layer on the formed fine irregularities by immersing the third insulating film in a pretreatment liquid for electroless plating;
Forming a non-electrolytic plating layer on the seed layer by immersing the third insulating film in an electroless plating bath and performing electroless plating;
Forming a buried wiring made of an electroless plating layer in the wiring groove and the connection hole by polishing and removing the electroless plating layer present on the third insulating film by CMP;
A method for manufacturing a semiconductor device, comprising: 前記シード層がパラジウム層であり、前記無電解メッキ層がＣｕ層又はＮｉ層であることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法。4. The method according to claim 1, wherein the seed layer is a palladium layer, and the electroless plating layer is a Cu layer or a Ni layer. 5. 前記第１のエッチングストッパー層を形成する工程の前に、前記第１の絶縁膜に配線用溝を形成し、前記第１の絶縁膜の表面及び前記配線用溝内に重い原子をイオン注入することにより、第１の絶縁膜の表面及び配線用溝の内面に微細な凹凸を形成し、前記第１の絶縁膜を無電解メッキ用前処理液に浸漬することにより、前記形成された微細な凹凸にシード層を形成し、前記第１の絶縁膜を無電解メッキ槽に浸漬して無電解メッキを施すことにより、前記シード層上に無電解メッキ層を形成し、前記第１の絶縁膜上に存在する無電解メッキ層をＣＭＰで研磨除去することにより、前記配線用溝内に無電解メッキ層からなる埋め込み配線を形成する工程をさらに具備することを特徴とする請求項３に記載の半導体装置の製造方法。Prior to the step of forming the first etching stopper layer, a wiring groove is formed in the first insulating film, and heavy atoms are ion-implanted into the surface of the first insulating film and into the wiring groove. Thereby, fine irregularities are formed on the surface of the first insulating film and the inner surface of the wiring groove, and the first insulating film is immersed in a pretreatment liquid for electroless plating, whereby the formed fine Forming an electroless plating layer on the seed layer by forming a seed layer on the irregularities and immersing the first insulating film in an electroless plating bath and performing electroless plating; 4. The method according to claim 3, further comprising the step of forming a buried wiring made of the electroless plating layer in the wiring groove by polishing and removing the electroless plating layer present thereon by CMP. A method for manufacturing a semiconductor device. 絶縁膜に形成された接続孔と、
前記接続孔の内面に重い原子をイオン注入することにより形成された微細な凹凸と、
前記微細な凹凸に形成されたシード層と、
前記シード層上に形成され、前記接続孔内に形成された無電解メッキ層からなる埋め込み接続プラグと、
を具備することを特徴とする半導体装置。A connection hole formed in the insulating film;
Fine irregularities formed by ion-implanting heavy atoms into the inner surface of the connection hole,
A seed layer formed on the fine irregularities,
An embedded connection plug formed on the seed layer and including an electroless plating layer formed in the connection hole,
A semiconductor device comprising: 絶縁膜に形成された配線用溝と、
前記配線用溝の内面に重い原子をイオン注入することにより形成された微細な凹凸と、
前記微細な凹凸に形成されたシード層と、
前記シード層上に形成され、前記配線用溝内に形成された無電解メッキ層からなる埋め込み配線と、
を具備することを特徴とする半導体装置。A wiring groove formed in the insulating film;
Fine irregularities formed by ion-implanting heavy atoms into the inner surface of the wiring groove,
A seed layer formed on the fine irregularities,
Embedded wiring formed on the seed layer and formed of an electroless plating layer formed in the wiring groove;
A semiconductor device comprising: 第１の絶縁膜上に形成された第１のエッチングストッパー層と、
この第１のエッチングストッパー層上に形成された第２の絶縁膜と、
この第２の絶縁膜上に形成された第２のエッチングストッパー層と、
この第２のエッチングストッパー層上に形成された第３の絶縁膜と、
第２の絶縁膜及び第１のエッチングストッパー層に形成された接続孔と、
第３の絶縁膜及び第２のエッチングストッパー層に形成され、前記接続孔と繋げられた配線用溝と、
前記配線用溝の内面及び接続孔の内面に重い原子をイオン注入することにより形成された微細な凹凸と、
前記微細な凹凸に形成されたシード層と、
前記シード層上に形成され、前記配線用溝内及び前記接続孔内に形成された無電解メッキ層からなる埋め込み配線と、
を具備することを特徴とする半導体装置。A first etching stopper layer formed on the first insulating film;
A second insulating film formed on the first etching stopper layer,
A second etching stopper layer formed on the second insulating film;
A third insulating film formed on the second etching stopper layer,
A connection hole formed in the second insulating film and the first etching stopper layer;
A wiring groove formed in the third insulating film and the second etching stopper layer and connected to the connection hole;
Fine irregularities formed by ion-implanting heavy atoms into the inner surface of the wiring groove and the inner surface of the connection hole;
A seed layer formed on the fine irregularities,
A buried wiring formed on the seed layer and comprising an electroless plating layer formed in the wiring groove and in the connection hole;
A semiconductor device comprising: 前記第１の絶縁膜に形成された他の配線用溝と、前記他の配線用溝の内面に重い原子をイオン注入することにより形成された他の微細な凹凸と、前記他の微細な凹凸に形成された他のシード層と、前記他のシード層上に形成され、前記配線用溝内に形成された無電解メッキ層からなる他の埋め込み配線と、をさらに具備し、前記他の埋め込み配線は前記埋め込み配線に接続されていることを特徴とする請求項８に記載の半導体装置。Another wiring groove formed in the first insulating film, other fine irregularities formed by ion-implanting heavy atoms into the inner surface of the other wiring groove, and the other fine irregularities And a further embedded wiring formed on the other seed layer and formed of an electroless plating layer formed in the wiring groove. 9. The semiconductor device according to claim 8, wherein a wiring is connected to the buried wiring.
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* Cited by examiner, † Cited by third party
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CN111630654A (en) * 2018-02-01 2020-09-04 东京毅力科创株式会社 Method for forming multilayer wiring and storage medium

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