KR100450241B1 - Method for forming contact plug and semiconductor device has the plug - Google Patents
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Abstract
콘택홀의 크기 축소를 가능하게 하는 반도체 소자의 플러그 형성 방법을 제공하기 위한 것으로, 금속 배선층이 제공된 반도체 기판 위에 층간 절연막을 형성하는 단계와; 상기 층간 절연막 위에 크랙 방지막을 증착하고 그 상부에 콘택홀 마스크를 형성하는 단계와; 상기 콘택홀 마스크에서 규정된 대로 크랙 방지막과 층간 절연막을 선택적으로 에칭하여 상기 층간 절연막의 일부 높이에 해당하는 홀 패턴을 형성하는 부분 에칭(partial etching) 단계와; 상기 크랙 방지막과 홀 패턴의 표면에 박막층을 증착하는 단계와; 상기 박막층, 크랙 방지막 및 층간 절연막을 에칭하여 콘택홀을 형성하는 완전 에칭(full etching) 단계와; 층간 절연막 및 콘택홀의 표면에 베리어층을 증착하는 단계와; 상기 베리어층 위로 플러그를 증착하는 단계와; 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 평탄화 하는 단계;를 포함하는 반도체 소자의 플러그 형성 방법을 제공한다.A method of forming a plug of a semiconductor device which enables a reduction in the size of a contact hole, the method comprising: forming an interlayer insulating film on a semiconductor substrate provided with a metal wiring layer; Depositing a crack prevention film on the interlayer insulating film and forming a contact hole mask thereon; A partial etching step of selectively etching the crack prevention film and the interlayer insulating film as defined in the contact hole mask to form a hole pattern corresponding to a part of the height of the interlayer insulating film; Depositing a thin film layer on a surface of the crack prevention film and the hole pattern; A full etching step of forming a contact hole by etching the thin film layer, the crack prevention film and the interlayer insulating film; Depositing a barrier layer on a surface of the interlayer insulating film and the contact hole; Depositing a plug over the barrier layer; It provides a method of forming a plug of a semiconductor device comprising; planarization by a chemical mechanical polishing (CMP) process.
Description
본 발명은 반도체 소자 및 이의 제조 공정에 관한 것으로, 보다 상세하게는 콘택홀의 크기 축소를 가능하게 하는 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing process thereof, and more particularly, to a plug forming method and a semiconductor device having the plug, which enable the size reduction of a contact hole.
최근, 반도체 집적회로가 고집적화됨에 따라 제한된 면적 내에서 배선과 배선을 효과적으로 연결하는 방법들이 제시되고 있다. 그 중, 집적 회로에서의 배선을 다층화하는 다층 배선 방법이 주로 사용되고 있는데, 반도체 소자간에 배선이통과되는 공간을 고려할 필요가 없기 때문에 반도체 칩의 크기를 작게 제조할 수 있다. 그러나, 배선 간의 교차부인 콘택홀에서의 단차에 의해 생기는 스텝 커버리지 불량이나 접촉 불량 등이 문제가 되고 있다.Recently, as semiconductor integrated circuits are highly integrated, methods for effectively connecting wirings and wirings within a limited area have been proposed. Among them, a multilayer wiring method for multilayering wiring in an integrated circuit is mainly used. Since it is not necessary to consider a space through which wiring passes between semiconductor elements, the size of a semiconductor chip can be made small. However, problems such as poor step coverage, poor contact, and the like caused by the step in the contact hole which is the intersection between the wirings have become a problem.
이하, 도 1a 내지 도 1f를 참조하여 종래 기술에 따른 플러그 형성 방법을 설명한다.Hereinafter, a plug forming method according to the prior art will be described with reference to FIGS. 1A to 1F.
도시한 바와 같이, 금속 배선층(102)이 제공된 반도체 기판(S) 상부에 TEOS(thetraethyle orthosilicate)막 또는 BPSG(boron phosphorus silicate glass)막 등으로 이루어진 층간 절연막(104)을 증착한다. 그리고, 층간 절연막(104) 위에 콘택홀 마스크(106)를 증착한 후 포토리소그래피(photolithography) 공정에 의해 층간 절연막(104)을 선택적으로 식각하여 금속 배선층(102)과 상부 금속 배선층(미도시함)의 연결 및 반도체 소자의 소자 전극과 상부 금속 배선층의 연결을 위한 콘택홀(또는 via)(108)을 형성한다. 이후, 스퍼터링 방법으로 티타늄(Ti)막 또는 티타늄(Ti)/질화티타늄(TiN)막 등을 증착하여 베리어층(110)을 형성한다. 그리고, 어닐링(annealing)을 실시하여 전기적 접촉 특성을 향상시키기 위한 오믹 접촉 실리사이드를 형성하고, 화학 기상 증착(CVD ; chemical vapor deposition) 방식으로 금속 플러그 형성을 위한 텅스텐막(112)을 증착한 후, 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 평탄화 함으로써, 금속 배선 간 연결 및 금속 배선과 반도체 소자 전극 연결을 위한 플러그(114)를 완성한다.As illustrated, an interlayer insulating film 104 made of a tetraethyle orthosilicate (TEOS) film, a boron phosphorus silicate glass (BPSG) film, or the like is deposited on the semiconductor substrate S provided with the metal wiring layer 102. In addition, the contact hole mask 106 is deposited on the interlayer insulating layer 104, and then the interlayer insulating layer 104 is selectively etched by a photolithography process to form the metal wiring layer 102 and the upper metal wiring layer (not shown). A contact hole (or via) 108 is formed for the connection of and the connection between the device electrode of the semiconductor device and the upper metal wiring layer. Thereafter, a barrier layer 110 is formed by depositing a titanium (Ti) film or a titanium (Ti) / titanium nitride (TiN) film by a sputtering method. After annealing is performed to form an ohmic contact silicide for improving electrical contact characteristics, and after depositing a tungsten film 112 for forming a metal plug by chemical vapor deposition (CVD), By planarization by a chemical mechanical polishing (CMP) process, the plug 114 for the connection between the metal wires and the metal wires and the semiconductor device electrode connection is completed.
이와 같은 종래의 방법에서 티타늄 또는 티타늄/질화티타늄막 등의베리어층(110)을 증착하는 것은, 첫째, 텅스텐 증착시 사용되는 WF6가스에 포함된 불소(F)에 의해 콘택홀(108) 측벽의 층간 절연막 및 금속 배선층의 손상을 방지하기 위한 베리어층으로 이용하기 위한 것이고, 둘째, 증착되는 텅스텐막과 층간 절연막과의 접착력(adhesion)을 향상시키기 위한 글루층(glue layer)으로 이용하기 위한 것이다. 이러한 베리어층과 글루층의 충분한 역할을 위해서는 일정한 두께의 티타늄막 또는 티타늄/질화티타늄막의 베리어 메탈이 콘택홀 측벽이나 하부벽에 증착되어야 한다.In the conventional method, the deposition of the barrier layer 110 such as titanium or titanium / titanium nitride film is, firstly, the contact hole 108 sidewall by fluorine (F) contained in the WF 6 gas used in the tungsten deposition. It is to be used as a barrier layer to prevent damage of the interlayer insulating film and the metal wiring layer of the second layer, and secondly, to use as a glue layer to improve the adhesion between the deposited tungsten film and the interlayer insulating film. . In order to play a sufficient role of the barrier layer and the glue layer, a barrier metal of a certain thickness of titanium film or titanium / titanium nitride film should be deposited on the contact hole sidewall or the bottom wall.
그러나, 이러한 종래의 방법에서는 포토(Photo) 장비의 레졸루션(resolution) 한계로 인해 콘택홀(또는 비아홀)의 소형화에 한계가 있어 플러그의 크기를 축소하는 데에도 한계가 있다.However, in the conventional method, there is a limit in miniaturization of the contact hole (or via hole) due to the resolution limitation of the photo equipment, which also limits the size of the plug.
이에 본 발명은 상기한 문제점을 해결하기 위한 것으로, 플러그의 크기를 최소화 할 수 있는 플러그 형성 방법을 제공함을 목적으로 한다.Accordingly, an object of the present invention is to provide a plug formation method capable of minimizing the size of a plug.
본 발명의 다른 목적은, 상기한 플러그를 갖는 반도체 소자를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device having the above plug.
도 1a 내지 도 1f는 종래 기술에 따른 플러그 형성 공정을 나타내는 공정도이고,1A to 1F are process charts showing a plug forming process according to the prior art,
도 2a 내지 도 2h는 본 발명에 따른 플러그 형성 공정을 나타내는 공정도이며,2a to 2h is a process chart showing a plug forming process according to the present invention,
도 3은 도 2a 내지 도 2h에 따라 제조된 플러그를 갖는 반도체 소자를 도시한 것이다.3 illustrates a semiconductor device having a plug manufactured according to FIGS. 2A-2H.
상기한 본 발명의 목적은,The object of the present invention described above,
금속 배선층이 제공된 반도체 기판 위에 층간 절연막을 형성하는 단계와;Forming an interlayer insulating film on the semiconductor substrate provided with the metal wiring layer;
상기 층간 절연막 위에 크랙 방지막을 증착하고 그 상부에 콘택홀 마스크를형성하는 단계와;Depositing a crack prevention film on the interlayer insulating film and forming a contact hole mask thereon;
상기 콘택홀 마스크에서 규정된 대로 크랙 방지막과 층간 절연막을 선택적으로 에칭하여 상기 층간 절연막의 일부 높이에 해당하는 홀 패턴을 형성하는 부분 에칭(partial etching) 단계와;A partial etching step of selectively etching the crack prevention film and the interlayer insulating film as defined in the contact hole mask to form a hole pattern corresponding to a part of the height of the interlayer insulating film;
상기 크랙 방지막과 홀 패턴의 표면에 박막층을 증착하는 단계와;Depositing a thin film layer on a surface of the crack prevention film and the hole pattern;
상기 박막층, 크랙 방지막 및 층간 절연막을 에칭하여 콘택홀을 형성하는 완전 에칭(full etching) 단계와;A full etching step of forming a contact hole by etching the thin film layer, the crack prevention film and the interlayer insulating film;
층간 절연막 및 콘택홀의 표면에 베리어층을 증착하는 단계와;Depositing a barrier layer on a surface of the interlayer insulating film and the contact hole;
상기 베리어층 위로 플러그를 증착하는 단계와;Depositing a plug over the barrier layer;
화학 기계적 연마 공정에 의해 평탄화 하는 단계;Planarization by a chemical mechanical polishing process;
를 포함하는 본 발명의 플러그 형성 방법에 의해 달성된다.It is achieved by the plug forming method of the present invention comprising a.
그리고, 상기한 플러그를 갖는 본 발명의 반도체 소자는,And the semiconductor element of this invention which has said plug,
금속 배선층이 제공된 반도체 기판 위에 제공되며, 상기 금속 배선층을 노출시키는 콘택홀을 갖는 층간 절연막과;An interlayer insulating film provided on the semiconductor substrate provided with a metal wiring layer, said interlayer insulating film having a contact hole exposing said metal wiring layer;
상기 금속 배선층에 전기적으로 도통하도록 상기 콘택홀의 내부에 증착되는 베리어층과;A barrier layer deposited inside the contact hole to electrically conduct the metal wiring layer;
상기 베리어층의 내부 공간에 채워지는 플러그와;A plug filled in the inner space of the barrier layer;
상기 베리어층의 외면 일부를 둘러싸도록 제공되는 박막층;A thin film layer provided to surround a portion of an outer surface of the barrier layer;
을 포함한다.It includes.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 2h는 본 발명에 따른 플러그 형성 방법의 공정 단계를 도시한 것이고, 도 3은 상기 방법에 의해 제조된 플러그를 갖는 반도체 소자를 도시한 것이다.2A to 2H show the process steps of the plug forming method according to the present invention, and FIG. 3 shows a semiconductor device having a plug manufactured by the method.
도 2a는 금속 배선층(12)이 제공된 반도체 기판(S) 상부에 TEOS막 또는 BPSG막 등으로 이루어진 층간 절연막(14)이 증착된 상태를 도시한 것이다.FIG. 2A illustrates a state in which an interlayer insulating film 14 made of a TEOS film, a BPSG film, or the like is deposited on the semiconductor substrate S provided with the metal wiring layer 12.
여기에서, 상기 층간 절연막(14)은 도 1a에 도시한 종래의 층간 절연막(104) 두께(T1)에 비해 일정치 이상 두꺼운 두께(T2)로 형성되는데, 종래의 경우에 비해 두께가 증가된 부분(T2 : 이하, 여유 두께부 라 한다)은 1000 Å이상의 두께로 형성하는 것이 바람직하며, 이하에서 설명할 평탄화 단계시에 제거되는 부분이다.Here, the interlayer insulating film 14 is formed to have a thickness T2 of a predetermined value or more thicker than the thickness T1 of the conventional interlayer insulating film 104 shown in FIG. 1A, but the thickness is increased compared to the conventional case. (T2: hereinafter referred to as a marginal thickness portion) is preferably formed to a thickness of 1000 GPa or more, and is a portion to be removed during the planarization step described below.
도 2b는 층간 절연막(14) 표면에 크랙 방지막(16)이 제공된 상태를 도시한 것이고, 도 2c는 크랙 방지막(16)의 표면 위에 증착된 콘택홀 마스크(18)를 도시한 것이다.FIG. 2B illustrates a state in which the crack prevention film 16 is provided on the surface of the interlayer insulating film 14, and FIG. 2C illustrates a contact hole mask 18 deposited on the surface of the crack prevention film 16.
상기 콘택홀 마스크(18)는 크랙 방지막(16) 위에 포토레지스트 재료를 인가하는 단계와, 상기 포토레지스트를 노광 및 현상하는 단계 및, 도 2d에 도시한 홀 패턴(20)의 위치와 크기를 규정하기 위하여 상기 포토레지스트에 패턴을 형성하는 단계에 의하여 제조될 수 있으며, 상기 홀 패턴(20)을 규정하기 위해 현상되고 패턴화된다. 이러한 방식으로, 홀 패턴(20)은 층간 절연막(14) 내에 형성될 콘택홀의 모양을 갖는다.The contact hole mask 18 defines a step of applying a photoresist material on the crack prevention film 16, exposing and developing the photoresist, and defining the position and size of the hole pattern 20 shown in FIG. 2D. To form a pattern in the photoresist, and developed and patterned to define the hole pattern 20. In this manner, the hole pattern 20 has the shape of a contact hole to be formed in the interlayer insulating film 14.
그리고, 상기 크랙 방지막(16)은 이하에서 설명할 홀 패턴(20) 형성 공정에서 콘택홀 마스크(18)의 크랙(crack)을 방지하는 작용을 하는 것으로, 라이너 나이트라이드(liner nitride) 등을 사용할 수 있다.In addition, the crack prevention layer 16 serves to prevent cracks in the contact hole mask 18 in the hole pattern 20 forming process to be described below. Liner nitride or the like may be used. Can be.
도 2d는 홀 패턴(20)이 형성된 상태를 도시한 것으로, 상기 홀 패턴(20)은 층간 절연막(14)을 완전 에칭하는 것이 아니라 부분 에칭하여 형성한다. 이는 이후 진행할 박막층의 증착 공정에서 스텝 커버리지(step coverage)를 향상시키기 위한 것이다.FIG. 2D illustrates a state in which the hole pattern 20 is formed. The hole pattern 20 is formed by partially etching the interlayer insulating layer 14 rather than completely etching the interlayer insulating layer 14. This is to improve step coverage in the deposition process of the thin film layer to be performed later.
에칭 공정이 완료된 후, 상기한 콘택홀 마스크(18)는 일반적인 제거 공정에 따라 제거된다. 도 2d는 콘택홀 마스크(18)가 제거된 상태를 도시하였다. 상기 콘택홀 마스크(18)의 제거에는 산소 또는 산소-플루오르 화합물을 이용한 드라이 에싱(dry ashing) 후에 잔류물을 제거하기 위하여 습식 화학적 제거가 따른다. 산소에 의해서 반대로 영향을 받는 낮은 유전상수(k) 재료, 예를 들면 낮은 유전상수의 유전체 재료나 HSQ 또는 이와 비슷한 재료에 대해서는 드라이 에싱이 사용되지 않는다. 이러한 경우에는 습식 포토레지스터 제거 용액이 사용된다. 습식 제거 후에는 에시 습식 화학 잔류물 제거 공정이 따른다.After the etching process is completed, the contact hole mask 18 is removed according to a general removal process. 2D illustrates a state in which the contact hole mask 18 is removed. Removal of the contact hole mask 18 is followed by wet chemical removal to remove the residue after dry ashing with oxygen or an oxygen-fluorine compound. Dry ashing is not used for low dielectric constant (k) materials that are adversely affected by oxygen, such as low dielectric constant materials or HSQ or similar materials. In this case, a wet photoresist removal solution is used. After the wet removal, an ash wet chemical residue removal process is followed.
도 2e는 크랙 방지막(16)의 표면과 홀 패턴(20)의 표면에 박막층(22)이 증착된 상태를 도시한 것으로, 상기 박막층(22)은 층간 절연막(14)과 동일한 물질로 제조되거나, 다른 물질로 제조될 수 있다. 그리고, 상기 박막층(22)은 홀 패턴(20) 내부의 증착을 위해, 그리고 절연층(16)의 표면과 홀 패턴(20)의 표면의 균일한 증착을 위해 저압(대략 100mmTorr 이하)에서 증착된다.FIG. 2E illustrates a state in which the thin film layer 22 is deposited on the surface of the crack prevention layer 16 and the surface of the hole pattern 20, and the thin film layer 22 is made of the same material as the interlayer insulating layer 14, or It may be made of other materials. The thin film layer 22 is deposited at a low pressure (about 100 mmTorr or less) for deposition in the hole pattern 20 and for uniform deposition of the surface of the insulating layer 16 and the surface of the hole pattern 20. .
이와 같이, 박막층(22)을 증착한 후에는 별도의 마스크 없이 공지의 이방성(Anisotropic) 에칭을 실시하여 층간 절연막(14)을 완전 에칭함으로써 도 2f에 도시한 바와 같이 금속 배선층(12)이 드러나도록 콘택홀(24)을 형성한다. 상기 콘택홀(24)은 크랙 방지막(16)과 박막층(22)이 에칭되는 동안 패턴 형성이 완료되는데, 이때, 콘택홀(24)은 도 2d에 도시한 홀 패턴(20)의 직경(D2 )보다 감소된 직경(D2)으로 형성된다는 것을 주목해야 한다. 즉, 콘택홀(24)은 홀 패턴(20)의 측벽에 증착된 박막층(22)의 두께(t)만큼 감소된 직경(D2: D2=D2 +t)으로 형성된다. 또한, 콘택홀(24)의 입구부가 라운드지게 형성된다는 것을 주목해야 하는데, 상기 라운드진 입구부(24 )는 이후 진행되는 베리어층 스퍼터링시 스텝 커버리지를 개선하고, 플러그 증착시 보이드를 방지하게 된다.As such, after the thin film layer 22 is deposited, a well-known anisotropic etching is performed without a separate mask to completely etch the interlayer insulating film 14 so that the metal wiring layer 12 is exposed as shown in FIG. 2F. The contact hole 24 is formed. The contact hole 24 has a pattern formation while the crack prevention layer 16 and the thin film layer 22 is etched, the contact hole 24 is the diameter (D2) of the hole pattern 20 shown in Figure 2d It should be noted that it is formed with a reduced diameter D2. That is, the contact hole 24 is formed to have a diameter D2 (D2 = D2 + t) reduced by the thickness t of the thin film layer 22 deposited on the sidewall of the hole pattern 20. In addition, it should be noted that the inlet portion of the contact hole 24 is rounded. The rounded inlet portion 24 improves step coverage during the subsequent barrier layer sputtering and prevents voids during plug deposition.
즉, 콘택홀(24)을 형성한 후 도 2g에 도시한 바와 같이 층간 절연막(14)과 콘택홀(24) 표면에 스퍼터링 방법으로 티타늄(Ti) 또는 질화티타늄(TiN)막을 증착하여 베리어층(26)을 형성할 때 상기 콘택홀(24)의 입구부(24 )가 라운드져 있으므로 스텝 커버리지가 개선되고, 이후 도 2h에 도시한 바와 베리어층(26)의 표면에 금속 플러그 형성을 위한 텅스텐(W)막(28)을 증착할 때 콘택홀(24) 내의 보이드를 방지할 수 있게 된다.That is, after forming the contact hole 24, as shown in FIG. 2G, a titanium (Ti) or titanium nitride (TiN) film is deposited on the surface of the interlayer insulating film 14 and the contact hole 24 by a sputtering method to form a barrier layer ( In forming the contact hole 24, the inlet part 24 of the contact hole 24 is rounded, so that step coverage is improved. Then, as illustrated in FIG. 2H, tungsten (Tungsten) is formed on the surface of the barrier layer 26. W) When depositing the film 28, it is possible to prevent voids in the contact hole 24.
이때, 상기 텅스텐막(28)은 화학적 기상 증착(CVD: Chemical Vapor Deposition), 물리적 기상 증착(PVD: Physical Vapor Deposition), CVD/PVD의 결합, 전기도금(electroplating), 그리고 무전해 도금(electro-less plating) 등을 사용하여 실행될 수 있다.In this case, the tungsten film 28 may be formed by chemical vapor deposition (CVD), physical vapor deposition (PVD), CVD / PVD bonding, electroplating, and electroless plating. less plating).
이어서, 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 평탄화 하면, 도 3에 도시한 바와 같이, 금속 배선 간 연결 및 금속 배선과 반도체 소자 전극 연결을 위한 플러그(30)가 완성된다. 이때, 상기 평탄화 공정은 콘택홀(24)의 라운드진 입구부(24 )까지 실시되는 것을 주목해야 한다.Subsequently, when planarized by a chemical mechanical polishing (CMP) process, as shown in FIG. 3, a plug 30 for connecting metal wires and connecting metal wires and semiconductor element electrodes is completed. In this case, it should be noted that the planarization process is performed up to the rounded inlet portion 24 of the contact hole 24.
따라서, 평탄후 공정 후의 층간 절연막(14)의 두께(T2-T2 )는 종래의 층간 절연막 두께(T1)과 실질적으로 동일하다.Therefore, the thickness T2-T2 of the interlayer insulating film 14 after the post-planarization process is substantially the same as the conventional interlayer insulating film thickness T1.
이러한 방법으로 형성된 플러그(30)는 베리어층(26)이 도 1d 내지 1e에 도시한 종래와 동일한 두께로 증착되었다고 가정한 경우, 박막층(22)의 측벽 두께(t)에 해당하는 만큼 직경이 감소된다. 또한, 스텝 커버리지 및 보이드가 방지되는 효과도 있다.The plug 30 formed in this manner has a diameter reduced by the thickness corresponding to the sidewall thickness t of the thin film layer 22, assuming that the barrier layer 26 is deposited to the same thickness as the prior art shown in FIGS. 1D to 1E. do. It also has the effect of preventing step coverage and voids.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to the range of.
이상에서 살펴본 바와 같이 본 발명은 콘택홀(또는 비아홀) 및 플러그의 직경을 종래보다 감소된 직경으로 형성할 수 있으므로, 종래와 동일한 성능의 레졸루션을 갖는 포토 장비를 사용하더라도 반도체 소자의 고속화/고집적화를 달성할 수 있는 효과가 있다. 또한, 스텝 커버리지의 개선 및 보이드 방지가 가능하므로, 상기 스텝 커버리지 및 보이드로 인한 종래의 문제점을 제거할 수 있다.As described above, the present invention can form the diameters of the contact holes (or via holes) and the plugs with reduced diameters compared to the conventional ones. Thus, even when using photo equipment having the same resolution as the prior art, high speed / high integration of semiconductor devices can be achieved. There is an effect that can be achieved. In addition, since step coverage can be improved and voids can be eliminated, conventional problems due to the step coverage and voids can be eliminated.
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