JP2004128006A - 回路基板およびその製造方法 - Google Patents
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Abstract
【課題】リーク電流が少なく、配線形成の自由度が大きく、微細化に適したインターポーザ型の回路基板を提供する。
【解決手段】Ｓｉ基板中に多数の凹部を形成し、前記凹部表面を覆うように熱酸化膜を形成し、さらに前記凹部を導体で充填した後平坦化し、さらに前記Ｓｉ基板上に多層配線構造を形成した後、前記Ｓｉ基板の裏面を研削およびエッチングし、前記導体を露出させる。
【選択図】 図１１
【解決手段】Ｓｉ基板中に多数の凹部を形成し、前記凹部表面を覆うように熱酸化膜を形成し、さらに前記凹部を導体で充填した後平坦化し、さらに前記Ｓｉ基板上に多層配線構造を形成した後、前記Ｓｉ基板の裏面を研削およびエッチングし、前記導体を露出させる。
【選択図】 図１１
Description
【０００１】
【発明の属する技術分野】
本発明は一般に回路基板に係り、特に貫通配線パターンを有する回路基板に関する。
【０００２】
コンピュータをはじめとする近年の高性能情報処理装置においては、ＬＳＩチップなどの半導体素子を情報処理装置の配線基板（いわゆるマザーボード）上に実装するのに実装回路基板が使われている。
【０００３】
典型的な実装回路基板は上面にＬＳＩチップと接続されるパッド電極を、また下面に配線基板に接続されるパッド電極を有し、前記上面のパッド電極と下面のパッド電極とが、前記実装回路基板中を延在する貫通配線パターン（いわゆる貫通ビア）により接続される。このような構成により、実装回路基板中の配線長が最小化され、信号遅延の問題を最小化することができる。このような、形式の実装回路基板をインターポーザ基板と称する。
【０００４】
また、このような実装回路基板は一般に高誘電体キャパシタなどの大容量キャパシタを備えており、ＬＳＩチップの高速動作に伴う例えば電源電圧の変動などに起因するノイズを除去する。
【０００５】
【従来の技術】
図１は、かかる従来のインターポーザ型回路基板１０の構成を示す。
【０００６】
図１を参照するに、インターポーザ型回路基板１０は配線パターン１Ａを担持する配線基板１と電極パッド２Ａを担持するＬＳＩチップ２との間に設けられ、前記回路基板１０は、前記配線基板１上の配線パターン１Ａにはんだボール１Ｂを介して、また前記ＬＳＩチップ２上の電極パッド２Ａにはんだボール２Ｂを解して接続されている。
【０００７】
前記回路基板１０は多数の貫通ビア１１Ａが形成されたビア基板１１と、前記ビア基板１１上に形成され、強誘電体キャパシタを含む多層配線構造１２とよりなり、前記貫通ビア１１Ａの各々は前記ビア基板１１中を上面から下面まで延在し、前記下面において電極パッド１１ａを介して前記はんだボール２Ｂに接続されている。
【０００８】
一方、前記多層配線構造１２は、高誘電体キャパシタを構成する下部電極１３、強誘電体膜１４および上部電極１５を含み、さらに前記はんだボール２Ｂと接続されるパッド電極２ｂを担持している。
【０００９】
一般の回路基板では、基板は樹脂基板あるいはセラミック基板を使って形成されているが、樹脂基板を使う場合には、高誘電体キャパシタなどの受動素子を形成する際の熱によりガス放出や基板溶解などの問題が生じるため、インターポーザ型の実装回路基板では、前記ビア基板１１として主にセラミック基板を使っている。高誘電体キャパシタや強誘電体キャパシタはキャパシタ絶縁膜としてＴａ２Ｏ５などの金属酸化物を使うが、これらの金属酸化物は容易に酸素欠損を生じるため、酸素雰囲気中での高温熱処理が不可欠である。
【００１０】
セラミック基板を使ってインターポーザ型の実装回路基板を形成する際には、セラミックのグリーンシートに多数の貫通口をパンチングにより形成し、これをＣｕなどの導体で充填した後、前記ビア基板１１上に多層配線構造１２を形成するが、先にも説明したように前記多層配線構造１２中には酸素雰囲気中での熱処理を必要とする高誘電体キャパシタが含まれるため、前記ビア基板１１中の貫通ビアが酸化するなどの困難な問題が生じる。
【００１１】
また、将来のＬＳＩチップでは微細化およびプロセッサ機能の増強に伴って電極パッドの数が飛躍的に増大すると考えられ、セラミック基板に機械的な方法でビア開口部を形成する現在の方法では、このような電極パッド数の増大に対応することができなくなるものと考えられる。特にセラミック基板の場合、グリーンシートの焼成に伴う変形が避けられず、貫通ビアのピッチが小さくなると、基板の四隅部において貫通ビアがＬＳＩチップのパッド電極からずれてしまう等の問題が生じる。
【００１２】
このような事情で本発明の発明者は先に、一般的に広く使われ安価に入手できるシリコン単結基板を使い、これに多層配線構造を形成した後、ドライエッチングにより貫通口を形成し、形成された貫通口を導体で充填する工程により製造されるインターポーザ型回路基板を提案した。
【００１３】
図２（Ａ）〜４（Ｆ）は前記先の提案になる回路基板２０の製造工程を示す。
【００１４】
図２（Ａ）を参照するに、最初にＳｉ基板２１上に強誘電体キャパシタ２３の下部電極２３Ａ，強誘電体膜２３Ｂおよび上部電極２３Ｃが形成され、さらに図２（Ｂ）の工程において前記Ｓｉ基板２１上にポリイミドなどの層間絶縁膜２４，２５および配線パターン２６を含む多層配線構造２７が形成される。
【００１５】
さらに図２（Ｂ）の工程では前記Ｓｉ基板２１がドライエッチング法によりパターニングされ、前記Ｓｉ基板２１中に凹部２１Ａが形成される。このような深い凹部２１ＡをＳｉ基板中にドライエッチングにより形成する技術は、Ｄｅｅｐ ＲＩＥ技術としてすでに確立されている。
【００１６】
次に図３（Ｃ）の工程において図２（Ｂ）の構造上にＴＥＯＳなどを原料とするＣＶＤ法により絶縁膜２７を、前記絶縁膜２８が前記凹部２１Ａの側壁面および底面を覆うように形成し、さらに図３（Ｄ）の工程において前記図３（Ｃ）の構造上に、前記凹部２１Ａの表面を覆うようにＣｒ密着層およびＣｕシード層（図示せず）をスパッタリングにより形成し、引き続き電解めっきを行うことにより、前記凹部２１Ａを充填するように、Ｃｕビアプラグ２８が形成される。
【００１７】
さらに図４（Ｅ）の工程において前記Ｓｉ基板２１の裏面ないし下面が研削およびドライエッチングされ、前記Ｓｉ基板２１の裏面において前記Ｃｕビアプラグ２８の底部を覆うＴＥＯＳ酸化膜などのＣＶＤ絶縁膜２７が露出した状態が得られる。
【００１８】
そこで、図４（Ｆ）の工程において、前記Ｓｉ基板２１の下面に露出している前記ＣＶＤ絶縁膜２７をドライエッチングあるいはウェットエッチングにより除去することにより、前記Ｓｉ基板２１の下面においてＣｕビアプラグ２８が露出して貫通ビアを構成する構造が得られる。
【００１９】
この図２（Ａ）〜図４（Ｆ）で説明した工程では、Ｃｕ層あるいはＣｕプラグを研磨する工程が不要で、貫通ビアを有し、しかも強誘電体キャパシタを多層配線構造中に含むインターポーザ型の回路基板を簡単かつ安価に得ることができる。
【００２０】
【特許文献１】特開２００１−１５６５４号公報
【００２１】
【発明が解決しようとする課題】
上記従来の提案になる回路基板では、図４（Ｆ）の工程において、Ｓｉ基板下面のＣＶＤ絶縁膜２７をＣＭＰ工程などの研磨工程ではなく、ドライエッチングあるいはウェットエッチングにより除去することで、Ｃｕプラグ２８が直接に研磨されることで生じる恐れのある金属汚染を回避しているが、ＣＶＤ絶縁膜がエッチングされることに伴って、図５に示す問題が生じることがある。
【００２２】
図５は、図４（Ｅ）の状態における前記Ｓｉ基板２１底面近傍の拡大断面図を示す。
【００２３】
図５を参照するに、前記Ｃｕ貫通ビア２８とＳｉ基板２１との間にはＣＶＤ絶縁膜２７が設けられており、さらに前記貫通ビア２８とＣＶＤ絶縁膜２７との間にはＣｕ／Ｃｒ構造のシード層が設けられているが、図４（Ｅ）のドライエッチング工程の結果、図５よりわかるようにＣＶＤ絶縁膜２７が前記Ｓｉ基板２１の下面において侵食され、典型的には１ミクロンを超える深い凹部２１Ｘが形成されている。このような凹部２１Ｘは欠陥となり、リーク電流の増大をもたらす。
【００２４】
先にも説明したように、前記凹部２１Ｘは図４（Ｅ）の工程においてＳｉ基板２１下部のドライエッチングの際に生じるが、これはＴＥＯＳ絶縁膜などのＣＶＤ絶縁膜２７がＣＶＤ原料に起因するＣＨ基やＨ２Ｏを含んでおり、このためＳｉ基板に適用されるドライエッチングレシピに対して十分な耐性を欠いていることに起因すると考えられる。
【００２５】
また図２（Ａ）〜４（Ｆ）の工程では、研磨工程が含まれないため安価にプロセスを行うことが可能ではあるが、図４（Ｆ）の構造よりわかるようにビアプラグ２８が回路基板上に突出して形成され、これに伴い回路基板表面に段差が発生する。この段差は数十ミクロンに達することがある。このため、前記回路基板上において多層配線構造を形成しようとすると、かかるビアプラグ２８を避けて形成する必要があり、配線の自由度が制限されてしまう。
【００２６】
そこで、本発明は上記の課題を解決した、新規で有用な回路基板およびその製造方法を提供することを概括的課題とする。
【００２７】
本発明のより具体的な課題は、Ｓｉ基板中に貫通ビアを有する回路基板において、貫通ビアとＳｉ基板との間に、Ｓｉ基板の下面に対して行われるドライエッチングに対して優れた耐性を有する絶縁膜を形成することのできる回路基板の製造方法、およびかかる製造方法により製造された回路基板を提供することにある。
【００２８】
本発明の他の課題は、Ｓｉ基板中に貫通ビアを有する回路基板において、貫通ビアとＳｉ基板との間に高品質絶縁膜を有し、さらに前記Ｓｉ基板上に前記貫通ビアを覆うように多層配線構造を有する回路基板を提供することにある。
【００２９】
【課題を解決するための手段】
本発明は上記の課題を、Ｓｉ基板と、前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアホール中を充填するビアプラグと、前記前記Ｓｉ基板と前記ビアプラグとの間に形成された絶縁膜とよりなる回路基板において、前記絶縁膜は熱酸化膜よりなり、前記絶縁膜は前記ビアホールの側壁面と前記ビアホールの上面とを覆うことを特徴とする回路基板により、解決する。
【００３０】
本発明はまた上記の課題を、Ｓｉ基板と、前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアプラグとを備えた回路基板の製造方法であって、前記Ｓｉ基板中に、前記Ｓｉ基板の上面から前記ビアプラグに対応して凹部を形成する工程と、前記Ｓｉ基板の表面を熱酸化し、前記Ｓｉ基板の上面および前記凹部の表面を連続して覆う熱酸化膜を形成する工程と、前記凹部を導体で充填し、前記凹部中に導体プラグを形成する工程と、前記Ｓｉ基板の上面を平坦化し、前記Ｓｉ基板上面から前記導体を除去する工程と、前記平坦化された上面に多層配線構造を形成する工程と、前記Ｓｉ基板の下面からＳｉを除去し、前記導体プラグの下端部を露出することにより、前記ビアプラグを形成する工程とよりなることを特徴とする回路基板の製造方法により、解決する。
【００３１】
本発明によれば、前記回路基板を構成するＳｉ基板中においてビアプラグとＳｉ基板との間の絶縁を高品質の熱酸化膜で実現しているため、Ｓｉ基板の下面をエッチングしてビアプラグ下端部を露出する工程において前記熱酸化膜が侵食されることがなく、従来問題となっていた欠陥発生の問題を回避することができる。また本発明によれば、Ｓｉ基板中に形成されたビアホールを導体で充填し導体プラグを形成した後、Ｓｉ基板表面から前記導体を除去するのに伴って平坦化がなされるため、前記Ｓｉ基板表面に、前記導体プラグを覆うように多層配線構造を形成することが可能である。すなわち、本発明による回路基板では、導体プラグを含む電流路が回路基板の下端面から上端面まで一直線に延在する必要がなく、様々な配線パターンを多層配線構造中に形成することが可能である。
【００３２】
【発明の実施の形態】
［第１実施例］
図６（Ａ）〜図１１（Ｍ）は、本発明の第１実施例によるインターポーザ型回路基板４０の製造工程を示す。
【００３３】
図６（Ａ）を参照するに、Ｓｉ基板４１上にはいわゆるＤｅｅｐ ＲＩＥの技術を使って各々径が５０μｍで深さが１５０μｍの凹部４１Ａ〜４１Ｄが、２２３μｍのピッチで形成され、図６（Ｂ）の工程において図６（Ａ）の構造をウェット熱酸化処理し、前記Ｓｉ基板４１上に、前記凹部４１Ａ〜４１Ｄの表面を連続して覆うように厚さが１ミクロン程度の熱酸化膜４２を形成する。このようにしてＤｅｅｐＲＩＥプロセスで形成された凹部４１Ａ〜４１Ｄは、アスペクト比が非常に大きいにもかかわらず、ほぼ垂直な側壁面と平坦な底面とを特徴とする。
【００３４】
次に図６（Ｃ）の工程において図６（Ｂ）の構造上に、図示は省略するがＣｒ層とＣｕ層とをスパッタリングにより、それぞれ８０ｎｍおよび８００ｎｍの厚さに順次形成し、さらに電解めっきを行うことにより、前記凹部４１Ａ〜４１ＤをＣｕ層４３により充填する。
【００３５】
さらに図７（Ｄ）の工程において前記Ｓｉ基板４１表面の熱酸化膜４２をストッパに化学機械研磨（ＣＭＰ）処理を行い、前記熱酸化膜４２上のＣｕ層４３を除去し、前記凹部４１Ａ〜４１Ｄにそれぞれ対応してＣｕプラグ４３Ａ〜４３Ｄを形成する。
【００３６】
次に図７（Ｅ）の工程において図７（Ｄ）の構造上に一様に、キャパシタ下部電極層４４ａとキャパシタ絶縁膜４４ｂとキャパシタ上部電極層４４ｃとが順次堆積され、さらにこれを酸素雰囲気中、７００〜８００℃の温度で急速熱処理した後、図７（Ｆ）の工程でパターニングを行い、高誘電体キャパシタ４４Ａ〜４４Ｄが、前記Ｃｕプラグ４３Ａ〜４３Ｄに対応してそれぞれ形成される。図７（Ｅ）の工程において、前記下部電極４４ａはＴｉＯ２膜を５０ｎｍの厚さにスパッタリングにより形成した後、Ｐｔ膜を１００ｎｍの厚さにスパッタリングすることで形成され、一方前記キャパシタ絶縁膜４４ｂはＢａ（Ｓｒ，Ｔｉ）Ｏ３（ＢＳＴ）膜をスパッタリングにより１００ｎｍの膜厚に形成することで形成され、前記上部電極層４４ｃは、Ｐｔ膜を１００ｎｍの膜厚にスパッタリングすることで形成される。前記酸素雰囲気中での熱処理は、前記キャパシタ絶縁膜４４ｂの形成直後に行うのが好ましい。
【００３７】
図７（Ｆ）のパターニングの結果、前記Ｃｕプラグ４３Ｂおよび４３Ｄは露出されるが、前記Ｃｕプラグ４３Ａおよび４３Ｃは前記下部電極層４４ｃで覆われており、ブラインドビアを形成する。
【００３８】
次に図８（Ｇ）の工程において図７（Ｆ）の構造上に前記キャパシタ４３Ａ〜４３Ｄを覆うようにポリイミド膜４５が層間絶縁膜として形成され、さらにこれをパターニングすることにより、前記Ｃｕプラグ４３Ａ〜４３Ｄにそれぞれ対応して、前記層間絶縁膜４５中に開口部４５Ａ〜４５Ｄが形成される。また前記パターニングに伴い、前記層間絶縁膜４５中には前記キャパシタ４４Ｂの上部電極４４ｃを露出する開口部４５Ｅおよび前記キャパシタ４４Ｄの上部電極４４ｃを露出する開口部４５Ｆが形成されている。
【００３９】
次に図８（Ｈ）の工程において図８（Ｇ）の構造上にＣｕ層４６を、図示を省略したシード層を介して電解めっきにより、前記Ｃｕ層４６が前記開口部４５Ａ〜４５Ｆを充填するように形成し、さらに図９（Ｉ）の工程においてＣＭＰ法により、前記ポリイミド層間絶縁膜４５上の余ったＣｕ層を除去し、配線パターン４６Ａ〜４６Ｆを形成する。
【００４０】
次に図９（Ｊ）の工程において図９（Ｉ）の構造上に次の配線層４７Ａ，４７Ｂを保持するポリイミド膜４７を次の層間絶縁膜として形成し、さらに前記層間絶縁膜４７上に配線パターン４８Ａ，４８Ｂなどを保持するポリイミド膜４８を、次の層間絶縁膜として形成する。
【００４１】
本発明では前記Ｓｉ基板４１の上面がＣｕプラグ４３Ａ〜４３Ｄを形成する際にＣＭＰ法により平坦化されているため、このように多数の層間絶縁膜を積層して多層配線構造を形成しても、配線が途切れるなどの問題が生じることがない。
【００４２】
さらに図１０（Ｋ）の工程において、前記Ｓｉ基板４１の下面が研削され、さらにドライエッチングを行うことにより、図１０（Ｋ）に示すように前記Ｓｉ基板４１の下面において前記Ｃｕプラグ４３Ａ〜４３Ｄの下端部を覆う熱酸化膜４２が露出した状態が得られる。
【００４３】
図１０（Ｋ）の状態では、前記絶縁膜４２が高品質の熱酸化膜であるため、Ｓｉのエッチングレシピによるドライエッチングに対して十分は選択性を有しており、先に図５で説明したような欠陥が生じることはない。
【００４４】
さらに図１０（Ｌ）の工程において前記Ｓｉ基板４１下面に露出した熱酸化膜４２が除去され、Ｃｕプラグ４３Ａ〜４３Ｄの下端部が露出される。この工程により、前記Ｃｕプラグ４３Ａ〜４３Ｄの各々は、前記Ｓｉ基板中を上面から下面まで連続して延在する貫通ビアを形成する。
【００４５】
最後に図１１（Ｍ）の工程において、前記Ｓｉ基板４１の下面に前記Ｃｕビアプラグ４３Ａ〜４３Ｄを露出するように樹脂などの絶縁膜４９を形成する。
【００４６】
このようにして形成された回路基板４０では、先にも説明したようにＣｕ貫通ビア４３Ａ〜４３ＤとＳｉ基板４１との間の絶縁を熱酸化膜４２で行っているため、図１０（Ｋ）のＳｉ基板４１下面のドライエッチングあるいはウェットエッチングプロセスにおいて絶縁膜４２が侵食されることがなく、図５で説明したＣＶＤ絶縁膜の侵食に伴うリーク電流増大の問題を回避することができる。
【００４７】
また熱酸化膜はＣＶＤ絶縁膜に比べて一般に不純物が少なく膜質が優れているため、図４（Ａ）〜（Ｄ）の例で説明した従来の回路基板に比べて絶縁膜４２を薄く形成することができ、これに伴い、前記Ｃｕビアプラグ４３Ａ〜４３Ｄの断面積を増大させることができる。また、前記Ｃｕビアプラグ４３Ａ〜４３Ｄの断面積を減少させることなく、ビアプラグ４３Ａ〜４３Ｄ相互の間隔を縮小することができる。
【００４８】
また、本発明では図７（Ｄ）の工程においてＳｉ基板４１の表面を、前記Ｓｉ基板４１表面を覆う熱酸化膜４２をストッパにＣＭＰ法により平坦化するため、基板４１の表面は平坦であり、前記Ｃｕビアプラグ４３Ａ〜４３Ｄを覆うように多層配線構造を形成することができる。これに伴い、前記回路基板上に複雑な配線パターンを自在に形成することが可能になる。
［第２実施例］
図１２は、前記回路基板４０を使って構成したＳＩＰ（システムインパッケージ）５０の例を示す。
【００４９】
図１２を参照するに、回路基板４０上にはアナログ回路チップ５１と論理回路チップ５２とＤＲＡＭチップ５３、フラッシュメモリチップ５４が実装されており、前記チップ５１〜５４を実装された回路基板４０は、先に図１で説明したように、情報処理装置のマザーボード上に実装される。
【００５０】
前記回路基板４０を使うことにより、基板４０を歩留まりよく製造することが可能になり、システムを前記回路基板４０上に容易に形成することができる。また前記回路基板４０上に容易に各チップを結ぶ配線パターンを、大きな自由度で形成することが可能になる。
［第３実施例］
図１３は、前記回路基板４０をＳｏＣ（システムオンチップ）構成のＬＳＩチップ６１と組み合わせて構成したシステム６０の例を示す。
【００５１】
図１３を参照するに、ＬＳＩチップ６１上にはモノリシックにフラッシュメモリ領域６１Ａ，ＤＲＡＭ領域６１Ｂ，アナログ回路領域６１Ｃ，論理回路領域６Ｄなどが形成されており、チップ内にシステムが収められている。
【００５２】
図１３の構成では、前記システムチップ６１が先の実施例で説明した回路基板４０上に実装されており、前記回路基板４０は、先の図１の構成と同様に情報処理装置のマザーボード上に実装されている。
【００５３】
図１３の構成では、システムのほぼ全体がチップ６１内に収まるためチップ６１の集積密度は非常に大きく、またチップ６１上には非常に多数の電極パッドが微細な間隔で形成されるが、先に説明したＣｕビアの絶縁に薄い熱酸化膜を使った回路基板４０を使うことにより、前記Ｃｕビアを微細な間隔で配列することが可能になり、このような高集積密度ＬＳＩと組み合わせてひとつのシステムを構成することが可能になる。
【００５４】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
【００５５】
（付記１） Ｓｉ基板と、
前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアホール中を充填するビアプラグと、
前記前記Ｓｉ基板と前記ビアプラグとの間に形成された絶縁膜とよりなる回路基板において、
前記絶縁膜は熱酸化膜よりなり、
前記絶縁膜は前記ビアホールの側壁面と前記ビアホールの上面とを覆うことを特徴とする回路基板。
【００５６】
（付記２） 前記絶縁膜は前記ビアホールの側壁面と前記ビアホールの上面とを連続して覆うことを特徴とする付記１記載の回路基板。
【００５７】
（付記３） さらに前記Ｓｉ基板の上面には、前記ビアプラグの上端部を覆うように、多層配線構造が形成されていることを特徴とする付記１または２記載の回路基板。
【００５８】
（付記４） 前記多層配線構造は、金属酸化物をキャパシタ絶縁膜として有するキャパシタを、前記ビアプラグに電気的に接続された状態で含むことを特徴とする付記１〜３のうち、いずれか一項記載の回路基板。
【００５９】
（付記５） 前記回路基板の上面は、前記ビアプラグの上端部とともに、平坦面を形成することを特徴とする付記１〜４のうち、いずれか一項記載の回路基板。
【００６０】
（付記６） Ｓｉ基板と、前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアプラグとを備えた回路基板の製造方法であって、
前記Ｓｉ基板中に、前記Ｓｉ基板の上面から前記ビアプラグに対応して凹部を形成する工程と、
前記Ｓｉ基板の表面を熱酸化し、前記Ｓｉ基板の上面および前記凹部の表面を連続して覆う熱酸化膜を形成する工程と、
前記凹部を導体で充填し、前記凹部中に導体プラグを形成する工程と、
前記Ｓｉ基板の上面を平坦化し、前記Ｓｉ基板上面から前記導体を除去する工程と、
前記平坦化された上面に多層配線構造を形成する工程と、
前記Ｓｉ基板の下面からＳｉを除去し、前記導体プラグの下端部を露出することにより、前記ビアプラグを形成する工程とよりなることを特徴とする回路基板の製造方法。
【００６１】
（付記７） 前記ビアプラグを形成する工程は、前記Ｓｉ基板の下面において、前記導体プラグの下端部を覆う熱酸化膜を露出する工程と、前記熱酸化膜をエッチングにより除去する工程とを含むことを特徴とする付記６記載の回路基板の製造方法。
【００６２】
（付記８） 前記ビアプラグを形成する工程は、前記熱酸化膜を露出する工程の後、前記熱酸化膜をエッチングにより除去する工程の前に、前記Ｓｉ基板の下面に絶縁膜を形成する工程と、前記絶縁膜をパターニングして前記ビアプラグの形成領域を露出する工程とを含むことを特徴とする付記７記載の回路基板の製造方法。
【００６３】
（付記９） 前記多層配線構造は、金属酸化物をキャパシタ絶縁膜として有するキャパシタを、前記導体プラグに電気的に接続して形成する工程を含むことを特徴とする付記６〜８のうち、いずれか一項記載の回路基板の製造方法。
【００６４】
【発明の効果】
本発明によれば、前記回路基板を構成するＳｉ基板中においてビアプラグとＳｉ基板との間の絶縁を高品質の熱酸化膜で実現しているため、Ｓｉ基板の下面をエッチングしてビアプラグ下端部を露出する工程において前記熱酸化膜が侵食されることがなく、従来問題となっていた欠陥発生の問題を回避することができる。また本発明によれば、Ｓｉ基板中に形成されたビアホールを導体で充填し導体プラグを形成した後、Ｓｉ基板表面から前記導体を除去するのに伴って平坦化がなされるため、前記Ｓｉ基板表面に、前記導体プラグを覆うように多層配線構造を形成することが可能である。また本発明の回路基板では、導体プラグとＳｉ基板との間の絶縁が高品質な熱酸化膜により実現されるため、ビアプラグを微細な間隔で配列することが可能になる。
【図面の簡単な説明】
【図１】従来のインターポーザ型基板の例を示す図である。
【図２】（Ａ）〜（Ｂ）は、先に提案されたインターポーザ型回路基板の製造工程を示す図（その１）である。
【図３】（Ｃ）〜（Ｄ）は、先に提案されたインターポーザ型回路基板の製造工程を示す図（その２）である。
【図４】（Ｅ）〜（Ｆ）は、先に提案されたインターポーザ型回路基板の製造工程を示す図（その３）である。
【図５】従来の技術の問題点を示す図である。
【図６】（Ａ）〜（Ｃ）は、本発明の第１実施例による回路基板の製造工程を示す図（その１）である。
【図７】（Ｄ）〜（Ｆ）は、本発明の第１実施例による回路基板の製造工程を示す図（その２）である。
【図８】（Ｇ）〜（Ｈ）は、本発明の第１実施例による回路基板の製造工程を示す図（その３）である。
【図９】（Ｉ）〜（Ｊ）は、本発明の第１実施例による回路基板の製造工程を示す図（その４）である。
【図１０】（Ｋ）〜（Ｌ）は、本発明の第１実施例による回路基板の製造工程を示す図（その５）である。
【図１１】（Ｍ）は、本発明の第１実施例による回路基板の製造工程を示す図（その６）である。
【図１２】本発明の第２実施例によるシステムの構成を示す図である。
【図１３】本発明の第３実施例によるシステムの構成を示す図である。
【符号の説明】
１ マザーボード
１Ａ，２Ａ，１１ａ 電極パッド
１Ｂ，２Ｂ はんだボール
２ ＬＳＩチップ
１０ 回路基板
１１ 基板
１１Ａ ビアプラグ
１２ 多層配線構造
１３ 下部電極
１４ 高誘電体膜
１５ 上部電極
２１，４１ シリコン基板
２１Ａ，４１Ｂ 凹部
２１Ｘ 欠陥
２３ 高誘電体キャパシタ
２３Ａ キャパシタ下部電極
２３Ｂ キャパシタ絶縁膜
２３Ｃ キャパシタ上部電極
２４，２５ ポリイミド絶縁膜
２６ 配線パターン
２７ ＴＥＯＳ酸化膜
２８ Ｃｕビアプラグ
４２ 熱酸化膜
４３，４６ Ｃｕ層
４３Ａ〜４３Ｄ Ｃｕプラグ
４４Ａ〜４４Ｄ 高誘電体キャパシタ
４４ａ 下部電極
４４ｂ 高誘電体膜
４４ｃ 上部電極
４５，４７，４８ ポリイミド層間絶縁膜
４６Ａ〜４６Ｅ，４８Ａ，４８Ｂ 配線パターン
４９ 樹脂膜
５０ システムインパッケージ
５１ アナログ回路チップ
５２ 論理チップ
５３ ＤＲＡＭチップ
５４ フラッシュメモリチップ
６０ システムオンチップ
６１Ａ フラッシュメモリ領域
６１Ｂ ＤＲＡＭ領域
６１Ｃ アナログ回路領域
６１Ｄ 論理回路領域
【発明の属する技術分野】
本発明は一般に回路基板に係り、特に貫通配線パターンを有する回路基板に関する。
【０００２】
コンピュータをはじめとする近年の高性能情報処理装置においては、ＬＳＩチップなどの半導体素子を情報処理装置の配線基板（いわゆるマザーボード）上に実装するのに実装回路基板が使われている。
【０００３】
典型的な実装回路基板は上面にＬＳＩチップと接続されるパッド電極を、また下面に配線基板に接続されるパッド電極を有し、前記上面のパッド電極と下面のパッド電極とが、前記実装回路基板中を延在する貫通配線パターン（いわゆる貫通ビア）により接続される。このような構成により、実装回路基板中の配線長が最小化され、信号遅延の問題を最小化することができる。このような、形式の実装回路基板をインターポーザ基板と称する。
【０００４】
また、このような実装回路基板は一般に高誘電体キャパシタなどの大容量キャパシタを備えており、ＬＳＩチップの高速動作に伴う例えば電源電圧の変動などに起因するノイズを除去する。
【０００５】
【従来の技術】
図１は、かかる従来のインターポーザ型回路基板１０の構成を示す。
【０００６】
図１を参照するに、インターポーザ型回路基板１０は配線パターン１Ａを担持する配線基板１と電極パッド２Ａを担持するＬＳＩチップ２との間に設けられ、前記回路基板１０は、前記配線基板１上の配線パターン１Ａにはんだボール１Ｂを介して、また前記ＬＳＩチップ２上の電極パッド２Ａにはんだボール２Ｂを解して接続されている。
【０００７】
前記回路基板１０は多数の貫通ビア１１Ａが形成されたビア基板１１と、前記ビア基板１１上に形成され、強誘電体キャパシタを含む多層配線構造１２とよりなり、前記貫通ビア１１Ａの各々は前記ビア基板１１中を上面から下面まで延在し、前記下面において電極パッド１１ａを介して前記はんだボール２Ｂに接続されている。
【０００８】
一方、前記多層配線構造１２は、高誘電体キャパシタを構成する下部電極１３、強誘電体膜１４および上部電極１５を含み、さらに前記はんだボール２Ｂと接続されるパッド電極２ｂを担持している。
【０００９】
一般の回路基板では、基板は樹脂基板あるいはセラミック基板を使って形成されているが、樹脂基板を使う場合には、高誘電体キャパシタなどの受動素子を形成する際の熱によりガス放出や基板溶解などの問題が生じるため、インターポーザ型の実装回路基板では、前記ビア基板１１として主にセラミック基板を使っている。高誘電体キャパシタや強誘電体キャパシタはキャパシタ絶縁膜としてＴａ２Ｏ５などの金属酸化物を使うが、これらの金属酸化物は容易に酸素欠損を生じるため、酸素雰囲気中での高温熱処理が不可欠である。
【００１０】
セラミック基板を使ってインターポーザ型の実装回路基板を形成する際には、セラミックのグリーンシートに多数の貫通口をパンチングにより形成し、これをＣｕなどの導体で充填した後、前記ビア基板１１上に多層配線構造１２を形成するが、先にも説明したように前記多層配線構造１２中には酸素雰囲気中での熱処理を必要とする高誘電体キャパシタが含まれるため、前記ビア基板１１中の貫通ビアが酸化するなどの困難な問題が生じる。
【００１１】
また、将来のＬＳＩチップでは微細化およびプロセッサ機能の増強に伴って電極パッドの数が飛躍的に増大すると考えられ、セラミック基板に機械的な方法でビア開口部を形成する現在の方法では、このような電極パッド数の増大に対応することができなくなるものと考えられる。特にセラミック基板の場合、グリーンシートの焼成に伴う変形が避けられず、貫通ビアのピッチが小さくなると、基板の四隅部において貫通ビアがＬＳＩチップのパッド電極からずれてしまう等の問題が生じる。
【００１２】
このような事情で本発明の発明者は先に、一般的に広く使われ安価に入手できるシリコン単結基板を使い、これに多層配線構造を形成した後、ドライエッチングにより貫通口を形成し、形成された貫通口を導体で充填する工程により製造されるインターポーザ型回路基板を提案した。
【００１３】
図２（Ａ）〜４（Ｆ）は前記先の提案になる回路基板２０の製造工程を示す。
【００１４】
図２（Ａ）を参照するに、最初にＳｉ基板２１上に強誘電体キャパシタ２３の下部電極２３Ａ，強誘電体膜２３Ｂおよび上部電極２３Ｃが形成され、さらに図２（Ｂ）の工程において前記Ｓｉ基板２１上にポリイミドなどの層間絶縁膜２４，２５および配線パターン２６を含む多層配線構造２７が形成される。
【００１５】
さらに図２（Ｂ）の工程では前記Ｓｉ基板２１がドライエッチング法によりパターニングされ、前記Ｓｉ基板２１中に凹部２１Ａが形成される。このような深い凹部２１ＡをＳｉ基板中にドライエッチングにより形成する技術は、Ｄｅｅｐ ＲＩＥ技術としてすでに確立されている。
【００１６】
次に図３（Ｃ）の工程において図２（Ｂ）の構造上にＴＥＯＳなどを原料とするＣＶＤ法により絶縁膜２７を、前記絶縁膜２８が前記凹部２１Ａの側壁面および底面を覆うように形成し、さらに図３（Ｄ）の工程において前記図３（Ｃ）の構造上に、前記凹部２１Ａの表面を覆うようにＣｒ密着層およびＣｕシード層（図示せず）をスパッタリングにより形成し、引き続き電解めっきを行うことにより、前記凹部２１Ａを充填するように、Ｃｕビアプラグ２８が形成される。
【００１７】
さらに図４（Ｅ）の工程において前記Ｓｉ基板２１の裏面ないし下面が研削およびドライエッチングされ、前記Ｓｉ基板２１の裏面において前記Ｃｕビアプラグ２８の底部を覆うＴＥＯＳ酸化膜などのＣＶＤ絶縁膜２７が露出した状態が得られる。
【００１８】
そこで、図４（Ｆ）の工程において、前記Ｓｉ基板２１の下面に露出している前記ＣＶＤ絶縁膜２７をドライエッチングあるいはウェットエッチングにより除去することにより、前記Ｓｉ基板２１の下面においてＣｕビアプラグ２８が露出して貫通ビアを構成する構造が得られる。
【００１９】
この図２（Ａ）〜図４（Ｆ）で説明した工程では、Ｃｕ層あるいはＣｕプラグを研磨する工程が不要で、貫通ビアを有し、しかも強誘電体キャパシタを多層配線構造中に含むインターポーザ型の回路基板を簡単かつ安価に得ることができる。
【００２０】
【特許文献１】特開２００１−１５６５４号公報
【００２１】
【発明が解決しようとする課題】
上記従来の提案になる回路基板では、図４（Ｆ）の工程において、Ｓｉ基板下面のＣＶＤ絶縁膜２７をＣＭＰ工程などの研磨工程ではなく、ドライエッチングあるいはウェットエッチングにより除去することで、Ｃｕプラグ２８が直接に研磨されることで生じる恐れのある金属汚染を回避しているが、ＣＶＤ絶縁膜がエッチングされることに伴って、図５に示す問題が生じることがある。
【００２２】
図５は、図４（Ｅ）の状態における前記Ｓｉ基板２１底面近傍の拡大断面図を示す。
【００２３】
図５を参照するに、前記Ｃｕ貫通ビア２８とＳｉ基板２１との間にはＣＶＤ絶縁膜２７が設けられており、さらに前記貫通ビア２８とＣＶＤ絶縁膜２７との間にはＣｕ／Ｃｒ構造のシード層が設けられているが、図４（Ｅ）のドライエッチング工程の結果、図５よりわかるようにＣＶＤ絶縁膜２７が前記Ｓｉ基板２１の下面において侵食され、典型的には１ミクロンを超える深い凹部２１Ｘが形成されている。このような凹部２１Ｘは欠陥となり、リーク電流の増大をもたらす。
【００２４】
先にも説明したように、前記凹部２１Ｘは図４（Ｅ）の工程においてＳｉ基板２１下部のドライエッチングの際に生じるが、これはＴＥＯＳ絶縁膜などのＣＶＤ絶縁膜２７がＣＶＤ原料に起因するＣＨ基やＨ２Ｏを含んでおり、このためＳｉ基板に適用されるドライエッチングレシピに対して十分な耐性を欠いていることに起因すると考えられる。
【００２５】
また図２（Ａ）〜４（Ｆ）の工程では、研磨工程が含まれないため安価にプロセスを行うことが可能ではあるが、図４（Ｆ）の構造よりわかるようにビアプラグ２８が回路基板上に突出して形成され、これに伴い回路基板表面に段差が発生する。この段差は数十ミクロンに達することがある。このため、前記回路基板上において多層配線構造を形成しようとすると、かかるビアプラグ２８を避けて形成する必要があり、配線の自由度が制限されてしまう。
【００２６】
そこで、本発明は上記の課題を解決した、新規で有用な回路基板およびその製造方法を提供することを概括的課題とする。
【００２７】
本発明のより具体的な課題は、Ｓｉ基板中に貫通ビアを有する回路基板において、貫通ビアとＳｉ基板との間に、Ｓｉ基板の下面に対して行われるドライエッチングに対して優れた耐性を有する絶縁膜を形成することのできる回路基板の製造方法、およびかかる製造方法により製造された回路基板を提供することにある。
【００２８】
本発明の他の課題は、Ｓｉ基板中に貫通ビアを有する回路基板において、貫通ビアとＳｉ基板との間に高品質絶縁膜を有し、さらに前記Ｓｉ基板上に前記貫通ビアを覆うように多層配線構造を有する回路基板を提供することにある。
【００２９】
【課題を解決するための手段】
本発明は上記の課題を、Ｓｉ基板と、前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアホール中を充填するビアプラグと、前記前記Ｓｉ基板と前記ビアプラグとの間に形成された絶縁膜とよりなる回路基板において、前記絶縁膜は熱酸化膜よりなり、前記絶縁膜は前記ビアホールの側壁面と前記ビアホールの上面とを覆うことを特徴とする回路基板により、解決する。
【００３０】
本発明はまた上記の課題を、Ｓｉ基板と、前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアプラグとを備えた回路基板の製造方法であって、前記Ｓｉ基板中に、前記Ｓｉ基板の上面から前記ビアプラグに対応して凹部を形成する工程と、前記Ｓｉ基板の表面を熱酸化し、前記Ｓｉ基板の上面および前記凹部の表面を連続して覆う熱酸化膜を形成する工程と、前記凹部を導体で充填し、前記凹部中に導体プラグを形成する工程と、前記Ｓｉ基板の上面を平坦化し、前記Ｓｉ基板上面から前記導体を除去する工程と、前記平坦化された上面に多層配線構造を形成する工程と、前記Ｓｉ基板の下面からＳｉを除去し、前記導体プラグの下端部を露出することにより、前記ビアプラグを形成する工程とよりなることを特徴とする回路基板の製造方法により、解決する。
【００３１】
本発明によれば、前記回路基板を構成するＳｉ基板中においてビアプラグとＳｉ基板との間の絶縁を高品質の熱酸化膜で実現しているため、Ｓｉ基板の下面をエッチングしてビアプラグ下端部を露出する工程において前記熱酸化膜が侵食されることがなく、従来問題となっていた欠陥発生の問題を回避することができる。また本発明によれば、Ｓｉ基板中に形成されたビアホールを導体で充填し導体プラグを形成した後、Ｓｉ基板表面から前記導体を除去するのに伴って平坦化がなされるため、前記Ｓｉ基板表面に、前記導体プラグを覆うように多層配線構造を形成することが可能である。すなわち、本発明による回路基板では、導体プラグを含む電流路が回路基板の下端面から上端面まで一直線に延在する必要がなく、様々な配線パターンを多層配線構造中に形成することが可能である。
【００３２】
【発明の実施の形態】
［第１実施例］
図６（Ａ）〜図１１（Ｍ）は、本発明の第１実施例によるインターポーザ型回路基板４０の製造工程を示す。
【００３３】
図６（Ａ）を参照するに、Ｓｉ基板４１上にはいわゆるＤｅｅｐ ＲＩＥの技術を使って各々径が５０μｍで深さが１５０μｍの凹部４１Ａ〜４１Ｄが、２２３μｍのピッチで形成され、図６（Ｂ）の工程において図６（Ａ）の構造をウェット熱酸化処理し、前記Ｓｉ基板４１上に、前記凹部４１Ａ〜４１Ｄの表面を連続して覆うように厚さが１ミクロン程度の熱酸化膜４２を形成する。このようにしてＤｅｅｐＲＩＥプロセスで形成された凹部４１Ａ〜４１Ｄは、アスペクト比が非常に大きいにもかかわらず、ほぼ垂直な側壁面と平坦な底面とを特徴とする。
【００３４】
次に図６（Ｃ）の工程において図６（Ｂ）の構造上に、図示は省略するがＣｒ層とＣｕ層とをスパッタリングにより、それぞれ８０ｎｍおよび８００ｎｍの厚さに順次形成し、さらに電解めっきを行うことにより、前記凹部４１Ａ〜４１ＤをＣｕ層４３により充填する。
【００３５】
さらに図７（Ｄ）の工程において前記Ｓｉ基板４１表面の熱酸化膜４２をストッパに化学機械研磨（ＣＭＰ）処理を行い、前記熱酸化膜４２上のＣｕ層４３を除去し、前記凹部４１Ａ〜４１Ｄにそれぞれ対応してＣｕプラグ４３Ａ〜４３Ｄを形成する。
【００３６】
次に図７（Ｅ）の工程において図７（Ｄ）の構造上に一様に、キャパシタ下部電極層４４ａとキャパシタ絶縁膜４４ｂとキャパシタ上部電極層４４ｃとが順次堆積され、さらにこれを酸素雰囲気中、７００〜８００℃の温度で急速熱処理した後、図７（Ｆ）の工程でパターニングを行い、高誘電体キャパシタ４４Ａ〜４４Ｄが、前記Ｃｕプラグ４３Ａ〜４３Ｄに対応してそれぞれ形成される。図７（Ｅ）の工程において、前記下部電極４４ａはＴｉＯ２膜を５０ｎｍの厚さにスパッタリングにより形成した後、Ｐｔ膜を１００ｎｍの厚さにスパッタリングすることで形成され、一方前記キャパシタ絶縁膜４４ｂはＢａ（Ｓｒ，Ｔｉ）Ｏ３（ＢＳＴ）膜をスパッタリングにより１００ｎｍの膜厚に形成することで形成され、前記上部電極層４４ｃは、Ｐｔ膜を１００ｎｍの膜厚にスパッタリングすることで形成される。前記酸素雰囲気中での熱処理は、前記キャパシタ絶縁膜４４ｂの形成直後に行うのが好ましい。
【００３７】
図７（Ｆ）のパターニングの結果、前記Ｃｕプラグ４３Ｂおよび４３Ｄは露出されるが、前記Ｃｕプラグ４３Ａおよび４３Ｃは前記下部電極層４４ｃで覆われており、ブラインドビアを形成する。
【００３８】
次に図８（Ｇ）の工程において図７（Ｆ）の構造上に前記キャパシタ４３Ａ〜４３Ｄを覆うようにポリイミド膜４５が層間絶縁膜として形成され、さらにこれをパターニングすることにより、前記Ｃｕプラグ４３Ａ〜４３Ｄにそれぞれ対応して、前記層間絶縁膜４５中に開口部４５Ａ〜４５Ｄが形成される。また前記パターニングに伴い、前記層間絶縁膜４５中には前記キャパシタ４４Ｂの上部電極４４ｃを露出する開口部４５Ｅおよび前記キャパシタ４４Ｄの上部電極４４ｃを露出する開口部４５Ｆが形成されている。
【００３９】
次に図８（Ｈ）の工程において図８（Ｇ）の構造上にＣｕ層４６を、図示を省略したシード層を介して電解めっきにより、前記Ｃｕ層４６が前記開口部４５Ａ〜４５Ｆを充填するように形成し、さらに図９（Ｉ）の工程においてＣＭＰ法により、前記ポリイミド層間絶縁膜４５上の余ったＣｕ層を除去し、配線パターン４６Ａ〜４６Ｆを形成する。
【００４０】
次に図９（Ｊ）の工程において図９（Ｉ）の構造上に次の配線層４７Ａ，４７Ｂを保持するポリイミド膜４７を次の層間絶縁膜として形成し、さらに前記層間絶縁膜４７上に配線パターン４８Ａ，４８Ｂなどを保持するポリイミド膜４８を、次の層間絶縁膜として形成する。
【００４１】
本発明では前記Ｓｉ基板４１の上面がＣｕプラグ４３Ａ〜４３Ｄを形成する際にＣＭＰ法により平坦化されているため、このように多数の層間絶縁膜を積層して多層配線構造を形成しても、配線が途切れるなどの問題が生じることがない。
【００４２】
さらに図１０（Ｋ）の工程において、前記Ｓｉ基板４１の下面が研削され、さらにドライエッチングを行うことにより、図１０（Ｋ）に示すように前記Ｓｉ基板４１の下面において前記Ｃｕプラグ４３Ａ〜４３Ｄの下端部を覆う熱酸化膜４２が露出した状態が得られる。
【００４３】
図１０（Ｋ）の状態では、前記絶縁膜４２が高品質の熱酸化膜であるため、Ｓｉのエッチングレシピによるドライエッチングに対して十分は選択性を有しており、先に図５で説明したような欠陥が生じることはない。
【００４４】
さらに図１０（Ｌ）の工程において前記Ｓｉ基板４１下面に露出した熱酸化膜４２が除去され、Ｃｕプラグ４３Ａ〜４３Ｄの下端部が露出される。この工程により、前記Ｃｕプラグ４３Ａ〜４３Ｄの各々は、前記Ｓｉ基板中を上面から下面まで連続して延在する貫通ビアを形成する。
【００４５】
最後に図１１（Ｍ）の工程において、前記Ｓｉ基板４１の下面に前記Ｃｕビアプラグ４３Ａ〜４３Ｄを露出するように樹脂などの絶縁膜４９を形成する。
【００４６】
このようにして形成された回路基板４０では、先にも説明したようにＣｕ貫通ビア４３Ａ〜４３ＤとＳｉ基板４１との間の絶縁を熱酸化膜４２で行っているため、図１０（Ｋ）のＳｉ基板４１下面のドライエッチングあるいはウェットエッチングプロセスにおいて絶縁膜４２が侵食されることがなく、図５で説明したＣＶＤ絶縁膜の侵食に伴うリーク電流増大の問題を回避することができる。
【００４７】
また熱酸化膜はＣＶＤ絶縁膜に比べて一般に不純物が少なく膜質が優れているため、図４（Ａ）〜（Ｄ）の例で説明した従来の回路基板に比べて絶縁膜４２を薄く形成することができ、これに伴い、前記Ｃｕビアプラグ４３Ａ〜４３Ｄの断面積を増大させることができる。また、前記Ｃｕビアプラグ４３Ａ〜４３Ｄの断面積を減少させることなく、ビアプラグ４３Ａ〜４３Ｄ相互の間隔を縮小することができる。
【００４８】
また、本発明では図７（Ｄ）の工程においてＳｉ基板４１の表面を、前記Ｓｉ基板４１表面を覆う熱酸化膜４２をストッパにＣＭＰ法により平坦化するため、基板４１の表面は平坦であり、前記Ｃｕビアプラグ４３Ａ〜４３Ｄを覆うように多層配線構造を形成することができる。これに伴い、前記回路基板上に複雑な配線パターンを自在に形成することが可能になる。
［第２実施例］
図１２は、前記回路基板４０を使って構成したＳＩＰ（システムインパッケージ）５０の例を示す。
【００４９】
図１２を参照するに、回路基板４０上にはアナログ回路チップ５１と論理回路チップ５２とＤＲＡＭチップ５３、フラッシュメモリチップ５４が実装されており、前記チップ５１〜５４を実装された回路基板４０は、先に図１で説明したように、情報処理装置のマザーボード上に実装される。
【００５０】
前記回路基板４０を使うことにより、基板４０を歩留まりよく製造することが可能になり、システムを前記回路基板４０上に容易に形成することができる。また前記回路基板４０上に容易に各チップを結ぶ配線パターンを、大きな自由度で形成することが可能になる。
［第３実施例］
図１３は、前記回路基板４０をＳｏＣ（システムオンチップ）構成のＬＳＩチップ６１と組み合わせて構成したシステム６０の例を示す。
【００５１】
図１３を参照するに、ＬＳＩチップ６１上にはモノリシックにフラッシュメモリ領域６１Ａ，ＤＲＡＭ領域６１Ｂ，アナログ回路領域６１Ｃ，論理回路領域６Ｄなどが形成されており、チップ内にシステムが収められている。
【００５２】
図１３の構成では、前記システムチップ６１が先の実施例で説明した回路基板４０上に実装されており、前記回路基板４０は、先の図１の構成と同様に情報処理装置のマザーボード上に実装されている。
【００５３】
図１３の構成では、システムのほぼ全体がチップ６１内に収まるためチップ６１の集積密度は非常に大きく、またチップ６１上には非常に多数の電極パッドが微細な間隔で形成されるが、先に説明したＣｕビアの絶縁に薄い熱酸化膜を使った回路基板４０を使うことにより、前記Ｃｕビアを微細な間隔で配列することが可能になり、このような高集積密度ＬＳＩと組み合わせてひとつのシステムを構成することが可能になる。
【００５４】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
【００５５】
（付記１） Ｓｉ基板と、
前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアホール中を充填するビアプラグと、
前記前記Ｓｉ基板と前記ビアプラグとの間に形成された絶縁膜とよりなる回路基板において、
前記絶縁膜は熱酸化膜よりなり、
前記絶縁膜は前記ビアホールの側壁面と前記ビアホールの上面とを覆うことを特徴とする回路基板。
【００５６】
（付記２） 前記絶縁膜は前記ビアホールの側壁面と前記ビアホールの上面とを連続して覆うことを特徴とする付記１記載の回路基板。
【００５７】
（付記３） さらに前記Ｓｉ基板の上面には、前記ビアプラグの上端部を覆うように、多層配線構造が形成されていることを特徴とする付記１または２記載の回路基板。
【００５８】
（付記４） 前記多層配線構造は、金属酸化物をキャパシタ絶縁膜として有するキャパシタを、前記ビアプラグに電気的に接続された状態で含むことを特徴とする付記１〜３のうち、いずれか一項記載の回路基板。
【００５９】
（付記５） 前記回路基板の上面は、前記ビアプラグの上端部とともに、平坦面を形成することを特徴とする付記１〜４のうち、いずれか一項記載の回路基板。
【００６０】
（付記６） Ｓｉ基板と、前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアプラグとを備えた回路基板の製造方法であって、
前記Ｓｉ基板中に、前記Ｓｉ基板の上面から前記ビアプラグに対応して凹部を形成する工程と、
前記Ｓｉ基板の表面を熱酸化し、前記Ｓｉ基板の上面および前記凹部の表面を連続して覆う熱酸化膜を形成する工程と、
前記凹部を導体で充填し、前記凹部中に導体プラグを形成する工程と、
前記Ｓｉ基板の上面を平坦化し、前記Ｓｉ基板上面から前記導体を除去する工程と、
前記平坦化された上面に多層配線構造を形成する工程と、
前記Ｓｉ基板の下面からＳｉを除去し、前記導体プラグの下端部を露出することにより、前記ビアプラグを形成する工程とよりなることを特徴とする回路基板の製造方法。
【００６１】
（付記７） 前記ビアプラグを形成する工程は、前記Ｓｉ基板の下面において、前記導体プラグの下端部を覆う熱酸化膜を露出する工程と、前記熱酸化膜をエッチングにより除去する工程とを含むことを特徴とする付記６記載の回路基板の製造方法。
【００６２】
（付記８） 前記ビアプラグを形成する工程は、前記熱酸化膜を露出する工程の後、前記熱酸化膜をエッチングにより除去する工程の前に、前記Ｓｉ基板の下面に絶縁膜を形成する工程と、前記絶縁膜をパターニングして前記ビアプラグの形成領域を露出する工程とを含むことを特徴とする付記７記載の回路基板の製造方法。
【００６３】
（付記９） 前記多層配線構造は、金属酸化物をキャパシタ絶縁膜として有するキャパシタを、前記導体プラグに電気的に接続して形成する工程を含むことを特徴とする付記６〜８のうち、いずれか一項記載の回路基板の製造方法。
【００６４】
【発明の効果】
本発明によれば、前記回路基板を構成するＳｉ基板中においてビアプラグとＳｉ基板との間の絶縁を高品質の熱酸化膜で実現しているため、Ｓｉ基板の下面をエッチングしてビアプラグ下端部を露出する工程において前記熱酸化膜が侵食されることがなく、従来問題となっていた欠陥発生の問題を回避することができる。また本発明によれば、Ｓｉ基板中に形成されたビアホールを導体で充填し導体プラグを形成した後、Ｓｉ基板表面から前記導体を除去するのに伴って平坦化がなされるため、前記Ｓｉ基板表面に、前記導体プラグを覆うように多層配線構造を形成することが可能である。また本発明の回路基板では、導体プラグとＳｉ基板との間の絶縁が高品質な熱酸化膜により実現されるため、ビアプラグを微細な間隔で配列することが可能になる。
【図面の簡単な説明】
【図１】従来のインターポーザ型基板の例を示す図である。
【図２】（Ａ）〜（Ｂ）は、先に提案されたインターポーザ型回路基板の製造工程を示す図（その１）である。
【図３】（Ｃ）〜（Ｄ）は、先に提案されたインターポーザ型回路基板の製造工程を示す図（その２）である。
【図４】（Ｅ）〜（Ｆ）は、先に提案されたインターポーザ型回路基板の製造工程を示す図（その３）である。
【図５】従来の技術の問題点を示す図である。
【図６】（Ａ）〜（Ｃ）は、本発明の第１実施例による回路基板の製造工程を示す図（その１）である。
【図７】（Ｄ）〜（Ｆ）は、本発明の第１実施例による回路基板の製造工程を示す図（その２）である。
【図８】（Ｇ）〜（Ｈ）は、本発明の第１実施例による回路基板の製造工程を示す図（その３）である。
【図９】（Ｉ）〜（Ｊ）は、本発明の第１実施例による回路基板の製造工程を示す図（その４）である。
【図１０】（Ｋ）〜（Ｌ）は、本発明の第１実施例による回路基板の製造工程を示す図（その５）である。
【図１１】（Ｍ）は、本発明の第１実施例による回路基板の製造工程を示す図（その６）である。
【図１２】本発明の第２実施例によるシステムの構成を示す図である。
【図１３】本発明の第３実施例によるシステムの構成を示す図である。
【符号の説明】
１ マザーボード
１Ａ，２Ａ，１１ａ 電極パッド
１Ｂ，２Ｂ はんだボール
２ ＬＳＩチップ
１０ 回路基板
１１ 基板
１１Ａ ビアプラグ
１２ 多層配線構造
１３ 下部電極
１４ 高誘電体膜
１５ 上部電極
２１，４１ シリコン基板
２１Ａ，４１Ｂ 凹部
２１Ｘ 欠陥
２３ 高誘電体キャパシタ
２３Ａ キャパシタ下部電極
２３Ｂ キャパシタ絶縁膜
２３Ｃ キャパシタ上部電極
２４，２５ ポリイミド絶縁膜
２６ 配線パターン
２７ ＴＥＯＳ酸化膜
２８ Ｃｕビアプラグ
４２ 熱酸化膜
４３，４６ Ｃｕ層
４３Ａ〜４３Ｄ Ｃｕプラグ
４４Ａ〜４４Ｄ 高誘電体キャパシタ
４４ａ 下部電極
４４ｂ 高誘電体膜
４４ｃ 上部電極
４５，４７，４８ ポリイミド層間絶縁膜
４６Ａ〜４６Ｅ，４８Ａ，４８Ｂ 配線パターン
４９ 樹脂膜
５０ システムインパッケージ
５１ アナログ回路チップ
５２ 論理チップ
５３ ＤＲＡＭチップ
５４ フラッシュメモリチップ
６０ システムオンチップ
６１Ａ フラッシュメモリ領域
６１Ｂ ＤＲＡＭ領域
６１Ｃ アナログ回路領域
６１Ｄ 論理回路領域
Claims (5)
- Ｓｉ基板と、
前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアホール中を充填するビアプラグと、
前記前記Ｓｉ基板と前記ビアプラグとの間に形成された絶縁膜とよりなる回路基板において、
前記絶縁膜は熱酸化膜よりなり、
前記絶縁膜は前記ビアホールの側壁面と前記ビアホールの上面とを覆うことを特徴とする回路基板。 - 前記絶縁膜は前記ビアホールの側壁面と前記ビアホールの上面とを連続して覆うことを特徴とする請求項１記載の回路基板。
- さらに前記Ｓｉ基板の上面には、前記ビアプラグの上端部を覆うように、多層配線構造が形成されていることを特徴とする請求項１または２記載の回路基板。
- 前記回路基板の上面は、前記ビアプラグの上端部とともに、平坦面を形成することを特徴とする請求項１〜３のうち、いずれか一項記載の回路基板。
- Ｓｉ基板と、前記Ｓｉ基板中に、前記Ｓｉ基板の上面から下面まで貫通するように形成されたビアプラグとを備えた回路基板の製造方法であって、
前記Ｓｉ基板中に、前記Ｓｉ基板の上面から前記ビアプラグに対応して凹部を形成する工程と、
前記Ｓｉ基板の表面を熱酸化し、前記Ｓｉ基板の上面および前記凹部の表面を連続して覆う熱酸化膜を形成する工程と、
前記凹部を導体で充填し、前記凹部中に導体プラグを形成する工程と、
前記Ｓｉ基板の上面を平坦化し、前記Ｓｉ基板上面から前記導体を除去する工程と、
前記平坦化された上面に多層配線構造を形成する工程と、
前記Ｓｉ基板の下面からＳｉを除去し、前記導体プラグの下端部を露出することにより、前記ビアプラグを形成する工程とよりなることを特徴とする回路基板の製造方法。
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