JP5275401B2 - 配線基板、半導体装置及び配線基板の製造方法 - Google Patents

配線基板、半導体装置及び配線基板の製造方法 Download PDF

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Description

本発明は、配線基板、半導体装置及び配線基板の製造方法に関するものである。
従来、半導体素子とマザーボード等の実装用基板とを電気的に接続する基板（インターポーザ）として、シリコン基板に貫通孔が設けられ、シリコン基板と絶縁された貫通電極を備えた基板が知られている。
次に、このような貫通電極を形成する典型的な方法を説明する。
まず、図１５（ａ）に示すように、シリコン基板１１０を用意する。次に、図１５（ｂ）に示すように、シリコン基板１１０に貫通電極を配設するための貫通孔１１０Ｘを形成する。続いて、図１５（ｃ）に示すように、シリコン基板１１０を熱酸化することにより、シリコン基板１１０の表裏面及び貫通孔１１０Ｘの内壁面に絶縁膜１１１を形成する。次いで、図１５（ｄ）に示すように、電解めっき法などにより、貫通孔１１０Ｘに導電材料を充填することで貫通電極１１２を形成する。
ところで、配線の微細化及び高密度化が要求される半導体パッケージにおいては、各配線パターンが互いに近接しているため、配線間でクロストークノイズが生じたり、電源ライン等の電位が変動したりするといった問題が発生され得る。そこで、電源電圧を安定させ、スイッチングノイズ等を低減させる目的で、配線基板にキャパシタ（デカップリングキャパシタ）を内蔵する技術が提案されている（例えば、特許文献１参照）。特に、近年の携帯端末などの電子機器では、その小型化及び薄型化に伴って、配線基板に薄膜キャパシタを内蔵することが行われている。このように配線基板内に埋め込み実装される薄膜キャパシタは、高誘電率材料からなる誘電体層を挟んでその上下にキャパシタの上部電極及び下部電極が形成された構造を有している。
ここで、上述した貫通電極１１２の形成された配線基板に薄膜キャパシタを埋め込み実装する方法の一例を説明する。
図１５（ｅ）に示すように、まず、シリコン基板１１０の上面側を覆う絶縁膜１１１上及び貫通電極１１２の上面に、下部電極となる層１１３Ａ、誘電体層となる層１１４Ａ及び上部電極となる層１１５Ａを順に積層する。次に、図１５（ｆ）に示すように、それらの層１１５Ａ，１１４Ａ，１１３Ａを順に所定形状にパターニングして、上部電極１１５、誘電体層１１４及び下部電極１１３をそれぞれ形成する。これにより、誘電体層１１４を挟むように下部電極１１３と上部電極１１５とが対向して形成される。続いて、図１５（ｇ）に示すように、下部電極１１３及び上部電極１１５がそれぞれ、最外層の配線層に画定された異なるパッドＰ１，Ｐ２に電気的に接続されるように、適宜、絶縁層及び配線を形成する。なお、パッドＰ１，Ｐ２は、電源用又はグランド用の端子として利用される。
このようにして、下部電極１１３と、誘電体層１１４と、上部電極１１５とが順に積層されて形成された薄膜キャパシタが内蔵された配線基板が製造される。
特許第３９６７１０８号公報
近年、上述した薄膜キャパシタの静電容量の大容量化が求められている。ここで、薄膜キャパシタの容量を大きくする方法としては、誘電体層１１４を挟み込んでいる各電極１１３，１１５の対向面積を広くする、誘電体層１１４の厚さを薄くする、又は誘電体層１１４の比誘電率を更に高くする、といった方法がある。しかし、誘電体層１１４の薄膜化は耐圧を低下させるという問題があり、また誘電体層１１４の比誘電率増加は材料による限界があり実用化はあまり進んでいない。
一方、誘電体層１１４を挟み込んでいる各電極１１３，１１５の対向面積の大面積化は、電子機器の小型化に伴う配線基板の小型化に反するため、その実現が困難である。すなわち、電子機器の小型化に伴って配線基板も小型化されており、そのような配線基板において大容量の静電容量を得るためのキャパシタ形成領域（各電極１１３，１１５の対向面積）を確保することが困難になっている。このように、配線基板内に所要の大容量を有した薄膜キャパシタを容易に内蔵させることができないという問題があった。
本発明は上記問題点を解決するためになされたものであって、その目的は、配線基板に内蔵されるキャパシタの大容量化を容易に実現することのできる配線基板、半導体装置及び配線基板の製造方法を提供することにある。
本発明の一観点によれば、第１主面と第２主面との間を貫通する第１貫通孔及び第２貫通孔を有し、前記第１貫通孔内に第１貫通電極が形成され、前記第２貫通孔内に第２貫通電極が形成されるシリコン基板と、前記第１主面及び前記第１貫通孔の内壁面及び前記第２貫通孔の内壁面を覆う絶縁膜上に、第１電極と、誘電体層と、第２電極とが順に積層されて形成されたキャパシタ部を有するキャパシタと、前記キャパシタを被覆するように前記第１主面側に形成された第１絶縁層と、前記第２主面を被覆する前記絶縁膜の下に積層された第２絶縁層と、前記第１絶縁層上に積層され、前記第１電極と前記第１貫通電極とを電気的に接続する第１配線層と、前記第１絶縁層上に積層され、前記第２電極と前記第２貫通電極とを電気的に接続する第２配線層と、前記第２絶縁層の下に積層され、前記第１貫通電極の下面と接続される第３配線層と、前記第２絶縁層の下に積層され、前記第２貫通電極の下面と接続される第４配線層と、を有し、前記第１貫通電極の下面及び前記第２貫通電極の下面は、前記第２主面を被覆する前記絶縁膜の下面と、前記第１電極の下面と、前記誘電体層の下面と、前記第２電極の下面と面一になるように形成されている。
この構成によれば、シリコン基板の第１主面に加えて、第１貫通孔の内壁面及び第２貫通孔の内壁面にもキャパシタ部が形成される。このため、誘電体層を挟み込んでいる第１電極及び第２電極の対向面積を、シリコン基板の第１主面のみにキャパシタ部を形成する場合のそれよりも広く確保することができる。このように、第１電極及び第２電極の対向面積を容易に広く確保することができるため、キャパシタの大容量化を容易に実現することができる。
本発明の一観点によれば、配線基板に内蔵されるキャパシタの大容量化を容易に実現することができるという効果を奏する。
第１実施形態の配線基板の一部を示す概略断面図。 第１実施形態の半導体装置の一部を示す概略断面図。 （ａ）〜（ｄ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｄ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｄ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｄ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、第１実施形態の半導体装置の製造方法を示す概略断面図。 第２実施形態の半導体装置の一部を示す概略断面図。 （ａ）〜（ｄ）は、第２実施形態の配線基板の製造方法を示す概略断面図。 第１実施形態の第１変形例の半導体装置の一部を示す概略断面図。 第１実施形態の第２変形例の半導体装置の一部を示す概略断面図。 第２実施形態の第１変形例の半導体装置の一部を示す概略断面図。 第２実施形態の第２変形例の半導体装置の一部を示す概略断面図。 （ａ）〜（ｇ）は、従来の配線基板の製造方法を示す概略断面図。
以下、添付図面を参照して各実施形態を説明する。尚、添付図面は、構造の概略を説明するためのものであり、実際の大きさを表していない。また、また、断面図では、各部材の断面構造を分かりやすくするために、絶縁層のハッチングを省略している。
（第１実施形態）
以下、第１実施形態を図１〜図８に従って説明する。
（第１実施形態に係る配線基板の構造）
まず、配線基板１の構造について説明する。
配線基板１は、基板本体１０と、その基板本体１０の第１主面Ｒ１と第２主面Ｒ２との間を貫通する貫通電極１２と、薄膜キャパシタ２０とを有している。すなわち、配線基板１は、薄膜キャパシタ２０が内蔵されるキャパシタ内蔵基板である。
基板本体１０は、略矩形形状のシリコン基板である。基板本体１０には、所要の箇所（図１では２箇所）に、当該基板本体１０を厚み方向に貫通する貫通孔１０Ｘが形成されている。この基板本体１０の両面（第１主面Ｒ１と第２主面Ｒ２）及び貫通孔１０Ｘの内壁面を覆うように絶縁膜１１が形成されている。この絶縁膜１１としては、例えばシリコン酸化膜や窒化シリコン膜を用いることができる。
キャパシタ２０は、基板本体１０の第１主面Ｒ１及び貫通孔１０Ｘの内壁面を覆う絶縁膜１１上に形成されている。以下に、キャパシタ２０の構造について説明する。
キャパシタ部２１は、基板本体１０の第１主面Ｒ１及び貫通孔１０Ｘの内壁面を覆う絶縁膜１１上に、第１電極２２と、誘電体層２３と、第２電極２４とが順に積層されて形成されている。具体的には、第１電極２２と第２電極２４とが誘電体層２３を挟んで対向するように積層されている。より具体的には、第１電極２２は、基板本体１０の第１主面Ｒ１を覆う絶縁膜１１上に形成されるとともに、貫通孔１０Ｘの内壁面を覆う絶縁膜１１上にも形成されている。また、誘電体層２３は、第１電極２２の一部を除いて第１電極２２外面（上面及び内壁面）の略全面に積層されている。すなわち、誘電体層２３には、第１電極２２の上面の一部を露出させるための開口部が形成されている。そして、第２電極２４は、誘電体層２３の一部を除いて該誘電体層２３の外面の略全面に積層されている。すなわち、第２電極２４には、第１電極２２の一部及び誘電体層２３の一部を露出させる開口部が形成されている。このように、キャパシタ部２１は、基板本体１０の第１主面Ｒ１側に形成されるとともに、貫通孔１０Ｘの内壁面にも形成されている。すなわち、貫通孔１０Ｘの内壁面もキャパシタ２０として利用されている。
第１電極２２及び第２電極２４の材料としては、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）などの貴金属や、ＬａＮｉＯ３、ＳｒＲｕＯ３、ＩｒＯ２等の導電性酸化物を用いることができる。これら第１電極２２及び第２電極２４の厚さは、例えば１００ｎｍ〜５００ｎｍが好ましく、本実施形態では２５０ｎｍである。
誘電体層２３の材料としては、例えばチタン酸バリウム（ＢａＴｉＯ３：ＢＴ）、チタン酸バリウムストロンチウム（ＢａＳｒＴｉＯ３：ＢＳＴ）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、その他のペロブスカイト構造酸化物などを用いることができる。この誘電体層２３の厚さは、例えば５０ｎｍ〜５００ｎｍが好ましく、本実施形態では１５０ｎｍである。
このような構造のキャパシタ部２１上には、第１電極２２の一部及び第２電極２４の一部を除くキャパシタ部２１全体を被覆するように、第１絶縁層２５が形成されている。この第１絶縁層２５には、第２電極２４の上面の一部を露出させるための開口部と、第１電極２２の上面の一部を露出させるための開口部とが形成されている。この第１絶縁層２５は、キャパシタ部２１と、後述する第２絶縁層２６との密着性を向上させる機能を有する。また、第１絶縁層２５は、キャパシタ部２１への水素の侵入を抑制する水素バリア層としての機能も有する。このような機能を実現するための第１絶縁層２５の材料としては、例えばＴｉＯｘ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＳｉＮ、ＳｒＴｉＯ３などを用いることができる。なお、第１絶縁層２５は、上記材料のうちから選択される１種を単層で用いてもよく、又は、上記選択された１種もしくは複数種を積層成膜して用いてもよい。この第１絶縁層２５の厚さは、例えば５０ｎｍ〜３０００ｎｍが好ましく、本実施形態では３００ｎｍである。
第１絶縁層２５上には、その第１絶縁層２５を覆うように第２絶縁層２６が形成されている。すなわち、第２絶縁層２６は、第１電極２２の一部及び第２電極２４の一部を除くキャパシタ部２１全体を被覆するように形成されている。この第２絶縁層２６は、第１電極２２、誘電体層２３及び第２電極２４からなるキャパシタ部２１を保護している。第２絶縁層２６には、第２電極２４の上面の一部を露出させるための開口部と、第１電極２２の上面の一部を露出させるための開口部とが形成されている。第２絶縁層２６の材料としては、例えばＳｉＯ２やＳｉＮなどの無機絶縁膜や、ポリイミド樹脂などの有機絶縁膜を用いることができる。この第２絶縁層２６の厚さは、例えば５００ｎｍ〜５０００ｎｍが好ましく、本実施形態では５００ｎｍである。
第１絶縁層２５及び第２絶縁層２６の開口部から露出する第２電極２４を被覆するように第１の導電層２７Ａが形成されている。すなわち、第１の導電層２７Ａは、第１及び第２絶縁層２５，２６によって被覆されていない第２電極２４の一部を被覆するように形成されている。この第１の導電層２７Ａは、第２電極２４と電気的に接続されている。この第１の導電層２７Ａは、キャパシタ部２１（特に、第２電極２４）への水素の侵入を抑制する水素バリア層として機能する。また、第１絶縁層２５及び第２絶縁層２６の開口部から露出する第１電極２２を被覆するように第２の導電層２７Ｂが形成されている。すなわち、第２の導電層２７Ｂは、第１及び第２絶縁層２５，２６によって被覆されていない第１電極２２の一部を被覆するように形成されている。この第２の導電層２７Ｂは、第１電極２２と電気的に接続されている。この第２の導電層２７Ｂは、キャパシタ部２１（特に、第１電極２２）への水素の侵入を抑制する水素バリア層として機能する。これら第１の導電層２７Ａ及び第２の導電層２７Ｂの材料としては、例えばＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴａＳｉＮ、その他の窒化物や、ＳｒＲｕＯ３、ＩｒＯ３、その他の酸化物等、またはそれらの積層膜を用いることができる。積層膜としては、例えばＴａＮとＴａ金属との積層膜を用いることができる。これら導電層２７Ａ，２７Ｂの厚さは、例えば１０ｎｍ〜１００ｎｍが好ましく、本実施形態では１００ｎｍである。
以上のように、キャパシタ２０を構成する第１絶縁層２５及び第２絶縁層２６は、キャパシタ部２１と同様に、基板本体１０の第１主面Ｒ１側に形成されるとともに、貫通孔１０Ｘの内壁面にも形成されている。
貫通電極１２は、絶縁膜１１と、第１電極２２と、誘電体層２３と、第２電極２４と、第１絶縁層２５と、第２絶縁層２６とが順に積層された積層構造によって覆われた貫通孔１０Ｘ内を充填している。このように、貫通電極１２と貫通孔１０Ｘの内壁面を覆う絶縁膜１１との間にはキャパシタ２０が形成されている。
上記貫通電極１２は、その上面が第２絶縁層２６の上面と略面一となるように形成されている。また、貫通電極１２は、その下面が基板本体１０の第２主面Ｒ２を覆う絶縁膜１１の下面、及び貫通孔１０Ｘ内に形成された、第１電極２２、誘電体層２３、第２電極２４、第１絶縁層２５及び第２絶縁層２６の下面と略面一となるように形成されている。この貫通電極１２の材料としては、例えば銅（Ｃｕ）やＣｕ合金などを用いることができる。
基板本体１０の第１主面Ｒ１側には、貫通電極１２の一部及びキャパシタ２０の一部を覆うように絶縁層４０が積層されている。この絶縁層４０には、貫通電極１２の上面の一部を露出させるためのビアホール４１と、第１の導電層２７Ａの上面の一部を露出させるためのビアホール４２と、第２の導電層２７Ｂの上面の一部を露出させるためのビアホール４３とが形成されている。この絶縁層４０の材料としては、例えばエポキシ樹脂やポリイミド樹脂などの絶縁樹脂を用いることができる。
絶縁層４０上には、所定パターンの配線層５０，５４が形成されている。配線層５０は、絶縁層４０のビアホール４１に形成されたビア５１と、絶縁層４０上に形成された配線パターン５２と、絶縁層４０のビアホール４２に形成されたビア５３とを有している。ビア５１は、貫通電極１２の上面と電気的に接続されている。また、ビア５３は、第１の導電層２７Ａの上面と電気的に接続されている。配線パターン５２は、ビア５１とビア５３との間を電気的に接続している。このため、キャパシタ２０の第２電極２４は、第１の導電層２７Ａ及び配線層５０を介して貫通電極１２と電気的に接続されている。
一方、配線層５４は、絶縁層４０のビアホール４１に形成されたビア５５と、絶縁層４０上に形成された配線パターン５６と、絶縁層４０のビアホール４３に形成されたビア５７とを有している。ビア５５は、貫通電極１２の上面と電気的に接続されている。また、ビア５７は、第２の導電層２７Ｂの上面と電気的に接続されている。配線パターン５６は、ビア５５とビア５７との間を電気的に接続している。このため、キャパシタ２０の第１電極２２は、第２の導電層２７Ｂ及び配線層５４を介して貫通電極１２と電気的に接続されている。なお、配線層５０，５４の材料としては、例えばＣｕ、ニッケル（Ｎｉ）、Ｃｕ合金やＮｉ合金などを用いることができる。
絶縁層４０の上面には、その絶縁層４０と配線層５０，５４の一部とを覆うようにソルダレジスト層６０が積層されている。このソルダレジスト層６０には、配線パターン５２，５６の一部をそれぞれパッド５０Ｐ，５４Ｐとして露出させるための開口部６０Ｘが形成されている。このソルダレジスト層６０の材料としては、例えばエポキシ樹脂などの絶縁樹脂を用いることができる。
パッド５０Ｐ，５４Ｐには、図２に示すように、当該配線基板１に搭載される半導体素子１００の電極端子（バンプ）１０１が接合される。このようなパッド５０Ｐ，５４Ｐには、第１表面めっき層６１と第２表面めっき層６２とが順に形成されている。ここで、第１表面めっき層６１は例えばＮｉめっきであり、第２表面めっき層６２は例えば金（Ａｕ）めっきである。第１表面めっき層６１は、パッド５０Ｐ，５４Ｐ（配線パターン５２，５６）と第２表面めっき層６２との密着性を向上させる機能と、パッド５０Ｐ，５４Ｐ内の金属（例えば、Ｃｕ）が第２表面めっき層６２内へ拡散することを防止する機能とを有する。また、第２表面めっき層６２は、半導体素子１００のバンプ１０１（外部接続端子）を接合したときのコンタクト性を向上させる機能を有する。
また、パッド５０Ｐ，５４Ｐ上には、半導体素子１００を実装する際にそのバンプ１０１と接続し易いように、はんだ６３を被着させている。このはんだ６３としては、例えば共晶はんだや鉛（Ｐｂ）フリーはんだ（Ｓｎ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系など）を用いることができる。
一方、図１に示すように、基板本体１０の第２主面Ｒ２側には、絶縁膜１１を覆うように絶縁層７０が積層されている。この絶縁層７０には、貫通電極１２の下面の一部を露出させるためのビアホール７０Ｘが形成されている。この絶縁層７０の材料としては、例えばエポキシ樹脂やポリイミド樹脂などの絶縁樹脂を用いることができる。
絶縁層７０上には、所定パターンの配線層８０，８３が形成されている。配線層８０は、絶縁層７０のビアホール７０Ｘに形成されたビア８１と、絶縁層７０の下面に形成されている配線パターン８２とを有している。ビア８１は、配線層５０（キャパシタ２０の第２電極２４）と接続される貫通電極１２の下面に接続され、配線パターン８２と電気的に接続されている。一方、配線層８３は、絶縁層７０のビアホール７０Ｘに形成されたビア８４と、絶縁層７０の下面に形成されている配線パターン８５とを有している。ビア８４は、配線層５４（キャパシタ２０の第１電極２２）と接続される貫通電極１２の下面に接続され、配線パターン８５と電気的に接続されている。なお、配線層８０，８３の材料としては、例えばＣｕ、Ｎｉ、Ｃｕ合金やＮｉ合金などを用いることができる。
絶縁層７０の下面には、その絶縁層７０と配線層８０，８３の一部とを覆うようにソルダレジスト層９０が積層されている。このソルダレジスト層９０には、配線パターン８２，８５の一部をそれぞれ外部接続用パッド８０Ｐ，８３Ｐとして露出させるための開口部９０Ｘが形成されている。このソルダレジスト層９０の材料としては、例えばエポキシ樹脂などの絶縁樹脂を用いることができる。
外部接続用パッド８０Ｐ，８３Ｐには、当該配線基板１をマザーボード等の実装用基板に実装する際に使用されるはんだボールやリードピン等の外部接続端子が接合されるようになっている。このような外部接続用パッド８０Ｐ，８３Ｐには、上記パッド５０Ｐ，５４Ｐと同様に、第１表面めっき層９１と第２表面めっき層９２とが順に形成されている。ここで、第１表面めっき層９１は例えばＮｉめっきであり、第２表面めっき層９２は例えばＡｕめっきである。
このようにキャパシタ２０が埋め込み実装（内蔵）された配線基板１では、そのキャパシタ２０の第２電極２４と第１電極２２がそれぞれ、最外層の配線層５０，５４に画定された異なるパッド５０Ｐ，５４Ｐと、最外層の配線層８０，８３に画定された異なる外部接続用パッド８０Ｐ，８３Ｐとに電気的に接続されている。
すなわち、第２電極２４は、第１の導電層２７Ａ及びビア５３を介してパッド５０Ｐ（配線パターン５２）に接続されるとともに、この配線パターン５２からビア５１、貫通電極１２及びビア８１を介して外部接続用パッド８０Ｐ（配線パターン８２）に接続されている。これらパッド５０Ｐ，８０Ｐは、例えば電源用の端子として用いられる。
一方、第１電極２２は、第２の導電層２７Ｂ及びビア５７を介してパッド５４Ｐ（配線パターン５６）に接続されるとともに、この配線パターン５６からビア５５、貫通電極１２、ビア８４を介して外部接続用パッド８３Ｐ（配線パターン８５）に接続されている。これらパッド５４Ｐ，８３Ｐは、例えばグランド用の端子として用いられる。
（第１実施形態に係る半導体装置の構造）
次に、半導体装置２の構造について説明する。
図２に示すように、半導体装置２は、上記配線基板１と、その配線基板１に実装される半導体素子１００とを有している。
半導体素子１００は、配線基板１にフリップチップ接続されている。すなわち、半導体素子１００は、その回路形成面（図２では下面）に配設されたバンプ１０１を介して、配線基板１のパッド５０Ｐ，５４Ｐ上のはんだ６３と電気的に接続されている。なお、半導体素子１００は、例えばＩＣチップやＬＳＩチップなどである。
次に、上述した構造を採用した配線基板１及び半導体装置２の作用について説明する。
本実施形態の配線基板１では、基板本体１０の第１主面Ｒ１に加えて、貫通孔１０Ｘの内壁面にもキャパシタ２０（キャパシタ部２１）が形成される。このため、誘電体層２３を挟み込んでいる第１電極２２及び第２電極２４の対向面積を、基板本体１０の第１主面Ｒ１側のみにキャパシタを形成する場合のそれよりも広く確保することができる。このように、第１電極２２及び第２電極２４の対向面積を容易に広く確保することができるため、キャパシタ２０の大容量化を容易に実現することができる。
また、基板本体１０の貫通孔１０Ｘ内において、貫通電極１２と基板本体１０との間に、絶縁膜１１、誘電体層２３、第１絶縁層２５及び第２絶縁層２６という４種の絶縁層が形成されている。これにより、貫通電極１２と基板本体１０との間における絶縁層の厚みが、貫通電極１２と基板本体１０との間に絶縁膜１１のみが存在する場合よりも厚くなる。したがって、貫通電極１２と基板本体１０との間に絶縁膜１１のみが存在する場合よりも、貫通孔１０Ｘ内の絶縁信頼性を向上させることができる。
（第１実施形態に係る配線基板の製造方法）
次に、上記配線基板１の製造方法について説明する。
まず、図３（ａ）に示すように、基板本体１０の母材となるシリコン基板１０Ａを用意する。シリコン基板１０Ａの厚さは、例えば６００μｍ〜８００μｍである。続いて、図３（ｂ）に示すように、シリコン基板１０Ａの所要の箇所（図３（ｂ）では２箇所）に、シリコン基板１０Ａの上面から下面まで貫通する貫通孔１０Ｘを形成して基板本体１０を形成する。この貫通孔１０Ｘは、例えば開口部が設けられたマスク（図示略）を用い、この開口部を通してシリコン基板１０Ａをエッチングすることにより形成する（例えば、深堀ＲＩＥ：Deep Reactive Ion Etching）。
続いて、図３（ｃ）に示すように、基板本体１０の第１主面Ｒ１及び第２主面Ｒ２と貫通孔１０Ｘの内壁面とに絶縁膜１１を形成する。この絶縁膜１１は、例えば基板本体１０を熱酸化することにより形成することができる。なお、基板本体１０の全面に化学気相成長法（ＣＶＤ法）などによってシリコン酸化膜を成膜して絶縁膜１１を形成するようにしてもよい。
次に、図３（ｄ）に示すように、基板本体１０の第１主面Ｒ１及び貫通孔１０Ｘの内壁面に形成された絶縁膜１１上に、第１電極２２となる金属層２２Ａを形成する。この金属層２２Ａは、例えば当該金属層２２Ａの材料がＰｔ、Ｉｒ、Ｒｕなどの貴金属である場合には真空蒸着、スパッタリングなどにより形成することができ、ＳｒＲｕＯ３などの導電性酸化物の場合にはスパッタリング、ゾルゲル、有機金属気相成長法（ＭＯＣＶＤ法）などにより形成することができる。
続いて、図４（ａ）に示すように、金属層２２Ａ上に、誘電体層２３となる誘電体層２３Ａを形成する。この誘電体層２３Ａは、例えばスパッタリング、ゾルゲル法、ＣＶＤ法などによって形成することができる。
次いで、図４（ｂ）に示すように、誘電体層２３Ａ上に、第２電極２４となる金属層２４Ａを形成する。この金属層２４Ａは、上記金属層２２Ａと同様の方法により形成することができる。
次に、金属層２４Ａ上にレジスト膜（図示略）を形成し、例えばフォトリソグラフィ法などにより所定形状のレジストパターン（図示略）を形成する。続いて、このレジストパターンをエッチングマスクとするドライエッチングにより金属層２４Ａを所定形状にパターニングし、そのパターニング終了後に、レジストパターンをアッシングにより除去する。そして、このようなレジスト膜の形成→レジストパターンの形成→ドライエッチング→アッシングという一連の処理を繰り返し実行することにより、誘電体層２３Ａと金属層２２Ａとを順に所定形状にパターニングする。このようなパターニングによって、図４（ｃ）に示す構造体を得ることができる。具体的には、ここでは金属層２２Ａはパターニングされず、そのまま第１電極２２となる。一方、誘電体層２３Ａは、第１電極２２の上面の一部を露出させるための開口部２３Ｘを有する誘電体層２３にパターニングされる。また、金属層２４Ａは、第１電極２２の上面の一部及び誘電体層２３の上面の一部を露出させるための開口部２４Ｘを有する第２電極２４にパターニングされる。これにより、基板本体１０の第１主面Ｒ１及び貫通孔１０Ｘの内壁面を覆う絶縁膜１１上に、第１電極２２と、誘電体層２３と、第２電極２４とが順に積層されてなるキャパシタ部２１が形成される。換言すると、このようなキャパシタ部２１が形成されるように上記レジストパターンが形成され、そのレジストパターンを用いてドライエッチングによるパターニングが行われる。
なお、これら金属層２２Ａ、誘電体層２３Ａ及び金属層２４Ａのパターニングは、例えばウェットエッチングにより行うこともできる。
次に、図４（ｃ）に示す構造体を高温下でアニールする。このアニール処理は、誘電体層２３の結晶化の促進を目的として、例えば酸素を含む雰囲気中において４５０℃〜１０００℃の温度下で３０分〜６０分程度行われる。なお、この際の上限温度は、第１電極２２及び第２電極２４の耐熱温度に依存して決定される。
次に、キャパシタ部２１を覆うように、第１絶縁層２５となる絶縁層（図示略）を成膜し、上記誘電体層２３Ａ等と同様に、レジスト膜の形成→レジストパターンの形成→ドライエッチング→アッシングという処理を実行することにより、上記絶縁層を図４（ｄ）に示すようにパターニングする。このパターニングによって、第２電極２４の上面の一部を露出させる開口部２５Ｘと、第１電極２２の上面の一部を露出させる開口部２５Ｙとを有してキャパシタ部２１を覆う第１絶縁層２５が形成される。なお、第１絶縁層２５となる上記絶縁層は、例えばスパッタリング、ゾルゲル、ＣＶＤ法などにより成膜することができ、例えばウェットエッチングによってもパターニングすることができる。
続いて、キャパシタ部２１及び第１絶縁層２５を覆うように、第２絶縁層２６となる絶縁層を成膜し、上記誘電体層２３Ａ等と同様に、レジスト膜の形成→レジストパターンの形成→ドライエッチング→アッシングという処理を実行することにより、上記絶縁層を図５（ａ）に示すようにパターニングする。このパターニングによって、第２電極２４の上面の一部を露出させる開口部２６Ｘと、第１電極２２の上面の一部を露出させる開口部２６Ｙとを有してキャパシタ部２１を覆う第２絶縁層２６が形成される。なお、第２絶縁層２６となる上記絶縁層は、例えばスパッタリング、ゾルゲル、ＣＶＤ法などにより成膜することができ、例えばウェットエッチングによってもパターニングすることができる。
次に、絶縁膜１１と、第１電極２２と、誘電体層２３と、第２電極２４と、第１絶縁層２５と、第２絶縁層２６とで順に覆われた貫通孔１０Ｘ内に貫通電極１２を形成する（第２工程）。この貫通電極１２は、例えば電解めっきやペースト充填などの方法により形成することができる。ここでは、電解めっき法により貫通電極１２を形成する方法について説明する。
まず、図５（ｂ）に示すように、基板本体１０の第２主面Ｒ２側に接着フィルム９５を介して金属箔９６を接着する。次に、図５（ｃ）に示すように、貫通孔１０Ｘに対向する部分の接着フィルム９５に、金属箔９６を露出させる開口部９５Ｘを形成する。この開口部９５Ｘは、例えばドライエッチングなどによって形成することができる。
続いて、図５（ｃ）に示した構造体をめっき液中に浸漬させ、金属箔９６を給電層とした電解めっき法により、図５（ｄ）に示すように、絶縁膜１１、第１電極２２、誘電体層２３、第２電極２４、第１絶縁層２５及び第２絶縁層２６によって覆われた貫通孔１０Ｘ内にめっき膜１２Ａを析出成長させる。これにより、貫通孔１０Ｘがめっき膜１２Ａで充填される。その後、接着フィルム９５及び金属箔９６が除去される。
次に、第２絶縁層２６の上面から突出しためっき膜１２Ａと、基板本体１０の第２主面Ｒ２側の絶縁膜１１の下面から突出しためっき膜１２Ａとを研磨することで、図６（ａ）に示すように、貫通電極１２が形成される。すなわち、上面が第２絶縁層２６の上面と同一面となって平坦化され、下面が基板本体１０の第２主面Ｒ２側の絶縁膜１１の下面と同一面となって平坦化された貫通電極１２が形成される。なお、上記研磨は、例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）などによって行うことができる。
続いて、基板本体１０の第１主面Ｒ１側の全面を覆うように、導電層２７Ａ，２７Ｂとなる導電層を成膜し、上記誘電体層２３Ａ等と同様に、レジスト膜の形成→レジストパターンの形成→ドライエッチング→アッシングという一連の処理を実行することにより、上記導電層を図６（ｂ）に示すようにパターニングする。このパターニングによって、第１及び第２絶縁層２５，２６の開口部２５Ｘ，２６Ｘから露出される第２電極２４の上面を覆う第１の導電層２７Ａと、第１及び第２絶縁層２５，２６の開口部２５Ｙ，２６Ｙから露出される第１電極２２の上面を覆う第２の導電層２７Ｂとが形成される（第５工程）。なお、これら第１及び第２の導電層２７Ａ，２７Ｂとなる上記導電層は、スパッタリング、ＭＯＣＶＤ法などにより成膜することができ、例えばウェットエッチングによってもパターニングすることができる。
次に、図６（ｃ）に示すように、貫通電極１２及び第２絶縁層２６上に、貫通電極１２及びキャパシタ２０を覆うように絶縁層４０を形成する。この絶縁層４０の形成方法の一例としては、基板本体１０の第１主面Ｒ１側の全面を覆うようにエポキシ系樹脂等の樹脂フィルムをラミネートした後に、樹脂フィルムをプレス（押圧）し、その後、例えば１９０℃程度の温度で熱処理して硬化させることにより絶縁層４０を形成することができる。また、基板本体１０の第１主面Ｒ１側の全面を覆うようにエポキシ系樹脂等の液状の樹脂を塗布した後に、例えば１９０℃程度で熱処理して硬化させることによっても絶縁層４０を形成することができる。あるいは、フォトリソグラフィ法やスクリーン印刷法などにより絶縁層４０を形成することもできる。
また、基板本体１０の第２主面Ｒ２側の絶縁膜１１上に、その絶縁膜１１及び貫通電極１２等を覆うように絶縁層７０を形成する。この絶縁層７０は、上記絶縁層４０と同様の方法により形成することができる。
続いて、図６（ｄ）に示すように、貫通電極１２の上面の一部、第１の導電層２７Ａの一部及び第２の導電層２７Ｂの一部がそれぞれ露出されるように、絶縁層４０の所要箇所にビアホール４１，４２，４３を形成する。また、貫通電極１２の下面の一部が露出されるように、絶縁層７０の所要箇所にビアホール７０Ｘを形成する。これらビアホール４１，４２，４３，７０Ｘは、例えば炭酸ガスレーザやエキシマレーザ等によるレーザ加工法によって形成することができる。なお、絶縁層４０，７０が感光性樹脂を用いて形成されている場合には、例えばフォトリソグラフィ法により所要のビアホールを形成するようにしてもよい。
次いで、図７（ａ）に示すように、ビア５１、配線パターン５２及びビア５３からなる配線層５０と、ビア５５、配線パターン５６及びビア５７からなる配線層５４とを形成する。これら配線層５０，５４は、例えばセミアディティブ法やサブトラクティブ法などの各種の配線形成方法によって形成することができる。
また、ビア８１及び配線パターン８２からなる配線層８０と、ビア８４及び配線パターン８５からなる配線層８３とを形成する。これら配線層８０，８３は、上記配線層５０，５４と同様の方法により形成することができる。
続いて、図７（ｂ）に示すように、絶縁層４０上に、配線パターン５２，５６の一部を露出させる開口部６０Ｘを有するソルダレジスト層６０を形成する。また、絶縁層７０の下面に、配線パターン８２，８５の一部を露出させる開口部９０Ｘを有するソルダレジスト層９０を形成する。例えば配線層５０，５４及び絶縁層４０を覆うようにソルダレジスト層９０を形成後、フォトリソグラフィ法によりソルダレジスト層９０を露光・現像して配線パターン５２，５６の一部を露出させる開口部６０Ｘを形成する。
この工程により、ソルダレジスト層６０の開口部６０Ｘから配線層５０の一部がパッド５０Ｐとして露出されるとともに、上記開口部６０Ｘから配線層５４の一部がパッド５４Ｐとして露出される。また、ソルダレジスト層９０の開口部９０Ｘから配線層８０の一部がパッド８０Ｐとして露出されるとともに、上記開口部９０Ｘから配線層８３の一部がパッド８３Ｐとして露出される。そして、図７（ｃ）に示されるように、これらパッド５０Ｐ，５４Ｐ，８０Ｐ，８３Ｐ上に、Ｎｉからなる第１表面めっき層６１，９１と、Ａｕからなる第２表面めっき層６２，９２とが順に積層される。これらの表面めっき層は、例えば無電解めっきにより形成することができる。なお、本実施形態では、第１表面めっき層と第２表面めっき層の構成を２層構造としているが、これに限定されず、適宜変更することができる。
次いで、図８（ａ）に示すように、パッド５０Ｐ，５４Ｐ上にはんだ６３を形成する。このはんだ６３は、例えばはんだペーストの塗布やはんだボールの搭載に形成することができる。
以上の製造工程により、本実施形態の配線基板１を製造することができる。
（第１実施形態に係る半導体装置の製造方法）
次に、上述のように製造された配線基板１を用いた半導体装置２の製造方法を説明する。
まず、図８（ｂ）に示すように、端子にバンプ１０１を形成した半導体素子１００を、パッド５０Ｐ，５４Ｐ上に位置決めし、はんだ６３とバンプ１０１を溶融させ、半導体素子１００とパッド５０Ｐ，５４Ｐとを電気的に接続する（フリップチップ接合）。その後、必要に応じて、半導体素子１００と配線基板１のソルダレジスト層６０との間に、液状のアンダーフィル樹脂（図示略）を充填し、硬化する。以上の製造工程により、本実施形態の半導体装置２を製造することができる。
なお、本実施形態において、図３（ｄ）〜図５（ａ）に示す製造工程は第１工程の一例である。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）基板本体１０の第１主面Ｒ１に加えて、貫通孔１０Ｘの内壁面にもキャパシタ２０（キャパシタ部２１）を形成するようにした。これにより、誘電体層２３を挟み込んでいる第１電極２２及び第２電極２４の対向面積を容易に広く確保することができるため、キャパシタ２０の大容量化を容易に実現することができる。
（２）基板本体１０の貫通孔１０Ｘ内において、貫通電極１２と基板本体１０との間に、絶縁膜１１、誘電体層２３、第１絶縁層２５及び第２絶縁層２６という４種の絶縁層を形成するようにした。これにより、貫通電極１２と基板本体１０との間に絶縁膜１１のみが存在する場合よりも、貫通孔１０Ｘ内の絶縁信頼性を向上させることができる。
（３）貫通電極１２と貫通孔１０Ｘの内壁面を覆う絶縁膜１１との間に、キャパシタ部２１を構成する第１電極２２と誘電体層２３と第２電極２４とを形成するようにした。これにより、キャパシタ部２１を形成し、そのキャパシタ部２１に対するアニール処理を行った後に、貫通孔１０Ｘ内に貫通電極１２を形成するという製造方法を採用することができる。
（４）キャパシタ部２１に対する高温処理（アニール処理）を行った後に貫通電極１２を形成するようにした。このため、酸素雰囲気下で行われる高温処理に貫通電極１２が晒されない。
ここで、酸素雰囲気下で行われる高温処理に貫通電極１２が晒されると、以下のような問題が発生することが考えられる。すなわち、貫通電極１２が高温処理に晒されると、貫通電極１２内の金属（例えば、Ｃｕ）が隣接する第２絶縁層２６などに熱拡散され、貫通孔１０Ｘ内の絶縁信頼性が低下するおそれがある。また、貫通電極１２が高温処理に晒されると、貫通電極１２が体積膨張し、その後、常温に戻る際に貫通電極１２が貫通孔１０Ｘから抜けるおそれがある。さらに、貫通電極１２が酸素雰囲気下で行われる高温処理に晒されると、貫通電極１２表面が酸化され、貫通電極１２の導電性が低下するおそれがある。
これに対し、本実施形態の製造方法によれば、貫通電極１２が高温処理に晒されないため、このような問題の発生を好適に抑制することができる。
（第２実施形態）
以下、第２実施形態について、図９及び図１０に従って説明する。この実施形態の配線基板３及び半導体装置４は、配線基板３の貫通孔１０Ｘの内壁面における層構成が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。
（第２実施形態に係る配線基板の構造）
図９に示すように、貫通孔１０Ｘの内壁面を覆う絶縁膜１１の内壁面上には、第１電極２２と、誘電体層２３と、第２電極２４と、第１絶縁層２５と、第２絶縁層２６とが順に積層されている。さらに、第２絶縁層２６の内壁面上には、金属層３０が積層されている。この金属層３０は、貫通電極１２と接し、その貫通電極１２と基板本体１０との密着性を向上させる機能を有する。また、金属層３０は、貫通電極１２を形成する際のめっき給電層として機能する。このような機能を実現するための金属層３０の材料としては、例えばクロム（Ｃｒ）、チタン（Ｔｉ）、Ｎｉ、タンタル（Ｔａ）、及びそれらの化合物などを用いることができる。この金属層３０の厚さは、１００ｎｍ〜２０００ｎｍが好ましく、本実施形態では２００ｎｍである。
そして、貫通電極１２は、このような絶縁膜１１と、第１電極２２と、誘電体層２３と、第２電極２４と、第１絶縁層２５と、第２絶縁層２６と、金属層３０とで順に覆われた貫通孔１０Ｘ内に形成されている。
（第２実施形態に係る配線基板の製造方法）
次に、上記配線基板３の製造方法について説明する。ここでは、貫通電極１２を形成する工程が上記第１実施形態と異なるため、その貫通電極１２を形成する工程を中心に説明し、その他の工程の説明を割愛する。
先の図３〜図５（ａ）で説明したように、基板本体１０の第１主面Ｒ１及び貫通孔１０Ｘの内壁面を覆う絶縁膜１１上に、第１電極２２と、誘電体層２３と、第２電極２４と、第１絶縁層２５と、第２絶縁層２６とを順に形成する。そして、図１０（ａ）に示すように、このように形成された構造体の全面を覆うように金属層３０Ａを形成する。具体的には、絶縁膜１１、第１電極２２、誘電体層２３、第２電極２４、第１絶縁層２５及び第２絶縁層２６の全面を覆うように金属層３０Ａを形成する。これにより、第２絶縁層２６の内壁面も金属層３０Ａによって覆われる。この金属層３０Ａは、例えば基板本体１０の両面（第１主面Ｒ１と第２主面Ｒ２）からスパッタリングやＣＶＤ法などを施すことによって形成することができる。
続いて、図１０（ａ）に示した構造体をめっき液中に浸漬させ、金属層３０Ａを給電層とした電解めっき法により、図１０（ｂ）に示すように、少なくとも貫通孔１０Ｘ内にめっき膜１２Ｂを析出成長させる。これにより、貫通孔１０Ｘがめっき膜１２Ｂで充填される。なお、ここでは、めっき膜１２Ｂは、図１０（ａ）に示した構造体全体を覆うように形成される。
次に、第２絶縁層２６の上面から突出しためっき膜１２Ｂと、基板本体１０の第２主面Ｒ２側の絶縁膜１１の下面から突出しためっき膜１２Ｂとを除去することで、図１０（ｃ）に示すように、貫通電極１２が形成される。上記めっき膜１２Ｂの除去は、例えばＣＭＰやエッチングなどによって行うことができる。なお、本工程では、金属層３０Ａに対してめっき膜１２Ｂが選択的に除去されるようにエッチング液等の条件が設定されている。
続いて、図１０（ｄ）に示すように、基板本体１０の第１主面Ｒ１側及び第２主面Ｒ２側に形成された金属層３０Ａを除去する。これにより、第２絶縁層２６の内壁面上のみに金属層３０Ａが残り、第２絶縁層２６の内壁面を覆う金属層３０が形成される。上記金属層３０Ａの除去は、例えばウェットエッチングやドライエッチングなどによって行うことができる。なお、本工程では、貫通電極１２に対して金属層３０Ａが選択的に除去されるようにエッチング液等の条件が設定されている。
以上の製造工程により、絶縁膜１１と、第１電極２２と、誘電体層２３と、第２電極２４と、第１絶縁層２５と、第２絶縁層２６と、金属層３０とで順に覆われた貫通孔１０Ｘ内に、貫通電極１２が形成される。なお、その後の製造工程は、図６（ｂ）〜図８で説明した製造工程と略同様であるため、その説明を省略する。
以上説明した実施形態によれば、第１実施形態の（１）〜（４）の効果に加えて以下の効果を奏する。
（５）貫通電極１２と接し、その貫通電極１２と基板本体１０（具体的には、基板本体１０に積層された第２絶縁層２６）との密着性を向上させる金属層３０を形成するようにした。これにより、絶縁膜１１と、第１電極２２と、誘電体層２３と、第２電極２４と、第１絶縁層２５と、第２絶縁層２６とで順に覆われた貫通孔１０Ｘから貫通電極１２が抜けることを抑制することができる。
（他の実施形態）
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態におけるキャパシタ２０は、第１電極２２と誘電体層２３と第２電極２４とが積層されたキャパシタ部２１と、第２電極２４の側壁面を覆う絶縁層とを少なくとも含む構成であれば、その構成は特に限定されない。
（第１実施形態の第１変形例）
・例えば図１１に示す配線基板１Ａのように、キャパシタ２０における第２絶縁層２６を省略した構成のキャパシタ２０Ａを採用するようにしてもよい。
（第１実施形態の第２変形例）
・また、例えば図１２に示す配線基板１Ｂのように、キャパシタ２０における第１絶縁層２５を省略した構成のキャパシタ２０Ｂを採用するようにしてもよい。
・上記第２実施形態でも同様に、キャパシタ２０における第１絶縁層２５及び第２絶縁層２６の何れか一方を省略するようにしてもよい。
（第２実施形態の第１変形例）
・例えば図１３に示す配線基板３Ａのように、キャパシタ２０における第２絶縁層２６を省略した構成のキャパシタ２０Ａを採用し、そのキャパシタ２０Ａの第１絶縁層２５の側壁面を覆うように金属層３０を形成するようにしてもよい。
（第２実施形態の第２変形例）
・また、例えば図１４に示す配線基板３Ｂのように、キャパシタ２０における第１絶縁層２５を省略した構成のキャパシタ２０Ｂを採用し、そのキャパシタ２０Ｂの第２絶縁層２６の側壁面を覆うように金属層３０を形成するようにしてもよい。
・上記実施形態では、第１電極２２となる金属層２２Ａと、誘電体層２３となる誘電体層２３Ａと、第２電極２４となる金属層２４Ａとを積層した後に、それら金属層２２Ａ、誘電体層２３Ａ及び金属層２４Ａをそれぞれパターニングするようにした。これに限らず、例えば基板本体１０の第１主面Ｒ１側の絶縁膜１１上に金属層２２Ａを形成し、その金属層２２Ａをパターニングして第１電極２２を形成した後に、その第１電極２２上に誘電体層２３Ａを形成するようにしてもよい。同様に、誘電体層２３Ａをパターニングして開口部２３Ｘを有する誘電体層２３を形成した後に、第２電極２４となる金属層２４Ａを形成するようにしてもよい。なお、この場合、誘電体層２３に対するアニール処理を、金属層２４Ａを形成する前に行ってもよい。
・上記実施形態における基板本体１０上に形成される配線層とそれを覆う絶縁層の層数は特に限定されない。
１，１Ａ，１Ｂ，３，３Ａ，３Ｂ 配線基板
２，４ 半導体装置
１０ 基板本体（シリコン基板）
１０Ｘ 貫通孔（第１貫通孔、第２貫通孔）
１１ 絶縁膜
１２ 貫通電極（第１貫通電極、第２貫通電極）
２０，２０Ａ，２０Ｂ キャパシタ
２１ キャパシタ部
２２ 第１電極
２３ 誘電体層
２４ 第２電極
２５ 第１絶縁層（第３絶縁層）
２６ 第２絶縁層（第４絶縁層）
２７Ａ 導電層（第２導電層）
２７Ｂ 導電層（第１導電層）
３０ 金属層（第１金属層、第２金属層）
３０Ａ 金属層
４０ 絶縁層（第１絶縁層）
５０ 配線層（第２配線層）
５４ 配線層（第１配線層）
７０ 絶縁層（第２絶縁層）
８０ 配線層（第４配線層）
８４ 配線層（第３配線層）
１００ 半導体素子

Claims (9)

  1. 第１主面と第２主面との間を貫通する第１貫通孔及び第２貫通孔を有し、前記第１貫通孔内に第１貫通電極が形成され、前記第２貫通孔内に第２貫通電極が形成されるシリコン基板と、
    前記第１主面及び前記第１貫通孔の内壁面及び前記第２貫通孔の内壁面を覆う絶縁膜上に、第１電極と、誘電体層と、第２電極とが順に積層されて形成されたキャパシタ部を有するキャパシタと、
    前記キャパシタを被覆するように前記第１主面側に形成された第１絶縁層と、
    前記第２主面を被覆する前記絶縁膜の下に積層された第２絶縁層と、
    前記第１絶縁層上に積層され、前記第１電極と前記第１貫通電極とを電気的に接続する第１配線層と、
    前記第１絶縁層上に積層され、前記第２電極と前記第２貫通電極とを電気的に接続する第２配線層と、
    前記第２絶縁層の下に積層され、前記第１貫通電極の下面と接続される第３配線層と、
    前記第２絶縁層の下に積層され、前記第２貫通電極の下面と接続される第４配線層と、を有し、
    前記第１貫通電極の下面及び前記第２貫通電極の下面は、前記第２主面を被覆する前記絶縁膜の下面と、前記第１電極の下面と、前記誘電体層の下面と、前記第２電極の下面と面一になるように形成されていることを特徴とする配線基板。
  2. 前記キャパシタは、前記第１電極の一部及び前記第２電極の一部を露出するように形成される第３絶縁層と、前記第３絶縁層から露出した前記第１電極を覆う第１導電層と、前記第３絶縁層から露出した前記第２電極を覆う第２導電層と、を有し、
    前記第１貫通孔内及び前記第２貫通孔内に形成された前記第３絶縁層の下面は、前記第１貫通電極の下面及び前記第２貫通電極の下面と面一になるように形成されていることを特徴とする請求項１に記載の配線基板。
  3. 前記キャパシタは、前記第３絶縁層全体を被覆し、前記キャパシタ部を保護する第４絶縁層を有し、
    前記第１貫通孔内及び前記第２貫通孔内に形成された前記第４絶縁層の下面は、前記第１貫通電極の下面及び前記第２貫通電極の下面と面一になるように形成されていることを特徴とする請求項２に記載の配線基板。
  4. 前記キャパシタは、前記第１電極の一部及び前記第２電極の一部を露出するように形成され、前記キャパシタ部を保護する第４絶縁層と、前記第４絶縁層から露出した前記第１電極を覆う第１導電層と、前記第４絶縁層から露出した前記第２電極を覆う第２導電層と、を有し、
    前記第１貫通孔内及び前記第２貫通孔内に形成された前記第４絶縁層の下面は、前記第１貫通電極の下面及び前記第２貫通電極の下面と面一になるように形成されていることを特徴とする請求項１に記載の配線基板。
  5. 前記第１貫通孔の内壁面は、少なくとも前記第１貫通電極と接する第１金属層で覆われ、前記第２貫通孔の内壁面は、少なくとも前記第２貫通電極と接する第２金属層で覆われ、
    前記第１金属層の下面及び前記第２金属層の下面は、前記第１貫通電極の下面及び前記第２貫通電極の下面と面一になるように形成されていることを特徴とする請求項１〜４のいずれか１つに記載の配線基板。
  6. 請求項１〜５のいずれか１つに記載の配線基板と、
    前記配線基板に実装される半導体素子と、
    を有することを特徴とする半導体装置。
  7. シリコン基板の第１主面と第２主面との間を貫通する第１貫通孔内及び第２貫通孔内にそれぞれ形成される第１貫通電極及び第２貫通電極と、誘電体層を挟むように第１電極と第２電極とが対向して形成されたキャパシタ部を有するキャパシタと、を備える配線基板の製造方法であって、
    前記第１主面及び前記第１貫通孔の内壁面及び前記第２貫通孔の内壁面を覆う絶縁膜上に、前記第１電極と、前記誘電体層と、前記第２電極とを順に積層して前記キャパシタ部を形成する第１工程と、
    少なくとも、前記絶縁膜と、前記第１電極と、前記誘電体層と、前記第２電極とで順に覆われた前記第１貫通孔内及び前記第２貫通孔内にそれぞれ前記第１貫通電極及び前記第２貫通電極を形成する第２工程と、
    前記キャパシタを被覆するように前記第１主面側に第１絶縁層を形成するとともに、前記第２主面を被覆する前記絶縁膜の下に第２絶縁層を形成する第３工程と、
    前記第１絶縁層上に、前記第１電極と前記第１貫通電極とを電気的に接続する第１配線層、及び前記第２電極と前記第２貫通電極とを電気的に接続する第２配線層を形成するとともに、前記第２絶縁層の下に、前記第１貫通電極に接続される第３配線層、及び前記第２貫通電極に接続される第４配線層を形成する第４工程と、を有し、
    前記第２工程では、前記第１貫通電極の下面及び前記第２貫通電極の下面が、前記第２主面を被覆する前記絶縁膜の下面と、前記第１電極の下面と、前記誘電体層の下面と、前記第２電極の下面と面一になるように形成されることを特徴とする配線基板の製造方法。
  8. 前記第１工程は、
    前記キャパシタ部上に、前記第１電極の一部及び前記第２電極の一部を露出するように第３絶縁層を積層する工程と、
    前記第３絶縁層上に、前記第３絶縁層を被覆する第４絶縁層を積層する工程と、を更に有し、
    前記第２工程の後であって前記第３工程の前に、前記第３絶縁層から露出した前記第１電極を覆うように第１導電層を形成するとともに、前記第３絶縁層から露出した前記第２電極を覆うように第２導電層を形成する第５工程を更に有することを特徴とする請求項７に記載の配線基板の製造方法。
  9. 前記第２工程は、
    前記第１工程で形成された構造体の全面を覆うように金属層を形成する工程と、
    前記金属層を給電層とする電解めっき法により、前記第１貫通孔内及び前記第２貫通孔にそれぞれ前記第１貫通電極及び前記第２貫通電極を形成する工程と、を有することを特徴とする請求項７又は８に記載の配線基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101640513B1 (ko) * 2015-01-27 2016-07-18 (주) 이피웍스 개선된 관통 비아홀을 가지는 실리콘 인터포저 및 그의 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
US9123780B2 (en) 2012-12-19 2015-09-01 Invensas Corporation Method and structures for heat dissipating interposers
US9362218B2 (en) * 2013-08-16 2016-06-07 Qualcomm Incorporated Integrated passive device (IPD) on substrate
JP6361179B2 (ja) * 2014-03-10 2018-07-25 大日本印刷株式会社 配線板、配線板の製造方法
KR102194719B1 (ko) * 2014-06-12 2020-12-23 삼성전기주식회사 패키지 기판 및 이를 이용한 패키지
JP2016076534A (ja) * 2014-10-03 2016-05-12 イビデン株式会社 金属ポスト付きプリント配線板およびその製造方法
JP6492768B2 (ja) * 2015-02-27 2019-04-03 富士通株式会社 電子装置及びはんだ実装方法
KR102423254B1 (ko) * 2015-06-22 2022-07-20 인텔 코포레이션 커패시터를 포함하는 집적 회로
KR20180058757A (ko) * 2015-09-23 2018-06-01 난양 테크놀러지컬 유니버시티 반도체 장치 및 반도체 장치 형성 방법
US10629673B2 (en) * 2018-09-26 2020-04-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor and structure thereof
US11756948B2 (en) * 2019-05-01 2023-09-12 Intel Corporation In situ package integrated thin film capacitors for power delivery
US11862546B2 (en) * 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
CN113380772B (zh) * 2021-06-07 2022-07-19 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及其封装方法
CN115529714A (zh) * 2021-06-25 2022-12-27 全亿大科技（佛山）有限公司 线路板及制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232775B (zh) * 1999-09-02 2010-06-09 伊比登株式会社 印刷布线板及其制造方法
JP3838827B2 (ja) * 1999-10-05 2006-10-25 新光電気工業株式会社 薄膜コンデンサ素子及びプリント回路基板の製造方法
US6565730B2 (en) * 1999-12-29 2003-05-20 Intel Corporation Self-aligned coaxial via capacitors
JP3792129B2 (ja) * 2001-03-01 2006-07-05 新光電気工業株式会社 キャパシタ、キャパシタ内蔵回路基板及びそれらの製造方法
JP3967108B2 (ja) 2001-10-26 2007-08-29 富士通株式会社 半導体装置およびその製造方法
US7230318B2 (en) * 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US7316063B2 (en) * 2004-01-12 2008-01-08 Micron Technology, Inc. Methods of fabricating substrates including at least one conductive via
JP2006253631A (ja) * 2005-02-14 2006-09-21 Fujitsu Ltd 半導体装置及びその製造方法、キャパシタ構造体及びその製造方法
JP2007027451A (ja) * 2005-07-19 2007-02-01 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
US7719079B2 (en) * 2007-01-18 2010-05-18 International Business Machines Corporation Chip carrier substrate capacitor and method for fabrication thereof
US7589394B2 (en) * 2007-04-10 2009-09-15 Ibiden Co., Ltd. Interposer
TWI373118B (en) * 2007-12-21 2012-09-21 Ind Tech Res Inst Through hole capacitor and method of manufacturing the same
US20100001378A1 (en) * 2008-07-01 2010-01-07 Teledyne Scientific & Imaging, Llc Through-substrate vias and method of fabricating same
US8088667B2 (en) * 2008-11-05 2012-01-03 Teledyne Scientific & Imaging, Llc Method of fabricating vertical capacitors in through-substrate vias
US7906404B2 (en) * 2008-11-21 2011-03-15 Teledyne Scientific & Imaging, Llc Power distribution for CMOS circuits using in-substrate decoupling capacitors and back side metal layers
JP5471268B2 (ja) * 2008-12-26 2014-04-16 大日本印刷株式会社 貫通電極基板及びその製造方法
JP5532688B2 (ja) * 2009-06-04 2014-06-25 富士通株式会社 インターポーザ、半導体装置及び電子装置
JP2011071372A (ja) * 2009-09-28 2011-04-07 Kyocera Corp 配線基板およびその製造方法
JP5275400B2 (ja) * 2011-04-18 2013-08-28 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101640513B1 (ko) * 2015-01-27 2016-07-18 (주) 이피웍스 개선된 관통 비아홀을 가지는 실리콘 인터포저 및 그의 제조방법

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