JP2004087657A - Tabテープ及びその製造方法並びにそれを用いた半導体装置 - Google Patents
Tabテープ及びその製造方法並びにそれを用いた半導体装置 Download PDFInfo
- Publication number
- JP2004087657A JP2004087657A JP2002244862A JP2002244862A JP2004087657A JP 2004087657 A JP2004087657 A JP 2004087657A JP 2002244862 A JP2002244862 A JP 2002244862A JP 2002244862 A JP2002244862 A JP 2002244862A JP 2004087657 A JP2004087657 A JP 2004087657A
- Authority
- JP
- Japan
- Prior art keywords
- tape
- wiring pattern
- stiffener
- shaped substrate
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Wire Bonding (AREA)
Abstract
【解決手段】両面に第1及び第2の配線パターン10、11が形成された絶縁性テープ5と、第1及び第2の配線パターン10、11間を電気的に導通させるビアホール6と、絶縁性テープ5と接着剤7を介して取り付けられたスティフナ8とから構成されるTABテープにおいて、絶縁性テープ5は、第2の配線パターンが形成されていない部分に感光性を有するソルダーレジスト17を塗布してある。また、そのようなTABテープを使用して半導体装置を得た。
【選択図】図1
Description
【発明の属する技術分野】
本発明は、スティフナと称される放熱板兼補強板の付いたTAB(Tape Automated Bonding)テープ及びその製造方法並びにこれを用いたテープBGA(Ball Grid Array)半導体装置に関する。
【0002】
【従来の技術】
テープBGA半導体装置は、通信機器などのサーバー制御に使用される。この半導体装置は、伝送速度の高速化により数10GHzの高周波領域での動作が求められ、高熱放散性、低ノイズ性等の高特性が要求される。そのためテープは、接地電位層と信号配線層とを分離した両面配線テープが用いられ、このテープに接着剤を介して銅合金などの熱放散性の良好なスティフナを貼り付けたものが用いられる。
【0003】
テープBGA半導体装置として、例えば、図5に示されるものが知られている。テープBGA半導体装置は、ポリイミドなどの可撓性のある絶縁性テープ5と、絶縁性テープ5の片面に形成された第1の配線パターン10と絶縁性テープの他面に形成された第2の配線パターン11と、第1及び第2の配線パターン10、11間を電気的に導通させるため絶縁性テープ5に形成したビアホール6と、絶縁性テープ5の他面と接着剤7を介して取り付けられたスティフナ8と、スティフナ8のキャビティ15側に取り付けられる半導体チップ1と、半導体チップ1の電極(図示せず)と第1の配線パターンの端子(図示せず)とを接続するボンディングワイヤ9と、第2の配線パターン10と接続され図示しない外部回路に接続される電極としての半田ボール3とから構成される。
【0004】
ここで、半導体チップ1とボンディングワイヤ9は、封止樹脂2により封止される。また、第1の配線パターン10側の面は、半田ボール3が搭載される部分及び封止樹脂2以外の面に感光性を有するソルダーレジスト(以下「PSR」という。)層4が形成され、半田ボールを搭載する際にボール形状の偏りやボール間の短絡を防止する。
【0005】
第1の配線パターン10は、主として信号層として使用され、第2の配線パターン11は、後述するように、接地電位層と複数のリードから構成される。
【0006】
以上の半導体装置の製造工程について説明する。図6は、スティフナ付きTABテープの製造工程を示す図、図7は、スティフナの製造工程を示す図である。
【0007】
まず、スパッタリングやキャスティング等の手法によりポリイミドフィルムなどの絶縁性テープ5の両面に第1及び第2の銅箔10a、11aを貼り付けた銅張積層基材を準備し(図6(a))、パンチングにより貫通孔6aをあける(図6(b))。貫通孔6aをあけた銅張積層基材の両面に銅めっきを施し(図6(c))、めっき層6bにより第1の銅箔10a及び第2の銅箔11a間の電気的導通をとるビアホール6を形成するとともに、第1及び第2の銅箔10a、11a上に第1及び第2の銅めっき層10b、11bを形成する。
【0008】
所定の広さにフォトレジスト14を塗布し(図6(d))、露光、現像を行い、配線パターンを形成しない第1及び第2の銅めっき層10b、11bを露出させる(図6(e))。第1及び第2の銅めっき層10b、11b及び第1及び第2の銅箔10a、11aをエッチングして除去し、第1及び第2の配線パターン10、11を形成する(図6(f))。このとき第2の配線パターン11が形成された面には、リード30、31及び接地電位層21も形成される。
【0009】
フォトレジスト14を除去し(図6(g))、第1の配線パターン10側の適宜箇所に半田ボールを搭載する際にボール形状の偏りやボール間の短絡を防止するためのPSR4を塗布する(図6(h))。
【0010】
ついで、第2の配線パターン11側に接着剤7を塗布する(図6(i))。そして、半導体チップを搭載するキャビティ15をくり抜き(図6(j))、後述するスティフナ8を貼り付ける(図6(k))。接着剤7を熱硬化させるためのキュア工程等を経てスティフナ付きTABテープが完成する。
【0011】
スティフナ8は、図7に示すように、銅板12(図7(a))をプレス又はエッチングにより所定の形状に加工した後(図7(b))、接着剤7との密着性を向上させる目的で、表面に黒化処理13を施したもの(図7(c))である。
【0012】
このようにして得られたスティフナ付きTABテープのスティフナ8のキャビティ15側に半導体チップ1を搭載し、半導体チップ1の電極(図示せず)と第1の配線パターン10とをボンディングワイヤ9で接続する。半導体チップ1及びボンディングワイヤ9とを封止樹脂2により封止する。
【0013】
第1の配線パターン10の所定箇所に半田ボール3を搭載してBGA半導体装置が完成する(図5参照)。
【0014】
【発明が解決しようとする課題】
しかし、従来のスティフナが貼り付けられたTABテープによると、図8に示すように、接着剤7を介してスティフナ8が貼り付けられる面は、第2の配線パターン11のリード30、31が形成されていない部位32、33、34に接着剤7が十分に塗布されず、ボイド16が生ずるおそれがあるため、半田ボールリフロー時のボイドの膨張によりスティフナ8から第2の配線パターン11のリード30、31の銅層が剥がれるおそれやマイグレーションの発生原因となるおそれがあるという問題がある。
【0015】
従って、本発明の目的は、第2の配線パターン上にスティフナを取り付ける場合、第2の配線パターンの銅層が形成されていない部分にボイドが生じることを防止し、半田ボールリフロー時に導電性テープから第2の配線パターンの銅層の剥がれやマイグレーションの発生を防止したTABテープ、及びその製造方法並びにそのようなTABテープを使用した半導体装置を提供することにある。
【0016】
【課題を解決するための手段】
本発明は、前記目的を達成するために、請求項1記載の発明において、絶縁性のテープ状基材の片面に導電性材料で形成した第1の配線パターンと、前記テープ状基材の他面に導電性材料で形成した第2の配線パターンと、前記第1及び第2の配線パターンを電気的に導通する導通部と、前記テープ状基材の他面と接着剤を介して取り付けられたスティフナとから構成されるTABテープにおいて、前記テープ状基材は、前記第2の配線パターンが形成されていない部分に感光性を有するソルダーレジスト等の絶縁材が塗布されていることを特徴とするTABテープを提供する。
【0017】
請求項2記載の発明において、前記感光性を有するソルダーレジスト等の絶縁材は、前記第2の配線パターンの厚さに対して−10μmから+20μmの厚さに形成されることを特徴とする請求項1記載のTABテープを提供する。
【0018】
請求項3記載の発明において、前記感光性を有するソルダーレジスト等の絶縁材は、液状であり、スクリーン印刷法により塗布されることを特徴とする請求項1又は2のいずれか1項記載のTABテープを提供する。
【0019】
請求項4記載の発明において、絶縁性のテープ状基材の片面に導電性材料で第1の配線パターンを形成するステップと、前記テープ状基材の他面に導電性材料で第2の配線パターンを形成するステップと、前記第1及び第2の配線パターンを電気的に導通する導通部を形成するステップと、前記テープ状基材の他面に接着剤を介してスティフナを取り付けるステップとを含むTABテープの製造方法において、前記第2の配線パターンを形成するステップは、テープ状基材の前記第2の配線パターンが形成されていない部分に感光性を有するソルダーレジスト等の絶縁材を塗布するステップを含むことを特徴とするTABテープの製造方法を提供する。
【0020】
請求項5記載の発明において、前記第2の配線パターンを形成するステップは、形成された前記第2の配線パターンの厚さに対して−10μmから+20μmの厚さでソルダーレジスト層等の絶縁材を形成するステップを含むことを特徴とする請求項4記載のTABテープの製造方法を提供する。
【0021】
請求項6記載の発明において、前記第2の配線パターンを形成するステップは、液状の感光性を有するソルダーレジスト等の絶縁材をスクリーン印刷法により塗布するステップを含むことを特徴とする請求項4又は5のいずれか1項記載のTABテープの製造方法を提供する。
【0022】
請求項7記載の発明において、中央に開口部を有した絶縁性のテープ状基材と、
前記絶縁性のテープ状基材の片面に導電性材料で形成した第1の配線パターンと、前記テープ状基材の他面に導電性材料で形成した第2の配線パターンと、前記第1及び第2の配線パターンを電気的に導通する導通部と、前記テープ状基材の他面と接着剤を介して取り付けられたスティフナと、前記絶縁性のテープ状基材の前記開口部の位置において前記スティフナに取り付けられた半導体チップと、前記半導体チップと前記第2の配線パターンを接続するワイヤボンディングと、前記半導体チップと前記ワイヤボンディングとを封止する封止剤と、前記第1の配線パターンと外部の端子と接続するための半田ボールとから構成される半導体装置において、前記テープ状基材は、前記第2の配線パターンが形成されていない部分に感光性を有するソルダーレジスト等の絶縁材が塗布されていることを特徴とする半導体装置を提供する。
【0023】
請求項8記載の発明において、前記感光性を有するソルダーレジスト等の絶縁材は、前記第2の配線パターンの厚さに対して−10μmから+20μmの厚さに形成されることを特徴とする請求項7記載の半導体装置を提供する。
【0024】
請求項9記載の発明において、前記感光性を有するソルダーレジスト等の絶縁材は、前記第2の配線パターンの厚さに対して−10μmから+20μmの厚さに形成されることを特徴とする請求項7記載の半導体装置を提供する。
【0025】
【発明の実施の形態】
本発明によるテープBGA半導体装置の実施の形態について、図面を参照しながら説明する。
【0026】
図1は、本発明のTABテープを使用したテープBGA半導体装置を示す。なお図5と同一の符号は、同一の部材を表している。
【0027】
テープBGA半導体装置は、ポリイミドなどの可撓性のある絶縁性テープ5と、絶縁性テープ5の表面に形成された第1の配線パターン10と絶縁性テープの裏面に形成された第2の配線パターン11と、第1及び第2の配線パターン10、11間を電気的に導通させるため絶縁性テープ5に形成したビアホール6と、絶縁性テープ5の他面と接着剤7を介して取り付けられたスティフナ8と、スティフナ8のキャビティ15側に取り付けられる半導体チップ1と、半導体チップ1の電極(図示せず)と第1の配線パターンとを接続するボンディングワイヤ9と、第1の配線パターン10と接続され図示しない外部回路に接続される電極としての半田ボール3とから構成される。
【0028】
ここで、第2の配線パターン11の配線間、すなわち、配線パターン11を形成する部分の銅層が存在しない部分にPSR17を塗布してある。
【0029】
なお、半導体チップ1とボンディングワイヤ9は、封止樹脂2により封止される。また、第1の配線パターン10側の面は、半田ボール3が搭載される部分及び封止樹脂2以外の面にPSR層4が形成され、半田ボールを搭載する際にボール形状の偏りやボール間の短絡を防止する。
【0030】
図2は、絶縁性テープ5の第2の配線パターン11を形成する面を示す図、図3は、第2の配線パターンを形成する部分の銅層が存在しない部分にPSRを塗布したところを示す図で、(a)はPSRを埋め込んだ状態の平面図、(b)は図3(a)のA−A線に沿う断面図である。第2の配線パターン11を形成するリード110、111、112と接地電位層21は、同一平面であるが、配線パターンが形成されていない部分は、エッチング等により銅めっき層及び銅箔が除去されて、凹部11cが形成されている。そこで、この凹部11cにPSR17を充填し(図3(a))、第2の配線パターン11を形成するリード110、111、112と接地電位層21とが、同一平面となるように形成する(図3(b))。
【0031】
従って、第2の配線パターン11を形成する面に接着剤7を塗布してスティフナ8を接着する際に気泡などのボイドの発生が防止でき、半田ボールリフロー時にスティフナから第2の配線パターン11のリード110、111、112の剥がれやマイグレーションの発生を防止することができる。
【0032】
なお、半導体チップ1とボンディングワイヤ9は、封止樹脂2により封止される。また、第1の配線パターン10側の面は、半田ボール3が搭載される部分及び封止樹脂2以外の面にPSR4が形成され、半田ボール3を搭載する際にボール形状の偏りやボール間の短絡を防止する。
【0033】
以上の半導体装置の製造工程について説明する。図4は、スティフナ付きTABテープの製造工程を示す図である。BGA半導体装置の完成図は、図1に示す。なお、図6と同一符号は、同一の部材を示す。
【0034】
まず、スパッタリングやキャスティング等の手法によりポリイミドフィルムなどの絶縁性テープ5の両面に第1及び第2の銅箔10a、11aを貼り付けた銅張積層基材を準備し(図4(a))、パンチングにより貫通孔6aをあける(図4(b))。貫通孔6aをあけた銅張積層基材の両面に銅めっきを施し(図4(c))、銅めっき層6bにより第1の銅箔10a及び第2の銅箔11a間の電気的導通をとるビアホール6を形成するとともに、第1及び第2の銅箔10a、11a上に第1及び第2の銅めっき層10b、11bを形成する。
【0035】
所定の広さにフォトレジスト14を塗布し(図4(d))、露光、現像を行い、配線パターンを形成しない第1及び第2の銅めっき部分10b、11bを露出させる(図4(e))。第1及び第2の銅めっき部分10b、11b及び第1及び第2の銅箔10a、11aをエッチングして除去し、第1及び第2の配線パターン10、11を形成する(図4(f))。
【0036】
フォトレジスト14を除去し(図4(g))、第1の銅箔10a側の適宜箇所に半田ボール搭載する際にボール形状の偏りやボール間の短絡を防止するためのPSR4を塗布する(図4(h)。
【0037】
第2の配線パターン11側の配線層間にPSR17を充填し、露光・現像して配線層間にのみPSRを残存させる(図4(i))。
【0038】
ついで、第2の配線パターン11側に接着剤7を塗布する(図4(j))。そして、半導体チップを搭載するキャビティ15をくり抜き(図4(k))、スティフナ8を貼り付ける(図4(l))。接着剤7を熱硬化させるためのキュア工程等を経てTABテープが完成する。
【0039】
スティフナ8は、前述した図7に記載のとおりであるので、説明を省略する。
【0040】
このようにして得られたTABテープのスティフナ8のキャビティ15側に半導体チップ1を搭載し、半導体チップ1と配線パターン10とをボンディングワイヤ9で接続する。半導体チップ1及びボンディングワイヤ9とを封止樹脂2により封止する。
【0041】
第1の配線パターン10の所定箇所に半田ボール3を搭載してBGA半導体装置が完成する。
【0042】
従って、以上のように製造された半導体装置にあっても、図2及び図3に示すように、第2の配線パターンを形成するリード110、111、112と接地電位層21の中間はエッチング等により銅めっき層及び銅箔が除去されて、凹部11cが形成されているが、この凹部11cにPSR17を充填し、第2の配線パターン11を形成するリード110、111、112と接地電位層21とが、同一平面となるように形成されているため、第2の配線パターン11を含む面に接着剤7を塗布してスティフナ8を接着する際に気泡などのボイドの発生が防止でき、半田ボールリフロー時にスティフナから第2の配線パターン11のリード110、111、112の剥がれやマイグレーションの発生を防止することができる。
【0043】
【実施例】
前述の半導体製造工程において図4(h)までの工程により作成した両面に配線パターンが形成されたテープを100m準備した。このテープのスティフナが取り付けられる面は、図2に示すように、中央から四隅に向けて第2の配線パターン11が形成されている。第2の配線パターン11は、100μm間隔で70μm幅のリード110、111、112の3本がそれぞれ10mmの長さで形成されている。このリード110、111、112の両端は、直径100μmのビアホール6が形成され、第1及び第2の配線パターンを電気的に導通している。21は、接地電位層である。
【0044】
この第2の配線パターン11のリード110、111、112及び接地電位層21が形成されていない凹部11cに部分にインク状のPSR17をスクリーン印刷法により塗布し、露光、現像を行い、凹部11cにPSR17を残存させた(図3)。
【0045】
PSRの厚さは、リードの厚さが約30μmであるため、リードの厚さに対し−10μmから+20μmの厚さとなるようにPSRインクの粘度、印刷厚さを調節した。
【0046】
所定の条件によりPSRを熱硬化させた後、両面同時に金メッキを行い、上記のPSRを塗布した面の全面に接着剤を貼り付けた。接着剤の貼り付けは、ロールラミネータを用い、搬送速度1.0m/min、ロール温度50〜100℃で行った。
【0047】
これとは別に、PSRを塗布しないものについて、接着剤をラミネートしたテープ100mを準備した。
【0048】
接着剤貼り付け後、貼り付け面を光学顕微鏡により40倍の倍率で観察した結果、PSRを塗布したものについてはリード間にボイドが認められなかった。
【0049】
しかし、PSRを塗布していないものは、全長にわたってボイドが観察された。
【0050】
さらに、上記テープをスティフナに貼り付けた後、接着剤の硬化を行い、半田ボールリフローを模擬して、各100ピースを最大260℃で10秒の赤外線リフローを3回実施して、PSR形成部のリード間の膨れを超音波顕微鏡により観察した。
【0051】
その結果、PSRを塗布しなかったものについては、100ピースのうち95ピースに膨れが認められたが、PSRを塗布したものについてはまったく膨れが認められなかった。
【0052】
PSRの厚さは、リードの厚さに対し10μm以上薄いと接着剤貼り付け時にリードの間にボイドが生じ易くなる。また、リードより20μm以上厚いとリードの上にPSRが残ってしまうことがある。その後、接着剤を貼り付けると、リード上に残ったPSRの部分にのみ貼り付けの圧力が集中してしまい、その部分のみ接着剤の厚さが薄くなったり、逆にリード側に押し出されてしまい凸状の圧痕となってしまう。
【0053】
このような場合、通常の板状の基板であれば、バフ研磨などの機械的研磨により除去できるが、テープ状基板の場合、伸びやうねりを発生させることになるので、機械的な研磨は好ましくない。
【0054】
従って、上記のように、PSRの厚さは、リードの厚さに対し−10μm以上+20μm以下の厚さが好適である。
【0055】
【発明の効果】
以上説明したように、本発明によるTABテープ又はその製造方法によれば、スティフナを接着する面に形成した配線パターンの銅層を形成しない部分にPSRを塗布し、スティフナを接着する面の凹凸を小さくすることとしたため、接着剤を貼り付けても、ボイドが発生せず、半田ボールリフロー時の膨張による銅層層のはがれや、マイグレーションが発生することがないTABテープおよびその製造方法を得ることができる。
【0056】
また、そのようなTABテープ又はその製造方法により得られたTABテープを使用した半導体装置によると、同様に、半田ボールリフロー時の膨張による銅層のはがれや、マイグレーションが発生することがない半導体装置を得ることができる。
【図面の簡単な説明】
【図1】本発明のテープBGA半導体装置を示す図である。
【図2】絶縁性テープの第2の配線パターンを形成する面を示す図である。
【図3】第2の配線パターンを形成する部分の銅層が存在しない部分にPSRを塗布したところを示す図である。
【図4】本発明のスティフナ付きTABテープの製造工程を示す図である。
【図5】従来のテープBGA半導体装置を示す図である。
【図6】従来のスティフナ付きTABテープの製造工程を示す図である。
【図7】スティフナの製造工程を示す図である。
【図8】従来のスティフナ付きTABテープの問題点を示す図である。
【符号の説明】
1 半導体チップ
2 封止樹脂
3 半田ボール
4 感光性を有するソルダーレジスト(PSR)
5 絶縁性テープ
6 ビアホール
6a 貫通孔
6b 銅めっき層
7 接着剤
8 スティフナ
9 ボンディングワイヤ
10 第1の配線パターン
10a 第1の銅箔
10b 第1の銅めっき層
11 第2の配線パターン
11a 第2の銅箔
11b 第2の銅めっき層
11c 凹部
14 フォトレジスト
15 キャビティ
16 ボイド
17 感光性を有するソルダーレジスト(PSR)
21 接地電位層
30 リード
31 リード
32 リードが形成されていない部位
33 リードが形成されていない部位
34 リードが形成されていない部位
110 リード
111 リード
112 リード
Claims (9)
- 絶縁性のテープ状基材の片面に導電性材料で形成した第1の配線パターンと、
前記テープ状基材の他面に導電性材料で形成した第2の配線パターンと、
前記第1及び第2の配線パターンを電気的に導通する導通部と、
前記テープ状基材の他面と接着剤を介して取り付けられたスティフナとから構成されるTABテープにおいて、
前記テープ状基材は、前記第2の配線パターンが形成されていない部分に感光性を有するソルダーレジスト等の絶縁材が塗布されていることを特徴とするTABテープ。 - 前記感光性を有するソルダーレジスト等の絶縁材は、前記第2の配線パターンの厚さに対して−10μmから+20μmの厚さに形成されることを特徴とする請求項1記載のTABテープ。
- 前記感光性を有するソルダーレジスト等の絶縁材は、液状であり、スクリーン印刷法により塗布されることを特徴とする請求項1又は2のいずれか1項記載のTABテープ。
- 絶縁性のテープ状基材の片面に導電性材料で第1の配線パターンを形成するステップと、
前記テープ状基材の他面に導電性材料で第2の配線パターンを形成するステップと、
前記第1及び第2の配線パターンを電気的に導通する導通部を形成するステップと、
前記テープ状基材の他面に接着剤を介してスティフナを取り付けるステップとを含むTABテープの製造方法において、
前記第2の配線パターンを形成するステップは、テープ状基材の前記第2の配線パターンが形成されていない部分に感光性を有するソルダーレジスト等の絶縁材を塗布するステップを含むことを特徴とするTABテープの製造方法。 - 前記第2の配線パターンを形成するステップは、形成された前記第2の配線パターンの厚さに対して−10μmから+20μmの厚さでソルダーレジスト層等の絶縁材を形成するステップを含むことを特徴とする請求項4記載のTABテープの製造方法。
- 前記第2の配線パターンを形成するステップは、液状の感光性を有するソルダーレジスト等の絶縁材をスクリーン印刷法により塗布するステップを含むことを特徴とする請求項4又は5のいずれか1項記載のTABテープの製造方法。
- 中央に開口部を有した絶縁性のテープ状基材と、
前記絶縁性のテープ状基材の片面に導電性材料で形成した第1の配線パターンと、
前記テープ状基材の他面に導電性材料で形成した第2の配線パターンと、
前記第1及び第2の配線パターンを電気的に導通する導通部と、
前記テープ状基材の他面と接着剤を介して取り付けられたスティフナと、
前記絶縁性のテープ状基材の前記開口部の位置において前記スティフナに取り付けられた半導体チップと、
前記半導体チップと前記第2の配線パターンを接続するワイヤボンディングと、
前記半導体チップと前記ワイヤボンディングとを封止する封止剤と、
前記第1の配線パターンと外部の端子と接続するための半田ボールとから構成される半導体装置において、
前記テープ状基材は、前記第2の配線パターンが形成されていない部分に感光性を有するソルダーレジスト等の絶縁材が塗布されていることを特徴とする半導体装置。 - 前記感光性を有するソルダーレジスト等の絶縁材は、前記第2の配線パターンの厚さに対して−10μmから+20μmの厚さに形成されることを特徴とする請求項7記載の半導体装置。
- 前記感光性を有するソルダーレジスト等の絶縁材は、液状であり、スクリーン印刷法により塗布されることを特徴とする請求項7又は8のいずれか1項記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002244862A JP3915630B2 (ja) | 2002-08-26 | 2002-08-26 | Tabテープ及びその製造方法並びにそれを用いた半導体装置 |
US10/647,922 US6853065B2 (en) | 2002-08-26 | 2003-08-26 | Tab tape, method of making same and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002244862A JP3915630B2 (ja) | 2002-08-26 | 2002-08-26 | Tabテープ及びその製造方法並びにそれを用いた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004087657A true JP2004087657A (ja) | 2004-03-18 |
JP3915630B2 JP3915630B2 (ja) | 2007-05-16 |
Family
ID=31884653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002244862A Expired - Fee Related JP3915630B2 (ja) | 2002-08-26 | 2002-08-26 | Tabテープ及びその製造方法並びにそれを用いた半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6853065B2 (ja) |
JP (1) | JP3915630B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7061085B2 (en) * | 2003-09-19 | 2006-06-13 | Micron Technology, Inc. | Semiconductor component and system having stiffener and circuit decal |
TWI286807B (en) * | 2005-04-26 | 2007-09-11 | Phoenix Prec Technology Corp | Carrying structure of electronic component |
JP2013030712A (ja) * | 2011-07-29 | 2013-02-07 | Toshiba Corp | 半導体モジュールおよび半導体モジュールの製造方法 |
US8513057B2 (en) | 2011-09-16 | 2013-08-20 | Stats Chippac Ltd. | Integrated circuit packaging system with routable underlayer and method of manufacture thereof |
US9202782B2 (en) * | 2013-01-07 | 2015-12-01 | Intel Corporation | Embedded package in PCB build up |
US20150016069A1 (en) * | 2013-07-09 | 2015-01-15 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Printed circuit board |
JP2018014462A (ja) | 2016-07-22 | 2018-01-25 | キヤノン株式会社 | 光学センサー及びスキャナユニット、画像形成装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5420460A (en) * | 1993-08-05 | 1995-05-30 | Vlsi Technology, Inc. | Thin cavity down ball grid array package based on wirebond technology |
US5397921A (en) * | 1993-09-03 | 1995-03-14 | Advanced Semiconductor Assembly Technology | Tab grid array |
US5844168A (en) * | 1995-08-01 | 1998-12-01 | Minnesota Mining And Manufacturing Company | Multi-layer interconnect sutructure for ball grid arrays |
AU7096696A (en) * | 1995-11-28 | 1997-06-19 | Hitachi Limited | Semiconductor device, process for producing the same, and packaged substrate |
JP3173459B2 (ja) * | 1998-04-21 | 2001-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
JP3832102B2 (ja) * | 1998-08-10 | 2006-10-11 | ソニー株式会社 | 半導体装置の製造方法 |
JP3855248B2 (ja) * | 1999-04-27 | 2006-12-06 | 株式会社デンソー | 電池の満充電判定方式 |
TW483074B (en) * | 1999-05-14 | 2002-04-11 | Seiko Epson Corp | Semiconductor apparatus, its manufacturing method, circuit board and electronic machine |
JP2001110936A (ja) * | 1999-10-08 | 2001-04-20 | Hitachi Cable Ltd | 半導体装置 |
JP2002016175A (ja) * | 2000-06-29 | 2002-01-18 | Hitachi Cable Ltd | スティフナ付きtabテープ及びそれを用いた半導体装置 |
JP4023082B2 (ja) * | 2000-10-05 | 2007-12-19 | 日立電線株式会社 | 半導体装置およびその製造方法 |
JP2002124549A (ja) * | 2000-10-17 | 2002-04-26 | Hitachi Cable Ltd | テープキャリア及びそれを用いた半導体装置 |
JP3908157B2 (ja) * | 2002-01-24 | 2007-04-25 | Necエレクトロニクス株式会社 | フリップチップ型半導体装置の製造方法 |
-
2002
- 2002-08-26 JP JP2002244862A patent/JP3915630B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-26 US US10/647,922 patent/US6853065B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20040036158A1 (en) | 2004-02-26 |
US6853065B2 (en) | 2005-02-08 |
JP3915630B2 (ja) | 2007-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3152180B2 (ja) | 半導体装置及びその製造方法 | |
JP2006165175A (ja) | 回路部品モジュールおよび電子回路装置並びに回路部品モジュールの製造方法 | |
JP2002016183A (ja) | 半導体パッケージ用回路基板及びその製造方法 | |
JP4052915B2 (ja) | 回路装置の製造方法 | |
JP2003522401A (ja) | 積層型集積回路パッケージ | |
JP2004119726A (ja) | 回路装置の製造方法 | |
JP4070470B2 (ja) | 半導体装置用多層回路基板及びその製造方法並びに半導体装置 | |
JP2004119727A (ja) | 回路装置の製造方法 | |
JP3915630B2 (ja) | Tabテープ及びその製造方法並びにそれを用いた半導体装置 | |
JP2000261152A (ja) | プリント配線組立体 | |
JP2003209342A (ja) | 配線基板の製造方法及び配線基板 | |
JP3337911B2 (ja) | 半導体装置及びその製造方法 | |
JP3351312B2 (ja) | T−bga用tabテープの製造方法 | |
JP3203176B2 (ja) | 混成集積回路装置およびその製造方法 | |
JP2006294825A (ja) | 半導体集積回路装置 | |
JP3257931B2 (ja) | 半導体パッケージとその製造方法および半導体装置 | |
JPH02172245A (ja) | 半導体装置 | |
JP2004207303A (ja) | 配線基板及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器 | |
JPH1070365A (ja) | 多層回路基板の製造方法 | |
JP2000082761A (ja) | バンプ接合用配線板、該配線板により組み立てられた半導体装置およびバンプ接合用配線板の製造方法 | |
JP3541741B2 (ja) | 多層tabテープの製造方法 | |
JP3226010B2 (ja) | 半導体装置用フィルムキャリアの製造方法 | |
JP2004228603A (ja) | 半導体装置および半導体装置の製造方法 | |
JPH1022324A (ja) | 半導体装置およびその製造方法 | |
JP2002190499A (ja) | 配線基板、半導体装置、及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040917 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060113 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070129 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |