JP2004079675A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板1上にMOSトランジスタ14を形成した後、全面にIr膜25、LT膜26a、PZT膜26b及びIrO2膜27を順次形成する。LT膜26a自体は強誘電体膜ではないが、LT膜26a及びPZT膜26bの積層膜から強誘電体膜26が構成される。このような強誘電体膜26を有する強誘電体キャパシタにおいては、LT膜26aがPbを含有していないため、その成膜の際に配向性を容易に制御することが可能であり、配向性の高いLT膜26aを形成することができる。また、LT膜26aの結晶構造はPZT膜26bと同様に、ペロブスカイト型構造である。そして、このようなLT膜26aの上に、PZT膜26bを形成しているので、PZT膜26bの成長の際にLT膜26aの配向が引き継がれ、高い配向性のPZT膜26bが得られる。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、不揮発性記憶装置等に好適な強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
強誘電体材料は優れた強誘電性、圧電性及び焦電性等を示すことから、メモリ(半導体記憶装置)、アクチュエータ及びセンサ等に応用されている。メモリに関しては、強誘電性が持つヒステリシスを利用することにより不揮発性メモリに応用することができる。これらの半導体装置においては、下地上に順次積層された下部電極、強誘電体膜及び上部電極からなるキャパシタ構造が採用されている。そして、強誘電体膜としては、強誘電体材料の中でも強誘電性が優れたPb(Zr,Ti)O3(以下、PZTともいう。)が主に用いられている。また、強誘電体膜の成膜方法としては、ゾルゲル法、スパッタ法、CVD(化学的気相成長)法等が用いられている。
【0003】
しかし、スパッタリング法又はCVD法によるPZT薄膜の形成においては、下地上でのPZTの初期核形成密度が低く、グレインサイズにばらつきが生じるという問題があった。そして、その解決策として、「Jpn.J.Appll.Phys., Vol.32., No.9B,pp.4086−4088(1993)」等で報告されている方法がある。この方法は、あらかじめ電極上にPbTiO3の初期層を形成し、その後にPZT膜を成膜するものである。
【0004】
【発明が解決しようとする課題】
しかしながら、上述の従来の成膜方法のように、PbTiO3の初期層を形成したとしても、この初期層の上に形成するPZT膜の配向性を十分に制御することはできない。配向性が低い場合、高い残留分極を得ることが困難になり、高い信頼性を得ることができないという問題が生じる。
【0005】
本発明は、かかる問題点に鑑みてなされたものであって、強誘電体膜に高い配向性を確保して高い信頼性を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、結晶の制御に初期層を使用しても、初期層にPbを含有する強誘電体を用いると、PbOの蒸気圧が高いため、成膜中にPbOが蒸発して薄い初期層において、その配向性の制御が困難となっており、この結果、その上に形成するPZT膜の配向性を十分に制御することができなくなっていることを見出した。そして、本願発明者は、この原因を排除すべく、以下に示す発明の諸態様に想到した。
【0007】
本発明に係る半導体装置の製造方法では、半導体基板の上方に下部電極を形成した後、前記下部電極上に、Laを含有しPbを含有しないペロブスカイト型構造の結晶構造を備えた下地膜を形成する。その後、前記下地膜上に、Pbを含有するペロブスカイト型構造の結晶構造を備えた強誘電体膜を形成する。そして、前記強誘電体膜上に、上部電極を形成する。
【0008】
このような半導体装置の製造方法によれば、半導体基板と、前記半導体基板の上方に形成された下部電極及び上部電極と、前記下部電極と前記上部電極との間に挟まれ、ペロブスカイト型構造の結晶構造を備えた強誘電体膜とを有する半導体装置が得られる。この半導体装置では、前記強誘電体膜に、前記下部電極と接し、Laを含有するLa含有領域と、前記La含有領域上に存在し、Pbを含有するPb含有領域とが設けられている。また、前記La含有領域の最下面におけるLa濃度が、前記Pb含有領域の最上面におけるLa濃度よりも高くなっている。
【0009】
本発明においては、下部電極上にペロブスカイト型構造の結晶構造を備えた下地膜を形成した後に、下地膜上にPbを含有する強誘電体膜を形成し、下地膜として、Laを含有しPbを含有しないものを使用している。従って、Pbを含有する膜を形成するときのように蒸気圧が高くなることはないため、高い配向性をもった下地膜を形成することができる。そして、この配向性が、下地膜の上に形成する強誘電体膜の配向性を拘束するので、強誘電体膜の配向性も向上する。このため、例えば不揮発性半導体記憶装置に適用した場合には、高性能の強誘電体メモリを高い信頼性で製造することができる。
【0010】
なお、本願明細書において、強誘電体膜とは、必ずしもその全体が強誘電性を示す膜のみを指すものではなく、強誘電性を示さない膜と強誘電性を示す膜との積層膜であっても、全体として強誘電性を示すものであれば、そのような積層膜も強誘電体膜に含まれるものとする。また、同様に、積層膜でなくとも、上述の積層膜と同様に、全体として強誘電性を示すものであれば、強誘電体膜に含まれるものとする。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置及びその製造方法について添付の図面を参照して具体的に説明する。図1は、本発明の実施形態に係る強誘電体メモリ(半導体装置)のメモリセルアレイの構成を示す回路図である。
【0012】
このメモリセルアレイには、一の方向に延びる複数本のビット線3、並びにビット線3が延びる方向に対して垂直な方向に延びる複数本のワード線4及びプレート線5が設けられている。また、これらのビット線3、ワード線4及びプレート線5が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ1及びMOSトランジスタ2が設けられている。
【0013】
MOSトランジスタ2のゲートはワード線4に接続されている。また、MOSトランジスタ2の一方のソース・ドレインはビット線3に接続され、他方のソース・ドレインは強誘電体キャパシタ1の一方の電極に接続されている。そして、強誘電体キャパシタ1の他方の電極がプレート線5に接続されている。なお、各ワード線4及びプレート線5は、それらが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ2により共有されている。同様に、各ビット線3は、それが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ2により共有されている。ワード線4及びプレート線5が延びる方向、ビット線3が延びる方向は、夫々行方向、列方向とよばれることがある。
【0014】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ1に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【0015】
次に、上述のような強誘電体メモリの各メモリセルの構造について説明する。但し、ここでは、便宜上、各メモリセルの構造をその製造方法と共に説明する。図2乃至図4は、本発明の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。なお、図2乃至図4には、1本のビット線(図1中のビット線3に相当)を共有する2個のMOSトランジスタに相当する部分を図示する。
【0016】
先ず、図2(a)に示すように、シリコン基板等の半導体基板11の表面に、例えばSTI(shallow trench isolation)により素子分離領域12を形成する。次いで、素子分離領域12により区画された素子活性領域において、半導体基板11の表面にウェル13を形成する。続いて、ゲート絶縁膜17、ゲート電極18、シリサイド層19、低濃度拡散層15、サイドウォール20及び高濃度拡散層16をウェル13の表面に形成することにより、MOSトランジスタ14を形成する。このMOSトランジスタ14が、図1におけるMOSトランジスタ2に相当する。なお、各MOSトランジスタ14には、ソース及びドレイン用に2個の高濃度拡散層16を形成するが、その一方は、2個のMOSトランジスタ14間で共有させる。
【0017】
次に、全面にシリコン酸窒化膜21を、MOSトランジスタ14を覆うようにして形成し、更に全面にシリコン酸化膜22を、例えば有機CVD法により形成する。シリコン酸窒化膜21は、シリコン酸化膜22を形成する際のゲート絶縁膜17等の水素劣化を防止するために形成されている。その後、各高濃度拡散層16間で到達するコンタクトホールをシリコン酸化膜22及びシリコン酸窒化膜21に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にバリアメタル膜23を形成した後、例えばCVD法によりW膜を埋め込み、CMP(化学機械的研磨)を行って平坦化することにより、Wプラグ24を形成する。
【0018】
次いで、図2(b)に示すように、全面にIr膜25、LaTiO3(以下、LTともいう。)膜26a、PZT膜26b及びIrO2膜27を順次形成する。LT膜26a及びPZT膜26bの結晶構造は、いずれもペロブスカイト型構造である。Ir膜25は、例えばスパッタ法により200nmの厚さに形成してもよい。LT膜26aは、例えばMOCVD法により10nmの厚さに堆積してもよい。LT膜26aを成膜するのにMOCVD法を用いると、スパッタリング法を用いた場合と比較して、膜の配向性が良好になる。MOCVD法による成膜の方がより緻密な膜を形成でき、薄くても高い膜の配向性が得られる。LT膜自体は強誘電体膜ではないので、PZTが有する強誘電特性を損なわないためには、LT膜はできる限り薄くすることが好ましく、本発明に対しMOCVD法を用いてLT膜を成膜すれば、LT膜を薄くしながらPZTの強誘電特性を損なわずに済むため、好ましい。なお、上記では、10nmの膜を例示しているが、膜厚が20nm以下の場合、MOCVD法を用いたときとスパッタリング法を用いたときとを比較すると、MOCVD法を用いたときに良好な配向性が得られるという効果が顕著に現れる。
【0019】
PZT膜26bは、例えばMOCVD法により110nmの厚さに成膜してもよい。IrO2膜27は、例えばスパッタ法により200nmの厚さに形成してもよい。LT膜26aは強誘電体膜ではないが、本実施形態では、LT膜26a及びPZT膜26bの積層膜から強誘電体膜26が構成されている。
【0020】
なお、これらの一連の成膜工程は、既に形成された膜を大気、特に水蒸気に晒さないようにするために、同一チャンバ内で、半導体基板11をチャンバから取り出すことなく連続して行うことが好ましい。つまり、In−situで行うことが好ましい。その中でも、LT膜26aの形成及びPZT膜26bの形成は連続して行うことが特に好適である。
【0021】
続いて、図2(c)に示すように、パターニング及びエッチング技術を用いて、IrO2膜27、強誘電体膜26及びIr膜25を加工することにより、IrO2膜27を上部電極とし、Ir膜25を下部電極とし、これらの間に強誘電体膜26が挟まれたスタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図1における強誘電体キャパシタ1に相当する。
【0022】
次に、図3(a)に示すように、強誘電体キャパシタを覆うアルミナ保護膜28を全面に形成し、例えば650℃でO2雰囲気の炉内アニールを60分間行う。
【0023】
次いで、図3(b)に示すように、全面に層間絶縁膜29を成膜した後、これをCMPにより平坦化する。層間絶縁膜29としては、例えばHDP(High Density Plasma)CVD装置を使用してシリコン酸化膜を成膜してもよい。また、層間絶縁膜29としてTEOS(tetraethyl orthosilicate)酸化膜を成膜してもよい。
【0024】
続いて、図4(a)に示すように、パターニング及びエッチング技術を用いて、層間絶縁膜29及びアルミナ保護膜28に、2個のMOSトランジスタ14により共有された高濃度拡散層16に接続されたWプラグ24まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にバリアメタル膜30を形成した後、例えばCVD法によりW膜を埋め込み、CMP(化学機械的研磨)を行って平坦化することにより、Wプラグ31を形成する。その後、例えば350℃でN2プラズマに層間絶縁膜29及びWプラグ31の表面を晒す。このプラズマ処理の時間は、例えば120秒間である。
【0025】
次いで、全面にW酸化防止膜(図示せず)を形成する。W酸化防止膜としては、例えばSiON膜を使用することができ、その厚さは例えば100nm程度である。そして、パターニング及びエッチング技術を用いて、図4(b)に示すように、W酸化防止膜及び層間絶縁膜29に、上部電極たるIrO2膜27まで到達するコンタクトホールを形成する。続いて、エッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば500℃でO2雰囲気のファーネスアニールとしてもよく、その時間は例えば60分間である。このアニールの後、W酸化防止膜をエッチバックにより除去する。
【0026】
次に、バリアメタル膜、配線材料膜及びバリアメタル膜を順次堆積する。下層のバリアメタル膜としては、例えば厚さが70nmのTiN膜と5nmのTi膜との積層膜を形成してもよく、配線材料膜としては、例えば厚さが400nmのAl−Cu合金膜を形成してもよく、上層のバリアメタル膜としては、例えば厚さが30nmのTiN膜と60nmのTi膜との積層膜を形成してもよい。
【0027】
次いで、上層のバリアメタル膜上に反射防止膜を形成し、レジスト膜を塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、バリアメタル膜、配線材料膜及びバリアメタル膜をエッチングする。反射防止膜としては、例えばSiON膜を使用することができ、その厚さは例えば30nm程度である。このようなエッチングにより、図4(b)に示すように、バリアメタル膜32、配線33及びバリアメタル膜34が形成される。
【0028】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、上部電極たるIrO2膜27に接続された配線33がプレート線に接続されるようにし、2個のMOSトランジスタ14により共有された高濃度拡散層16に接続された配線33がビット線に接続されるようにする。ゲート電極18については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極18がワード線に接続されるようにしてもよい。
【0029】
このように、本実施形態においては、PZT膜26bの形成前に、下部電極となるIr膜25の上にLT膜26aを形成している。このLT膜26aはPbを含有していないため、蒸気圧が高くなることはなく、その成膜の際に配向性を容易に制御することが可能である。つまり、配向性の高いLT膜26aを形成することができる。また、LT膜26aの結晶構造はPZT膜26bと同様に、ペロブスカイト型構造である。そして、このようなLT膜26aの上に、PZT膜26bを形成しているので、PZT膜26bの成長の際にLT膜26aの配向が受け継がれ、高い配向性のPZT膜26bが得られる。
【0030】
図5は、X線回折法(XRD)による配向性の評価結果を示す図であり、縦軸に回折強度(任意単位)をとり、横軸に2θ(度)をとって回折強度の強い部分から結晶の配向性を評価したものである。本願発明者が、実際に、強誘電体膜をLT膜及びPZT膜から構成した試料(LT初期層導入)及び強誘電体膜をPZT膜のみから構成した試料(初期層なし)について、ペロブスカイト型構造PZTの(111)ピーク強度を測定したところ、図5に示すように、従来の「初期層なし」の試料では、ピーク強度が約2.5目盛であるのに対し、本発明の実施例である「LT初期層導入」の試料では、ピーク強度が約7目盛となった。つまり、この実施例では、従来の3倍ものPZT(111)の配向性が得られた。
【0031】
ここで、上述の実施形態では、製造された強誘電体キャパシタにおいて、LT膜26aとPZT膜26bとが明確に分離され、その境界が明確になっているものとしているが、PZT膜26bの形成の際にPZT中のPb及びZrがLT膜26a中に拡散することもあり得る。つまり、LT膜26aとPZT膜26bとの境界がぼやける。このような場合、強誘電体膜26を、下部電極たるIr膜25と接しLaを含有するLa含有領域と、このLa含有領域上に存在しPbを含有するPb含有領域とに区画すると、La含有領域の最下面におけるLa濃度が、Pb含有領域の最上面におけるLa濃度よりも高くなる。このような場合でも、拡散の結果としてLT膜26a自体の配向性が低下しない限り、本発明の効果を得ることは可能である。逆に、Pbの拡散に伴って強誘電性を示す領域が拡大することにより、強誘電体膜26の全体的な強誘電性が向上することも考えられる。
【0032】
また、上述のような拡散が生じない場合には、Pb含有領域はPZT膜26bから構成されるため、その最上面には、Laが存在しないが、拡散が生じた場合でも、LT膜26a中のLaはPb含有領域の最上面まで到達しにくく、Pb含有領域の最上面には、Laが存在しないことが多い。
【0033】
更に、拡散が生じない場合には、La濃度は、LT膜26a中ではその厚さ方向において実質的に一定となる。一方、Pb及びZrの拡散が生じた場合には、LT膜26a中のLaが若干PZT膜26b中に拡散するため、La含有領域内では、その最下面(下部電極たるIr膜25と接する面)から上部電極たるIrO2膜27に近づくにつれて単調に減少することとなる。
【0034】
また、上述の実施形態では、LT膜26aをMOCVD法により形成しているが、例えばゾルゲル法又はスパッタ法により形成してもよい。但し、緻密な薄膜を形成することができる観点から、MOCVD法がより好ましい。
【0035】
更に、LT膜の上に形成する膜は、ペロブスカイト型構造で強誘電性を示すものであればPZT膜に限定されるものではない。例えば、PZTにLaをドーピングした(Pb,La)(Zr,Ti)O3(PLZTともいう。)、Caをドーピングした(Pb,Ca)(Zr,Ti)O3(PCZTともいう。)、Srをドーピングした(Pb,Sr)(Zr,Ti)O3(PSZTともいう。)、La及びCaをドーピングした(Pb,La,Ca)(Zr,Ti)O3(PLCZTともいう。)、La及びSrをドーピングした(Pb,La,Sr)(Zr,Ti)O3(PLSZTともいう。)、Ca及びSrをドーピングした(Pb,Ca,Sr)(Zr,Ti)O3(PCSZTともいう。)、La、Sr及びCaをドーピングした(Pb,La,Ca,Sr)(Zr,Ti)O3(PLCSZTともいう。)をLT膜上に形成して、強誘電体膜を構成してもよい。また、La、Ca及びSrはペロブスカイト型構造のAサイトに位置する元素であるが、Bサイトに位置するNb及びMnをPZTにドーピングした膜をLT膜上に形成して、強誘電体膜を構成してもよい。
【0036】
Laをドーピングした膜では、PZT膜と比較して、疲労特性が向上し、リーク電流が低下するという効果が得られる。Ca及び/又はSrを添加した膜では、PZT膜と比較して、水素劣化が発生しにくくなるという効果が得られる。これらは、強誘電体キャパシタを強誘電体メモリに適用する場合に有効である。また、Nb又はMnを添加した膜では、PZT膜と比較して、圧電特性が向上するという効果が得られる。これらは、強誘電体キャパシタを圧電素子に適用する場合に有効である。
【0037】
また、本発明が適用される半導体装置は、上述の強誘電体メモリ及び圧電素子に限定されるものではなく、強誘電体キャパシタを備えるものであれば、適用することが可能である。例えば、ペロブスカイト型構造の結晶構造を備えた強誘電体膜の焦電特性を利用して、本発明のデバイス構造を赤外線センサに適用することも可能である。但し、赤外線センサに適用する場合には、キャパシタ特性の向上を目的としたLT膜の薄膜化は必ずしも要しない。製造の容易さを考慮すれば、赤外線センサのためには、むしろLT膜は厚い方が好ましい。
【0038】
更に、電極の構造も特に限定されるものではなく、例えばPt膜とTi膜との積層構造の下部電極を使用してもよい。Pt膜とTi膜との積層構造を採用すれば、結晶性は比較的良好になる。しかし、Pt膜とTi膜との積層構造によっては、強誘電体膜中のPbの拡散を完全に防止することは困難である。従って、Pbの拡散を防止する対策を講じれば、Pt膜とTi膜との積層構造の下部電極を使用することができ、逆に、上記の実施形態のように構成すれば、強誘電体膜中のPb拡散の問題は解消できることとなる。
【0039】
また、初期層として形成するLT膜の厚さも特に限定されるものではないが、良好な配向性を確保できる範囲でできるだけ薄くすることが好ましい。これは、LT膜は、上述のように強誘電性を示さないので、この膜が厚すぎると、上部電極及び下部電極間に印加された電圧のうち、この膜にかかる電圧が大きくなって、強誘電体性を示す部分にかかる電圧が小さくなり、効率が低下するためである。
【0040】
以下、本発明の諸態様を付記としてまとめて記載する。
【0041】
(付記1) 半導体基板と、
前記半導体基板の上方に形成された下部電極及び上部電極と、
前記下部電極と前記上部電極との間に挟まれ、ペロブスカイト型構造の結晶構造を備えた強誘電体膜とを有し、
前記強誘電体膜は、
前記下部電極と接し、Laを含有するLa含有領域と、
前記La含有領域上に存在し、Pbを含有するPb含有領域と、
を有し、
前記La含有領域の最下面におけるLa濃度が、前記Pb含有領域の最上面におけるLa濃度よりも高いことを特徴とする半導体装置。
【0042】
(付記2) 前記Pb含有領域の最上面には、Laが存在しないことを特徴とする付記1に記載の半導体装置。
【0043】
(付記3) 前記La含有領域におけるLa濃度が、前記下部電極と接する面から前記上部電極側に近づくにつれて単調に減少するか、又は一定であることを特徴とする付記1又は2に記載の半導体装置。
【0044】
(付記4) 前記La含有領域は、Pb及びZrからなる群から選択された少なくとも1種の元素を更に含有することを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。
【0045】
(付記5) 前記La含有領域は、LaTiO3膜から構成されていることを特徴とする付記3に記載の半導体装置。
【0046】
(付記6) 前記LaTiO3膜は、MOCVD膜であることを特徴とする付記5に記載の半導体装置。
【0047】
(付記7) 前記LaTiO3膜は、MOCVD膜であり、且つその厚さが20nm以下であることを特徴とする付記5に記載の半導体装置。
【0048】
(付記8) 前記Pb含有領域は、Pb(Zr,Ti)O3膜、(Pb,La)(Zr,Ti)O3膜、(Pb,Sr)(Zr,Ti)O3膜、(Pb,Ca)(Zr,Ti)O3膜、(Pb,La,Sr)(Zr,Ti)O3膜、(Pb,La,Ca)(Zr,Ti)O3膜、(Pb,Ca,Sr)(Zr,Ti)O3膜、及び(Pb,La,Ca,Sr)(Zr,Ti)O3膜からなる群から選択されたいずれか1種の膜から構成されていることを特徴とする付記1乃至7のいずれか1項に記載の半導体装置。
【0049】
(付記9) 前記下部電極は、Irから構成されていることを特徴とする付記1乃至8のいずれか1項に記載の半導体装置。
【0050】
(付記10) 半導体基板の上方に下部電極を形成する工程と、
前記下部電極上に、Laを含有しPbを含有しないペロブスカイト型構造の結晶構造を備えた下地膜を形成する工程と、
前記下地膜上に、Pbを含有するペロブスカイト型構造の結晶構造を備えた強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0051】
(付記11) 前記下地膜を、LaTiO3膜とすることを特徴とする付記10に記載の半導体装置の製造方法。
【0052】
(付記12) 前記下地膜は、MOCVD膜であり、且つその厚さが20nm以下であることを特徴とする付記10又は11に記載の半導体装置の製造方法。
【0053】
(付記13) 前記強誘電体膜を、Pb(Zr,Ti)O3膜、(Pb,La)(Zr,Ti)O3膜、(Pb,Sr)(Zr,Ti)O3膜、(Pb,Ca)(Zr,Ti)O3膜、(Pb,La,Sr)(Zr,Ti)O3膜、(Pb,La,Ca)(Zr,Ti)O3膜、(Pb,Ca,Sr)(Zr,Ti)O3膜、及び(Pb,La,Ca,Sr)(Zr,Ti)O3膜からなる群から選択されたいずれか1種の膜とすることを特徴とする付記10乃至12のいずれか1項に記載の半導体装置の製造方法。
【0054】
(付記14) 前記下地膜を形成する工程と前記強誘電体膜を形成する工程とを、前記下地膜を大気に触れさせることなく連続して行うことを特徴とする付記10乃至13のいずれか1項に記載の半導体装置の製造方法。
【0055】
(付記15) 前記下部電極を形成する工程と前記下地膜を形成する工程とを、前記下部電極を大気に触れさせることなく連続して行うことを特徴とする付記10乃至14のいずれか1項に記載の半導体装置の製造方法。
【0056】
(付記16) 前記強誘電体膜を形成する工程と前記上部電極を形成する工程とを、前記強誘電体膜を大気に触れさせることなく連続して行うことを特徴とする付記10乃至15のいずれか1項に記載の半導体装置の製造方法。
【0057】
(付記17) 前記下地膜をMOCVD法により形成することを特徴とする付記10乃至16のいずれか1項に記載の半導体装置の製造方法。
【0058】
(付記18) 前記強誘電体膜をMOCVD法により形成することを特徴とする付記10乃至17のいずれか1項に記載の半導体装置の製造方法。
【0059】
(付記19) 前記下部電極を、Ir膜から形成することを特徴とする付記10乃至18のいずれか1項に記載の半導体装置の製造方法。
【0060】
【発明の効果】
以上詳述したように、半導体装置に係る発明によれば、強誘電体膜のLa含有領域の配向性はPZT膜のそれよりも高いので、その上に存在するPb含有領域の配向性も高くなる。このため、高い信頼性が得られる。
【0061】
また、半導体装置の製造方法に係る発明によれば、Pbを含まない下地膜を高い配向性で形成することができ、また、下地膜の配向をその上に形成する強誘電体膜まで受け継がせることができる。つまり、強誘電体膜の配向性が下地膜の配向性に拘束され、高い配向性の強誘電体膜を得ることができる。このため、例えば高性能の強誘電体メモリを高い信頼性で製造することができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る強誘電体メモリ(半導体装置)のメモリセルアレイの構成を示す回路図である。
【図2】本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図3】同じく、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す図であって、図2に示す工程の次工程を示す断面図である。
【図4】同じく、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す図であって、図3に示す工程の次工程を示す断面図である。
【図5】X線回折法(XRD)による配向性の評価結果を示す図である。
【符号の説明】
1;強誘電体キャパシタ
2;MOSトランジスタ
3;ビット線
4;ワード線
5;プレート線
11;半導体基板
12;素子分離絶縁膜
13;ウェル
14;MOSトランジスタ
15;低濃度拡散層
16;高濃度拡散層
17;ゲート絶縁膜
18;ゲート電極
19;シリサイド層
20;サイドウォール
21;シリコン酸窒化膜
22;シリコン酸化膜
23;バリアメタル膜
24;Wプラグ
25;Ir膜
26;強誘電体膜
26a;LT膜
26b;PZT膜
27;IrO2膜
28;保護膜
29;層間絶縁膜
30;バリアメタル膜
31;Wプラグ
32;バリアメタル膜
33;配線
34;バリアメタル膜
Claims (10)
- 半導体基板と、
前記半導体基板の上方に形成された下部電極及び上部電極と、
前記下部電極と前記上部電極との間に挟まれ、ペロブスカイト型構造の結晶構造を備えた強誘電体膜とを有し、
前記強誘電体膜は、
前記下部電極と接し、Laを含有するLa含有領域と、
前記La含有領域上に存在し、Pbを含有するPb含有領域と、
を有し、
前記La含有領域の最下面におけるLa濃度が、前記Pb含有領域の最上面におけるLa濃度よりも高いことを特徴とする半導体装置。 - 前記La含有領域は、LaTiO3膜から構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記下部電極は、Irから構成されていることを特徴とする請求項1又は2に記載の半導体装置。
- 半導体基板の上方に下部電極を形成する工程と、
前記下部電極上に、Laを含有しPbを含有しないペロブスカイト型構造の結晶構造を備えた下地膜を形成する工程と、
前記下地膜上に、Pbを含有するペロブスカイト型構造の結晶構造を備えた強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記下地膜を、LaTiO3膜とすることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記強誘電体膜を、Pb(Zr,Ti)O3膜、(Pb,La)(Zr,Ti)O3膜、(Pb,Sr)(Zr,Ti)O3膜、(Pb,Ca)(Zr,Ti)O3膜、(Pb,La,Sr)(Zr,Ti)O3膜、(Pb,La,Ca)(Zr,Ti)O3膜、(Pb,Ca,Sr)(Zr,Ti)O3膜、及び(Pb,La,Ca,Sr)(Zr,Ti)O3膜からなる群から選択されたいずれか1種の膜とすることを特徴とする請求項4又は5に記載の半導体装置の製造方法。
- 前記下地膜を形成する工程と前記強誘電体膜を形成する工程とを、前記下地膜を大気に触れさせることなく連続して行うことを特徴とする請求項4乃至6のいずれか1項に記載の半導体装置の製造方法。
- 前記下部電極を形成する工程と前記下地膜を形成する工程とを、前記下部電極を大気に触れさせることなく連続して行うことを特徴とする請求項4乃至7のいずれか1項に記載の半導体装置の製造方法。
- 前記強誘電体膜を形成する工程と前記上部電極を形成する工程とを、前記強誘電体膜を大気に触れさせることなく連続して行うことを特徴とする請求項4乃至8のいずれか1項に記載の半導体装置の製造方法。
- 前記下部電極を、Ir膜から形成することを特徴とする請求項4乃至9のいずれか1項に記載の半導体装置の製造方法。
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