JP5998844B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、例えば、下部電極と上部電極との間に形成された強誘電体膜を備える半導体装置およびその製造方法に関する。

強誘電体のヒステリシス特性を利用する半導体装置が実用化されている。例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、強誘電体キャパシタのヒステリシス特性を利用し、情報を不揮発的に記憶する。

結晶体からなる強誘電体膜上にアモルファス体からなる強誘電体膜が形成されたキャパシタが知られている（例えば特許文献１）下部電極を覆うように下部電極の上面に開口を備える窒化シリコン膜が形成され、開口内に強誘電体膜が形成されたキャパシタが知られている（例えば特許文献２）。

特開２０００−８２７９２号公報 特開２００２−１４１４８２号公報

半導体基板の上方に、異なる膜厚の強誘電体膜を備えるキャパシタを形成する場合がある。この場合、異なる特性を有する強誘電体膜を別々に形成すると製造工程が長くなってしまう。

本半導体装置およびその製造方法は、膜厚の異なるキャパシタの製造工程を簡略化することを目的とする。

半導体基板の上方に形成された第１下部電極および第２下部電極と、前記第１下部電極および前記第２下部電極上に形成された第１強誘電体膜と、前記第１下部電極上に第１開口を備え前記第２下部電極上に第２開口を備えるように前記第１強誘電体膜上に形成されたストッパ層と、前記第１開口内の前記第１強誘電体膜上に形成された第１上部電極と、前記第２開口内の前記第１強誘電体膜上に形成され、前記第１開口内に形成されていない第２強誘電体膜と、前記第２強誘電体膜上に形成された第２上部電極と、を具備することを特徴とする半導体装置を用いる。

半導体基板の上方に下部電極を形成し、前記下部電極上に第１強誘電体膜を形成し、前記第１強誘電体膜上にストッパ層を形成し、前記ストッパ層に第１開口を形成し、前記ストッパ層上に導電膜を形成し、前記導電膜が前記第１開口内に残存するように前記導電膜を前記ストッパ層まで選択的に除去することにより第１上部電極を形成し、前記ストッパ層に第２開口を形成し、前記第１強誘電体膜上に第２強誘電体膜を形成し、前記第２強誘電体膜上に第２上部電極を形成し、前記第２上部電極を形成した後、前記第２強誘電体膜が前記第２開口内に残存するように、前記第２強誘電体膜を前記ストッパ層まで選択的に除去することを特徴とする半導体装置の製造方法を用いる。

本半導体装置およびその製造方法によれば、膜厚の異なるキャパシタの製造工程を簡略化することができる。

図１（ａ）から図１（ｅ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。 図２（ａ）から図２（ｅ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。 図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その３）である。 図４（ａ）および図４（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その１）である。 図５（ａ）および図５（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その２）である。 図６（ａ）および図６（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その３）である。 図７は、図６（ｂ）におけるメモリ領域の平面図である。 図８（ａ）および図８（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その４）である。 図９は、図８（ｂ）における周辺領域の平面図である。 図１０（ａ）および図１０（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その５）である。 図１１（ａ）は、図１０（ｂ）におけるメモリ領域の平面図である。図１１（ｂ）は、図１０（ｂ）におけるメモリ領域のキャパシタ付近を拡大した断面図である。 図１２（ａ）および図１２（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図（その６）である。 図１３は、図１２（ｂ）におけるメモリ領域の平面図である。 図１４は、実施例２に係る半導体装置の製造方法を示す断面図（その７）である。 図１５は、実施例２に係る半導体装置の製造方法を示す断面図（その８）である。 図１６（ａ）および図１６（ｂ）は、実施例３に係る半導体装置の製造方法を示す断面図（その１）である。 図１７は、実施例３に係る半導体装置の製造方法を示す断面図（その２）である。 図１８は、実施例３に係る半導体装置の製造方法を示す断面図（その３）である。

以下、図面を参照し実施例について説明する。

図１（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１（ａ）から図３（ｃ）においては、不揮発性メモリが形成されるメモリ領域１００と周辺回路が形成される周辺領域１０２とを並べて図示する。図１（ａ）を参照し、シリコン基板等の半導体基板１０上に、酸化シリコン膜を含む絶縁膜１２を形成する。図１（ｂ）を参照し、絶縁膜１２上に白金（Ｐｔ）等の金属を含む下部電極１４を形成する。図１（ｃ）を参照し、下部電極１４上に、ＰＺＴ（チタン酸ジルコン酸鉛：ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）等を含むアモルファス状の強誘電体膜１６を形成する。熱処理することにより、強誘電体膜１６を結晶化する。図１（ｄ）を参照し、強誘電体膜１６上に酸化アルミニウムまたは酸化チタン等の絶縁膜を含むストッパ層１８を形成する。図１（ｅ）を参照し、メモリ領域１００内のストッパ層１８に開口３２を形成する。

図２（ａ）を参照し、ストッパ層１８上および開口３２内の強誘電体膜１６上に、酸化イリジウム（ＩｒＯ_ｘ）等の導電膜を含む上部電極２０を形成する。図２（ｂ）を参照し、上部電極２０の所定領域（周辺領域１０２を含む）を除去する。このとき、ストッパ層１８はエッチングストッパとして機能する。図２（ｃ）を参照し、周辺領域１０２内のストッパ層１８に開口３４を形成する。図２（ｄ）を参照し、ストッパ層１８上および開口３４内の強誘電体膜１６上に、ＰＺＴ等のアモルファス状の強誘電体膜２２を形成する。熱処理することにより、強誘電体膜２２を結晶化する。図２（ｅ）を参照し、強誘電体膜２２上に酸化イリジウム等の導電膜を含む上部電極２４を形成する。

図３（ａ）を参照し、上部電極２４および強誘電体膜２２の所定領域（メモリ領域１００を含む）を除去する。このとき、ストッパ層１８はエッチングストッパとして機能する。図３（ｂ）を参照し、強誘電体膜１６および下部電極１４の所定領域を除去する。これにより、メモリ領域１００に下部電極１４（第１下部電極）、周辺領域１０２に下部電極１４（第２下部電極）が形成される。図３（ｃ）を参照し、メモリ領域１００において下部電極１４、強誘電体膜１６および上部電極２０を覆うように絶縁膜１２上に酸化シリコン膜を含む絶縁膜２６を形成する。周辺領域１０２において下部電極１４、強誘電体膜１６および２２および上部電極２４を覆うように絶縁膜１２上に酸化シリコン膜を含む絶縁膜２６を形成する。絶縁膜２６を貫通するコンタクトホールを形成する。コンタクトホール内にＷ（タングステン）等を含むプラグ金属２８を形成する。メモリ領域１００において、プラグ金属２８は、それぞれ下部電極１４および上部電極２０と電気的に接続されている。周辺領域１２０において、プラグ金属２８は、それぞれ下部電極１４および上部電極２４と電気的に接続されている。絶縁膜２６上にプラグ金属２８と電気的に接続する配線３０を形成する。これにより、メモリ領域１００において、下部電極１４、強誘電体膜１６および上部電極２０を含む強誘電体メモリ用のキャパシタ１０４（第１キャパシタ）が形成される。また、周辺領域１０２において、下部電極１４、強誘電体膜１６および２２および第２上部電極２４を含む周辺回路用のキャパシタ１０６（第２キャパシタ）が形成される。

実施例１によれば、図１（ｂ）のように、半導体基板１０の上方に下部電極１４を形成する。図１（ｃ）のように、下部電極１４上に強誘電体膜１６（第１強誘電体膜）を形成する。図１（ｄ）のように、強誘電体膜１６上にストッパ層１８を形成する。図１（ｅ）のように、ストッパ層１８に開口３２（第１開口）を形成する。図２（ａ）および図２（ｂ）のように、ストッパ層１８上に導電膜を形成し、導電膜が開口３２内に残存するように導電膜をストッパ層１８まで選択的に除去することにより上部電極２０（第１上部電極）を形成する。図２（ｃ）のように、ストッパ層１８に開口３４（第２開口）を形成する。図２（ｄ）のように、強誘電体膜１６上に強誘電体膜２２（第２強誘電体膜）を形成する。および図３（ａ）のように、強誘電体膜２２が開口３４内に残存するように、強誘電体膜２２をストッパ層１８まで選択的に除去する。図２（ｅ）のように、強誘電体膜２２上に上部電極２４（第２上部電極）を形成する。

これにより、強誘電体膜の膜厚の異なるキャパシタを形成することができる。また、ストッパ層１８により、上部電極２０を形成する際、強誘電体膜２２を除去する際に、強誘電体膜１６に導入されるダメージを低減できる。さらに、強誘電体膜１６が薄くなることを抑制できる。キャパシタ１０４および１０６の強誘電体膜１６は同時に形成されるため、製造工数を削減することもできる。

不揮発性メモリセルに用いるキャパシタは、低電圧化および微細化のため、強誘電体膜を薄くすることが好ましい。強誘電体膜が薄くなるとキャパシタのリーク電流が増加する。不揮発性メモリセルにおいては、アクセスする時間が短い。また、スタンバイ時にはキャパシタには電圧が加わらない。よって、メモリセル用のキャパシタは、リーク電流が流れても問題は少ない。一方、周辺回路に用いるキャパシタにおいては、例えば電源用の平滑キャパシタのように常時電圧が印加される場合がある。このため、キャパシタのリーク電流は大きな問題となる。実施例１によれば、キャパシタ１０６の強誘電体膜をキャパシタ１０４より厚くできる。これにより、メモリセル用のキャパシタ１０４は低電圧化および微細化が可能となり、かつ周辺回路用のキャパシタ１０６のリーク電流を抑制できる。

また、実施例１によれば、図２（ｄ）のように、強誘電体膜２２を上部電極２０を覆うように形成する。図３（ａ）のように、強誘電体膜２２をストッパ層１８まで選択的に除去する際に上部電極２０を覆う強誘電体膜２２を除去する。このように、メモリ領域１００においてストッパ層１８が形成されているため、上部電極２０を覆う強誘電体膜２２を除去できる。

さらに、図２（ｂ）のように、上部電極２０の端部は、ストッパ層１８上に位置する。これにより、図３（ａ）において、メモリ領域１００の開口３２内の強誘電体膜１６がエッチングされることを抑制できる。

さらに、図３（ａ）のように、強誘電体膜２２の端部は、ストッパ層１８上に位置する。これにより、図３（ａ）において、周辺領域１０２の開口３４内の強誘電体膜１６がエッチングされることを抑制できる。

図４（ａ）から図１５は、実施例２に係る半導体装置の製造方法を示す図である。図４（ａ）を参照し、ｎ型またはｐ型シリコン半導体基板１０内に、トランジスタの活性領域を画定する素子分離絶縁膜１１を形成する。素子分離絶縁膜１１としては、ＳＴＩ（Shallow
Trench Isolation）絶縁膜を用いることができる。ＳＴＩ絶縁膜は、半導体基板１０の素子分離領域に溝を形成する。溝の中に酸化シリコン等の絶縁膜を埋め込むことにより形成できる。素子分離絶縁膜１１は、ＬＯＣＯＳ（Local
Oxidation of Silicon）法を用い形成した絶縁膜でもよい。

半導体基板１０に不純物をイオン注入することによりウエル１０ａを形成する。ウエル１０ａは例えばＰ型である。その後、半導体基板１０の上面を熱酸化してゲート絶縁膜４４を形成する。半導体基板１０の上面全面に非晶質または多結晶シリコン膜を形成する。フォトリソグラフィ法を用いウエル１０ａ上にゲート電極４５を形成する。２つのゲート電極４５は間隔をおいて半導体基板１０上を平行に延伸している。ゲート電極４５は、ワード線の一部となる。ゲート電極４５をマスクにウエル１０ａ内のゲート電極４５の両側に不純物をイオン注入する。これにより、例えばＮ型のエクステンション領域が形成される。

半導体基板１０上にゲート電極４５を覆うように絶縁膜を形成する。絶縁膜は、例えばＣＶＤ（Chemical Vapor Deposition）法を用い形成された酸化シリコン膜である。絶縁膜をエッチバックすることにより、ゲート電極４５の両側にサイドウォール４３を形成する。サイドウォール４３とゲート電極４５とをマスクにウエル１０ａ内に不純物を注入する。これにより、例えばＮ型のソースまたはドレイン領域が形成される。エクステンション領域とソースまたはドレイン領域とにより領域４１が形成される。これにより、ウエル１０ａ、ゲート電極４５および領域４１を含むトランジスタ４０が形成される。

半導体基板１０、ゲート電極４５および素子分離絶縁膜１１上に金属膜を形成する。金属膜は、例えばコバルトを含む。熱処理することにより、金属膜とシリコンとを反応させる。これにより、領域４１上およびゲート電極４５上にそれぞれ金属シリサイドを含むシリサイド層４２および４６が形成される。残存している金属膜をウエットエッチング法を用い除去する。

トランジスタ４０を覆うように、半導体基板１０上に例えば酸化窒化シリコンを含むカバー膜１２ａをＣＶＤ法を用い形成する。カバー膜１２ａの膜厚は、例えば２００ｎｍである。カバー膜１２ａ上に例えば膜厚が１μｍの層間絶縁膜１２ｂを形成する。層間絶縁膜１２ｂは、例えばテトラエトキシラン（ＴＥＯＳ）を含有するガスを使用したプラズマＣＶＤ法を用い形成する。層間絶縁膜１２ｂの上面をＣＭＰ（Chemical
Mechanical Polishing）法を用い平坦化する。これにより、半導体基板１０の上面から層間絶縁膜１２ｂの上面までの高さは約７００ｎｍとなる。

フォトリソグラフィ法を用いフォトレジストをマスクに層間絶縁膜１２ｂおよびカバー膜１２ａをエッチングし、例えば直径が０．２５μｍのコンタクトホールを形成する。コンタクトホールによりシリサイド層４２の上面が露出する。コンタクトホール内に密着膜４８ａとして、例えば膜厚が３０ｎｍのチタン（Ｔｉ）膜および膜厚が２０ｎｍの窒化チタン（ＴｉＮ）膜を形成する。密着膜４８ａ上にタングステン（Ｗ）膜４８ｂをＣＶＤ法を用い形成する。層間絶縁膜１２ｂ上の密着膜４８ａおよびタングステン膜４８ｂをＣＭＰ法を用い除去する。コンタクトホール内に形成された密着膜４８ａおよびタングステン膜４８ｂによりプラグ金属４８が形成される。

図４（ｂ）を参照し、層間絶縁膜１２ｂおよびプラグ金属４８上に酸化防止膜１２ｃとして、例えば膜厚が１００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法を用い形成する。酸化防止膜１２ｃ上に層間絶縁膜１２ｄとして、例えば膜厚が１３０ｎｍの酸化シリコン膜をＴＥＯＳ含有ガスを用いたＣＶＤ法で形成する。絶縁膜１２は、カバー膜１２ａ、層間絶縁膜１２ｂ、酸化防止膜１２ｃおよび層間絶縁膜１２ｄを含む。

絶縁膜１２上に酸化防止膜５０として、例えば酸化アルミニウム膜をスパッタ法を用い、アルゴン（Ａｒ）雰囲気中、１Ｐａの圧力、２５℃から３５℃の基板温度の条件を用い形成する。酸化アルミニウム膜を、例えばＲＴＡ（Rapid
Thermal Anneal）法を用い、酸素雰囲気、基板温度が６４２℃および熱処理時間が６０秒の条件で熱処理する。これにより、この後成膜する下部電極１４のＰｔの配向性が向上する。

酸化防止膜５０上に、下部電極１４として、例えば膜厚が１００ｎｍのＰｔ膜をスパッタ法を用い形成する。Ｐｔ膜は、例えばＡｒ雰囲気、圧力が１Ｐａ、基板温度が３５０℃、スパッタパワーが０．４ｋＷの条件で形成される。なお、下部電極１４として、イリジウム膜、ルテニウム膜、酸化ルテニウム膜または酸化ストロンチウム・ルテニウム膜等の単層膜、またはこれらの膜から少なくとも２層選択された積層膜を用いることもできる。下部電極１４を、例えばＲＴＡ法を用い、不活性ガス（例えばＡｒ）雰囲気、温度が６５０℃から７５０度、熱処理時間が６０秒の条件で熱処理する。これにより、下部電極１４の結晶性が向上することにより、酸化防止膜５０と下部電極１４との密着性が向上する。

下部電極１４上に、強誘電体膜１６として、例えばＲＦ（Radio Frequency）スパッタ法を用い膜厚が９０ｎｍの非晶質のＰＺＴ膜を形成する。非晶質のＰＺＴ膜を、例えばＲＴＡ法を用い、酸素含有雰囲気、基板温度が６００℃および熱処理時間が９０秒の条件で熱処理する。これにより、ＰＺＴ膜が結晶化する。なお、強誘電体膜１６は、例えばゾル・ゲル法、ＭＯＣＶＤ（Metal
Organic Chemical vapor Deposition）法を用いて形成してもよい。ＭＯＣＶＤ法を用い強誘電体膜１６を形成する場合は、結晶化のための熱処理は行なわなくてもよい。

強誘電体膜１６上にストッパ層１８として、例えば酸化アルミニウム膜または酸化チタン膜等の酸化金属膜を形成する。

図５（ａ）を参照し、ストッパ膜１８上にフォトレジストを塗布し、露光現像を行なう。フォトレジストをマスクに、ストッパ膜１８をエッチングし、メモリ領域１００内に開口３２を形成する。開口３２を形成する前に、フォトレジストに紫外線を照射することにより、フォトレジストを硬化させる。これにより、フォトレジストの耐エッチング性が向上するとともに、開口３２の形状を安定化させることができる。かつ開口３２直下の強誘電体膜１６の結晶中の酸素原子を活性化させる。これにより、後述する強誘電体膜２２と強誘電体膜１６との結晶配向をスムーズに行なうことができる。

フォトレジストを除去し、ストッパ層１８および開口３２内の強誘電体膜１６上に、強誘電体膜２０ａ（第３強誘電体膜）として、例えばＲＦスパッタ法を用い膜厚が１０ｎｍから３０ｎｍの非晶質のＰＺＴ膜を形成する。強誘電体膜２０ａ上に、導電膜２０ｂとして、例えばスパッタ法を用い膜厚が約２５ｎｍの結晶化した酸化イリジウム（ＩｒＯｘ）膜を形成する。酸化イリジウム膜は、例えば圧力が２Ｐａ、基板温度が３００℃、ターゲットがイリジウム、反応ガスとしてＡｒと酸素の流量比が１００対５６、スパッタパワーが１ｋＷから２ｋＷの条件を用い形成される。酸化イリジウム膜を、例えばＲＴＡ法を用い、雰囲気ガスＡｒと酸素の流量比が１００対１、基板温度が７２５度、熱処理時間が６０秒の条件を用い熱処理する。酸化イリジウム膜の熱処理により、酸化イリジウム膜中のイリジウムが強誘電体膜２０ａの非晶質なＰＺＴ膜内に拡散する。さらに非晶質なＰＺＴが強誘電体膜１６との界面から結晶配向が進み結晶化する。強誘電体膜２０ａは、導電性となる。

図５（ｂ）を参照し、導電膜２０ｂ上に、導電膜２０ｃとして、例えばスパッタ法を用い膜厚が５０ｎｍから１５０ｎｍの酸化イリジウム（ＩｒＯｙ）膜を形成する。酸化イリジウム膜は、例えば圧力が０．８Ｐａ、基板温度が１００℃以下、ターゲットがイリジウム、反応ガスとしてＡｒと酸素の流量比が１００対９０、スパッタパワーが１ｋＷの条件を用い形成される。例えば、４５秒間堆積すると酸化イリジウム膜の膜厚は１２５ｎｍとなる。導電膜２０ｃを成膜する際は、酸化イリジウム膜の異常成長を抑制するため基板温度が１００℃以下であることが好ましい。酸化イリジウム（ＩｒＯｙ）を化学量論的な組成（ＩｒＯ_２）とすることにより、この後の工程において、水素に対する触媒作用を抑制できる。よって、強誘電体膜１６が水素ラジカルにより還元されることを抑制できる。その後、半導体基板１０の背面を洗浄する。上部電極２０は、強誘電体膜２０ａ、導電膜２０ｂおよび導電膜２０ｃを含む。

導電膜２０ｃ上に、マスク層５２として、例えばスパッタ法を用い膜厚が２０ｎｍから５０ｎｍの窒化アルミニウムチタン膜を形成する。マスク層５２上にフォトレジスト５４を塗布し、露光現像することにより、上部電極２０を加工するためのパターンを形成する。

図６（ａ）を参照し、フォトレジスト５４をマスクにマスク層５２をエッチングする。窒化アルミニウムチタン膜のエッチングには、エッチングガスの塩素（Ｃｌ_２）およびＡｒの流量がいずれも８０ｓｃｃｍ、圧力が０．７Ｐａ、周波数が１３．５６ＭＨｚのソースパワーが８００Ｗ、周波数４５０ｋＨｚのバイアスパワーが１００Ｗの条件を用いる。

図６（ｂ）を参照し、マスク層５２をマスクに上部電極２０をエッチングする。マスク層２のエッチングには、エッチングガスの塩素およびＡｒの流量がそれぞれ８ｓｃｃｍおよび４８ｓｃｃｍ、圧力が０．７Ｐａ、周波数が１３．５６ＭＨｚのソースパワーが２ｋＷ、周波数４５０ｋＨｚのバイアスパワーが１．５ｋＷの条件を用いる。なお、エッチング時には、半導体基板１０を加熱せず、例えば常温とする。ストッパ層１８に対する上部電極２０のエッチング速度が大きいため、エッチングは、ストッパ層１８において停止する。

エッチング後の上部電極２０の側面は例えば傾斜する。半導体基板１０の面方向に対する上部電極２０の側面の傾斜角度は例えば６０°から７５°である。上部電極２０のエッチングの際は、フォトレジスト５４の側面の後退により、露出するマスク層５２もエッチングされる。マスク層５２のエッチング時のエッチング生成物が上部電極２０の側面に付着すると、上部電極２０の側面のエッチングが抑制される。しかし、マスク層５２を２０ｎｍから５０ｎｍと薄くすることにより、マスク層５２のエッチングにより形成される生成物を少なくできる。これにより、フォトレジスト５４の後退速度と上部電極２０のエッチング速度から、上部電極２０の側面の傾斜角度を容易に制御できる。その後、フォトレジスト５４を除去する。

図７は、図６（ｂ）におけるメモリ領域の平面図である。図６(ｂ)のメモリ領域は図７のＡ−Ａ断面に相当する。上部電極２０の側面は、４方向とも実質的に同じ角度とすることができる。また、上部電極２０以外の強誘電体膜１６はストッパ層１８で覆われている。このため、強誘電体層１６がエッチングされることを抑制できる。また、周辺領域１０２においても強誘電体膜１６はストッパ層１８で覆われていため、強誘電体層１６がエッチングされることを抑制できる。

図８（ａ）を参照し、周辺領域内にストッパ層１８の開口３４を形成する。開口の形成方法は、開口３２の形成方法と同じであり説明を省略する。ストッパ層１８および開口３４内の強誘電体膜１６上に、強誘電体膜２２として、例えばＲＦスパッタ法を用い膜厚が１００ｎｍから２００ｎｍの非晶質のＰＺＴ膜を形成する。非晶質のＰＺＴ膜を、例えばＲＴＡ法を用い、酸素含有雰囲気、基板温度が６００℃および熱処理時間が９０秒の条件で熱処理する。これにより、ＰＺＴ膜が結晶化する。なお、強誘電体膜２２は、例えばゾル・ゲル法、ＭＯＣＶＤ（Metal
Organic Chemical vapor Deposition）法を用いて形成してもよい。ＭＯＣＶＤ法を用い強誘電体膜２２を形成する場合は、結晶化のための熱処理は行なわなくてもよい。

強誘電体膜２２上に、上部電極２４として、例えばスパッタ法を用い膜厚が５０ｎｍから１５０ｎｍの酸化イリジウム（ＩｒＯｙ）膜を形成する。。酸化イリジウム膜は、例えば圧力が０．８Ｐａ、基板温度が１００℃以下、ターゲットがイリジウム、反応ガスとしてＡｒと酸素の流量比が１００対９０、スパッタパワーが１ｋＷの条件を用い形成される。例えば、４５秒間堆積すると酸化イリジウム膜の膜厚は１２５ｎｍとなる。

図８（ｂ）を参照し、上部電極２４上に、マスク層５６として、例えばスパッタ法を用い膜厚が２０ｎｍから５０ｎｍの窒化アルミニウムチタン膜を形成する。マスク層５６上にフォトレジスト５８を塗布し、露光現像することにより、上部電極２０を加工するためのパターンを形成する。フォトレジスト５８をマスクにマスク層５６をエッチングする。窒化アルミニウムチタン膜のエッチングには、エッチングガスの塩素およびＡｒの流量がいずれも８０ｓｃｃｍ、圧力が０．７Ｐａ、周波数が１３．５６ＭＨｚのソースパワーが８００Ｗ、周波数４５０ｋＨｚのバイアスパワーが１００Ｗの条件を用いる。

マスク層５６をマスクに上部電極２４をエッチングする。上部電極２４の酸化イリジウムのエッチングには、エッチングガスの塩素およびＡｒの流量がそれぞれ８ｓｃｃｍおよび４８ｓｃｃｍ、圧力が０．７Ｐａ、周波数が１３．５６ＭＨｚのソースパワーが２ｋＷ、周波数４５０ｋＨｚのバイアスパワーが１．５ｋＷの条件を用いる。なお、エッチング時には、半導体基板１０を加熱せず、例えば常温とする。エッチングは、強誘電体膜２２において停止する。このとき、上部電極２０のエッチングと同様に、上部電極２４の側面の傾斜角度を容易に制御できる。半導体基板１０の面方向に対する上部電極２４の側面の傾斜角度は例えば６０°から７５°である。

図９は、図８（ｂ）における周辺領域の平面図である。フォトレジスト５８は図示を省略している。図８(ｂ)の周辺領域は図９のＡ−Ａ断面に相当する。上部電極２４の側面は、４方向とも実質的に同じ角度とすることができる。メモリ領域１００においては、上部電極２４は残存しておらず、強誘電体膜２２が露出している。

図１０（ａ）を参照し、上部電極２４および強誘電体膜２２上にフォトレジストを塗布する。フォトレジストを露光現像することにより、上部電極２４およびその周囲上にフォトレジストを残存させる。フォトレジストをマスクに、強誘電体膜２２をエッチングする。エッチング条件は、上部電極２０のエッチング条件と同じである。強誘電体膜２２のエッチングはストッパ層１８で停止する。メモリ領域１００においてもストッパ層１８により、エッチングが停止する。上部電極２０は、マスク層５２がマスクとなりほとんどエッチングされない。

図１０（ｂ）を参照し、ストッパ層１８、強誘電体膜２２および上部電極２０上にフォトレジスト６０を塗布する。露光現像することにより、残存した強誘電体膜２２および上部電極２０上に、フォトレジスト６０を残存させる。フォトレジスト６０をマスクにストッパ層１８をエッチングする。その後、フォトレジスト６０をマスクに強誘電体膜１６をエッチングする。エッチング条件は、上部電極２０のエッチング条件と同じである。

図１１（ａ）は、図１０（ｂ）におけるメモリ領域の平面図である。フォトレジスト６０は図示を省略している。図１０（ｂ）は、図１１（ａ）のＡ−Ａ断面に相当する。図１１（ａ）を参照し、強誘電体膜１６は、プレートライン領域に沿って形成されている。強誘電体膜１６上のプレートライン領域の長辺方向に複数の上部電極２０およびマスク層５での積層構造が形成されている。図１１（ｂ）は、図１０（ｂ）におけるメモリ領域のキャパシタ付近を拡大した断面図である。図１１（ｂ）を参照し、図１０（ａ）において強誘電体膜２２をエッチングする際に、強誘電体膜２０ａの側面を覆うように強誘電体膜２２のサイドウォールが形成される。図１０（ｂ）において、強誘電体膜１６をエッチングする際に、フォトレジスト６０が後退した場合であっても、強誘電体膜２２のサイドウォールにより強誘電体膜２０ａのプレートライン領域の長辺に沿った側面にダメージが導入されることを抑制できる。一方、プレートライン領域の短辺に沿った側面は、図１１（ａ）のように、強誘電体膜１６をエッチングしないため、強誘電体膜２０ａにダメージは導入されない。

図１２（ａ）を参照し、下部電極１４上に、強誘電体膜１６からマスク層５６までの積層構造と、強誘電体膜１６からマスク層５２までの積層構造とを覆うように保護膜６２を形成する。保護膜６２は、例えばスパッタ法を用い形成された膜厚が５０ｎｍの酸化アルミニウム膜である。

図１２（ｂ）を参照し、保護膜６２上にフォトレジスト６４を塗布する。フォトレジスト６４を露光現像することにより、強誘電体膜１６からマスク層５６までの積層構造と、強誘電体膜１６からマスク層５２までの積層構造を覆うようにフォトレジスト６４を残存させる。フォトレジスト６４をマスクに保護膜３３をエッチングする。さらに、フォトレジスト６４をマスクに下部電極１４および酸化防止膜５０をエッチングする。これにより、メモリ領域１００に下部電極１４および周辺領域１０２に下部領域１４が形成される。

図１３は、図１２（ｂ）におけるメモリ領域の平面図である。保護膜３３は図示を省略している。図１２（ｂ）は、図１３のＡ−Ａ断面に相当する。下部電極１４はプレートライン領域に沿って形成されている。下部電極１４の上面が強誘電体膜１６に覆われていない領域において、以降の工程で配線とのコンタクトが形成される。

図１４を参照し、絶縁膜１２上に、下部電極１４からマスク層５６までの積層構造と、下部電極１４からマスク層５２までの積層構造とを覆うように保護膜６６を形成する。保護膜６６は、例えばスパッタ法を用い形成された膜厚が５０ｎｍの酸化アルミニウム膜である。強誘電体膜１６および２２を、例えば酸素含有雰囲気、基板温度が５５０℃から７００℃の条件で熱処理する。例えば、強誘電体膜１６、２２がＰＺＴの場合、酸素雰囲気、基板温度が６５０℃、熱処理時間が６０分の条件を用い熱処理する。これにより、エッチング等により強誘電体膜１６および２２に導入されたダメージを回復させる。

図１５を参照し、保護膜６６上に例えば膜厚が１４００ｎｍの絶縁膜２６を形成する。絶縁膜２６は、例えばＴＥＯＳ、酸素およびヘリウムを含有するガスを使用したプラズマＣＶＤ法を用い形成する。絶縁膜２６として絶縁性の無機膜を用いてもよい。絶縁膜２６の上面をＣＭＰ法を用い平坦化する。例えばＮ_２ＯまたはＮ_２を含有する窒素含有ガスのプラズマ雰囲気において熱処理する。これにより、絶縁膜２６中の水分が除去される。また、絶縁膜２６が変質し、水分が浸入しにくくなる。

絶縁膜２６および１２を貫通するコンタクトホールを形成する。コンタクトホール内に例えばＴｉＮ膜またはＴｉ膜とＴｉＮ膜の積層膜を含む密着膜２８ａを形成する。密着膜２８ａ内にタングステン膜２８ｂを形成する。絶縁膜２６上のタングステン膜２８ｂおよび密着膜２８ａを除去する。プラグ金属２８は、密着膜２８ａおよびタングステン膜２８ｂを含む。プラグ金属２８は、上部電極２０、２４および下部電極１４と接続される。また、プラグ金属２８は、シリサイド層４２に接続される。絶縁膜２６およびプラグ金属２８上に配線３０を例えばスパッタ法を用い形成する。配線３０は、例えば絶縁膜２６側から、膜厚が６０ｎｍのＴｉ膜、膜厚が３０ｎｍのＴｉＷ膜、膜厚が３６０ｎｍのＡｌＣｕ合金膜、膜厚が５ｎｍのＴｉ膜および膜厚が７０ｎｍのＴｉＮ膜である。配線３０の所定領域をエッチングする。その後、層間絶縁膜および配線を１または複数積層させてもよい。

強誘電体膜１６、２０ａおよび２２は、例えばＣａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、ＩｒおよびＷの少なくとも１つが添加されたＰＺＴ膜でもよい。また、強誘電体膜１６、２０ａおよび２２は、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２、ＢｉＦｅＯ_３等のビスマス（Ｂｉ）層状構造化合物等であってもよい。

図１６（ａ）から図１８は、実施例３に係る半導体装置の製造方法を示す図である。図１６（ａ）を参照し、実施例２の図４（ｂ）において、絶縁膜１を形成した後、層間絶縁膜１２ｄおよび酸化防止膜１２ｃを貫通し、プラグ金属４８上に接続するプラグ金属８２を形成する。プラグ金属８２は、密着膜８２ａとタングステン膜８２ｂを含む。プラグ金属４８の上面は、絶縁膜１２の上面より低く形成される。これは、ＣＭＰ工程におけるディッシングの影響および／またはプラグ金属４８内に形成されるボイドの影響である。

図１６（ｂ）を参照し、絶縁膜１２上およびプラグ金属２８上に導電膜８４として例えばＴｉ膜を形成する。導電膜８４の上面をＣＭＰ法を用い平坦化する。導電膜８４上に導電膜８５として例えばＴｉ膜を形成する。導電膜８４および８５は、それぞれ窒素含有雰囲気中で熱処理することにより、膜厚方向に窒素濃度勾配が形成されていてもよい。

図１７を参照し、導電膜８５上に、導電膜８６として例えば膜厚が１００ｎｍの窒化アルミニウムチタン膜またはＳｒＲｕＯ_３膜を形成する。導電膜８６は、酸素が拡散することを抑制するための膜である。導電膜８６上に、下部電極１５として、例えば膜厚が６０ｎｍから１００ｎｍのイリジウム膜を形成する。

図１８を参照し、下部電極１５上に強誘電体膜１６を形成する。その後の工程は、実施例２と同じであり説明を省略する。実施例３によれば、下部電極１５に下側から接続するプラグ金属を形成できる。これにより、シリサイド層４２と下部電極１５とを実施例２より短い距離で接続できる。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）半導体基板の上方に形成された第１下部電極および第２下部電極と、前記第１下部電極および前記第２下部電極上に形成された第１強誘電体膜と、前記第１下部電極上に第１開口を備え前記第２下部電極上に第２開口を備えるように前記第１強誘電体膜上に形成されたストッパ層と、前記第１開口内の前記第１強誘電体膜上に形成された第１上部電極と、前記第２開口内の前記第１強誘電体膜上に形成され、前記第１開口内に形成されていない第２強誘電体膜と、前記第２強誘電体膜上に形成された第２上部電極と、を具備することを特徴とする半導体装置。
（付記２）前記第１上部電極は、前記第１強誘電体膜上に形成された第３強誘電体膜を含むことを特徴とする付記１記載の半導体装置。
（付記３）前記第１下部電極、前記第１強誘電体膜および前記第１上部電極を含む第１キャパシタを具備することを特徴とする付記１または２記載の半導体装置。
（付記４）前記第２下部電極、前記第１強誘電体膜、前記第２強誘電体膜および前記第２上部電極を含む第２キャパシタを具備することを特徴とする付記１から３のいずれか一項記載の半導体装置。
（付記５）前記第１上部電極の端部は、前記ストッパ層上に位置することを特徴とする付記１から４のいずれか一項記載の半導体装置。
（付記６）前記第２強誘電体膜の端部は、前記ストッパ層上に位置することを特徴とする付記１から５のいずれか一項記載の半導体装置。
（付記７）前記第１強誘電体膜および前記第２強誘電体膜は、ＰＺＴを含むことを特徴とする付記１から６のいずれか一項記載の半導体装置。
（付記８）半導体基板の上方に下部電極を形成し、前記下部電極上に第１強誘電体膜を形成し、前記第１強誘電体膜上にストッパ層を形成し、前記ストッパ層に第１開口を形成し、前記ストッパ層上に導電膜を形成し、前記導電膜が前記第１開口内に残存するように前記導電膜を前記ストッパ層まで選択的に除去することにより第１上部電極を形成し、前記ストッパ層に第２開口を形成し、前記第１強誘電体膜上に第２強誘電体膜を形成し、前記第２強誘電体膜が前記第２開口内に残存するように、前記第２誘電体膜を前記ストッパ層まで選択的に除去し、前記第２強誘電体膜上に第２上部電極を形成することを特徴とする半導体装置の製造方法。
（付記９）前記第２強誘電体膜が前記第１上部電極を覆うように形成し、前記第２強誘電体膜を前記ストッパ層まで選択的に除去する際に、前記第１上部電極を覆う前記第２強誘電体膜を除去することを特徴とする付記８記載の半導体装置の製造方法。
（付記１０）前記下部電極、前記第１強誘電体膜および前記第１上部電極をから第１キャパシタが形成されることを特徴とする付記８または９記載の半導体装置の製造方法。
（付記１１）前記下部電極、前記第１強誘電体膜、前記第２強誘電体膜および前記第２上部電極から第２キャパシタが形成されることを特徴とする付記８から１０のいずれか一項記載の半導体装置の製造方法。

１０ 半導体基板
１４ 下部電極
１６、２０ａ、２２ 強誘電体膜
１８ ストッパ層
２０、２４ 上部電極
３２、３４ 開口
２１、２２、２３ 強誘電体膜

Claims (6)

1. 半導体基板の上方に形成された第１下部電極および第２下部電極と、
   前記第１下部電極および前記第２下部電極上に形成された第１強誘電体膜と、
   前記第１下部電極上に第１開口を備え前記第２下部電極上に第２開口を備えるように前記第１強誘電体膜上に形成されたストッパ層と、
   前記第１開口内の前記第１強誘電体膜上に形成された第１上部電極と、
   前記第２開口内の前記第１強誘電体膜上に形成され、前記第１開口内に形成されていない第２強誘電体膜と、
   前記第２強誘電体膜上に形成された第２上部電極と、
   を具備することを特徴とする半導体装置。
2. 前記第１上部電極は、前記第１強誘電体膜上に形成された第３強誘電体膜を含むことを特徴とする請求項１記載の半導体装置。
3. 前記第１下部電極、前記第１強誘電体膜および前記第１上部電極を含む第１キャパシタを具備することを特徴とする請求項１または２記載の半導体装置。
4. 前記第２下部電極、前記第１強誘電体膜、前記第２強誘電体膜および前記第２上部電極を含む第２キャパシタを具備することを特徴とする請求項１から３のいずれか一項記載の半導体装置。
5. 半導体基板の上方に下部電極を形成し、
   前記下部電極上に第１強誘電体膜を形成し、
   前記第１強誘電体膜上にストッパ層を形成し、
   前記ストッパ層に第１開口を形成し、
   前記ストッパ層上に導電膜を形成し、前記導電膜が前記第１開口内に残存するように前記導電膜を前記ストッパ層まで選択的に除去することにより第１上部電極を形成し、
   前記ストッパ層に第２開口を形成し、
   前記第１強誘電体膜上に第２強誘電体膜を形成し、前記第２強誘電体膜上に第２上部電極を形成し、前記第２上部電極を形成した後、前記第２強誘電体膜が前記第２開口内に残存するように、前記第２強誘電体膜を前記ストッパ層まで選択的に除去することを特徴とする半導体装置の製造方法。
6. 前記第２強誘電体膜が前記第１上部電極を覆うように形成し、
   前記第２強誘電体膜を前記ストッパ層まで選択的に除去する際に、前記第１上部電極を覆う前記第２強誘電体膜を除去することを特徴とする請求項５記載の半導体装置の製造方法。

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