JP5838650B2 - 出力回路 - Google Patents

出力回路 Download PDF

Info

Publication number
JP5838650B2
JP5838650B2 JP2011178007A JP2011178007A JP5838650B2 JP 5838650 B2 JP5838650 B2 JP 5838650B2 JP 2011178007 A JP2011178007 A JP 2011178007A JP 2011178007 A JP2011178007 A JP 2011178007A JP 5838650 B2 JP5838650 B2 JP 5838650B2
Authority
JP
Japan
Prior art keywords
transistor
drain
constant current
voltage
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011178007A
Other languages
English (en)
Other versions
JP2013042369A (ja
Inventor
晶詳 松田
晶詳 松田
章弘 鈴木
章弘 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Priority to JP2011178007A priority Critical patent/JP5838650B2/ja
Priority to KR1020120087625A priority patent/KR101411696B1/ko
Priority to CN201210294554.8A priority patent/CN102957387B/zh
Priority to US13/585,281 priority patent/US8680923B2/en
Publication of JP2013042369A publication Critical patent/JP2013042369A/ja
Application granted granted Critical
Publication of JP5838650B2 publication Critical patent/JP5838650B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
    • H03F1/0272—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A by using a signal derived from the output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/555—A voltage generating circuit being realised for biasing different circuit elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45352—Indexing scheme relating to differential amplifiers the AAC comprising a combination of a plurality of transistors, e.g. Darlington coupled transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45394—Indexing scheme relating to differential amplifiers the AAC of the dif amp comprising FETs whose sources are not coupled, i.e. the AAC being a pseudo-differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45644—Indexing scheme relating to differential amplifiers the LC comprising a cross coupling circuit, e.g. comprising two cross-coupled transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)

Description

出力回路に関する。
差動増幅器は広範に利用されている。例えば、電子機器間の通信には、相補な信号が用いられる。このため、電子機器に備えられる通信用のインタフェース回路は、相補な入力信号に応じて相補な信号を出力する差動増幅器を含むドライバ回路を有している（例えば、特許文献１参照）。
ドライバ回路に含まれる差動増幅器は、例えば、図７に示すように、相補な入力信号ＩＮ，ＸＩＮを入力するインバータ７１，７２と、インバータ７１，７２の出力信号ＩＮａ，ＸＩＮａに応答する差動の電流出力ドライバ７３を有している。この差動増幅器は、入力信号ＩＮ，ＸＩＮに応じて電流出力ドライバ７３の入力トランジスタＭ７１，Ｍ７２が相補的にオンオフする。例えば、オンした入力トランジスタＭ７１のドレイン電流が、出力端子７４を介して信号を伝達する配線（ケーブル）に供給される。そして、オフした入力トランジスタＭ７２に接続された終端抵抗Ｒ７２により出力端子７５を介して配線（ケーブル）を終端する。一方、オンした入力トランジスタＭ７２のドレイン電流が、出力端子７４を介して信号を伝達する配線（ケーブル）に供給され、オフした入力トランジスタＭ７１に接続された終端抵抗Ｒ７１により出力端子７４を介して配線（ケーブル）を終端する。このように、差動増幅器は、相補的な出力信号ＯＵＴ，ＸＯＵＴを出力する。
特開２００３−１５２５２３号公報
ところで、図７に示す差動増幅器は、図８に示すように、出力信号ＯＵＴと反転出力信号ＸＯＵＴのタイミングに差を生じる。例えば、出力信号ＯＵＴが立ち下がるタイミングに対して、反転出力信号ＸＯＵＴが立ち上がるタイミングに遅延が生じる。なお、出力信号ＯＵＴ，ＸＯＵＴは相補信号であるため、反転出力信号ＸＯＵＴが立ち下がるタイミングに対して、出力信号ＯＵＴが立ち上がるタイミングに遅延が生じる。
図９に示すように、時刻Ｔ１において内部信号ＩＮａが上昇すると、その内部信号ＩＮａを受ける入力トランジスタＭ７１のオン抵抗値が増加して入力トランジスタＭ７１に流れる電流量が減少し、出力信号ＯＵＴが低下する。一方、時刻Ｔ１において内部信号ＸＩＮａが下降する。入力トランジスタＭ７２は、ゲートに受ける内部信号ＸＩＮａが、高電位電圧ＶＤＤから、定電流トランジスタＭ７３のソース−ドレイン間電圧と入力トランジスタＭ７２のしきい値電圧Ｖｔｈの合計値より低くなるとオンする（時刻Ｔ２）。そして、オンした入力トランジスタＭ７２を介して抵抗Ｒ７２に電流が流れ、反転出力信号ＸＯＵＴが上昇する。このように、入力トランジスタＭ７１，Ｍ７２がオンオフするタイミングが互いに異なる。
従って、出力信号ＯＵＴ，ＸＯＵＴは、ハイレベルからロウレベルへ変化する出力信号に対して、ロウレベルからハイレベルへ変化するタイミングが常に遅れることになる。このような相補な出力信号ＯＵＴ，ＸＯＵＴ間の信号の遅れ（スキュ：Ｓｋｅｗ）により、出力信号ＯＵＴ，ＸＯＵＴのクロスポイントが、同信号ＯＵＴ，ＸＯＵＴの振幅の中央でクロスしなくなる。このように、クロスポイントが振幅の中央からずれた出力信号ＯＵＴ，ＸＯＵＴは、伝達するデータの品質低下を招く。
本発明の一観点によれば、２つの入力信号がそれぞれゲートに与えられる第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタのドレインにドレインが接続され、前記第２のトランジスタのドレインにゲートが接続される第３のトランジスタと、前記第１のトランジスタのドレインにゲートが接続され、前記第２のトランジスタのドレインにドレインが接続される第４のトランジスタと、前記第３のトランジスタと前記第４のトランジスタのそれぞれのソースに接続される第１の定電流部と、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに、ゲートがそれぞれ接続され、対応するノードから出力信号が出力される差動対と、前記差動対の共通のソースに接続される第２の定電流部を有する。
本発明の一観点によれば、２つの出力信号間のタイミングのずれを低減することができる。
データ転送システムの概略図である。 半導体装置の概略構成図である。 第一実施形態の差動増幅器の回路図である。 差動増幅器の動作波形図である。 第二実施形態の差動増幅器の回路図である。 別の差動増幅器の回路図である。 従来のドライバ回路の回路図である。 従来のドライバ回路の動作波形図である。 従来のドライバ回路の動作波形図である。
以下、各実施形態を添付図面に従って説明する。
図１に示すように、データ転送システムは、パーソナルコンピュータ（ＰＣ）１１とデジタルカメラ１２を含み、パーソナルコンピュータ１１とデジタルカメラ１２はケーブル１３を介して互いに接続されている。ケーブル１３は、データ転送に用いるインタフェースに応じたケーブル、例えばＵＳＢケーブルである。デジタルカメラ１２は、データ転送のためのドライバ回路を含む。ドライバ回路は、例えば差動増幅器である。転送データ、例えば画像データは、デジタルカメラ１２からケーブル１３を介してパーソナルコンピュータ１１に転送される。
図２に示すように、デジタルカメラ１２に含まれる半導体装置２０は、全体を制御するマイクロプロセッサ（ＭＰＵ）２１、インタフェース２２、メモリ（ＲＡＭ：Random Access Memory）記憶装置２３、及び周辺回路２４を含み、これらはバス２５を介して互いに接続されている。周辺回路２４は、例えば、撮像するためのフォーカス制御、色補正等の画像処理、撮像データを所定形式（例えば、ＪＰＥＧ：Joint Photographic Experts Group）の画像データに変換するデータ変換処理、等を実施する回路を含む。生成された画像データは、図示しない記憶装置に格納される。記憶装置は、例えばハードディスク装置（ＨＤＤ：Hard Disk Drive ）や不揮発性メモリである。インタフェース２２はドライバ回路２６を含む。ドライバ回路２６は、ＭＰＵ２１の制御により、画像データを出力する。この画像データは、ケーブル１３を介してパーソナルコンピュータ１１に転送される。
次に、差動増幅器（出力回路）の構成例を説明する。
（第一実施形態）
以下、第一実施形態を図３，図４に従って説明する。
図３に示すように、差動増幅器３０は、入力部３１と差動部３２を有している。入力部３１は、入力端子Ｐｉ１，Ｐｉ２から供給される相補な入力信号ＩＮ，ＸＩＮに基づいて、相補な内部信号ＩＮａ，ＸＩＮａを生成する。
入力信号ＩＮはトランジスタＭ１のゲートに供給され、反転入力信号ＸＩＮはトランジスタＭ２のゲートに供給される。トランジスタＭ１のソースは低電位電圧ＶＳＳが供給される配線に接続されている。なお、以下の説明において、低電位電圧ＶＳＳが供給される配線を、その電圧を用いて配線ＶＳＳとして説明する。他の電圧についても同様とする。トランジスタＭ１のドレインはトランジスタＭ３のドレインと接続されている。
トランジスタＭ２のソースは配線ＶＳＳに接続され、ドレインはトランジスタＭ４のドレインに接続されている。トランジスタＭ１のドレインとトランジスタＭ３のドレインとの間のノードＮ１（インバータ３３の出力ノード）はトランジスタＭ４のゲートと接続されている。トランジスタＭ２のドレインとトランジスタＭ４のドレインとの間のノードＮ２（インバータ３４の出力ノード）はトランジスタＭ３のゲートと接続されている。
上記のように接続されたトランジスタＭ１とトランジスタＭ３は、入力信号ＩＮを受ける第１のインバータ３３として動作する。また、トランジスタＭ２とトランジスタＭ４は、反転入力信号ＸＩＮを受ける第２のインバータ３４として動作する。そして、第１のインバータ３３と第２のインバータ３４は、互いにクロスカップル接続されている。
トランジスタＭ３のソースとトランジスタＭ４のソースの間の接続点（ノードＮ３）はトランジスタＭ５に接続されている。トランジスタＭ５は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭ５のドレインはノードＮ３に接続され、ソースは高電位電圧ＶＤＤが供給される配線（以下、配線ＶＤＤ）と接続され、ゲートにバイアス電圧ＶＢが供給される。トランジスタＭ５は、バイアス電圧ＶＢに応じたドレイン電流を流す定電流源として動作する。トランジスタＭ５は第１の定電流部の一例である。このトランジスタＭ５により、ノードＮ３の電圧Ｖｐｓ１は、高電位電圧ＶＤＤから、バイアス電圧ＶＢに応じたトランジスタＭ５のソース−ドレイン間の電圧だけ低い電圧となる。
また、入力部３１は、トランジスタＭ６，Ｍ７とＯＲゲート３５を含む。ＯＲゲート３５には相補な入力信号ＩＮ，ＸＩＮが供給される。ＯＲゲート３５の出力端子はトランジスタＭ６，Ｍ７のゲートに接続されている。トランジスタＭ６，Ｍ７は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭ６，Ｍ７は、インバータ３３，３４のトランジスタＭ３，Ｍ４と並列に接続されている。即ち、トランジスタＭ６のソース及びドレンはトランジスタＭ３のソース及びドレインとそれぞれ接続され、トランジスタＭ７のソース及びドレインはトランジスタＭ４のソース及びドレインとそれぞれ接続されている。
ＯＲゲート３５は相補な入力信号ＩＮ，ＸＩＮが共にＬレベルのときにＬレベルの制御信号Ｓ１を出力し、入力信号ＩＮ，ＸＩＮのうちの少なくとも１つがＨレベルのときにＨレベルの制御信号Ｓ１を出力する。この制御信号Ｓ１は、トランジスタＭ６，Ｍ７のゲートに供給される。トランジスタＭ６，Ｍ７は、Ｈレベルの制御信号Ｓ１に応答してオフし、Ｌレベルの制御信号Ｓ１に応答してオンする。オンしたトランジスタＭ６は、トランジスタＭ３のソースとドレインとを互いに接続する。同様に、トランジスタＭ７は、トランジスタＭ４のソースとドレインを互いに接続する。従って、入力信号ＩＮ，ＸＩＮが共にＬレベルのとき、インバータ３３，３４の出力ノードＮ１，Ｎ２の電位は、ノードＮ３の電位と等しくなる。つまり、ＯＲゲート３５とトランジスタＭ６，Ｍ７は、Ｌレベルの入力信号ＩＮ，ＸＩＮに応答して、内部信号ＩＮａ，ＸＩＮａの電位をノードＮ３の電位と等しくする。トランジスタＭ６，Ｍ７とＯＲゲート３５は信号生成回路の一例である。
また、入力部３１はスイッチＳＷ１，ＳＷ２とダイオードＤ１，Ｄ２を含む。スイッチＳＷ１の第１端子はノードＮ１に接続され、スイッチＳＷ１の第２端子はダイオードＤ１のアノードに接続され、ダイオードＤ１のカソードは配線ＶＳＳに接続されている。同様に、スイッチＳＷ２の第１端子はノードＮ２に接続され、スイッチＳＷ２の第２端子はダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードは配線ＶＳＳに接続されている。ダイオードＤ１とダイオードＤ２は、互いに同じ電気的特性を持つように形成されている。
スイッチＳＷ１，ＳＷ２は、例えば、図２に示すＭＰＵ２１から供給される制御信号に応答してオンオフする。例えば、ＭＰＵ２１は、データ転送を行う場合に、第１レベル（例えばＨレベル）の制御信号を出力し、データ転送を行わない期間、第１レベルと異なる第２レベル（例えばＬレベル）の制御信号を出力する。スイッチＳＷ１，ＳＷ２は、第１レベルの制御信号に応答してオンし、第２レベルの制御信号に応答してオフする。
スイッチＳＷ１がオンすると、ダイオードＤ１のアノードはノードＮ１に接続される。このノードＮ１に接続されたダイオードＤ１は、トランジスタＭ１がオフしているとき、ノードＮ１の電圧、即ち内部信号ＩＮａのレベルを、低電位電圧ＶＳＳからダイオードＤ１のしきい値電圧（順方向電圧）Ｖｄ１高い電位にクランプする。トランジスタＭ１がオンしたとき、ノードＮ１の電位は低電位電圧ＶＳＳレベルとなる。従って、内部信号ＩＮａは、低電位電圧ＶＳＳからダイオードＤ１のしきい値電圧Ｖｄ１まで遷移する。スイッチＳＷ１がオフし、トランジスタＭ１がオフしているとき、ノードＮ１の電圧は、トランジスタＭ３，Ｍ５によって高電位電圧ＶＤＤレベルとなる。従って、オンしたスイッチＳＷ１とダイオードＤ１は、ノードＮ１の電圧範囲、即ち内部信号ＩＮａの振幅を制限する。
同様に、スイッチＳＷ２がオンするとき、ノードＮ２に接続されるダイオードＤ２は、ノードＮ２の電位（反転内部信号ＸＩＮａ）のレベルを、低電位電圧ＶＳＳからダイオードＤ２のしきい値電圧（順方向電圧）Ｖｄ２高い電位にクランプする。従って、オンしたスイッチＳＷ２とダイオードＤ２は、ノードＮ２の電圧範囲、即ち反転内部信号ＸＩＮａの振幅を制限する。
上記のノードＮ１，Ｎ２は差動部３２に接続されている。そして、ノードＮ１の電圧を持つ内部信号ＩＮａと、ノードＮ２の電圧を持つ内部信号ＸＩＮａは差動部３２に供給される。
差動部３２は、内部信号ＩＮａをゲートに受けるトランジスタＭ１１と、内部信号ＸＩＮａをゲートに受けるトランジスタＭ１２を有している。トランジスタＭ１１，Ｍ１２は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭ１１，Ｍ１２のソースは互いに接続され、その接続点（ノードＮ１１）はトランジスタＭ１３に接続されている。
トランジスタＭ１３は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭ１３のドレインはノードＮ１１に接続され、ソースは配線ＶＤＤに接続され、ゲートにバイアス電圧ＶＢが供給される。トランジスタＭ１３は、バイアス電圧ＶＢに応じたドレイン電流を流す定電流源として動作する。トランジスタＭ１３は第２の定電流部の一例である。このトランジスタＭ１３により、ノードＮ１１の電圧Ｖｐｓ２は、高電位電圧ＶＤＤから、バイアス電圧ＶＢに応じたトランジスタＭ１３のソース−ドレイン間の電圧だけ低い電圧となる。
トランジスタＭ１１のドレインは抵抗Ｒ１１，Ｒ１２を介して配線ＶＳＳに接続されている。トランジスタＭ１２のドレインは抵抗Ｒ１３，Ｒ１４を介して配線ＶＳＳに接続されている。抵抗Ｒ１１と抵抗Ｒ１２の間のノードＮ１２は出力端子Ｐｏ１に接続され、抵抗Ｒ１３と抵抗Ｒ１４の間のノードＮ１３は出力端子Ｐｏ２に接続されている。
入力部３１において、対となるトランジスタは、互いに同じ電気的特性を持つように、形状等が設定されている。すなわち、インバータ３３のトランジスタＭ１と、インバータ３４のトランジスタＭ２は、互いに同じ電気的特性を持つように形成されている。例えば、トランジスタＭ１のゲート長及びゲート幅と、トランジスタＭ２のゲート長及びゲート幅は、それぞれ互いに同じ値に設定されている。同様に、インバータ３３のトランジスタＭ３と、インバータ３４のトランジスタＭ４は、互いに同じ電気的特性を持つように形成されている。同様に、差動部３２において、対となるトランジスタ、すなわち内部信号ＩＮａを受け取るトランジスタＭ１１と、反転内部信号ＸＩＮａを受け取るトランジスタＭ１２は、互いに同じ電的特性を持つように形成されている。
入力部３１において、トランジスタＭ５は、インバータ３３，３４に電流を供給する。差動部３２において、トランジスタＭ１３は、一対のトランジスタＭ１１，Ｍ１２に電流を供給する。そして、差動部３２のトランジスタＭ１３は、入力部３１のトランジスタＭ５が流す電流と比例した量の電流を流すように設定されている。例えば、トランジスタＭ５に流れる電流量と、トランジスタＭ１３に流れる電流量との比が、１対６（１：６）となるように、両トランジスタＭ５，Ｍ１３が設定されている。
トランジスタＭ５とトランジスタＭ１３の電流比は、例えば、並列に接続するトランジスタの数により設定される。例えば、トランジスタＭ１３は、トランジスタＭ５と同じ形状に形成された６個のトランジスタ（第１の単位トランジスタ）を含み、これら６個のトランジスタは互いに並列に接続される。トランジスタＭ５と第１の単位トランジスタは、ゲート長及びゲート幅が互いに等しい。トランジスタＭ５と第１の単位トランジスタは、同じ電気的特性（同じしきい値電圧）を持つ。従って、トランジスタＭ５とトランジスタＭ１３は、同じしきい値電圧を持ち、所定比（１：６）の電流を流すように形成される。
同様に、同じ信号をゲートに受けるトランジスタは、上記のトランジスタＭ５，Ｍ１３の電流比と同じ電流比となるように設定されている。即ち、内部信号ＩＮａをゲートに受けるトランジスタＭ４とトランジスタＭ１１は、それぞれの電流の比が所定比（１：６）となるように、設定されている。例えば、トランジスタＭ１１は、トランジスタＭ４と同じ形状に形成された６個のトランジスタ（第２の単位トランジスタ）を含み、これら６個のトランジスタは互いに並列に接続される。従って、トランジスタＭ４とトランジスタＭ１１は、同じしきい値電圧を持ち、所定比（１：６）の電流を流すように形成される。
同様に、反転内部信号ＸＩＮａをゲートに受けるトランジスタＭ３とトランジスタＭ１２は、それぞれの電流の比が所定比（１：６）となるように、設定されている。例えば、トランジスタＭ１２は、トランジスタＭ３と同じ形状に形成された６個のトランジスタ（第２の単位トランジスタ）を含み、これら６個のトランジスタは互いに並列に接続される。従って、トランジスタＭ３とトランジスタＭ１２は、同じしきい値電圧を持ち、所定比（１：６）の電流を流すように形成される。
上記したように、トランジスタＭ５とトランジスタＭ１３の電流比は、トランジスタＭ４とトランジスタＭ１１の電流比、トランジスタＭ３とトランジスタＭ１２の電流比と等しい。また、トランジスタＭ３，Ｍ４のしきい値電圧は、トランジスタＭ１１，Ｍ１２のしきい値電圧と等しい。従って、ノードＮ３の電圧Ｖｐｓ１と、ノードＮ１１の電圧Ｖｐｓ２は、互いに等しい。
そして、トランジスタＭ４のゲートとトランジスタＭ１１のゲートには、内部信号ＩＮａが供給される。トランジスタＭ３のゲートとトランジスタＭ１２のゲートには、反転内部信号ＸＩＮａが供給される。従って、トランジスタＭ４とトランジスタＭ１１は、内部信号ＩＮａに応答して、同じタイミングでオンする。同様に、トランジスタＭ３とトランジスタＭ１２は、反転内部信号ＸＩＮａに応答して、同じタイミングでオンする。
次に、差動増幅器３０の動作を説明する。
図４に示すように、Ｌレベル（低電位電圧ＶＳＳレベル）の入力信号ＩＮと、Ｈレベル（高電位電圧ＶＤＤレベル）の反転入力信号ＸＩＮが供給されている。このとき、図３に示すトランジスタＭ１はＬレベルの入力信号ＩＮに応答してオフし、トランジスタＭ２はＨレベルの反転入力信号ＸＩＮに応答してオンする。その結果、図４に示すように、内部信号ＩＮａは、低電位電圧ＶＳＳから図３に示すダイオードＤ１のしきい値電圧Ｖｄ１高い電位であり、反転内部信号ＸＩＮａはＬレベル（低電位電圧ＶＳＳレベル）である。
時刻Ｔ０において、入力信号ＩＮが上昇を開始し、反転入力信号ＸＩＮが下降を開始する。
次いで、入力信号ＩＮがトランジスタＭ１のしきい値電圧Ｖｔ１を越える（時刻Ｔ１）と、トランジスタＭ１がオンして内部信号ＩＮａが下降する。
内部信号ＩＮａがノードＮ３の電圧Ｖｐｓ１からトランジスタＭ１１のしきい値電圧Ｖｔ１１低い電圧Ｖ１より低くなる（時刻Ｔ２）と、トランジスタＭ１１がオンする。このオンしたトランジスタＭ１１を介して電流が抵抗Ｒ１１，Ｒ１２に流れ、出力信号ＯＵＴの電圧が上昇する。
このとき、内部信号ＩＮａはトランジスタＭ４のゲートに供給され、このトランジスタＭ４のしきい値はトランジスタＭ１１のしきい値と等しい。従って、トランジスタＭ４がオンする。このオンしたトランジスタＭ４に流れる電流によってノードＮ２の電位、即ち反転内部信号ＸＩＮａの電圧が上昇する。この反転内部信号ＸＩＮａは、差動部３２のトランジスタＭ１２のゲートに供給される。従って、トランジスタＭ１２を介して抵抗Ｒ１３，Ｒ１４に流れる電流は減少し始め、反転出力信号ＸＯＵＴの電圧が低下する。
すなわち、時刻Ｔ２において、出力信号ＯＵＴの電圧が上昇を開始し、反転出力信号ＸＯＵＴの電圧が下降を開始する。つまり、出力信号ＯＵＴが変化するタイミングと、反転出力信号ＸＯＵＴが変化するタイミングとが一致する。
次いで、反転内部信号ＸＩＮａが電圧Ｖ１を越える（時刻Ｔ３）と、トランジスタＭ１２がオフし、反転出力信号ＸＯＵＴは低電位電圧ＶＳＳレベルとなる。反転内部信号ＸＩＮａはトランジスタＭ４のゲートに供給される。従って、トランジスタＭ４がオフし、内部信号ＩＮａが低電位電圧ＶＳＳレベルとなる。従って、トランジスタＭ１１のゲート電圧はこれ以上低下しないため、トランジスタＭ１１に流れる電流量は変化しない。また、時刻Ｔ３において、トランジスタＭ１２が既にオフしているため、トランジスタＭ１２のゲート電圧が更に上昇しても、トランジスタＭ１２はオフ横隊を維持し続けるため、トランジスタＭ１２に流れる電流量は変化せず、トランジスタＭ１１に流れる電流量への影響はない。このため、出力信号ＯＵＴの電圧は上昇しない。従って、出力信号ＯＵＴと反転出力信号ＸＯＵＴが同じタイミングで上昇と下降が終了し、安定したレベルとなる。
次いで、反転内部信号ＸＩＮａが、低電位電圧ＶＳＳからダイオードＤ２のしきい値電圧Ｖｄ２高い電圧を越える（時刻Ｔ４）と、ダイオードＤ２がオンして反転内部信号ＸＩＮａをクランプする。
以上では、Ｌレベルの入力信号ＩＮがＨレベルへ変化（Ｈレベルの反転入力信号ＸＩＮがＬレベルへ変化）と変化するときについて説明した。これに対し、Ｌレベルの反転入力信号ＸＩＮがＨレベルへ変化（Ｈレベルの入力信号ＩＮがＬレベルへ変化）するときも同様であるため、図面及び説明を省略する。
このように、差動増幅器３０は、入力信号ＩＮ，ＸＩＮの変化に対して、出力信号ＯＵＴを変更するタイミングと、反転出力信号ＸＯＵＴを変更するタイミングとを一致させる。その結果、出力信号ＯＵＴと反転出力信号ＸＯＵＴが互いに等しくなるときの電圧（出力信号ＯＵＴの波形と反転出力信号ＸＯＵＴの波形が交差するときの電圧）は、出力信号ＯＵＴ，ＸＯＵＴの振幅の中間電圧となる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）入力信号ＩＮ，ＸＩＮはトランジスタＭ１，Ｍ２のゲートに供給される。トランジスタＭ１のドレインはトランジスタＭ３のドレインとトランジスタＭ４のゲートに接続され、トランジスタＭ２のドレインはトランジスタＭ３のゲートとトランジスタＭ４のドレインに接続される。また、トランジスタＭ１，Ｍ２のドレインは差動対のトランジスタＭ１１，Ｍ１２のゲートに接続される。トランジスタＭ３，Ｍ４のソースには、ゲートにバイアス電圧ＶＢが供給されるトランジスタＭ５が接続される。トランジスタＭ１１，Ｍ１２のソースには、ゲートにバイアス電圧ＶＢが供給されるトランジスタＭ１３が接続される。
入力信号ＩＮがトランジスタＭ１のしきい値電圧Ｖｔ１を越えると、トランジスタＭ１がオンして内部信号ＩＮａが下降する。その内部信号ＩＮａがノードＮ３の電圧Ｖｐｓ１からトランジスタＭ１１のしきい値電圧Ｖｔ１１低い電圧Ｖ１より低くなると、トランジスタＭ１１がオンする。このオンしたトランジスタＭ１１を介して電流が抵抗Ｒ１１，Ｒ１２に流れ、出力信号ＯＵＴの電圧が上昇する。このとき、内部信号ＩＮａに応答してトランジスタＭ４がオンし、反転内部信号ＸＩＮａの電圧が上昇する。この反転内部信号ＸＩＮａにより、トランジスタＭ１２を介して抵抗Ｒ１３，Ｒ１４に流れる電流は減少し始め、反転出力信号ＸＯＵＴの電圧が低下する。
このように、差動増幅器３０は、入力信号ＩＮ，ＸＩＮの変化に対して、出力信号ＯＵＴを変更するタイミングと、反転出力信号ＸＯＵＴを変更するタイミングとを一致させることができる。そして、出力信号ＯＵＴと反転出力信号ＸＯＵＴが互いに等しくなるときの電圧（出力信号ＯＵＴの波形と反転出力信号ＸＯＵＴの波形が交差するときの電圧）を、出力信号ＯＵＴ，ＸＯＵＴの振幅の中間電圧とすることができる。
（２）ＯＲゲート３５とトランジスタＭ６，Ｍ７は、Ｌレベルの入力信号ＩＮ，ＸＩＮに応答して、内部信号ＩＮａ，ＸＩＮａの電位をノードＮ３の電位と等しくする。従って、共にＬレベルの入力信号ＩＮ，ＸＩＮによって内部信号ＩＮａ，ＸＩＮａが不定となるのを防ぐことができる。そして、ノードＮ３の電位は、ノードＮ１１の電位と等しい。従って、トランジスタＭ１１及びトランジスタＭ１２は、ゲートにソース電圧Ｖｐｓ２と等しい内部信号ＩＮａ，ＸＩＮａがそれぞれ供給され、オフする。従って、出力信号ＯＵＴ，ＸＯＵＴは共にＬレベル（低電位電圧ＶＳＳレベル）とすることができる。
（３）入力信号ＩＮをゲートに受けるトランジスタＭ１のドレイン−ソース間にはスイッチＳＷ１とダイオードＤ１が直列に接続される。同様に、反転入力信号ＸＩＮをゲートに受けるトランジスタＭ２のドレイン−ソース間にはスイッチＳＷ２とダイオードＤ２が直列に接続される。内部信号ＩＮａ，ＸＩＮａは、低電位電圧ＶＳＳからダイオードＤ１，Ｄ２のしきい値電圧（順方向電圧）高い電圧から下降する。ダイオードＤ１，Ｄ２が無い場合、内部信号ＩＮａ，ＸＩＮａは高電位電圧ＶＤＤレベルとなる。従って、内部信号ＩＮａ，ＸＩＮａを高電位電圧ＶＤＤから下降させる場合と比べ、図４に示す電圧Ｖ１より低くなるまでに要する時間、即ち、トランジスタＭ１１，Ｍ１２がオフするまでに要する時間が短くなる。この結果、データを高速に転送することが可能となる。
（４）ダイオードＤ１，Ｄ２にスイッチＳＷ１，ＳＷ２を直列に接続した。従って、スイッチＳＷ１，ＳＷ２をオフすることで、ダイオードＤ１，Ｄ２に電流が流れなくなる。従って、消費電流を低減することができる。
（５）ダイオードＤ１，Ｄ２は、内部信号ＩＮａ，ＸＩＮａの振幅を制限する。振幅が大きいと、所定のレベルに変化するまでに時間がかかる。入力信号ＩＮ，ＸＩＮを短い周期で反転する場合、内部信号ＩＮａ，ＸＩＮａが例えば高電位電圧ＶＤＤレベルになるまえに、次の変化が開始する場合があり、符号間干渉が発生する。従って、内部信号ＩＮａ，ＸＩＮａの振幅を制限することにより、データ転送における符号間干渉を抑制することができる。
（第二実施形態）
以下、第二実施形態を図５に従って説明する。なお、上記実施形態と同じ部材については同じ符号を付し、説明の全て又は一部を省略する。
図５に示すように、差動増幅器４０は、入力部３１ａと、差動部３２と、バイアス電圧制御部４１を有している。
入力部３１ａのトランジスタＭ５のゲートとドレインはバイアス電圧制御部４１に接続されている。
バイアス電圧制御部４１は、トランジスタＭ２１，Ｍ２２、抵抗Ｒ２１、オペアンプ４２を含む。トランジスタＭ２１，Ｍ２２は例えばＰチャネルＭＯＳトランジスタである。トランジスタＭ２１のソースは配線ＶＤＤに接続され、ドレインはトランジスタＭ２２のソースに接続され、ゲートにバイアス電圧ＶＢが供給される。トランジスタＭ２２のドレインは抵抗Ｒ２１の第１端子に接続され、抵抗Ｒ２１の第２端子は配線ＶＳＳに接続されている。トランジスタＭ２２のゲートは配線ＶＳＳに接続されている。
トランジスタＭ２１とトランジスタＭ２２の間のノードＮ２１はオペアンプ４２の反転入力端子に接続されている。オペアンプ４２の非反転入力端子は入力部３１ａのノードＮ３、つまりトランジスタＭ５のドレインに接続されている。オペアンプ４２の出力端子はトランジスタＭ５のゲートに接続されている。
バイアス電圧制御部４１に含まれるトランジスタＭ２１とトランジスタＭ２２と抵抗Ｒ２１は、差動部３２のトランジスタＭ１３とトランジスタＭ１１（Ｍ１２）と抵抗Ｒ１１，Ｒ１２（Ｒ１３，Ｒ１４）に対応するように形成されている。例えば、トランジスタＭ２１はトランジスタＭ１３と同量の電流を流すように形成され、トランジスタＭ２２はトランジスタＭ１１（Ｍ１２）と同量の電流を流すように形成されている。そして、抵抗Ｒ２１の抵抗値は、抵抗Ｒ１１と抵抗Ｒ１２の合成抵抗値と等しくなるように形成されている。このように形成されたトランジスタＭ２１，Ｍ２２及び抵抗Ｒ２１は、差動部３２のノードＮ１１の電圧Ｖｐｓ２を、トランジスタＭ２１とトランジスタＭ２２の間のノードＮ２１における基準電圧Ｖｐｓ３と、等しくする。
オペアンプ４２は、２つの入力端子における電圧を互いに等しくするようにバイアス電圧ＶＢ１を生成する。従って、オペアンプ４２は、トランジスタＭ５のドレイン電圧、即ちノードＮ３の電圧Ｖｐｓ１と、ノードＮ２１の電圧Ｖｐｓ３とを互いに等しくする。ノードＮ２１の電圧Ｖｐｓ３は、差動部３２におけるノードＮ１１の電圧Ｖｐｓ２と等しい。従って、オペアンプ４２は、入力部３１ａにおけるノードＮ３の電圧Ｖｐｓ１を、ノードＮ１１の電圧Ｖｐｓ２と等しくする。
以上記述したように、本実施形態によれば、上記の第一実施形態の効果に加え、以下の効果を奏する。
（６）バイアス電圧制御部４１は、バイアス電圧ＶＢとトランジスタＭ２１，Ｍ２２及び抵抗Ｒ２１により生成した基準電圧Ｖｐｓ３に、ノードＮ３の電圧Ｖｐｓ１、即ちトランジスタＭ３，Ｍ４のソース電圧を等しくするように、トランジスタＭ５を制御する。従って、差動部３２におけるノードＮ１１の電圧Ｖｐｓ２、即ちトランジスタＭ１１，Ｍ１２のソース電圧と、トランジスタＭ３，Ｍ４のソース電圧を互いに等しくすることができる。
また、温度変化等の要因によってノードＮ３の電圧Ｖｐｓ１とノードＮ１１の電圧Ｖｐｓ２とに差が生じるのを抑制することができる。その結果、温度変化等により出力信号ＯＵＴ，ＸＯＵＴのタイミングにずれが生じることを抑制することができる。
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態において、ＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタをＰチャネルＭＯＳトランジスタに置き換えてもよい。トランジスタが置き換えられた差動増幅器は、上記各実施形態と同じ効果を奏する。
例えば、図３に示す差動増幅器３０は、図６に示すようになる。なお、図６に示す差動増幅器５０において、図３に示す差動増幅器３０に対応する部材について同じ符号を付している。なお、ダイオードＤ１，Ｄ２の接続や、電位の設定などが、図３に示す差動増幅器３０と逆になることはいうまでもない。
この差動増幅器５０は、図３に示すＯＲゲート３５に替えてＡＮＤゲート５１を有している。ＡＮＤゲート５１は相補な入力信号ＩＮ，ＸＩＮが共にＨレベルのときにＨレベルの制御信号Ｓ２を出力し、入力信号ＩＮ，ＸＩＮのうちの少なくとも１つがＬレベルのときにＬレベルの制御信号Ｓ２を出力する。この制御信号Ｓ２は、トランジスタＭ６，Ｍ７のゲートに供給される。トランジスタＭ６，Ｍ７は、Ｈレベルの制御信号Ｓ２に応答してオンし、Ｌレベルの制御信号Ｓ２に応答してオフする。オンしたトランジスタＭ６は、トランジスタＭ３のソースとドレインとを互いに接続する。同様に、トランジスタＭ７は、トランジスタＭ４のソースとドレインを互いに接続する。従って、入力信号ＩＮ，ＸＩＮが共にＨレベルのとき、ノードＮ１，Ｎ２の電位は、ノードＮ３の電位と等しくなる。つまり、ＡＮＤゲート５１とトランジスタＭ６，Ｍ７は、Ｈレベルの入力信号ＩＮ，ＸＩＮに応答して、内部信号ＩＮａ，ＸＩＮａの電位をノードＮ３の電位と等しくする。従って、出力信号ＯＵＴ，ＸＯＵＴは共にＬレベル（低電位電圧ＶＳＳレベル）とすることができる。
・上記各実施形態において、例えば、トランジスタＭ５とトランジスタＭ１３の比率（トランジスタ数）を適宜変更してもよい。
・上記各実施形態において、スイッチＳＷ１，ＳＷ２を省略してもよい。
・上記各実施形態において、スイッチＳＷ１，ＳＷ２及びダイオードＤ１，Ｄ２を省略してもよい。
・上記各実施形態において、トランジスタＭ６，Ｍ７と、トランジスタＭ６，Ｍ７を制御する信号を生成するＯＲゲート３５又はＡＮＤゲート５１を省略してもよい。
・上記各実施形態において、ＯＲゲート３５に換えて排他的論理和ゲート（ＥＸ−ＯＲゲート）を用いてもよい。ＥＸ−ＯＲゲートは、互いに同じレベルの入力信号ＩＮ，ＸＩＮ（共にＨレベル、または共にＬレベル）に応答してＬレベルの信号を出力し、互いに異なるレベルの入力信号ＩＮ，ＸＩＮに応答してＨレベルの信号を出力する。従って、ＥＸ−ＯＲゲートとトランジスタＭ６，Ｍ７は、互いに同じレベルの入力信号ＩＮ，ＸＩＮに応答して、内部信号ＩＮａ，ＸＩＮａの電位をノードＮ３の電位と等しくする。従って、入力信号ＩＮ，ＸＩＮが共にＬレベル、又は共にＨレベルのときに、出力信号ＯＵＴ，ＸＯＵＴは共にＬレベル（低電位電圧ＶＳＳレベル）とすることができる。このように、データを転送する所定の規格（例えば、ＵＳＢ（universal serial bus）２．０規格）に対応するドライバ回路を提供することができる。
・上記各実施形態では、機器間（図１に示すパーソナルコンピュータ１１とデジタルカメラ１２の間）でデータ転送を行うドライバ回路に差動増幅器３０、４０，５０を用いたが、他の装置から信号を出力する場合に用いてもよい。例えば、１つの機器に含まれる１つの装置から他の装置へ信号を出力する場合や、１つの半導体装置内において１つの回路から他の回路へ信号を出力する場合、等に上記の差動増幅器を用いてもよい。
３１ 入力部
３２ 差動部
４１ バイアス電圧制御部
Ｍ１〜Ｍ７，Ｍ１３ トランジスタ
Ｍ１１，Ｍ１２ トランジスタ（差動対）
ＩＮ，ＸＩＮ 入力信号
ＩＮａ，ＸＩＮａ 内部信号
ＯＵＴ，ＸＯＵＴ 出力信号
Ｖｐｓ１，Ｖｐｓ２ ソース電圧
Ｖｐｓ３ 基準電圧

Claims (7)

  1. ２つの入力信号がそれぞれゲートに与えられる第１のトランジスタ及び第２のトランジスタと、
    前記第１のトランジスタのドレインにドレインが接続され、前記第２のトランジスタのドレインにゲートが接続される第３のトランジスタと、
    前記第１のトランジスタのドレインにゲートが接続され、前記第２のトランジスタのドレインにドレインが接続される第４のトランジスタと、
    前記第３のトランジスタと前記第４のトランジスタのそれぞれのソースに接続される第１の定電流部と、
    前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに、ゲートがそれぞれ接続される差動対と、
    前記差動対の共通のソースに接続される第２の定電流部と、
    を有し、
    前記差動対のドレインにそれぞれ対応するノードから出力信号を出力し、
    前記差動対は、前記第３のトランジスタ及び前記第４のトランジスタと同じ導電型のトランジスタで構成され、
    前記差動対のしきい値と、前記第３のトランジスタ及び前記第４のトランジスタのしきい値を互いに等しくし、
    前記差動対のソース電圧と、前記第３のトランジスタ及び前記第４のトランジスタのソース電圧が等しくなるように、前記第１の定電流部及び前記第２の定電流部を構成した、ことを特徴とする出力回路。
  2. 前記第１の定電流部は、前記第３のトランジスタ及び前記第４のトランジスタのソースと、第１の電圧が供給される第１の配線との間に接続され、ゲートに第１のバイアス電圧が供給される第１の定電流トランジスタであり、
    前記第２の定電流部は、前記差動対の共通のソースと前記第１の配線との間に接続され、ゲートに前記第１のバイアス電圧が供給される第２の定電流トランジスタであり、
    前記第１の定電流トランジスタのトランジスタ形状と、前記第２の定電流トランジスタのトランジスタ形状を互いに同じとした、
    ことを特徴とする請求項１に記載の出力回路。
  3. ２つの入力信号がそれぞれゲートに与えられる第１のトランジスタ及び第２のトランジスタと、
    前記第１のトランジスタのドレインにドレインが接続され、前記第２のトランジスタのドレインにゲートが接続される第３のトランジスタと、
    前記第１のトランジスタのドレインにゲートが接続され、前記第２のトランジスタのドレインにドレインが接続される第４のトランジスタと、
    前記第３のトランジスタと前記第４のトランジスタのそれぞれのソースに接続される第１の定電流部と、
    前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに、ゲートがそれぞれ接続される差動対と、
    前記差動対の共通のソースに接続される第２の定電流部と、
    を有し、
    前記差動対のドレインにそれぞれ対応するノードから出力信号を出力し、
    前記第１の定電流部は、前記第３のトランジスタ及び前記第４のトランジスタのソースと、第１の電圧が供給される第１の配線との間に接続され、ゲートに第１のバイアス電圧が供給される第１の定電流トランジスタであり、
    前記第２の定電流部は、前記差動対の共通のソースと前記第１の配線との間に接続され、ゲートに第２のバイアス電圧が供給される第２の定電流トランジスタであり、
    前記第２のバイアス電圧に基づいて生成する基準電圧と、前記第３のトランジスタ及び前記第４のトランジスタのソース電圧を互いに等しくするように前記第１のバイアス電圧を生成するバイアス電圧制御部を含む、
    ことを特徴とする出力回路。
  4. 前記第３のトランジスタと前記第４のトランジスタと前記第１の定電流部はそれぞれ、１つのトランジスタ、又は互いに並列接続された複数のトランジスタにより形成され、
    前記差動対及び前記第２の定電流部はそれぞれ、互いに並列接続された複数のトランジスタにより形成され、
    前記第３のトランジスタ及び前記第４のトランジスタと、前記差動対のトランジスタ数の比を、前記第１の定電流トランジスタと前記第２の定電流トランジスタのトランジスタ数の比と等しくした、
    ことを特徴とする請求項２又は３に記載の出力回路。
  5. 前記第１のトランジスタと並列に接続された第１のダイオードと、
    前記第２のトランジスタと並列に接続された第２のダイオードを有する、
    ことを特徴とする請求項１〜４のうちの何れか一に記載の出力回路。
  6. 前記第１のダイオードには直列に第１のスイッチが接続され、
    前記第２のダイオードには直列に第２のスイッチが接続された、
    ことを特徴とする請求項５に記載の出力回路。
  7. 前記第３のトランジスタと並列に接続された第６のトランジスタと、
    前記第４のトランジスタと並列に接続された第７のトランジスタと、
    前記２つの入力信号が共に第１のレベルのときに前記第６のトランジスタ及び前記第７のトランジスタをオフするように前記トランジスタに供給する制御信号を生成する信号生成回路と、
    を有することを特徴とする請求項１〜６のうちの何れか一に記載の出力回路。
JP2011178007A 2011-08-16 2011-08-16 出力回路 Active JP5838650B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011178007A JP5838650B2 (ja) 2011-08-16 2011-08-16 出力回路
KR1020120087625A KR101411696B1 (ko) 2011-08-16 2012-08-10 출력 회로
CN201210294554.8A CN102957387B (zh) 2011-08-16 2012-08-14 输出电路
US13/585,281 US8680923B2 (en) 2011-08-16 2012-08-14 Output circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011178007A JP5838650B2 (ja) 2011-08-16 2011-08-16 出力回路

Publications (2)

Publication Number Publication Date
JP2013042369A JP2013042369A (ja) 2013-02-28
JP5838650B2 true JP5838650B2 (ja) 2016-01-06

Family

ID=47712248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011178007A Active JP5838650B2 (ja) 2011-08-16 2011-08-16 出力回路

Country Status (4)

Country Link
US (1) US8680923B2 (ja)
JP (1) JP5838650B2 (ja)
KR (1) KR101411696B1 (ja)
CN (1) CN102957387B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679509B2 (en) 2014-05-01 2017-06-13 Samsung Display Co., Ltd. Positive feedback enhanced switching equalizer with output pole tuning
TWI664808B (zh) * 2018-11-20 2019-07-01 立積電子股份有限公司 放大裝置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6032912B2 (ja) * 1979-09-13 1985-07-31 株式会社東芝 Ｃｍｏｓセンスアンプ回路
JPS6196587A (ja) * 1984-10-17 1986-05-15 Toshiba Corp センスアンプ回路
KR920013458A (ko) * 1990-12-12 1992-07-29 김광호 차동감지 증폭회로
US5075578A (en) * 1991-01-16 1991-12-24 National Semiconductor Corporation Input buffer regenerative latch
US5297092A (en) * 1992-06-03 1994-03-22 Mips Computer Systems, Inc. Sense amp for bit line sensing and data latching
US5600275A (en) * 1994-04-29 1997-02-04 Analog Devices, Inc. Low-voltage CMOS comparator with offset cancellation
KR100213802B1 (ko) 1996-06-29 1999-08-02 김영환 클럭 에지 제어 레지스터
JPH1168480A (ja) * 1997-08-18 1999-03-09 Oki Electric Ind Co Ltd 差動増幅回路とこれを用いたデータラッチ回路及びフリップフロップ回路
GB2347567A (en) * 1999-03-05 2000-09-06 Sharp Kk CMOS level shifters and sense amplifiers
US6549071B1 (en) * 2000-09-12 2003-04-15 Silicon Laboratories, Inc. Power amplifier circuitry and method using an inductance coupled to power amplifier switching devices
TW479401B (en) * 2000-12-07 2002-03-11 Chi Mei Optoelectronics Corp Dynamic CMOS level shift circuit apparatus
CN1244986C (zh) 2001-08-31 2006-03-08 松下电器产业株式会社 驱动电路
JP2004055099A (ja) * 2002-07-24 2004-02-19 Renesas Technology Corp 差動増幅回路およびそれを用いた半導体記憶装置
WO2006034313A1 (en) * 2004-09-20 2006-03-30 The Trustees Of Columbia University In The City Ofnew York Low voltage operational transconductance amplifier circuits
JP2009147501A (ja) * 2007-12-12 2009-07-02 Fujitsu Ltd 半導体装置
JP2008182727A (ja) 2008-02-18 2008-08-07 Seiko Epson Corp 送信回路、受信回路、差動インタフェース装置、表示コントローラ及び電子機器
US20100117708A1 (en) * 2008-11-11 2010-05-13 Wei-Ta Chen Voltage Level Converter without Phase Distortion
KR100997391B1 (ko) 2008-11-12 2010-11-30 (주)에이디테크놀로지 차동신호 생성회로
KR101030957B1 (ko) 2008-12-29 2011-04-28 주식회사 실리콘웍스 차동전류 구동 방식의 인터페이스 시스템

Also Published As

Publication number Publication date
CN102957387B (zh) 2016-03-16
CN102957387A (zh) 2013-03-06
US8680923B2 (en) 2014-03-25
KR20130019353A (ko) 2013-02-26
US20130043947A1 (en) 2013-02-21
KR101411696B1 (ko) 2014-06-25
JP2013042369A (ja) 2013-02-28

Similar Documents

Publication Publication Date Title
TWI547099B (zh) 斜率控制電路
US20170063363A1 (en) Comparator, electronic circuit, and method of controlling comparator
JP2011223430A (ja) 半導体装置
KR100881457B1 (ko) 반도체 장치의 레벨 쉬프터 및 이 장치의 듀티비 제어 방법
JP5838650B2 (ja) 出力回路
TW202008725A (zh) 鎖存器電路
JP2005318517A (ja) 差動増幅器
US7741875B2 (en) Low amplitude differential output circuit and serial transmission interface using the same
JP2010219943A (ja) ドライバ回路
JP2004153652A (ja) レベル判定回路
TWI535198B (zh) 差分信號驅動器
JP5333514B2 (ja) 差動増幅器
JP2022079823A (ja) 遅延回路
KR100940851B1 (ko) 온도 적응형 지연 장치
JP2010183533A (ja) 半導体集積装置
TWI517575B (zh) 自動校正輸出緩衝器的驅動能力之裝置與方法
JP2006108778A (ja) 出力回路
TWI792643B (zh) 相位內插器與相位緩衝器電路
TWI493874B (zh) 位準轉換器以及運算放大器
JP5267392B2 (ja) パルス生成回路及びレベルシフト回路
KR20180026835A (ko) 입력 회로 및 이를 포함하는 반도체 장치
JP2007019803A (ja) 差動増幅器
JPH10229331A (ja) 入力回路
JP2005086681A (ja) シュミットトリガ回路
JP3260673B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140502

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150130

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150714

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150909

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151013

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151026

R150 Certificate of patent or registration of utility model

Ref document number: 5838650

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150