JP2004031906A - フリップチップボンディング構造及びそのボンディング方法 - Google Patents
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Abstract
【課題】フリップチップボンディング構造及びそのボンディング方法を提供する。
【解決手段】半導体基板３１、下部クラッド層３２、コア３３、上部クラッド層３４で構成されたＰＬＣの一部分に光素子を結合するためのフリップチップボンディング構造は、半導体基板と、光素子を実装する実装領域を有し半導体基板上に形成された下部クラッド層と、下部クラッド層における実装領域上面の一部分に形成されて光素子の垂直整列位置を決定する少なくとも二以上の垂直整列構造物３２と、下部クラッド層における実装領域上面の他の部分に形成された少なくとも二以上の電極３５と、電極の上面に形成されたソルダーバンプ３６と、からなることを特徴とする。
【選択図】 図２
【解決手段】半導体基板３１、下部クラッド層３２、コア３３、上部クラッド層３４で構成されたＰＬＣの一部分に光素子を結合するためのフリップチップボンディング構造は、半導体基板と、光素子を実装する実装領域を有し半導体基板上に形成された下部クラッド層と、下部クラッド層における実装領域上面の一部分に形成されて光素子の垂直整列位置を決定する少なくとも二以上の垂直整列構造物３２と、下部クラッド層における実装領域上面の他の部分に形成された少なくとも二以上の電極３５と、電極の上面に形成されたソルダーバンプ３６と、からなることを特徴とする。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は光素子と平面光波回路（ＰＬＣ：Ｐｌａｎａｒ Ｌｉｇｈｔｗａｖｅ Ｃｉｒｃｕｉｔ）などの結合のためのフリップチップボンディングに関するもので、特に、ボンディング時、相対的なＰＬＣへの光素子の垂直整列度を向上させるフリップチップボンディング構造及びボンディング方法に関する。
【０００２】
【従来の技術】
一般的に、フリップチップボンディングは既存のワイヤーボンディングやソルダリング方式とは異なり、基板とボンディングされる半導体素子の表面に金属パッドを形成し、いずれか一方の金属パッドまたは両方の金属パッド上にソルダー（ｓｏｌｄｅｒ）バンプを予め形成した後、基板とボンディングされる半導体素子の互いに相応するソルダーバンプを対向させて接した状態にして、ソルダー物質を加熱、溶融することで基板と半導体素子を互いに物理的にボンディングする方式である。
【０００３】
一方、光素子の光特性は、相対的な基板への光素子の垂直整列に非常に敏感であるので、垂直整列における若干の誤差によっても大幅な光特性低下をもたらす。従って、光素子をＰＬＣ形態の光導波路に結合させるためには、ウェーブガイド（ｗａｖｅｇｕｉｄｅ）間の精密な整列が必要になるが、通常、光導波路にレーザダーオドのような光素子を整列させるためには±１μｍ以内の許容誤差精密度が要求される。
【０００４】
図１は従来技術の光素子とＰＬＣの結合のためのフリップチップボンディング構造を示す図であり、シリコン基板１１、下部クラッド層１２、コア１３、上部クラッド層１４で構成されたＰＬＣ１０に、ディープエッチ（ｄｅｅｐ ｅｔｃｈ）で形成した光素子２０を実装するためのエッチング表面に金属電極１５、ソルダーバンプ１６を蒸着した後、ソルダーパッドが形成された光素子２０をソルダーバンプの表面張力を利用するフリップチップボンディング方法で接合している。即ち、ソルダーバンプ上にソルダーパッドを相対的に整列させ、その後、加熱すると、ソルダーバンプがリフロー（ｒｅ−ｆｌｏｗ）され一番安定した形状に姿を変えながら光素子を正確に位置付けるようになる。
【０００５】
しかし、このような従来技術はディープエッチ時にＰＬＣ１０の上部クラッド層１４から下部クラッド層１２までエッチングされるエッチ領域の深さがおおよそ３０μｍ程度になるので、光素子２０が要求する誤差範囲内に、そのエッチング深さを精密に調節するのは困難である。
【０００６】
また、金属蒸着により形成されるソルダーバンプの厚さもある程度の誤差を有しているので、光特性が低下する場合もある。さらに、フリップチップボンディング方式では、ソルダーバンプを高温にリフローさせた後に素子を接合するので、接合圧力やリフロー温度特性によって光素子の垂直整列に誤差が発生し、これによって光素子特性が大幅に低下する問題もある。
【０００７】
【発明が解決しようとする課題】
従って本発明の目的は、十分な接合力を有しながら、接合時に垂直整列誤差を除去することができるフリップチップボンディング構造及びボンディング方法を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明のフリップチップボンディング構造は、半導体基板と、光素子を実装する実装領域を有し半導体基板上の上面に形成された下部クラッド層と、下部クラッド層における実装領域上面の一部分に形成されて光素子の垂直整列位置を決定する少なくとも二以上の垂直整列構造物と、下部クラッド層における実装領域上面の他の部分に形成された少なくとも二以上の電極と、電極の上面に形成されたソルダーバンプと、からなることを特徴とする。
【０００９】
この構造で光素子は、ソルダーバンプを利用したフリップチップボンディングにより基板にボンディングされるとよい。
【００１０】
垂直整列構造物の厚さは電極とソルダーバンプの総厚さである０．５μｍ以上よりも小さいと望ましい。
【００１１】
垂直整列構造物は、下部クラッド層と同一物質で構成さるとなお望ましい。垂直整列構造物はシリカで構成されるとさらに望ましい。
【００１２】
垂直整列構造物は光素子の垂直移動を制限するとよく、垂直整列構造物の厚さは電極の厚さより少なくとも厚く形成されるとなおよい。
【００１３】
また、本発明では前述の目的を達成するためにフリップチップボンディング方法も提供する。この方法は、半導体基板に下部クラッド層、コアを順に形成する段階と、光素子を実装する指定領域上のコア、下部クラッド層をエッチングし、半導体基板上に垂直に光素子を整列するのに必要な厚さだけ下部クラッド層を残留させるよう部分的にエッチングする段階と、構造全体の上面に上部クラッド層を形成する段階と、光素子を実装する指定領域上の上部クラッド層及び下部クラッド層をエッチングして、下部クラッド層に段差（垂直整列構造物に作用）を形成する段階と、段差を形成した領域以外の下部クラッド層の上面に電極を形成する段階と、電極の上面の一部分にソルダーバンプを蒸着する段階と、ソルダーバンプと相応するボンディングパッドを有する光素子をフリップチップボンディングする段階と、からなることを特徴とする。
【００１４】
光素子を実装する指定領域上のコア、下部クラッド層をエッチングする段階と上部クラッド層を形成する段階との間に、下部クラッド層の上面の一部分にエッチング停止膜を形成する段階をさらに備えると好ましい。
【００１５】
段差を形成する段階はエッチング停止膜をマスクとして利用しディープドライエッチングにより光素子を実装する指定領域上の上部クラッド層及び下部クラッド層をエッチングすることで実行されるとよい。
【００１６】
エッチング停止膜は下部クラッド層とのエッチング選択比が１０以上である物質で構成されると望ましい。
【００１７】
下部クラッド層はシリカで構成されるとなお望ましい。
【００１８】
エッチング停止膜はセラミック材で構成されると好ましい。また、エッチング停止膜はアルミニウムで構成されてもよい。
【００１９】
ソルダーバンプを蒸着する段階は、電極及びソルダーバンプの総厚さが段差形成された下部クラッド層の厚さよりも０．５μｍ以上厚く形成されるように実行されるとなお望ましい。
【００２０】
【発明の実施の形態】
以下、本発明の望ましい一実施形態について添付図を参照しつつ詳細に説明する。下記の説明において、本発明の要旨のみを明瞭にする目的で、関連した公知機能又は構成に関する具体的な説明は省略する。また、各図では可能な限り同一の符号を付している。
【００２１】
先ず、本発明による望ましい一実施形態を図２Ａ及び図２Ｂ、図３、図４Ａ乃至４Ｄ及び図５を参照して詳細に説明する。
【００２２】
図２Ａは本発明の一実施形態によるフリップチップボンディングのための垂直整列構造物がＰＬＣに形成された状態を示す斜視図であり、図２Ｂは図２Ａの平面図である。また、図３は本発明の一実施形態による光素子とＰＬＣのフリップチップボンディング後の状態を示す断面図である。
【００２３】
図示したように、垂直整列構造物３２’はＰＬＣ１０の下部クラッド層３２の一部に形成される。垂直整列構造物３２’は、光素子に圧力を加えてＰＬＣ１０と接合する場合に、垂直方向の動きを制限して垂直位置を決定する。つまり、垂直整列構造物３２’の厚さＡにより、以後接合される光素子の位置が決定される。従って、垂直整列構造物３２’の厚さＡは少なくとも金属電極３５の厚さよりも厚くなければならない。また、垂直整列構造物３２’は金属電極３５及びソルダーバンプ３６から離されて形成される。このよう構造に従いソルダーバンプ３６をリフローさせると、光素子は垂直整列構造物３２’に支持されてＰＬＣ１０に接合するようになる。すなわち、この構造によれば、フリップチップボンディング工程における接合圧力またはリフロー温度によりソルダーバンプ３６の厚さが変化しても光素子の垂直位置に影響を与えないようになる。
【００２４】
図４Ａ乃至図４Ｄは本発明の一実施形態によるフリップチップボンディング工程を示す工程断面図である。これらを参照して本発明の一実施形態による垂直整列構造物３２’の形成方法を詳細に説明すると、次の通りである。
【００２５】
先ず、図４Ａに示したように、シリコン基板３１の上面に下部クラッド層３２とコア３３を連続して蒸着及びパターニングする。下部クラッド層３２はシリカ材質で構成される。以後、光素子を実装する実装領域上の下部クラッド層３２とコア３３をエッチングする。この時、エッチングされる領域の厚さは、後に光素子とＰＬＣ１０とのウェーブガイド（ｗａｖｅｇｕｉｄｅ）整列時に必要な厚さだけ下部クラッド層３２を残留させるように決定される。
【００２６】
次に、図４Ｂに示したように、エッチングされた下部クラッド層３２の上面にエッチング停止膜４０をパターニングする。この場合、エッチング停止膜４０は、上部クラッド層形成のための蒸着時に物性の変化がなく、下部クラッド層３２であるシリカとのエッチング選択比（ｓｅｌｅｃｔｉｖｉｔｙ）が１０以上であるアルミニウムなどのセラミック材が適当であり、０．５μｍ程度の厚さに形成する。
【００２７】
一方、図５は図４Ｂの平面図であり、エッチング停止膜４０が形成される位置を示し、このエッチング停止膜４０の位置が以後の垂直整列構造物の位置になる。
【００２８】
次に、図４Ｃに示したように、図４Ｂの構造全体の上面（シリコン基板３１に形成されたコア３３の上面、エッチングされた下部クラッド層３２の上面及びエッチング停止膜４０の上面）に上部クラッド層３４を蒸着した後、ディープドライエッチング（ｄｅｅｐ ｄｒｙ ｅｔｃｈｉｎｇ）工程により、光素子を実装する実装領域から上部クラッド層３４及び下部クラッド層３２を取り除く。この場合、エッチング停止膜４０がエッチングマスクの役割を果たすので、エッチング停止膜４０がある部分の下部クラッド層３２はエッチングされない。従って、エッチング停止膜４０の上面とエッチングされた下部クラッド層３２の上面とに段差が生じるようになる。この段差の厚さＡは１０μｍ以内であるので、ディープドライエッチング工程による誤差を防止するエッチングが可能となる。望ましくは、段差の厚さＡは、金属電極とソルダーバンプを総合して形成された０．５μｍ以上の厚さよりも小さくなるようにエッチングするとよい。このように形成された下部クラッド層３２における段差の厚さ部分が、以後の光素子結合のためのフリップチップボンディング時に光素子の垂直方向の移動を制限する垂直整列構造物３２’になる。なお、図４Ｂと図４Ｃとでエッチング停止膜４０の厚さが異なっているが、これは、上部クラッド層３４及び下部クラッド層３２のエッチング工程で、エッチング停止膜４０がある程度エッチングされたことを示している。
【００２９】
最後に、図４Ｄに示したように、垂直整列構造物３２’が形成されてない領域の下部クラッド層３２上面に金属電極３５及びソルダーバンプ３６を蒸着する。この場合、金属電極３５及びソルダーバンプ３６の総厚さが垂直整列構造物３２’の厚さよりも厚くなるように、金属電極３５の上面位置に蒸着されるソルダーバンプ３６の厚さを調節する。図示してないが、ソルダーバンプ３６と相応するボンディングパッドを有する光素子２０を相対的にＰＬＣ１０に整列させた後、ソルダーバンプ３６を加熱及びリフローさせ、光素子に圧力を加えてフリップチップボンディングする。これにより、ソルダーバンプ３６の厚さが垂直整列構造物３２’の高さまで変化して、光素子の垂直位置が決定される。なお、エッチング停止膜４０は、金属電極３５及びソルダーバンプ３６を蒸着する前にウェットエッチング工程により除去される。また、除去されない場合であっても０．２〜０．３μｍ程度の厚さであるので、以後の金属電極３５及びソルダーバンプ３６の蒸着工程に影響を与えることはない。
【００３０】
【発明の効果】
上述したように本発明は、光素子の垂直位置を決定する構造物を実装上面に形成するようにしたので、実装時に垂直方向の整列誤差を除去することができ、整列不良による光素子の特性低下を防止することができるようになる。
【００３１】
以上、具体的な一実施形態を参照して説明したが、本発明はこれに限られるものではなく、各種の変形が本発明の特許請求の範囲を逸脱しない限り、該当技術分野における通常の知識をもつ者により可能なのは明らかである。
【図面の簡単な説明】
【図１】従来技術によるフリップチップボンディング構造を示す断面図。
【図２】Ａは本発明の一実施形態によるフリップチップボンディングのための垂直整列構造物がＰＬＣに形成された状態を示す斜視図。ＢはＡの平面図。
【図３】本発明の一実施形態によるフリップチップボンディング構造を示す断面図。
【図４】Ａ〜Ｄは本発明の一実施形態によるフリップチップボンディング工程を示す工程断面図。
【図５】図４Ｂの平面図。
【符号の説明】
１０ 平面光波回路（ＰＬＣ）
３１ シリコン基板
３２ 下部クラッド層
３２’ 垂直整列構造物
３３ コア
３４ 上部クラッド層
３５ 金属電極
３６ ソルダーバンプ
４０ エッチング停止膜
Ａ 垂直整列構造物３２’の厚さ
【発明の属する技術分野】
本発明は光素子と平面光波回路（ＰＬＣ：Ｐｌａｎａｒ Ｌｉｇｈｔｗａｖｅ Ｃｉｒｃｕｉｔ）などの結合のためのフリップチップボンディングに関するもので、特に、ボンディング時、相対的なＰＬＣへの光素子の垂直整列度を向上させるフリップチップボンディング構造及びボンディング方法に関する。
【０００２】
【従来の技術】
一般的に、フリップチップボンディングは既存のワイヤーボンディングやソルダリング方式とは異なり、基板とボンディングされる半導体素子の表面に金属パッドを形成し、いずれか一方の金属パッドまたは両方の金属パッド上にソルダー（ｓｏｌｄｅｒ）バンプを予め形成した後、基板とボンディングされる半導体素子の互いに相応するソルダーバンプを対向させて接した状態にして、ソルダー物質を加熱、溶融することで基板と半導体素子を互いに物理的にボンディングする方式である。
【０００３】
一方、光素子の光特性は、相対的な基板への光素子の垂直整列に非常に敏感であるので、垂直整列における若干の誤差によっても大幅な光特性低下をもたらす。従って、光素子をＰＬＣ形態の光導波路に結合させるためには、ウェーブガイド（ｗａｖｅｇｕｉｄｅ）間の精密な整列が必要になるが、通常、光導波路にレーザダーオドのような光素子を整列させるためには±１μｍ以内の許容誤差精密度が要求される。
【０００４】
図１は従来技術の光素子とＰＬＣの結合のためのフリップチップボンディング構造を示す図であり、シリコン基板１１、下部クラッド層１２、コア１３、上部クラッド層１４で構成されたＰＬＣ１０に、ディープエッチ（ｄｅｅｐ ｅｔｃｈ）で形成した光素子２０を実装するためのエッチング表面に金属電極１５、ソルダーバンプ１６を蒸着した後、ソルダーパッドが形成された光素子２０をソルダーバンプの表面張力を利用するフリップチップボンディング方法で接合している。即ち、ソルダーバンプ上にソルダーパッドを相対的に整列させ、その後、加熱すると、ソルダーバンプがリフロー（ｒｅ−ｆｌｏｗ）され一番安定した形状に姿を変えながら光素子を正確に位置付けるようになる。
【０００５】
しかし、このような従来技術はディープエッチ時にＰＬＣ１０の上部クラッド層１４から下部クラッド層１２までエッチングされるエッチ領域の深さがおおよそ３０μｍ程度になるので、光素子２０が要求する誤差範囲内に、そのエッチング深さを精密に調節するのは困難である。
【０００６】
また、金属蒸着により形成されるソルダーバンプの厚さもある程度の誤差を有しているので、光特性が低下する場合もある。さらに、フリップチップボンディング方式では、ソルダーバンプを高温にリフローさせた後に素子を接合するので、接合圧力やリフロー温度特性によって光素子の垂直整列に誤差が発生し、これによって光素子特性が大幅に低下する問題もある。
【０００７】
【発明が解決しようとする課題】
従って本発明の目的は、十分な接合力を有しながら、接合時に垂直整列誤差を除去することができるフリップチップボンディング構造及びボンディング方法を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明のフリップチップボンディング構造は、半導体基板と、光素子を実装する実装領域を有し半導体基板上の上面に形成された下部クラッド層と、下部クラッド層における実装領域上面の一部分に形成されて光素子の垂直整列位置を決定する少なくとも二以上の垂直整列構造物と、下部クラッド層における実装領域上面の他の部分に形成された少なくとも二以上の電極と、電極の上面に形成されたソルダーバンプと、からなることを特徴とする。
【０００９】
この構造で光素子は、ソルダーバンプを利用したフリップチップボンディングにより基板にボンディングされるとよい。
【００１０】
垂直整列構造物の厚さは電極とソルダーバンプの総厚さである０．５μｍ以上よりも小さいと望ましい。
【００１１】
垂直整列構造物は、下部クラッド層と同一物質で構成さるとなお望ましい。垂直整列構造物はシリカで構成されるとさらに望ましい。
【００１２】
垂直整列構造物は光素子の垂直移動を制限するとよく、垂直整列構造物の厚さは電極の厚さより少なくとも厚く形成されるとなおよい。
【００１３】
また、本発明では前述の目的を達成するためにフリップチップボンディング方法も提供する。この方法は、半導体基板に下部クラッド層、コアを順に形成する段階と、光素子を実装する指定領域上のコア、下部クラッド層をエッチングし、半導体基板上に垂直に光素子を整列するのに必要な厚さだけ下部クラッド層を残留させるよう部分的にエッチングする段階と、構造全体の上面に上部クラッド層を形成する段階と、光素子を実装する指定領域上の上部クラッド層及び下部クラッド層をエッチングして、下部クラッド層に段差（垂直整列構造物に作用）を形成する段階と、段差を形成した領域以外の下部クラッド層の上面に電極を形成する段階と、電極の上面の一部分にソルダーバンプを蒸着する段階と、ソルダーバンプと相応するボンディングパッドを有する光素子をフリップチップボンディングする段階と、からなることを特徴とする。
【００１４】
光素子を実装する指定領域上のコア、下部クラッド層をエッチングする段階と上部クラッド層を形成する段階との間に、下部クラッド層の上面の一部分にエッチング停止膜を形成する段階をさらに備えると好ましい。
【００１５】
段差を形成する段階はエッチング停止膜をマスクとして利用しディープドライエッチングにより光素子を実装する指定領域上の上部クラッド層及び下部クラッド層をエッチングすることで実行されるとよい。
【００１６】
エッチング停止膜は下部クラッド層とのエッチング選択比が１０以上である物質で構成されると望ましい。
【００１７】
下部クラッド層はシリカで構成されるとなお望ましい。
【００１８】
エッチング停止膜はセラミック材で構成されると好ましい。また、エッチング停止膜はアルミニウムで構成されてもよい。
【００１９】
ソルダーバンプを蒸着する段階は、電極及びソルダーバンプの総厚さが段差形成された下部クラッド層の厚さよりも０．５μｍ以上厚く形成されるように実行されるとなお望ましい。
【００２０】
【発明の実施の形態】
以下、本発明の望ましい一実施形態について添付図を参照しつつ詳細に説明する。下記の説明において、本発明の要旨のみを明瞭にする目的で、関連した公知機能又は構成に関する具体的な説明は省略する。また、各図では可能な限り同一の符号を付している。
【００２１】
先ず、本発明による望ましい一実施形態を図２Ａ及び図２Ｂ、図３、図４Ａ乃至４Ｄ及び図５を参照して詳細に説明する。
【００２２】
図２Ａは本発明の一実施形態によるフリップチップボンディングのための垂直整列構造物がＰＬＣに形成された状態を示す斜視図であり、図２Ｂは図２Ａの平面図である。また、図３は本発明の一実施形態による光素子とＰＬＣのフリップチップボンディング後の状態を示す断面図である。
【００２３】
図示したように、垂直整列構造物３２’はＰＬＣ１０の下部クラッド層３２の一部に形成される。垂直整列構造物３２’は、光素子に圧力を加えてＰＬＣ１０と接合する場合に、垂直方向の動きを制限して垂直位置を決定する。つまり、垂直整列構造物３２’の厚さＡにより、以後接合される光素子の位置が決定される。従って、垂直整列構造物３２’の厚さＡは少なくとも金属電極３５の厚さよりも厚くなければならない。また、垂直整列構造物３２’は金属電極３５及びソルダーバンプ３６から離されて形成される。このよう構造に従いソルダーバンプ３６をリフローさせると、光素子は垂直整列構造物３２’に支持されてＰＬＣ１０に接合するようになる。すなわち、この構造によれば、フリップチップボンディング工程における接合圧力またはリフロー温度によりソルダーバンプ３６の厚さが変化しても光素子の垂直位置に影響を与えないようになる。
【００２４】
図４Ａ乃至図４Ｄは本発明の一実施形態によるフリップチップボンディング工程を示す工程断面図である。これらを参照して本発明の一実施形態による垂直整列構造物３２’の形成方法を詳細に説明すると、次の通りである。
【００２５】
先ず、図４Ａに示したように、シリコン基板３１の上面に下部クラッド層３２とコア３３を連続して蒸着及びパターニングする。下部クラッド層３２はシリカ材質で構成される。以後、光素子を実装する実装領域上の下部クラッド層３２とコア３３をエッチングする。この時、エッチングされる領域の厚さは、後に光素子とＰＬＣ１０とのウェーブガイド（ｗａｖｅｇｕｉｄｅ）整列時に必要な厚さだけ下部クラッド層３２を残留させるように決定される。
【００２６】
次に、図４Ｂに示したように、エッチングされた下部クラッド層３２の上面にエッチング停止膜４０をパターニングする。この場合、エッチング停止膜４０は、上部クラッド層形成のための蒸着時に物性の変化がなく、下部クラッド層３２であるシリカとのエッチング選択比（ｓｅｌｅｃｔｉｖｉｔｙ）が１０以上であるアルミニウムなどのセラミック材が適当であり、０．５μｍ程度の厚さに形成する。
【００２７】
一方、図５は図４Ｂの平面図であり、エッチング停止膜４０が形成される位置を示し、このエッチング停止膜４０の位置が以後の垂直整列構造物の位置になる。
【００２８】
次に、図４Ｃに示したように、図４Ｂの構造全体の上面（シリコン基板３１に形成されたコア３３の上面、エッチングされた下部クラッド層３２の上面及びエッチング停止膜４０の上面）に上部クラッド層３４を蒸着した後、ディープドライエッチング（ｄｅｅｐ ｄｒｙ ｅｔｃｈｉｎｇ）工程により、光素子を実装する実装領域から上部クラッド層３４及び下部クラッド層３２を取り除く。この場合、エッチング停止膜４０がエッチングマスクの役割を果たすので、エッチング停止膜４０がある部分の下部クラッド層３２はエッチングされない。従って、エッチング停止膜４０の上面とエッチングされた下部クラッド層３２の上面とに段差が生じるようになる。この段差の厚さＡは１０μｍ以内であるので、ディープドライエッチング工程による誤差を防止するエッチングが可能となる。望ましくは、段差の厚さＡは、金属電極とソルダーバンプを総合して形成された０．５μｍ以上の厚さよりも小さくなるようにエッチングするとよい。このように形成された下部クラッド層３２における段差の厚さ部分が、以後の光素子結合のためのフリップチップボンディング時に光素子の垂直方向の移動を制限する垂直整列構造物３２’になる。なお、図４Ｂと図４Ｃとでエッチング停止膜４０の厚さが異なっているが、これは、上部クラッド層３４及び下部クラッド層３２のエッチング工程で、エッチング停止膜４０がある程度エッチングされたことを示している。
【００２９】
最後に、図４Ｄに示したように、垂直整列構造物３２’が形成されてない領域の下部クラッド層３２上面に金属電極３５及びソルダーバンプ３６を蒸着する。この場合、金属電極３５及びソルダーバンプ３６の総厚さが垂直整列構造物３２’の厚さよりも厚くなるように、金属電極３５の上面位置に蒸着されるソルダーバンプ３６の厚さを調節する。図示してないが、ソルダーバンプ３６と相応するボンディングパッドを有する光素子２０を相対的にＰＬＣ１０に整列させた後、ソルダーバンプ３６を加熱及びリフローさせ、光素子に圧力を加えてフリップチップボンディングする。これにより、ソルダーバンプ３６の厚さが垂直整列構造物３２’の高さまで変化して、光素子の垂直位置が決定される。なお、エッチング停止膜４０は、金属電極３５及びソルダーバンプ３６を蒸着する前にウェットエッチング工程により除去される。また、除去されない場合であっても０．２〜０．３μｍ程度の厚さであるので、以後の金属電極３５及びソルダーバンプ３６の蒸着工程に影響を与えることはない。
【００３０】
【発明の効果】
上述したように本発明は、光素子の垂直位置を決定する構造物を実装上面に形成するようにしたので、実装時に垂直方向の整列誤差を除去することができ、整列不良による光素子の特性低下を防止することができるようになる。
【００３１】
以上、具体的な一実施形態を参照して説明したが、本発明はこれに限られるものではなく、各種の変形が本発明の特許請求の範囲を逸脱しない限り、該当技術分野における通常の知識をもつ者により可能なのは明らかである。
【図面の簡単な説明】
【図１】従来技術によるフリップチップボンディング構造を示す断面図。
【図２】Ａは本発明の一実施形態によるフリップチップボンディングのための垂直整列構造物がＰＬＣに形成された状態を示す斜視図。ＢはＡの平面図。
【図３】本発明の一実施形態によるフリップチップボンディング構造を示す断面図。
【図４】Ａ〜Ｄは本発明の一実施形態によるフリップチップボンディング工程を示す工程断面図。
【図５】図４Ｂの平面図。
【符号の説明】
１０ 平面光波回路（ＰＬＣ）
３１ シリコン基板
３２ 下部クラッド層
３２’ 垂直整列構造物
３３ コア
３４ 上部クラッド層
３５ 金属電極
３６ ソルダーバンプ
４０ エッチング停止膜
Ａ 垂直整列構造物３２’の厚さ
Claims (15)
- 半導体基板と、
光素子を実装する実装領域を有し前記半導体基板の上面に形成された下部クラッド層と、
前記下部クラッド層における実装領域上面の一部分に形成されて光素子の垂直整列位置を決定する少なくとも二以上の垂直整列構造物と、
前記下部クラッド層における実装領域上面の他の部分に形成された少なくとも二以上の電極と、
前記電極の上面に形成されたソルダーバンプと、からなることを特徴とするフリップチップボンディング構造。 - 前記光素子は、前記ソルダーバンプを利用したフリップチップボンディングにより前記基板にボンディングされる請求項１記載のフリップチップボンディング構造。
- 前記垂直整列構造物の厚さは、前記電極とソルダーバンプの総厚さである０．５μｍ以上よりも小さく形成される請求項１記載のフリップチップボンディング構造。
- 前記垂直整列構造物は、前記下部クラッド層と同一物質で構成される請求項１記載のフリップチップボンディング構造。
- 前記垂直整列構造物は、シリカで構成される請求項４記載のフリップチップボンディング構造。
- 前記垂直整列構造物は、前記光素子の垂直移動を制限する請求項１記載のフリップチップボンディング構造。
- 前記垂直整列構造物の厚さは、前記電極の厚さより少なくとも厚く形成される請求項１記載のフリップチップボンディング構造。
- 半導体基板に下部クラッド層、コアを順に形成する段階と、光素子を実装する指定領域上の前記コア及び下部クラッド層をエッチングして、半導体基板上に垂直に光素子を整列するのに必要な厚さだけ前記下部クラッド層を残留させるよう部分的にエッチングする段階と、
前記構造全体の上面に上部クラッド層を形成する段階と、
光素子を実装する指定領域上の前記上部クラッド層及び前記下部クラッド層をエッチングして、前記下部クラッド層に段差を形成する段階と、
前記段差を形成した領域以外の前記下部クラッド層の上面に電極を形成する段階と、
前記電極の上面の一部分にソルダーバンプを蒸着する段階と、
前記ソルダーバンプと相応するボンディングパッドを有する光素子をフリップチップボンディングする段階と、からなることを特徴とするフリップチップボンディング方法。 - 光素子を実装する指定領域上の前記コア及び下部クラッド層をエッチングする段階と前記上部クラッド層を形成する段階との間に、前記下部クラッド層の上面の一部分にエッチング停止膜を形成する段階をさらに含む請求項８記載のフリップチップボンディング方法。
- 前記段差を形成する段階は、前記エッチング停止膜をマスクとして利用しディープドライエッチングにより光素子を実装する指定領域上の前記上部クラッド層及び前記下部クラッド層をエッチングすることで実行される請求項９記載のフリップチップボンディング方法。
- 前記エッチング停止膜は、前記下部クラッド層とのエッチング選択比が１０以上である物質で構成される請求項９記載のフリップチップボンディング方法。
- 前記下部クラッド層は、シリカで構成される請求項１１記載のフリップチップボンディング方法。
- 前記エッチング停止膜は、セラミック材で構成される請求項１２記載のフリップチップボンディング方法。
- 前記エッチング停止膜は、アルミニウムで構成される請求項１２記載のフリップチップボンディング方法。
- 前記ソルダーバンプを蒸着する段階は、前記電極及びソルダーバンプの総厚さが前記段差形成された下部クラッド層の厚さよりも０．５μｍ以上厚く形成されるように実行される請求項８記載のフリップチップボンディング方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101199302B1 (ko) | 2009-10-13 | 2012-11-09 | 한국전자통신연구원 | 광 소자 및 그 제조 방법 |
| CN103154798A (zh) * | 2010-10-07 | 2013-06-12 | 阿尔卡特朗讯 | 用于线卡的光电子组合件 |
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Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7039273B2 (en) * | 2003-08-12 | 2006-05-02 | Tyler Sims | Solder seals within a switching system |
| US20060177173A1 (en) * | 2005-02-04 | 2006-08-10 | Sioptical, Inc. | Vertical stacking of multiple integrated circuits including SOI-based optical components |
| JP4796884B2 (ja) * | 2006-04-17 | 2011-10-19 | 日本電気株式会社 | 光導波路デバイスの製造方法 |
| JP2007298770A (ja) * | 2006-04-28 | 2007-11-15 | Nec Corp | 光導波路デバイス及びその製造方法 |
| WO2012047687A2 (en) * | 2010-10-07 | 2012-04-12 | Alcatel Lucent | Optical transmitter with flip-chip mounted laser or integrated arrayed waveguide grating wavelenth division multiplexer |
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| JP5834461B2 (ja) * | 2011-04-14 | 2015-12-24 | 日本電気株式会社 | 半導体レーザモジュール及びその製造方法 |
| US9217836B2 (en) * | 2012-10-23 | 2015-12-22 | Kotura, Inc. | Edge coupling of optical devices |
| US9477134B2 (en) | 2012-12-28 | 2016-10-25 | Futurewei Technologies, Inc. | Hybrid integration using folded Mach-Zehnder modulator array block |
| US9323012B1 (en) | 2014-10-27 | 2016-04-26 | Laxense Inc. | Hybrid integrated optical device with high alignment tolerance |
| US10852492B1 (en) * | 2014-10-29 | 2020-12-01 | Acacia Communications, Inc. | Techniques to combine two integrated photonic substrates |
| US9323011B1 (en) | 2015-06-09 | 2016-04-26 | Laxense Inc. | Hybrid integrated optical device with passively aligned laser chips having submicrometer alignment accuracy |
| TWI566918B (zh) * | 2015-07-29 | 2017-01-21 | 財團法人工業技術研究院 | 立體列印系統 |
| US9513435B1 (en) | 2015-10-19 | 2016-12-06 | Laxense Inc. | Hybrid integrated optical device enabling high tolerance optical chip bonding and the method to make the same |
| JP6933794B2 (ja) * | 2016-12-01 | 2021-09-08 | 富士通株式会社 | 光モジュール及び光モジュールの製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2367295A1 (fr) * | 1976-10-05 | 1978-05-05 | Cables De Lyon Geoffroy Delore | Procede et disposit |
| US5369529A (en) * | 1993-07-19 | 1994-11-29 | Motorola, Inc. | Reflective optoelectronic interface device and method of making |
| JP3060896B2 (ja) * | 1995-05-26 | 2000-07-10 | 日本電気株式会社 | バンプ電極の構造 |
| KR100197001B1 (ko) * | 1996-05-02 | 1999-07-01 | 구본준 | 바이폴라소자 및 그 제조방법 |
| EP2264794B1 (en) * | 1997-01-09 | 2014-11-19 | Nichia Corporation | Nitride semiconductor device |
| US6054716A (en) * | 1997-01-10 | 2000-04-25 | Rohm Co., Ltd. | Semiconductor light emitting device having a protecting device |
| JP2000022279A (ja) * | 1998-06-30 | 2000-01-21 | Kyocera Corp | 光素子の実装構造 |
| TW451535B (en) * | 1998-09-04 | 2001-08-21 | Sony Corp | Semiconductor device and package, and fabrication method thereof |
| US6127716A (en) * | 1998-10-09 | 2000-10-03 | Kabushiki Kaisha Toshiba | Heterojunction bipolar transistor and manufacturing method thereof |
| JP2000137148A (ja) * | 1998-10-30 | 2000-05-16 | Kyocera Corp | 光モジュール及びその製造方法 |
| KR100283075B1 (ko) * | 1998-11-05 | 2001-03-02 | 이계철 | 수동정렬법을 이용한 광소자-플라나 광파회로-광섬유의 광축 정렬방법 |
| US6331450B1 (en) * | 1998-12-22 | 2001-12-18 | Toyoda Gosei Co., Ltd. | Method of manufacturing semiconductor device using group III nitride compound |
| JP3458944B2 (ja) * | 1999-01-06 | 2003-10-20 | 日本電信電話株式会社 | ハイブリッド集積素子およびその製造方法 |
| KR20000065884A (ko) * | 1999-04-10 | 2000-11-15 | 이계철 | 광송수신 모듈 및 그 제조방법 |
| KR100296382B1 (ko) * | 1999-04-26 | 2001-07-12 | 윤종용 | 평면도파로형 광모듈 제작방법 |
| JP4897133B2 (ja) * | 1999-12-09 | 2012-03-14 | ソニー株式会社 | 半導体発光素子、その製造方法および配設基板 |
| JP2001308265A (ja) * | 2000-04-21 | 2001-11-02 | Toyota Industries Corp | 半導体装置 |
| US6570186B1 (en) * | 2000-05-10 | 2003-05-27 | Toyoda Gosei Co., Ltd. | Light emitting device using group III nitride compound semiconductor |
| JP3803596B2 (ja) * | 2002-03-14 | 2006-08-02 | 日本電気株式会社 | パッケージ型半導体装置 |
-
2002
- 2002-03-05 KR KR10-2002-0011511A patent/KR100442609B1/ko not_active IP Right Cessation
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- 2003-02-27 JP JP2003051000A patent/JP3660340B2/ja not_active Expired - Lifetime
- 2003-09-03 US US10/654,111 patent/US6799713B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101199302B1 (ko) | 2009-10-13 | 2012-11-09 | 한국전자통신연구원 | 광 소자 및 그 제조 방법 |
| US8805129B2 (en) | 2009-10-13 | 2014-08-12 | Electronics And Telecommunications Research Institute | Optical devices and methods of fabricating the same |
| US9335474B2 (en) | 2009-10-13 | 2016-05-10 | Electronics And Telecommunications Research Institute | Optical devices and methods of fabricating the same |
| CN103154798A (zh) * | 2010-10-07 | 2013-06-12 | 阿尔卡特朗讯 | 用于线卡的光电子组合件 |
| CN112558244A (zh) * | 2020-12-28 | 2021-03-26 | 武汉光迅科技股份有限公司 | 一种光芯片倒装耦合的方法和装置 |
| CN112558244B (zh) * | 2020-12-28 | 2022-06-17 | 武汉光迅科技股份有限公司 | 一种光芯片倒装耦合的方法和装置 |
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