JP2004015208A - 固体撮像装置及びその信号処理方法 - Google Patents

Abstract

【課題】画素アレイ部から読み出した画素信号の有効なＡ／Ｄ変換を行うことができ、消費電力の削減や装置の小型化、簡素化、低廉化を達成でき、高品位な画像出力を図る。
【解決手段】複数の単位画素１１を含む画素アレイ部１０と、ＣＤＳ（相関二重サンプリング）回路２０と、Ａ／Ｄ変換器３０とを有する。画素アレイ部１０から信号線１２で読み出された画素信号をＣＤＳ回路２０によってＣＤＳ処理（ノイズ除去処理）を行った後、この信号をＡ／Ｄ変換器３０に入力し、Ａ／Ｄ変換を行う。そして、このＡ／Ｄ変換器３０をΔΣモジュレータ３１とデジタルフィルタ３２とで構成し、高精度のＡ／Ｄ変換を行う。また、Ａ／Ｄ変換器５０をＣＤＳ回路の前段に設けたものにも適用できる。
【選択図】　　　　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の光電変換素子による画素アレイ部で生成した画素信号をＡ／Ｄ変換して出力する固体撮像装置に関し、特に画素信号のＡ／Ｄ変換器を改良した固体撮像装置及びその信号処理方法に関する。
【０００２】
【従来の技術】
従来より、被写体を撮像してデジタル画像信号を出力する固体撮像装置では、光電変換素子によって取得したアナログ画素信号を伝送経路のいずれかの位置にＡ／Ｄ変換器を設け、デジタル信号に変換する必要がある。
そこで、例えば画素アレイ部内に複数の画素に対応してＡ／Ｄ変換器を設け、画素アレイ部内で各画素信号をデジタル信号に変換する方法や、画素アレイ部からの画素信号に各種の信号処理を施す信号処理部にＡ／Ｄ変換器を設け、信号処理の前後でデジタル信号に変換する方法や、さらには信号処理部によって完成されたアナログ映像信号の出力段にＡ／Ｄ変換器を設けてデジタル映像信号に変換する方法等がある。
【０００３】
このうち画素アレイ部内にＡ／Ｄ変換器を設ける方法では、画素の構成が複雑化するために多画素化等に対して不利となる。
また、映像信号の出力段にＡ／Ｄ変換器を設ける方法では、映像信号をシリアルに高速でＡ／Ｄ変換する必要があり、また信号処理等を全てアナログで行うために消費電力等の点で不利となる。
このよな観点から、上述した画素アレイ部近傍の信号処理部にＡ／Ｄ変換器を設けてデジタル信号に変換し、その後、デジタル処理によって映像信号を完成する方法が有効となる。
【０００４】
一方、２次元画素アレイ部から信号処理部に画素信号を読み出す構成としては、通常は２次元画素アレイ部の側部に設けられる垂直走査回路や水平走査回路の動作によって２次元画素アレイ部の画素行または画素列を順次選択し、各画素信号を行単位または列単位で信号処理部に転送するようになっている。
ここでは、画素行単位で読み出す構成を例に説明する。
この場合、２次元画素アレイ部の最終行に沿って信号処理部が配置され、各画素列に対応して信号処理回路が設けられている（なお、複数の列毎に１組みの信号処理回路が設けられる場合もある）。
そして、各信号処理回路では、垂直走査回路による画素行の選択により、各画素列の画素信号を信号処理回路内に順次取り込み、この画素信号に所定の信号処理を行う。
なお、画素列単位で処理する場合も、本質的には同様の動作となる。
【０００５】
また、信号処理部における信号処理としては、例えば各画素信号の増幅やＣＤＳ（相関二重サンプリング）処理等が一般的であり、また場合によっては電流電圧変換等が含まれる。
そして、このような信号処理部に、２次元画素アレイ部の画素列または画素行に対応してＡ／Ｄ変換器を設け、各画素列毎または各画素行毎に画素信号のＡ／Ｄ変換を行うことにより、比較的簡易で安価な構成でデジタル画素信号を得ることができ、また、後段の処理をデジタル処理によって行えることから、消費電力等の削減にも寄与できることになる。
【０００６】
【発明が解決しようとする課題】
ところで、上述のようなＡ／Ｄ変換に用いられるＡ／Ｄ変換器としては、従来より様々な方式のものが提供されているが、上述のような画素列毎または画素行毎の信号処理回路で画素信号のＡ／Ｄ変換を行うという構成を考えた場合、最適なＡ／Ｄ変換を行うことは極めて困難である。
【０００７】
例えば、従来の代表的なＡ／Ｄ変換器としては、パルス積分型とフラッシュ型が知られている。
パルス積分型は、変換対象となるアナログ入力信号を所定のランプ波形と比較し、両信号レベルの一致が確認されるまでの時間をカウンタで計数することにより、アナログ入力信号のレベルに応じた計数値をデジタル信号として出力するものである。
しかし、この方法では、高精度化するためにはカウンタの計数動作に時間がかかり、動作が遅すぎる上に、比較器の誤差が変換結果の誤差として影響し易く、さらに低電圧化が困難であることから、上述のような信号処理部に組み込むＡ／Ｄ変換には不適当である。
【０００８】
また、フラッシュ型は、変換対象となるアナログ入力信号を複数のステップに抵抗分圧し、各分圧レベルをそれぞれの基準値と比較することにより、該当するステップを検出してデジタル信号として出力するものである。
しかし、この方法では、高速に変換できるものの、高精度化のためには各Ａ／Ｄ変換器毎に多数のコンパレータを必要とするため、上述した信号処理部内に組み込む構成としては回路規模が大きくなりすぎ、また、素子構造も複雑化しすぎるという問題がある。
【０００９】
本発明は、以上のような実情に鑑みてなされたものであり、その目的は、画素アレイ部から読み出した画素信号の有効なＡ／Ｄ変換を行うことができ、消費電力の削減や装置の小型化、簡素化、低廉化を達成でき、高品位な画像出力を図ることが可能な固体撮像装置及びその信号処理方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は前記目的を達成するため、それぞれ光電変換素子を含む複数の単位画素を１次元方向または２次元方向に配列した画素アレイ部と、前記画素アレイ部の画素列または画素行に対応して設けられ、前記画素列または画素行より出力される画素信号に対して所定の信号処理を行う信号処理部とを有する固体撮像装置において、前記信号処理部はアナログ画素信号をデジタル画素信号に変換するＡ／Ｄ変換器を有し、前記Ａ／Ｄ変換器がΔΣモジュレータとデジタルフィルタとで構成されることを特徴とする。
【００１１】
また本発明は、それぞれ光電変換素子を含む複数の単位画素を１次元方向または２次元方向に配列した画素アレイ部と、前記画素アレイ部の画素列または画素行に対応して設けられ、前記画素列または画素行より出力される画素信号に対して所定の信号処理を行う信号処理部とを有する固体撮像装置の信号処理方法において、前記画素列または画素行より出力されるアナログ画素信号をデジタル画素信号に変換するＡ／Ｄ変換ステップを有し、前記Ａ／Ｄ変換ステップにΔΣモジュレータとデジタルフィルタとを用いることを特徴とする。
【００１２】
本発明による固体撮像装置及びその信号処理方法では、画素アレイ部の画素列または画素行より出力されるアナログ画素信号をデジタル画素信号に変換するＡ／Ｄ変換にΔΣモジュレータとデジタルフィルタとを用いたことから、ΔΣモジュレータの特性を最大限に生かして画素信号の高精度で信頼性の高いＡ／Ｄ変換を行うことができ、消費電力の削減や装置の小型化、簡素化、低廉化を達成でき、高品位な画像出力を図ることが可能となる。
【００１３】
【発明の実施の形態】
以下、本発明による固体撮像装置及びその信号処理方法の実施の形態例について説明する。
図１は本発明の第１の実施の形態例による固体撮像装置の主要部を抽出して示すブロック図であり、同じく図２は本発明の第２の実施の形態例による固体撮像装置の主要部を抽出して示すブロック図である。
まず、これらの図に基づいて、本実施の形態で最も基本的な特徴点となる部分の概要について説明する。
図１は、複数の単位画素１１を含む画素アレイ部１０と、ＣＤＳ（相関二重サンプリング）回路２０と、Ａ／Ｄ変換器３０とを示しており、画素アレイ部１０から信号線１２で読み出された画素信号をＣＤＳ回路２０によってＣＤＳ処理（ノイズ除去処理）を行った後、この信号をＡ／Ｄ変換器３０に入力し、Ａ／Ｄ変換を行うものである。
そして、Ａ／Ｄ変換器３０をΔΣモジュレータ３１とデジタルフィルタ３２とで構成した点が本発明の基本的な特徴部分である。
【００１４】
また、図２は、複数の単位画素４１を含む画素アレイ部４０と、Ａ／Ｄ変換器３０とを示しており、画素アレイ部４０から信号線４２で読み出された画素信号をＡ／Ｄ変換器５０に入力し、Ａ／Ｄ変換を行うものである。そして、この後段にＣＤＳ回路（図２では省略する）が設けられており、デジタル信号に変換された画素信号のＣＤＳ処理を行うようになっている。
そして、Ａ／Ｄ変換器５０をΔΣモジュレータ５１とデジタルフィルタ５２とで構成した点が本発明の基本的な特徴部分である。
すなわち、図１と図２では、ＣＤＳ回路とＡ／Ｄ変換器の配置順が入れ替わっている点が主な相違点であり、基本的な特徴部分であるＡ／Ｄ変換器の構成は共通するものである。
【００１５】
なお、図１では１列だけの構成を示しているが、画素アレイ部１０は画素列毎に信号線で画素信号を出力する構成となっており、ＣＤＳ回路２０及びＡ／Ｄ変換器３０は各画素列に対応して設けられ、画素列単位で画素信号の信号処理を行う、いわゆるカラム方式の信号処理部の一部として構成されている。
一般に、ΔΣモジュレータを用いたＡ／Ｄ変換方法は、高精度の変換が可能であるものの、処理速度が遅いという性格があるため、従来は映像信号のＡ／Ｄ変換には用いられておらず、高品位が要求される音響信号のＡ／Ｄ変換に用いられることが多い。
そこで本実施の形態例では、画素信号を画素列毎に分けてＡ／Ｄ変換する構成に、ΔΣモジュレータを用いることにより、変換速度の問題を解決し、かつ、高精度の変換機能を画像処理の分野で有効利用するようにしたものである。
【００１６】
以下、本発明のさらに具体的な実施の形態例について上述した図１に対応する構成を例に説明する。
図３は本実施の形態例による固体撮像装置の画像アレイ部と周辺回路部の全体構成を示す概略説明図である。
画像アレイ部１１０には、２次元配列で多数の単位画素１１１が配列されており、方形状の撮像領域を構成している。なお、各単位画素１１１の構成については後述する。
そして、この画像アレイ部１１０の上辺部には画素行（水平）方向に沿って水平走査回路１２０が設けられ、画像アレイ部１１０の左辺部には画素列（垂直）方向に沿って垂直走査回路１３０が設けられている。これらの走査回路１２０、１３０によって画像アレイ部１１０内の単位画素１１１が順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。
なお、本例では、画像アレイ部１１０を各画素行単位で垂直方向に走査することにより、各画素行の画素信号を各画素列毎に設けられた垂直信号線１１２によって画素信号を読み出す構成となっている。
【００１７】
また、画像アレイ部１１０の下段（出力側）には、複数のＣＤＳ回路１４１を各画素列に対応して配置したＣＤＳ部１４０が設けられている。画像アレイ部１１０から垂直信号線１１２によって読み出された各画素列の画素信号は、このＣＤＳ部１４０の各ＣＤＳ回路１４１に順次入力され、ＣＤＳによる画素固有ノイズの除去処理が施される。
すなわち、画像アレイ部１１０の各単位画素には、それを構成するＭＯＳトランジスタ等による固有の特性誤差が含まれているため、各単位画素から読み出した画素信号でそのまま映像信号を構成すると、各画素間での特性のバラツキが映像信号に影響し、画像中にノイズとして現れる。
そこで、このような画素間の特性誤差を除去するために、各画素の信号電荷を一旦リセットし、そのリセットレベルを読み出し、その後、受光動作を実行して信号レベルを読み出して、リセットレベルと信号レベルとの差分をとることにより、リセット時に生じる各画素に固有の誤差を信号レベルの誤差で相殺し、各画素間の特性のバラツキによるノイズを除去するものである。
なお、ＣＤＳ回路１４１の具体的構成については後述する。
【００１８】
また、ＣＤＳ部１４０の下段（出力側）には、ΔΣモジュレータ１５１を各画素列に対応して配置したΔΣモジュレータ部１５０が設けられ、さらにその下段（出力側）にデジタルフィルタ１６１を各画素列に対応して配置したデジタルフィルタ部１６０が設けられている。
すなわち、各ΔΣモジュレータ１５１及び各デジタルフィルタ１６１によって各画素列に対応するＡ／Ｄ変換器が構成されている。なお、各画素列のＡ／Ｄ変換器を全体でまとめてＡ／Ｄ変換部というものとする。
ΔΣモジュレータ１５１では、ＣＤＳ回路１４１からの画素信号を入力し、その波形を例えば２値の信号に変換し、デジタルフィルタ１６１では、このΔΣモジュレータ１５１からの信号に対してローパスフィルタ処理を行い、後段の回路（図示せず）に出力する。これにより、ＣＤＳ部１４０からのアナログ画素信号がＡ／Ｄ変換部を経てデジタル画素信号に変換される。
そして、デジタルフィルタ部１６０以降がデジタル信号処理となり、ΔΣモジュレータ部１５０までのアナログ信号処理領域に比較して低電源電圧での駆動が可能である。
なお、各ΔΣモジュレータ１５１及び各デジタルフィルタ１６１の具体的構成については後述する。
【００１９】
また、タイミング発生回路１７０は、以上の各部１１０〜１６０の動作に必要な各種タイミング信号を生成して、各部に供給するものである。
また、以上の各部１１０〜１７０は、同一の半導体チップ上に設けられているものとする。
なお、本例では、各画素列に対して１対１でＣＤＳ回路１４１及びＡ／Ｄ変換器を設けた例について説明するが、複数の画素列に対して１組みのＣＤＳ回路１４１及びＡ／Ｄ変換器（ΔΣモジュレータ１５１及びデジタルフィルタ１６１）を設けるような構成であってもよいものとする。
【００２０】
図４は、以上のような構成のＣＤＳ部１４０及びＡ／Ｄ変換部の動作順を示すタイミングチャートである。
これらの動作は、画素アレイ部１１０から１行分の画素信号が読み出され、次の１行分の読み出しが行われるまでの１垂直走査期間内で行うものである。そして、本例では、水平走査回路１２０によって各画素列が走査される水平有効期間内に、各Ａ／Ｄ変換器（ΔΣモジュレータ１５１及びデジタルフィルタ１６１）によるＡ／Ｄ変換処理を行い、水平走査回路１２０の戻り走査期間（水平無効期間）内にＣＤＳ回路１４１によるＣＤＳ処理を行うものである。
すなわち、図４の例では、まず、先の行（ｎ行目）の処理が終了した後、水平無効期間でＣＤＳ回路１４１を動作させ、次の行（ｎ＋１行目）のＣＤＳ処理を行い、その後、水平有効期間でΔΣモジュレータ１５１及びデジタルフィルタ１６１を順次動作させてＡ／Ｄ変換処理を行う。
【００２１】
次に、以上のような各部の具体的構成と動作について順次説明する。
まず、本実施の形態例における単位画素１１１とＣＤＳ回路１４１について説明する。
図５は本実施の形態例における単位画素１１１とＣＤＳ回路１４１の構成例を示す回路図であり、図６は図５に示す各部の動作タイミングを示すタイミングチャートである。
まず、本例の単位画素は、光電変換素子としてのフォトダイオード２０１と、このフォトダイオード２０１によって生成された信号電荷を転送パルスφｔｇに基づいて読み出す転送トランジスタ２０２と、この転送トランジスタ２０２によって読み出された信号電荷によるゲート電位の変化を電気信号に変換する増幅トランジスタ２０３と、この増幅トランジスタ２０３の出力を行選択信号φｓｅｌに基づいて垂直信号線１１２に出力する選択トランジスタ２０４と、リセットパルスφｒｅｔに基づいてフォトダイオード２０１の信号電荷を電源電圧ＶＤＤにリセットするリセットトランジスタ２０５とを有する。
なお、単位画素１１１の構成としては、本例のように４つの画素トランジスタ２０２〜２０５を用いた例に限らず、他の構成を有するものであってもよい。
【００２２】
また、画素アレイ部１１０とＣＤＳ回路部１４０の間には、各画素１１１から垂直信号線１１２に出力される電流信号を電圧信号に変換して負荷トランジスタ１８０が設けられている。
そして、この負荷トランジスタ１８０を経て入力される画素信号を処理するＣＤＳ回路１４１には、クランプ用コンデンサ２１１、クランプトランジスタ２１２、サンプリング用のトランジスタ２１３、及びホールド用コンデンサ２１４が設けられている。
上述のように通常のＣＤＳ処理は、各単位画素１１１のリセットレベルと信号レベルとの差分をとるものであり、各単位画素毎にリセットレベルと信号レベルの２つのサンプリングを行う必要があるが、本例のＣＤＳ回路１４１では、各単位画素のリセットレベルをクランプ用コンデンサ２１１、クランプトランジスタ２１２によって全画素共通の固定値にクランプすることにより、信号レベルだけのサンプリングによって画素間のバラツキによるノイズを除去した画素信号を得るようにしたものである。
【００２３】
すなわち、単位画素１１１からリセットレベルを読み出す時には、クランプ用コンデンサ２１１で垂直信号線１１２から入力される画素信号の直流成分を遮断した状態で、クランプパルスφｖｃｌによってクランプトランジスタ２１２をオンする。
これにより、クランプ用コンデンサ２１１の入力側（画素アレイ部１１０側）ではリセットレベルによる電位差が生じているが、クランプ用コンデンサ２１１の出力側は、クランプトランジスタ２１２によって印加されるクランプ電圧Ｖｃｌｐによって固定値に保持される。この固定値は、クランプトランジスタ２１２によって全画素共通であるため、この時点でリセットレベルをサンプリングする必要がなくなる。
次に、単位画素１１１から画素信号を読み出すと、クランプ用コンデンサ２１１の入力側の電位が変動し、その変動分が出力側に現れる。そこで、この時点で、サンプルホールドパルスφｓｈによってサンプリング用トランジスタ２１３をオンし、クランプ用コンデンサ２１１の出力側の信号をホールド用コンデンサ２１４に取り込む。
【００２４】
以上のような単位画素１１１及びＣＤＳ回路１４１の動作を図６によって簡単に説明する。
まず、単位画素１１１では、行選択パルスφｓｅｌによって単位画素１１１が選択されると、リセットパルスφｒｓｔによって画素信号が電源電圧ＶＤＤにリセットされ、電荷蓄積時間に入る。
そして、所定の電荷蓄積時間の後、転送パルスφｔｇによって信号電荷が読み出され、画素出力が反転する。
また、ＣＤＳ回路１４１では、単位画素１１１における読み出し動作の直前で入力電圧をクランプ電圧Ｖｃｌｐによる固定値にクランプし、読み出し後に、サンプリングパルスφｓｈで信号レベルを検出する。
これにより、リセットレベルのサンプリングを行うことなく、信号レベルのサンプリングから全画素で揃った画素信号値を得ることが可能となる。
【００２５】
次に、本実施の形態例におけるＡ／Ｄ変換器（ΔΣモジュレータ１５１及びデジタルフィルタ１６１）について説明する。
図７は、本実施の形態例におけるＡ／Ｄ変換器の全体構成を示すブロック図であり、図８は図７に示すＡ／Ｄ変換器のΔΣモジュレータ１５１の構成例を示すブロック図である。
また、図９は図７に示すＡ／Ｄ変換器のデジタルフィルタ１６１の構成例を示すブロック図であり、図１０は図９に示すデジタルフィルタ１６１に設けられる移動平均フィルタの構成例を示すブロック図である。
また、図１１は図７に示すＡ／Ｄ変換器の動作タイミングを示すタイミングチャートである。
【００２６】
図７に示す例は、ΔΣモジュレータ１５１を、加算器２２１、積分器２２２、量子化器２２３、及び１ビットＤ／Ａ変換器２２４とによるフィードバック回路で構成したものである。
上述したＣＤＳ回路１４１からの入力信号（ＣＤＳ回路を設けない場合には単位画素からの画素信号）は、１ビットＤ／Ａ変換器２２４からのフィードバック信号との差をとられ、積分器２２２に入力され、この積分器２２２で積分された後、量子化器２２３に入力される。
量子化器２２３は、入力した積分信号が一定値以上か否かに応じて「１」または「０」を出力するコンパレータとして構成されている。そして、このような量子化器２２３の出力は、フィードバックループを通って１ビットＤ／Ａ変換器２２４に入力される。
【００２７】
この１ビットＤ／Ａ変換器２２４では、量子化器２２３からの入力が「１」か「０」かに応じて、所定のアナログ信号を生成して加算器２２１に出力し、加算器２２１では、入力信号から１ビットＤ／Ａ変換器２２４の出力信号を減じて積分器２２２に入力する。
このような構成のΔΣモジュレータ１５１（量子化器２２３の出力）からは、「１」か「０」の２値の信号が出力される。
デジタルフィルタ１５１は、このような「１」か「０」の疎密波信号に対してデジタルローパスフィルタを通すことにより、あるビットのデジタルデータを生成するものである。
なお、図７に示す例は、１つの積分器２２２と１ビットＤ／Ａ変換器２２４とで構成される１次のフィードバック系によるΔΣモジュレータ１５１を用いた例を示したが、積分器２２２と１ビットＤ／Ａ変換器２２４の数を増やすことにより、２次以上のΔΣモジュレータを用いてもよい。２次以上にすることにより、量子化ノイズを低減することが可能である。
【００２８】
次に、ΔΣモジュレータ１５１のやや具体的な回路構成を図８を用いて説明する。
まず、積分器２２２は、あるクロックで動作しているスイッチトキャパシタ回路として構成されている。
積分器２２２の入力部２３０は、入力側と出力側にＰＭＯＳとＮＭＯＳのトランジスタ対よりなるＭＯＳスイッチ２３１、２３２を設け、その中間にコンデンサ２３３を配置し、各スイッチ２３１、２３２で、ＰＭＯＳとＮＭＯＳに異なる極性のクロックφｃｋ、φｘｃｋを印加するようにしたものである。
このような入力部２３０では、ＭＯＳスイッチ２３１、２３２に対するクロック周波数とコンデンサ２３３の容量値とによって演算増幅器２４０に供給する電流量を制御することが可能となる。
【００２９】
また、演算増幅器２４０は、帰還コンデンサ２４１を設けた一般的な積分回路に用いられるものであり、コンデンサ２４１への流入電流量をＭＯＳトランジスタＴｒ１〜Ｔｒ５、入力部２３０からの信号、及び各基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２によって制御し、積分電圧を生成している。
なお、基本的な構成の積分器では、入力部２３０の代わりに抵抗器を挿入した構成となるが、本例では入力部２３０と演算増幅器２４０とによるスイッチトキャパシタ回路を用いたことから、２つのコンデンサ２３３、２４１の容量を適宜に選択することにより、コンデンサの容量に含まれる誤差を相殺でき、積分器の相対誤差を減少することが可能となる。
【００３０】
また、量子化器２２３は、差動増幅器２５０とＤフリップフロップ２６０より構成された、一般的なコンパレータ回路であり、積分器２２２からの入力信号を基準電圧Ｖｒｅｆ３と比較し、その比較結果をＤフリップフロップ２６０によってクロックφｃｋ１と同期をとって出力する。
また、１ビットＤ／Ａ変換器２２４は、積分器２２２のＤ／Ａ変換器２３０と同様に、ＭＯＳスイッチ２６１、２６２及びコンデンサ２６３で構成され、１ビットの入力信号を一定のアナログ信号に変換して積分器２２２にフィードバックしている。
なお、図７では、積分器２２２の入力部２３０の出力と１ビットＤ／Ａ変換器２２４の出力との合流点が図７に示す加算器２２１に対応している。
【００３１】
次に、デジタルフィルタ１６１について図９及び図１０を用いて説明する。
本発明で用いることが可能なデジタルローパスフィルタは種々存在するが、本実施の形態例では移動平均フィルタを用いた例について説明する。
図９は、移動平均フィルタの構成を模式的に示している。
この移動平均フィルタ２７０は、遅延素子２８１と加算器２８２とによる演算ユニット２８０を多段（Ｍ段）状に直列接続し、最終段の加算器２８２の出力をデジタルアンプ２９０を通して（Ｍ＋１）で割り、移動平均値として出力するようになっている。
図１０は、図９の１段目の演算ユニット２８０の回路図を示している。図示のように、この演算ユニット２８０では、遅延素子２８１にＤフリップフロップ２８１Ａを用いており、このＤフリップフロップ２８１Ａの出力を加算器（アダー）２８２Ａに入力して加算を行い、次段に送るようになっている。
なお、１段目以降の演算ユニットは、入力が１ビットであるのでＤフリップフロップ２８１Ａは１つであるが、２段目以降の演算ユニットでは、入力ビットが徐々に増加していくことになり、それに対応して加算器（アダー）２８２Ａのビット数が増えていくことになる。
【００３２】
次に、図１１のタイミングチャートを参照して以上のようなＡ／Ｄ変換器における回路動作を簡単に説明する。
まず、ＣＤＳ回路１４１の処理が終了し、その出力（Ａ／Ｄ変換器の入力信号）が図示のように立ち上がると、ΔΣモジュレータ１５１では動作クロックφｃｋ１に同期した２値の疎密波を生成し、移動平均フィルタ２７０（デジタルフィルタ１５１）に出力する。
移動平均フィルタ２７０の一段目では、ΔΣモジュレータ１５１の出力を１クロック分遅延させた信号が出力され、二段目以降では、順次遅延量を増やして演算した信号が出力され、最終的に（Ｍ＋１）で割った信号が出力される。
【００３３】
以上のような構成により、ΔΣモジュレータ１５１とデジタルフィルタ１６１を用いて各画素信号のＡ／Ｄ変換を高精度に行うことができ、このようなＡ／Ｄ変換器からの画素列毎の信号を後段の回路によって映像信号に合成し、良質のデジタル映像信号を出力することが可能である。
特に、本例で示した１ビットのΔΣモジュレータを用いることにより、Ａ／Ｄ変換に１ビットの信号を扱うことができるため、マルチ（複数）ビットの演算を行う方法に比べてビット間の精度を厳格にとる必要がなくなり、また、他のアナログ素子にも依存しないＡ／Ｄ変換処理を行えるという利点がある。
ただし、マルチビットのΔΣモジュレータを用いるとＡ／Ｄ変換が高精度にしやすい、ΔΣモジュレータの安定性が増すなどの利点がある。
また、クロックを速くすることにより、ノイズ低減効果を向上でき、ノイズに強い固体撮像装置を提供することが可能となる。
【００３４】
そして、このようなΔΣモジュレータとデジタルフィルタによるＡ／Ｄ変換器を用いることにより、Ａ／Ｄ変換の精度を容易に可変制御でき、様々な利用形態に活用することができる利点がある。
通常のＡ／Ｄ変換器では、変換精度（変換ビット数）の変更は必ずしも容易でないが、上述したΔΣモジュレータを用いた構成では、そのクロックφｃｋ１のレートを変更することで、容易にＡ／Ｄ変換の制御を変更できるため、例えば精度を落とした省電力モードで使用できるような構成としたり、画像処理を簡素化したり、デジタル画像の記録媒体への記録時と表示パネルへの表示時との解像度の相違に応じた精度で画像出力を行ったりすることが可能となる。
例えば、Ａ／Ｄ変換精度をモード選択する操作手段を設け、その操作に基づいてΔΣモジュレータのクロックφｃｋ１のレートを切り換え、上述した各種のモードを選択できるような構成とする。
【００３５】
また、以上のように、出力制御部１９０を設けた構成において、電源電圧をアナログ側とデジタル側で異なるレベルの駆動電源を用いるようにすることて電力消費の低減等を達成できる。
すなわち、デジタル側であるデジタルフィルタ部１６０及び出力制御部１９０の電源電圧を、画素アレイ部１１０、ＣＤＳ回路部１４０、及びΔΣモジュレータ１５０の電源電圧よりも低いものとする。
具体的には、アナログ側の電源電圧を２．５Ｖとし、デジタル側の電源電圧を１．８Ｖとすることができる。
また、ＣＤＳ回路部がデジタルフィルタ部１６０の後段に配置されている場合は、このＣＤＳ回路部にもデジタル側の低い電源電圧を用いることができる。
また、このような２種類の電源電圧を用いる方法としては、固体撮像装置の外部電源入力を２種類設けて外部から２種類の電源を供給する方法、あるいは、アナログ用の電源電圧を外部より入力して、固体撮像装置内で降圧もしくは昇圧し、デジタル用の電源電圧を生成する方法を用いることが可能である。
【００３６】
次に本発明の第３の実施の形態について説明する。
図１２は本発明の第３の実施の形態例による固体撮像装置の主要部を抽出して示すブロック図である。なお、図１に示す固体撮像装置と同様の構成について同一符号を付している。
本実施の形態例による固体撮像装置は、上述したＡ／Ｄ変換器の後段に、複数のＡ／Ｄ変換器によって変換されたデジタル画素信号を順次選択して行方向に出力する出力制御回路６０を設けたものである。
出力制御回路６０は、Ａ／Ｄ変換器のデジタルフィルタ３２から出力されたデジタル画素信号を行方向に順次転送する回路であり、１行分の画素信号を順次転送することで、ラインデータの出力を行えるようにしたものである。
【００３７】
なお、図示の例では、例えば、デジタルフィルタ３２のデータ幅に合わせたＮビットのデータ幅で出力するを行うものである。通常は、８ビットのデータ幅が用いられているため、８本の信号線で出力する構成となっている。
また、その他の画素アレイ部１０、ＣＤＳ回路２０、Ａ／Ｄ変換器（ΔΣモジュレータ３１及びデジタルフィルタ３２）３０は図１に示す例と同様である。
また、図１２に示す構成についても、図２に示す例と同様に、ＣＤＳ回路２０を出力制御回路６０の後段に配置するような構成とすることも可能である。
【００３８】
図１３は本実施の形態例による固体撮像装置の画像アレイ部と周辺回路部の全体構成を示す概略説明図である。なお、図３に示す固体撮像装置と同様の構成について同一符号を付している。
図示のように、この固体撮像装置は、Ａ／Ｄ変換部のデジタルフィルタ部１６０の下段（出力側）に、各画素列毎に出力制御回路６０を設けた出力制御部１９０を構成したものであり、デジタルフィルタ部１６０からの画素行単位のデータを取り込んで、行方向に転送して出力するようになっている。なお、その他の構成は図３に示す例と同様であるので説明は省略する。
【００３９】
図１４は、出力制御回路６０の構成例を示すブロック図である。
この出力制御回路６０は、各デジタルフィルタ３２の出力データを一時格納するラッチ回路３１０と、シフトレジスタの構成するラッチ回路３２０と、このラッチ回路３２０に格納するデータを選択するセレクタ回路３３０とを有するものである。
すなわち、セレクタ回路３３０の一方の入力端子（Ａ端子）には、このセレクタ回路３３０が設けられた出力制御回路６０内のラッチ回路３１０の出力が接続され、セレクタ回路３３０の他方の入力端子（Ｂ端子）には、列方向に１つ前の出力制御回路６０に設けられたシフトレジスタ側のラッチ回路３２０の出力が接続されている。
また、ラッチ回路３２０の出力は、列方向に１つ後の出力制御回路６０に設けられたセレクタ回路３３０の他方の入力端子（Ｂ端子）に接続されている。
なお、各ラッチ回路３１０、３２０は、それぞれＤフリップフロップより構成されている。
図１５はセレクタ回路の構成例を示すブロック図である。
図示のように、このセレクタ回路３３０は、ＡＮＤ回路３３１、３３２、インバータ回路３３３、及びオア回路３３４といった簡単な論理回路で構成することが可能である。
【００４０】
このような出力制御回路６０において、第１段階の動作は、デジタルフィルタ３２の出力データをラッチ回路３１０に格納する動作である。そして、次の第２段階は、ラッチ回路３１０に格納されたデータをセレクタ回路３３０を通してラッチ回路３２０に格納する動作である。
そして、第３段階の動作として、各列のラッチ回路３２０に格納したデータを列方向に転送するシフトレジスタとしての動作である。
すなわち、第２段階の動作では、セレクタ回路３３０はラッチ回路３１０のデータを選択してラッチ回路３２０に書き込むが、第３段階では、列方向に１つ前の出力制御回路６０に設けられたラッチ回路３２０のデータを選択してラッチ回路３２０に書き込む。そして、この第３段階の動作をシフトクロックに基づいて繰り返し行うことにより、シフトレジスタ側の各ラッチ回路３２０に格納されたデータを順次行方向にシフトし、シリアル信号として出力する。
なお、図１４に示す構成は、１ビット分のデータ幅に対応する構成を示しており、上述のようにデジタルフィルタ１６１のデータ幅（Ｎビット）に合わせてるためには、画素行方向にＮビットの出力制御回路６０を並列に設け、それぞれシフト動作を並行して行うことにより、Ｎビット幅のデータをシリアル出力することができる。
【００４１】
図１６は本実施の形態による全体動作を示すタイミングチャートである。
図４と比較して分かるように、本例では、上述したｎ行目のＣＤＳ回路１４１及びＡ／Ｄ変換器（ΔΣモジュレータ１５１及びデジタルフィルタ１６１）の動作の後に、上述した水平無効期間でラッチ回路３１０、３２０にデータを読み出す動作を行い、続く水平有効期間でシフトレジスタ（ラッチ回路３２０）によるデータの転送を行う。
もちろん、この出力制御部１９０（出力制御回路６０）の動作は、次の行のＣＤＳ回路１４１及びＡ／Ｄ変換器（ΔΣモジュレータ１５１及びデジタルフィルタ１６１）の動作と並行処理となる。
このような出力制御部１９０を設けたことにより、画像信号を後段に出力するための配線数や外部出力用の接続パッド数を削減でき、また、画素アレイ部から読み出した画像信号を元に後段で映像信号を作成する場合に、その作成回路に適正なビット幅の信号を供給できるといった様々な効果を得ることができる。
【００４２】
次に、本発明の第４の実施の形態例について説明する。
上述した図７及び図８に示すΔΣモジュレータ１５１では、フィードバックループに１ビットＤ／Ａ変換器２２４を設け、固定値をフィードバックするようにしたので、ΔΣモジュレータ１５１のゲインは固定されていたが、例えば暗い環境で撮影を行う場合等にゲインを調整することができれば、より付加価値の高い固体撮像装置を構成することができる。
そこで、本例では必要に応じてフィードバック量を変更できるようにし、ゲインを向上できるような構成を提供するものである。
図１７は、この場合のΔΣモジュレータの構成例を示すブロック図である。なお、この構成は、図８における１ビットＤ／Ａ変換器２２４を変更したものであり、その他の構成は図８と共通であるので説明は省略する。
【００４３】
本例の１ビットＤ／Ａ変換器２２４Ａは、積分器２２２側のＭＯＳスイッチ２６１Ａとコンデンサ２６３Ａは、上述した１ビットＤ／Ａ変換器２２４と共通であるが、量子化器２２３側には、２つのＭＯＳスイッチ２６４、２６５が設けられている。
そして、ＭＯＳスイッチ２６４は可変電圧源２６６に接続され、この可変電圧源２６６とフィードバックループとの間を開閉するものである。
また、ＭＯＳスイッチ２６５は、接地電圧ＧＮＤに接続され、この接地電圧ＧＮＤとフィードバックループとの間を開閉するものである。
【００４４】
そして、各ＭＯＳスイッチ２６４、２６５は、逆極性のクロックφｃｋ１、φｘｃｋ１と量子化器２２３の出力ｃｏｎｔ及びその反転信号／ｃｏｎｔとのＡＮＤをとった信号によってスイッチ動作し、ｃｏｎｔが「１」の場合には、ＭＯＳスイッチ２６４がオンして可変電圧源２６６からの電圧をフィードバックループに供給し、ｃｏｎｔが「０」の場合には、ＭＯＳスイッチ２６５がオンして接地電圧ＧＮＤからの電圧をフィードバックループに供給する。
したがって、可変電圧源２６６の電源電圧を可変調整することにより、フィードバックする信号量を制御し、ゲインを調整することが可能である。
なお、必要なゲイン量を決定する構成としては、例えば試し撮りを行った結果、周囲の明暗を判定し、その判定結果に応じたゲイン量を決定するといった方法に適用できる。
【００４５】
次に、本発明の第５の実施の形態例について説明する。
上述した各実施の形態例では、画素アレイ部を各画素列に１対１で対応させた状態でＡ／Ｄ変換器（ΔΣモジュレータ１５１及びデジタルフィルタ１６１）を設けたが、例えば隣接する複数の画素列毎にΔΣモジュレータ１５１及びデジタルフィルタ１６１、あるいはいずれか一方を設けることにより、構成の簡略化や配置スペースの縮小を図ることが可能である。
例えは、図１８（Ａ）に示すように、２つの画素列（Ａ列、Ｂ列）をスイッチ３４０を介して１組みのΔΣモジュレータ１５１及びデジタルフィルタ１６１に順番に接続してＡ／Ｄ変換処理を行うようにしてもよい。
また、図１８（Ｂ）に示すように、２つの画素列（Ａ列、Ｂ列）をそれぞれ個別のΔΣモジュレータ１５１Ａ、１５１Ｂに入力して処理を行い、これらΔΣモジュレータ１５１Ａ、１５１Ｂの出力をスイッチ３４１を介して１つのデジタルフィルタ１６１に順番に接続してフィルタ処理を行うようにしてもよい。
図１９は、図１８（Ａ）の場合の動作を示すタイミングチャートである。
図示のように、水平有効期間におけるΔΣモジュレータ１５１及びデジタルフィルタ１６１の動作時に、Ａ列とＢ列を順番に処理することになる。
【００４６】
次に、本発明の第６の実施の形態例について説明する。
上述したΔΣモジュレータ１５１のフィードバックループにおいて、複数の画素信号の処理を連続的に行うと、フィードバックループの特性上、前の画素信号の処理時にループ内に残った信号成分が次の画素信号の処理に影響し、結果的に混色等の画質劣化を招く恐れがある。
そこで、本発明の第６の実施の形態例では、前の画素信号（前の画素行）の処理終了時に、何らかの方法でΔΣモジュレータ１５１のフィードバックループをリセットし、また、ＣＤＳ回路（ＣＤＳ回路が後段にある場合には画素アレイ部）からの信号の伝送を一定時間だけ遅らせるような方法をとるものである。
【００４７】
まず、図２０は、このようなリセット動作が概要を示すタイミングチャートである。
図２０（Ａ）に示すように、本例ではΔΣモジュレータ１５１のリセット用パルスφｒｅｓｅｔを設け、ＣＤＳ出力動作に対応してΔΣモジュレータ１５１のリセットを行う。これは図２０（Ｂ）に示すように、ＣＤＳ動作とともに、水平無効期間内に行うものとする。
そして、ΔΣモジュレータ１５１のリセットを行う具体的方法としては、まず図２１に示すように、量子化器２２３のＤフリップフロップ２６０のクリア端子ＣＬにリセット用パルスφｒｅｓｅｔを入力し、量子化器２２３の出力を強制的にリセットする方法を用いることができる。
あるいは、図２２に示すように、量子化器２２３（ΔΣモジュレータ１５１）の出力段に、リセット用パルスφｒｅｓｅｔによって出力を強制的に遮断するＭＯＳスイッチ３５０を設けるとともに、フィードバックループ上にリセット用パルスφｒｅｓｅｔによってフィードバックループの電圧を強制的にＶｒｅｆ４に固定するＭＯＳスイッチ３６０を設けるような方法を用いることができる。
【００４８】
また、図２３に示すように、ＣＤＳ回路１４１の出力段にバッファ３７０を設け、スイッチトキャパシタ動作を行うのに十分安定したＣＤＳ信号をΔΣモジュレータ１５１に入力することにより、適正な処理を行うことが可能である。
なお、図２０〜図２３におけるその他の構成は、上述した各実施の形態例で説明したものと同様であるので、同一符号を付して説明は省略する。
【００４９】
以上、本発明の実施の形態について説明したが、本発明は上記の例に限定されることなく種々変形が可能である。
例えば、上記の例では、画素信号を画素列方向に読み出す例について説明したが、同様に画素行方向に読み出すものについても適用可能である。
また、以上は固体撮像装置単体について説明したが、このような固体撮像装置を搭載したカメラ装置、携帯端末装置等についても、本発明を応用することにより、画質の回線や消費電力の節約といった効果を得られるものであり、これらの電子機器についても本発明の範囲に含まれるものである。
【００５０】
【発明の効果】
以上説明したように本発明による固体撮像装置及びその信号処理方法によれば、画素アレイ部の画素列または画素行より出力されるアナログ画素信号をデジタル画素信号に変換するＡ／Ｄ変換にΔΣモジュレータとデジタルフィルタとを用いたことから、ΔΣモジュレータの特性を最大限に生かして画素信号の高精度で信頼性の高いＡ／Ｄ変換を行うことができ、消費電力の削減や装置の小型化、簡素化、低廉化を達成でき、高品位な画像出力を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の携帯例による固体撮像装置の出力要部の構成を示すブロック図である。
【図２】本発明の第２の実施の携帯例による固体撮像装置の出力要部の構成を示すブロック図である。
【図３】図１に示す実施の形態例による固体撮像装置の画像アレイ部と周辺回路部の全体構成を示す概略説明図である。
【図４】図１に示す実施の形態例によるＣＤＳ部及びＡ／Ｄ変換部の動作順を示すタイミングチャートである。
【図５】図１に示す実施の形態例における単位画素とＣＤＳ回路の構成例を示す回路図である。
【図６】図５に示す各部の動作タイミングを示すタイミングチャートである。
【図７】図１に示す実施の形態例におけるＡ／Ｄ変換器の全体構成を示すブロック図である。
【図８】図７に示すＡ／Ｄ変換器のΔΣモジュレータの構成例を示すブロック図である。
【図９】図７に示すＡ／Ｄ変換器のデジタルフィルタの構成例を示すブロック図である。
【図１０】図９に示すデジタルフィルタに設けられる移動平均フィルタの構成例を示すブロック図である。
【図１１】図７に示すＡ／Ｄ変換器の動作タイミングを示すタイミングチャートである。
【図１２】本発明の第３の実施の形態例による固体撮像装置の主要部を抽出して示すブロック図である。
【図１３】図１２に示す実施の形態例による固体撮像装置の画像アレイ部と周辺回路部の全体構成を示す概略説明図である。
【図１４】図１２に示す実施の形態例による固体撮像装置の出力制御回路の構成例を示すブロック図である。
【図１５】図１２に示す実施の形態例による固体撮像装置のセレクタ回路の構成例を示すブロック図である。
【図１６】図１２に示す実施の形態による全体動作を示すタイミングチャートである。
【図１７】本発明の第４の実施の形態例によるΔΣモジュレータの構成例を示すブロック図である。
【図１８】本発明の第５の実施の形態例における固体撮像装置の要部を示すブロック図である。
【図１９】図１８に示す固体撮像装置の動作例を示すタイミングチャートである。
【図２０】本発明の第６の実施の形態例における固体撮像装置のリセット動作が概要を示すタイミングチャートである。
【図２１】本発明の第６の実施の形態例によるΔΣモジュレータの第１の構成例を示すブロック図である。
【図２２】本発明の第６の実施の形態例によるΔΣモジュレータの第２の構成例を示すブロック図である。
【図２３】本発明の第６の実施の形態例によるＣＤＳ回路の構成例を示すブロック図である。
【符号の説明】
１０、４０……画素アレイ部、１１、４１……単位画素、２０……ＣＤＳ回路、３０、５０……Ａ／Ｄ変換器、３１、５１……ΔΣモジュレータ、３２、５２……デジタルフィルタ。

Claims (33)

1. それぞれ光電変換素子を含む複数の単位画素を１次元方向または２次元方向に配列した画素アレイ部と、
   前記画素アレイ部の画素列または画素行に対応して設けられ、前記画素列または画素行より出力される画素信号に対して所定の信号処理を行う信号処理部とを有する固体撮像装置において、
   前記信号処理部はアナログ画素信号をデジタル画素信号に変換するＡ／Ｄ変換器を有し、前記Ａ／Ｄ変換器がΔΣモジュレータとデジタルフィルタとで構成される、
   ことを特徴とする固体撮像装置。
2. 前記信号処理部は、前記画素信号に相関二重サンプリング処理を行うＣＤＳ回路を有し、前記ＣＤＳ回路で処理した画素信号を前記Ａ／Ｄ変換器に入力することを特徴とする請求項１記載の固体撮像装置。
3. 前記信号処理部は、前記画素信号に相関二重サンプリング処理を行うＣＤＳ回路を有し、前記Ａ／Ｄ変換器で処理した画素信号を前記ＣＤＳ回路に入力することを特徴とする請求項１記載の固体撮像装置。
4. 複数のＡ／Ｄ変換器によって変換されたデジタル画素信号を順次選択して出力する出力制御部を有することを特徴とする請求項１記載の固体撮像装置。
5. 前記出力制御部は、ラッチ及びシフトレジスタで構成されることを特徴とする請求項４記載の固体撮像装置。
6. 前記ΔΣモジュレータは、複数のＭＯＳスイッチ、コンデンサ、及び演算増幅器より構成されるスイッチトキャパシタ回路を用いた積分器を有することを特徴とする請求項１記載の固体撮像装置。
7. 前記ΔΣモジュレータのクロックを変更することにより、前記Ａ／Ｄ変換器の変換精度を変更するクロック制御手段を有することを特徴とする請求項１記載の固体撮像装置。
8. 前記ΔΣモジュレータのフィードバック電圧値を変更することにより、前記ΔΣモジュレータの利得を可変制御する電圧切り換え手段を有することを特徴とする請求項１記載の固体撮像装置。
9. 前記Ａ／Ｄ変換器を複数の画素列または画素行で共有することを特徴とする請求項１記載の固体撮像装置。
10. 前記デジタルフィルタ、ラッチ、及びシフトレジスタの電源電圧を前記ΔΣモジュレータ、及び画素アレイ部の電源電圧に比べて低い電圧としたことを特徴とする請求項９記載の固体撮像装置。
11. 前記ΔΣモジュレータ及びデジタルフィルタをＡ／Ｄ変換の実行前にリセットするリセット手段を有することを特徴とする請求項１記載の固体撮像装置。
12. それぞれ光電変換素子を含む複数の単位画素を１次元方向または２次元方向に配列した画素アレイ部と、
    前記画素アレイ部の画素列または画素行に対応して設けられ、前記画素列または画素行より出力される画素信号に対して所定の信号処理を行う信号処理部とを有する固体撮像装置の信号処理方法において、
    前記画素列または画素行より出力されるアナログ画素信号をデジタル画素信号に変換するＡ／Ｄ変換ステップを有し、前記Ａ／Ｄ変換ステップにΔΣモジュレータとデジタルフィルタとを用いる、
    ことを特徴とする固体撮像装置の信号処理方法。
13. 前記信号処理部は、前記画素信号に相関二重サンプリング処理を行うＣＤＳ回路を有し、前記ＣＤＳ回路で処理した画素信号を前記Ａ／Ｄ変換器に入力することを特徴とする請求項１２記載の固体撮像装置の信号処理方法。
14. 前記信号処理部は、前記画素信号に相関二重サンプリング処理を行うＣＤＳ回路を有し、前記Ａ／Ｄ変換器で処理した画素信号を前記ＣＤＳ回路に入力することを特徴とする請求項１２記載の固体撮像装置の信号処理方法。
15. 複数のＡ／Ｄ変換ステップによって変換されたデジタル画素信号を順次選択して出力する出力制御ステップを有することを特徴とする請求項１２記載の固体撮像装置の信号処理方法。
16. 前記出力制御ステップには、ラッチ及びシフトレジスタを用いることを特徴とする請求項１５記載の固体撮像装置の信号処理方法。
17. 前記ΔΣモジュレータの積分器には、複数のＭＯＳスイッチ、コンデンサ、及び演算増幅器より構成されるスイッチトキャパシタ回路を用いることを特徴とする請求項１２記載の固体撮像装置の信号処理方法。
18. 前記ΔΣモジュレータのクロックを変更することにより、前記Ａ／Ｄ変換ステップの変換精度を変更するクロック制御ステップを有することを特徴とする請求項１２記載の固体撮像装置の信号処理方法。
19. 前記ΔΣモジュレータのフィードバック電圧値を変更することにより、前記ΔΣモジュレータの利得を可変制御する電圧切り換えステップを有することを特徴とする請求項１２記載の固体撮像装置の信号処理方法。
20. 前記Ａ／Ｄ変換ステップを複数の画素列または画素行で交互に共有して実行することを特徴とする請求項１２記載の固体撮像装置の信号処理方法。
21. 前記デジタルフィルタ、ラッチ、及びシフトレジスタの電源電圧を前記ΔΣモジュレータ、及び画素アレイ部の電源電圧に比べて低い電圧としたことを特徴とする請求項２０記載の固体撮像装置の信号処理方法。
22. 前記ΔΣモジュレータ及びデジタルフィルタをＡ／Ｄ変換の実行前にリセットするリセットステップを有することを特徴とする請求項１２記載の固体撮像装置の信号処理方法。
23. それぞれ光電変換素子を含む複数の単位画素を１次元方向または２次元方向に配列した画素アレイ部と、
    前記画素アレイ部の画素列または画素行に対応して設けられ、前記画素列または画素行より出力される画素信号に対して所定の信号処理を行う信号処理部とを有する固体撮像装置を有する電子機器において、
    前記固体撮像装置の信号処理部はアナログ画素信号をデジタル画素信号に変換するＡ／Ｄ変換器を有し、前記Ａ／Ｄ変換器がΔΣモジュレータとデジタルフィルタとで構成される、
    ことを特徴とする電子機器。
24. 前記信号処理部は、前記画素信号に相関二重サンプリング処理を行うＣＤＳ回路を有し、前記ＣＤＳ回路で処理した画素信号を前記Ａ／Ｄ変換器に入力することを特徴とする請求項２３記載の電子機器。
25. 前記信号処理部は、前記画素信号に相関二重サンプリング処理を行うＣＤＳ回路を有し、前記Ａ／Ｄ変換器で処理した画素信号を前記ＣＤＳ回路に入力することを特徴とする請求項２３記載の電子機器。
26. 複数のＡ／Ｄ変換器によって変換されたデジタル画素信号を順次選択して出力する出力制御部を有することを特徴とする請求項２３記載の電子機器。
27. 前記出力制御部は、ラッチ及びシフトレジスタで構成されることを特徴とする請求項２６記載の電子機器。
28. 前記ΔΣモジュレータは、複数のＭＯＳスイッチ、コンデンサ、及び演算増幅器より構成されるスイッチトキャパシタ回路を用いた積分器を有することを特徴とする請求項２３記載の電子機器。
29. 前記ΔΣモジュレータのクロックを変更することにより、前記Ａ／Ｄ変換器の変換精度を変更するクロック制御手段を有することを特徴とする請求項２３記載の電子機器。
30. 前記ΔΣモジュレータのフィードバック電圧値を変更することにより、前記ΔΣモジュレータの利得を可変制御する電圧切り換え手段を有することを特徴とする請求項２３記載の電子機器。
31. 前記Ａ／Ｄ変換器を複数の画素列または画素行で共有することを特徴とする請求項２３記載の電子機器。
32. 前記デジタルフィルタ、ラッチ、及びシフトレジスタの電源電圧を前記ΔΣモジュレータ、及び画素アレイ部の電源電圧に比べて低い電圧としたことを特徴とする請求項２３記載の電子機器。
33. 前記ΔΣモジュレータ及びデジタルフィルタをＡ／Ｄ変換の実行前にリセットするリセット手段を有することを特徴とする請求項２３記載の電子機器。

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