KR100674963B1

KR100674963B1 - 컬럼간 아날로그 신호 합을 이용하여 서브 샘플링을 지원하는 고체 촬상 소자 및 방법

Info

Publication number: KR100674963B1
Application number: KR1020050019572A
Authority: KR
Inventors: 임수헌
Original assignee: 삼성전자주식회사
Priority date: 2005-03-09
Filing date: 2005-03-09
Publication date: 2007-01-26
Also published as: CN1838741A; US7646410B2; CN1838741B; US20060203110A1; KR20060098954A

Abstract

컬럼간 아날로그 신호 합을 이용하여 서브 샘플링을 지원하는 고체 촬상 소자 및 방법이 개시된다. 상기 고체 촬상 소자에서는, CDS 유니트가 APS 어레이의 이웃하는 동색 컬럼들에서 한 세트의 리셋 신호들을 수신하고, 상기 리셋신호들을 생성한 픽셀들로부터 한 세트의 영상신호들을 수신하여, 상기 리셋신호들 각각에 대한 상기 영상 신호들 각각의 차이에 해당하는 한 세트의 변조 신호들을 생성한다. 상기 한 세트의 변조 신호들은 이전 변조 신호의 액티브에 의하여 다음의 변조 신호가 액티브되는 신호들이고, 디지털 신호 출력 회로는 상기 한 세트의 변조 신호들 중 컬럼간 아날로그 영상신호 합을 나타내는 마지막 변조 신호를 기반으로 해당 디지털 신호를 생성한다.

Description

컬럼간 아날로그 신호 합을 이용하여 서브 샘플링을 지원하는 고체 촬상 소자 및 방법{Solid state image sensing device and method for subsampling using inter-column analog domain signal summation}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 CIS형 고체 촬상 소자를 나타내는 블록도이다.

도 2는 도 1의 아날로그-디지털 변환부에 포함된 CDS 회로를 나타내는 블록도이다.

도 3은 도 2의 CDS 회로 동작 설명을 위한 타이밍도이다.

도 4는 본 발명의 일실시예에 따른 고체 촬상 소자를 나타내는 블록도이다.

도 5는 도 4의 APS 어레이의 컬러 패턴을 나타내는 도면이다.

도 6은 도 4의 APS 어레이를 구성하는 단위 픽셀 회로를 나타내는 도면이다.

도 7은 도 4의 아날로그-디지털 변환부를 구성하는 CDS 유니트의 구체적인 블록도이다.

도 8은 도 7의 CDS 유니트 동작 설명을 위한 타이밍도이다.

도 9는 도 7의 CDS 유니트에서 컬럼간 아날로그 신호 합을 설명하기 위한 타이밍도이다.

도 10은 도 4의 아날로그-디지털 변환부를 구성하는 디지털 신호 출력 회로의 구체적인 블록도이다.

본 발명은 고체 촬상 소자(solid state image sensing device)에 관한 것으로, 특히 CIS(CMOS Image Sensor) 형 고체 촬상 소자의 서브 샘플링(subsampling)을 위한 CDS(Correlated Double Sampling:상관성 이중 샘플링) 회로 및 방법에 관한 것이다.

가장 보편적인 고체 촬상 소자로서 CCD(Charge-Coupled Device)가 주로 이용되어 왔다. 반도체 산업의 발전과 더불어, CCD 방식은 급속도로 발전했고, 결국 소형 고성능 카메라에 적용되기에 이르렀다. CCD는 중요한 이미지 픽업장치이지만, 디지털 카메라의 핵심인 CCD 센서는 비교적 많은 에너지를 소비하고 고속 동작에 적합하지 않다는 문제점이 있다. 이러한 관점에서, 수백만 픽셀 이상의 고해상도 실현이 가능한 대형 CIS(CMOS Image Sensor)가 개발되어 왔다. 고집적으로 아주 많은 픽셀을 배치할 수 있고 고속으로 데이터 스캐닝(scanning) 가능한 것 이외에, CIS는 오늘날 사용되고 있는 표준 CCD에 비하여 현저한 장점인 저전력(CCD에 의하여 소비되는 전력의 대략 1/5)을 소비한다. CIS의 다른 장점은 낮은 제조 비용이다. 즉, 상대적으로 대형 사이즈의 CIS가 저비용으로 공급될 수 있다. CIS는 MOSFET나 CMOS 트랜지스터와 같은 공정으로 같은 칩상에 제조될 수 있어서, 신호 처리 회로들이 연결선을 줄이면서 같은 칩상에 형성될 수 있다. 뿐만아니라, CIS는 CCD 보다 더 작은 전압으로 구동될 수 있고, 주변 회로들이 같은 칩상에 배치되도록 구현될 수 있어서 사이즈를 작게하는 것이 가능하다. 따라서, CIS는 광범위한 응용분야의 장래 디지털 영상 시스템에서 핵심 영상 감지 장치(CCD 고체 촬상 소자의 대체)로서 기대된다.

CIS형 고체 촬상 소자는 휴대폰 카메라, 디지털 스틸 카메라(digital still camera) 등에 적용된다. 고체 촬상 소자에서 출력되는 컬러 이미지 데이터(R, G, B 데이터)는 LCD(liquid crystal display)와 같은 디스플레이 장치를 구동한다. 특히, CIS형 고체 촬상 소자를 적용하는 시스템에서, 고체 촬상 소자의 서브 샘플링 모드(sub-sampling mode) 구동은 수직 해상도를 낮추어 영상신호를 출력하는 모드이다. 이러한 서브 샘플링 모드는 동영상 디스플레이 단계, 촬상 하고자 하는 영상을 촬상하기 전에 미리 확인하는 프리뷰(preview) 단계, 또는 자동 촛점(focus) 설정 단계 등 고해상도로 디스플레이 할 필요없는 단계에서 높은 프레임 레이트(frame rate) 지원을 위하여 수행된다.

도 1은 일반적인 CIS형 고체 촬상 소자(100)를 나타내는 블록도이다. 도 1을 참조하면, 일반적인 CIS형 고체 촬상 소자(100)는 APS(active pixel sensor) 어레이(110), 로우(row) 드라이버(120), 및 아날로그-디지털 변환부(ADC: analog-digital converter)(130)를 구비한다. 로우 드라이버(120)는 로우 디코더(미도시)에서 제어 신호를 받고, 아날로그-디지털 변환부(130)는 컬럼(column) 디코더(미도시)에서 제어 신호를 받는다. 이외에 상기 고체 촬상 소자(100)는 전반적인 타이밍 제어 신호들과 각 픽셀의 선택 및 감지된 영상신호의 출력을 위한 어드레싱(addressing) 신호들을 생성하는 콘트롤부(미도시)를 구비한다. 통상적으로 칼라 고체 촬상 소자(100)인 경우에, APS 어레이(110)를 이루는 각 픽셀 상부에 특정 컬러의 빛만 받아들이도록 컬러 필터(color filter)를 설치하는데, 색 신호를 구성하기 위하여 적어도 3 가지 종류의 컬러 필터를 배치한다. 가장 일반적인 컬러 필터 어레이는 한 행에 R(red), G(green) 2 가지 컬러의 패턴, 및 다른 행에 G(green), B(blue) 2 가지 컬러의 패턴이 반복적으로 배치되는 베이어(Bayer) 패턴을 가진다. 이때, 휘도 신호와 밀접한 관련이 있는 G(green)는 모든 행에 배치되고, R(red) 컬러, B(blue) 컬러는 각 행마다 엇갈리게 배치되어 휘도 해상도를 높인다. 디지털 스틸 카메라 등에는 해상도를 높이기 위하여 100만 픽셀 이상의 많은 픽셀을 배열한 CIS가 적용되어 있다.

이와 같은 픽셀 구조를 가지는 CIS형 고체 촬상 소자(100)에서, 상기 APS 어레이(110)는 광소자(photodiode)를 이용하여 빛을 감지하여 전기적 신호로 변환하여 영상신호를 생성한다. 상기 APS 어레이(110)에서 출력되는 영상신호는 R(red), G(green), B(blue) 3색의 아날로그 신호이다. 아날로그-디지털 변환부(130)는 상기 픽셀 어레이(110)에서 출력되는 아날로그 영상신호를 받아 디지털 신호로 변환한다. 도 1과 같은 일반적인 CIS형 고체 촬상 소자(100)에서, 광소자에서 감지된 영상신호를 아날로그-디지털 변환부(130)에서 디지털 신호로 변환할 때, CDS(correlated double sampling) 방식을 이용한다. 이와 같은 구동 방식에 대하여는 미국 특허, "USP5,982,318", 또는 "USP6,067,113" 등에 잘 나타나 있다. CDS 방 식의 아날로그-디지털 변환에서는 기본적으로 픽셀 어레이(110)에서 리셋신호를 받은 후, 광소자에서 감지된 영상신호를 받아 디지털 신호로 변환하는 두 단계로 구분된다.

도 2는 도 1의 아날로그-디지털 변환부(130)에 포함된 각 컬럼을 위한 CDS 유니트(160)를 나타내는 블록도이다. 도 2를 참조하면, APS 어레이(110)의 광소자에서 소정 주기로 빛을 새로이 감지할 때마다, 광소자가 새로이 감지된 영상신호(VSIG)를 CDS 회로(160)로 출력하기 전에, 픽셀 어레이(110)는 CDS 회로(160)로 리셋신호(VRES)를 출력한다. 컬럼 CDS 회로(131)는 램프(ramp) 신호(VRAMP)를 이용하여 리셋신호(VRES)에 대한 영상신호(VSIG)의 차이를 증폭 출력한다. 도 3을 참조하면, (1)의 시점에서, 스위치들 S1, S2, S3, S4가 모두 턴온(turn on)되고 리셋 신호(VRES)가 컬럼 CDS 회로(131)로 입력된다. (2)의 시점에서는, 스위치들 S1, S2만이 턴온되고 감지된 영상신호(VSIG)가 컬럼 CDS 회로(131)로 입력된다. (3)의 시점에서는, 스위치들 S1, S2, S3, S4가 모두 턴오프되고 램프 신호(VRAMP)가 액티브된다. 이에 따라, 커패시터(capacitor)들 C1, C2에 저장된 리셋신호(VRES)에 대한 영상신호(VSIG)의 차이가 램프 신호(VRAMP)의 상승에 따라 같이 상승하고, 상승된 차이값이 소정 기준 레벨을 넘을 때 액티브되는 출력신호(OUT)가 증폭기들 AMP1, AMP2의 동작으로부터 생성된다. 여기서, 리셋신호(VRES)에 대한 영상신호(VSIG)의 차이가 클수록 출력신호(OUT)의 액티브 시점은 늦다.

컬럼 CDS 회로(131)의 출력신호(OUT)는 소정회로에서 그 펄스 폭에 비례하는 디지털 값으로 변환된다. 이와 같이 변환된 디지털 신호는 후속 프로세서 (processor)에서 보간(interpolation) 처리되고, LCD와 같은 디스플레이 장치를 구동한다.

이와 같은 종래의 CIS형 고체 촬상 소자에서, 정지 영상을 촬상할 때에는 APS 어레이(110)의 광소자들에서 감지된 모든 픽셀의 영상신호를 출력한다. 그러나, 서브 샘플링 모드일 때에는, 해상도를 낮추어 영상신호를 출력한다. 예를 들어, APS 어레이(110)가 SXGA(Super Extended Graphics Adapter) 급 해상도를 가지는 CIS형 고체 촬상 소자(100)의 경우에, 정지 영상의 촬상 시에는 SXGA 급으로 영상신호를 출력하지만, 동영상 디스플레이, 프리뷰(preview) 단계, 또는 자동 초점 설정 단계 등 서브 샘플링 모드 동작에서는 VGA(Video Graphics Adapter) 급으로 영상신호를 출력한다. 참고적으로, SXGA 급 해상도의 픽셀수는 1280*1024이고, VGA급 해상도의 픽셀수는 640*480이다. 또한, APS 어레이(110)가 UXGA(Ultra Extended Graphics Adapter)급 해상도를 가지는 CIS형 고체 촬상 소자(100)의 경우에도, 서브 샘플링 모드 동작에서 VGA급 해상도 이하로 영상신호를 출력하여 처리되는 데이터 량을 줄인다. 참고적으로, UXGA 급 해상도의 픽셀수는 1600*1200이다.

이와 같은 종래의 CIS형 고체 촬상 소자(100)의 서브 샘플링 모드에서는, 서브 샘플링을 위하여 일정 간격으로 떨어져 있는 특정 행(row) 및 열(column)의 영상신호만을 아날로그-디지털 변환부(130)로 출력시킴으로써 수직 해상도를 낮춘다. 위의 예에서, SXGA 급 해상도를 VGA 급 해상도로 낮추기 위하여, 2 행 및 2 열에 해당하는 픽셀 데이터들 중에서 하나의 행 및 하나의 열에서 교차되는 하나의 데이터만 선택하고 나머지는 제거하여, 해상도 1/2 축소 모드로 동작시킨다. 마찬가지 로, 더 많은 행 및 열에 해당하는 데이터 중에서 하나의 행 및 하나의 열에 해당하는 데이터만 선택되도록 하면, 해상도를 더 축소시킬 수 있고, 이에 따라 처리되는 데이터 량을 더 줄일 수 있다.

그러나, 이와 같은 종래의 CIS형 고체 촬상 소자(100)의 서브 샘플링 모드에서, 이용되지 않고 버려지는 영상 신호(VSIG)가 존재하므로, SNR(Signal to Noise) 왜곡이 크고, 이에 따라 디스플레이 상에서 사선 부분이 부드럽지 않게 표시되는 엘리어싱(aliasing)을 일으킨다는 문제점이 있다.

따라서, 본 발명이 이루고자하는 기술적 과제는, 서브 샘플링 모드에서 SNR을 개선하기 위하여, APS 어레이에서 출력되는 각 컬럼의 영상 신호를 버리지 않고, 아날로그 도메인에서 컬럼 영상 신호들의 합을 취하여 서브 샘플링을 지원하는 고체 촬상 소자를 제공하는 데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 아날로그 도메인에서 컬럼 영상 신호들의 합을 취하여 서브 샘플링을 지원하는 고체 촬상 소자의 구동 방법을 제공하는 데 있다.

상기의 기술적 과제를 달성하기 위한 본 발명에 따른 고체 촬상 소자는, APS(Active Pixel Sensor) 어레이, CDS(Correlated Double Sampling) 유니트, 및 디지털 신호 출력 회로를 구비하는 것을 특징으로 한다. 상기 APS 어레이는 2차원 행렬형태로 픽셀들이 배열되어 있고, 선택된 행에서 각 컬럼의 리셋신호와 영상신 호를 생성한다. 상기 CDS 유니트는 이웃하는 동색 컬럼들에서 한 세트의 리셋 신호들을 수신하고, 상기 리셋신호들을 생성한 픽셀들로부터 한 세트의 영상신호들을 수신하여, 이전 변조 신호의 액티브에 의하여 다음의 변조 신호를 액티브시켜서 상기 리셋신호들 각각에 대한 상기 영상 신호들 각각의 차이에 해당하는 한 세트의 변조 신호들을 생성한다. 상기 디지털 신호 출력 회로는 상기 한 세트의 변조 신호들 중 이전 변조 신호의 액티브에 의하여 마지막으로 액티브되는 변조 신호의 논리 상태 변동 시점을 기반으로 해당 디지털 신호를 생성한다. 상기 마지막으로 액티브되는 변조 신호의 논리 상태 변동 시점은 상기 한세트의 리셋신호들에 대한 상기 한세트의 영상신호들의 아날로그 차이들 모두의 합에 대응되는 것을 특징으로 한다.

본 발명의 일면에 따른 CDS 유니트는 리셋신호에 대한 영상 신호의 차이 하나가 램프 신호에 따라 기준 레벨에 도달할 때 액티브되는 해당 컬럼의 변조 신호를 생성하고, 다음의 이웃하는 동색 컬럼에서의 리셋신호에 대한 영상 신호의 차이가 상기 생성된 변조 신호의 액티브에 의하여 상기 램프 신호에 따라 상기 기준 레벨에 도달할 때 액티브되는 해당 컬럼의 변조 신호를 생성하는 것을 특징으로 한다.

본 발명의 또 다른 일면에 따른 CDS 유니트는 상기 리셋신호들 또는 상기 영상신호들 수 만큼의 이웃하는 동일 패턴 행들에 대하여, 각 세트의 변조 신호들을 생성하고 상기 변조 신호 세트들에서 마지막으로 액티브되는 변조 신호들의 펄스 폭들을 합산하며, 상기 디지털 신호 출력 회로는, 상기 합산 값을 기반으로 해당 디지털 신호를 생성하는 것을 특징으로 한다.

본 발명의 또 다른 일면에 따른 상기 디지털 신호 출력 회로는 상기 리셋신호들 또는 상기 영상신호들 수 만큼의 이웃하는 동일 패턴 행들에 대한 각 세트의 변조 신호들에서 마지막으로 액티브되는 변조 신호들로부터 생성된 디지털 신호들을 합산하는 것을 특징으로 한다.

상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 고체 촬상 소자 구동 방법은, 2차원 행렬형태로 픽셀들이 배열되어 있는 APS 어레이에서, 선택된 행으로부터 각 컬럼의 리셋신호와 영상신호를 생성하는 단계; 이웃하는 동색 컬럼들에서 한 세트의 리셋 신호들을 수신하는 단계; 상기 리셋신호들을 생성한 픽셀들로부터 한 세트의 영상신호들을 수신하는 단계; 이전 변조 신호의 액티브에 의하여 다음의 변조 신호를 액티브시켜서 상기 리셋신호들 각각에 대한 상기 영상 신호들 각각의 차이에 해당하는 한 세트의 변조 신호들을 생성하는 단계; 및 상기 한 세트의 변조 신호들 중 이전 변조 신호의 액티브에 의하여 마지막으로 액티브되는 변조 신호의 논리 상태 변동 시점을 기반으로 해당 디지털 신호를 생성하는 단계를 구비하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 일실시예에 따른 CIS형 고체 촬상 소자(200)를 나타내는 블록도이다. 상기 고체 촬상 소자(200)는, APS(active pixel sensor) 어레이(210), 로우 드라이버(row driver)(220), 및 아날로그-디지털 변환부(analog-to-digital conversion unit)(230)를 구비한다. 상기 아날로그-디지털 변환부(230)는 CDS(Correlated Double Sampling) 유니트(unit)(231), 및 디지털 신호 출력 회로(232)를 구비한다.

휴대폰 카메라, 디지털 스틸 카메라(digital still camera) 등에 장착되는 상기 CIS(CMOS image sensor) 형태의 고체 촬상 소자(200)는 시야에 전개되는 영상을 촬상하여 전기적 신호로 변환하여 디지털 영상신호를 출력한다.

상기 APS 어레이(210)는 상기 로우 드라이버(220)로부터 생성되는 전달 제어 신호(TX), 리셋 제어 신호(RX), 및 상기 APS 어레이(210)의 행을 선택하는 행 선택신호(SEL)를 이용하여, 선택된 행의 픽셀들로부터 각 컬럼의 리셋신호(VRES) 및 영상신호(VSIG)를 생성한다. 상기 아날로그-디지털 변환부(232)는 상기 APS 어레이(210)에서 생성되는 리셋신호(VRES) 및 영상신호(VSIG)로부터 촬상된 이미지에 대응하는 디지털 삼색 신호(R, G, B)를 생성하고, 생성된 디지털 삼색 신호(R, G, B)는 후속 프로세서(processor)에서 보간(interpolation) 처리된 후, LCD(liquid crystal display)와 같은 디스플레이 장치로 출력되어 표시된다.

도 5는 도 4의 APS 어레이(210)의 컬러 패턴을 나타내는 도면이다. 상기 APS 어레이(210)는 광소자(PD:photodiode)들을 이용하여 외부 빛을 감지하고 전기적 신 호로 변환하여 해당 영상신호를 출력한다. 이러한 광소자들(PD)은 상기 APS 어레이(210)에 2차원 행렬 형태로 배열되는 픽셀들 각각에 존재한다. 상기 APS 어레이(210)의 컬러 필터 패턴은 도 5와 같은 베이어(Bayer) 패턴을 가지는 것으로 가정한다. 순차적인 행 선택신호들 SEL1, SEL2, SEL3 ...에 의하여, 선택되는 한 행에서 제1 색 신호(G), 및 제2 색 신호(B) 2 가지 컬러의 색신호가 생성되고, 선택되는 다른 행에서는 제1 색 신호(G), 및 제3 색 신호(R) 2 가지 컬러의 색신호가 생성되고, 이와 같은 색신호들이 교대로 반복적으로 생성된다. 픽셀 어레이 패턴은 다양하게 구성될 수 있으므로 베이어 패턴에 한정되는 것은 아니다.

도 6은 도 4의 APS 어레이(210)를 구성하는 단위 픽셀 회로(600)를 나타내는 도면이다. 상기 APS 어레이(210)가 각 픽셀에서 해당 색신호를 생성하기 위하여, 상기 APS 어레이(210)를 구성하는 단위 픽셀 회로(600)는, 행 선택신호(SEL)에 의하여 선택된 행에서, 리셋 제어 신호(RX)에 응답하여 리셋신호(VRES)를 생성하고, 전달 제어 신호(TX)에 응답하여 광소자(PD)로부터 광전 변환된 영상신호(VSIG)를 생성한다.

예를 들어, 상기 픽셀회로(600)는 4개의 MOSFET (metal-oxide-semiconductor field effect transistor)들(M1~M4), 및 하나의 광소자(PD)로 구성된다. 먼저, 상기 행 선택신호(SEL)가 논리 하이 상태로 액티브된 상태에서, 상기 리셋 제어 신호(RX)에 응답하여 전원(VDD)으로부터 전달된 FD1 노드의 전압이, 소스 폴로워(source follower) M3의 소스 단자를 통하여 출력된다. M3의 소스 단자로 출력된 FD1 노드의 전압은 M1의 소스 단자와 바이어스 회로 CS1 사이에서 리셋신호(VRES) 로서 상기 CDS 유니트(231)로 출력된다. 한편, 상기 전달 제어 신호(TX)가 논리 하이 상태로 액티브될 때에는, 상기 리셋 제어 신호(RX)가 논리 로우 상태로 된 상태이며, 이때에는 광소자(PD)로부터 광전 변환된 영상신호(VSIG)가 M1의 소스 단자와 바이어스 회로 CS1 사이에서 CDS 유니트(231)로 출력된다.

상기 CDS 유니트(231)는 각 컬럼의 리셋신호(VRES)에 대한 해당 영상신호(VSIG)의 차이에 해당하는 변조 신호들을 생성한다. 본 발명에서는, 상기 CDS 유니트(231)가 서브 샘플링 모드에서의 축소 해상도에 대응되는 일정 한세트의 아날로그 영상신호들의 합에 대응되는 아날로그 변조 신호를 생성한다. 이에 따라 상기 디지털 신호 출력 회로(232)는 상기 합에 대응되는 아날로그 변조 신호를 해당 디지털 신호로 변환한다.

도 7은 도 4의 ADC를 구성하는 CDS 유니트(231)의 구체적인 블록도이다. 도 7을 참조하면, 상기 CDS 유니트(231)는 콘트롤러(미도시)의 제어를 받아 각 컬럼에 공통적으로 스위칭하는 스위치들(S2), 콘트롤러(미도시) 및 이전 컬럼의 변조 신호의 제어를 받아 스위칭하는 스위치들(S11, S12, S13,...), 및 각 컬럼의 변조 신호를 생성하는 CDS 회로들(241, 242, 243,...)을 포함한다.

상기 스위치 S2는 콘트롤러(미도시)의 제어 신호에 따라 스위칭하여, 램프신호(VRAMP)를 상기 CDS 회로들(241, 242, 243,...)로 출력한다. 상기 스위치들 S11, S12, S13,...은 콘트롤러(미도시)의 제어 신호에 따라 스위칭하여, APS 어레이(210)의 선택된 행의 각 컬럼에서 생성되는 리셋신호(VRES) 및 영상신호(VSIG)를 상기 CDS 회로들(241, 242, 243,...)로 출력한다.

상기 CDS 회로들(241, 242, 243,...) 각각은 제1 커패시터(C1), 제2 커패시터(C2), 제3 커패시터(C3), 제1 증폭기(A1), 제2 증폭기(A2), 제3 스위치(S3), 및 제4 스위치(S4)를 포함한다. 상기 제1 커패시터(C1)는 상기 APS 어레이(210)로부터의 상기 리셋신호(VRES) 및 영상신호(VSIG)를 전달하는 스위치(S11, S12, S13, 또는 S14)의 출력단과 상기 제1 증폭기(A1) 입력 노드(VIN1, VIN2, VIN3, 또는 VIN4) 사이에 접속된다. 상기 제2 커패시터(C2)는 상기 램프신호(VRAMP)를 전달하는 스위치(S2)의 출력단과 상기 스위치(S11, S12, S13, 또는 S14)의 출력단 사이에 접속된다. 상기 제3 커패시터(C3)는 상기 제1 증폭기(A1) 출력단과 상기 제2 증폭기(A2) 입력단 사이에 접속된다. 상기 제1 증폭기(A1)는 입력되는 신호를 기준레벨(VREF)과 비교하여 비교 결과를 증폭한다. 상기 제2 증폭기(A2)는 입력되는 신호가 안정화되도록 증폭한다. 상기 제3 스위치(S3) 및 상기 제4 스위치(S4)는 상기 제1 증폭기(A1) 및 상기 제2 증폭기(A2) 각각의 입력단과 출력단 사이에 접속되고, 상기 APS 어레이(210)로부터의 상기 리셋신호(VRES)가 상기 스위치들(S11, S12, S13,...)을 통하여 전달될 때, 단락되어 증폭기들(A1, A2)을 리셋시킨다. 상기 제3 커패시터(C3), 상기 제2 증폭기(A2), 및 상기 제4 스위치(S4)는 상기 제1 증폭기(A1)의 출력신호를 안정화시키기 위한 것으로서 이는 옵션(optional) 사항이다.

도 7에는 1/4 축소 해상도를 위한 서브 샘플링 모드를 실현하기 위하여 동색 컬럼(홀수 컬럼 또는 짝수 컬럼) 4개씩의 CDS 회로들(241, 242, 243, 244)이 한 세트를 구성하는 CDS 유니트(231)가 도시되어 있다. 도 7에서, 1/4 축소 해상도를 위 한 한세트의 CDS 회로들(241, 242, 243, 244) 만 도시되었고, 4 컬럼씩의 다른 CDS 회로 세트들은 생략되었다. 생략된 다른 세트들의 동작은 상기 한세트의 CDS 회로들(241, 242, 243, 244)의 동작과 같다. 이외에도, 1/2 축소 해상도를 위해서는 2 컬럼의 해당 CDS 회로들이 한 세트로 구성되고, 이외에도 1/3, 1/5, 1/6 등의 축소 해상도를 위하여 다양한 형태로 CDS 회로의 세트가 구성될 수 있다.

상기 CDS 회로들(241, 242, 243, 244)에서, 상기 제3 스위치(S3)가 턴온될 때, 상기 APS 어레이(210)로부터의 상기 리셋신호(VRES)가 상기 스위치(S11, S12, S13 또는 S14)를 통하여 상기 제1 커패시터(C1)로 전달된다. 또한, 상기 제3 스위치(S3)가 턴오프될 때, 상기 APS 어레이(210)로부터의 상기 영상신호(VSIG)가 상기 스위치(S11, S12, S13 또는 S14)를 통하여 상기 제1 커패시터(C1)로 전달된다. 이에 따라, 상기 CDS 회로들(241, 242, 243, 244)은 각 컬럼의 상기 리셋신호(VRES)에 대한 상기 영상신호(VSIG)의 차이를 생성하고, 상기 생성된 차이가 상기 램프신호(VRES)에 따라 상기 기준레벨(VREF)에 도달할 때 액티브되는 변조 신호들(OUT1, OUT2, OUT3, OUT4)을 생성한다.

본 발명에서 서브 샘플링 모드가 아닌 통상 모드에서는 상기 스위치들(S11, S12, S13, S14)이 콘트롤러(미도시)의 제어 신호를 받아 개별적으로 동작한다. 이에 따라 통상 모드에서 상기 CDS 회로들(241, 242, 243, 244)은 변조 신호들 OUT1, OUT2, OUT3, OUT4을 생성한다. 상기 디지털 신호 출력 회로(232)는 상기 생성된 아날로그 변조 신호들(OUT1, OUT2, OUT3, OUT4)을 해당 디지털 신호들로 변환한다.

그러나, 상기 본 발명의 서브 샘플링 모드에서는, 상기 한 세트의 CDS 회로 들(241, 242, 243, 244)의 동작에 의하여, 상기 각 컬럼의 영상신호들의 합에 대응되는 아날로그 변조 신호가 생성된다. 즉, 상기 스위치들(S11, S12, S13, S14)은 통상 모드에서와 다르게 동작한다. APS 어레이(210)로부터 영상신호(VSIG)를 받기 시작할 때, 상기 스위치들(S11, S12, S13, S14)은 모두 턴온(turn on)되지만, 상기 스위치 S12는 상기 CDS 회로 241에서 생성되는 변조 신호(OUT1)의 제어를 받고, 상기 스위치 S13은 상기 CDS 회로 242에서 생성되는 변조 신호(OUT2)의 제어를 받으며, 상기 스위치 S14는 상기 CDS 회로 243에서 생성되는 변조 신호(OUT3)의 제어를 받는다. 이에 따라, 상기 CDS 회로 244에서 생성되는 변조 신호(OUT4)에는 4 컬럼의 영상신호들의 합을 반영한 아날로그 변조 신호가 생성된다. 상기 디지털 신호 출력 회로(232)는 상기 4 컬럼의 영상신호들의 합이 반영된 상기 아날로그 변조 신호를 해당 디지털 신호로 변환한다. 이에 따라 1/4 축소 해상도를 위한 서브 샘플링을 실현할 수 있다.

도 8의 타이밍도를 참조하여, 도 7의 CDS 유니트(231)의 동작을 좀더 자세히 설명한다. 도 9는 도 7의 CDS 유니트(231)에서 컬럼간 아날로그 신호 합을 설명하기 위한 타이밍도이다.

도 8을 참조하면, (1)의 시점에서, 각 컬럼의 리셋신호(VRES)를 샘플링하기 위하여, 상기 스위치들 S11, S12, S13, S14는 모두 턴온된다. 이때, 커패시터들(C1, C2, C3) 및 증폭기들(A1, A2)의 리셋을 위하여 상기 스위치들 S2, S3, 및 S4도 턴온된다. 이에 따라, 상기 CDS 회로들(241, 242, 243, 244)은 동색 4 컬럼들에서 한 세트의 리셋신호들을 수신하여 해당 전하를 커패시터 C1에 저장한다.

다음에, (2)의 시점에서는 상기 한 세트의 리셋신호들을 생성한 픽셀들로부터 영상신호들을 샘플링하기 위하여, 상기 스위치들 S2, S11, S12, S13, S14가 다시 턴온된다. 이에 따라, 상기 커패시터 C1에는 리셋신호(VRES)에 대한 영상신호(VSIG)의 차이에 대응되는 전하가 저장된다.

리셋신호(VRES)와 영상신호(VSIG)가 상기 CDS 회로들(241, 242, 243, 244)에 수신되어, 상기 커패시터 C1에 리셋신호(VRES)에 대한 영상신호(VSIG)의 차이에 대응되는 전하가 저장되면, 그 후 (3)의 시점에서 상기 램프신호(VRES)가 액티브되어 일정레벨까지 서서히 상승한다. 상기 CDS 회로들(241, 242, 243, 244) 각각의 제1 증폭기(A1)는 상기 스위치 S2를 통하여 전달되는 램프신호(VRES)에 따라 상기 제1 증폭기(A1) 입력단들 VIN1, VIN2, VIN3, VIN4의 레벨이 상기 기준레벨(VREF)에 도달할 때 액티브되는 해당 컬럼의 변조 신호를 생성한다(도 9 참조).

그러나, 상기 CDS 회로들(241, 242, 243, 244) 각각의 제1 증폭기들이 모두 동시에 상기 램프신호(VRES)에 따라 상승되는 전압을 출력하지 않는다. 왜냐하면, 상기 스위치들 S11, S12, S13, S14가 턴오프되는 시점이 모두 다르기 때문이다. 먼저, (3)의 시점에서 스위치 S11은 턴오프되어 있고, 이에 따라 상기 스위치 S2를 통하여 전달되는 램프신호(VRES)에 따라, 리셋신호(VRES)에 대한 영상신호(VSIG)의 차이에 대응되는 값을 가지는 제1 증폭기(A1) 입력단 VIN1의 레벨도 서서히 상승한다. 상기 CDS 회로 241의 제1 증폭기(A1)은 입력단 VIN1의 레벨과 상기 기준레벨(VREF)을 비교하고, 입력단 VIN1의 레벨이 상기 기준레벨(VREF)에 도달할 때(T1) 액티브되는 (N+1) 컬럼의 변조 신호(OUT1)를 생성한다.

이에 따라, 상기 스위치 S12는 상기 CDS 회로 241에서 생성되는 (N+1) 컬럼의 변조 신호(OUT1)가 액티브될 때(T1) 턴오프된다. 이에 따라, 상기 CDS 회로 242의 제1 증폭기(A1)가 상기 스위치 S2를 통하여 전달되는 램프신호(VRES)에 따라, 상기 제1 증폭기(A1) 입력단 VIN2의 레벨이 상기 기준레벨(VREF)에 도달할 때(T2) 액티브되는 (N+3) 컬럼의 변조 신호(OUT2)를 생성한다.

다음에, 상기 스위치 S13은 상기 CDS 회로 242에서 생성되는 (N+3) 컬럼의 변조 신호(OUT2)가 액티브될 때(T2) 턴오프된다. 이에 따라, 상기 CDS 회로 243의 제1 증폭기(A1)가 상기 스위치 S2를 통하여 전달되는 램프신호(VRES)에 따라, 상기 제1 증폭기(A1) 입력단 VIN3의 레벨이 상기 기준레벨(VREF)에 도달할 때(T3) 액티브되는 (N+5) 컬럼의 변조 신호(OUT3)를 생성한다. 또한, 상기 스위치 S14는 상기 CDS 회로 243에서 생성되는 (N+5) 컬럼의 변조 신호(OUT2)가 액티브될 때(T3) 턴오프된다. 이에 따라, 상기 CDS 회로 244의 제1 증폭기(A1)가 상기 스위치 S2를 통하여 전달되는 램프신호(VRES)에 따라, 상기 제1 증폭기(A1) 입력단 VIN4의 레벨이 상기 기준레벨(VREF)에 도달할 때(T4) 액티브되는 (N+7) 컬럼의 변조 신호(OUT4)를 생성한다.

이와 같이, 상기 CDS 회로들(241, 242, 243, 244)은 이전 변조 신호의 액티브에 의하여 다음의 변조 신호를 액티브시켜서 상기 한 세트의 리셋신호들 각각에 대한 상기 한 세트의 영상신호들 각각의 차이에 해당하는 한 세트의 변조 신호들을 생성한다. 서브 샘플링 모드에서는, 상기 CDS 회로들(241, 242, 243, 244)에서 생성되는 한 세트의 변조 신호들이 모두 디지털로 변환되지 않는다. 다만, 상기 CDS 회로 244에서 생성되는 변조 신호(OUT4)에는 4 컬럼의 영상신호들의 합이 반영되어 있고, 상기 디지털 신호 출력 회로(232)는 상기 합이 반영된 아날로그 변조 신호(OUT4)만을 해당 디지털 신호로 변환한다. 이에 따라 1/4 축소 해상도를 위한 서브 샘플링을 실현할 수 있다.

도 10은 도 4의 아날로그-디지털 변환부(230)를 구성하는 디지털 신호 출력 회로(232)의 구체적인 블록도이다. 도 10을 참조하면, 상기 디지털 신호 출력 회로(232)는 카운터(251) 및 래치회로(252)를 포함한다. 상기 카운터(251)는 상기 램프신호(VRAMP)가 상승할 때, 카운팅을 시작하여 CDS 회로에서 생성되는 변조신호의 논리 상태가 변동되는 시간에 해당하는 카운트 값을 상기 래치회로(252)로 출력하고, 상기 래치회로(252)는 상기 카운터(251)로부터 받는 해당 디지털 값을 저장하고 출력한다. 특히, 본 발명에서 서브 샘플링 모드 실현을 위하여, 상기 디지털 신호 출력 회로(232)는 서브 샘플링을 위한 한 세트의 변조 신호들(OUT1~OUT4) 중 이전 변조 신호의 액티브에 의하여 마지막으로 액티브되는 변조 신호(OUT4)의 논리 상태 변동 시점을 기반으로 해당 디지털 신호를 생성한다. 이때, 위의 설명에서와 같이, 상기 변조 신호(OUT4)의 논리 상태 변동 시점에는 상기 한세트의 리셋신호들에 대한 상기 한세트의 영상신호들의 아날로그 차이들 모두의 합이 반영되어 있음을 알 수 있다.

이와 같은 상기 CDS 유니트(231)의 기본 동작을 응용하여, N×N 동색 픽셀들로부터의 아날로그 영상신호들이나 디지털 영상신호들의 합산을 통하여 영상신호의 반영률을 증가시킴으로써 SNR 왜곡을 더욱 줄일 수 있다.

예를 들어, N×N 동색 픽셀들로부터의 영상신호들의 아날로그적 합산을 반영하기 위하여, 상기 CDS 유니트(231)는, 선택된 어느 한 행의 동색 컬럼에서 생성되는 한세트의 리셋신호들 또는 영상신호들 수 만큼의 이웃하는 동일 패턴 행들에 대하여, 각 해당 행에 대한 변조 신호 세트를 생성할 수 있다. 이때, 상기 CDS 유니트(231)는 상기 생성된 변조 신호 세트들 각각에서, 도 8 및 도 9와 같이 마지막으로 액티브되는 변조 신호들(OUT4)의 펄스 폭들을 아날로그적으로 합산할 수 있다. 이와 같이 생성된 상기 합산 값이 디지털 신호 출력 회로(232)에서 해당 디지털 신호로 변환되도록 한다면, N×N 동색 픽셀들로부터의 영상신호들을 반영하여 1/N 축소 해상도를 위한 서브 샘플링 모드를 실현할 수 있다.

또한, 예를 들어, N×N 동색 픽셀들로부터의 영상신호들의 디지털적 합산을 반영하기 위하여, 디지털 신호 출력 회로(232)는 선택된 어느 한 행의 동색 컬럼에서 생성되는 한세트의 리셋신호들 또는 상기 영상신호들 수 만큼의 이웃하는 동일 패턴 행들에 대한 변조 신호 세트들 각각에서 마지막으로 액티브되는 변조 신호들(OUT4)에 대응되는 디지털 신호들을 생성하고 저장할 수 있다. 이때, 상기 디지털 신호 출력 회로(232)가 상기 마지막 변조 신호들(OUT4)에 대한 디지털 신호들을 합산하여 출력한다면, N×N 동색 픽셀들로부터의 영상신호들을 반영하여 1/N 축소 해상도를 위한 서브 샘플링 모드를 실현할 수 있다.

위에서 기술한 바와 같이, 본 발명의 다른 실시예에 따른 CIS형 고체 촬상 소자(200)에서는, CDS 유니트(231)가 APS 어레이(210)의 이웃하는 동색 컬럼들에서 한 세트의 리셋신호들을 수신하고, 상기 리셋신호들을 생성한 픽셀들로부터 한 세 트의 영상신호들을 수신하여, 상기 리셋신호들 각각에 대한 상기 영상신호들 각각의 차이에 해당하는 한 세트의 변조 신호들을 생성한다. 상기 한 세트의 변조 신호들은 이전 변조 신호의 액티브에 의하여 다음의 변조 신호가 액티브되는 신호들이고, 디지털 신호 출력 회로(232)는 상기 한 세트의 변조 신호들 중 마지막으로 액티브되는 변조 신호의 논리 상태 변동 시점을 기반으로 해당 디지털 신호를 생성한다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 CIS 형 고체 촬상 소자에서는, 버려지는 영상신호 없이, CCD에서의 전하 합산과 유사한 방식으로 모든 행 또는 열의 영상신호를 활용하여 서브 샘플링 모드 구동이 가능하므로, 영상신호 크기가 증대되어 SNR 왜곡을 줄이고, 디스플레이 상에서 나타나는 엘리어싱 노이즈를 저감할 수 있다. 따라서, 휴대폰 카메라, 또는 디지털 스틸 카메라와 같은 모바일 용 소용 시스템의 CIS에 적용하여, 동영상 디스플레이 또는 프리뷰 등에서 서브 샘플링의 디스 플레이 품질을 개선할 수 있는 효과가 있다.

Claims

2차원 행렬형태로 픽셀들이 배열되어 있고, 선택된 행에서 각 컬럼의 리셋신호와 영상신호를 생성하는 APS(Active Pixel Sensor) 어레이;

서브 샘플링 모드에서, 이웃하는 동색 컬럼들에서 한 세트의 리셋신호들을 수신하고, 상기 리셋신호들을 생성한 픽셀들로부터 한 세트의 영상신호들을 수신하며, 이전 변조 신호의 액티브에 의하여 다음의 변조 신호를 액티브시켜서 상기 리셋신호들 각각에 대한 상기 영상신호들 각각의 차이에 해당하는 한 세트의 변조 신호들을 생성하는 CDS(Correlated Double Sampling) 유니트; 및

서브 샘플링 모드에서, 상기 한 세트의 변조 신호들 중 이전 변조 신호의 액티브에 의하여 마지막으로 액티브되는 변조 신호를 그에 상응하는 디지털 값으로 변환하여 출력하는 디지털 신호 출력 회로를 구비하는 것을 특징으로 하는 고체 촬상 소자.
제 1항에 있어서, 상기 마지막으로 액티브되는 변조 신호의 논리 상태 변동 시점은 상기 한 세트의 리셋신호들에 대한 상기 한 세트의 영상신호들의 아날로그 차이들 모두의 합에 대응되는 것을 특징으로 하는 고체 촬상 소자.
제 1항에 있어서, 상기 CDS 유니트는,

리셋신호에 대한 영상신호의 차이 하나가 램프신호에 따라 기준레벨에 도달할 때 액티브되는 해당 컬럼의 변조 신호를 생성하고,

다음의 이웃하는 동색 컬럼에서의 리셋신호에 대한 영상신호의 차이가 상기 생성된 변조 신호의 액티브에 의하여 상기 램프신호에 따라 상기 기준레벨에 도달할 때 액티브되는 해당 컬럼의 변조 신호를 생성하는 것을 특징으로 하는 고체 촬상 소자.
제 1항에 있어서, 상기 CDS 유니트는,

상기 리셋신호들 또는 상기 영상신호들 수 만큼의 이웃하는 동일 패턴 행들에 대하여, 각 세트의 변조 신호들을 생성하고 상기 변조 신호 세트들에서 마지막으로 액티브되는 변조 신호들의 펄스 폭들을 합산하며,

상기 디지털 신호 출력 회로는,

상기 합산 값을 기반으로 해당 디지털 신호를 생성하는 것을 특징으로 하는 고체 촬상 소자.
제 1항에 있어서, 상기 디지털 신호 출력 회로는,

상기 리셋신호들 또는 상기 영상신호들 수 만큼의 이웃하는 동일 패턴 행들에 대한 각 세트의 변조 신호들에서 마지막으로 액티브되는 변조 신호들로부터 생성된 디지털 신호들을 합산하는 것을 특징으로 하는 고체 촬상 소자.
제 1항에 있어서, 상기 고체 촬상 소자는,

CIS 형인 것을 특징으로 하는 고체 촬상 소자.
제 1항에 있어서, 상기 APS 어레이는,

베이어 패턴의 픽셀 구조를 가지는 것을 특징으로 하는 고체 촬상 소자.
제 1항에 있어서, 상기 CDS 유니트는,

램프신호를 전달하는 제1 스위치;

상기 리셋신호 및 상기 영상신호를 전달하는 제2 스위치; 및

상기 리셋신호에 대한 상기 영상신호의 차이를 생성하고, 상기 생성된 차이가 상기 램프신호에 따라 기준레벨에 도달할 때 액티브되는 변조 신호를 생성하는 CDS 회로를 각 컬럼마다 구비하고,

상기 제2 스위치는 이전 컬럼에서 생성되는 상기 변조 신호가 액티브될 때 턴오프되는 것을 특징으로 하는 고체 촬상 소자.
제 8항에 있어서, 상기 CDS 회로는,

상기 제2 스위치의 출력단과 제1 노드 사이에 접속된 제1 커패시터;

상기 제2 스위치의 출력단과 상기 제1 스위치의 출력단 사이에 접속된 제2 커패시터;

상기 제1 노드의 신호를 상기 기준레벨과 비교하여 비교 결과를 증폭하는 증폭기; 및

상기 제1 노드와 상기 증폭기 출력단 사이에 접속된 제3 스위치를 구비하고,

상기 제3 스위치가 턴온될 때 상기 리셋신호가 상기 제1 커패시터로 전달되고, 상기 제3 스위치가 턴오프될 때 상기 영상신호가 상기 제1 커패시터로 전달되 것을 특징으로 하는 고체 촬상 소자.
2차원 행렬형태로 픽셀들이 배열되어 있는 APS 어레이에서, 선택된 행으로부터 각 컬럼의 리셋신호와 영상신호를 생성하는 단계;

이웃하는 동색 컬럼들에서 한 세트의 리셋신호들을 수신하는 단계;

상기 리셋신호들을 생성한 픽셀들로부터 한 세트의 영상신호들을 수신하는 단계;

서브 샘플링 모드에서, 이전 변조 신호의 액티브에 의하여 다음의 변조 신호를 액티브시켜서 상기 리셋신호들 각각에 대한 상기 영상신호들 각각의 차이에 해당하는 한 세트의 변조 신호들을 생성하는 단계; 및

서브 샘플링 모드에서, 상기 한 세트의 변조 신호들 중 이전 변조 신호의 액티브에 의하여 마지막으로 액티브되는 변조 신호를 그에 상응하는 디지털 값으로 변환하여 출력하는 단계를 구비하는 것을 특징으로 하는 고체 촬상 소자 구동 방법.
제 10항에 있어서, 상기 마지막으로 액티브되는 변조 신호의 논리 상태 변동 시점은 상기 한 세트의 리셋신호들에 대한 상기 한 세트의 영상신호들의 아날로그 차이들 모두의 합에 대응되는 것을 특징으로 하는 고체 촬상 소자 구동 방법.
제 10항에 있어서, 상기 한 세트의 변조 신호들 생성 단계는,

리셋신호에 대한 영상신호의 차이 하나가 램프신호에 따라 기준레벨에 도달할 때 액티브되는 해당 컬럼의 변조 신호를 생성하는 단계; 및

다음의 이웃하는 동색 컬럼에서의 리셋신호에 대한 영상신호의 차이가 상기 생성된 변조 신호의 액티브에 의하여 상기 램프신호에 따라 상기 기준레벨에 도달할 때 액티브되는 해당 컬럼의 변조 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 소자 구동 방법.
제 10항에 있어서, 상기 고체 촬상 소자 구동 방법은,

상기 리셋신호들 또는 상기 영상신호들 수 만큼의 이웃하는 동일 패턴 행들에 대하여, 각 세트의 변조 신호들을 생성하는 단계;

상기 변조 신호 세트들에서 마지막으로 액티브되는 변조 신호들의 펄스 폭들을 합산하는 단계; 및

상기 합산 값을 기반으로 해당 디지털 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 소자 구동 방법.
제 10항에 있어서, 상기 고체 촬상 소자 구동 방법은,

상기 리셋신호들 또는 상기 영상신호들 수 만큼의 이웃하는 동일 패턴 행들에 대한 각 세트의 변조 신호들에서 마지막으로 액티브되는 변조 신호들로부터 생성된 디지털 신호들을 합산하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 소 자 구동 방법.
제 10항에 있어서, 상기 고체 촬상 소자는,

CIS 형인 것을 특징으로 하는 고체 촬상 소자 구동 방법.
제 11항에 있어서, 상기 APS 어레이는,

베이어 패턴의 픽셀 구조를 가지는 것을 특징으로 하는 고체 촬상 소자 구동 방법.