JP2004004993A - Liquid crystal device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To realize a liquid crystal device having a non-display area narrowed by optimizing the positions for forming signal input/output terminals which are not used after inspection. <P>SOLUTION: In a substrate AM for a liquid crystal device of a liquid crystal device LP, on the underlayer side of a sealing layer GS, input/output signal terminals XEP<SB>1</SB>, XEP<SB>2</SB>, XEP<SB>3</SB>, XEP<SB>4</SB>, YEP<SB>1</SB>, and YEP for inspection connected to a shift register are formed in the discontinuation parts of the gap control areas 41, 42, 43, 44 formed along the outer circumferential edge of a pixel part 21. <P>COPYRIGHT: (C)2004,JPO

Description

　本発明は液晶装置に関するものである。さらに詳しくは、液晶装置の液晶装置用基板を検査するための信号を入出力するための端子の配置構造に関する。 The present invention relates to a liquid crystal device. More specifically, the present invention relates to an arrangement structure of terminals for inputting and outputting signals for inspecting a liquid crystal device substrate of a liquid crystal device.

　液晶の配向状態などを利用して情報を表示する液晶装置では、画素がマトリクス状に形成された矩形の画素部（画面表示領域）、この画素部の外側領域に形成されたデータ線駆動回路、および同じく画素部の外側領域に形成された走査線駆動回路を備える液晶装置用基板と、この液晶装置用基板に対向配置される対向基板とから概略構成されている。対向基板と液晶装置用基板とは、ギャップ材含有のシール層によって所定のセルギャップを隔てて貼り合わされているとともに、このシール層の内側領域に液晶が封入されている。 In a liquid crystal device that displays information using the orientation state of liquid crystal, a rectangular pixel portion (screen display region) in which pixels are formed in a matrix, a data line driving circuit formed in an outer region of the pixel portion, In addition, the liquid crystal display device includes a liquid crystal device substrate including a scanning line driving circuit formed in an outer region of the pixel portion, and a counter substrate disposed to face the liquid crystal device substrate. The opposing substrate and the liquid crystal device substrate are bonded to each other with a predetermined cell gap separated by a seal layer containing a gap material, and liquid crystal is sealed in an inner region of the seal layer.

　液晶装置用基板の側において、前記の画素部に構成されている画素は、データ線駆動回路および走査線駆動回路からデータ線および走査線を介してそれぞれ供給される画像信号および走査信号に基づいて表示を行う。従って、データ線あるいは走査線にオープンあるいはショートなどの不具合があると、該当する画素全てが表示欠陥となる。 On the side of the liquid crystal device substrate, the pixels formed in the pixel portion are based on image signals and scanning signals supplied from the data line driving circuit and the scanning line driving circuit via the data lines and the scanning lines, respectively. Display. Therefore, if there is a defect such as an open or a short in a data line or a scan line, all the corresponding pixels become display defects.

　そこで、液晶装置用基板には検査回路を形成するとともに、該検査回路との間で検査用信号を入出力するための入出力信号端子を形成しておき、対向基板と液晶装置用基板との貼り合わせ工程を行う前に、これらの入出力信号端子に検査プローブを当ててデータ線や走査線のオープンあるいはショートの検査を行う。このような検査用の入出力信号端子は、従来、表示に寄与しない基板外周側、たとえば、シール層の外周側領域のうち、走査線駆動回路に隣接する領域などに形成されている。 Therefore, an inspection circuit is formed on the liquid crystal device substrate, and input / output signal terminals for inputting / outputting an inspection signal between the inspection circuit and the inspection circuit are formed. Before performing the bonding step, an inspection probe is applied to these input / output signal terminals to inspect the data lines and scanning lines for open or short. Conventionally, such an input / output signal terminal for inspection is formed on the outer peripheral side of the substrate that does not contribute to display, for example, in an outer peripheral side area of the seal layer, an area adjacent to the scanning line driving circuit, or the like.

　しかしながら、従来の液晶装置用基板では、シール層の外周領域には入出力信号端子を配置すべき十分な余裕があったが、表示の高精細化などの要求に対応して、画素数を増やしていくと、走査線駆動回路を形成すべき領域を拡張する必要が生じていく。しかるに従来は、走査線駆動回路に隣接する領域には検査用信号の入出力信号端子が形成されているため、この方向には走査線駆動回路を形成する領域を拡張できないという問題点がある。 However, in the conventional substrate for a liquid crystal device, there was a sufficient margin for arranging the input / output signal terminals in the outer peripheral region of the seal layer, but the number of pixels was increased in response to a demand for higher definition display. As a result, it becomes necessary to expand the area where the scanning line driving circuit is to be formed. However, conventionally, since an input / output signal terminal for a test signal is formed in a region adjacent to the scanning line driving circuit, there is a problem that the region for forming the scanning line driving circuit cannot be expanded in this direction.

　以上の問題点に鑑みて、本発明の課題は、検査終了後には使用することがない検査用の入出力信号端子の形成位置を最適化して、駆動回路を形成すべき領域の拡張を図ることのできる液晶装置を実現することにある。 In view of the above problems, it is an object of the present invention to optimize a formation position of a test input / output signal terminal which is not used after a test is completed, and to expand a region where a drive circuit is to be formed. It is an object of the present invention to realize a liquid crystal device.

　上記課題を解決するために、本発明では、複数の画素からなる画素部と、該画素部を駆動するための駆動回路とを備える液晶装置用基板と、該液晶装置用基板に対向配置される対向基板と、前記画素部の外周縁に沿って、且つ前記対向基板と前記液晶装置用基板との間に形成されたギャップ材含有のシール層とを有する液晶装置であって、前記駆動回路は、前記シール層の外側に設けられ、前記液晶装置用基板には、前記シール層の領域に、前記画素部のコーナー部に途切れ部分をもって当該画素部の外周縁に沿って形成され、前記画素部を構成する材料で形成されたギャップ制御領域と、該ギャップ制御領域の前記途切れ部分に前記駆動回路に接続された検査用端子とを備えていることを特徴とする。 In order to solve the above problem, according to the present invention, a liquid crystal device substrate including a pixel portion including a plurality of pixels, a driving circuit for driving the pixel portion, and a liquid crystal device substrate are disposed to face the liquid crystal device substrate. A liquid crystal device having a counter substrate and a seal layer containing a gap material formed along an outer peripheral edge of the pixel portion and between the counter substrate and the liquid crystal device substrate, wherein the driving circuit is Provided on the outside of the seal layer, the liquid crystal device substrate is formed along the outer peripheral edge of the pixel portion with a break in a corner portion of the pixel portion in the seal layer region, And a test terminal connected to the drive circuit at the discontinuous portion of the gap control region.

　本発明において、検査用端子は、液晶装置の完成後は使用しないので、シール層の領域に形成することにより、デッドスペースであったシール層の形成領域を有効利用できる。従って、検査用端子が占有していた部分を省くことができるので、液晶装置用基板を大型化せずに、かつ、画素部やシール層が占めている部分を縮小することなく、駆動回路の形成領域を拡張することができる。それ故、駆動回路に対してはそれを構成するＴＦＴのチャネル幅の拡張などによる動作速度の向上、あるいは大規模回路の導入などを行うことができる。逆にいえば、検査用の入出力信号端子が従来占有していた部分を省いた分、液晶装置用基板の周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶装置を構成することができる。しかも、検査用端子の形成によって、シール層の形成領域に凹凸が形成されても、これらの検査用端子が形成されているのは、画素部の外周縁に沿って形成されたギャップ制御領域の途切れ部分であるため、液晶装置用基板と対向基板とのセルギャップは、ギャップ制御領域によって高い精度で確保できる。また、検査用端子は最終的にはシール層で覆われ、液晶側や対向基板から完全に絶縁分離された状態になるので、検査用端子を介しての対向基板と液晶装置用基板との間の無用なショートの発生を防止できる。 In the present invention, since the inspection terminal is not used after the completion of the liquid crystal device, by forming it in the region of the seal layer, the formation region of the seal layer which was a dead space can be effectively used. Therefore, the portion occupied by the inspection terminals can be omitted, so that the size of the liquid crystal device substrate is not increased, and the portion occupied by the pixel portion and the seal layer is not reduced, and the driving circuit The formation area can be expanded. Therefore, it is possible to improve the operation speed of the driving circuit by expanding the channel width of the TFT constituting the driving circuit, or to introduce a large-scale circuit. Conversely, the peripheral portion of the substrate for the liquid crystal device can be reduced by eliminating the portion previously occupied by the input / output signal terminals for inspection, so that the peripheral portion has a display area of the same size but has the same size. A narrow liquid crystal device can be formed. In addition, even if irregularities are formed in the formation region of the seal layer due to the formation of the inspection terminals, these inspection terminals are formed only in the gap control region formed along the outer peripheral edge of the pixel portion. Because of the discontinuity, the cell gap between the liquid crystal device substrate and the counter substrate can be secured with high accuracy by the gap control region. In addition, the test terminals are eventually covered with a seal layer and are completely insulated and separated from the liquid crystal side and the counter substrate, so that the space between the counter substrate and the liquid crystal device substrate via the test terminals is provided. Can be prevented from being generated.

　本発明は、検査回路を備え、前記検査回路側のギャップ制御領域と前記駆動回路側のギャップ制御領域との途切れ部分に、前記駆動回路に接続された検査用端子と前記検査回路に接続された検査端子が設けられているとよい。 The present invention includes an inspection circuit, and is connected to the inspection terminal connected to the drive circuit and the inspection circuit at a break between the gap control area on the inspection circuit side and the gap control area on the drive circuit side. An inspection terminal may be provided.

　また、本発明は、検査回路を備え、前記駆動回路に接続された検査用端子が設けられたコーナー部の途切れ部分とは、他のコーナー部の途切れ部分に前記検査回路に接続された検査端子が設けられているとよい。 Further, the present invention includes an inspection circuit provided with an inspection terminal connected to the driving circuit, wherein the interrupted portion of the corner portion provided with the inspection terminal is an inspection terminal connected to the inspection circuit at an interrupted portion of another corner portion. Should be provided.

　特に、前記対向基板には、前記シール層の内周縁に沿って表示画面見切り用のブラックマトリクスが形成され、前記液晶装置用基板側には、前記画素部に対して前記データ線駆動回路とは反対側の領域で前記表示画面見切り用のブラックマトリクスに重なる領域に、検査用端子との間で検査用信号を入出力する検査回路を備えていることが好ましい。このように構成すると、シール層の周辺部分において検査回路が占有していたスペースを省くことができるので、駆動回路の形成領域を拡張することができる。また、表示画面見切り用のブラックマトリクスに重なる領域は、従来、デッドスペースであり、そこに検査回路を形成したので、画素部やシール層が占めている部分を縮小する必要はない。 In particular, a black matrix for parting a display screen is formed on the counter substrate along the inner peripheral edge of the seal layer, and the liquid crystal device substrate side includes the data line driving circuit for the pixel portion. It is preferable that an inspection circuit for inputting / outputting an inspection signal to / from an inspection terminal is provided in an area on the opposite side that overlaps the display screen parting black matrix. With this configuration, the space occupied by the inspection circuit in the peripheral portion of the seal layer can be omitted, so that the formation region of the drive circuit can be expanded. Further, the area overlapping with the black matrix for parting the display screen is a dead space, and the inspection circuit is formed there. Therefore, it is not necessary to reduce the area occupied by the pixel portion and the seal layer.

　また、本発明は、複数の画素からなる画素部と、該画素部を駆動するための駆動回路とを備える液晶装置用基板と、該液晶装置用基板に対向配置される対向基板と、前記画素部の外周縁に沿って、且つ前記対向基板と前記液晶装置用基板との間に形成されたギャップ材含有のシール層とを有する液晶装置であって、前記駆動回路を構成するシフトレジスタ回路は、前記シール層の外側に設けられ、前記液晶装置用基板には、前記シール層の領域に、前記画素部のコーナー部に途切れ部分をもって当該画素部の外周縁に沿って形成され、前記画素部を構成する材料で形成されたギャップ制御領域と、該ギャップ制御領域の前記途切れ部分に前記シフトレジスタ回路に接続された検査用端子とを備えていてもよい。 Further, the present invention provides a liquid crystal device substrate including a pixel portion including a plurality of pixels, a driving circuit for driving the pixel portion, a counter substrate disposed to face the liquid crystal device substrate, and A liquid crystal device having a gap material-containing seal layer formed along the outer peripheral edge of the portion and between the counter substrate and the liquid crystal device substrate, wherein the shift register circuit forming the drive circuit is Provided on the outside of the seal layer, the liquid crystal device substrate is formed along the outer peripheral edge of the pixel portion with a break in a corner portion of the pixel portion in the seal layer region, And a test terminal connected to the shift register circuit at the discontinuous portion of the gap control region.

　添付図面を参照して、本発明の実施の形態について説明する。
（液晶装置の全体構成）
　図１および図２は、それぞれ、本発明を適用した液晶装置の平面図、およびそのＨ−Ｈ′線における断面図である。 Embodiments of the present invention will be described with reference to the accompanying drawings.
(Overall configuration of liquid crystal device)
1 and 2 are a plan view of a liquid crystal device to which the present invention is applied and a cross-sectional view taken along line HH ', respectively.

　これらの図に示すように、液晶装置ＬＰは、後述する画素がマトリクス状に形成された矩形の画素部２１（画面表示領域）、この画素部２１の外側領域に形成されたデータ線駆動回路２２、および同じく画素部２１の両側に形成された一対の走査線駆動回路２３を備える液晶装置用基板ＡＭと、この液晶装置用基板ＡＭに対向配置された対向基板ＯＰとから概略構成されている。図１においては、走査線駆動回路２３が走査線の両端側に形成されているが、片側のみで構成してもよい。また、データ線駆動回路２２はデータ線の片側のみに形成されているが、他端にも形成されている場合もある。 As shown in these figures, the liquid crystal device LP includes a rectangular pixel portion 21 (screen display region) in which pixels to be described later are formed in a matrix, and a data line driving circuit 22 formed in a region outside the pixel portion 21. , And a liquid crystal device substrate AM having a pair of scanning line driving circuits 23 formed on both sides of the pixel portion 21, and an opposing substrate OP disposed opposite to the liquid crystal device substrate AM. In FIG. 1, the scanning line driving circuit 23 is formed on both ends of the scanning line, but may be formed on only one side. The data line drive circuit 22 is formed on only one side of the data line, but may be formed on the other end.

　対向基板ＯＰと液晶装置用基板ＡＭとは、画素部２１とデータ線駆動回路２２および走査線駆動回路２３との間に相当する領域で画素部２１の外周縁に沿って形成されたギャップ材含有のシール層ＧＳによって所定のセルギャップを隔てて貼り合わされているとともに、このシール層ＧＳの内側領域に液晶ＬＣが封入されている。ここで、シール層ＧＳは部分的に途切れているので、この途切れ部分によって、液晶注入口２４１が構成されている。このため、液晶装置ＬＰでは、対向基板ＯＰと液晶装置用基板ＡＭとを貼り合わせた後、シール層ＧＳの内側領域を減圧状態にすれば、液晶注入口２４１から液晶ＬＣを減圧注入でき、液晶ＬＣを封入した後、液晶注入口２４１を封止剤２４２で塞いだ構成になっている。
シール層ＧＳには、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができ、それに配合されるギャップ材としては直径約２μｍ〜約６μｍの円筒や球状のグラスファイバーあるいはガラスビーズなどを用いることができる。 The opposing substrate OP and the liquid crystal device substrate AM include a gap material formed along the outer peripheral edge of the pixel portion 21 in a region corresponding to between the pixel portion 21 and the data line driving circuit 22 and the scanning line driving circuit 23. And a liquid crystal LC is sealed in an inner region of the seal layer GS. Here, since the seal layer GS is partially interrupted, the liquid crystal injection port 241 is formed by the interrupted portion. For this reason, in the liquid crystal device LP, after the opposing substrate OP and the liquid crystal device substrate AM are bonded to each other, if the inner region of the seal layer GS is set to a reduced pressure state, the liquid crystal LC can be injected from the liquid crystal injection port 241 under reduced pressure. After the LC is sealed, the liquid crystal injection port 241 is closed with a sealant 242.
For the sealing layer GS, an epoxy resin or various ultraviolet curable resins can be used, and as a gap material to be mixed therein, a cylindrical or spherical glass fiber or a glass bead having a diameter of about 2 μm to about 6 μm can be used. it can.

　ここで、対向基板ＯＰは液晶装置用基板ＡＭよりも小さいので、液晶装置用基板ＡＭの周辺部分は、対向基板ＯＰの外周縁よりはみ出た状態に貼り合わされる。従って、シール層ＧＳは、対向基板ＯＰからみれば基板外周縁に沿って形成されているが、液晶装置用基板ＡＭからみれば、基板外周縁からかなり内側に形成されている。このシール層ＧＳと基板外周縁との間がいわゆる額縁領域２６であり、この額縁領域２６を利用して、データ線駆動回路２２および走査線駆動回路２３が構成されている。それ故、走査線駆動回路２３およびデータ線駆動回路２２は、対向基板ＯＰの外側に位置しており、対向基板ＯＰとは対向していない。 Here, since the opposing substrate OP is smaller than the liquid crystal device substrate AM, the peripheral portion of the liquid crystal device substrate AM is bonded so as to protrude from the outer peripheral edge of the opposing substrate OP. Therefore, the seal layer GS is formed along the outer peripheral edge of the substrate when viewed from the counter substrate OP, but is formed considerably inside from the outer peripheral edge of the substrate when viewed from the liquid crystal device substrate AM. A portion between the seal layer GS and the outer peripheral edge of the substrate is a so-called frame region 26, and the data line driving circuit 22 and the scanning line driving circuit 23 are configured using the frame region 26. Therefore, the scanning line driving circuit 23 and the data line driving circuit 22 are located outside the opposing substrate OP and do not face the opposing substrate OP.

　液晶装置用基板ＡＭでは、データ線駆動回路２２の側の辺部分には定電源ＶＤＤＸ、ＶＳＳＸ、ＶＤＤＹ、ＶＳＳＹ、変調画像信号（画像信号線ＶＩＤ１〜ＶＩＤ６）、各種信号（スタート信号ＤＹ、クロック信号ＣＬＹ、その反転クロック信号ＣＬＹバー、スタート信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バー）などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の実装端子２５が構成されている。これらの実装端子２５からは、走査線駆動回路２３およびデータ線駆動回路２２を駆動するためのアルミニウム膜等の低抵抗な金属膜や金属シリサイド膜からなる複数の信号配線２８がそれぞれ引き回され、これらの信号配線２８はシール層ＧＳより基板外周側を通っている。また、画素部２１を挟んで対向する一対の走査線駆動回路２３同士を電気的に接続する信号配線２９も、画素部２１に対してデータ線駆動回路２２が形成されている側とは反対側領域においてシール層ＧＳより基板外周側を通っている。なお、液晶装置用基板ＡＭと対向基板ＯＰとの間では、実装端子２５から外部入力される対向電極電位ＬＣＣＯＭが上下導通材３１を介して対向基板ＯＰに供給されている。 In the liquid crystal device substrate AM, the constant power supplies VDDX, VSSX, VDDY, VSSY, modulated image signals (image signal lines VID1 to VID6), various signals (start signal DY, clock signal) are provided on the side portion on the side of the data line drive circuit 22. CLY, an inverted clock signal CLY bar thereof, a start signal DX, clock signals CLX1 to CLX4, and inverted clock signals CLX1 to CLX4 bars) to which a metal film such as an aluminum film, a metal silicide film, an ITO film or the like is inputted. A large number of mounting terminals 25 made of the conductive film are formed. From these mounting terminals 25, a plurality of signal wirings 28 made of a low-resistance metal film such as an aluminum film or a metal silicide film for driving the scanning line driving circuit 23 and the data line driving circuit 22 are routed, respectively. These signal wires 28 pass through the outer peripheral side of the substrate from the seal layer GS. Further, the signal wiring 29 electrically connecting the pair of scanning line driving circuits 23 opposed to each other with the pixel portion 21 interposed therebetween is also on the opposite side of the pixel portion 21 from the side where the data line driving circuit 22 is formed. In the region, it passes through the outer peripheral side of the substrate from the seal layer GS. In addition, between the liquid crystal device substrate AM and the opposing substrate OP, the opposing electrode potential LCCOM externally input from the mounting terminal 25 is supplied to the opposing substrate OP via the vertical conductive material 31.

　対向基板ＯＰには、液晶装置用基板ＡＭの側に形成されている各画素の画素電極に対して液晶ＬＣを挟んで対向する共通電極５１と、各画素を囲むように形成されたブラックマトリクスＢＭ１とが形成されている。また、対向基板ＯＰには、シール層ＧＳの内周縁に沿って表示画面見切り用のブラックマトリクスＢＭ２も形成されている。
（液晶装置用基板および画素部の構成）
　図３は、本形態の液晶装置に用いられる駆動回路内蔵型の液晶装置用基板のブロック図である。 The opposing substrate OP has a common electrode 51 opposed to a pixel electrode of each pixel formed on the side of the liquid crystal device substrate AM with the liquid crystal LC interposed therebetween, and a black matrix BM1 formed so as to surround each pixel. Are formed. In addition, a black matrix BM2 for parting the display screen is formed on the counter substrate OP along the inner peripheral edge of the seal layer GS.
(Configuration of substrate for liquid crystal device and pixel section)
FIG. 3 is a block diagram of a liquid crystal device substrate with a built-in drive circuit used in the liquid crystal device of the present embodiment.

　図３からわかるように、液晶装置用基板ＡＭでは、透明基板の上に複数の走査線Ｙ（Ｙ1 、Ｙ2 ・・・）と複数のデータ線Ｘ（Ｘ1 、Ｘ2 ・・・）とによって複数の画素ＰＸがマトリクス状に構成されている。 As can be seen from FIG. 3, in the liquid crystal device substrate AM, a plurality of scanning lines Y (Y 1 , Y 2 ...) And a plurality of data lines X (X 1 , X 2. Thus, a plurality of pixels PX are formed in a matrix.

　いずれの画素ＰＸも、それを取り出して図４および図５に示すように、走査線Ｙおよびデータ線Ｘに接続する画素スイッチング用の薄膜トランジスタ（以下、ＴＦＴという。）ＴＦＴ６０が形成されている。このＴＦＴ６０のドレイン電極は、対向基板ＯＰの対向電極５１との間に液晶ＬＣを挟んで液晶セルを構成する画素電極９ａである。なお、液晶セルに対しては、前段の走査線や容量線３ｄを利用して保持容量ＣＡＰが構成されている。 4) Each pixel PX is taken out, and as shown in FIGS. 4 and 5, a pixel switching thin film transistor (hereinafter, referred to as TFT) TFT 60 connected to the scanning line Y and the data line X is formed. The drain electrode of the TFT 60 is the pixel electrode 9a that forms a liquid crystal cell with the liquid crystal LC interposed between the TFT 60 and the counter electrode 51 of the counter substrate OP. Note that, for the liquid crystal cell, a storage capacitor CAP is configured using the scanning line and the capacitor line 3d in the preceding stage.

　画素スイッチング用のＴＦＴ６０は、図５および図１４（Ｄ）からわかるように、走査線Ｙの一部であるゲート電極３ａと、データ線Ｘとしてのソース電極６ａに第１の層間絶縁膜４の第１のコンタクトホール５ａを介して電気的に接続するソース領域１ｂ、１ｄと、第１の層間絶縁膜４およびこの第１の層間絶縁膜４の上層側の第２の層間絶縁膜７に形成された第２のコンタクトホール８ａを介してＩＴＯ膜からなる画素電極９ａが電気的に接続するドレイン領域１ｃ、１ｅとを備えている。
（駆動回路の構成）
　再び図３において、液晶装置用基板ＡＭに構成されているデータ線駆動回路２２は、Ｘ側シフトレジスタ回路２２１、バッファ回路２２２、Ｘ側シフトレジスタ回路２２１からバッファ回路２２２を介して出力された信号に基づいて動作するＴＦＴからなるアナログスイッチＳ1 、Ｓ2 、Ｓ3 ・・・を備えるサンプルホールド回路２２４、および６相に展開された各画像信号に対応する６本の画像信号線ＶＩＤ１〜ＶＩＤ６が構成されている。 As can be seen from FIGS. 5 and 14 (D), the pixel switching TFT 60 includes a gate electrode 3a which is a part of the scanning line Y and a source electrode 6a serving as the data line X, which is formed of the first interlayer insulating film 4. Source regions 1b and 1d electrically connected via first contact holes 5a are formed in first interlayer insulating film 4 and second interlayer insulating film 7 on the upper side of first interlayer insulating film 4. And a drain region 1c, 1e to which a pixel electrode 9a made of an ITO film is electrically connected via the formed second contact hole 8a.
(Configuration of drive circuit)
Referring to FIG. 3 again, the data line driving circuit 22 formed on the liquid crystal device substrate AM includes an X-side shift register circuit 221, a buffer circuit 222, and a signal output from the X-side shift register circuit 221 via the buffer circuit 222. analog switches S 1 consisting of TFT that operates based on, S 2, S 3 sample-and-hold circuit 224 comprises a., and six corresponding to the image signal expanded in six phases of the image signal line VID1~VID6 Is configured.

　図６は、図３に示す液晶装置用基板に構成した検査回路などの等価回路図、図７は、液晶装置用基板に構成したデータ線駆動回路で生成されるパルスのタイミングチャート図である。 FIG. 6 is an equivalent circuit diagram of an inspection circuit and the like formed on the liquid crystal device substrate shown in FIG. 3, and FIG. 7 is a timing chart of pulses generated by the data line driving circuit formed on the liquid crystal device substrate.

　図６に示すように、データ線駆動回路２２のＸ側シフトレジスタ回路２２１は、たとえば、共通のスタート信号ＤＸが各系列毎に入力される４系列で構成されており、各段は１つの転送用のインバータ２２６と、転送用のクロックドインバータ２２７と、帰還用のクロックドインバータ２２８とから構成され、スタティック型の構成をとる。帰還用のクロックドインバータ２２８がないダイナミック型の構成をとってもかまわない。また、クロックドインバーター２２７、２２８をトランスミッションゲートとインバータで構成しても良いことは言うまでもない。ここで、Ｘ側シフトレジスタ回路２２１には、図１を参照して説明したように、実装端子２５を介して外部からスタート信号ＤＸが供給されるとともに、各段のクロックドインバータ２２７、２２８には、クロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーが供給される。従って、図７に示すように、Ｘ側シフトレジスタ回路２２１では、スタート信号ＤＸが入力された以降、わずかに位相のずれたクロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーの立ち上がりエッジに同期して、信号がシフトしていき、シフト信号（サンプルホールド回路２２４のアナログスイッチＳ1 、Ｓ2 、Ｓ3 ・・・を駆動するためのビット信号Ｑ1 、Ｑ2 、Ｑ3 ・・・）が生成され、出力されていく。そして、図３において、Ｘ側シフトレジスタ回路２２１からバッファ回路２２２を介してサンプルホールド回路２２４に位相がわずかにずれたビット信号Ｑ1 、Ｑ2 、Ｑ3 ・・・が出力されると、このビット信号Ｑ1 、Ｑ2 、Ｑ3 ・・・に基づいて、各アナログスイッチＳ1 、Ｓ2 、Ｓ3 ・・・が動作する。その結果、画像信号線ＶＩＤ１〜ＶＩＤ６を介して供給される変調画像信号は、所定のタイミングでデータ線Ｘ1 、Ｘ2 、Ｘ3 ・・・に取り込まれ、走査線Ｙ1 、Ｙ2 、Ｙ3 ・・・に介して供給される走査信号により選択された各画素ＰＸに保持されることになる。 As shown in FIG. 6, the X-side shift register circuit 221 of the data line driving circuit 22 is composed of, for example, four series in which a common start signal DX is input for each series, and each stage has one transfer. 226, a clocked inverter 227 for transfer, and a clocked inverter 228 for feedback, and has a static configuration. A dynamic configuration without the clocked inverter 228 for feedback may be adopted. Needless to say, the clocked inverters 227 and 228 may be composed of a transmission gate and an inverter. Here, as described with reference to FIG. 1, the X-side shift register circuit 221 is supplied with the start signal DX from the outside via the mounting terminal 25, and supplies the clocked inverters 227 and 228 of each stage. Are supplied with clock signals CLX1 to CLX4 and inverted clock signals CLX1 to CLX4. Therefore, as shown in FIG. 7, in the X-side shift register circuit 221, after the start signal DX is inputted, the clock signals CLX1 to CLX4 having slightly shifted phases and the rising edges of the inverted clock signals CLX1 to CLX4 are obtained. The signals shift in synchronization with the edges, and the shift signals (bit signals Q 1 , Q 2 , Q 3 ... For driving the analog switches S 1 , S 2 , S 3 ... Of the sample and hold circuit 224).・ ・) Are generated and output. In FIG. 3, when bit signals Q 1 , Q 2 , Q 3, ... Having slightly shifted phases are output from the X-side shift register circuit 221 to the sample hold circuit 224 via the buffer circuit 222, Each of the analog switches S 1 , S 2 , S 3 ... Operates based on the bit signals Q 1 , Q 2 , Q 3 . As a result, the modulated image signals supplied via the image signal lines VID1 to VID6 are taken into the data lines X 1 , X 2 , X 3 ... At a predetermined timing, and the scanning lines Y 1 , Y 2 , Y Are held in each pixel PX selected by the scanning signal supplied through 3 .

　走査線駆動回路部２３でも、同様に、スタート信号ＤＹ、クロック信号ＣＬＹ、およびその反転クロック信号ＣＬＹバーに基づいてシフト信号（走査信号）を生成、出力していくＹ側シフトレジスタ２３１が構成されている。
（ギャップ制御領域の構成）
　図８および図９はそれぞれ、図１に示す液晶装置のコーナー部分付近ＡＡの拡大図、およびコーナー部分付近ＢＢの拡大図である。 Similarly, the scanning line driving circuit unit 23 also includes a Y-side shift register 231 that generates and outputs a shift signal (scanning signal) based on the start signal DY, the clock signal CLY, and the inverted clock signal CLY bar. ing.
(Configuration of the gap control area)
8 and 9 are an enlarged view of an area AA near a corner and an enlarged view of an area BB near a corner of the liquid crystal device shown in FIG. 1, respectively.

　このように構成した液晶装置用基板１を、図１に示すように、シール層ＧＳを用いて所定のセルギャップを介して対向基板ＯＰと貼り合わせるにあたって、本形態では、液晶装置用基板ＡＭにおけるシール層ＧＳの下層側には、画素部２１の外周縁に沿うようにギャップ制御領域４１、４２、４３、４４が構成されている。ここで、ギャップ制御領域４１、４２、４３、４４は、画素部２１のコーナー部分２１０に途切れ部分４０をもつように構成されている。 In bonding the thus configured liquid crystal device substrate 1 to the opposing substrate OP via a predetermined cell gap using the sealing layer GS as shown in FIG. 1, in the present embodiment, the liquid crystal device substrate AM On the lower layer side of the seal layer GS, gap control regions 41, 42, 43, and 44 are formed along the outer peripheral edge of the pixel portion 21. Here, the gap control regions 41, 42, 43, 44 are configured so as to have a discontinuous portion 40 at a corner portion 210 of the pixel portion 21.

　このようなギャップ制御領域のうち、図８、図９および図１４（Ｄ）に示すように、画素部２１と走査線駆動回路２３との間に形成されたギャップ制御領域４２、４３は、各走査線Ｙの表面側に、データ線Ｘと同時形成された配線層４２１、４３１を重ねることによって画素部２１の辺に沿って構成されている。 Among these gap control regions, as shown in FIGS. 8, 9 and 14D, gap control regions 42 and 43 formed between the pixel portion 21 and the scanning line driving circuit 23 The wiring layers 421 and 431 formed simultaneously with the data lines X are overlapped on the surface side of the scanning lines Y, and are formed along the sides of the pixel portion 21.

　また、図８および図１４（Ｄ）に示すように、画素部２１に対して走査線駆動回路２２が形成されている側とは反対側の辺のギャップ制御領域４４は、配線層４４１を走査線Ｙと同時形成するとともに、この配線層４４１の表面側に、データ線Ｘと同時形成された配線層４４２を重ねることによって画素部２１の辺に沿って構成されている。 As shown in FIGS. 8 and 14D, the gap control region 44 on the side opposite to the side where the scanning line driving circuit 22 is formed with respect to the pixel portion 21 scans the wiring layer 441. The wiring layer 441 is formed at the same time as the line Y, and the wiring layer 442 formed at the same time as the data line X is superimposed on the surface side of the wiring layer 441, so that the wiring layer 441 is formed along the side of the pixel portion 21.

　さらに、図９および図１４（Ｄ）に示すように、画素部２１とデータ線駆動回路２２との間に形成されたギャップ制御領域４１は、サンプルホールド回路２２４から画素部２１に向かって延びるデータ線Ｘの下層側に、走査線Ｙと同時形成された配線層４１１を形成しておくことにより画素部２１の辺に沿って構成されている。 Further, as shown in FIG. 9 and FIG. 14D, a gap control region 41 formed between the pixel unit 21 and the data line driving circuit 22 includes a data extending from the sample and hold circuit 224 toward the pixel unit 21. By forming a wiring layer 411 formed simultaneously with the scanning line Y below the line X, the wiring layer 411 is formed along the side of the pixel portion 21.

　このように構成したギャップ制御領域４１、４２、４３、４４では、シール層ＧＳの下層側において、２つの配線層が２段重ねになっているので、周囲より１段高い。また、これらの配線層の重なり部分は、隣合う配線層との間にわずかな隙間を介して並んでいるので、全体として平坦な領域を構成している。従って、これらのギャップ制御領域４１、４２、４３、４４にシール層ＧＳを形成すれば、それに含まれるギャップ材は、液晶装置用基板ＡＭのギャップ制御領域ＧＳと対向基板ＯＰとの間で、液晶装置用基板ＡＭと対向基板ＯＰとのセルギャップを高い精度で規定することになる。
（ギャップ制御領域４１の改良例）
　図１０に示すように、データ線駆動回路２２の側では、基板外周縁から画素部２１に向かって形成されたＸ側シフトレジスタ回路２２１、バッファ回路２２２、画像信号線ＶＩＤ１〜ＶＩＤ６、サンプルホールド回路２２４のうち、画像信号線ＶＩＤ１〜ＶＩＤ６の形成領域からサンプルホールド回路２２４の形成領域に至る領域を利用してギャップ制御領域４１を構成してもよい。すなわち、バッファ回路２２２とサンプルホールド回路２２４とを接続する多数のサンプリング信号入力用配線パターン２２５、および画像信号線ＶＩＤ１〜ＶＩＤ６とサンプルホールド回路２２４とを接続する画像信号サンプリング用配線パターン２２６のいずれについても、データ線Ｘと同時形成された配線層４１２と、走査線Ｙと同時形成された配線層４１３との２段重ねにしておき、これらの重なり部分でギャップ制御領域４１を構成してもよい。ここで、画像信号線ＶＩＤ１〜ＶＩＤ６の形成領域もシール層ＧＳの下層側に配置すれば、画像信号線ＶＩＤ１〜ＶＩＤ６とサンプルホールド回路２２４とを接続する画像信号サンプリング用配線パターン２２６が画像信号線ＶＩＤ１〜ＶＩＤ６と重なる部分２１７でも配線層が２段重ねになるので、ギャップ制御に利用できる。 In the gap control regions 41, 42, 43, and 44 configured as described above, the two wiring layers are stacked in two layers below the seal layer GS, and thus are one step higher than the surroundings. In addition, the overlapping portions of these wiring layers are arranged with a slight gap between adjacent wiring layers, and thus constitute a flat region as a whole. Therefore, if the seal layer GS is formed in these gap control regions 41, 42, 43, and 44, the gap material included in the seal layer GS will be between the gap control region GS of the liquid crystal device substrate AM and the opposing substrate OP. The cell gap between the device substrate AM and the opposing substrate OP is defined with high accuracy.
(Example of improvement of the gap control region 41)
As shown in FIG. 10, on the side of the data line drive circuit 22, an X-side shift register circuit 221, a buffer circuit 222, image signal lines VID1 to VID6, a sample hold circuit formed from the outer peripheral edge of the substrate toward the pixel unit 21. Of the 224, the gap control region 41 may be configured using a region from the formation region of the image signal lines VID1 to VID6 to the formation region of the sample hold circuit 224. That is, any of a large number of sampling signal input wiring patterns 225 connecting the buffer circuit 222 and the sample hold circuit 224 and an image signal sampling wiring pattern 226 connecting the image signal lines VID1 to VID6 and the sample hold circuit 224. Alternatively, the wiring layer 412 formed simultaneously with the data lines X and the wiring layer 413 formed simultaneously with the scanning lines Y may be stacked in two stages, and the gap control region 41 may be configured by overlapping these portions. . Here, if the formation regions of the image signal lines VID1 to VID6 are also arranged below the seal layer GS, the image signal sampling wiring pattern 226 connecting the image signal lines VID1 to VID6 and the sample hold circuit 224 becomes an image signal line. The wiring layer is also two-tiered at the portion 217 that overlaps VID1 to VID6, so that it can be used for gap control.

　このようにしてギャップ制御領域４１を構成すると、シール層ＧＳよりも内側部分にサンプルホールド回路２２４が配置された構成になる分、シール層ＧＳよりも外側部分においてＸ側シフトレジスタ回路２２１およびバッファ回路２２２の形成領域の幅Ｌ４を拡張できる。また、サンプルホールド回路２２４を配置した部分は、表示画面見切り用のブラックマトリクスＢＭ２で隠れている部分を有効利用しているので、サンプルホールド回路２２４の幅Ｌ５も拡張できることなる。それ故、本形態によれば、液晶装置ＬＰの表示の品位を高めることを目的に、データ線駆動回路２２に対してはそれを構成するＴＦＴのチャネル幅の拡張によるオン電流の増大（動作速度の向上）、あるいは大規模回路の導入などを行うことができる。すなわち、本形態の液晶装置ＬＰでは、液晶装置用基板ＡＭを大型化せずに、かつ、画素部２１やシール層ＧＳが占めている部分を縮小することなく、データ線駆動回路２２の形成領域を実質的に拡張することができる。また、逆にいえば、シール層ＧＳよりも内側部分にサンプルホールド回路２２４を配置し、かつ、シール層ＧＳの下層側に画像信号線ＶＩＤ１〜ＶＩＤ６を配置したので、シール層ＧＳの外側にはＸ側シフトレジスタ回路２２１とバッファ回路２２２だけを構成すればよい。それ故、液晶装置用基板ＡＭの周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶装置ＬＰを構成することができる。 When the gap control region 41 is configured in this manner, the X-side shift register circuit 221 and the buffer circuit are disposed outside the seal layer GS because the sample hold circuit 224 is disposed inside the seal layer GS. The width L4 of the formation region of 222 can be expanded. In addition, since the portion where the sample hold circuit 224 is disposed effectively uses the portion hidden by the display screen black matrix BM2, the width L5 of the sample hold circuit 224 can be expanded. Therefore, according to the present embodiment, for the purpose of improving the display quality of the liquid crystal device LP, the data line drive circuit 22 is increased in the on-current (operation speed) by expanding the channel width of the TFT constituting the data line drive circuit 22. Improvement) or introduction of a large-scale circuit. That is, in the liquid crystal device LP of the present embodiment, the formation area of the data line drive circuit 22 is not increased without increasing the size of the liquid crystal device substrate AM and without reducing the portion occupied by the pixel portion 21 and the seal layer GS. Can be substantially expanded. Conversely, conversely, the sample hold circuit 224 is disposed inside the seal layer GS, and the image signal lines VID1 to VID6 are disposed below the seal layer GS. Only the X-side shift register circuit 221 and the buffer circuit 222 need to be configured. Therefore, since the peripheral portion of the liquid crystal device substrate AM can be reduced, a liquid crystal device LP having a narrower peripheral portion while having a display area of the same size can be configured.

　なお、データ線駆動回路２２全体をシール層ＧＳの内側に形成すると、そこに印加される直流成分の電位の影響を受けて液晶の劣化や配向の乱れを招くおそれがあるが、本形態では、シール層ＧＳの内側であっても表示画面見切り用のブラックマトリクスＢＭ２で覆われている部分にサンプルホールド回路２２４を配置したので、たとえ液晶の配向に乱れが生じたとしても、表示の品位を落とさないという利点がある。また、データ線駆動回路２２の一部をシール層ＧＳに重ねるといっても、シール層ＧＳに含まれるギャップ材は、あくまで配線層と対向基板との間に介在し、データ線駆動回路２２を構成するＴＦＴが形成されている領域を避けているので、ギャップ材によってデータ線駆動回路２２が損傷することもない。しかも、ギャップ制御領域４１に形成した配線層同士をコンタクトホールを介して上下に導通させれば、この部分ではデータ線Ｘや走査線Ｙを冗長配線構造にでき、これらの信号配線がギャップ材によって断線するという不具合を確実に防止できる。さらに、液晶装置用基板ＡＭの外周領域にアルミニウム層などを形成し、そこにシール層ＧＳを形成する構成では、シール層ＧＳを光硬化させる場合には対向基板ＯＰの方から紫外線を照射しなければならず、対向基板ＯＰとしては光透過性のかなり高い石英基板などを使用せざるを得ないという制約がある。これに対して、本形態では、液晶装置用基板ＡＭの側から紫外線を照射しても配線層同士の隙間を通って紫外線がシール層ＧＳに到達し、硬化させるので、対向基板ＯＰの光透過性についての要求を緩和できる。それ故、本形態によれば、対向基板ＯＰとして安価なガラス基板を使用できるという利点もある。
（検査回路の構成）
　図１に示すように、本形態の液晶装置用基板ＡＭでは、さらに、画素部２１に対してデータ線駆動回路２２が形成されている側とは反対側において、前記の表示画面見切り用のブラックマトリクスＢＭ２に重なる領域には、データ線Ｘに対する検査回路７０も形成されている。 Note that if the entire data line drive circuit 22 is formed inside the seal layer GS, the liquid crystal may be degraded or the orientation may be disordered due to the influence of the potential of the DC component applied thereto. Since the sample-and-hold circuit 224 is arranged in a portion covered with the black matrix BM2 for parting the display screen even inside the seal layer GS, the display quality is deteriorated even if the alignment of the liquid crystal is disturbed. There is no advantage. Further, even though a part of the data line driving circuit 22 is overlapped on the seal layer GS, the gap material included in the seal layer GS is merely interposed between the wiring layer and the counter substrate, and the data line driving circuit 22 Since the region where the constituent TFT is formed is avoided, the data line driving circuit 22 is not damaged by the gap material. Moreover, if the wiring layers formed in the gap control region 41 are electrically connected to each other up and down through contact holes, the data lines X and the scanning lines Y can have a redundant wiring structure in this portion, and these signal wirings are formed by the gap material. Disconnection can be reliably prevented. Further, in a configuration in which an aluminum layer or the like is formed in the outer peripheral region of the liquid crystal device substrate AM and the seal layer GS is formed thereon, when the seal layer GS is light-cured, ultraviolet rays must be irradiated from the counter substrate OP. However, there is a restriction that a quartz substrate or the like having a very high light transmittance must be used as the opposing substrate OP. On the other hand, in the present embodiment, even if ultraviolet rays are irradiated from the side of the liquid crystal device substrate AM, the ultraviolet rays reach the seal layer GS through the gap between the wiring layers and are cured, so that the light transmission of the opposing substrate OP is performed. Sex requirements can be relaxed. Therefore, according to this embodiment, there is also an advantage that an inexpensive glass substrate can be used as the opposing substrate OP.
(Configuration of inspection circuit)
As shown in FIG. 1, in the liquid crystal device substrate AM of the present embodiment, the black portion for display screen parting is further provided on the side opposite to the side on which the data line driving circuit 22 is formed with respect to the pixel portion 21. An inspection circuit 70 for the data line X is also formed in an area overlapping the matrix BM2.

　この検査回路７０は、図３および図６に示すように、ＴＦＴａ1 、ａ2 ・・・（検査用スイッチング回路）と、これらのＴＦＴａ1 、ａ2 、ａ3 ・・・を介してデータ線Ｘ1 、Ｘ2 ・・・に対して電気的に接続する４本の検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 と、ＴＦＴａ1 、ａ2 ・・・のゲートに導電接続する２本の検査用信号配線ｃ1 、ｃ2 とを有する。 As shown in FIGS. 3 and 6, this inspection circuit 70 includes TFTs a 1 , a 2 ... (Inspection switching circuits) and data lines via these TFTs a 1 , a 2 , a 3. Are electrically connected to the four test signal wirings b 1 , b 2 , b 3 , b 4 electrically connected to X 1 , X 2 ... And the gates of the TFTs a 1 , a 2 ,. It has two signal wirings for inspection c 1 and c 2 .

　検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 は、これらの配線に沿って並ぶＴＦＴａ1 、ａ2 、ａ3 ・・・のうち、４つおきのＴＦＴａ1 、ａ2 、ａ3 ・・・に接続している。すなわち、検査用信号配線ｂ1 はＴＦＴａ1 、ａ1+4N・・（Ｎは正の自然数。）を介してデータ線Ｘ1 、Ｘ1+4N・・に接続し、検査用信号配線ｂ2 はＴＦＴａ2 、ａ2+4N・・を介してデータ線Ｘ2 、Ｘ2+4N・・に接続し、検査用信号配線ｂ3 はＴＦＴａ3 、ａ3+4N・・を介してデータ線Ｘ3 、Ｘ3+4N・・に接続し、第４の検査用信号配線ｂ4 はＴＦＴａ4 、ａ4+4N・・を介してデータ線Ｘ4 、Ｘ4+4N・・に接続している。いずれの検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 もそれぞれ、端部には検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 （信号線検査用端子／サンプルホールド回路検査用端子）を備える。 Inspection signal lines b 1, b 2, b 3 , b 4 is, TFTa 1, a 2, a 3 out of ..., of every fourth TFTa 1, a 2, a 3 arranged along these lines ... are connected. That is, the inspection signal wiring b 1 is connected to the data lines X 1 , X 1 + 4N ... Via the TFTs a 1 , a 1 + 4N ... (N is a positive natural number), and the inspection signal wiring b 2 Are connected to data lines X 2 , X 2 + 4N ... Via TFTa 2 , a 2 + 4N ..., And the inspection signal wiring b 3 is connected to data lines X via TFTa 3 , a 3 + 4N. 3, connected to the X 3 + 4N · ·, are connected to the fourth inspection signal lines b 4 of TFTa 4, a 4 + 4N data line X 4 via · ·, X 4 + 4N · · . Each of the inspection signal wirings b 1 , b 2 , b 3 , and b 4 has an input / output signal terminal CX 1 , CX 2 , CX 3 , CX 4 (signal line inspection terminal / sample) at an end. Hold circuit inspection terminal).

　検査用信号配線ｃ1 、ｃ2 は、これらの配線に沿って並ぶＴＦＴａ1 、ａ2 、ａ3 ・・・のうち、４つのＴＦＴを１つのグループとして、各グループに交互に接続している。すなわち、検査用信号配線ｃ1 はＴＦＴａ1 、ａ2 、ａ3 、ａ4 、ａ1+8N、ａ2+8N、ａ3+8N、ａ4+8Nのゲートに接続し、検査用信号配線ｃ2 はＴＦＴａ5 、ａ6 、ａ7 、ａ8 、ａ5+8N、ａ6+8N、ａ7+8N、ａ8+8Nのゲートに接続している。いずれの検査用信号配線ｃ1 、ｃ2 もそれぞれ、端部に検査用の入出力信号端子ＴＸ1 、ＴＸ2 （信号線検査用端子／サンプルホールド回路検査用端子）を備える。 The inspection signal wirings c 1 and c 2 are alternately connected to each group, with four TFTs being one group among the TFTs a 1 , a 2 , a 3 ... Arranged along these wirings. . That is, the inspection signal wiring c 1 is connected to the gates of the TFTs a 1 , a 2 , a 3 , a 4 , a 1 + 8N , a 2 + 8N , a 3 + 8N , a 4 + 8N , c 2 is connected TFTa 5, a 6, a 7 , a 8, a 5 + 8N, a 6 + 8N, a 7 + 8N, the gate of a 8 + 8N. Each of the inspection signal wirings c 1 and c 2 is provided with an input / output signal terminal for inspection TX 1 and TX 2 (signal line inspection terminal / sample hold circuit inspection terminal) at the ends.

　さらに、データ線駆動回路２２のＸ側シフトレジスタ回路２２１から引き出された検査用信号配線も、図１に示すように、検査用の入出力信号端子ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 （シフトレジスタ回路検査用端子）を備え、走査線駆動回路２３のＹ側シフトレジスタ回路２３１から引き出された検査用信号配線も検査用の入出力信号端子ＹＥＰ1 、ＹＥＰ2 （シフトレジスタ回路検査用端子）を備えている。 Further, as shown in FIG. 1, the test signal wiring drawn from the X-side shift register circuit 221 of the data line drive circuit 22 also has test input / output signal terminals XEP 1 , XEP 2 , XEP 3 , XEP 4 ( A shift register circuit inspection terminal), and the inspection signal wiring drawn out from the Y-side shift register circuit 231 of the scanning line drive circuit 23 are also used as inspection input / output signal terminals YEP 1 and YEP 2 (shift register circuit inspection terminal). ).

　本形態において、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 は、いずれも、図１、図８、図９、図１０に示すように、画素部２１の外周縁に沿って形成されたギャップ制御領域４１、４２、４３、４４の画素部２１のコーナー部分２１０に相当する領域の途切れ部分４０に形成され、シール層ＧＳで覆われている。但し、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 を用いての検査工程は、あくまで液晶装置ＬＰの製造途中、すなわち液晶装置用基板ＡＭを製造した後、シール層ＧＳを形成する前に行うため、検査工程の後にこれらの検査用の入出力信号端子を覆うようにシール層ＧＳを形成しても、支障がない。 In this embodiment, these test input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , TX 1 , TX 2 , XEP 1 , XEP 2 , XEP 3 , XEP 4 , YEP 1 , YEP 2 As shown in FIGS. 1, 8, 9, and 10, as shown in FIGS. 1, 8, 9, and 10, the corner portions 210 of the pixel unit 21 of the gap control regions 41, 42, 43, and 44 formed along the outer peripheral edge of the pixel unit 21. It is formed in the interrupted portion 40 of the corresponding area and is covered with the seal layer GS. However, these input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , TX 1 , TX 2 , XEP 1 , XEP 2 , XEP 3 , XEP 4 , YEP 1 , YEP 2 are used. Since the inspection process is performed during the manufacture of the liquid crystal device LP, that is, after manufacturing the liquid crystal device substrate AM and before forming the sealing layer GS, the inspection process is performed so as to cover these input / output signal terminals for inspection after the inspection process. There is no problem even if the seal layer GS is formed on the substrate.

　このように検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 は、液晶装置ＬＰの完成後は使用しないので、シール層ＧＳの下層側に形成すれば、それまではデッドスペースであったシール層ＧＳの形成領域を有効利用できる。
それ故、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 が従来占有していた部分を省くことができるので、走査線駆動回路２３やデータ線駆動回路２２に対してはそれを構成するＴＦＴのチャネル幅の拡張による動作速度の向上、あるいは大規模回路の導入などを行うことができる。すなわち、本形態の液晶装置ＬＰでは、液晶装置用基板ＡＭを大型化せずに、かつ、画素部２１やシール層ＧＳが占めている部分を縮小することなく、走査線駆動回路２３やデータ線駆動回路２２の形成領域を実質的に拡張することができる。また、逆にいえば、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 が従来占有していた部分を省いた分、液晶装置用基板ＡＭの周辺部分（額縁領域２６）を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶装置ＬＰを構成することができる。しかも、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 の形成によって、この部分に凹凸が形成されても、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 が形成されているのは、画素部２１の外周縁に沿って形成されたギャップ制御領域４１、４２、４３、４４の途切れ部分４０であるため、液晶装置用基板ＡＭと対向基板ＯＰとのセルギャップの精度を低下させることがない。しかも、これらの検査用の入出力信号端子は、ギャップ制御領域よりも低く形成されているので、セルギャップの精度に何等影響されることがない。また、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 は最終的にはシール層ＧＳで覆われ、液晶側や対向基板ＯＰから完全に絶縁分離された状態になるので、これらの検査用の入出力信号端子を介しての対向基板ＯＰと液晶装置用基板ＡＭとの間の無用なショートの発生を防止できる。
（液晶装置用基板の検査方法）
　このような構成の液晶装置ＬＰの製造工程のうち、そのデータ線Ｘ1 、Ｘ2 ・・・のオープンやショートなどを検査する方法を、図６を参照して説明する。 As described above, the input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , TX 1 , TX 2 , XEP 1 , XEP 2 , XEP 3 , XEP 4 , YEP 1 , and YEP 2 for inspection are connected to the liquid crystal device LP. Since it is not used after completion of the above, if it is formed below the seal layer GS, the formation region of the seal layer GS which was a dead space until then can be effectively used.
Therefore, the input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , TX 1 , TX 2 , XEP 1 , XEP 2 , XEP 3 , XEP 4 , YEP 1 , and YEP 2 are conventionally occupied. For the scanning line driving circuit 23 and the data line driving circuit 22, it is necessary to increase the operation speed by expanding the channel width of the TFTs constituting the scanning line driving circuit 23 and the data line driving circuit 22, or to introduce a large-scale circuit. Can be. That is, in the liquid crystal device LP of the present embodiment, the scanning line driving circuit 23 and the data lines are not increased without increasing the size of the liquid crystal device substrate AM and without reducing the portion occupied by the pixel portion 21 and the seal layer GS. The formation area of the drive circuit 22 can be substantially expanded. Conversely, the input / output signal terminals for inspection CX 1 , CX 2 , CX 3 , CX 4 , TX 1 , TX 2 , XEP 1 , XEP 2 , XEP 3 , XEP 4 , YEP 1 , YEP 2 Since the peripheral portion (frame region 26) of the liquid crystal device substrate AM can be reduced by the amount of the conventionally occupied portion, a liquid crystal device LP having a display region of the same size but a narrow peripheral portion is formed. be able to. Moreover, input-output signal terminals CX 1 for inspection, CX 2, CX 3, CX 4, TX 1, the TX 2, XEP 1, XEP 2 , XEP 3, XEP 4, formation of YEP 1, YEP 2, this part , Even if irregularities are formed in the input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , TX 1 , TX 2 , XEP 1 , XEP 2 , XEP 3 , XEP 4 , YEP 1 , Since the YEP 2 is formed at the gap 40 between the gap control regions 41, 42, 43 and 44 formed along the outer periphery of the pixel portion 21, the liquid crystal device substrate AM and the opposing substrate OP Does not lower the accuracy of the cell gap. Moreover, since these input / output signal terminals for inspection are formed lower than the gap control region, they are not affected at all by the accuracy of the cell gap. In addition, the input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , TX 1 , TX 2 , XEP 1 , XEP 2 , XEP 3 , XEP 4 , YEP 1 , and YEP 2 for inspection are finally sealed. Since it is covered with the layer GS and is completely insulated and separated from the liquid crystal side and the opposing substrate OP, the position between the opposing substrate OP and the liquid crystal device substrate AM via these input / output signal terminals for inspection is increased. Unnecessary short circuit can be prevented.
(Inspection method of substrate for liquid crystal device)
With reference to FIG. 6, a method of inspecting the data lines X 1 , X 2 ... For open or short in the manufacturing process of the liquid crystal device LP having such a configuration will be described.

　本形態において、データ線Ｘのオープンやショートを検査する工程は、液晶装置ＬＰの製造工程の途中工程、すなわち、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、およびＴＦＴ駆動用信号入力端子ＴＸ1 、ＴＸ2 の表面側がシール層ＧＳで覆われずに開放状態にあるうちに行われる。 In the present embodiment, the step of inspecting the open or short of the data line X is performed in the middle of the manufacturing process of the liquid crystal device LP, that is, the inspection input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , and the TFT. This is performed while the front side of the driving signal input terminals TX 1 and TX 2 is not covered with the seal layer GS and is in an open state.

　まず、データ線Ｘ1 、Ｘ2 ・・・における断線の有無を検査するには、画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにもたとえばＤＣ５Ｖを印加する。この状態で、データ線駆動回路２２および走査線駆動回路２３を、液晶装置ＬＰで表示を行う場合と同様に駆動する。この間、検査プローブを用いて検査用の入出力信号端子ＴＸ1 からハイレベルの信号（ゲート電位）を検査用配線ｃ1 を介してＴＦＴａ1 、ａ2 、ａ3 、ａ4 、ａ1+8N、ａ2+8N、ａ3+8N、ａ4+8Nのゲートに供給する。このとき、検査用の入出力信号端子ＴＸ2 からは、ローレベルの信号（ゲート電位）を検査用配線ｃ2 を介してＴＦＴａ5 、ａ6 、ａ7 、ａ8 、ａ5+8N、ａ6+8N、ａ7+8N、ａ8+8Nのゲートに供給し、それらをオフ状態（高インピーダンス状態）にしておく。このように設定しておくと、Ｘ側シフトレジスタ回路２２１からのビット信号Ｑ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ1+8N、Ｑ2+8N、Ｑ3+8N、Ｑ4+8Nに対応して、サンプルホールド回路２２１の各アナログスイッチＳ1 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ1+8N、Ｓ2+8N、Ｓ3+8N、Ｓ4+8Nが順次オンし、画像信号線ＶＩＤ１〜ＶＩＤ６の電位がデータ線Ｘ1 、Ｘ2 、Ｘ3 、Ｘ4 、Ｘ1+8N、Ｘ2+8N、Ｘ3+8N、Ｘ4+8Nから検査用配線ｂ1 、ｂ2 、ｂ3 、ｂ4 を介して検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に時系列的に出力されることになる。従って、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に検査プローブを当てて検査信号を検出していくと、データ線Ｘ1 、Ｘ2 、Ｘ3 、Ｘ4 、Ｘ1+8N、Ｘ2+8N、Ｘ3+8N、Ｘ4+8Nのオープンを検査できる。すなわち、データ線Ｘ1 、Ｘ2 、Ｘ3 、Ｘ4 、Ｘ1+8N、Ｘ2+8N、Ｘ3+8N、Ｘ4+8Nのいずれかに断線が生じていると、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から検出される検査用出力信号には、該当するデータ線Ｘに対応するタイミングで異常信号が出現するので、いずれのデータ線Ｘに断線があるのかを検出できる。なお、データ線Ｘ5 、Ｘ6 、Ｘ7 、Ｘ8 、Ｘ5+8N、Ｘ6+8N、Ｘ7+8N、Ｘ8+8Nについてオープンの有無を検査する際には、上記の設定とは逆に、検査用の入出力信号端子ＴＸ2 からハイレベルの信号（ゲート電位）を検査用配線ｃ2 を介してＴＦＴａ5 、ａ6 、ａ7 、ａ8 、ａ5+8N、ａ6+8N、ａ7+8N、ａ8+8Nのゲートに供給する。このとき、検査用の入出力信号端子ＴＸ1 からは、ローレベルの信号（ゲート電位）を検査用配線ｃ1 を介してＴＦＴａ1 、ａ2 、ａ3 、ａ4 、ａ1+8N、ａ2+8N、ａ3+8N、ａ4+8Nのゲートに供給し、それらをオフ状態（高インピーダンス状態）にしておく。 First, in order to check whether there is a disconnection in the data lines X 1 , X 2, ..., For example, DC 5 V is applied to all of the image signal lines VID 1 to VID 6. In this state, the data line driving circuit 22 and the scanning line driving circuit 23 are driven in the same manner as when displaying on the liquid crystal device LP. During this time, TFTa 1 through the inspection wire c 1 input and output signal terminals TX 1 from the high level signal for inspection using an inspection probe (gate potential), a 2, a 3, a 4, a 1 + 8N , A 2 + 8N , a 3 + 8N , a 4 + 8N . At this time, from the input-output signal terminal TX 2 for inspection, the low level signal (gate potential) through the inspection wire c 2 TFTa 5, a 6, a 7, a 8, a 5 + 8N, a The gates of 6 + 8N , a7 + 8N , and a8 + 8N are supplied to the gates to keep them off (high impedance state). With this setting, the bit signals Q 1 , Q 2 , Q 3 , Q 4 , Q 1 + 8N , Q 2 + 8N , Q 3 + 8N , Q 4 + 8N from the X-side shift register circuit 221 are set. , The analog switches S 1 , S 2 , S 3 , S 4 , S 1 + 8N , S 2 + 8N , S 3 + 8N , S 4 + 8N of the sample hold circuit 221 are sequentially turned on, and the potential of the signal line VID1~VID6 the data lines X 1, X 2, X 3 , X 4, X 1 + 8N, X 2 + 8N, X 3 + 8N, inspection wire from X 4 + 8N b 1, b 2 , B 3 , and b 4 , are output in time series to the input / output signal terminals CX 1 , CX 2 , CX 3 , and CX 4 for inspection. Therefore, when the inspection signal is detected by applying the inspection probe to the inspection input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , the data lines X 1 , X 2 , X 3 , X 4 , X 4 Open of 1 + 8N , X2 + 8N , X3 + 8N , X4 + 8N can be checked. That is, if any of the data lines X 1 , X 2 , X 3 , X 4 , X 1 + 8N , X 2 + 8N , X 3 + 8N , X 4 + 8N is broken, the inspection input is performed. In the inspection output signal detected from the output signal terminals CX 1 , CX 2 , CX 3 , CX 4 , an abnormal signal appears at the timing corresponding to the corresponding data line X. Can be detected. Incidentally, when inspecting the presence or absence of the data line X 5, X 6, X 7 , X 8, X 5 + 8N, X 6 + 8N, X 7 + 8N, for X 8 + 8N open, the above settings and Conversely, TFTa 5 through the inspection wire c 2 input and output signal terminals TX 2 from a high-level signal for inspection (gate potential), a 6, a 7, a 8, a 5 + 8N is, a 6 + 8N , a7 + 8N and a8 + 8N are supplied to the gates. At this time, from the input-output signal terminal TX 1 for inspection, TFTa 1 low-level signal (gate potential) through the inspection wire c 1, a 2, a 3 , a 4, a 1 + 8N, a The gates of 2 + 8N , a 3 + 8N and a 4 + 8N are supplied to the gates, and they are turned off (high impedance state).

　次に、隣り合うデータ線Ｘ間のショートの有無を検査するには、画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにも電圧を印加しない。また、データ線駆動回路２２および走査線駆動回路２３をオフ状態にしておく。さらに、検査プローブを用いて検査用の入出力信号端子ＴＸ1 、ＴＸ2 のいずれからもハイレベルの信号（ゲート電位）を検査用配線ｃ1 、ｃ2 に印加して全てのＴＦＴａ1 、ａ2 、ａ3 ・・・をオン状態（低インピーダンス状態）にしておく。この状態で、検査プローブを用いて検査用の入出力信号端子ＣＸ1 、ＣＸ3 にハイレベルの信号を印加し、検査用の入出力信号端子ＣＸ2 、ＣＸ4 にローレベルの信号を印加して、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に電流が流れるか否かを検出する。ここで、隣合うデータ線Ｘ間でショートがあれば、該当するデータ線Ｘに接続する検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流が検出されるので、いずれかのデータ線Ｘ間でショートが生じていることを検出できる。 Next, in order to check whether there is a short circuit between the adjacent data lines X, no voltage is applied to any of the image signal lines VID1 to VID6. Further, the data line driving circuit 22 and the scanning line driving circuit 23 are turned off. Further, a high-level signal (gate potential) is applied to the inspection wirings c 1 and c 2 from any of the inspection input / output signal terminals TX 1 and TX 2 using an inspection probe, and all the TFTs a 1 and a 2 2 , a 3 ... Are turned on (low impedance state). In this state, a high-level signal is applied to the input / output signal terminals CX 1 and CX 3 for inspection and a low-level signal is applied to the input / output signal terminals CX 2 and CX 4 for inspection using the inspection probe. Then, it is detected whether or not a current flows through these test input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 . Here, if there is a short circuit between the adjacent data lines X, a current is detected from the test input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 connected to the corresponding data line X. The occurrence of a short circuit between the data lines X can be detected.

　次に、データ線駆動回路２２に構成したサンプルホールド回路２２４の漏れ電流を検査するには、画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにもたとえばＤＣ１２Ｖを印加する。この状態で、データ線駆動回路２２および走査線駆動回路２３のいずれをもオフ状態とする。そして、検査プローブを用いて検査用の入出力信号端子ＴＸ1 から入力する検査用信号をハイレベルとする一方、検査用の入出力信号端子ＴＸ2 から入力する検査用信号をローレベルとする。この状態で、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に検査プローブをあてて、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流の検出を行えば、サンプルホールド回路のアナログスイッチＳ1 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ1+8N、Ｓ2+8N、ａ3+8N、ａ4+8Nの漏れ電流を検出できる。これに対して、検査用の入出力信号端子ＴＸ2 から入力する検査用信号をハイレベルとする一方、検査用の入出力信号端子ＴＸ1 から入力する検査用信号をローレベルにした状態で、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流の検出を行えば、サンプルホールド回路２２４のアナログスイッチＳ5 、Ｓ6 、Ｓ7 、Ｓ8 、Ｓ5+8N、Ｓ5+8N、ａ5+8N、ａ5+8Nの漏れ電流を検出することができる。 Next, in order to inspect the leakage current of the sample hold circuit 224 formed in the data line drive circuit 22, for example, DC12V is applied to all of the image signal lines VID1 to VID6. In this state, both the data line driving circuit 22 and the scanning line driving circuit 23 are turned off. Then, while the test signal to be input from the input-output signal terminal TX 1 for inspection using an inspection probe with a high level, the test signal inputted from the input-output signal terminal TX 2 for inspection and low level. In this state, since by applying a test probe to the input and output signal terminals CX 1, CX 2, CX 3 , CX 4 for inspection, input and output signal terminals CX 1 for these tests, CX 2, CX 3, CX 4 If the current is detected, the leakage current of the analog switches S 1 , S 2 , S 3 , S 4 , S 1 + 8N , S 2 + 8N , a 3 + 8N , a 4 + 8N of the sample hold circuit can be detected. . In contrast, while the test signal to be input from the input-output signal terminal TX 2 for inspection and a high level, while the test signal to be input from the input-output signal terminal TX 1 for inspection to the low level, If current is detected from the input / output signal terminals CX 1 , CX 2 , CX 3 , CX 4 for inspection, the analog switches S 5 , S 6 , S 7 , S 8 , S 5 + 8N , S 5 + 8N, a 5 + 8N, it is possible to detect the leakage current of a 5 + 8N.

　次に、検査回路７０の漏れ電流を検査するには、画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにもたとえばＤＣ１２Ｖを印加する。また、データ線駆動回路２２ではサンプルホールド回路２２４の全てのアナログスイッチＳ1 、Ｓ2 、Ｓ3 、Ｓ4 ・・・をオン状態にする。走査線駆動回路２３についてはオフ状態にしておく。この状態で、検査プローブを用いて検査用の入出力信号端子ＴＸ1 、ＴＸ2 のいずれからもローレベルの信号（ゲート電位）を検査用配線ｃ1 、ｃ2 を介して全てのＴＦＴａ1 、ａ2 、ａ3 ・・・のゲートに供給し、それら全てをオフ状態（高インピーダンス状態）にしておく。この状態で、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に検査プローブを当てて、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流の検出を行えば、検査回路７０の漏れ電流を検出することができる。 Next, in order to inspect the leakage current of the inspection circuit 70, for example, DC12V is applied to all of the image signal lines VID1 to VID6. In the data line drive circuit 22, all the analog switches S 1 , S 2 , S 3 , S 4 ... Of the sample hold circuit 224 are turned on. The scanning line driving circuit 23 is turned off. In this state, all the TFTa 1 through the inspection wire c 1, c 2 input and output signal terminals TX 1, TX 2 of low-level signal from any of the inspection (gate potential) using a test probe, are supplied to the gates of a 2 , a 3, ..., and all of them are turned off (high impedance state). In this state, a test probe is applied to the test input / output signal terminals CX 1 , CX 2 , CX 3 , and CX 4 , and these test input / output signal terminals CX 1 , CX 2 , CX 3 , and CX 4 By detecting the current, the leakage current of the inspection circuit 70 can be detected.

　また、データ線駆動回路２２のＸ側シフトレジスタ回路２２１、および走査線駆動回路２３のＹ側シフトレジスタ回路２３１について検査する場合には、これらのシフトレジスタ回路にスタート信号ＤＸ、ＤＹおよびクロック信号ＣＬＸ１〜ＣＬＸ４、その反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バー、ＣＬＹ、およびその反転クロック信号ＣＬＹバーを供給する。その結果、Ｘ側シフトレジスタ回路２２１では、図７に示すように、わずかに位相のずれたクロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーに基づいて、４つの系列毎にシフトパルスが生成されるので、その最終段に電気的に接続されている検査用の入出力信号端子ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 に検査プローブを当てて、これらの検査用の入出力信号端子ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 からの出力を監視すればよい。同様に、Ｙ側シフトレジスタ回路２３１についても、その最終段に電気的に接続されている検査用の入出力信号端子ＹＥＰ1 、ＹＥＰ2 に検査プローブを当てて、これらの検査用の入出力信号端子ＹＥＰ1 、ＹＥＰ2 からの出力を監視すればよい。
（液晶装置用基板ＡＭの製造方法）
　本形態に係る液晶装置用基板の製造方法を、図１１ないし図１４を参照して説明する。これらの図は、本形態の液晶装置用基板の製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図５のＡ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央部分には図８のＣ−Ｃ′線における断面（ギャップ制御領域の断面）、右側部分には図８のＢ−Ｂ′線における断面（検査用の入出力信号端子部の断面）を示してある。 When testing the X-side shift register circuit 221 of the data line drive circuit 22 and the Y-side shift register circuit 231 of the scan line drive circuit 23, the start signals DX, DY and the clock signal CLX1 are supplied to these shift register circuits. To CLX4, their inverted clock signals CLX1 bar to CLX4 bar, CLY, and their inverted clock signal CLY bar. As a result, as shown in FIG. 7, the X-side shift register circuit 221 shifts every four streams based on the clock signals CLX1 to CLX4 slightly shifted in phase and the inverted clock signals CLX1 to CLX4. Since a pulse is generated, a test probe is applied to the input / output signal terminals XEP 1 , XEP 2 , XEP 3 , and XEP 4 for inspection, which are electrically connected to the final stage, to input / output these input / output signals for inspection. The outputs from the signal terminals XEP 1 , XEP 2 , XEP 3 and XEP 4 may be monitored. Similarly, with respect to the Y-side shift register circuit 231, a test probe is applied to the test input / output signal terminals YEP 1 and YEP 2 which are electrically connected to the final stage, and these test input / output signals are applied. The outputs from the terminals YEP 1 and YEP 2 may be monitored.
(Method of Manufacturing Substrate AM for Liquid Crystal Device)
A method for manufacturing a substrate for a liquid crystal device according to this embodiment will be described with reference to FIGS. These drawings are process cross-sectional views showing a method of manufacturing the liquid crystal device substrate of the present embodiment. In each of the drawings, the cross-section along the line AA 'in FIG. ), A cross section taken along line CC 'in FIG. 8 (cross section of the gap control region) in the center portion, and a cross section taken along line BB' in FIG. 8 (cross section of the input / output signal terminal portion for inspection) in the right portion. Is shown.

　まず、図１１（Ａ）に示すように、ガラス基板、たとえば無アリカリガラスや石英などからなる透明な絶縁基板１０の表面に直接、あるいは絶縁基板１０の表面に形成した下地保護膜（図示せず。）の表面全体に、減圧ＣＶＤ法などにより厚さが約２００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜１を形成した後、図１１（Ｂ）に示すように、それをフォトリソグラフィ技術を用いて、パターニングし、画素ＴＦＴ部の側に島状の半導体膜１ａ（能動層）を形成する。これに対して、ギャップ制御領域および検査用の入出力信号端子の側では半導体膜１を完全に除去する。前記の半導体膜の形成は、アモルファスシリコン膜を堆積した後、５００℃〜７００℃の温度で１時間〜７２時間、好ましくは４時間〜６時間の熱アニールを施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンを打ち込み、非晶質化した後、熱アニールにより再結晶化してポリシリコン膜を形成する方法を用いてもよい。 First, as shown in FIG. 11A, an underlayer protective film (not shown) formed directly on the surface of a transparent insulating substrate 10 made of a glass substrate, for example, a non-alkali glass or quartz, or formed on the surface of the insulating substrate 10 11), a semiconductor film 1 made of a polysilicon film having a thickness of about 200 angstroms to about 2000 angstroms, preferably about 1000 angstroms, is formed on the entire surface by low pressure CVD or the like, and as shown in FIG. Then, it is patterned using a photolithography technique to form an island-shaped semiconductor film 1a (active layer) on the pixel TFT portion side. On the other hand, the semiconductor film 1 is completely removed on the side of the gap control region and the input / output signal terminal for inspection. The above-mentioned semiconductor film is formed by depositing an amorphous silicon film and then performing thermal annealing at a temperature of 500 ° C. to 700 ° C. for 1 hour to 72 hours, preferably 4 hours to 6 hours to form a polysilicon film. Alternatively, a method of forming a polysilicon film by depositing a polysilicon film, implanting silicon, amorphizing, and then recrystallizing by thermal annealing may be used.

　次に、図１１（Ｃ）に示すように、熱酸化法などにより半導体膜１ａの表面に厚さが約５００オングストローム〜約１５００オングストロームのシリコン酸化膜からなるゲート絶縁膜２を形成する。あるいは、熱酸化膜を約５０オングストローム〜約１０００オングストローム、好ましくは３００オングストローム形成した後、全面にＣＶＤ法などによりシリコン酸化膜を約１００オングストローム〜約１０００オングストローム、好ましくは５００オングストローム堆積し、それらによりゲート絶縁膜２を形成してもよい。また、ゲート絶縁膜２をさらに高耐圧化するためにシリコン窒化膜を用いてもよい。 Next, as shown in FIG. 11C, a gate insulating film 2 made of a silicon oxide film having a thickness of about 500 angstroms to about 1500 angstroms is formed on the surface of the semiconductor film 1a by a thermal oxidation method or the like. Alternatively, after forming a thermal oxide film from about 50 Å to about 1000 Å, preferably 300 Å, a silicon oxide film is deposited on the entire surface by CVD or the like from about 100 Å to about 1000 Å, preferably 500 Å, and the gate is deposited. An insulating film 2 may be formed. Further, a silicon nitride film may be used to further increase the breakdown voltage of the gate insulating film 2.

　次に、図１１（Ｄ）に示すように、ゲート電極などを形成するためのポリシリコン膜３を絶縁基板１０全面に形成した後、リンを熱拡散し、ポリシリコン膜３を導電化する。または、リンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。 Next, as shown in FIG. 11D, after a polysilicon film 3 for forming a gate electrode and the like is formed over the entire surface of the insulating substrate 10, phosphorus is thermally diffused to make the polysilicon film 3 conductive. Alternatively, a doped silicon film in which phosphorus is introduced simultaneously with the formation of the polysilicon film 3 may be used.

　次に、ポリシリコン膜３をフォトリソグラフィ技術を用いて、図１２（Ａ）に示すようにパターニングし、画素ＴＦＴ部の側にゲート電極３ａ（走査線Ｙ）を形成する。これに対して、ギャップ制御領域の側にはポリシリコン膜を下層側の配線層３ｃ（走査線Ｙ、配線層４１１、４４１、４１３）として残し、検査用の入出力信号端子部の側にはポリシリコン膜を検査用配線３ｂ（検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 、ｃ1 、ｃ2 ）として残す。 Next, the polysilicon film 3 is patterned by photolithography as shown in FIG. 12A, and a gate electrode 3a (scanning line Y) is formed on the pixel TFT portion side. On the other hand, the polysilicon film is left as the lower wiring layer 3c (scanning line Y, wiring layers 411, 441, and 413) on the side of the gap control region, and on the side of the input / output signal terminal portion for inspection. inspection wire 3b polysilicon film left as the (inspection signal lines b 1, b 2, b 3 , b 4, c 1, c 2).

　次に、図１２（Ｂ）に示すように、画素ＴＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極３ａをマスクとして、約０．１×１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純物イオン１００（リンイオン等）の打ち込みを行い、画素ＴＦＴ部の側には、ゲート電極３ａに対して自己整合的に低濃度のソース領域１ｂ、および低濃度のドレイン領域１ｃを形成する。ここで、ゲート電極３ａの真下に位置しているため、不純物イオン１００が導入されなかった部分は半導体膜１ａのままのチャネル領域となる。このようにしてイオン打ち込みを行った際には、ゲート電極３ａとして形成されていたポリシリコン、ギャップ制御領域において下層側の配線層３ｃとして形成されていたポリシリコン、および検査用の入出力信号端子部の検査用配線３ｂとして形成されていたポリシリコン膜にも不純物が導入されるので、それらはさらに導電化することになる。 Next, as shown in FIG. 12B, on the side of the pixel TFT portion and the N-channel TFT portion of the driver circuit, about 0.1 × 10 13 / cm 2 to about 10 × At a dose of 10 13 / cm 2 , low-concentration impurity ions 100 (such as phosphorus ions) are implanted. On the pixel TFT portion side, a low-concentration source region 1b is self-aligned with the gate electrode 3a; A low concentration drain region 1c is formed. Here, since it is located immediately below the gate electrode 3a, a portion where the impurity ions 100 are not introduced becomes a channel region as it is in the semiconductor film 1a. When the ion implantation is performed in this manner, the polysilicon formed as the gate electrode 3a, the polysilicon formed as the lower wiring layer 3c in the gap control region, and the input / output signal terminals for inspection Since the impurities are also introduced into the polysilicon film formed as the part of the inspection wiring 3b, they become more conductive.

　次に、図１２（Ｃ）に示すように、画素ＴＦＴ部では、ゲート電極３ａより幅の広いレジストマスク１０２を形成して高濃度の不純物イオン１０１（リンイオン等）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込み、高濃度のソース領域１ｄおよびドレイン領域１ｅを形成する。 Next, as shown in FIG. 12C, in the pixel TFT portion, a resist mask 102 wider than the gate electrode 3a is formed, and high-concentration impurity ions 101 (such as phosphorus ions) are added to about 0.1 × 10 15. / Cm 2 to about 10 × 10 15 / cm 2 to form a source region 1d and a drain region 1e with high concentration.

　これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極３ａより幅の広いレジストマスク１０２を形成した状態で高濃度の不純物（リンイオン等）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極３ａの上に高濃度の不純物（リンイオン等）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもとよいことは勿論である。 Instead of these impurity introduction steps, high-concentration impurities (such as phosphorus ions) are implanted in a state where a resist mask 102 wider than the gate electrode 3a is formed without implanting low-concentration impurities. And a drain region. Further, needless to say, a high-concentration impurity (such as phosphorus ions) may be implanted on the gate electrode 3a to form the self-aligned source and drain regions.

　また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部およびＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート電極をマスクとして、約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量でボロンイオン等を打ち込むことにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約０．１×１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純物（ボロンイオン等）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン等）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（ボロンイオン等）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。 Although not shown, in order to form a P-channel TFT portion of the peripheral drive circuit, the pixel portion and the N-channel TFT portion are covered and protected with a resist, and about 0.1 × 10 By implanting boron ions or the like at a dose of 15 / cm 2 to about 10 × 10 15 / cm 2 , P-channel source / drain regions are formed in a self-aligned manner. In the same manner as in the formation of the N-channel TFT portion, using the gate electrode as a mask, a low-concentration impurity (such as boron ion or the like) at a dose of about 0.1 × 10 13 / cm 2 to about 10 × 10 13 / cm 2. ) To form a low-concentration region in the polysilicon film, and then form a mask wider than the gate electrode to remove high-concentration impurities (boron ions or the like) by about 0.1 × 10 15 / cm 2. The implantation may be performed at a dose of about 10 × 10 15 / cm 2 to form a source region and a drain region having an LDD structure (lightly doped drain structure). Further, even when a high concentration impurity (boron ion or the like) is implanted in a state where a mask wider than the gate electrode is formed without implanting a low concentration impurity, a source region and a drain region having an offset structure are formed. Good. By these ion implantation steps, it is possible to make a CMOS, and it is possible to integrate the peripheral drive circuit into the same substrate.

　次に、図１３（Ａ）に示すように、ゲート電極３ａ、下層側の配線層３ｃ、および検査用配線３ｂの表面側にＣＶＤ法などによりたとえば８００℃程度の温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１の層間絶縁膜４を形成する。 Next, as shown in FIG. 13A, the surface of the gate electrode 3a, the lower wiring layer 3c, and the inspection wiring 3b is formed to a thickness of about 800 ° C. by a CVD method or the like under a temperature condition of about 800 ° C., for example. A first interlayer insulating film 4 made of an NSG film (a silicate glass film containing neither boron nor phosphorus) having a thickness of 5,000 Å to about 15,000 Å is formed.

　次に、図１３（Ｂ）に示すように、フォトリソグラフィ技術を用いて、画素ＴＦＴ部の側では第１の層間絶縁膜４のうち、ソース領域１ｄに対応する部分にコンタクトホール５ａをそれぞれ形成する。 Next, as shown in FIG. 13B, a contact hole 5a is formed in a portion of the first interlayer insulating film 4 corresponding to the source region 1d on the pixel TFT portion side by using a photolithography technique. I do.

　次に、図１３（Ｃ）に示すように、第１の層間絶縁膜４の表面側に、ソース電極を構成するためのアルミニウム膜６をスパッタ法などで形成する。アルミニウムなどの金属膜の他に、金属シリサイド膜や金属合金膜を用いてもよい。 Next, as shown in FIG. 13C, an aluminum film 6 for forming a source electrode is formed on the surface side of the first interlayer insulating film 4 by a sputtering method or the like. In addition to a metal film such as aluminum, a metal silicide film or a metal alloy film may be used.

　次に、図１３（Ｄ）に示すように、フォトリソグラフィ技術を用いて、アルミニウム膜６をパターニングし、画素ＴＦＴ部では、データ線Ｘの一部としてソース電極６ａを形成する。併せて、ギャップ制御領域の側では上層側の配線層６ｃ（データ線Ｘ、配線層４１２、４２１、４３１、４４２）を形成する。なお、検査用の入出力信号端子部の側ではアルミニウム膜６を完全に除去する。 Next, as shown in FIG. 13D, the aluminum film 6 is patterned by using a photolithography technique, and a source electrode 6a is formed as a part of the data line X in the pixel TFT portion. At the same time, on the side of the gap control region, the upper wiring layer 6c (data line X, wiring layers 412, 421, 431, and 442) is formed. The aluminum film 6 is completely removed on the side of the input / output signal terminal for inspection.

　次に、図１４（Ａ）に示すように、ソース電極６ａおよび上層側の配線層６ｃの表面側に、ＣＶＤ法などによりたとえば４００℃程度の温度条件下で厚さが約５００オングストローム〜約１５０００オングストロームのＢＰＳＧ膜（ボロンやリンを含むシリケートガラス膜）と、約１００オングストローム〜約３０００オングストロームのＮＳＧ膜の少なくとも２層を含む第２の層間絶縁膜７を形成する。 Next, as shown in FIG. 14A, a thickness of about 500 Å to about 15000 is formed on the surface side of the source electrode 6a and the upper wiring layer 6c under a temperature condition of, for example, about 400 ° C. by a CVD method or the like. A second interlayer insulating film 7 including at least two layers of an Angstrom BPSG film (a silicate glass film containing boron or phosphorus) and an NSG film of about 100 Angstroms to about 3000 Angstroms is formed.

　次に、図１４（Ｂ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィ技術およびドライエッチング法などを用いて、第２の層間絶縁膜７および第１の層間絶縁膜４のうち、ドレイン領域１ｅに対応する部分に第２のコンタクトホール８ａを形成する。また、検査用信号入力端子部の側では、第２の層間絶縁膜７および第１の層間絶縁膜４に大きなコンタクトホール８ｂを形成し、検査用配線３ｂを露出させる。 Next, as shown in FIG. 14B, on the pixel TFT portion side, the second interlayer insulating film 7 and the first interlayer insulating film 4 are formed by photolithography and dry etching. A second contact hole 8a is formed in a portion corresponding to the drain region 1e. On the test signal input terminal side, a large contact hole 8b is formed in the second interlayer insulating film 7 and the first interlayer insulating film 4 to expose the test wiring 3b.

　次に、図１４（Ｃ）に示すように、第２の層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約４００オングストローム〜約２０００オングストロームのＩＴＯ膜９（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）をスパッタ法などで形成した後、図１４（Ｄ）に示すように、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングし、画素ＴＦＴ部には画素電極９ａを形成する。また、検査用信号入力端子部では、検査用信号入力端子９ｂ（検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 ）を形成する。ここで、画素電極９ａとしては、ＩＴＯ膜に限らず、ＳｎＯX 膜やＺｎＯX 膜などの高融点の金属酸化物などからなる透明電極材料を使用することも可能であり、これらの材料であれば、コンタクトホール内でのステップカバレージも実用に耐えるものである。 Next, as shown in FIG. 14C, an ITO film 9 (Indium Tin Oxide) having a thickness of about 400 angstroms to about 2000 angstroms for forming a drain electrode is formed on the surface side of the second interlayer insulating film 7. 14) is formed by a sputtering method or the like, and as shown in FIG. 14D, the ITO film 9 is patterned by using a photolithography technique, and a pixel electrode 9a is formed in a pixel TFT portion. Also, the inspection signal input terminal unit, input and output signal terminals CX 1 for inspecting signal input terminal 9b (inspection, CX 2, CX 3, CX 4, TX 1, TX 2, XEP 1, XEP 2, XEP 3 , XEP 4 , YEP 1 , YEP 2 ). Here, the pixel electrode 9a, is not limited to the ITO film, it is also possible to use a transparent electrode material made of refractory metal oxides such as SnO X film and ZnO X film, any of these materials If this is the case, step coverage in the contact hole can withstand practical use.

　このようにして液晶装置用基板ＡＭを製造した後は、前記の検査工程を行い、この検査工程を終えた後に、シール層ＧＳを構成すべきポリイミドなどのシール材を印刷などの方法によって形成するシール層形成工程、液晶装置用ＡＭと対向基板ＯＰとを貼り合わせる貼り合わせ工程、液晶装置用基板ＡＭと対向基板ＯＰとの間に液晶封入孔２４１から液晶を封入する液晶封入工程、この液晶封入孔２４１を封止材２４２で塞ぐ封止工程などを順次行って、液晶装置１を形成する。
従って、検査工程が終了した後には検査用信号入力端子９ｂがシール層ＧＳで覆われることになるが、これらの検査用信号入力端子９ｂは検査工程に用いる他に使用することがないので、検査用信号入力端子９ｂをシール層ＧＳの下層側に埋め込んでも差し支えない。 After the liquid crystal device substrate AM is manufactured in this manner, the above-described inspection process is performed. After the inspection process is completed, a sealing material such as polyimide to constitute the seal layer GS is formed by a method such as printing. A sealing layer forming step, a bonding step of bonding the liquid crystal device AM and the opposing substrate OP, a liquid crystal encapsulating process of enclosing liquid crystal from the liquid crystal encapsulating hole 241 between the liquid crystal device substrate AM and the opposing substrate OP, The liquid crystal device 1 is formed by sequentially performing a sealing step of closing the holes 241 with the sealing material 242 and the like.
Therefore, after the inspection process is completed, the inspection signal input terminals 9b are covered with the seal layer GS. However, since these inspection signal input terminals 9b are not used except for the inspection process, the inspection is performed. The signal input terminal 9b for use may be embedded in the lower layer of the seal layer GS.

　ここで、検査用信号入力端子９ｂはＩＴＯ膜なので、検査工程において検査用信号入力端子９ｂに検査用プローブを当てても、検査用信号入力端子９ｂの表面に傷が付いて端子表面に突起が形成されるということがない。かかる突起がシール層ＧＳを突き破って対向基板ＯＰに触れると、液晶装置用基板ＡＭと対向基板ＯＰとの間でショートが発生するおそれがあるが、本形態では、検査用信号入力端子９ｂには硬いＩＴＯ膜を用いたので、このような不具合が発生しない。 Here, since the inspection signal input terminal 9b is an ITO film, even if an inspection probe is applied to the inspection signal input terminal 9b in the inspection process, the surface of the inspection signal input terminal 9b is scratched and a projection is formed on the terminal surface. It is not formed. If such a protrusion breaks through the seal layer GS and touches the opposing substrate OP, a short circuit may occur between the liquid crystal device substrate AM and the opposing substrate OP. In this embodiment, however, the inspection signal input terminal 9b is connected to the inspection signal input terminal 9b. Since the hard ITO film is used, such a problem does not occur.

　なお、検査用プローブを当てても傷付かないものであれば、検査用信号入力端子９ｂについてはＩＴＯ膜に限らず、クロム膜、チタン膜、あるいはタンタル膜などの金属膜、あるいはその合金膜であってもよい。この場合に、このような金属膜がデータ線Ｘ、走査線Ｙ、または各画素ＰＸの画素スイッチング用のＴＦＴ６０に用いられておれば、それらの形成工程を兼用して成膜すれば、製造コストを低減することができる。また、検査用信号入力端子９ｂを構成するクロム膜、チタン膜、あるいはタンタル膜などの金属膜をデータ線Ｘ、走査線Ｙ、または各画素ＰＸの画素スイッチング用のＴＦＴ６０の形成工程とは別の工程で成膜してもよい。
（製造方法の改良例）
　上記形態では、図１３（Ａ）に示すように、ポリシリコン膜３をパターニングして、それを導電化したものを検査用の入出力信号端子部において検査用配線３ｂ（検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 、ｃ1 、ｃ2 ）として用いたが、検査用配線３ｂについては、データ線Ｘと同時形成されたアルミニウム膜を利用してもよい。但し、検査用配線３ｂを構成するアルミニウム膜と、検査用の入出力信号端子９ｂを構成するＩＴＯ膜とは電気的な接続が悪い。そこで、本例では、図１５（Ａ）に示す工程までは、図１３（Ａ）を参照して説明した工程までと同様に行い、図１５（Ｂ）に示すように、第１の層間絶縁膜４にコンタクトホール５ａを形成する際に、併せて、検査用の入出力信号端子部の側にもコンタクトホール５ｂを形成する。そして、図１５（Ｃ）に示すように、第１の層間絶縁膜４の表面側に、データ線（ソース電極）を構成するためのアルミニウム膜６をスパッタ法などで形成した後、図１５（Ｄ）に示すように、フォトリソグラフィ技術を用いて、アルミニウム膜６をパターニングする際に、検査用入出力端子部の側にもアルミニウム膜６を検査用信号配線６ｂとして残す。 If the test signal input terminal 9b is not damaged even if the test probe is applied, the test signal input terminal 9b is not limited to the ITO film, but may be a metal film such as a chromium film, a titanium film, a tantalum film, or an alloy film thereof. There may be. In this case, if such a metal film is used for the data line X, the scanning line Y, or the TFT 60 for pixel switching of each pixel PX, the film is formed by also using those forming steps, and the manufacturing cost is reduced. Can be reduced. Further, a metal film such as a chromium film, a titanium film, or a tantalum film constituting the inspection signal input terminal 9b is formed by a different process from the process of forming the data line X, the scanning line Y, or the pixel switching TFT 60 of each pixel PX. The film may be formed in the process.
(Improvement example of manufacturing method)
In the above embodiment, as shown in FIG. 13A, the polysilicon film 3 is patterned and made conductive, and the inspection wiring 3b (the inspection signal wiring b 1) is formed at the inspection input / output signal terminal portion. , B 2 , b 3 , b 4 , c 1 , c 2 ), but an aluminum film formed simultaneously with the data line X may be used for the inspection wiring 3 b. However, the electrical connection between the aluminum film forming the inspection wiring 3b and the ITO film forming the inspection input / output signal terminal 9b is poor. Therefore, in this example, the steps up to the step shown in FIG. 15A are performed in the same manner as the steps described with reference to FIG. 13A, and the first interlayer insulating film is formed as shown in FIG. When the contact hole 5a is formed in the film 4, the contact hole 5b is also formed on the side of the input / output signal terminal for inspection. Then, as shown in FIG. 15C, an aluminum film 6 for forming a data line (source electrode) is formed on the surface side of the first interlayer insulating film 4 by a sputtering method or the like. As shown in D), when patterning the aluminum film 6 using the photolithography technique, the aluminum film 6 is also left as the inspection signal wiring 6b on the inspection input / output terminal side.

　それ以降は、前記の形態に関して図１４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を参照して説明した工程と同様に、まず、第２の層間絶縁膜７および第１の層間絶縁膜４に大きなコンタクトホール８ｂを形成して、検査用配線３ｂを露出させる（図１６（Ａ）、（Ｂ）参照。）。次に、図１６（Ｃ）に示すように、第２の層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約４００オングストローム〜約２０００オングストロームのＩＴＯ膜９をスパッタ法などで形成した後、図１６（Ｄ）に示すように、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングし、検査用信号入力端子９ｂ（検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 ）を形成する。 Thereafter, similarly to the steps described with reference to FIGS. 14A, 14B, 14C, and 14D in the above embodiment, first, the second interlayer insulating film 7 and the first interlayer A large contact hole 8b is formed in the insulating film 4 to expose the inspection wiring 3b (see FIGS. 16A and 16B). Next, as shown in FIG. 16C, an ITO film 9 having a thickness of about 400 angstroms to about 2000 angstroms for forming a drain electrode is formed on the surface side of the second interlayer insulating film 7 by a sputtering method or the like. Then, as shown in FIG. 16D, the ITO film 9 is patterned by using a photolithography technique, and the inspection signal input terminals 9b (inspection input / output signal terminals CX 1 , CX 2 , CX 3, CX 4, TX 1, TX 2, XEP 1, XEP 2, XEP 3, XEP 4, YEP 1, YEP 2) to form a.

　このように構成すれば、ポリシリコン膜からなる検査用配線３ｂに対してアルミニウム膜からなる検査用配線６ｂを設けた２層構造になるので、電気的な特性が向上する。しかも、アルミニウム膜からなる検査用配線３ｂは、ポリシリコン膜からなる検査用配線３ｂを介して、ＩＴＯ膜からなる検査用の入出力信号端子９ｂに電気的に接続しているので、アルミニウム膜とＩＴＯ膜との電気的な接続が悪いという問題が表面化しない。
（液晶装置の使用例）
　上記実施の形態に係る液晶装置を透過型で構成した場合の電子機器への使用例を、図１７ないし図２１を参照して説明する。 With this configuration, a two-layer structure is provided in which the test wiring 6b made of an aluminum film is provided for the test wiring 3b made of a polysilicon film, so that electrical characteristics are improved. In addition, the test wiring 3b made of an aluminum film is electrically connected to the test input / output signal terminal 9b made of an ITO film via the test wiring 3b made of a polysilicon film. The problem of poor electrical connection with the ITO film does not surface.
(Example of use of liquid crystal device)
An example of use of the liquid crystal device according to the above-described embodiment in an electronic device in a case where the liquid crystal device is configured as a transmission type will be described with reference to FIGS.

　上記形態の液晶装置を用いて構成される電子機器は、図１７のブロック図に示すように、表示情報出力源１０００、表示情報処理回路１００２、表示駆動装置１００４、液晶装置１００６、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、画像信号などを同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロック信号に基づいて表示情報を処理して出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路。ローテーション回路、ガンマ補正回路、あるいはクランプ回路等を含んで構成され、液晶装置１００６を駆動する。電源回路１０１０は、上述の各回路に電力を供給する。 As shown in the block diagram of FIG. 17, an electronic device including the liquid crystal device of the above embodiment has a display information output source 1000, a display information processing circuit 1002, a display driving device 1004, a liquid crystal device 1006, a clock generation circuit 1008. , And a power supply circuit 1010. The display information output source 1000 includes a memory such as a ROM and a RAM, and a tuning circuit that tunes and outputs image signals and the like. The display information output source 1000 processes and outputs display information based on a clock signal from a clock generation circuit 1008. I do. This display information output circuit 1002 is, for example, an amplification / polarity inversion circuit or a phase expansion circuit. It is configured to include a rotation circuit, a gamma correction circuit, a clamp circuit, and the like, and drives the liquid crystal device 1006. The power supply circuit 1010 supplies power to each of the above-described circuits.

　このような構成の電子機器としては、図１８に示す液晶プロジェクタ、図１９に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、図２０に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備える装置などを挙げることができる。 Examples of the electronic apparatus having such a configuration include a liquid crystal projector shown in FIG. 18, a multimedia-compatible personal computer (PC) shown in FIG. 19, and an engineering workstation (EWS), a pager shown in FIG. Examples include a word processor, a television, a viewfinder-type or monitor direct-view type video tape recorder, an electronic organizer, an electronic desk calculator, a car navigation device, a POS terminal, and a device having a touch panel.

　図１８に示す投写型表示装置は、液晶装置をライトバルブとして用いた投写型プロジェクタであり、たとえば３枚プリズム方式の光学系を用いている。図１８において、液晶プロジェクタ１１００では、白色光源のランプユニット１１０２から出射された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、それぞれの色の画像を表示する３枚の液晶装置１１１０Ｒ、１１１０Ｇ、１１１０Ｂに導かれる。そして、それぞれの液晶装置１１１０Ｒ、１１１０Ｇ、１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光は直進するので、各色の光が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。 The projection type display device shown in FIG. 18 is a projection type projector using a liquid crystal device as a light valve, and uses, for example, a three-prism optical system. In FIG. 18, in a liquid crystal projector 1100, projection light emitted from a lamp unit 1102 of a white light source is divided into three primary colors of R, G, and B by a plurality of mirrors 1106 and two dichroic mirrors 1108 inside a light guide 1104. (Light separating means) and guided to three liquid crystal devices 1110R, 1110G, and 1110B that display images of the respective colors. The lights modulated by the respective liquid crystal devices 1110R, 1110G, and 1110B are incident on a dichroic prism 1112 (light combining means) from three directions. In the dichroic prism 1112, the light of red R and the light of blue B are bent by 90 °, and the light of green G travels straight.

　図１９に示すパーソナルコンピュータ１２００は、キーボード１２０２を備える本体部１２０４と、液晶装置１２０６（液晶表示画面）とを有する。 パ ー ソ ナ ル A personal computer 1200 shown in FIG. 19 includes a main body 1204 having a keyboard 1202 and a liquid crystal device 1206 (liquid crystal display screen).

　図２０に示すページャ１３００は、金属製のフレーム１３０２内に、液晶装置用基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１および第２のシールド板１３１０、１３１２、２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８を有する。２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８は、液晶装置用基板１３０４と回路基板とを接続するものである。 A pager 1300 shown in FIG. 20 includes a liquid crystal device substrate 1304, a light guide 1306 having a backlight 1306a, a circuit board 1308, and first and second shield plates 1310 and 1312 in a metal frame 1302. It has elastic conductors 1314, 1316, and film carrier tape 1318. The two elastic conductors 1314 and 1316 and the film carrier tape 1318 connect the liquid crystal device substrate 1304 and the circuit board.

　ここで、液晶装置用基板１３０４は、２枚の透明基板１３０４ａ、１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶装置が構成される。一方の透明基板には図２１に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を構成することができる。液晶装置用基板１３０４に搭載されない回路は、液晶装置用基板１３０４の外付け回路とされ、図２０に示す例であれば、回路基板１３０８に搭載できる。 Here, the liquid crystal device substrate 1304 is a device in which liquid crystal is sealed between two transparent substrates 1304a and 1304b, thereby forming at least a dot matrix type liquid crystal device. On one transparent substrate, a drive circuit 1004 shown in FIG. 21 or a display information processing circuit 1002 in addition thereto can be formed. A circuit which is not mounted on the liquid crystal device substrate 1304 is an external circuit of the liquid crystal device substrate 1304, and can be mounted on the circuit substrate 1308 in the example shown in FIG.

　図２０はページャの構成を示すものであるから、液晶装置用基板１３０４以外に回路基板１３０８が必要であるが、電子機器用の一部品として液晶装置が使用される場合であって、透明基板上に表示駆動回路が搭載される場合には、その液晶装置としての最小単位は液晶装置用基板１３０４である。あるいは、液晶装置用基板１３０４を筐体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶装置として用いることもできる。これらに代えて、図２１に示すように、液晶装置用基板１３０４を構成する２枚の透明基板１３０４ａ、１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）１３２０を接続して、電子接続用の一部品である液晶装置として使用することもできる。 FIG. 20 shows the configuration of the pager, and thus requires a circuit board 1308 in addition to the substrate 1304 for the liquid crystal device. When a display driving circuit is mounted on the substrate, the minimum unit of the liquid crystal device is the liquid crystal device substrate 1304. Alternatively, a structure in which the liquid crystal device substrate 1304 is fixed to a metal frame 1302 serving as a housing can be used as a liquid crystal device which is one component of an electronic device. Instead, as shown in FIG. 21, an IC chip 1324 was mounted on a polyimide tape 1322 having a metal conductive film formed on one of two transparent substrates 1304a and 1304b constituting a liquid crystal device substrate 1304. A TCP (Tape Carrier Package) 1320 can be connected to be used as a liquid crystal device which is one component for electronic connection.

　なお、本発明は上記実施例に限定されることなく、配線層形成領域にシール層を形成するという本発明の要旨の範囲内で種々変形した形態で実施が可能である。 The present invention is not limited to the above embodiment, but can be implemented in various modified forms within the scope of the present invention in which a seal layer is formed in a wiring layer forming region.

本発明を適用した液晶装置の平面図である。It is a top view of the liquid crystal device to which the present invention is applied. 図１のＨ−Ｈ′線における断面図である。FIG. 2 is a sectional view taken along line HH ′ in FIG. 1. 図１に示す液晶装置に用いた液晶装置用基板の構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a liquid crystal device substrate used in the liquid crystal device illustrated in FIG. 1. 図３に示す液晶装置用基板に構成した画素の等価回路図である。FIG. 4 is an equivalent circuit diagram of a pixel configured on the liquid crystal device substrate illustrated in FIG. 3. 図３に示す液晶装置用基板に構成した画素の拡大図である。FIG. 4 is an enlarged view of a pixel configured on the liquid crystal device substrate illustrated in FIG. 3. 図３に示す液晶装置用基板に構成した検査回路などの等価回路図である。FIG. 4 is an equivalent circuit diagram of an inspection circuit and the like configured on the liquid crystal device substrate shown in FIG. 3. 図３に示す液晶装置用基板に構成したデータ線駆動回路で生成されるパルスのタイミングチャートである。4 is a timing chart of pulses generated by a data line driving circuit formed on the liquid crystal device substrate shown in FIG. 3. 図１に示す液晶装置のコーナー部分付近ＡＡの拡大図である。FIG. 2 is an enlarged view of an area AA near a corner of the liquid crystal device shown in FIG. 1. 図１に示す液晶装置のコーナー部分付近ＢＢの拡大図である。FIG. 2 is an enlarged view of a portion BB near a corner of the liquid crystal device shown in FIG. 1. 図１に示す液晶装置のコーナー部分付近ＢＢの別の拡大図である。FIG. 2 is another enlarged view of the vicinity BB of a corner portion of the liquid crystal device shown in FIG. 1. 図３に示す液晶装置用基板の製造方法を示す工程断面図である。FIG. 4 is a process cross-sectional view illustrating a method for manufacturing the liquid crystal device substrate illustrated in FIG. 3. 図３に示す液晶装置用基板の製造方法において、図１１に示す工程に続いて行う各工程の工程断面図である。FIG. 14 is a process cross-sectional view of each process performed after the process illustrated in FIG. 11 in the method of manufacturing the liquid crystal device substrate illustrated in FIG. 3. 図３に示す液晶装置用基板の製造方法において、図１２に示す工程に続いて行う各工程の工程断面図である。FIG. 13 is a process cross-sectional view of each process performed after the process illustrated in FIG. 12 in the method of manufacturing the liquid crystal device substrate illustrated in FIG. 3. 図３に示す液晶装置用基板の製造方法において、図１３に示す工程に続いて行う各工程の工程断面図である。FIG. 14 is a process cross-sectional view of each process performed after the process illustrated in FIG. 13 in the method of manufacturing the liquid crystal device substrate illustrated in FIG. 3. 図３に示す液晶装置用基板の別の製造方法において、図１４に示す工程に代えて行う各工程の工程断面図である。FIG. 15 is a process cross-sectional view of each process performed in another method of manufacturing the liquid crystal device substrate illustrated in FIG. 3 instead of the process illustrated in FIG. 14. 図３に示す液晶装置用基板の別の製造方法において、図１５に示す工程に続いて行う各工程の工程断面図である。16 is a process cross-sectional view of each process performed after the process illustrated in FIG. 15 in another method of manufacturing the liquid crystal device substrate illustrated in FIG. 3. FIG. 本発明を適用した液晶装置を用いた電子機器のブロック図である。1 is a block diagram of an electronic device using a liquid crystal device to which the present invention has been applied. 本発明を適用した液晶装置を用いた投写型表示装置の光学系を示す説明図である。FIG. 1 is an explanatory diagram illustrating an optical system of a projection display device using a liquid crystal device to which the present invention has been applied. 本発明を適用した液晶装置を用いたパーソナルコンピュータの説明図である。FIG. 21 is an explanatory diagram of a personal computer using a liquid crystal device to which the present invention has been applied. 本発明を適用した液晶装置を用いたページャの説明図である。It is an explanatory view of a pager using a liquid crystal device to which the present invention is applied. 図２０のページャに用いた液晶表示基板の説明図である。FIG. 21 is an explanatory diagram of a liquid crystal display substrate used for the pager of FIG. 20.

符号の説明Explanation of reference numerals

２１　画素部
２２　データ線駆動回路
２３　走査線駆動回路
２５　実装端子
２６　額縁領域
２８、２９　信号配線
４０　ギャップ制御領域の途切れ部分
４１、４２、４３、４４　ギャップ制御領域
６０　画素スイッチング用のＴＦＴ
２１０　画素部のコーナー部分
２２１　Ｘ側シフトレジスタ回路
２２４　サンプルホールド回路
ＡＭ　液晶装置用基板
ＢＭ１　ブラックマトリクス
ＢＭ２　表示画面見切り用のブラックマトリクス
ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 　検査用の入出力信号端子
ＧＳ　シール層ＬＣ　液晶
ＬＰ　液晶装置
ＯＰ　対向基板
ＰＸ　画素
Ｑ1 、Ｑ2 、Ｑ3 ・・・　ビット信号
Ｓ1 、Ｓ2 、Ｓ3 ・・・　アナログスイッチ
ＴＸ1 、ＴＸ2 　検査用の入出力信号端子
ＶＩＤ１〜ＶＩＤ６　画像信号線
Ｘ（Ｘ1 、Ｘ2 ・・・）　データ線
ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 　検査用の入出力信号端子
Ｙ（Ｙ1 、Ｙ2 ・・・）　走査線
ＹＥＰ1 、ＹＥＰ2 検査用の入出力信号端子
ａ1 、ａ2 ・・・検査用ＴＦＴ（検査用スイッチング回路）
ｂ1 、ｂ2 、ｂ3 、ｂ4 　検査用信号配線
ｃ1 、ｃ2 　検査用信号配線
DESCRIPTION OF SYMBOLS 21 Pixel part 22 Data line drive circuit 23 Scan line drive circuit 25 Mounting terminal 26 Frame area 28, 29 Signal wiring 40 Break part 41, 42, 43, 44 of gap control area Gap control area 60 TFT for pixel switching
210 Corner portion 221 of pixel section X-side shift register circuit 224 Sample hold circuit AM Liquid crystal device substrate BM1 Black matrix BM2 Black matrix CX 1 , CX 2 , CX 3 , CX 4 for inspection of display screen I / O signal terminals for inspection GS Seal layer LC Liquid crystal LP Liquid crystal device OP Opposite substrate PX Pixels Q 1 , Q 2 , Q 3 ... Bit signals S 1 , S 2 , S 3 ... Analog switches TX 1 , TX 2 I / O signals for inspection terminal VID1~VID6 image signal lines X (X 1, X 2 ··· ) data lines XEP 1, XEP 2, XEP 3 , XEP 4 output signal terminal Y for inspection (Y 1, Y 2 ···) scanning Lines YEP 1 , YEP 2 Input / output signal terminals a 1 , a 2 for inspection ... TFT for inspection (switching circuit for inspection)
b 1 , b 2 , b 3 , b 4 Inspection signal wiring c 1 , c 2 Inspection signal wiring

Claims (6)

複数の画素からなる画素部と、該画素部を駆動するための駆動回路とを備える液晶装置用基板と、該液晶装置用基板に対向配置される対向基板と、前記画素部の外周縁に沿って、且つ前記対向基板と前記液晶装置用基板との間に形成されたギャップ材含有のシール層とを有する液晶装置であって、
　前記駆動回路は、前記シール層の外側に設けられ、
　前記液晶装置用基板には、
前記シール層の領域に、前記画素部のコーナー部に途切れ部分をもって当該画素部の外周縁に沿って形成され、前記画素部を構成する材料で形成されたギャップ制御領域と、
　該ギャップ制御領域の前記途切れ部分に前記駆動回路に接続された検査用端子とを備えていることを特徴とする液晶装置。 A liquid crystal device substrate including a pixel portion including a plurality of pixels, a driving circuit for driving the pixel portion, a counter substrate disposed to face the liquid crystal device substrate, and an outer peripheral edge of the pixel portion. A liquid crystal device having a gap material-containing seal layer formed between the counter substrate and the liquid crystal device substrate, and
The drive circuit is provided outside the seal layer,
The liquid crystal device substrate includes:
In the region of the seal layer, a gap control region formed along the outer peripheral edge of the pixel portion with a break at a corner portion of the pixel portion, and formed of a material constituting the pixel portion;
A liquid crystal device comprising: a test terminal connected to the drive circuit at the discontinuous portion of the gap control region. 検査回路を備え、前記検査回路側のギャップ制御領域と前記駆動回路側のギャップ制御領域との途切れ部分に、前記駆動回路に接続された検査用端子と前記検査回路に接続された検査端子が設けられていることを特徴とする請求項１に記載の液晶装置。 An inspection circuit is provided, and an inspection terminal connected to the driving circuit and an inspection terminal connected to the inspection circuit are provided at a break between the gap control area on the inspection circuit side and the gap control area on the driving circuit side. The liquid crystal device according to claim 1, wherein: 検査回路を備え、前記駆動回路に接続された検査用端子が設けられたコーナー部の途切れ部分とは、他のコーナー部の途切れ部分に前記検査回路に接続された検査端子が設けられていることを特徴とする請求項１に記載の液晶装置。 An interrupted portion of a corner portion provided with an inspection circuit and provided with an inspection terminal connected to the drive circuit is that an inspection terminal connected to the inspection circuit is provided at an interrupted portion of another corner portion. The liquid crystal device according to claim 1, wherein: 複数の画素からなる画素部と、該画素部を駆動するための駆動回路とを備える液晶装置用基板と、該液晶装置用基板に対向配置される対向基板と、前記画素部の外周縁に沿って、且つ前記対向基板と前記液晶装置用基板との間に形成されたギャップ材含有のシール層とを有する液晶装置であって、
　前記駆動回路を構成するシフトレジスタ回路は、前記シール層の外側に設けられ、
　前記液晶装置用基板には、
前記シール層の領域に、前記画素部のコーナー部に途切れ部分をもって当該画素部の外周縁に沿って形成され、前記画素部を構成する材料で形成されたギャップ制御領域と、
　該ギャップ制御領域の前記途切れ部分に前記シフトレジスタ回路に接続された検査用端子とを備えていることを特徴とする液晶装置。 A liquid crystal device substrate including a pixel portion including a plurality of pixels, a driving circuit for driving the pixel portion, a counter substrate disposed to face the liquid crystal device substrate, and an outer peripheral edge of the pixel portion. A liquid crystal device having a gap material-containing seal layer formed between the counter substrate and the liquid crystal device substrate, and
A shift register circuit constituting the driving circuit is provided outside the seal layer,
The liquid crystal device substrate includes:
In the region of the seal layer, a gap control region formed along the outer peripheral edge of the pixel portion with a break at a corner portion of the pixel portion, and formed of a material constituting the pixel portion;
A liquid crystal device, comprising: a test terminal connected to the shift register circuit at the discontinuous portion of the gap control region. 検査回路を備え、前記検査回路側のギャップ制御領域と前記駆動回路側のギャップ制御領域との途切れ部分に、前記シフトレジスタ回路に接続された検査用端子と前記検査回路に接続された検査端子が設けられていることを特徴とする請求項４に記載の液晶装置。 An inspection circuit is provided, and an inspection terminal connected to the shift register circuit and an inspection terminal connected to the inspection circuit are provided at a break between the gap control area on the inspection circuit side and the gap control area on the drive circuit side. The liquid crystal device according to claim 4, wherein the liquid crystal device is provided. 検査回路を備え、前記シフトレジスタ回路に接続された検査用端子が設けられたコーナー部の途切れ部分とは、他のコーナー部の途切れ部分に前記検査回路に接続された検査端子が設けられていることを特徴とする請求項４に記載の液晶装置。
A test circuit connected to the shift register circuit is provided with a test terminal connected to the shift register circuit, and a test terminal connected to the test circuit is provided at a break portion of another corner portion. The liquid crystal device according to claim 4, wherein:
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