JP3336900B2 - Liquid crystal display panel and projection display device using the same - Google Patents
Liquid crystal display panel and projection display device using the sameInfo
- Publication number
- JP3336900B2 JP3336900B2 JP5784797A JP5784797A JP3336900B2 JP 3336900 B2 JP3336900 B2 JP 3336900B2 JP 5784797 A JP5784797 A JP 5784797A JP 5784797 A JP5784797 A JP 5784797A JP 3336900 B2 JP3336900 B2 JP 3336900B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- circuit
- wiring layer
- crystal display
- display panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、駆動回路内蔵型の
アクティブマトリクス基板を用いた液晶表示パネル、お
よびそれを用いた投写型表示装置に関するものである。
さらに詳しくは、アクティブマトリクス基板と対向基板
との間にシール層を介して液晶層が挟持されてなる液晶
パネルにおいて、画素部の周辺部に形成された駆動回路
の構造に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a liquid crystal display panel using an active matrix substrate with a built-in drive circuit, and a projection display device using the same.
More specifically, the present invention relates to a structure of a drive circuit formed in a peripheral portion of a pixel portion in a liquid crystal panel in which a liquid crystal layer is sandwiched between an active matrix substrate and a counter substrate with a seal layer interposed therebetween.
【０００２】[0002]
【従来の技術】液晶表示パネルに用いられるアクティブ
マトリクス基板のうち、駆動回路内蔵型のものでは、図
１４のブロック図に示されるように、基板１０の上にマ
トリクス状に配列された複数の走査線２０および複数の
データ線３０によって画素領域４０が区画された画素部
１１が構成されている。この画素部１１において、画素
領域４０のそれぞれには走査線２０およびデータ線３０
に接続する画素スイッチング用のＴＦＴ５０（薄膜トラ
ンジスタ）が形成されている。また、基板１０上におけ
る画素部１１の外側領域には、複数のデータ線３０のそ
れぞれに画像信号を供給するデータ側駆動回路部６０
と、複数の走査線２０のそれぞれに走査信号を供給する
Ｙシフトレジシタ７００を備える走査側駆動回路部７０
とが構成されている。これらの駆動回路部６０、７０の
うち、データ側駆動回路部６０は、基板外周側に位置す
る第１の回路形成領域６１と、この第１の回路形成領域
６１と画素部１１との間に位置する第２の回路形成領域
６２と、この第２の回路形成領域６２と第１の回路形成
領域６１との間に位置する配線層形成領域６３とが構成
され、第１の回路形成領域６１には端子を介してクロッ
ク信号が供給されるＸシフトレジスタ６１０が構成され
ている。第２の回路形成領域６２には、アナログスイッ
チとしてのＴＦＴを備えるサンプルホールド回路６２０
が構成されている。配線層形成領域６３には、Ｘシフト
レジスタ６１０からサンプルホールド回路６２０への信
号を供給するためのサンプリング信号入力用配線パター
ン６４と、６相分の画像信号線６６と、画像信号線６６
とサンプルホールド回路６２０とを接続する画像信号サ
ンプリング用配線パターン６５とが構成されている。2. Description of the Related Art Among active matrix substrates used in a liquid crystal display panel, those having a built-in driving circuit have a plurality of scanning arrays arranged in a matrix on a substrate 10 as shown in a block diagram of FIG. The pixel portion 11 is configured such that the pixel region 40 is partitioned by the line 20 and the plurality of data lines 30. In the pixel section 11, the scanning line 20 and the data line 30
A pixel switching TFT 50 (thin film transistor) connected to the TFT is formed. A data-side driving circuit unit 60 that supplies an image signal to each of the plurality of data lines 30 is provided in a region outside the pixel unit 11 on the substrate 10.
And a scanning side driving circuit unit 70 including a Y shift register 700 for supplying a scanning signal to each of the plurality of scanning lines 20.
Are configured. Of these drive circuit units 60 and 70, the data-side drive circuit unit 60 is provided between the first circuit formation region 61 located on the outer peripheral side of the substrate and the first circuit formation region 61 and the pixel unit 11. A second circuit formation region 62 is located, and a wiring layer formation region 63 located between the second circuit formation region 62 and the first circuit formation region 61 is formed. Is provided with an X shift register 610 to which a clock signal is supplied via a terminal. A sample hold circuit 620 including a TFT as an analog switch is provided in the second circuit formation region 62.
Is configured. In the wiring layer forming region 63, a sampling signal input wiring pattern 64 for supplying a signal from the X shift register 610 to the sample hold circuit 620, an image signal line 66 for six phases, and an image signal line 66
And an image signal sampling wiring pattern 65 for connecting the image signal sampling circuit 620 to the sample hold circuit 620.
【０００３】このように構成したアクティブマトリクス
基板１は、所定の隙間を介して対向基板（図示せず。）
と貼り合わされ、これらの基板間に液晶が封入される。
このような貼り合わせ構造を構成するにあたって、従来
は、図１５に示すように、画素部１１の外側領域のう
ち、画素部１１とデータ側駆動回路部６０（サンプルホ
ールド回路６２０）との間、および画素部１１と走査側
駆動回路部７０との間に相当する領域にギャップ材含有
のシール材を塗布し、このシール層８０によって、アク
ティブマトリクス基板１と、対向電極およびブラックマ
トリクス９１が構成された対向基板とを貼り合わせて、
その内側領域を液晶封入領域１２としている。ここで、
走査側駆動回路部７０近くの走査線２０、および画素部
１１とデータ側駆動回路部６０とを接続する引出し線９
０については、データ線３０と同時形成された第１の配
線層１３と、第１の配線層１３と重なるように走査線２
０と同時形成された第２の配線層１４との重なり部分を
利用して全体として平坦なセルギャップ制御領域１５を
構成している。なお、シール層８０の形成領域を図１４
に示すと、一点鎖線Ｌ１１で表され、その内側領域が液
晶封入領域１２となる。[0005] The active matrix substrate 1 configured as described above has a counter substrate (not shown) with a predetermined gap therebetween.
And a liquid crystal is sealed between these substrates.
Conventionally, when such a bonding structure is configured, as shown in FIG. 15, an area between the pixel unit 11 and the data-side driving circuit unit 60 (the sample-and-hold circuit 620) in the region outside the pixel unit 11. In addition, a sealing material containing a gap material is applied to a region corresponding to a position between the pixel unit 11 and the scanning side driving circuit unit 70, and the active matrix substrate 1, the counter electrode, and the black matrix 91 are formed by the sealing layer 80. To the opposite substrate,
The inner region is a liquid crystal sealed region 12. here,
The scanning line 20 near the scanning side driving circuit unit 70 and the lead line 9 connecting the pixel unit 11 and the data side driving circuit unit 60
For 0, the first wiring layer 13 formed simultaneously with the data line 30 and the scanning line 2 are overlapped with the first wiring layer 13.
A cell gap control region 15 which is flat as a whole is formed by utilizing an overlapping portion of the second wiring layer 14 formed simultaneously with the zero. The formation region of the seal layer 80 is shown in FIG.
Is represented by a dashed-dotted line L11, and an inner region thereof is a liquid crystal sealing region 12.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、液晶表
示パネルに対しては表示品位の向上が求められる状況に
あって、データ側駆動回路部６０に対してはそれを構成
するＴＦＴの動作速度の向上、あるいは大規模回路の導
入などが求められているが、従来の液晶表示パネルで
は、アクティブマトリクス基板１上でデータ側駆動回路
部６０の形成領域をこれ以上拡張できないため、ＴＦＴ
のチャネル幅の拡張によるオン電流の増大や新たな回路
の導入などが不可能である。すなわち、従来の液晶表示
パネルでは、アクティブマトリクス基板１を大型化せず
に、周辺部分（データ側駆動回路部６０の形成領域）を
拡張するには、その分、画素部１１を含む液晶封入領域
１２やシール領域８０が占めている部分を縮小する必要
があるが、かかる変更は表示面積の縮小やシール性の低
下を招くため、困難である。However, in a situation where the display quality is required to be improved for the liquid crystal display panel, the operation speed of the TFT constituting the data side drive circuit unit 60 is to be improved for the data side drive circuit unit 60. However, in the conventional liquid crystal display panel, the formation area of the data side drive circuit section 60 on the active matrix substrate 1 cannot be further expanded.
It is impossible to increase the on-current due to the expansion of the channel width or to introduce a new circuit. That is, in the conventional liquid crystal display panel, in order to expand the peripheral portion (the formation region of the data-side drive circuit portion 60) without increasing the size of the active matrix substrate 1, the liquid crystal enclosing region including the pixel portion 11 is correspondingly increased. It is necessary to reduce the portion occupied by 12 and the seal area 80, but such a change is difficult because it causes a reduction in the display area and a decrease in sealability.
【０００５】また、従来のアクティブマトリクス基板１
では、表示領域の面積をそのままにして液晶表示パネル
を小型化しようにも、シール層８０の周辺部には、幅Ｌ
１を占めるサンプルホールド回路６２０、および幅Ｌ２
を占めるシフトレジスタ６１０を形成する必要がある以
上、液晶表示パネルの小型化が困難である。In addition, the conventional active matrix substrate 1
In order to reduce the size of the liquid crystal display panel while keeping the area of the display area unchanged, the peripheral portion of the seal layer 80 has a width L.
1 and a sample hold circuit 620 and a width L2
Since it is necessary to form the shift register 610 occupying the above, it is difficult to reduce the size of the liquid crystal display panel.
【０００６】以上の問題点に鑑みて、本発明の課題は、
駆動回路内蔵型のアクティブマトリクス基板を用いた液
晶表示パネルにおいて、液晶封入領域を規定するシール
層と周辺回路との配置を改良することにより、アクティ
ブマトリクス基板上でのデータ側駆動回路の形成領域を
拡張し、データ側駆動回路への新たな回路の導入、ある
いはシール層周辺部分の縮小などを可能とする構成を提
供することにある。[0006] In view of the above problems, an object of the present invention is to provide:
In a liquid crystal display panel using an active matrix substrate with a built-in drive circuit, the area of the data side drive circuit on the active matrix substrate is improved by improving the arrangement of the seal layer and peripheral circuits that define the liquid crystal enclosing area. An object of the present invention is to provide a configuration which can be expanded to introduce a new circuit into the data side driving circuit or to reduce a portion around the seal layer.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、基板上にマトリクス状に配列された複数
の走査線および複数のデータ線と、該走査線および該デ
ータ線に対応して設けられたスイッチング用の薄膜トラ
ンジスタとが形成された画素部と、該画素部の周辺領域
に該複数のデータ線に画像信号を供給するデータ線駆動
回路とが形成されてなり、該基板と対向基板との間はギ
ャップ材含有のシール層によって液晶が挟持されてなる
液晶表示パネルにおいて、該データ線駆動回路は、第１
の回路と、該第１の回路と該画素部との間に位置する第
２の回路と、該第２の回路と該第１の回路との間に位置
する配線層とを備え、該シール層は該配線層に重なるよ
うに形成されてなり、該第２の回路は該シール層の内側
に位置していることを特徴とする。すなわち、シール層
よりも内側に第２の回路が形成された分だけ、シール層
よりも外側において第１の回路を拡張できる。それ故、
データ線駆動回路に対してはデータ線駆動回路を構成す
るＴＦＴのチャネル幅の増大によるオン電流の増大、す
なわちＴＦＴの動作速度の向上、あるいはデータ線駆動
回路への大規模回路の導入などを行うことができる。よ
って、本発明によれば、アクティブマトリクス基板を大
型化せずに、かつ画素部を含む液晶封入領域やシール領
域が占めている部分を縮小することなく、データ線駆動
回路の形成領域を実質的に拡張することができるので、
液晶表示パネルの表示の品位を高めることができる。ま
た、シール層よりも内側に第２の回路を形成したため、
シール層よりも外側には第１の回路の領域だけを確保す
ればよい。よって、アクティブマトリクス基板の周辺部
分を縮小できるので、同じ大きさの表示領域を有しなが
らも、周辺部分が狭い液晶表示パネルを構成することが
できる。さらに、データ側駆動回路全体を液晶封入領域
内に形成すると、そこに印加される直流成分の電位の影
響を受けて液晶の劣化を招くおそれがあるが、本発明で
は、データ線駆動回路の一部である、極性反転した画像
信号をサンプリングするサンプルホールド回路が液晶封
入領域内にあるので、液晶中の不純物イオンが配向膜と
の界面に吸着し分極発生により、表示品位の劣化を招く
ということはない。また、アクティブマトリクス基板の
外周のシール材形成領域の全面にギャップ制御をするた
めの層、あるいはアルミニウム層などの配線を形成し、
そこにシール層を形成する構成では、シール層を光硬化
させる場合には対向基板の方から光照射しなればなら
ず、対向基板としては光透過性の高い石英基板などを使
用せざるを得ないという制約があるが、本発明によれ
ば、配線層形成領域にシール層を形成するので、アクテ
ィブマトリクス基板の側から光照射しても、配線層同士
の隙間を通って光がシール層に到達して、十分シール層
を硬化させることができる。従って、対向基板に光透過
性が低い基板、例えば安価なガラス基板を使用できると
いう利点もある。In order to solve the above-mentioned problems, the present invention provides a plurality of scanning lines and a plurality of data lines arranged in a matrix on a substrate, and a plurality of scanning lines and a plurality of data lines corresponding to the scanning lines and the data lines. A pixel portion in which a switching thin film transistor provided as a pixel portion is formed, and a data line driving circuit for supplying image signals to the plurality of data lines is formed in a peripheral region of the pixel portion. In a liquid crystal display panel in which liquid crystal is sandwiched between a counter substrate and a sealing layer containing a gap material, the data line driving circuit includes a first line.
, A second circuit positioned between the first circuit and the pixel portion, and a wiring layer positioned between the second circuit and the first circuit; The layer is formed so as to overlap the wiring layer, and the second circuit is located inside the sealing layer. That is, the first circuit can be expanded outside the seal layer by the amount of the second circuit formed inside the seal layer. Therefore,
For the data line driving circuit, the on-current is increased by increasing the channel width of the TFT constituting the data line driving circuit, that is, the operation speed of the TFT is improved, or a large-scale circuit is introduced into the data line driving circuit. be able to. Therefore, according to the present invention, the formation region of the data line driving circuit can be substantially reduced without increasing the size of the active matrix substrate and without reducing the portion occupied by the liquid crystal sealing region including the pixel portion and the sealing region. Can be extended to
The display quality of the liquid crystal display panel can be improved. Also, since the second circuit is formed inside the seal layer,
Only the first circuit area needs to be secured outside the seal layer. Accordingly, the peripheral portion of the active matrix substrate can be reduced, so that a liquid crystal display panel having a narrow peripheral portion while having a display area of the same size can be configured. Further, if the entire data-side driving circuit is formed in the liquid crystal sealing region, the liquid crystal may be deteriorated due to the influence of the potential of the DC component applied thereto. is a part, since the sample and hold circuit for sampling an image signal polarity inversion is in liquid crystal filling area, impurity ions in the liquid crystal through adsorption polarized generated at the interface between the alignment layer, leading to deterioration in display quality
Not at all. Further, a layer for controlling the gap or a wiring such as an aluminum layer is formed on the entire surface of the seal material forming region on the outer periphery of the active matrix substrate,
In the configuration in which the seal layer is formed, when the seal layer is light-cured, light must be irradiated from the counter substrate, and a quartz substrate or the like having high light transmittance must be used as the counter substrate. However, according to the present invention, since the seal layer is formed in the wiring layer forming region, even if light is irradiated from the side of the active matrix substrate, light passes through the gap between the wiring layers to the seal layer. Once reached, the seal layer can be sufficiently cured. Therefore, there is also an advantage that a substrate having low light transmittance, for example, an inexpensive glass substrate can be used as the counter substrate.
【０００８】本発明の液晶表示パネルは、該シール層よ
りも外側に該複数の走査線に走査信号を供給する走査線
駆動回路が構成されていることを特徴とする。すなわ
ち、駆動回路内蔵型のアクティブマトリクス基板には、
駆動回路のうち、データ側駆動回路のみが画素部の周辺
部分に形成されているタイプのもの、データ側駆動回路
および走査側駆動回路の双方が画素部の周辺部分に形成
されているタイプのものがあるが、本発明ではいずれの
タイプのものにも適用できる。The liquid crystal display panel according to the present invention is characterized in that a scanning line driving circuit for supplying a scanning signal to the plurality of scanning lines is provided outside the seal layer. In other words, an active matrix substrate with a built-in drive circuit
Of the driving circuits, those in which only the data-side driving circuit is formed in the peripheral portion of the pixel portion, and those in which both the data-side driving circuit and the scanning-side driving circuit are formed in the peripheral portion of the pixel portion However, the present invention can be applied to any type.
【０００９】本発明の液晶表示パネルは、該第２の回路
には、該配線層に形成されているサンプリング信号入力
用配線パターンを介して該第１の回路に形成されている
シフトレジスタからの信号が入力されるサンプルホール
ド回路が構成されていることを特徴とする。In the liquid crystal display panel according to the present invention, the second circuit is connected to a shift register formed in the first circuit via a sampling signal input wiring pattern formed in the wiring layer. A sample and hold circuit to which a signal is input is configured.
【００１０】また本発明において、配線層形成領域に
は、データ線と同時形成された第１の配線層と、走査線
と同時形成された第２の配線層との重なり領域に、前記
のシール層が形成されることが好ましい。このような配
線層であれば、ＴＦＴと違って、シール材のギャップ材
が対向基板との間に挟まっていても損傷することがな
い。すなわち、データ側駆動回路の一部をシール層の内
側に形成するといっても、シール層が駆動回路のＴＦＴ
に重なるような構成であれば、ＴＦＴと対向基板との間
に挟まれたギャップ材はＴＦＴを損傷させてしまう恐れ
があるが、このような問題は本発明では発生しない。ま
た、第１の配線層および第２の配線層はそれぞれ、デー
タ線または走査線と同時形成した配線層を利用するの
で、このような配線層を形成するために、特別な工程を
追加する必要がないという利点がある。Further, in the present invention, the sealing layer is formed in an overlapping area of a first wiring layer formed simultaneously with the data line and a second wiring layer formed simultaneously with the scanning line in the wiring layer forming region. Preferably, a layer is formed. With such a wiring layer, unlike the TFT, even if the gap material of the sealing material is sandwiched between the sealing material and the counter substrate, there is no damage. That is, even though a part of the data-side driving circuit is formed inside the sealing layer, the sealing layer is formed by the TFT of the driving circuit.
In such a configuration, the gap material sandwiched between the TFT and the counter substrate may damage the TFT, but such a problem does not occur in the present invention. In addition, since the first wiring layer and the second wiring layer use wiring layers formed simultaneously with data lines or scanning lines, it is necessary to add a special process to form such wiring layers. There is an advantage that there is no.
【００１１】たとえば、本発明では、前記サンプリング
信号入力用配線パターンは、前記データ線と同時形成さ
れた第１の配線層と、該第１の配線層と重なるように前
記走査線と同時形成された第２の配線層とを備え、該第
２の配線層および前記第１の配線層の形成領域に前記の
シール層が形成されている。また、前記配線層形成領域
内を通る画像信号線と前記サンプルホールド回路とを接
続する画像信号サンプリング用配線パターンが、前記デ
ータ線と同時形成された第１の配線層と、該第１の配線
層と重なるように前記走査線と同時形成された第２の配
線層とを備え、該第２の配線層および前記第１の配線層
の形成領域に前記シール層が形成されてもよい。この場
合にも、前記画像信号サンプリング用配線パターンと、
前記配線層形成領域内を通る画像信号線との重なり部分
にシール層が形成されてもよい。For example, in the present invention, the sampling signal input wiring pattern is formed simultaneously with the first wiring layer formed simultaneously with the data line and the scanning line so as to overlap the first wiring layer. A second wiring layer, and the seal layer is formed in a region where the second wiring layer and the first wiring layer are formed. An image signal sampling wiring pattern for connecting an image signal line passing through the wiring layer forming region and the sample-hold circuit; a first wiring layer formed simultaneously with the data line; A second wiring layer formed simultaneously with the scanning line so as to overlap the layer, and the seal layer may be formed in a region where the second wiring layer and the first wiring layer are formed. Also in this case, the image signal sampling wiring pattern,
A seal layer may be formed at a portion overlapping with the image signal line passing through the wiring layer formation region.
【００１２】本発明の液晶表示パネルは、互いに重なる
該第１の配線層と該第２の配線層とは、コンタクトホー
ルを介して少なくとも１箇所で電気的接続していること
を特徴とする。このように構成すると、そこにシール材
のギャップ材により、第１配線層あるいは第２配線層の
どちらか一方の配線が断線したとしても、もう一方の配
線層で信号を供給することができるため、冗長構造が可
能となる。The liquid crystal display panel according to the present invention is characterized in that the first wiring layer and the second wiring layer overlapping each other are electrically connected at at least one place via a contact hole. With this configuration, even if one of the first wiring layer and the second wiring layer is broken by the gap material of the sealing material, a signal can be supplied to the other wiring layer. Thus, a redundant structure becomes possible.
【００１３】本発明の液晶表示パネルは、該第１の配線
層はアルミニウム層で構成されていることを特徴とす
る。The liquid crystal display panel according to the present invention is characterized in that the first wiring layer is constituted by an aluminum layer.
【００１４】本発明の液晶表示パネルは、該第２の配線
層はポリシリコン層で構成されていることを特徴とす
る。The liquid crystal display panel according to the present invention is characterized in that the second wiring layer is constituted by a polysilicon layer.
【００１５】本発明の液晶表示パネルは、該対向基板の
側には該シール層の内側にブラックマトリクスが形成さ
れ、該第２の回路は前記ブラックマトリクスの開口部よ
り外側に位置することを特徴とする。The liquid crystal display panel according to the present invention is characterized in that a black matrix is formed inside the seal layer on the side of the counter substrate, and the second circuit is located outside an opening of the black matrix. And
【００１６】本発明の液晶表示パネルを用いた投写型表
示装置は、光源部と、該光源部から出射された光を前記
液晶表示パネルで光変調した光をスクリーンなどの投写
面に投写する投写手段とを有することを特徴とする。A projection type display device using a liquid crystal display panel according to the present invention is a projection type display device which projects a light source unit and light obtained by modulating light emitted from the light source unit by the liquid crystal display panel onto a projection surface such as a screen. Means.
【００１７】[0017]
【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。Embodiments of the present invention will be described with reference to the drawings.
【００１８】（アクティブマトリクス基板の全体および
画素部の構成）図１は、液晶表示装置に用いられる駆動
回路内蔵型のアクティブマトリクス基板の構成を模式的
に示すブロック図であり、図２（Ａ）は、このアクティ
ブマトリクス基板に対向基板を貼り合わせた構造を示す
平面図、図２（Ｂ）は図２（Ａ）のＨ−Ｈ’の断面図で
ある。なお、本形態に係るアクティブマトリクス基板
は、基本的な構成が図１４および図１５を参照して説明
したものと同様であるため、共通する部分には同一の符
号を付してある。(Overall Structure of Active Matrix Substrate and Pixel Section) FIG. 1 is a block diagram schematically showing the structure of an active matrix substrate with a built-in driving circuit used in a liquid crystal display device. Is a plan view showing a structure in which a counter substrate is bonded to the active matrix substrate, and FIG. 2B is a cross-sectional view taken along line HH ′ in FIG. 2A. Note that the active matrix substrate according to this embodiment has the same basic configuration as that described with reference to FIGS. 14 and 15, and thus common parts are denoted by the same reference numerals.
【００１９】図１からわかるように、本形態の液晶表示
パネルに用いられる駆動回路内蔵型のアクティブマトリ
クス基板１も、画素部１１では、ガラスや石英などの透
明な基板１０の上に複数の走査線２０および複数のデー
タ線３０がマトリクス状に配列され、これらの走査線２
０およびデータ線３０によって画素領域４０が区画され
ている。いずれの画素領域４０にも、走査線２０および
データ線３０に接続する画素スイッチング用のＴＦＴ５
０が形成され、このＴＦＴ５０のドレイン電極は、後述
するように、液晶セルを構成するための画素電極であ
る。As can be seen from FIG. 1, the active matrix substrate 1 with a built-in drive circuit used in the liquid crystal display panel of the present embodiment also has a plurality of scans on a transparent substrate 10 such as glass or quartz in the pixel portion 11. The lines 20 and the plurality of data lines 30 are arranged in a matrix, and these scanning lines 2
The pixel area 40 is defined by 0 and the data lines 30. Each pixel region 40 has a pixel switching TFT 5 connected to the scanning line 20 and the data line 30.
0 is formed, and the drain electrode of the TFT 50 is a pixel electrode for forming a liquid crystal cell, as described later.
【００２０】（アクティブマトリクス基板の周辺部分の
構成）本形態のアクティブマトリクス基板１において、
基板１０上における画素部１１の外側領域（周辺部分）
には、複数のデータ線３０のそれぞれに画像信号を供給
するデータ線駆動回路部６０と、複数の走査線２０のそ
れぞれに画素選択用の走査信号を供給するＹシフトレジ
スタ７００やバッファを備える走査線駆動回路部７０と
が構成されている。これらの駆動回路部６０、７０のう
ち、データ線駆動回路部６０は、基板外周側に位置する
第１の回路形成領域６１と、この第１の回路形成領域６
１と画素部１１との間に位置する第２の回路形成領域６
２と、この第２の回路形成領域６２と第１の回路形成領
域６１との間に位置する配線層形成領域６３とが構成さ
れ、第１の回路形成領域６１には端子を介して外部から
クロック信号が供給されるＸシフトレジスタ６１０が構
成されている。第２の回路形成領域６２には、Ｘシフト
レジスタ６１０から出力された信号に基づいて動作する
アナログスイッチとしてのＴＦＴを備えるサンプルホー
ルド回路６２０が構成されている。配線層形成領域６３
には、Ｘシフトレジスタ６１０からサンプルホールド回
路６２０への信号を供給するためのサンプリング信号入
力用配線パターン６４と、たとえば６相に展開された各
画像信号に対応する６本の画像信号線６６と、画像信号
線６６とサンプルホールド回路６２０とを接続する画像
信号サンプリング用配線パターン６５とが構成されてい
る。このため、サンプルホールド回路６２０は、シフト
レジスタ６１０から出力された信号に基づいて各ＴＦＴ
が動作し、画像信号線６６を介して供給される画像信号
を所定のタイミングでデータ線３０に取り込み、各画素
に供給することが可能である。(Configuration of Peripheral Portion of Active Matrix Substrate) In the active matrix substrate 1 of the present embodiment,
Region outside pixel unit 11 on substrate 10 (peripheral part)
The scanning includes a data line driving circuit unit 60 that supplies an image signal to each of the plurality of data lines 30, and a Y shift register 700 and a buffer that supplies a scanning signal for pixel selection to each of the plurality of scanning lines 20. The line drive circuit unit 70 is configured. Of these drive circuit units 60 and 70, the data line drive circuit unit 60 includes a first circuit formation region 61 located on the outer peripheral side of the substrate and a first circuit formation region 6.
Circuit formation region 6 located between pixel 1 and pixel portion 11
2 and a wiring layer forming region 63 located between the second circuit forming region 62 and the first circuit forming region 61. The first circuit forming region 61 is externally connected via a terminal. An X shift register 610 to which a clock signal is supplied is configured. In the second circuit formation region 62, a sample and hold circuit 620 including a TFT as an analog switch that operates based on a signal output from the X shift register 610 is configured. Wiring layer formation region 63
Includes a sampling signal input wiring pattern 64 for supplying a signal from the X shift register 610 to the sample and hold circuit 620, and six image signal lines 66 corresponding to, for example, image signals developed in six phases. And an image signal sampling wiring pattern 65 for connecting the image signal line 66 and the sample hold circuit 620. Therefore, the sample and hold circuit 620 controls each TFT based on the signal output from the shift register 610.
Operates, and the image signal supplied via the image signal line 66 can be taken into the data line 30 at a predetermined timing and supplied to each pixel.
【００２１】このように構成したアクティブマトリクス
基板１は、図２（Ａ）及び図２（Ｂ）に示すように、対
向電極５５およびブラックマトリクス９１を備える透明
な対向基板５とギャップ材含有のシール材を塗布したシ
ール層８０によって貼り合わされ、これらの基板間に液
晶が封入される。シール層８０には、エポキシ樹脂や各
種の紫外線硬化樹脂などを用いることができる。また、
ギャップ材としては、直径約２μｍ〜約６μｍの円筒や
球状のグラスファイバー等を用いることができる。ここ
で、対向基板５はアクティブマトリクス基板１よりも小
さく、アクティブマトリクス基板１の周辺部分は、対向
基板５の外周縁よりはみ出た状態に貼り合わされる。従
って、アクティブマトリクス基板１の入出力端子７及び
第１駆動回路６１は、アクティブマトリクス基板１と対
向基板５とを貼り合わせた後も露出しており、第２駆動
回路６２は貼り合わせた内側に配置されている。また、
アクティブマトリクス基板１と対向基板５とは、上下導
通材８によりコモン電位（ＬＣＣＯＭ）とされている。
なお、シール層８０は部分的に途切れているため、そこ
から対向基板５とアクティブマトリクス基板１とを貼り
合わせた後も液晶を封入でき、封入した後は封止剤６で
塞がれる。As shown in FIGS. 2A and 2B, the active matrix substrate 1 configured as described above is provided with a transparent counter substrate 5 having a counter electrode 55 and a black matrix 91 and a seal containing a gap material. The substrates are bonded by a seal layer 80 coated with a material, and liquid crystal is sealed between these substrates. For the seal layer 80, an epoxy resin, various ultraviolet curable resins, or the like can be used. Also,
As the gap material, a cylindrical or spherical glass fiber having a diameter of about 2 μm to about 6 μm can be used. Here, the opposing substrate 5 is smaller than the active matrix substrate 1, and the peripheral portion of the active matrix substrate 1 is bonded so as to protrude from the outer peripheral edge of the opposing substrate 5. Therefore, the input / output terminals 7 of the active matrix substrate 1 and the first drive circuit 61 are exposed even after the active matrix substrate 1 and the counter substrate 5 are bonded, and the second drive circuit 62 is located inside the bonded substrate. Are located. Also,
The active matrix substrate 1 and the opposing substrate 5 are set at a common potential (LCCOM) by the upper and lower conductive members 8.
Since the seal layer 80 is partially interrupted, the liquid crystal can be sealed even after the opposing substrate 5 and the active matrix substrate 1 are bonded to each other, and the sealant 6 is closed after the sealing.
【００２２】このような貼り合わせ構造を構成するにあ
たって、本形態では、図３にアクティブマトリクス基板
１の一部（図２の円領域Ｌ１２）を拡大して示すよう
に、画素部１１の外側領域のうち、第１の回路形成領域
６１と第２の回路形成領域６２との間に位置する配線層
形成領域６３に重なるようにギャップ材含有のシール材
が塗布され、このシール層８０によって、アクティブマ
トリクス基板１と対向基板５とを貼り合わせている。従
って、アクティブマトリクス基板１と対向基板５との間
にはシール層８０の内側に液晶封入領域１２が区画さ
れ、かつ、この液晶封入領域１２内に第２の回路形成領
域６２（サンプルホールド回路６２０）が位置してい
る。本実施例では、対向基板５にはシール層８０の内周
縁に沿うようにブラックマトリクス９１が形成されてい
るが、該ブラックマトリクスの開口部よりも外側に第２
の回路形成領域６２の内周縁が位置している。すなわ
ち、第２の回路形成領域６２は液晶封入領域１２内にあ
るが、ブラックマトリクス９１の開口部より内側へはみ
出していない。それ故、シール層の形成領域を図１に示
すと、一点鎖線Ｌ１３で表され、その内側領域が液晶封
入領域１２となる。In constructing such a bonding structure, in the present embodiment, as shown in an enlarged view of a part of the active matrix substrate 1 (circular region L12 in FIG. 2) in FIG. Of these, a sealing material containing a gap material is applied so as to overlap the wiring layer forming region 63 located between the first circuit forming region 61 and the second circuit forming region 62, and the active material is formed by the seal layer 80. The matrix substrate 1 and the counter substrate 5 are bonded together. Therefore, a liquid crystal enclosing region 12 is defined inside the seal layer 80 between the active matrix substrate 1 and the counter substrate 5, and the second circuit formation region 62 (the sample hold circuit 620) is provided in the liquid crystal enclosing region 12. ) Is located. In this embodiment, the black matrix 91 is formed on the counter substrate 5 along the inner peripheral edge of the seal layer 80, but the second matrix is formed outside the opening of the black matrix.
The inner peripheral edge of the circuit formation region 62 is located. That is, the second circuit formation region 62 is located in the liquid crystal sealing region 12 but does not protrude inward from the opening of the black matrix 91. Therefore, when the formation region of the seal layer is shown in FIG. 1, the region is indicated by a dashed-dotted line L <b> 13, and the inside region is the liquid crystal sealing region 12.
【００２３】本形態では、アクティブマトリクス基板１
の外周部分の両側には走査側駆動回路部７０が対称に構
成され、いずれの走査側駆動回路部７０においても、シ
ール層８０は走査側駆動回路部７０よりも完全に内側、
すなわち、走査線２０に重なる領域に形成されている。In this embodiment, the active matrix substrate 1
On both sides of the outer peripheral portion, the scanning side drive circuit section 70 is configured symmetrically, and in any of the scan side drive circuit sections 70, the seal layer 80 is completely inside the scan side drive circuit section 70,
That is, it is formed in a region overlapping the scanning line 20.
【００２４】図３を用いて詳述すると、シール層８０の
下層側に位置する各配線層は、対向基板５に向けてほぼ
均一に突出している。即ち、データ線駆動回路部６０の
側では、第１の回路形成領域６１に形成されているＸシ
フトレジスタ６１０とサンプルホールド回路６２０とを
接続する多数のサンプリング信号入力用配線パターン６
４は、データ線３０と同時形成された第１の配線層１３
と、この第１の配線層１３と重なるように走査線２０と
同時形成された第２の配線層１４が形成されている。こ
の第２の配線層１４と第１の配線層１３との重なり部分
は、隣合う配線層と隙間を介して並んでほぼ均一に対向
基板５に向けて突出しているため、液晶層のセルギャッ
プの制御に利用できる。また、サンプリング信号入力用
配線パターン６４と、配線層形成領域６３内を通る画像
信号線６６との重なり部分も、対向基板５に向けてほぼ
均一に突出しているため、ギャップ制御に利用できる。More specifically, referring to FIG. 3, each wiring layer located below the seal layer 80 projects substantially uniformly toward the counter substrate 5. That is, on the side of the data line drive circuit section 60, a large number of sampling signal input wiring patterns 6 connecting the X shift register 610 and the sample hold circuit 620 formed in the first circuit formation area 61.
4 denotes a first wiring layer 13 formed simultaneously with the data line 30.
And a second wiring layer 14 formed simultaneously with the scanning line 20 so as to overlap the first wiring layer 13. Since the overlapping portion between the second wiring layer 14 and the first wiring layer 13 is substantially uniform and protrudes toward the opposing substrate 5 side by side with a gap between the adjacent wiring layers, the cell gap of the liquid crystal layer Can be used to control Further, the overlapping portion of the sampling signal input wiring pattern 64 and the image signal line 66 passing through the wiring layer formation region 63 also protrudes almost uniformly toward the opposing substrate 5 and can be used for gap control.
【００２５】また、データ側駆動回路部６０の側では、
配線層形成領域６３内を通る画像信号線６６とサンプル
ホールド回路６２０とを接続する画像信号サンプリング
用配線パターン６５も、データ線３０と同時形成された
第１の配線層１３と、第１の配線層１３と重なるように
走査線２０と同時形成された第２の配線層１４とを備
え、この第２の配線層１４と第１の配線層１３との重な
り部分も、隣り合う配線層とわずかな隙間を介して並ん
で対向基板５に向けて突出している。しかも、画像信号
サンプリング用配線パターン６５は、配線層形成領域６
３内を通る画像信号線６６との重なり部分によっても、
対向基板５に向けてほぼ均一に突出している。このよう
に配線層はほぼ均一に対向基板に向けて突出しており、
図３にはアクティブマトリクスパネルの一部しか図示さ
れていないが、配線層は平面的に見て画素部の周辺の上
下、左右に形成されているため、これらの配線層が、ギ
ャップ制御として機能し、セルギャップを均一にするた
めに利用することができる。本発明はこれらの複数の配
線層を利用してギャップ制御を行うものであり、本明細
書では上述のようなシール材が形成される領域の配線層
１５を以下、セルギャップ制御領域と称して説明する。On the side of the data side drive circuit section 60,
The image signal sampling wiring pattern 65 for connecting the image signal line 66 passing through the wiring layer formation region 63 and the sample hold circuit 620 also includes the first wiring layer 13 formed simultaneously with the data line 30 and the first wiring. A second wiring layer formed simultaneously with the scanning line so as to overlap with the layer; the overlapping portion between the second wiring layer and the first wiring layer is slightly different from the adjacent wiring layer; And protrudes toward the opposing substrate 5 side by side with a small gap therebetween. In addition, the image signal sampling wiring pattern 65 is formed in the wiring layer formation region 6.
3 also overlaps with the image signal line 66 passing through
It projects almost uniformly toward the counter substrate 5. Thus, the wiring layer protrudes almost uniformly toward the counter substrate,
Although only a part of the active matrix panel is shown in FIG. 3, since the wiring layers are formed above, below, right and left around the pixel portion when viewed in plan, these wiring layers function as gap control. However, it can be used to make the cell gap uniform. In the present invention, the gap control is performed by using the plurality of wiring layers. In this specification, the wiring layer 15 in the area where the above-described sealing material is formed is hereinafter referred to as a cell gap control area. explain.
【００２６】同様に、走査側駆動回路部７０の側でも、
走査線２０に対して、データ線３０と同時形成された第
１の配線層１３が重なっており、この重なり部分も、隣
合う配線層と隙間を介して並んで対向基板５に向けてほ
ぼ均一に突出してセルギャップ制御領域１５を構成して
いる。Similarly, on the scanning drive circuit section 70 side,
The first wiring layer 13 formed simultaneously with the data line 30 overlaps the scanning line 20, and this overlapping portion is also substantially uniform toward the opposing substrate 5 side by side with the adjacent wiring layer with a gap therebetween. To form a cell gap control region 15.
【００２７】従って、データ線駆動回路部６０の側、お
よび走査線駆動回路部７０の側の双方において、シール
層８０に含有されているギャップ材のうち、各セルギャ
ップ制御領域１５に位置するギャップ材は、アクティブ
マトリクス基板１と対向基板５との間に所定の隙間を確
保することになる。Therefore, on both the side of the data line drive circuit section 60 and the side of the scan line drive circuit section 70, the gap material located in each cell gap control region 15 among the gap materials contained in the seal layer 80 is used. The material secures a predetermined gap between the active matrix substrate 1 and the opposing substrate 5.
【００２８】（アクティブマトリクス基板の製造方法）
このようにして、２層の配線層を利用してセルギャップ
制御領域１５を構成する際には、画素スイッチング用の
ＴＦＴ５０が以下に説明する構造を有していることか
ら、画素スイッチング用のＴＦＴ５０の製造工程をその
まま採用する。すなわち、図４（Ａ）には、画素部１１
の一部（画素領域４０）を拡大して示すように、いずれ
の画素領域４０に対しても、アルミニウム膜などからな
るデータ線３０の下層側においてデータ線３０に部分的
に重なるように形成したポリシリコンからなる半導体膜
５１（ＴＦＴの能動層）と、ポリシリコンなどからなる
走査線２０の一部をゲート電極２１として用い、画素ス
イッチング用のＴＦＴ５０が形成されている。このＴＦ
Ｔ５０において、半導体膜５１にはゲート電極２１に対
して自己整合的にソース領域５２１およびドレイン領域
５２２が形成され、ソース領域５２１にはコンタクトホ
ール５６を介してデータ線３０が電気的接続し、ドレイ
ン領域５２２にはコンタクトホール５７を介して画素電
極５５が電気的接続している。また、図４（Ａ）に示す
例では、走査線２０に沿うように、この走査線２０と同
時形成されたポリシリコンからなる容量線２２が形成さ
れ、この容量線２２に対してはドレイン領域５２２の延
設部分５２３が重なって保持容量を構成している。(Method of Manufacturing Active Matrix Substrate)
When the cell gap control region 15 is formed using the two wiring layers in this manner, since the pixel switching TFT 50 has the structure described below, the pixel switching TFT 50 is used. The manufacturing process is adopted as it is. That is, FIG.
(Pixel region 40) is formed so as to partially overlap the data line 30 below the data line 30 made of an aluminum film or the like in any pixel region 40. A TFT 50 for pixel switching is formed using a semiconductor film 51 (active layer of TFT) made of polysilicon and a part of the scanning line 20 made of polysilicon or the like as a gate electrode 21. This TF
At T50, a source region 521 and a drain region 522 are formed in the semiconductor film 51 in a self-aligned manner with respect to the gate electrode 21, and the data line 30 is electrically connected to the source region 521 via the contact hole 56, and The pixel electrode 55 is electrically connected to the region 522 via the contact hole 57. In the example shown in FIG. 4A, a capacitor line 22 made of polysilicon formed simultaneously with the scanning line 20 is formed along the scanning line 20, and a drain region is provided for the capacitor line 22. The extended portion 523 of 522 overlaps to form a storage capacitor.
【００２９】一方、図４（Ｂ）には前記のセルギャップ
制御領域１５のうち、データ線駆動回路部６０におい
て、シフトレジスタ６１０とサンプルホールド回路６２
０とを接続するサンプリング信号入力用配線パターン６
４の一部を拡大して示すように、画像信号サンプリング
用配線パターン６４は、データ線３０と同時形成された
第１の配線層１３と、この第１の配線層１３と重なるよ
うに走査線２０と同時形成された第２の配線層１４とが
形成され、それらの重なり部分によって、前記のセルギ
ャップ制御領域１５が構成されている。On the other hand, FIG. 4B shows the shift register 610 and the sample hold circuit 62 in the data line drive circuit section 60 in the cell gap control area 15.
Sampling signal input wiring pattern 6 for connecting 0
4, the image signal sampling wiring pattern 64 includes a first wiring layer 13 formed at the same time as the data line 30 and a scanning line so as to overlap the first wiring layer 13. 20 and the second wiring layer 14 formed at the same time are formed, and the cell gap control region 15 is constituted by the overlapping portion.
【００３０】ここで、図４（Ｃ）に示すように、第１の
配線層１３と第２の配線層１４とを複数のコンタクトホ
ール５６で複数箇所で電気的接続しておけば、画像信号
サンプリング用配線パターン６４を冗長配線構造として
構成できる。それ故、そこにシール材に含まれるギャッ
プ材によって一方の配線が断線しても、もう一方の配線
により信号を供給することが可能となる。Here, as shown in FIG. 4 (C), if the first wiring layer 13 and the second wiring layer 14 are electrically connected at a plurality of locations through a plurality of contact holes 56, an image signal The sampling wiring pattern 64 can be configured as a redundant wiring structure. Therefore, even if one of the wirings is broken by the gap material included in the sealing material, a signal can be supplied by the other wiring.
【００３１】このようなセルギャップ制御領域のうち、
画像信号サンプリング用配線パターン６４を画素スイッ
チング用のＴＦＴの製造工程を援用しながら形成する方
法を、図５ないし図７を参照して説明する。これらの図
は、本形態のアクティブマトリクス基板の製造方法を示
す工程断面図であり、いずれの図においても、その左側
部分には図４（Ａ）のＡ−Ａ′線における断面、右側部
分には図４（Ｂ）のＢ−Ｂ′線における断面を示してあ
る。In such a cell gap control region,
A method of forming the image signal sampling wiring pattern 64 with the aid of the manufacturing process of the pixel switching TFT will be described with reference to FIGS. These drawings are process cross-sectional views showing a method of manufacturing the active matrix substrate of this embodiment. In each of the drawings, the left portion is a cross section taken along the line AA 'in FIG. Shows a cross section taken along line BB 'in FIG. 4B.
【００３２】まず、図５（Ａ）に示すように、画素ＴＦ
Ｔ部およびセルギャップ制御領域のいずれの側にも、ガ
ラス基板、たとえば無アルカリガラス基板や石英基板な
どからなる透明な基板１０の表面全体に直接、あるいは
基板１０の表面に形成した下地保護膜の表面全体に、減
圧ＣＶＤ法などにより厚さが約５００オングストローム
〜約２０００オングストローム、好ましくは約１０００
オングストロームのポリシリコン膜からなる半導体膜５
１を形成した後（半導体膜堆積工程）、それをフォトリ
ソグラフィ技術を用いて、図５（Ｂ）に示すように、パ
ターニングし、画素ＴＦＴ部の側に島状の半導体膜５１
（能動層）を形成する。これに対して、セルギャップ制
御領域の側では半導体膜５１を完全に除去する（半導体
膜フォト・エッチング工程）。上記の半導体膜の形成
は、アモルファスシリコン膜を堆積した後、６００℃〜
７００℃の温度で１時間〜８時間のアニール処理を施し
てポリシリコン膜を形成したり、ポリシリコン膜を堆積
した後、シリコンイオンを打ち込み、非晶質化した後、
アニール処理により再結晶化してポリシリコン膜を形成
する方法を用いてもよい。First, as shown in FIG.
On either side of the T portion and the cell gap control region, a base protective film formed directly on the entire surface of the transparent substrate 10 made of a glass substrate, for example, an alkali-free glass substrate or a quartz substrate, or on the surface of the substrate 10 The entire surface has a thickness of about 500 Å to about 2000 Å, preferably about 1000 Å by a low pressure CVD method or the like.
Semiconductor film 5 made of Angstrom polysilicon film
1 (semiconductor film deposition step), it is patterned by photolithography as shown in FIG. 5B, and an island-shaped semiconductor film 51 is formed on the pixel TFT side.
(Active layer) is formed. On the other hand, on the cell gap control region side, the semiconductor film 51 is completely removed (semiconductor film photo-etching step). The above semiconductor film is formed by depositing an amorphous silicon film,
After performing an annealing process at a temperature of 700 ° C. for 1 hour to 8 hours to form a polysilicon film or depositing a polysilicon film, implanting silicon ions to make the film amorphous,
A method of forming a polysilicon film by recrystallization by annealing treatment may be used.
【００３３】次に、図５（Ｃ）に示すように、熱酸化法
などにより半導体膜５１の表面に厚さが約６００オング
ストローム〜約１５００オングストロームのゲート絶縁
膜５８を形成する（ゲート絶縁膜形成工程）。その結
果、半導体膜５１の厚さは、約３００オングストローム
〜約１５００オングストローム、好ましくは３５０オン
グストローム〜約４５０オングストロームとなる。Next, as shown in FIG. 5C, a gate insulating film 58 having a thickness of about 600 Å to about 1500 Å is formed on the surface of the semiconductor film 51 by a thermal oxidation method or the like (formation of a gate insulating film). Process). As a result, the thickness of the semiconductor film 51 is about 300 angstroms to about 1500 angstroms, preferably, 350 angstroms to about 450 angstroms.
【００３４】次に、図５（Ｄ）に示すように、ゲート電
極などを形成するためのポリシリコン膜２１０を基板１
０全面に形成した後（ゲート電極膜堆積工程）、それを
フォトリソグラフィ技術を用いて、図５（Ｅ）に示すよ
うに、パターニングし、画素ＴＦＴ部の側にゲート電極
２１を形成する。これに対して、セルギャップ制御領域
の側ではポリシリコン膜をセルギャップ制御用の第２の
配線層１４として残す（ゲート電極フォト・エッチング
工程）。Next, as shown in FIG. 5D, a polysilicon film 210 for forming a gate electrode and the like is formed on the substrate 1.
After being formed on the entire surface (gate electrode film deposition step), it is patterned by photolithography as shown in FIG. 5E to form a gate electrode 21 on the pixel TFT portion side. On the other hand, on the side of the cell gap control region, the polysilicon film is left as the second wiring layer 14 for cell gap control (gate electrode photo-etching step).
【００３５】次に、図５（Ｆ）に示すように、画素ＴＦ
Ｔ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲ
ート電極２１をマスクとして高濃度の不純物イオン（リ
ンイオン）の打ち込みを行い（イオン打ち込み工程）、
画素ＴＦＴ部の側には、ゲート電極２１に対して自己整
合的に高濃度のソース領域５２１、および高濃度のドレ
イン領域５２２を形成する。ここで、ゲート電極２１の
真下に位置しているため、不純物が導入されなかった部
分はチャネル領域５２０となる。このようにしてイオン
打ち込みを行った際には、ゲート電極２１および第２の
配線層１４として形成されていたポリシリコン膜にも不
純物が導入されるので、それらは低抵抗化することにな
る。なお、この工程に代えて、ゲート電極２１をマスク
として約１×１０13／ｃｍ2 〜約３×１０13／ｃｍ2 の
ドーズ量で低濃度の不純物（リンイオン）を導入して、
ポリシリコン膜に低濃度領域を形成した後、ゲート電極
２１よりの幅の広いマスクを形成して高濃度の不純物
（リンイオン）を約１×１０15／ｃｍ2 〜約３×１０15
／ｃｍ2 のドーズ量で打ち込み、ＬＤＤ構造（ライトリ
ー・ドープト・ドレイン構造）のソース領域およびドレ
イン領域を形成してもよい。また、低濃度の不純物の打
ち込みを行わずに、ゲート電極２１より幅の広いマスク
を形成した状態で高濃度の不純物（リンイオン）を打ち
込み、オフセット構造のソース領域およびドレイン領域
を形成してもよい。Next, as shown in FIG.
High-concentration impurity ions (phosphorous ions) are implanted into the T section and the N-channel TFT section side of the drive circuit using the gate electrode 21 as a mask (ion implantation step).
On the pixel TFT portion side, a high-concentration source region 521 and a high-concentration drain region 522 are formed in self-alignment with the gate electrode 21. Here, since it is located immediately below the gate electrode 21, a portion where the impurity is not introduced becomes the channel region 520. When ion implantation is performed in this manner, impurities are also introduced into the gate electrode 21 and the polysilicon film formed as the second wiring layer 14, so that the resistance is reduced. Instead of this step, low-concentration impurities (phosphorus ions) are introduced at a dose of about 1 × 10 13 / cm 2 to about 3 × 10 13 / cm 2 using the gate electrode 21 as a mask.
After forming a low-concentration region in the polysilicon film, a mask wider than the gate electrode 21 is formed to remove high-concentration impurities (phosphorous ions) from about 1 × 10 15 / cm 2 to about 3 × 10 15.
/ Cm 2 may be used to form a source region and a drain region having an LDD structure (lightly doped drain structure). Alternatively, without implanting low-concentration impurities, high-concentration impurities (phosphorous ions) may be implanted in a state where a mask wider than the gate electrode 21 is formed, so that a source region and a drain region having an offset structure may be formed. .
【００３６】また、図示を省略するが、周辺駆動回路の
ＰチャネルＴＦＴ部を形成するために、前記画素部およ
びＮチャネルＴＦＴ部をレジストで被覆保護して、ゲー
ト電極２１をマスクとして、約１×１０15／ｃｍ2 〜約
３×１０15／ｃｍ2 のドーズ量でボロンイオンを打ち込
むことにより、自己整合的にＰチャネルのソース・ドレ
イン領域を形成する。なお、ＮチャネルＴＦＴ部の形成
時と同様に、ゲート電極をマスクとして、約１×１０13
／ｃｍ2 〜約３×１０13／ｃｍ2 のドーズ量で低濃度の
不純物（ボロンイオン）を導入して、ポリシリコン膜に
低濃度領域を形成した後、ゲート電極よりの幅の広いマ
スクを形成して高濃度の不純物（ボロンイオン）を約１
×１０15／ｃｍ2 〜約３×１０15／ｃｍ2 のドーズ量で
打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイ
ン構造）のソース領域およびドレイン領域を形成しても
よい。また、低濃度の不純物の打ち込みを行わずに、ゲ
ート電極より幅の広いマスクを形成した状態で高濃度の
不純物（リンイオン）を打ち込み、オフセット構造のソ
ース領域およびドレイン領域を形成してもよい。これら
のイオン打ち込み工程によって、ＣＭＯＳ化が可能にな
り、周辺駆動回路の同一基板内への内蔵化が可能とな
る。Although not shown, in order to form a P-channel TFT portion of the peripheral drive circuit, the pixel portion and the N-channel TFT portion are covered and protected by a resist, and about 1 By implanting boron ions at a dose of about 10 15 / cm 2 to about 3 10 15 / cm 2 , P-channel source / drain regions are formed in a self-aligned manner. As in the case of forming the N-channel TFT portion, about 1 × 10 13
After introducing a low-concentration impurity (boron ion) at a dose of about 3 × 10 13 / cm 2 to about 3 × 10 13 / cm 2 to form a low-concentration region in the polysilicon film, a mask wider than the gate electrode is formed. About 1% of high concentration impurities (boron ions)
The source region and the drain region of the LDD structure (lightly doped drain structure) may be formed by implanting at a dose of about × 10 15 / cm 2 to about 3 × 10 15 / cm 2 . Instead of implanting low-concentration impurities, high-concentration impurities (phosphorous ions) may be implanted in a state in which a mask wider than the gate electrode is formed, to form a source region and a drain region having an offset structure. Through these ion implantation steps, it is possible to implement CMOS, and it is possible to integrate the peripheral drive circuit into the same substrate.
【００３７】次に、図６（Ａ）に示すように、ゲート電
極２１および第２の配線層１４の表面側に、ＣＶＤ法な
どによりたとえば８００℃程度の温度条件下で厚さが約
５０００オングストローム〜約１５０００オングストロ
ームのＮＳＧ膜（ボロンやリンを含まないシリケートガ
ラス膜）などからなる第１層間絶縁膜５３を形成した後
（第１層間絶縁膜堆積工程）、図６（Ｂ）に示すよう
に、画素ＴＦＴ部の側では、フォトリソグラフィ技術を
用いて、第１層間絶縁膜５３のうち、ソース領域５２１
に対応する部分にコンタクトホール５６を形成する（ソ
ース電極導通部開孔工程）。Next, as shown in FIG. 6A, a thickness of about 5000 angstroms is formed on the surface side of the gate electrode 21 and the second wiring layer 14 under a temperature condition of, for example, about 800 ° C. by a CVD method or the like. After forming a first interlayer insulating film 53 such as an NSG film (silicate glass film containing neither boron nor phosphorus) of about 15,000 angstroms (first interlayer insulating film deposition step), as shown in FIG. On the pixel TFT portion side, the source region 521 of the first interlayer insulating film 53 is formed using photolithography technology.
A contact hole 56 is formed in a portion corresponding to the above (source electrode conducting portion opening step).
【００３８】次に、図６（Ｃ）に示すように、第１層間
絶縁膜５３の表面側に、ソース電極を構成するためのア
ルミニウム膜３００などの低抵抗導電膜をスパッタ法な
どで形成した後（ソース電極膜堆積工程）、図６（Ｄ）
に示すように、フォトリソグラフィ技術を用いて、アル
ミニウム膜３００をパターニングし、画素ＴＦＴ部で
は、データ線３０の一部としてソース電極３０１を形成
し、セルギャップ制御領域では、シフトレジスタ６１０
とサンプルホールド回路６２０とを接続する第１の配線
層１３（画像信号サンプリング用配線パターン６４）を
形成する（ソース電極フォト・エッチング工程）。Next, as shown in FIG. 6C, a low resistance conductive film such as an aluminum film 300 for forming a source electrode is formed on the surface side of the first interlayer insulating film 53 by a sputtering method or the like. Later (source electrode film deposition step), FIG. 6 (D)
As shown in FIG. 7, the aluminum film 300 is patterned by using the photolithography technique, the source electrode 301 is formed as a part of the data line 30 in the pixel TFT portion, and the shift register 610 is formed in the cell gap control region.
The first wiring layer 13 (image signal sampling wiring pattern 64) connecting the sample and hold circuit 620 is formed (source electrode photo-etching step).
【００３９】次に、図７（Ａ）に示すように、ソース電
極３０１および第１の配線層１３の表面側に、ＣＶＤ法
などによりたとえば５００℃程度の低い温度条件下で厚
さが約５０００オングストローム〜約１５０００オング
ストロームのＢＰＳＧ膜（ボロンやリンを含むシリケー
トガラス膜）などからなる第２層間絶縁膜５４を形成し
た後（第２層間絶縁膜形成工程）、図７（Ｂ）に示すよ
うに、画素ＴＦＴ部の側では、フォトリソグラフィ技術
およびドライエッチング法などを用いて、第１層間絶縁
膜５３および第２層間絶縁膜５４のうち、ドレイン領域
５２２に対応する部分にコンタクトホール５７を形成す
る（画素電極導通部開孔工程）。Next, as shown in FIG. 7A, a thickness of about 5000 is formed on the surface side of the source electrode 301 and the first wiring layer 13 by a CVD method or the like under a low temperature condition of about 500 ° C., for example. After forming a second interlayer insulating film 54 such as a BPSG film (a silicate glass film containing boron or phosphorus) of Å to about 15,000 Å (second interlayer insulating film forming step), as shown in FIG. On the pixel TFT portion side, a contact hole 57 is formed in a portion of the first interlayer insulating film 53 and the second interlayer insulating film 54 corresponding to the drain region 522 by using a photolithography technique and a dry etching method. (Pixel electrode conducting portion opening step).
【００４０】次に、図７（Ｃ）に示すように、第２層間
絶縁膜５４の表面側に、ドレイン電極を構成するための
厚さが約１５００オングストロームのＩＴＯ膜５５０
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）をスパッタ法な
どで形成した後（画素電極膜堆積工程）、図７（Ｄ）に
示すように、フォトリソグラフィ技術を用いて、ＩＴＯ
膜５５０をパターニングし、画素ＴＦＴ部では画素電極
５５を形成し、セルギャップ制御領域では、ＩＴＯ膜５
５０を完全に除去する。（画素電極フォトエッチング工
程）ここで、画素電極５５としては、ＩＴＯ膜に限ら
ず、ＳｎＯX 膜やＺｎＯX 膜などの高融点の金属酸化物
などからなる透明電極材料を使用することも可能であ
り、これらの材料であれば、コンタクトホール５７内で
のステップカバレージも実用に耐えるものである。Next, as shown in FIG. 7C, an ITO film 550 having a thickness of about 1500 angstroms for forming a drain electrode is formed on the surface of the second interlayer insulating film 54.
(Indium Tin Oxide) is formed by a sputtering method or the like (pixel electrode film deposition step), and then, as shown in FIG.
The film 550 is patterned, a pixel electrode 55 is formed in the pixel TFT portion, and the ITO film 5 is formed in the cell gap control region.
50 is completely removed. (Pixel Electrode Photo-Etching Step) Here, the pixel electrode 55 is not limited to the ITO film, and a transparent electrode material made of a high-melting metal oxide such as a SnO X film or a ZnO X film can also be used. With these materials, the step coverage in the contact hole 57 can withstand practical use.
【００４１】このようにして、画素ＴＦＴ部に画素スイ
ッチング用のＴＦＴ５０を形成する際には、図５
（Ｄ）、（Ｅ）、（Ｆ）に示す工程を利用して第２の配
線層１４を形成でき、かつ、図６（Ｃ）、（Ｄ）に示す
工程を利用して第１の配線層１３を形成できるので、そ
れらが部分的に重なるように形成するだけで、図７
（Ｄ）に示すように、ほぼ均一に突出したセルギャップ
制御領域１５を形成できる。また、図３を参照して説明
した画像信号サンプリング用配線パターン６５、および
走査側駆動回路部７０近くの走査線２０に対しても、２
層の配線層が重なったセルギャップ制御領域１５を形成
できる。As described above, when forming the pixel switching TFT 50 in the pixel TFT portion, FIG.
The second wiring layer 14 can be formed by using the steps shown in (D), (E), and (F), and the first wiring can be formed by using the steps shown in FIGS. 6C and 6D. Since the layers 13 can be formed, they are formed so that they partially overlap with each other.
As shown in (D), the cell gap control region 15 protruding substantially uniformly can be formed. In addition, the image signal sampling wiring pattern 65 described with reference to FIG.
The cell gap control region 15 in which the wiring layers overlap each other can be formed.
【００４２】（本形態の効果）以上説明したように、本
形態では、データ側駆動回路部６０の第１の回路形成領
域６１、第２の回路形成領域６２、および配線層形成領
域６３のうち、配線層形成領域６３に重なるようにシー
ル層８０を形成することによって、第１の回路形成領域
６２が液晶封入領域１２内に位置するように構成してあ
る。すなわち、図１４および図１５を参照して説明した
構造からみれば、図３に示すように、シール層８０より
も内側部分に第２の回路形成領域６２を形成した分だ
け、シール層８０よりも外側部分において第１の回路形
成領域６１を幅Ｌ４にまで拡張できる。また、第２の回
路形成領域６２についてもブラックマトリクス９１で隠
れている部分を利用しているので、幅Ｌ５にまで拡張で
きる。それ故、本形態によれば、液晶表示パネルの表示
の品位を高めることを目的に、データ側駆動回路部６０
に対してはそれを構成するＴＦＴのチャネル幅の拡張に
よるオン電流の増大（動作速度の向上）、あるいは大規
模回路の導入などを行うことができる。すなわち、本形
態の液晶表示パネルでは、アクティブマトリクス基板１
を大型化せずに、かつ、画素部１１を含む液晶封入領域
１２やシール層８０が占めている部分を縮小することな
く、データ側駆動回路部６０の形成領域を実質的に拡張
することができる。また、逆にいえば、シール層８０よ
りも内側部分に第２の回路形成領域６２を形成したの
で、シール層８０よりも外側には第１の回路形成領域６
１だけを確保すればよい。すなわち、シール層８０より
も外側にはシフトレジシタ回路６１０を構成すればよ
い。それ故、アクティブマトリクス基板の周辺部分を縮
小できるので、同じ大きさの表示領域を有しながらも周
辺部分が狭い液晶表示パネルを構成することができる。(Effects of the present embodiment) As described above, in the present embodiment, of the first circuit formation region 61, the second circuit formation region 62, and the wiring layer formation region 63 of the data side drive circuit section 60, By forming the seal layer 80 so as to overlap the wiring layer forming region 63, the first circuit forming region 62 is located in the liquid crystal sealing region 12. That is, in view of the structure described with reference to FIGS. 14 and 15, as shown in FIG. 3, as much as the second circuit formation region 62 is formed inside the seal layer 80, Also, the first circuit formation region 61 can be expanded to the width L4 in the outer portion. In addition, since the second circuit formation region 62 also uses the portion hidden by the black matrix 91, it can be expanded to the width L5. Therefore, according to the present embodiment, the data-side drive circuit unit 60 is provided for the purpose of enhancing the display quality of the liquid crystal display panel.
For this, it is possible to increase the ON current (improve the operation speed) by expanding the channel width of the TFT constituting the TFT, or to introduce a large-scale circuit. That is, in the liquid crystal display panel of the present embodiment, the active matrix substrate 1
It is possible to substantially expand the formation region of the data-side drive circuit unit 60 without increasing the size of the pixel and without reducing the portion occupied by the liquid crystal enclosing region 12 including the pixel unit 11 and the seal layer 80. it can. Conversely, since the second circuit formation region 62 is formed inside the seal layer 80, the first circuit formation region 6 is formed outside the seal layer 80.
Only one needs to be secured. That is, the shift register circuit 610 may be provided outside the seal layer 80. Therefore, since the peripheral portion of the active matrix substrate can be reduced, a liquid crystal display panel having a narrower peripheral portion while having a display area of the same size can be configured.
【００４３】さらに、データ線駆動回路部６０全体を液
晶封入領域１２内に形成すると、液晶に印加される直流
成分の電位の影響を受けて液晶中の不純物イオンが配向
膜との界面に吸着し分極発生を招くおそれがあるが、本
形態では、極性反転した画像信号をサンプリングするサ
ンプルホールド回路６２０が液晶封入領域１２内にある
ので、液晶の劣化を防ぐことができる。しかも、サンプ
ルホールド回路６２０ブラックマトリクス９１で覆われ
ているので、対向基板側から入射される光の影響でＴＦ
Ｔがオフ状態でリークする心配がなく、表示の品位を落
とさない。Further, when the entire data line drive circuit section 60 is formed in the liquid crystal sealing region 12, the impurity ions in the liquid crystal are adsorbed at the interface with the alignment film under the influence of the potential of the DC component applied to the liquid crystal. Although polarization may occur, in this embodiment, since the sample and hold circuit 620 for sampling the image signal whose polarity has been inverted is provided in the liquid crystal sealing region 12, deterioration of the liquid crystal can be prevented. In addition, since the sample hold circuit 620 is covered with the black matrix 91, the TF is affected by light incident from the opposite substrate side.
There is no fear of leakage when T is off, and the display quality is not degraded.
【００４４】さらにまた、データ線駆動回路部６０の
側、および走査線駆動回路部７０の側の双方において、
シール層８０に含有されているギャップ材は、画像信号
線６６までも利用したセルギャップ制御領域１５と対向
基板５との間に挟まれてそれらの間に所定の隙間を確保
しており、このような構造であれば、アクティブマトリ
クス基板１の側を損傷しない。すなわち、駆動回路の一
部をシール層８０に重ねるといっても、シール層８０が
駆動回路のＴＦＴに重なるような構成であれば、ＴＦＴ
と対向基板との間に挟まれたギャップ材はＴＦＴを損傷
させてしまう恐れがあるが、このような問題は本形態で
は発生しない。しかも、セルギャップ制御領域１５に位
置する配線を冗長配線構造にしておけば、そこではギャ
ップ材によって断線するという不具合を確実に防止でき
る。Further, on both the data line drive circuit section 60 side and the scan line drive circuit section 70 side,
The gap material contained in the seal layer 80 is sandwiched between the cell gap control region 15 using even the image signal lines 66 and the counter substrate 5 to secure a predetermined gap therebetween. With such a structure, the active matrix substrate 1 side is not damaged. That is, even if a part of the driving circuit is overlapped with the seal layer 80, if the seal layer 80 overlaps the TFT of the drive circuit, the TFT
The gap material interposed between the TFT and the counter substrate may damage the TFT, but such a problem does not occur in this embodiment. In addition, if the wiring located in the cell gap control region 15 has a redundant wiring structure, it is possible to reliably prevent the problem of disconnection due to the gap material there.
【００４５】また、アクティブマトリクス基板１の外周
領域のシール材形成領域の全面にアルミニウム層などを
形成し、そこにシール層８０を形成する構成では、シー
ル層８０を光硬化させる場合には対向基板５の方から紫
外線を照射しなればならず、対向基板５としては光透過
性のかなり高い石英基板などを使用せざるを得ないとい
う制約がある。これに対して、本形態では、アクティブ
マトリクス基板１の側から紫外線を照射しても配線層同
士の隙間（例えば、配線層の幅約１０μｍに対して、隙
間の幅は約１０μｍ程度）を通って紫外線がシール層８
０に到達し、硬化させるので、対向基板５との未硬化を
防ぐことができる。それ故、本形態によれば、対向基板
５として光透過性の低い基板等、安価なネオセラム等の
ガラス基板を使用できるという利点もある。In a configuration in which an aluminum layer or the like is formed on the entire surface of the seal material forming region in the outer peripheral region of the active matrix substrate 1 and the seal layer 80 is formed thereon, when the seal layer 80 is light-cured, 5 must be irradiated with ultraviolet light, and there is a restriction that a quartz substrate or the like having a very high light transmittance must be used as the counter substrate 5. On the other hand, in the present embodiment, even if ultraviolet light is irradiated from the side of the active matrix substrate 1, it passes through the gap between the wiring layers (for example, the width of the gap is about 10 μm while the width of the wiring layer is about 10 μm). UV rays seal layer 8
Since it reaches 0 and is cured, it is possible to prevent uncured with the counter substrate 5. Therefore, according to this embodiment, there is also an advantage that an inexpensive glass substrate such as neoceram, such as a substrate having low light transmission, can be used as the counter substrate 5.
【００４６】（その他の形態）なお、上記実施形態で
は、アクティブマトリクス基板において画素部の一方の
側のみにデータ側駆動回路部６０を構成した場合を例に
説明したが、図８（Ａ）、（Ｂ）に示すように、アクテ
ィブマトリクス基板１において画素部１１の両側にデー
タ線駆動回路部６０を構成してもよい。この場合にも、
２つのデータ線駆動回路部６０のいずれにおいても、第
１の回路形成領域６１、第２の回路形成領域６２、およ
び配線層形成領域６３のうち、配線層形成領域６３に重
なるように前記のシール層８０（図中、一点鎖線により
シール層８０の外周縁を示す。）を形成することによっ
て、いずれのデータ線駆動回路部６０においても、第２
の回路形成領域６２が液晶封入領域１２内に位置するよ
うに構成する。このように構成するにあたっては、図８
（Ａ）に示すように、画素部１１の両側にある２つのデ
ータ線駆動回路部６０から同一のデータ線３０に対して
同一の画像信号を同一のタイミングで供給するように構
成して歩留りなどを向上させてもよい。また、図８
（Ｂ）に示すように、画素部１１の両側にある２つのデ
ータ線駆動回路部６０のそれぞれが、複数のデータ線３
０のうち一本おきに画像信号を供給するように構成し、
安価な構成でサンプリング周波数を２倍に高めてもよ
い。(Other Embodiments) In the above embodiment, the case where the data side drive circuit section 60 is formed on only one side of the pixel section in the active matrix substrate has been described as an example. As shown in (B), the data line drive circuit section 60 may be formed on both sides of the pixel section 11 in the active matrix substrate 1. Again, in this case,
In any of the two data line drive circuit sections 60, the seal is formed so as to overlap the wiring layer forming area 63 among the first circuit forming area 61, the second circuit forming area 62, and the wiring layer forming area 63. By forming the layer 80 (the outer periphery of the seal layer 80 is indicated by a dashed line in the drawing), the second line is formed in any of the data line driving circuit units 60.
The circuit forming region 62 is located in the liquid crystal sealing region 12. In such a configuration, FIG.
As shown in FIG. 2A, the same image signal is supplied at the same timing from the two data line driving circuit units 60 on both sides of the pixel unit 11 to the same data line 30 to improve the yield and the like. May be improved. FIG.
As shown in (B), each of the two data line driving circuit units 60 on both sides of the pixel unit 11 is connected to a plurality of data lines 3.
0 is configured to supply an image signal every other line,
The sampling frequency may be doubled with an inexpensive configuration.
【００４７】また、上記いずれの実施の形態でも、デー
タ線駆動回路部６０において、第１の回路形成領域６
１、第２の回路形成領域６２、および配線層形成領域６
３のうち、配線層形成領域６３に重なるように前記のシ
ール層８０を形成したが、走査側駆動回路７０において
も、基板外周側に位置する第１の回路形成領域（Ｙシフ
トレジスタ形成領域）と、この第１の回路形成領域と画
素部１１との間に位置する第２の回路形成領域（バッフ
ァ回路形成領域）と、この第２の回路形成領域と第１の
回路形成領域との間に位置する配線層形成領域とを設
け、この配線層形成領域に重なるように前記のシール層
８０を形成してもよい。この場合には、第２の回路形成
領域（バッファ回路）は液晶封入領域１２内に位置する
ことになるので、走査側駆動回路７０においてもその形
成領域を実質的に拡張できるので、走査速度の向上など
といった表示の品位を向上させることができる。この場
合にも、Ｙシフトレジスタとバッファ回路とを接続する
配線層としては、データ線３０と同時形成された第１の
配線層１３と、この第１の配線層１３と重なるように走
査線２０と同時形成された第２の配線層１４との重なり
部分をセルギャップ制御領域として利用することが好ま
しい。また、液晶封入領域１２内に形成するバッファ回
路についても対向基板５のブラックマトリクス９１から
内側にはみ出ないように形成する。In any of the above embodiments, the first circuit formation region 6
1st, 2nd circuit formation area 62, and wiring layer formation area 6
3, the seal layer 80 is formed so as to overlap the wiring layer formation region 63. However, also in the scanning drive circuit 70, the first circuit formation region (Y shift register formation region) located on the substrate outer peripheral side And a second circuit formation region (buffer circuit formation region) located between the first circuit formation region and the pixel portion 11, and between the second circuit formation region and the first circuit formation region May be provided, and the seal layer 80 may be formed so as to overlap the wiring layer formation region. In this case, the second circuit formation region (buffer circuit) is located in the liquid crystal sealing region 12, so that the formation region can be substantially expanded in the scanning side drive circuit 70 as well. It is possible to improve display quality such as improvement. Also in this case, as a wiring layer for connecting the Y shift register and the buffer circuit, a first wiring layer 13 formed simultaneously with the data line 30 and a scanning line 20 so as to overlap the first wiring layer 13 are formed. It is preferable to use an overlapping portion with the second wiring layer 14 formed at the same time as the cell gap control region. Also, the buffer circuit formed in the liquid crystal sealing region 12 is formed so as not to protrude from the black matrix 91 of the counter substrate 5.
【００４８】（液晶表示パネルの使用例）上記実施の形
態に係る液晶表示パネルを透過型で構成した場合の電子
機器への使用例を、図９ないし図１３を参照して説明す
る。(Example of Use of Liquid Crystal Display Panel) An example of use of the liquid crystal display panel according to the above-described embodiment in an electronic device in the case where the liquid crystal display panel is configured as a transmission type will be described with reference to FIGS.
【００４９】上記形態の液晶表示パネルを用いて構成さ
れる電子機器は、図９のブロック図に示すように、表示
情報出力源１０００、表示情報処理回路１００２、表示
駆動装置１００４、液晶表示パネル１００６（表示駆動
装置１００４と液晶表示パネル１００６は同一基板に形
成されている）、クロック発生回路１００８、および電
源回路１０１０を含んで構成される。表示情報出力源１
０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号な
どを同調して出力する同調回路などを含んで構成され、
クロック発生回路１００８からのクロックに基づいて表
示情報を処理して出力する。この表示情報出力回路１０
０２は、たとえば増幅・極性反転回路、相展開回路。ロ
ーテーション回路、ガンマ補正回路、あるいはクランプ
回路等を含んで構成され、液晶表示パネル１００６を駆
動する。電源回路１０１０は、上述の各回路に電力を供
給する。As shown in the block diagram of FIG. 9, an electronic apparatus constituted by using the liquid crystal display panel of the above embodiment has a display information output source 1000, a display information processing circuit 1002, a display driving device 1004, a liquid crystal display panel 1006. (The display driving device 1004 and the liquid crystal display panel 1006 are formed over the same substrate), a clock generation circuit 1008, and a power supply circuit 1010. Display information output source 1
000 is configured to include a memory such as a ROM and a RAM, a tuning circuit for tuning and outputting a television signal and the like,
The display information is processed and output based on the clock from the clock generation circuit 1008. This display information output circuit 10
02 denotes, for example, an amplification / polarity inversion circuit and a phase expansion circuit. It is configured to include a rotation circuit, a gamma correction circuit, a clamp circuit, and the like, and drives the liquid crystal display panel 1006. The power supply circuit 1010 supplies power to each of the above circuits.
【００５０】このような構成の電子機器としては、図１
０に示す液晶プロジェクタ、図１１に示すマルチメディ
ア対応のパーソナルコンピュータ（ＰＣ）、およびエン
ジニアリング・ワークステーション（ＥＷＳ）、図１２
に示すページャ、あるいは携帯電話、ワードプロセッ
サ、テレビ、ビューファインダ型またはモニタ直視型の
ビデオテープレコーダ、電子手帳、電子卓上計算機、カ
ーナビゲーション装置、ＰＯＳ端末、タッチパネルを備
える装置などを挙げることができる。As an electronic apparatus having such a configuration, FIG.
0, a personal computer (PC) compatible with multimedia shown in FIG. 11, and an engineering workstation (EWS), FIG.
Or a mobile phone, a word processor, a television, a viewfinder-type or monitor-directed video tape recorder, an electronic organizer, an electronic desk calculator, a car navigation device, a POS terminal, and a device having a touch panel.
【００５１】図１０に示す投写型表示装置は、液晶表示
パネルをライトバルブとして用いた投写型プロジェクタ
であり、たとえば３枚プリズム方式の光学系を用いてい
る。図１０において、液晶プロジェクタ１１００では、
白色光源のランプユニット１１０２から出射された投写
光がライトガイド１１０４の内部で、複数のミラー１１
０６および２枚のダイクロイックミラー１１０８によっ
て、Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、そ
れぞれの色の画像を表示する３枚の液晶表示パネル１１
１０Ｒ、１１１０Ｇ、１１１０Ｂに導かれる。そして、
それぞれの液晶表示パネル１１１０Ｒ、１１１０Ｇ、１
１１０Ｂによって変調された光は、ダイクロイックプリ
ズム１１１２（光合成手段）に３方向から入射される。
ダイクロイックプリズム１１１２では、レッドＲおよび
ブルーＢの光が９０°曲げられ、グリーンＧの光は直進
するので、各色の光が合成され、投写レンズ１１１４を
通してスクリーンなどにカラー画像が投写される。The projection type display device shown in FIG. 10 is a projection type projector using a liquid crystal display panel as a light valve, and uses, for example, a three-prism optical system. In FIG. 10, in the liquid crystal projector 1100,
The projection light emitted from the lamp unit 1102 of the white light source is provided inside the light guide 1104 by a plurality of mirrors 11.
06 and two dichroic mirrors 1108 separate the light into three primary colors of R, G, and B (light separating means), and display three liquid crystal display panels 11 each displaying an image of each color.
It is led to 10R, 1110G, and 1110B. And
Each of the liquid crystal display panels 1110R, 1110G, 1
The light modulated by 110B is incident on dichroic prism 1112 (light combining means) from three directions.
In the dichroic prism 1112, the light of red R and the light of blue B are bent by 90 °, and the light of green G travels straight.
【００５２】図１１に示すパーソナルコンピュータ１２
００は、キーボード１２０２を備える本体部１２０４
と、液晶表示パネル１２０６（液晶表示画面）とを有す
る。The personal computer 12 shown in FIG.
00 is a main unit 1204 having a keyboard 1202
And a liquid crystal display panel 1206 (liquid crystal display screen).
【００５３】図１２に示すページャ１３００は、金属製
のフレーム１３０２内に、液晶表示基板１３０４、バッ
クライト１３０６ａを備えたライトガイド１３０６、回
路基板１３０８、第１および第２のシールド板１３１
０、１３１２、２つの弾性電導体１３１４、１３１６、
およびフィルムキャリヤテープ１３１８を有する。２つ
の弾性電導体１３１４、１３１６、およびフィルムキャ
リヤテープ１３１８は、液晶表示基板１３０４と回路基
板とを接続するものである。The pager 1300 shown in FIG. 12 includes a liquid crystal display substrate 1304, a light guide 1306 having a backlight 1306a, a circuit board 1308, a first and a second shield plate 131 in a metal frame 1302.
0, 1312, two elastic conductors 1314, 1316,
And a film carrier tape 1318. The two elastic conductors 1314 and 1316 and the film carrier tape 1318 connect the liquid crystal display substrate 1304 and the circuit board.
【００５４】ここで、液晶表示基板１３０４は、２枚の
透明基板１３０４ａ、１３０４ｂの間に液晶を封入した
もので、これにより少なくともドットマトリクス型の液
晶表示パネルが構成される。一方の透明基板には図１３
に示す駆動回路１００４、あるいはこれに加えて表示情
報処理回路１００２を構成することができる。液晶表示
基板１３０４に搭載されない回路は、液晶表示基板１３
０４の外付け回路とされ、図１２に示す例であれば、回
路基板１３０８に搭載できる。Here, the liquid crystal display substrate 1304 has liquid crystal sealed between two transparent substrates 1304a and 1304b, thereby forming at least a dot matrix type liquid crystal display panel. FIG. 13 shows one transparent substrate.
, Or a display information processing circuit 1002 in addition thereto. Circuits not mounted on the liquid crystal display substrate 1304
The external circuit 04 can be mounted on the circuit board 1308 in the example shown in FIG.
【００５５】図１２はページャの構成を示すものである
から、液晶表示基板１３０４以外に回路基板１３０８が
必要であるが、電子機器用の一部品として液晶表示パネ
ルが使用される場合であって、透明基板上に表示駆動回
路が搭載される場合には、その液晶表示装置としての最
小単位は液晶表示基板１３０４である。あるいは、液晶
表示基板１３０４を筐体としての金属フレーム１３０２
に固定したものを、電子機器用の一部品である液晶表示
装置として用いることもできる。これらに代えて、図１
３に示すように、液晶表示基板１３０４を構成する２枚
の透明基板１３０４ａ、１３０４ｂの一方に、金属の導
電膜が形成されたポリイミドテープ１３２２にＩＣチッ
プ１３２４を実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅ
ｒ Ｐａｃｋａｇｅ）１３２０を接続して、電子接続用
の一部品である液晶表示装置として使用することもでき
る。FIG. 12 shows the configuration of a pager, and therefore requires a circuit board 1308 in addition to the liquid crystal display substrate 1304. However, this is a case where a liquid crystal display panel is used as one component for electronic equipment. When the display drive circuit is mounted on a transparent substrate, the minimum unit of the liquid crystal display device is the liquid crystal display substrate 1304. Alternatively, the liquid crystal display substrate 1304 serves as a metal frame 1302 serving as a housing.
Can be used as a liquid crystal display device, which is a component for electronic equipment. Instead of these, FIG.
As shown in FIG. 3, TCP (Tape Carrier) in which an IC chip 1324 is mounted on a polyimide tape 1322 having a metal conductive film formed on one of two transparent substrates 1304a and 1304b constituting a liquid crystal display substrate 1304.
rPackage) 1320 can be connected to be used as a liquid crystal display device, which is a component for electronic connection.
【００５６】なお、本発明は上記実施例に限定されるこ
となく、配線層形成領域にシール層を形成するという本
発明の要旨の範囲内で種々変形した形態で実施が可能で
ある。たとえば、本発明は上述の各種の液晶表示パネル
の駆動に適用されるものに限らず、エレクトロルミネッ
センス、プラズディスプレー装置にも適用できるもので
ある。The present invention is not limited to the above embodiment, but can be implemented in various modified forms within the gist of the present invention in which a seal layer is formed in a wiring layer forming region. For example, the present invention is not limited to being applied to the driving of the above-described various liquid crystal display panels, but is also applicable to electroluminescence and plasm display devices.
【００５７】[0057]
【発明の効果】以上説明したように、本発明に係る液晶
表示パネルでは、アクティブマトリクス基板の外周部分
において、データ線駆動回路部の配線層形成領域に重な
るようにシール層を形成することによって、第２の回路
形成領域を液晶封入領域内に構成してある。従って、本
発明によれば、シール層よりも内側部分に第２の回路形
成領域を形成した分だけ、シール層よりも外側部分にお
いて第１の回路形成領域を拡張できる。よって、データ
側駆動回路に対してはそれを構成するＴＦＴのチャネル
幅の増大によるオン電流の増大、すなわちＴＦＴの動作
速度の向上、あるいはデータ側駆動回路への大規模回路
の導入などを行うことができる。それ故、アクティブマ
トリクス基板を大型化せずに、かつ、画素部を含む液晶
封入領域やシール領域が占めている部分を縮小すること
なく、データ側駆動回路の形成領域を実質的に拡張する
ことができるので、液晶表示パネルの表示の品位を高め
ることがとができる。また、シール層よりも内側部分に
第２の回路形成領域を形成したので、シール層よりも外
側領域には第１の回路形成領域だけを確保すればよいの
で、同じ大きさの表示領域を有しながらも、周辺部分が
狭い液晶表示パネルを構成することができる。さらに、
データ線駆動回路のうち、第２の回路形成領域のみが液
晶封入領域内にあるので、液晶の劣化を招かない。しか
も、アクティブマトリクス基板の外周領域のシール材形
成領域の全面にギャップを制御するための層、あるいは
アルミニウム等の配線層などを形成してそこにシール層
を形成する場合と違って、本発明では、配線層形成領域
にシール層を形成するので、アクティブマトリクス基板
の側から光照射しても、照射した光は配線層同士の隙間
を通ってシール層に到達し、シール層を十分硬化させ
る。よって、対向基板として光透過性の低い基板、安価
なガラス基板を使用できるという利点もある。As described above, in the liquid crystal display panel according to the present invention, the seal layer is formed on the outer peripheral portion of the active matrix substrate so as to overlap the wiring layer forming region of the data line drive circuit section. The second circuit forming area is formed in the liquid crystal sealing area. Therefore, according to the present invention, the first circuit formation region can be expanded in the portion outside the seal layer by an amount corresponding to the formation of the second circuit formation region in the portion inside the seal layer. Therefore, it is necessary to increase the ON current of the data side driving circuit by increasing the channel width of the TFT constituting the data side driving circuit, that is, to improve the operation speed of the TFT, or to introduce a large-scale circuit into the data side driving circuit. Can be. Therefore, the formation area of the data-side driving circuit is substantially expanded without increasing the size of the active matrix substrate and without reducing the portion occupied by the liquid crystal sealing area including the pixel portion and the sealing area. Therefore, the quality of the display of the liquid crystal display panel can be improved. Further, since the second circuit formation region is formed inside the seal layer, only the first circuit formation region needs to be secured in the region outside the seal layer. However, a liquid crystal display panel having a narrow peripheral portion can be configured. further,
Since only the second circuit formation region in the data line driving circuit is in the liquid crystal sealing region, the liquid crystal does not deteriorate. Moreover, unlike the case where a layer for controlling the gap or a wiring layer of aluminum or the like is formed on the entire surface of the sealing material forming region in the outer peripheral region of the active matrix substrate and the sealing layer is formed thereon, the present invention Since the seal layer is formed in the wiring layer formation region, even if light is irradiated from the side of the active matrix substrate, the irradiated light reaches the seal layer through the gap between the wiring layers and sufficiently cures the seal layer. Therefore, there is also an advantage that a substrate having low light transmittance and an inexpensive glass substrate can be used as the counter substrate.
【図１】本発明に係る液晶表示パネルのアクティブマト
リクス基板のブロック図である。FIG. 1 is a block diagram of an active matrix substrate of a liquid crystal display panel according to the present invention.
【図２】（Ａ）は図１に示すアクティブマトリクス基板
に対向基板を貼り合わせた構造を示す平面図、（Ｂ）は
（Ａ）のＨ−Ｈ’の断面図である。2A is a plan view showing a structure in which a counter substrate is attached to the active matrix substrate shown in FIG. 1, and FIG. 2B is a cross-sectional view taken along line HH ′ of FIG.
【図３】図２のＬ１２で示す領域を拡大して示す説明図
である。FIG. 3 is an explanatory diagram showing an enlarged area indicated by L12 in FIG. 2;
【図４】（Ａ）は、図１に示すアクティブマトリクス基
板に形成した画素スイッチング用ＴＦＴの平面図、
（Ｂ）は、駆動回路の配線層形成領域に形成したセルギ
ャップ制御領域を示す平面図、（Ｃ）は、このセルギャ
ップ制御領域において画像信号サンプリング用配線パタ
ーンを冗長配線構造とするための構造を示す平面図であ
る。FIG. 4A is a plan view of a pixel switching TFT formed on the active matrix substrate shown in FIG. 1,
4B is a plan view showing a cell gap control region formed in a wiring layer forming region of the drive circuit. FIG. 5C is a structure for forming a wiring pattern for image signal sampling in the cell gap control region into a redundant wiring structure. FIG.
【図５】（Ａ）〜（Ｆ）は、図４に示すＴＦＴおよびセ
ルギャップ制御領域を形成するための工程断面図であ
る。5A to 5F are cross-sectional views showing steps for forming the TFT and the cell gap control region shown in FIG.
【図６】（Ａ）〜（Ｄ）は、図５に続いて行う工程を示
す工程断面図である。FIGS. 6A to 6D are process cross-sectional views showing a process performed after FIG. 5;
【図７】（Ａ）〜（Ｄ）は、図６に続いて行う工程を示
す工程断面図である。FIGS. 7A to 7D are process cross-sectional views showing a process performed after FIG.
【図８】（Ａ）、（Ｂ）は、本発明の変形例を示すアク
ティブマトリクス基板のブロック図である。FIGS. 8A and 8B are block diagrams of an active matrix substrate showing a modification of the present invention.
【図９】本発明を適用した液晶表示パネルを用いた電子
機器のブロック図である。FIG. 9 is a block diagram of an electronic device using a liquid crystal display panel to which the present invention is applied.
【図１０】本発明を適用した液晶表示パネルを用いた投
写型表示装置の光学系を示す説明図である。FIG. 10 is an explanatory diagram showing an optical system of a projection display device using a liquid crystal display panel to which the present invention is applied.
【図１１】本発明を適用した液晶表示パネルを用いたパ
ーソナルコンピュータの説明図である。FIG. 11 is an explanatory diagram of a personal computer using a liquid crystal display panel to which the present invention is applied.
【図１２】本発明を適用した液晶表示パネルを用いたペ
ージャの説明図である。FIG. 12 is an explanatory diagram of a pager using a liquid crystal display panel to which the present invention is applied.
【図１３】図１２のページャに用いた液晶表示基板の説
明図である。13 is an explanatory diagram of a liquid crystal display substrate used for the pager of FIG.
【図１４】従来の液晶表示パネルのアクティブマトリク
ス基板のブロック図である。FIG. 14 is a block diagram of an active matrix substrate of a conventional liquid crystal display panel.
【図１５】図１４に示すアクティブマトリクス基板の部
分拡大図である。15 is a partially enlarged view of the active matrix substrate shown in FIG.
１ アクティブマトリクス基板 ５ 対向基板 １０ 基板 １１ 画素部 １２ 液晶封入領域 １３ 第１の配線層 １４ 第２の配線層 １５ セルギャップ制御領域 ２０ 走査線 ３０ データ線 ４０ 画素領域 ５０ 画素スイッチング用のＴＦＴ ６０ データ線駆動回路部 ６１ 第１の回路形成領域 ６２ 第２の回路形成領域 ６３ 配線層形成領域 ６４ サンプリング信号入力用配線パターン ６６ 画像信号線 ６５ 画像信号サンプリング用配線パターン ７０ 走査線駆動回路部 ８０ シール層 ６１０ Ｘシフトレジスタ ６２０ サンプルホールド回路 DESCRIPTION OF SYMBOLS 1 Active matrix substrate 5 Counter substrate 10 Substrate 11 Pixel part 12 Liquid crystal sealing area 13 First wiring layer 14 Second wiring layer 15 Cell gap control area 20 Scan line 30 Data line 40 Pixel area 50 Pixel switching TFT 60 Data Line drive circuit section 61 First circuit formation area 62 Second circuit formation area 63 Wiring layer formation area 64 Sampling signal input wiring pattern 66 Image signal line 65 Image signal sampling wiring pattern 70 Scanning line drive circuit section 80 Seal layer 610 X shift register 620 Sample hold circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−326960（ＪＰ，Ａ) 特開 平６−258650（ＪＰ，Ａ) 特開 平８−220560（ＪＰ，Ａ) 特開 平６−258659（ＪＰ，Ａ) 特開 平６−202124（ＪＰ，Ａ) 特開 平７−175038（ＪＰ，Ａ) 特開 平２−232628（ＪＰ，Ａ) 特開 平５−53137（ＪＰ，Ａ) 特開 平６−347823（ＪＰ，Ａ) 特開 平３−12635（ＪＰ，Ａ) 実開 平４−6030（ＪＰ，Ｕ) 実開 平３−110486（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 G02F 1/1345 ────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-5-326960 (JP, A) JP-A-6-258650 (JP, A) JP-A 8-220560 (JP, A) JP-A-6-220560 258659 (JP, A) JP-A-6-202124 (JP, A) JP-A-7-175038 (JP, A) JP-A-2-232628 (JP, A) JP-A-5-53137 (JP, A) JP-A-6-347823 (JP, A) JP-A-3-12635 (JP, A) JP-A-4-6030 (JP, U) JP-A-3-110486 (JP, U) (58) Fields investigated (Int.Cl. 7 , DB name) G02F 1/136 G02F 1/1345
Claims (13)
の走査線および複数のデータ線と、該走査線および該デ
ータ線に対応して設けられたスイッチング用の薄膜トラ
ンジスタとが形成された画素部と、該画素部の周辺領域
に該複数のデータ線に画像信号を供給するデータ線駆動
回路とが形成されてなり、該基板と対向基板との間はギ
ャップ材含有のシール層によって液晶が挟持されてなる
液晶表示パネルにおいて、 該データ線駆動回路は、第１の回路と、該第１の回路と
該画素部との間に位置する第２の回路と、該第２の回路
と該第１の回路との間に位置する配線層とを備え、該シ
ール層は該配線層に重なるように形成されてなり、該第
２の回路は該シール層の内側に位置していることを特徴
とする液晶表示パネル。1. A pixel portion in which a plurality of scanning lines and a plurality of data lines arranged in a matrix on a substrate, and a switching thin film transistor provided in correspondence with the scanning lines and the data lines are formed. And a data line driving circuit for supplying image signals to the plurality of data lines in a peripheral area of the pixel portion, and a liquid crystal is sandwiched between the substrate and the counter substrate by a seal layer containing a gap material. In the liquid crystal display panel, the data line driving circuit includes a first circuit, a second circuit located between the first circuit and the pixel portion, the second circuit and the second circuit. A wiring layer located between the first circuit and the second circuit, wherein the sealing layer is formed so as to overlap the wiring layer, and the second circuit is located inside the sealing layer. LCD panel.
側に該複数の走査線に走査信号を供給する走査線駆動回
路が構成されていることを特徴とする液晶表示パネル。2. The liquid crystal display panel according to claim 1, wherein a scanning line driving circuit for supplying a scanning signal to the plurality of scanning lines is provided outside the seal layer.
路には、該配線層に形成されているサンプリング信号入
力用配線パターンを介して該第１の回路に形成されてい
るシフトレジスタからの信号が入力されるサンプルホー
ルド回路が構成されていることを特徴とする液晶表示パ
ネル。3. The shift register according to claim 1, wherein the second circuit is connected to a shift register formed in the first circuit via a sampling signal input wiring pattern formed in the wiring layer. A liquid crystal display panel comprising a sample-and-hold circuit to which the above-mentioned signal is input.
入力用配線パターンは、該データ線と同時形成された第
１の配線層と、該第１の配線層と重なるように該走査線
と同時形成された第２の配線層とを備え、 該第２の配線層および該第１の配線層上に該シール層が
形成されていることを特徴とする液晶表示パネル。4. The wiring pattern according to claim 3, wherein the sampling signal input wiring pattern is formed simultaneously with the first wiring layer formed simultaneously with the data line and the scanning line so as to overlap the first wiring layer. A liquid crystal display panel, comprising: a second wiring layer formed on the second wiring layer; and the seal layer formed on the second wiring layer and the first wiring layer.
入力用配線パターンと、該配線層に交差する画像信号線
との重なり領域に該シール層が形成されていることを特
徴とする液晶表示パネル。5. The liquid crystal display panel according to claim 4, wherein the sealing layer is formed in an overlapping area of the sampling signal input wiring pattern and an image signal line crossing the wiring layer.
画像信号線と該サンプルホールド回路とを接続する画像
信号サンプリング用配線パターンは、該データ線と同時
形成された第１の配線層と、該第１の配線層と重なるよ
うに該走査線と同時形成された第２の配線層とを備え、 該第２の配線層および該第１の配線層上に該シール層が
形成されていることを特徴とする液晶表示パネル。6. The image signal sampling wiring pattern for connecting an image signal line crossing the wiring layer and the sample hold circuit according to claim 3, wherein the first wiring layer formed simultaneously with the data line is A second wiring layer formed simultaneously with the scanning line so as to overlap with the first wiring layer, wherein the seal layer is formed on the second wiring layer and the first wiring layer. A liquid crystal display panel.
ング用配線パターンと、該配線層形成領域を通る画像信
号線との重なり領域に該シール層が形成されていること
を特徴とする液晶表示パネル。7. The liquid crystal display panel according to claim 6, wherein the seal layer is formed in an overlapping area of the image signal sampling wiring pattern and an image signal line passing through the wiring layer forming area. .
互いに重なる該第１の配線層と該第２の配線層とは、コ
ンタクトホールを介して少なくとも１箇所で電気的接続
していることを特徴とする液晶表示パネル。8. The method according to claim 4, wherein
A liquid crystal display panel, wherein the first wiring layer and the second wiring layer overlapping each other are electrically connected at at least one place via a contact hole.
該第１の配線層はアルミニウム層で構成されていること
を特徴とする液晶表示パネル。9. The method according to claim 4, wherein
The liquid crystal display panel, wherein the first wiring layer is formed of an aluminum layer.
て、該第２の配線層はポリシリコン層で構成されている
ことを特徴とする液晶表示パネル。10. A liquid crystal display panel according to claim 4, wherein said second wiring layer is formed of a polysilicon layer.
て、該対向基板の側には該シール層の内側にブラックマ
トリクスが形成され、該第２の回路は前記ブラックマト
リクスの開口部より外側に位置することを特徴とする液
晶表示パネル。11. The black matrix according to claim 1, wherein a black matrix is formed inside the seal layer on the side of the counter substrate, and the second circuit is located outside an opening of the black matrix. A liquid crystal display panel.
て、前記データ線駆動回路が形成された基板の縁の領域A region on an edge of the substrate on which the data line driving circuit is formed.
に端子を設けたことを特徴とする液晶表示パネル。A liquid crystal display panel characterized in that terminals are provided on the liquid crystal display panel.
する液晶表示パネルを用いた投写型表示装置であって、
光源部と、該光源部から出射された光を前記液晶表示パ
ネルで光変調した光をスクリーンなどの投写面に投写す
る投写手段とを有することを特徴とする投写型表示装
置。 13. A projection type display device using the liquid crystal display panel according to claim 1 .
A projection display device comprising: a light source unit; and a projection unit configured to project light, which is obtained by optically modulating light emitted from the light source unit on the liquid crystal display panel, onto a projection surface such as a screen.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5784797A JP3336900B2 (en) | 1997-03-12 | 1997-03-12 | Liquid crystal display panel and projection display device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5784797A JP3336900B2 (en) | 1997-03-12 | 1997-03-12 | Liquid crystal display panel and projection display device using the same |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002169065A Division JP3989776B2 (en) | 2002-06-10 | 2002-06-10 | Liquid crystal display panel and projection display device using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10253990A JPH10253990A (en) | 1998-09-25 |
| JP3336900B2 true JP3336900B2 (en) | 2002-10-21 |
Family
ID=13067380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5784797A Expired - Lifetime JP3336900B2 (en) | 1997-03-12 | 1997-03-12 | Liquid crystal display panel and projection display device using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3336900B2 (en) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019718B2 (en) * | 2000-07-25 | 2006-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP4671551B2 (en) * | 2000-07-25 | 2011-04-20 | 株式会社半導体エネルギー研究所 | Display device |
| KR101010509B1 (en) * | 2004-05-31 | 2011-01-21 | 엘지디스플레이 주식회사 | Liquid Crystal Display Built-in Driving Circuit |
| CN1819300B (en) | 2004-09-17 | 2010-06-16 | 株式会社半导体能源研究所 | Light-emitting device |
| JP2006259691A (en) | 2005-02-17 | 2006-09-28 | Seiko Epson Corp | Electro-optical device, its manufacturing method and electronic apparatus |
| JP2006276287A (en) * | 2005-03-28 | 2006-10-12 | Nec Corp | Display device |
| JP4650343B2 (en) | 2005-07-15 | 2011-03-16 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
| JP4211808B2 (en) | 2006-06-23 | 2009-01-21 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
| JP4131283B2 (en) | 2006-06-27 | 2008-08-13 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
| JP5223538B2 (en) * | 2008-08-21 | 2013-06-26 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
| JP5590050B2 (en) * | 2012-01-18 | 2014-09-17 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
-
1997
- 1997-03-12 JP JP5784797A patent/JP3336900B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10253990A (en) | 1998-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7116390B2 (en) | Electro-optical device and electronic apparatus comprising the same | |
| JP3521432B2 (en) | Liquid crystal device, electro-optical device, and projection display device using the same | |
| US6847083B2 (en) | Semiconductor device, electro-optic device, and electronic instrument | |
| US7164408B2 (en) | Electro-optical device, method of manufacturing the same, and electronic apparatus | |
| JP4211644B2 (en) | Manufacturing method of electro-optical device | |
| KR100579343B1 (en) | Electric optical apparatus and electronic device | |
| KR20030084729A (en) | Electrooptical device and electronic apparatus | |
| US6816355B2 (en) | Capacitor, semiconductor device, electro-optic device, method of manufacturing capacitor, method of manufacturing semiconductor device, and electronic apparatus | |
| JP3336900B2 (en) | Liquid crystal display panel and projection display device using the same | |
| JP2001036087A (en) | Active matrix substrate, electrooptical device, and electronics | |
| JPH10111520A (en) | Liquid crystal display panel and electronic equipment using it | |
| US6838699B2 (en) | Electro-optical device with undercut-reducing thin film pattern and reticle | |
| JP2000047602A (en) | Electrooptic device and projection type display device using same | |
| JP3674630B2 (en) | Liquid crystal display panel and projection display device using the same | |
| JP3989776B2 (en) | Liquid crystal display panel and projection display device using the same | |
| JP2011203288A (en) | Electrooptic apparatus and electronic apparatus | |
| JP3603902B2 (en) | Liquid crystal device | |
| JP2003057677A (en) | Electrooptical device and electronic equipment | |
| JP3520739B2 (en) | Liquid crystal device | |
| JP2005266814A (en) | Electro-optical device and electronic equipment | |
| JP3726567B2 (en) | Active matrix substrate, electro-optical device, and electronic apparatus | |
| JP3987450B2 (en) | Liquid crystal device | |
| JP2003140186A (en) | Method of manufacturing electro-optic device, electro- optic device and electronic apparatus | |
| JP2003295168A (en) | Electro-optical device and electronic equipment | |
| JP2003307739A (en) | Liquid crystal apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020709 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070809 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130809 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |