JP2003532290A - シリコン／金属複合膜堆積物を選択的に酸化するための方法及び装置 - Google Patents

シリコン／金属複合膜堆積物を選択的に酸化するための方法及び装置

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Abstract

(57)【要約】 複合膜を選択的に酸化する方法。本発明においては、下側のシリコン膜と、バリア層と、バリア層上の上側金属膜とを備えた複合膜を有する基板が反応チャンバ内に配置される。その後、反応チャンバ内に不活性ガスが供給されて、反応チャンバ内に不活性環境が形成される。その後、不活性環境で、基板の温度が第１の温度から第２の温度まで高められ、即ち、上昇される。基板の温度が第２の温度まで上昇された後、シリコンを酸化するが金属を酸化しない環境に基板が晒される。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
１．発明の分野 本発明は、半導体製造分野に関し、特に、複合シリコン／金属膜の選択的酸化
のための方法及び装置に関する。
【０００２】 ２．関連技術の説明 マイクロプロセッサ及びメモリ等の現代の集積回路の製造においては、シリコ
ン膜上に含まれる金属膜を酸化することなくシリコン膜を表面安定化処理する即
ち酸化するために、選択的酸化プロセスが使用される。例えば、複合シリコン／
バリア層／金属膜によって電極及び及び相互接続を形成することができる。バリ
ア層の目的は、高抵抗金属シリサイド膜を形成する可能性があるシリコン膜と金
属膜との間での拡散及び相互作用を防止することである。残念ながら、金属上で
はなくシリコン膜上に酸化物を形成するために使用される水素濃度が高い（Ｈ2
が８０％を越える）Ｈ2／Ｈ2Ｏ環境といった何らかの選択的酸化プロセス中にお
いては、バリア層がＨ2によって攻撃されることにより一体性が損なわれ、望ま
しくない金属シリサイドが形成されるため、複合膜が高抵抗となる可能性がある
。
【０００３】 従って、バリア層の一体性に影響を与えることなく、水素濃度が高いＨ2／Ｈ2 Ｏ環境で複合膜を選択的に酸化する方法が望ましい。
【０００４】
【発明の概要】
複合膜を選択的に酸化する方法。本発明においては、下側のシリコン膜と、バ
リア層と、バリア層上の上側金属膜とを備えた複合膜を有する基板が反応チャン
バ内に配置される。その後、反応チャンバ内に不活性ガスが供給されて、反応チ
ャンバ内に不活性環境が形成される。その後、不活性環境で、基板の温度が第１
の温度から第２の温度まで高められ、即ち、上昇される。基板の温度が第２の温
度まで上昇された後、シリコンを酸化するが金属を酸化しない環境に基板が晒さ
れる。
【０００５】
【本発明の詳細な説明】
本発明は、シリコン／金属電極の選択的酸化中にバリア層のバリア質を向上さ
せるための新規な方法及び装置について説明する。以下の説明では、本発明を十
分に理解できるように、装置構成等の特定の内容及び時間や温度等のプロセスの
詳細を述べる。当業者であれば、本発明の範囲から逸脱することなく、開示され
た内容に代わる他の構成やプロセスを使用することができる。なお、本発明が不
必要にあいまいにならないように、良く知られた半導体処理装置及び技術につい
ては詳しく説明していない。
【０００６】 本発明は、シリコン／金属複合電極の選択的酸化における新規な方法について
説明する。本発明において、複合電極を有する基板は、反応チャンバ内に配置さ
れる。本発明の実施例において、複合電極は、下側ポリシリコン膜と、ポリシリ
コン膜上に形成されたタングステンナイトライドバリア層と、タングステンナイ
トライドバリア上に配置されたタングステン膜とを有している。その後、Ｎ2等
の不活性ガスが反応チャンバ内に供給され、反応チャンバ内に不活性環境が形成
される。その後、基板の温度が１００℃を下回る温度から８００℃を越える第２
の高い酸化温度まで上昇される。温度上昇中に不活性ガスが流入することにより
、バリア層の質及び性能を向上させる昇温中にタングステンナイトライドバリア
層が改質される。酸化温度に達すると、不活性ガスに代えて、水素（Ｈ2）と酸
素（Ｏ2）との混合ガスである選択的酸化プロセスガスが流入される。水素ガス
及び酸素ガスが反応チャンバ内に流入すると、加熱された基板によって、水素と
酸素とが反応し、反応チャンバ内に蒸気（Ｈ2Ｏ）相が形成される。Ｈ2ガス及び
Ｏ2ガスは、タングステン膜又はタングステンナイトライドバリアを酸化するこ
となく電極の下側シリコン部分を選択的に酸化することができるＨ2／Ｈ2Ｏ環境
を形成するような割合で反応チャンバ内に供給される。タングステンナイトライ
ドバリア層が昇温中に改質されるため、選択的酸化プロセスでは、Ｈ2濃度が高
い環境（Ｈ2の割合が８０％以上）を含む任意のＨ2／Ｈ2Ｏ環境を使用すること
ができる。また、８００℃以上の適当な高い酸化温度に達するまでＨ2及びＯ2が
反応チャンバ内に供給されないため、任意のＨ2／Ｈ2Ｏ環境を形成しても選択的
酸化を行なうことができる。
【０００７】 本発明の選択的酸化プロセスは、アプライドマテリアル社のハニカム源を有す
るＲＴＰセンタラに限定されないが、そのような急速熱加熱装置内で実行される
ことが好ましい。他の適した急速熱加熱装置及びその動作方法は、本出願の譲受
人に譲渡された米国特許第５，１５５，３３６号に記載されている。また、本発
明の選択的酸化プロセスは急速熱加熱装置内で実行されることが好ましいが、エ
ピタキシャルシリコン、ポリシリコン酸化物及び窒化物等の高温膜（ＨＴＦ）を
形成するために使用されるアプライドマテリアル社のエピ又はポリセンタラシン
グルウェーハ“コールド・ウォール”反応装置等の他のタイプの熱反応装置を使
用しても良い。
【０００８】 図１及び図２は、本発明の選択的酸化プロセスを実行するために使用できる急
速熱加熱装置１００を示している。図１に示される急速熱加熱装置１００は、側
壁１４及び底壁１５によって囲まれた真空処理チャンバ１３を有している。側壁
１４及び底壁１５は、ステンレススチールによって形成されていることが好まし
い。真空処理チャンバ１３の側壁１４の上部は、“Ｏ”リング１６によりウィン
ド・アセンブリ１７に対してシールされている。ウィンド・アセンブリ１７上に
は放射エネルギ光パイプアセンブリ１８が連結して配置されている。放射エネル
ギアセンブリ１８は、例えばシルバニアＥＹＴランプ等の複数のタングステンハ
ロゲンランプ１９を有している。これらの各ランプは、ステンレススチール、真
鍮、アルミニウム、他の金属であっても良い光パイプ２１内に挿入して装着され
ている。
【０００９】 基板即ちウェーハ６１の縁部は、サイドチャンバ１３内で、シリコンカーバイ
ドから成る支持リング６２により支持されている。支持リング６２は、回転可能
な石英シリンダ６３上に装着されている。石英シリンダ６３を回転させることに
より、支持リング６２及びウェーハ６１を回転させることができる。別のシリコ
ンカーバイドアダプタリングを使用して、様々な直径（例えば、１５０ｍｍ、２
００ｍｍ）のウェーハを処理できるようにしても良い。支持リング６２の外縁は
、ウェーハ６１の外径から２インチに満たない距離で延びていることが好ましい
。真空処理チャンバ１３の容積は約２リットルである。
【００１０】 装置１００の底壁１５は、ウェーハ６１の裏面に向けてエネルギを反射するた
めの金メッキされた上面１１を有している。また、急速熱加熱装置１００は複数
の光ファイバプローブ７０を有している。これらの光ファイバプローブ７０は、
装置１００の底壁１５を貫通して位置しており、底面にわたる複数の場所でウェ
ーハ６１の温度を検出する。シリコンウェーハ６１の裏面と反射面１１との間で
の反射は、温度測定をウェーハの裏面での放射率に依存させないようにすること
により正確な温度測定能を与える黒体キャビティを形成する。
【００１１】 様々な処理工程をチャンバ１３内で実行できるように、急速熱加熱装置１００
は、側壁１４を貫通して形成され且つプロセスガスをチャンバ１３内に導入する
ためのガス吸入口６９を有している。ガス吸入口６９には、Ｏ2等の酸素含有ガ
スタンク等のガス源と、Ｎ2等の窒素含有ガスタンク等のガス源とが連結されて
いる。ガス吸入口６９の反対側には、ガス排気口６８が側壁１４に位置されてい
る。チャンバ１３からプロセスガスを排気してチャンバ１３内を減圧するために
、ガス排気口６８はポンプ等の真空源に連結されている。真空源は、処理中にプ
ロセスガスがチャンバ内に連続的に供給されている間、所望の圧力を維持する。
【００１２】 ランプ１９は、ランプ外囲体の軸と平行な軸を有するコイルのようなフィラメ
ント巻線を有している。大部分の光は、周囲の光パイプの壁に向って軸に対して
垂直に放射される。光パイプの長さは、対応するランプの長さと少なくとも同じ
長さに選択される。ウェーハに達するパワーが反射の増大によって実質的に減じ
られない場合には、光パイプが更に長くても良い。光アセンブリ１８は、六角形
の配列又は図２に示されるような“ハニカム形状”で位置された１８７個のラン
プを有していることが好ましい。ランプ１９は、ウェーハ６１及び支持リング６
２の表面領域の全体を十分に覆うように配置される。ランプ１９は、ウェーハ６
１を極めて均一に加熱するべく個別に制御可能な複数の領域にグループ化されて
いる。加熱パイプ２１は、様々な加熱パイプ間に水等の冷却剤を流すことによっ
て冷却することができる。複数の光パイプ２１及び対応するランプ１９を備えた
放射エネルギ源１８により、石英ウィンドを使用すると、真空処理チャンバ内で
基板を加熱するための光ポートを形成することができる。
【００１３】 ウィンド・アセンブリ１７は複数の短い光パイプ４１を有している。これらの
光パイプ４１は上／下のフランジプレートに蝋付けされており、上／下のフラン
ジプレートの外縁は外壁４４に対してシールされている。光パイプ４１及びフラ
ンジを冷却できるように、光パイプ４１間の空間内に水等の冷却剤を導入しても
良い。光パイプ４１は、発光体の光パイプ２１と位置合わせされている。ランプ
ハウジングと位置合わせされる光パイプパターンを有する水冷却フランジは、２
つの石英プレート４７，４８間に挟まれている。これらのプレートは、フランジ
の外周近傍で、“Ｏ”リング４９，５１を用いてフランジに対してシールされて
いる。上下のフランジプレートは、光パイプ同士を繋ぐ溝を有している。光パイ
プ４１のうちの１つに接続されたチューブ５３を通じて吸引することにより、複
数の光パイプ４１内に真空を形成することができる。この場合、チューブ５３に
接続された１つの光パイプ４１は、フランジの表面に形成された非常に小さな凹
部即ち溝により、残りの光パイプ４１に接続される。このように、真空チャンバ
１３上にサンドイッチ構造が配置されると、一般にステンレススチールから成り
且つ優れた機械的強度を有する金属フランジは、十分な構造的支持を与える。実
際に真空チャンバをシールする下側の石英ウィンド４８は、両側で真空引きされ
るため、圧力差が殆ど無く或は全く無く、そのため、非常に薄く形成することが
できる。ウィンド・アセンブリ１７におけるアダプタプレートの概念により、石
英ウィンドをクリーニング又は解析のために簡単に交換することができる。また
、ウィンド・アセンブリの石英ウィンド４７，４８間の真空度により、反応チャ
ンバから逃げる有毒ガスに対する保護が更に与えられる。
【００１４】 急速熱加熱装置１００は、ウェーハ６１又は基板の温度を２５〜１００℃／秒
の割合で上昇させることができる枚葉式の反応チャンバである。急速熱加熱装置
１００は、酸化プロセス中におけるウェーハの温度がチャンバの側壁１４の温度
を上回る少なくとも４００℃となることから、“コールド・ウォール”反応チャ
ンバと呼ばれている。側壁１４や底壁１５を通じて加熱／冷却流体を循環させて
、これらの壁を所望の温度に維持することができる。蒸気形成を利用する選択的
蒸気酸化プロセスの場合、凝結を防止するため、チャンバ壁１４，１５は、室温
（２３℃）を上回る温度に維持される。急速熱加熱装置１００は、ロボットアー
ムを有するロードロック搬送チャンバを含む“クラスターツール”の一部として
構成されることが好ましい。
【００１５】 本発明に係る複合シリコン／金属膜堆積物を選択的に酸化する方法が図３のフ
ローチャート３００に示されている。図１及び図２に示される急速熱加熱装置で
の選択的酸化について、本発明の方法を説明する。また、図４Ａに示されるシリ
コンウェーハ６１の複合シリコン／タングステンタイトライド／タングステンゲ
ート電極４０２及びシリコン基板４０６の選択的蒸気酸化又は表面安定化処理に
ついて、本発明の酸化プロセスを説明する。
【００１６】 フローチャート３００のブロック３０２に示された本発明に係るこの第１のス
テップは、シリコン／バリア層／金属複合膜堆積物を有する基板ウェーハを装置
１００の真空チャンバ１３内に移動させることである。図４Ａは、シリコン酸化
物又は酸窒化物等のゲート絶縁層４０４上に形成された複合ゲート電極４０２を
示している。この場合、ゲート絶縁層４０４はドープシリコン基板４０６上に形
成されている。図４Ａに示されるように、複合ゲート堆積物４０２は、ゲート絶
縁層４０４上に形成された下側の多結晶シリコン膜４０８と、下側ポリシリコン
層４０８上に配置されたタングステンナイトライド（ＷＮｘ）バリア層４１０と
、タングステンナイトライドバリア層４１０上に配置されたタングステン金属層
４１２とを有している。タングステン金属層４１２の目的は、低抵抗膜を形成し
て複合ゲート電極４０２の全抵抗を低減することである。タングステンナイトラ
イド（ＷＮｘ）バリア層４１０の目的は、高温処理中にシリコン膜４０４とタン
グステン膜４１０との間の相互作用を防止し、タングステン膜がシリコン膜と反
応して望ましくない高抵抗（ＷＳｉｘ）膜を形成しないようにすることである。
【００１７】 複合ゲート電極４０２は、まず最初に、化学蒸着（ＣＶＤ）法や物理的気相成
長（ＰＶＤ）法等の良く知られた技術によって、アモルファス又は多結晶シリコ
ン膜をゲート絶縁層４０４上に２００〜８００Åの厚さで全面的に堆積させるこ
とにより形成することができる。シリコン膜は、ドーピングされなくても良いが
、１×１０19atom/cm3よりも高い濃度レベルでドープされることが好ましい。シ
リコン膜は、その場で（即ち、シリコン膜の堆積中に）ドーピングされても良く
、或は、堆積後に例えばイオン注入によってドーピングされても良い。次に、Ｐ
ＶＤやＣＶＤ等の良く知られた技術により、タングステンナイトライドバリア層
をシリコン膜４０８上に全面的に堆積させることができる。タングステンナイト
ライドバリア層は、複合電極４０２の抵抗に悪影響を与えないように１００Åを
下回るできる限り薄い厚さで形成されることが好ましいが、シリコン膜４０８と
その後に堆積されるタングステン膜４１２との間の相互作用を十分に防止できる
厚さで形成される。厚さが２５〜７５Å、好ましくは５０Åであるタングステン
ナイトライドバリアが適していることが分かった。次に、ＰＶＤやＣＶＤ等の任
意の良く知られた技術により、タングステン膜がタングステンナイトライドバリ
ア４１０上にわたって全面的に２００〜７００Åの厚さで堆積される。全面的に
堆積されたシリコン膜、タングステンナイトライド膜、タングステン膜は、その
後、良く知られたフォトリソグラフィと、反応性イオンエッチング又はプラズマ
エッチングに限定されないがこれらのエッチングを含むエッチング技術とを使用
して、ゲート電極を形成するべくパターン化される。
【００１８】 本発明の選択的酸化プロセスは、図４Ａに示されるポリシリコン／タングステ
ンナイトライド／タングステンゲート電極堆積物４０２を選択的に酸化するのに
理想的には適しているが、本発明は、他の複合シリコン／バリアメタル／金属膜
堆積物を選択的に酸化する場合にも等しく使用することができることは言うまで
もない。例えば、バリアメタル４１０はタングステンナイトライド（ＷＮｘ）で
あることが好ましいが、窒化チタン（ＴｉＮ）（これに限定されない）等の他の
適当なバリアメタルを使用しても良い。同様に、金属層４１０はタングステン（
Ｗ）であることが好ましいが、コバルト（Ｃｏ）やチタン（Ｔｉ）（これらに限
定されない）等の他の金属層を使用しても良い。更にまた、複合膜は、ゲート電
極を形成するために必ずしも使用する必要はないが、コンデンサ電極及び相互接
続（これらに限定されない）等の他のデバイス形態を形成するために使用するこ
とができる。
【００１９】 次に、フローチャート３００のブロック３０４に示されるように、チャンバ１
３が不活性環境で満たされ、基板の温度が室温に略等しい搬送温度から８００〜
１１００℃の選択的酸化温度まで上昇される。昇温中、窒素（Ｎ2）、ヘリウム
（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）等の不活性ガスだけがチャンバ
１３内に供給され、不活性環境のみが昇温中に形成される。不活性ガスは、昇温
中に金属層４１２と反応しないガスである。本発明において、昇温速度、不活性
ガス流量、チャンバ圧のプロセスパラメータは、不活性ガス昇温中にバリア層４
１０が十分に改質されて図４Ｂに示されるような改質バリア層４１４が形成され
るように制御される。改質バリア層４１４は、金属膜４１２とシリコン膜４０８
との間での拡散及び反応を防止できるバリア特性が向上したバリアである。
【００２０】 本発明の不活性昇温の実施例において、ウェーハ６１は、１００℃を下回る温
度、好ましくは室温〜１００℃の温度でチャンバ１３内に搬送される。その後、
ランプ１９に電力を供給してウェーハ６１及びシリコンカーバイドリング６２を
照射することにより、ウェーハ６１（及びシリコンカーバイド６２）の温度は、
少なくとも８００℃、好ましくは９５０℃〜１１００℃の選択的酸化温度まで上
昇される。ウェーハの温度は２５〜７５℃／秒の速度で上昇される。昇温中、チ
ャンバ１３内の全圧が５０〜２５０torr、好ましくは１００torrに維持された状
態で、２〜１０ＳＬＭ（標準リットル／分）の流量で窒素ガス（Ｎ2）がチャン
バ１３内に供給される。チャンバ１３内への不活性ガスの流入は、選択的酸化が
生じる温度に達するまで続けられる。このようなプロセスによって、バリア層４
１０が十分に改質し、タングステンナイトライド（ＷＮ）バリアの場合、このバ
リアがタングステンナイトライドシリコン膜４１４に変化する。
【００２１】 次に、フローチャート３００のブロック３０６に示されるように、所望の選択
的酸化温度に達した時点で、図４Ｃに示されるような複合ゲート電極を選択的に
酸化する（即ち、金属膜４１２及び改質バリア層４１４を酸化することなくシリ
コン膜４０８及び基板４０６を酸化する）ことができる環境を形成するべく、直
ちに不活性ガス流が切換えられる。本発明の実施例において、選択的酸化は、チ
ャンバ１３内にＨ2／Ｈ2Ｏ環境を形成又は供給することにより生じる。本発明の
実施例において、選択的酸化は、水素濃度が濃くＨ2Ｏが低い環境で生じる。好
ましい実施例において、選択的酸化環境は、Ｈ2Ｏが２０％以下（理想的には、
５〜２０％Ｈ2Ｏ）で且つ残りがＨ2（理想的には、８０〜９５％Ｈ2）である。
本発明の実施例において、選択的酸化環境は、Ｈ2及びＨ2Ｏのみから成る。
【００２２】 本発明の実施例において、Ｈ2／Ｈ2Ｏ環境は、“現位置蒸気形成（in-situ st
eam generation）”（ＩＳＳＧ）プロセスによって形成される。現位置蒸気形成
プロセスにおいては、Ｈ2に限定されないがＨ2等の水素含有ガスとＯ2に限定さ
れないがＯ2等の酸素含有ガスとを含む酸化プロセス混合ガスが、チャンバ１３
内に供給される。この場合、ウェーハ６１及びシリコンカーバイドリング６２か
らの熱によって、水素含有ガスと酸素含有ガスとが反応して、湿気即ち蒸気（Ｈ2 Ｏ）が形成される。水素（Ｈ2）が好ましい水素含有ガスであるが、ＮＨ3等の
他の水素含有ガスを使用することができる。同様に、酸素（Ｏ2）が好ましい酸
素含有ガスであるが、Ｎ2Ｏ等の他の酸素含有ガスを必要に応じて使用しても良
い。
【００２３】 急速熱加熱装置１００は“コールド・ウォール”反応装置であるため、チャン
バ１３内において反応を開始する十分熱い表面は、ウェーハ６１及び支持リング
６２だけである。従って、本発明において、蒸気形成反応は、ウェーハ６１の表
面から約１ｃｍの場所で生じる。装置１００内で、蒸気形成反応は、ウェーハの
約２インチ内即ち支持リング６２がウェーハ６１の外縁を通り過ぎて延びる範囲
にほぼ制限される。蒸気形成反応を開始する又はＯＮするのはウェーハ（及び支
持リング）の温度であるため、蒸気形成反応は、ウェーハ６１（及び支持リング
６２）の温度によって熱的に制御されると言える。また、本発明の蒸気形成反応
は、ウェーハの加熱された表面が反応を生じさせるために必要であるが水蒸気形
成反応において消耗されないことから、“表面触媒作用”と言われる。
【００２４】 好ましい８０〜９５％Ｈ2／２０〜５％Ｈ2Ｏ環境は、Ｏ2が２．５〜１０分子
パーセントで且つ残りがＨ2（即ち、９７．５〜９０分子パーセントＨ2）となる
濃度比率の酸化プロセス混合ガスを供給することによりＩＳＳＧで形成すること
ができる。チャンバ１３内の全圧を５０〜２５０torr、好ましくは１００torrに
維持しながら、所望の濃度のＨ2及びＯ2から成る酸化プロセス混合ガスを５〜２
０ＳＬＭの流量でチャンバ１３内に供給することにより、適した環境を形成する
ことができる。選択的酸化中、ウェーハ６１の温度は、８００℃を上回る温度、
好ましくは９５０〜１１００℃に維持される。
【００２５】 ＩＳＳＧを使用する本発明の実施例においては、Ｏ2の流れを開始する前に、
僅かな量のＨ2がチャンバ１３内に流出し、これにより、Ｏ2とＨ2との初期反応
中において、Ｈ2と共に存在するＯ2は殆どなくなる。初期反応中においてＨ2中
におけるＯ2の初期の濃度を非常に低く維持することにより、チャンバ１３内で
酸化プロセスガス全体が自然発火することを防止することができる。反応が開始
され、既存の酸化プロセスガスが使い果されると、濃度比率を所望のレベルまで
増大させることができる。このようにして、反応の開始に利用できる燃料の量が
少なく維持され、安全な作動状態が確保される。
【００２６】 湿った環境を形成するために現位置蒸気形成プロセスを使用する他の実施例に
おいては、外位置（ex-situ）プロセスを使用することができる。外位置プロセ
スにおいては、例えばpryogenicトーチによって、所望の濃度のＨ2／Ｈ2Ｏ環境
がチャンバ１３の外側で形成される。その後、外側で形成されたＨ2／Ｈ2Ｏ環境
をチャンバ１３内に供給することができる。燃焼性が高い蒸気（Ｈ2Ｏ）形成反
応がチャンバ１３の外側で生じるため、チャンバ１３内での選択的酸化プロセス
が大気圧で生じ得る。大気圧での選択的酸化プロセスは、酸化速度が減圧時より
も高いため、望ましい。また、選択的酸化プロセスが外位置形成された湿気環境
を大気圧で使用する場合、不活性昇温も大気圧で生じることが好ましい。選択的
酸化が起きる圧力と同じ圧力で不活性昇温を行なうことが望ましいことは言うま
でもない。
【００２７】 圧力、プロセスガス流量、ウェーハ温度は、図４Ｃに示される複合膜堆積物を
湿気環境によって選択的に酸化することができる十分な時間の間、一定に保たれ
る。プロセス時間、温度、プロセスガスの濃度は、一般に、形成される酸化膜４
１６の厚さに影響を与える。ウェーハ６１は、一般に、３０〜１２０秒間、選択
的酸化温度に保持される。図４Ｃに示されるように、Ｈ2／Ｈ2Ｏ環境は、シリコ
ン電極４０８の側壁及びシリコン基板４０６の表面を酸化して、その上にシリコ
ン酸化膜４１６を成長させる。しかしながら、この環境は、タングステン金属膜
４１２及び改質タングステン金属ナイトライドバリア層４１４を酸化しない。シ
リコン膜４０８及び基板４０６の酸化の目的は、バードビーク４１８（即ち、ゲ
ート電極の縁部の僅かに厚いゲート酸化層）を形成して、エッジ効果を取り除き
、その後に形成されるＭＯＳトランジスタの電気的特性を向上させることである
。また、選択的酸化は、シリコン基板４０６の欠点を矯正する。基板４０６の矯
正が難しくなるソース／ドレンイオン注入工程の前にシリコン基板４０６の欠点
を矯正することは有益である。選択的酸化は、金属膜４１２及びバリア層４１４
の酸化を防止するために必要である。仮に金属膜４１２及びバリア層４１４が酸
化されると、形成されたゲート電極の抵抗が大きくなり、形成されるトランジス
タの性能に悪影響が及ぶ。厚さが２０〜１００Åのシリコン酸化膜４１６を成長
させることが望ましいことが分かった。
【００２８】 タングステンナイトライドバリア層は、選択的酸化プロセス温度までの昇温中
に不活性環境で改質されるため、水素濃度が高い（即ち、８０％を越えるＨ2濃
度）Ｈ2／Ｈ2Ｏ環境に晒されてもそれに耐えることができ、破壊されることがな
い。バリア層は、改質されない場合、水素濃度が高い環境に晒されると、破壊さ
れて、シリコン膜４０８とタングステン膜４１２との間の望ましくない反応を引
き起こし、望ましくないタングステンシリサイドを形成して、抵抗を増大させる
とともに、性能を低下させる。本発明のように昇温中にバリア層を改質すること
により、バリア層を破壊することなく、Ｈ2だけのアニールを含む任意のＨ2／Ｈ2 Ｏ環境を使用することができる。また、選択的酸化プロセスのため、昇温中に
タングステンナイトライド膜を改質することにより、バリア膜の別個のアニール
が不要となり、これにより、最小限の熱量で選択的酸化プロセスを行なうことが
できる。
【００２９】 十分に厚い酸化物４１６がシリコン膜４０８及び基板４０６上に形成されると
、チャンバ１３内への酸化プロセスガスの流入を停止して、ウェーハ６１の温度
を下げることにより、選択的酸化プロセスが停止される。この時点で、本発明の
選択的酸化プロセスが完了する。良く知られた半導体製造プロセスを使用して、
ＭＯＳトランジスタの形成を完了することができる。例えば、良く知られたイオ
ン注入及びスペーサ技術を使用して、図４Ｄに示されるようなソース／ドレン領
域４２０を形成することができる。
【００３０】 以上、シリコン／金属複合膜の選択的酸化のための方法及び装置について説明
した。
【図面の簡単な説明】
【図１】 本発明の選択的酸化プロセスを実施することができる急速熱加熱装置の図であ
る。
【図２】 図１の急速熱加熱装置の光源の配置図である。
【図３】 複合膜を選択的に酸化する本発明に係る方法を示すフローチャートである。
【図４Ａ】 本発明の選択的酸化プロセス前の半導体ウェーハ基板の断面図である。
【図４Ｂ】 不活性環境で基板の温度を選択的酸化温度まで上昇させた後における図４Ａの
基板を示す断面図である。
【図４Ｃ】 本発明の選択的酸化プロセス後における図４Ｃの基板を示す断面図である。
【図４Ｄ】 図４Ｃの基板におけるソース／ドレン領域の形成を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロープス， デイヴィッド， アール． アメリカ合衆国， カリフォルニア州， サニーヴェイル， キルドア アヴェニュ ー 1068 Ｆターム(参考） 4M104 BB01 BB18 BB33 CC05 DD80 DD86 EE09 FF18 5F058 BA02 BC11 BF55 BF56 BF63 BJ01 5F140 AA00 AC32 AC33 AC39 BA01 BD09 BD18 BF04 BF20 BF21 BF25 BF27 BF34 BG08 BG28 BG30 BG32 BG44 BG50 BG56 BK13

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複合膜を選択的に酸化するための方法であって、 下側シリコン膜と、バリア層と、バリア層上の上側金属膜とを備えた複合膜を
    有する基板を配置し、 チャンバ内に不活性ガスを流して、前記チャンバ内に不活性環境を形成し、 前記不活性環境で、前記基板の温度を、第１の温度から第２の温度まで上昇さ
    せ、 前記基板の温度を前記第２の温度まで上昇させた後、前記シリコン膜を酸化し
    且つ前記金属膜を酸化しない環境に前記基板を晒す方法。
  2. 【請求項２】 前記酸化環境がＨ2Ｏを含む請求項１に記載の方法。
  3. 【請求項３】 前記Ｈ2Ｏは、前記チャンバ内でＨ2とＯ2とを反応させるこ
    とによって形成される請求項２に記載の方法。
  4. 【請求項４】 前記第１の温度が１００℃よりも低い請求項１に記載の方法
    。
  5. 【請求項５】 前記第２の温度が８００℃よりも高い請求項１に記載の方法
    。
  6. 【請求項６】 前記不活性ガスが窒素（Ｎ2）である請求項１に記載の方法
    。
  7. 【請求項７】 複合電極を選択的酸化する方法であって、 下側ポリシリコン膜と、ポリシリコン膜上のタングステンナイトライドバリア
    層と、タングステンナイトライドバリア層上のタングステン膜とを備えた電極を
    有する基板を反応チャンバ内に配置し、 前記チャンバ内に不活性ガスを供給して、前記チャンバ内に不活性環境を形成
    し、 前記不活性環境で、前記基板の温度を、第１の温度から第２の温度まで上昇さ
    せ、 前記基板の温度を前記第２の温度まで上昇させた後、前記複合電極を選択的に
    酸化する環境を前記チャンバ内に形成する方法。
  8. 【請求項８】 前記第２の温度が８００℃以上である請求項７に記載の方法
    。
  9. 【請求項９】 前記第２の温度が９５０℃〜１１００℃である請求項８に記
    載の方法。
  10. 【請求項１０】 前記第１の温度が１００℃よりも低い請求項７に記載の方
    法。
  11. 【請求項１１】 前記第１の温度が室温〜１００℃である請求項１０に記載
    の方法。
  12. 【請求項１２】 前記不活性ガスが窒素（Ｎ2）である請求項７に記載の方
    法。
  13. 【請求項１３】 前記不活性ガスがアルゴン（Ａｒ）である請求項７に記載
    の方法。
  14. 【請求項１４】 前記不活性ガスがヘリウム（Ｈｅ）である請求項７に記載
    の方法。
  15. 【請求項１５】 前記不活性ガスがキセノン（Ｘｅ）である請求項７に記載
    の方法。
  16. 【請求項１６】 前記選択的酸化がＨ2／Ｈ2Ｏ環境で生じる請求項７に記載
    の方法。
  17. 【請求項１７】 前記Ｈ2／Ｈ2Ｏ環境は、前記酸化中において２０％以下の
    Ｈ2Ｏを含む請求項１６に記載の方法。
  18. 【請求項１８】 前記Ｈ2／Ｈ2Ｏ環境は、分子パーセントが２．５〜１０％
    のＯ2及び９７．５〜９０％のＨ2を前記チャンバ内に流して、前記Ｈ2／Ｈ2Ｏ環
    境を形成するべく前記Ｈ2とＯ2とを前記チャンバ内で反応させることによって形
    成される請求項１６に記載の方法。
  19. 【請求項１９】 前記Ｈ2／Ｈ2Ｏ環境が前記チャンバの外側で形成される請
    求項１６に記載の方法。
  20. 【請求項２０】 電極を選択的に酸化する方法であって、 下側ポリシリコン膜と、ポリシリコン膜上のタングステンナイトライドバリア
    層と、タングステンナイトライドバリア層上のタングステン膜とを備えた電極を
    有する基板を反応チャンバ内に配置し、 前記チャンバ内に窒素（Ｎ2）ガスを供給しながら、前記基板の温度を、１０
    ０℃よりも低い第１の温度から８００℃よりも高い第２の温度まで上昇させ、 前記基板の温度を前記第２の温度まで上昇させた後、Ｈ2及びＯ2を前記チャン
    バ内に供給して、前記Ｈ2及びＯ2を前記チャンバ内で反応させることにより、Ｈ2 及びＯ2から成る酸化環境であって５〜２０％のＨ2Ｏと９５〜８０％のＨ2とか
    ら成る酸化環境を形成する方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073657A (ja) * 2005-09-06 2007-03-22 Elpida Memory Inc 膜厚分布制御方法及び半導体装置の製造方法
JP2007123669A (ja) * 2005-10-31 2007-05-17 Elpida Memory Inc 半導体装置の製造方法
JP2009158918A (ja) * 2007-09-24 2009-07-16 Applied Materials Inc 選択的酸化プロセスの酸化物成長速度の改良方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW480566B (en) * 2001-02-15 2002-03-21 Microjet Technology Co Ltd Method for manufacture ink jet printhead chip
US7115469B1 (en) * 2001-12-17 2006-10-03 Spansion, Llc Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process
US20030155582A1 (en) * 2002-02-19 2003-08-21 Maitreyee Mahajani Gate dielectric structures for integrated circuits and methods for making and using such gate dielectric structures
TW200416772A (en) * 2002-06-06 2004-09-01 Asml Us Inc System and method for hydrogen-rich selective oxidation
DE10236896B4 (de) * 2002-08-12 2010-08-12 Mattson Thermal Products Gmbh Vorrichtung und Verfahren zum thermischen Behandeln von Halbleiterwafern
US6830996B2 (en) * 2003-03-24 2004-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Device performance improvement by heavily doped pre-gate and post polysilicon gate clean
US7235497B2 (en) * 2003-10-17 2007-06-26 Micron Technology, Inc. Selective oxidation methods and transistor fabrication methods
US6933157B2 (en) 2003-11-13 2005-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer manufacturing methods employing cleaning delay period
US6951780B1 (en) 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
KR100650858B1 (ko) * 2005-12-23 2006-11-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
CN101896995B (zh) 2007-12-20 2012-05-30 应用材料公司 具有改善的气流分布的热反应器
KR101127236B1 (ko) * 2008-12-29 2012-03-29 주식회사 하이닉스반도체 저항성 메모리 소자의 제조 방법
JP2012089567A (ja) * 2010-10-15 2012-05-10 Toshiba Corp 不揮発性抵抗変化素子
CN103165432B (zh) * 2013-03-15 2016-08-03 上海华力微电子有限公司 一种栅氧化层的制备方法
US10752991B2 (en) 2017-02-06 2020-08-25 Applied Materials, Inc. Half-angle nozzle
WO2021055693A1 (en) 2019-09-18 2021-03-25 Mattson Technology, Inc. Methods for the treatment of workpieces
US11377733B2 (en) * 2020-08-07 2022-07-05 Sandisk Technologies Llc Fluorine-free tungsten deposition process employing in-situ oxidation and apparatuses for effecting the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999003141A1 (en) * 1997-07-11 1999-01-21 Applied Materials, Inc. Method and apparatus for in situ vapor generation
JPH1174264A (ja) * 1997-08-29 1999-03-16 Sony Corp シリコン酸化膜の形成方法
JPH11330468A (ja) * 1998-05-20 1999-11-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3655013B2 (ja) * 1995-08-25 2005-06-02 株式会社東芝 半導体装置の製造方法
JPH10223900A (ja) * 1996-12-03 1998-08-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
US5851892A (en) 1997-05-07 1998-12-22 Cypress Semiconductor Corp. Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage
US6037273A (en) 1997-07-11 2000-03-14 Applied Materials, Inc. Method and apparatus for insitu vapor generation
US5962904A (en) * 1997-09-16 1999-10-05 Micron Technology, Inc. Gate electrode stack with diffusion barrier
DE69840861D1 (de) 1997-10-14 2009-07-16 Texas Instruments Inc Verfahren zum Oxidieren einer Struktur während der Herstellung einer Halbleitervorrichtung
US6100188A (en) * 1998-07-01 2000-08-08 Texas Instruments Incorporated Stable and low resistance metal/barrier/silicon stack structure and related process for manufacturing
KR100351907B1 (ko) * 2000-11-17 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6458714B1 (en) * 2000-11-22 2002-10-01 Micron Technology, Inc. Method of selective oxidation in semiconductor manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999003141A1 (en) * 1997-07-11 1999-01-21 Applied Materials, Inc. Method and apparatus for in situ vapor generation
JPH1174264A (ja) * 1997-08-29 1999-03-16 Sony Corp シリコン酸化膜の形成方法
JPH11330468A (ja) * 1998-05-20 1999-11-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073657A (ja) * 2005-09-06 2007-03-22 Elpida Memory Inc 膜厚分布制御方法及び半導体装置の製造方法
JP4507108B2 (ja) * 2005-09-06 2010-07-21 エルピーダメモリ株式会社 膜厚分布制御方法及び半導体装置の製造方法
JP2007123669A (ja) * 2005-10-31 2007-05-17 Elpida Memory Inc 半導体装置の製造方法
JP2009158918A (ja) * 2007-09-24 2009-07-16 Applied Materials Inc 選択的酸化プロセスの酸化物成長速度の改良方法

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