JP2003524921A - 電圧及び電流のスルーイングにより回路の電磁放射を減少させる装置 - Google Patents
電圧及び電流のスルーイングにより回路の電磁放射を減少させる装置Info
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Abstract
Description
並びに1998年10月30日付米国仮特許出願第60/106,346号の継
続出願である。
詳細には、改良型トランジスタ駆動回路に関する。
の下に開示された情報を含む) 現在生産されているほとんど全ての家庭用及び商業用装置は、何らかの電子ま
たは電気機械式制御装置を備えている。エレクトロニクスは、これらの装置の機
能性及び便利さを著しく向上させている。しかしながら、電子制御装置を備える
ことにより、その装置は周囲の電磁信号からの干渉を受けやすくなっている。従
って、良好な電気的及び電子的回路設計の1つの目標は各装置が発生する電磁干
渉の大きさを最小限に抑えることである。そうすることによって、装置はその近
傍の他の電気的及び電子的装置にとって良き隣人となるであろう。 スプリアスな電磁信号の発生を最小限に抑えることが重要である分野の1つに
、自動車用制御システムがある。車両には多数の敏感な制御システムや、制御シ
ステムがあり、エンジン動作、制動、トランスミッションシフティング、後法ト
ラッキング及び測位及びそれ以外の車両による通信のように広範な分野の管理を
行っている。車両の製造者は電磁(EM)放射について厳しい条件を課せられて
いる。これは1つの装置が近くの装置の作動に対して干渉しないようにするため
必要なことである。 ある特定の車両用制御システムは、放射EMを扱う際非常に大きな困難に遭遇
する。これらのシステムは、迅速にオンとオフの間で切り替えなけれならないソ
レノイド、コイル及びリレーのような誘導性または抵抗性の負荷の制御が含まれ
る。通常、出力ドライバ(ローサイド出力ドライバまたはハイサイド出力ドライ
バ)と呼ばれる電子コンポーネントは、かかる負荷への電力を制御する。出力ド
ライバ及びそれらに関連する駆動要素を迅速に切りかえる制御装置を扱うにあた
り、放射EMの量は、もし適正に管理されない場合非常に高いものとなる。
る方法に関し、さらに詳細には、電流又は電圧の変化速度である負荷の電流スル
ーレート及び負荷の電圧スルーレートを制限する方法に関する。本願では、ハイ
サイドのドライバを用いるシステムに関する例が提示されているが、本願に開示
した発明思想はローサイドのドライバ及びHブリッジを含む他のドライバ回路に
等しく適用できるものである。 本発明の1つの利点は、出力ドライバのスルーレートの限界をデジタル的に構
成可能なことであり、これにより任意所与の負荷の構成に対してスルーレートが
最適化される点にある。 本発明の別の利点は、電圧及び電流のスルーレートの制限を組み合わせること
によって全体的な回路性能を放射EMエネルギーに対して最適化し、電圧または
電流スルーレートの制限だけで得られるものよりもさらに改善した点にある。 図1を参照して、出力ドライバトランジスタ100は、ゲート電圧104とソ
ース電圧106との差である電圧102がトランジスタのしきい電圧を越えると
オンになる。電圧104が0からVに増加すると、ゲート電流108が流れてゲ
ート−ソース間容量110及びゲート−ソース間容量111を電圧104がVに
到達するまで充電する。トランジスタの固有の容量の充電は、ゲート電流108
が制限されておらずまたその電流がその最大の大きさで流れることができる場合
は最小の時間(ここではtと呼ぶ)の間に起こる。しかしながら、ゲート電流1
08がI以下の値に制限されている場合、ゲート−ソース及びドレイン−ソース
容量は完全に充電するに必要な時間はtよりも大きくなる。数式で表すと、ここ
で説明する関係は以下の通りである。 ゲート電圧104が一旦Vに到達してその後それを越えると、電流112がト
ランジスタ100をその固有のトランスコンダクタンスによりドレイン−ソース
間通路を通して流れ始める。トランジスタ100は抵抗性負荷114と接続され
ており、この状態の間、負荷は出力電流112に等しい電流116を有する。こ
れら全ては当業者にとってよく知られたことである。 図2は、これらの基本的な概念に基づくものであり、今度は、パルス幅変調(
PWN)信号104’により駆動される出力トランジスタ100’を含む。パル
ス幅変調信号は、オフとオンの間で典型的には同期してまたは規則的にサイクル
作用を行う。ゲート電圧104’がオフになる度に出力トランジスタ100’は
オフになる。トランジスタ100’がオンからオフになると、トランジスタ10
0’を流れる電流112’は急速に0になる。回路に抵抗性負荷114でなくて
誘導性負荷200がある場合、回路にインバランスが生じる。それは、トランジ
スタ100’の0出力電流112’が誘導性負荷202の電流を駆動するからで
ある。しかしながら、当業者には、インダクタを流れる電流は瞬時的には変化で
きないことがよく知られている。 このインバランスを補償するためにダイオード204が回路に負荷されている
。電流206はダイオード204から引き出されて誘導性負荷の電流202をシ
ステムに固有なあるスルーレートまたは変化速度で減少させる。負荷電流202
が消滅するにかかる時間は、システムの時定数によるが、この時定数は誘導性負
荷200、ダイオード204及び連携の種々の回路素子を相互接続するワイヤー
の関数である。PWN信号104’の周期がタウよりも有意に小さい場合、負荷
電流202は連続しかつほとんど一定の大きさである。 ダイオード204が導通している間、トランジスタのソース電圧106’は負
であり、その大きさはダイオード204の導通電圧207に等しい。ゲート−ソ
ース間容量110’は既にゲートがオンの時充電されているため、ドレイン−ゲ
ート間容量111’がドレインとソースの間の電圧さが増加することによりより
多くの電荷を蓄積する。 PWM信号104’が高レベルになりトランジスタが再びオンになると、ゲー
ト−ソース間容量110’がゲート−ソース間電圧102が再びしきい値Vに到
達するまで充電される。ゲート−ソース間電圧102’が引き続き上昇するにつ
れて2つの現象が同時的に起こる。第1に、トランジスタ112’を流れる電流
が0からシステムのコンポーネントにより決定される限界値に増加する。第2に
、ダイオード204を流れる電流が、ソース電圧106’が再び正になるにつれ
て0へ減少しそしてダイオード204が逆バイアスとなる。出力電圧106’は
、0よりも低い値から電源電圧208の方へ上昇する。出力電圧106’が増加
し、ゲート−ソース電圧102’がVに近い値に留まるにつれてゲート−ドレイ
ン電圧が減少する。ドレイン−ゲート間容量111’はその余分の電荷を開放す
る。電圧の変化速度は、電流I108’をゲート−ドレイン間容量の放電電流に
等しくする値である。この放電は、出力電圧106’がその最大値に到達するま
で(それは、電源電圧−ドレイン−ソースのオン電圧)かつドレイン−ソース間
電圧が定常状態に到達するまで継続する。これは通常ミラー効果と呼ばれる。こ
のプロセス全体は、トランジスタがオフになると逆転する。 かかるシステムからの電磁(EM)放射は、回路の変化の2つの異る臨界的な
段階で最大となる。最大のEMが放射される第1の段階は、出力電流112’が
増加または減少の何れを問わず変化する時である。最大EMが放射される第2の
段階は、出力電圧106’が同様に増加または減少を問わず変化する時である。
これらの移行段階におけるEMの放射は、これらのパラメータの変化速度を緩め
ることにより減少することが可能である。正確に言うと、電流112’及び電圧
106’の変化する速度を制限することにより、即ち、電流と電圧のスルーレー
トを制限することにより、EM放射を自然に生じる最大レベルよりも低いレベル
に減少させることができる。これは、ゲート電流108’を制限することにより
実行可能である。 図1及び2は、当業者の一般的によく理解できる現象を示している。図3を参
照して、本発明を参照する。図3は、図2について説明したタイプの回路であり
、例示的なスイッチを介して接続されるゲート電流原300−306が負荷され
ている。これらのゲート電流原300−306は、回路の動作における異なる段
階でのゲート電流108’の大きさを表し、必ずしもその装置における物理的な
例を反映するものではない。さらに詳しく説明すると、電流源300は限界±I
Aまでのゲート電流を表し、電流源302は限界値±Iまでのゲート電流を表し
、電流源304は限界値±Iまでのゲート電流を表し、電流源306は限界値±
Iまでのゲート電流を表す。これらの電流限界値の相対的な大きさは状況によっ
て決まる。通常、IAとIBはIS1またはIS2よりも大きさが一段と小さい。お互
いの電流の大きさの関係は、装置のトランスコンダクタンス及び負荷特性に依存
する。 図4は、図3の回路の発生する理想的な波形を示す。図3及び4はこの説明と
この部分において言及する。 図4の最初の状態400は、トランジスタがオフで連続する負荷電流202を
有する仮定している。図2の説明を思い起こすとこれは、PWM入力信号104
”の周期(T)がシステムの時定数よりもかなり小さいためである。この減少に
より、出力電圧106”、106''' は負で、大きさはダイオード導通電圧20
6’に等しい。電流源300は相410の間でオンにスイッチされており、ゲー
ト電流108”、108''' がIレベル412にあることを表す。このようにす
ると回路の全スイッチ時間が減少し、この全スイッチ時間は信号401上のデジ
タルオン信号がその最大の電圧の50%に到達する時から出力電圧106”、1
06''' がその最大値(オンの時)の90%に到達する時間までの時間である。
出力電流112”、112''' が増加し始めると、EM放射が問題となる。放射
EMを管理するため、出力電流のスルーレートを理想的に制限する必要がある。 出力電流112”、112''' が任意のしきい値I414に一旦と到達すると
、ゲート電流108”、108''' の限界値がレベルI422に減少する。これ
は、図3において、オンにスイッチされる電流限界ソース302とオフにスイッ
チされる電流源300として示されている。この相420の間、出力電流のスル
ーレート424が制限される。電流がトランジスタ100”の方に多くかつダイ
オード204’の方に少なく流れるにつれて、ダイオード204’は導通を停止
し、出力電圧V106”、106''' が上昇し始める。この時点において、電圧
の変化が始まり、放射EMが発生する。従って、電流のスルーレートを制御して
放射EMを効果的に管理できるようにする必要がある。 任意の電圧しきい値V426に到達すると、電圧のスルーレート428を制御
するのが望ましくなる。これは、回路がステージ420を離脱してステージ43
0に入ることにより表される。このステージ430において、ゲート電流108
”、108''' はレベルI432に変化する。これは図3においてオンにスイッ
チされる電流源304とオフにスイッチされる電流源302として示される。こ
のステージ430の間出力電圧スルーレート428が制御される。 出力電圧がもはや迅速に変化しないと、電圧のスルーレート428はさらに制
御する必要はない。その代わり、トランジスタ100”が出力電圧106”、1
06''' が最大値になりトランジスタのドレイン−ソース間電圧(即ち、V20
8’−V106”)436が定常状態に到達する状態にトランジスタ100’が
到達するまでにかかる時間をスピードアップまたは最小限にすることが望ましく
なる。 このステージの段階あるいは動作をステージ440に示す。ステージ440に
おいて、電流源304はV106”、106''' が任意のしきい値V434をク
ロスした後オフにスイッチされる。電流源304はオフにスイッチされその回路
はレベルI442で示すようにその自然の最大ゲート電流108”、108'''
を求めるようになる。 当業者は、ステージ410−440が、トランジスタ100”がオフ状態44
4から完全にオンの状態446に移行する間を表すことがわかるであろう。ステ
ージ410−440の蓄積効果は、トランジスタ100”の導通状態448を表
す。 導通した状態448の最終ステージ440の終期において、オン状態446が
得られる。これは、ステージ450として図4の信号図に示されている。このス
テージ440の間、ゲート電圧V104”、104''' は回路により与えられる
最大値である。この値はV452として表される。また、このステージ450に
おいて、トランジスタのドレイン−ソース間の抵抗(通常当業者はRと呼ばれる
)は最小値にある。この状態の間、システムは平行状態にあり、この並行状態を
維持するにはゲート電流108”、108''' は必要ない。そのようにして、ゲ
ート108”、108''' は0454に低下する。 ある時点において、PWM信号401はオン状態435からオフ状態456に
スイッチしてオンの状態448とオンの状態446の間軽減される現象を逆転さ
せるようにステージを設定する。トランジスタ100”はそのオフへの状態45
7を開始する。オフの状態454の第1のステージはステージ460である。こ
のステージ460において、PWM信号401はオフ456にされる。図1及び
2により最初に説明したように、これにより出力電流I112”、112''' が
ゼロ425に駆動される。しかしながら、誘導性負荷200”が存在するため、
負荷電流202”は急速に反応できない。回路のバランスを保つためにダイオー
ド204’は電流を導通する。これにより、V106”、106''' が最終的に
負になり、大きさがダイオードV462の導通電圧に等しくなる。 装置がオンにされると(448)、ステージ410−440、電流源300−
306を用いてトランジスタのゲートに送られる電流を表す。装置をオフにする
と(457)、電流源300−306はゲートの電流シンクを表すために使用さ
れる。電流源300−306の大きさの限界は何れのモードにおいても等化的で
あるが、当業者は、電流の極性はオンとオフの場合で反対であることがわかるで
あろう。 ステージ406において、ゲート電流I108”、108''' は大きさI46
2である。これは、電流源I306をオンにスイッチし、電流源300をオフに
スイッチすることにより図3において表される。この電流が流れる結果、オフ命
令454が受けられて出力電圧V106”、106''' がクロスして任意のしき
い値V434より低くなるまでのしきい値V434の下にクロスするまでのスイ
ッチング時間がスピードアップされ最小限に抑えられる。 この時点において、出力電圧のスルーレート428’へは、ゲート電流I10
8”、108''' を大きさI432’に設定することにより変化する電圧による
EM放射が減少するように制御される。これは、図3において、電流源306の
オフ及び電流源304のオンにより表される。ステージ470はその結果信号の
関係を示す。 ステージ480において、再び、放射EMを少なくする目的で電流のスルーレ
ート240’を制限することが望ましくなる。これを達成するため、ゲート電流
108”、108''' は大きさI422’に制限される。これは、図3において
、電流源304がオフにスイッチし、電流源302にオンにスイッチすることに
よって表される。 オフ457である最後のステージ490では、出力電流I112”、112''
'はしきい値I414以下に低下している。そのように、電流のスルーレートに
よる制限を行う必要はもはやない。その代わり、システムはゲート−ソース並び
にゲート−ドレイン間の容量110’、111’を放電するために放電させられ
る。この電流をI492として示す。ゲート−ソース間の電圧V436が0に戻
ると、装置は完全にオフ444’になる。 かくして、本発明は駆動される装置をPWM入力信号に従ってオンにしオフに
効果的にすると共に以下に示す態様に従ってトランジスタのゲート電流を制御す
ることにより得られるEM放射を著しく減少させることがわかるであろう。 前のパラグラフに説明してスイッチングされた電流源は出力電流及び電圧のス
ルーレートを制限してEM放射を減少させるだけでなく装置を出力電圧または電
流の何れも変化していない相の間高い電流を流すことによって装置ができるだけ
迅速にスイッチングできるようにする。出力ステージが電流スルーレートを制限
または電圧スルーレート制限モードの何れにあるかを決定するための決定パラメ
ータを表1において示す。 デジタル状態は、出力I112が値I414と比較され、出力Vより106が
値V426、V434と比較されることを示す。 上述したISRは信号520であり、VSRは信号522であり、VSCBは
図5の信号524であることに注意されたい。 アナログ論理からデジタル論理へのこの変換を行った後、当業者は、アナログ
とデジタル制御装置の組合せを用いて電流及び電圧スルーレートの制御を最適化
できることが容易にわかるであろう。さらに詳しく説明すると、当業者はさらに
、デジタルとアナログの信号制御方法を混合する利点がわかるであろう。これは
、デジタル装置を含む制御回路が特定の状態に合致するように格段と容易に変化
できるためである。プログラム可能であることにより、デジタル装置は入力コマ
ンドに応じて多数の異なる出力を可能にする。 この点をさらに説明するために図5を参照する。直列周辺インターフェイス(
SPI)論理回路500はこの装置に一体化されており、種々の動作パラメータ
を設定し、ドライバを制御し、ドライバからの診断情報を読み取り解釈する。別
の方法として、SPI500は外部のセミ半導体装置または所望の回路及び論理
動作をさせるようにされた外部のコンポーネントの組合せでもよい。この説明は
特定の物理的な例を想定していないが、それはSPI500の物理的実施例が本
発明を完全に理解する上において重要ではないからである。 スルーレート制限選択502はSPI500により出力され、それは前述した
電流及び電圧スルーレート制御を実現するデジタル回路504とアナログ506
の組合せへの入力502’である。さらに詳しくは、電圧スルーレートは次の数
式で表され、電流スルーレートは同じく次の数式で表される。本実施例のSPI
500は電圧及び電流のスルーレート制限につき4つの異なる設定を可能にし、
その一例を表2に示す。当業者は、多数のスルーレートの設定及びそれらの値の
決定には好ましくは制限が有効である供給及び負荷状態が含まれることがわかる
であろう。パラメータはトランジスタがオンまたはオフ(図4に示すように状態
466、464)最大時間であり、tはオン信号の50%電圧レベルからI=1
0%I(最大レベルの10%)まで、測定され、tがオフ信号の50%電圧レベ
ルからV=90%V(その最大レベルの90%)までの状態である。 各スルーレートの制限に対して、装置には固有の許容誤差がある。これは表2
において、絶対値を用いないで各制限の値の範囲を用いることで示される。 電圧及び電流のスルーレートの制限の設定は、用途の電圧及び電流制限条件に
最もよく合致するように選択される。そういうこととして、当業者は、EM放射
を高い度合で減少させるのを必要とする用途がスルーレートのレンジ0を選択し
て遅いスルーレートにし、それと共に速度条件がその放出条件を凌駕する用途で
はより早いスルーレートのレンジ3を選択することがわかるであろう。 電流及び電圧のスルーレートの制限は本発明の装置の内部で行われ、そのため
これらの制御を行うためにさらに付加的なもしくは外部の手段は不要であること
を強調すべきである。 機能的なブロック図のフォーマットに表せるように、トランジスタ100'''
の導通時間は制御電流307により制限される。表1の論理を実施するために、
出力電流及び出力電圧信号は一連のコンパレータによりデジタル化される。さら
に詳しくはコンパレータ512はIのしきい値Iに関する関係をデジタル化し、
コンパレータ514はVのしきい値Vに関する関係をデジタル化し、コンパレー
タ516はVのしきい値Vに関する関係をデジタル化する。これらの関係の出力
520−524は520’−524’へそしてスルーレート限界決定器のデジタ
ル論理部分504へフィードバックされる。オン信号526も同様にスルーレー
ト論理504へ送られ、そこで信号がゲート401へPWM入力される。これら
の信号520’―524’、526の値は表1に示すように使用して適当なスル
ーの出力設定108bを決定する。 本発明の利点の理解に必ずしも必要でないが、回路内にある特定の状態が許容
されるのを阻止するある特定の保護手段を含むのが望ましいことがわかるであろ
う。例えば、図6にさらに示すように図5の実施例は、回路の過大温度528、
528’、回路の不足電圧532、アースへの短絡(SCG)534、534’
及び開いた負荷(OL)536、536’状態のような状況を検知しかつそれに
反応する論理回路を含む。さらに、デジタル制御回路は内部538、538’だ
けでなく外部で発生されたリセット信号540、540’を検知しそれに反応す
る論理回路を含むのが普通である。 ここで示すように、単一のゲートドライバ550を詳しく説明する。しかしな
がら、多数のゲートはここで示すように3つの付加的なゲート552−556が
同様に駆動されるように駆動できることを理解されたい。 出力として図6を参照して、好ましい実施例のSPI500’の動作をさらに
詳しく説明する。もちろん、多くの説明は当業者が行う設計の選択の範囲内にあ
ることを理解できる。SPIレジスタ560、560’は8ビットのメッセージ
バイト600を介して回路と通信する。このメッセージ600は2つの部分、即
ち4ビットのコマンドニブル602と4ビットのデータニブル604を含む。本
発明の回路内で使用されるのとは別に、このメッセージ600はまた回路の外部
にある他のデジタル通信装置へシリアルデータ出力(SDO)ライン610、6
10’を介して出力してもよい。同様に、本発明の回路はシリアルデータ入力(
SDI)ライン612、612’を介してかかる外部の装置から通信を受けるこ
ともできる。 SPIレジスタ560’は、上述したように制御回路の動作を制御するために
、また命令された動作に応答して制御回路の性能を表す応答データ624を受け
るためにコマンド620及びデータ622をかわるがわるに通信するようになっ
ている。スルーレートの設定を回路に指示する時、SPIレジスタ560’は8
ビットのメッセージバイト600を、ビットD4−D7(即ち、命令ニブル62
0)が何れの対のチャンネルを設定すべきか構成する。1011の二進メッセー
ジは、チャンネル1及び2が制御サイクルの間設定され、一方1101の二進メ
ッセージはチャンネル3及び4を設定すべきであることを示す。データニブル6
22は実際のスルーレート範囲の設定を与え、ビットD2及びD3はチャンネル
2及び4に適用すべき設定を与え、一方ビットD0及びD1はチャンネル1及び
3に適用すべき設定を与える。表2に返って、スルーレートの範囲0乃至3を設
定するためには、レンジが適当な設定ビットで二次形式で表される。 一例として、チャンネル1のスルーレートを範囲2に関して、またチャンネル
2のスルーレートを範囲1に設定するために以下のメッセージがSPIレジスタ
により送られる。 かかるメッセージは、チャンネル1及び2が設定中であり、チャンネル2が範
囲1に設定すべきであり、チャンネル1がレンジ2に設定すべきであることを示
す。メッセージのコマンド620及びデータ622の部分は、ゲート駆動論理5
50、550’及び出力制御論理652の回路へ信号620’、620”、62
2’、622a’及び622b’を介して送られる。ゲート駆動論理550、5
50‘’はスルーレートコマンド622’をとり、出力論理652によりラッチ
されたスルーの設定622a’及び622b’と組み合わせて、駆動信号660
及び設定信号654、656を発生し、これによりトランジスタ100''' の出
力段108a、670が駆動される。 SPIレジスタ560’は、そのスルーレート設定コマンドを送信すると、応
答624を求めて待機し始める。この応答は、回路が指示された動作に応答して
如何に機能するかにつきフィードバックを与える。出力段670の信号は回路の
応答論理部分700へフィードバックされる。同様に、種々の電圧及び電流レベ
ル524’、528’、534’及び536’はフィードバックされ、表1に示
す種々のしきい値だけでなくSCB,SCG及びOLの種々の回路保護しきい値
に到達したか否かを示す。保護しきい値524’、528’、536’の任意の
ものに到達している場合、故障レジスタ710のラッチが設定される。この実施
例では、硬い温度の712に厳格に専用とされる別のレジスタもふくまれている
。このレジスタのラッチは、チャンネルの任意のものが過大温度モードにある場
合設定され、一方故障レジスタ710は保護しきい値を超えた任意のチャンネル
についてのデータを含む。 保護ラッチの状態714、716は所望のレートコマンド654、656及び
実際の出力状態718、720と組み合わされて応答メッセージ624’を形成
する。スルーレートの情報を含む応答バイトにとっては、ビットD7及びD6は
、チャンネル4の実際のスルーレートを示し、ビットD5及びD4はチャンネル
3のレートを示し、D3及びD2はチャンネル2を示し、D1及びD0はチャン
ネル1を示す。各チャンネルにつき、表2に従って識別されるそのスルーレート
範囲は二進表示で表されている。一例として、応答メッセージ624が以下のよ
うに見えると、これはチャンネル4がスルーレンジに、チャンネル3がレンジ2
に、チャンネル2がレンジ1に、またチャンネル1がレンジ2にあることを意味
する。これらの状態はその後メッセージとしてSDO610を介して外部の装置
へ送られる。 当業者は、さらに別のポイントを理解するであろう。第1に、電圧及び電流レ
ートのスロープを回路の応答及び回路のEM放射制御用件に合うように設定すべ
きである。さらに、スルーレンジの数及び各レンジ内のそれぞれの値は状況に応
じて狭くするかまたは増加してもよい。 この好ましい実施例はハイサイドのドライバのためのものである。しかしなが
ら、ローサイドの電力ステージを作動するために、負荷及びフライダイオードを
バッテリーに接続すべきである。同様に、Hブリッジを作動させるために、ハイ
サイドとローサイドの電力ステージのスルーレートの制限が必要であろう。 もし改善された遅延時間が特定の回路設計の必要条件でない場合、ISR及び
/またはVSBコンパレーターは不要であろう。逆に、状況がそれを必要とすれ
ば、電流及び電圧のスルーレートをここで示すように組み合わせて設定するより
は別個に設定することが可能である。 SPI500、500‘’は外部の装置とより完全に通信するようになってい
る。例えば、本発明の回路が大型のデジタル制御システムの一部として実現され
る場合、好ましい実施例の場合と同様に、SPIを回路に対して問い合わせを行
い付加的な診断情報を与えるようにすることができる。この付加的な機能を説明
するために表3を参照されたい。 上において概略を述べたAND、OR及びOVERRIDE診断コマンドに関
しては、各チャンネルのための2ビット診断は次の形状になる。 同様に、上において概略を示したREAD診断コマンドについては、その応答
は次の形をとる。 SPI500はSDI612’及びSDO610’ラインを介して他のデジタ
ル装置と通信できるため、表2のスルーレートのレンジは外部の装置がSPIに
対して命令するように動作の間変えることが可能であることがわかるであろう。 当業者は、状況に応じて他のコマンドを実現してもよいことがわかるであろう
。しかしながら、その場合、上述したようにデジタルとアナログの制御方式を組
み合わせると、放射EMを最小限に抑えると共に望ましい回路応答特性を与える
という問題に対する問題をうまく解決することがわかるであろう。また、デジタ
ルとアナログの制御方式の組合せにより制御装置を必要に応じて動的に調整でき
ることがわかるであろう。 好ましい実施例の上記説明は、本発明の思想を説明するために行った。しかし
ながら、本発明の他の実施例の頭書の特許請求の範囲から逸脱することなく実現
できる。
ある。
電性負荷と接続された出力ドライバのトランジスタを示す回路図である。
Claims (8)
- 【請求項1】 少なくとも1つの伝達コンダクタンス素子を備えかつ制御信
号を介して誘導性負荷の電流を制御する装置であって、 制御信号の電圧が増減する速度を閉ループ制御器としてトランジスタの固有の
ミラー効果を用いて変化させるための電圧スルーレート制限手段と、 制御信号の電流の増減する速度を変化させる電流スルーレート制限手段と、 電流スルーレート制限手段及び電圧スルーレート制限手段と信号伝達関係にあ
る論理デバイスとより成り、前記論理デバイスは前記電圧及び電流スルーレート
制限手段を電圧及び電流のレートの少なくとも1つの所定の範囲内のレートに対
して命令するようになっており、 電圧及び電流スルーレート制限手段は伝達コンダクタンス素子の制御入力信号
を変調する装置。 - 【請求項2】 変調された入力信号は電圧及び電流の変調より成る請求項1
。 - 【請求項3】 電圧の変調はパルス幅変調信号である請求項2。
- 【請求項4】 電流の変調は非同期である請求項2または3。
- 【請求項5】 伝達コンダクタンス素子は出力電流と出力電圧を有し、非同
期電流変調は出力電流及び出力電圧の関数として決定される請求項4。 - 【請求項6】 誘導性負荷の電流を制御する回路であって、前期回路はゲー
ト入力を有する少なくとも1つのトランジスタを有し、前記回路はトランジスタ
のゲート入力の電流及び電圧を制御することによって誘導性負荷の電流を制御し
、トランジスタのゲート入力電圧の制御手段は少なくとも1つの所定の電圧スル
ーレートレンジを有し、トランジスタのゲート入力の電圧の増減する速度を変化
させる電圧スルーレート制限手段を有し、電圧スルーレート制限手段は閉ループ
制御器としてトランジスタの固有のミラー効果を利用し、トランジスタゲート入
力電圧制御器は少なくとも1つの所定の電流スルーレートの範囲を有しトランジ
スタのゲート入力の電流の増減速度を変化させる電流スルーレート制限手段を有
する回路。 - 【請求項7】 前記回路は電流スルーレート制限手段を選択的にイネーブル
またはディスエーブルする請求項8。 - 【請求項8】 前記回路は電圧スルーレート制限手段を選択的にイネーブル
及びディスエーブルする請求項8。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005123666A (ja) * | 2003-10-14 | 2005-05-12 | Nec Electronics Corp | 出力回路 |
JP2015216150A (ja) * | 2014-05-08 | 2015-12-03 | 日立オートモティブシステムズ株式会社 | 誘導負荷駆動回路 |
JP2016076750A (ja) * | 2014-10-02 | 2016-05-12 | 株式会社オートネットワーク技術研究所 | 電流制御装置 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE60102759T2 (de) * | 2000-08-07 | 2005-03-31 | Denso Corp., Kariya | Spannungsregler eines Kraftfahrzeugwechselstromgenerators |
DE10061563B4 (de) | 2000-12-06 | 2005-12-08 | RUBITEC Gesellschaft für Innovation und Technologie der Ruhr-Universität Bochum mbH | Verfahren und Vorrichtung zum Ein- und Ausschalten von Leistungshalbleitern, insbesondere für ein drehzahlvariables Betreiben einer Asynchronmaschine, ein Betreiben einer Zündschaltung für Ottomotoren, sowie Schaltnetzteil |
DE10137752C1 (de) * | 2001-08-01 | 2002-12-12 | Siemens Ag | Vorrichtung zur Ansteuerung eines Schaltelements und zugehöriges Betriebsverfahren |
CN1602587B (zh) | 2001-11-12 | 2010-05-26 | 因芬尼昂技术股份公司 | 集成电路切换过程期间避免瞬变的方法及集成电路 |
DE10217611B4 (de) * | 2002-04-19 | 2005-06-30 | Infineon Technologies Ag | Verfahren und Vorrichtung zur EMV-optimierten Ansteuerung eines Halbleiterschaltelements |
JP3798378B2 (ja) * | 2003-03-10 | 2006-07-19 | 三菱電機株式会社 | 誘導性負荷の電流制御装置 |
JP4229804B2 (ja) * | 2003-10-24 | 2009-02-25 | Necエレクトロニクス株式会社 | 半導体出力回路 |
JP3942583B2 (ja) | 2003-11-21 | 2007-07-11 | 松下電器産業株式会社 | ドライバ回路 |
EP1751862B1 (en) * | 2004-04-26 | 2014-07-23 | LeTourneau Technologies Drilling Systems, Inc. | Adaptive gate drive for switching devices of inverter |
US7667524B2 (en) * | 2004-11-05 | 2010-02-23 | International Rectifier Corporation | Driver circuit and method with reduced DI/DT and having delay compensation |
US7479770B2 (en) * | 2005-04-28 | 2009-01-20 | Texas Instruments Incorporated | System and method for driving a power field-effect transistor (FET) |
DE102005034365B3 (de) * | 2005-07-22 | 2006-11-23 | Infineon Technologies Ag | Schaltungsanordnung mit einem Leistungs-MOS-Transistor und einer Ansteuerschaltung |
US7511390B1 (en) | 2005-07-29 | 2009-03-31 | Linear Technology Corporation | Dual FET output stage with controlled output DV/DT for reduced EMI and input supply noise |
DE602005018201D1 (de) | 2005-08-17 | 2010-01-21 | Infineon Technologies Ag | Verfahren und Treiberschaltung für die Steuerung eines MOS Leistungshalbleiters |
GB2433358A (en) * | 2005-12-13 | 2007-06-20 | Bombardier Transp Gmbh | Operating electronic valves having an insulated gate |
US7365584B2 (en) * | 2006-06-02 | 2008-04-29 | Freescale Semiconductor, Inc. | Slew-rate control apparatus and methods for a power transistor to reduce voltage transients during inductive flyback |
DE602006003564D1 (de) | 2006-07-05 | 2008-12-18 | Infineon Technologies Ag | MOS-Transistorschaltung mit gesteuerter Anstiegszeit |
JP4609401B2 (ja) * | 2006-09-20 | 2011-01-12 | 株式会社デンソー | 電磁弁駆動装置 |
DE102015221636A1 (de) * | 2015-11-04 | 2017-05-04 | Robert Bosch Gmbh | Verfahren zum Betreiben eines Metall-Oxid-Halbleiter-Feldeffekttransistors |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4274042A (en) * | 1979-04-24 | 1981-06-16 | General Electric Company | AC Motor drive system having clamped command error signal |
FR2671241B1 (fr) * | 1990-12-27 | 1997-04-30 | Peugeot | Circuit de commande d'un transistor de puissance utilise en commutation forcee. |
US5397967A (en) * | 1992-06-30 | 1995-03-14 | Sgs-Thomson Microelectronics, Inc. | Slew rate circuit for high side driver for a polyphase DC motor |
WO1995024076A1 (en) * | 1994-03-01 | 1995-09-08 | Apple Computer, Inc. | Slew-rate controlled power switching circuit |
US6127746A (en) | 1996-10-21 | 2000-10-03 | International Rectifier Corp. | Method of controlling the switching DI/DT and DV/DT of a MOS-gated power transistor |
US5949249A (en) * | 1997-04-10 | 1999-09-07 | International Business Machines Corporation | Driver having inductance-controlled current slew rate |
US5952817A (en) * | 1997-04-24 | 1999-09-14 | Linear Technology Corporation | Apparatus and method using waveform shaping for reducing high frequency noise from switching inductive loads |
US6040686A (en) * | 1999-01-07 | 2000-03-21 | Linear Technology Corporation | Low noise step-down switching regulator circuits with programmable slew rate limiter and methods of use |
-
1999
- 1999-10-29 WO PCT/US1999/025545 patent/WO2000027032A1/en not_active Application Discontinuation
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005123666A (ja) * | 2003-10-14 | 2005-05-12 | Nec Electronics Corp | 出力回路 |
US7741894B2 (en) | 2003-10-14 | 2010-06-22 | Nec Electronics Corporation | Output circuit |
JP4502177B2 (ja) * | 2003-10-14 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 出力回路 |
JP2015216150A (ja) * | 2014-05-08 | 2015-12-03 | 日立オートモティブシステムズ株式会社 | 誘導負荷駆動回路 |
JP2016076750A (ja) * | 2014-10-02 | 2016-05-12 | 株式会社オートネットワーク技術研究所 | 電流制御装置 |
Also Published As
Publication number | Publication date |
---|---|
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