JP2003514380A - はんだ付けが可能なパッドおよびワイヤボンディングが可能なパッドを有する金属再配置層 - Google Patents
はんだ付けが可能なパッドおよびワイヤボンディングが可能なパッドを有する金属再配置層Info
- Publication number
- JP2003514380A JP2003514380A JP2001537102A JP2001537102A JP2003514380A JP 2003514380 A JP2003514380 A JP 2003514380A JP 2001537102 A JP2001537102 A JP 2001537102A JP 2001537102 A JP2001537102 A JP 2001537102A JP 2003514380 A JP2003514380 A JP 2003514380A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- metal layer
- wire bond
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 71
- 239000002184 metal Substances 0.000 title claims abstract description 71
- 229910000679 solder Inorganic materials 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 170
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 54
- 229910052782 aluminium Inorganic materials 0.000 claims description 28
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 28
- 229910052759 nickel Inorganic materials 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 26
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 229910052802 copper Inorganic materials 0.000 claims description 19
- 239000010949 copper Substances 0.000 claims description 19
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 16
- 229910052737 gold Inorganic materials 0.000 claims description 16
- 239000010931 gold Substances 0.000 claims description 16
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 claims 5
- 230000001070 adhesive effect Effects 0.000 claims 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 4
- 239000010936 titanium Substances 0.000 claims 4
- 229910052719 titanium Inorganic materials 0.000 claims 4
- 239000012790 adhesive layer Substances 0.000 claims 2
- 239000011248 coating agent Substances 0.000 claims 2
- 238000000576 coating method Methods 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims 2
- 229910052721 tungsten Inorganic materials 0.000 claims 2
- 239000010937 tungsten Substances 0.000 claims 2
- 229910001080 W alloy Inorganic materials 0.000 claims 1
- 150000001875 compounds Chemical class 0.000 claims 1
- 230000008707 rearrangement Effects 0.000 claims 1
- 238000001465 metallisation Methods 0.000 abstract description 12
- 150000002739 metals Chemical class 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000002161 passivation Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 101100350460 Oryza sativa subsp. japonica RR27 gene Proteins 0.000 description 1
- 101150048609 RR21 gene Proteins 0.000 description 1
- 230000001464 adherent effect Effects 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05664—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05669—Platinum [Pt] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/731—Location prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture
- Y10T29/4914—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture with deforming of lead or terminal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
- Y10T29/49151—Assembling terminal to base by deforming or shaping
- Y10T29/49153—Assembling terminal to base by deforming or shaping with shaping or forcing terminal into base aperture
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49162—Manufacturing circuit on or in base by using wire as conductive path
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49204—Contact or terminal manufacturing
- Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
- Y10T29/4921—Contact or terminal manufacturing by assembling plural parts with bonding
- Y10T29/49211—Contact or terminal manufacturing by assembling plural parts with bonding of fused material
- Y10T29/49213—Metal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49204—Contact or terminal manufacturing
- Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
- Y10T29/49222—Contact or terminal manufacturing by assembling plural parts forming array of contacts or terminals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
再配置金属被覆の配列は、今あるボンドパッド(102)に加え、ソルダバンプ(122)とワイヤボンドパッド(132)とを組合せ、特にフリップチップへの適用において半導体素子の接続性を高める。製造方法は、再配置形成のステップの間に追加のボンドパッドを形成するステップを含む。再配置層内で用いられる金属(204,206,208)はソルダバンプに対してははんだ付け可能な表面をもたらし、ワイヤボンディングに対してはボンディング可能な表面をもたらす。
Description
【0001】
この発明は一般に半導体素子に関し、特に金属再配置層に関する。
【0002】
現在のICへの適用では通常、多くのI/Oのピンアウトが求められる。しか
し、多くのピンアウトは従来のワイヤボンディングされたパッケージまたはTA
BのICパッケージに対して問題を引起す。ワイヤボンディングおよびTABパ
ッケージングでは、ダイボンドパッドが半導体ダイの周辺に形成されなければな
らない。I/O数を増やし、増大する機能性に適応する一方で、ダイのサイズは
ほとんど変わっていない。なぜなら、処理技術の向上により、素子の形態が縮小
し続けているからである。したがって、ワイヤボンディングの技術には、最小ボ
ンドピッチの限界がある。
し、多くのピンアウトは従来のワイヤボンディングされたパッケージまたはTA
BのICパッケージに対して問題を引起す。ワイヤボンディングおよびTABパ
ッケージングでは、ダイボンドパッドが半導体ダイの周辺に形成されなければな
らない。I/O数を増やし、増大する機能性に適応する一方で、ダイのサイズは
ほとんど変わっていない。なぜなら、処理技術の向上により、素子の形態が縮小
し続けているからである。したがって、ワイヤボンディングの技術には、最小ボ
ンドピッチの限界がある。
【0003】
ソルダバンプアレイの開発は、ダイそのものの表面領域を用いてボンディング
位置のフィールドを設けることにより、半導体ダイスのピンアウト能力を著しく
向上させた。このピンアウトの配列の重要な要素は、金属再配置層を用いること
である。これは完成した半導体ダイの上に形成される配線層である。配線層から
、通常ダイの周辺に形成される、下にあるダイボンドパッドに電気的接続がなさ
れる。配線層はダイの表面領域の周辺からボンドパッドを再配置するはたらきを
するために、ダイからのより多くのI/Oのピンアウトを可能にする。
位置のフィールドを設けることにより、半導体ダイスのピンアウト能力を著しく
向上させた。このピンアウトの配列の重要な要素は、金属再配置層を用いること
である。これは完成した半導体ダイの上に形成される配線層である。配線層から
、通常ダイの周辺に形成される、下にあるダイボンドパッドに電気的接続がなさ
れる。配線層はダイの表面領域の周辺からボンドパッドを再配置するはたらきを
するために、ダイからのより多くのI/Oのピンアウトを可能にする。
【0004】
ピンアウトの必要性は高まり続けているので、ソルダバンプ法とワイヤボンデ
ィング技術を組合せてより多くのピンアウトの能力を提供する必要がある。しか
し、各アプローチで用いられる材料は互いに排他的である。ソルダバンプに適す
る材料は機械的な接着特性に乏しいため、ワイヤボンディングには適さない。た
とえば、銅は極めてはんだ付けしやすい材料であるが、ワイヤボンディングに対
しては優れた候補ではない。なぜなら、銅は乏しいボンディング特性を呈する酸
化物層を容易に形成するからである。適切なボンディングが行なわれるであろう
環境が準備できても、それを行なうコストは極めて高いため、そのプロセスはこ
れまで開発されなかった。
ィング技術を組合せてより多くのピンアウトの能力を提供する必要がある。しか
し、各アプローチで用いられる材料は互いに排他的である。ソルダバンプに適す
る材料は機械的な接着特性に乏しいため、ワイヤボンディングには適さない。た
とえば、銅は極めてはんだ付けしやすい材料であるが、ワイヤボンディングに対
しては優れた候補ではない。なぜなら、銅は乏しいボンディング特性を呈する酸
化物層を容易に形成するからである。適切なボンディングが行なわれるであろう
環境が準備できても、それを行なうコストは極めて高いため、そのプロセスはこ
れまで開発されなかった。
【0005】
同様に、優れたワイヤボンディング能力を呈する材料も、はんだ付けをされる
と一般にうまくはたらかない。たとえば、アルミニウムはボンディングに良い材
料である。しかし、アルミニウムの上に形成される酸化物層は、強力なはんだ付
け接合を得るのに除去されなくてはならない。酸化物層を除去するためのエッチ
ャントは極めて攻撃的であり、酸化物層に加え、下にあるアルミニウムの部分も
エッチング除去する傾向がある。このオーバーエッチングは、バルクアルミニウ
ムが用いられる場合は容認できるかもしれないが、薄膜アルミニウム構造では問
題である。なぜなら、始まりのアルミニウムがほとんどないからである。
と一般にうまくはたらかない。たとえば、アルミニウムはボンディングに良い材
料である。しかし、アルミニウムの上に形成される酸化物層は、強力なはんだ付
け接合を得るのに除去されなくてはならない。酸化物層を除去するためのエッチ
ャントは極めて攻撃的であり、酸化物層に加え、下にあるアルミニウムの部分も
エッチング除去する傾向がある。このオーバーエッチングは、バルクアルミニウ
ムが用いられる場合は容認できるかもしれないが、薄膜アルミニウム構造では問
題である。なぜなら、始まりのアルミニウムがほとんどないからである。
【0006】
したがって、ソルダバンプおよびワイヤボンディングのどちらにも適応可能な
再配置金属被覆に対する必要性がある。それは、今ある再配置金属被膜の方法と
充分に一体化するプロセスを有しながらも、ソルダバンプおよびワイヤボンディ
ング構造をもたらすことが望ましい。
再配置金属被覆に対する必要性がある。それは、今ある再配置金属被膜の方法と
充分に一体化するプロセスを有しながらも、ソルダバンプおよびワイヤボンディ
ング構造をもたらすことが望ましい。
【0007】
この発明の再配置金属被覆配列は、半導体ダイの上に存在するボンドパッドを
再配置するはたらきが可能な新しいワイヤボンドパッドの存在に加え、従来のソ
ルダバンプも含む。このことにより、特にフリップチップへの適用において、素
子に対する接続性のオプションが改善される。
再配置するはたらきが可能な新しいワイヤボンドパッドの存在に加え、従来のソ
ルダバンプも含む。このことにより、特にフリップチップへの適用において、素
子に対する接続性のオプションが改善される。
【0008】
この発明に従った再配置金属被覆の製造は、パッシベーション層を形成するス
テップと、下にあるボンドパッドに必要なだけ開口を形成するステップとを含む
。その後、3層の金属層がパッシベーション層の上にブランケット形成され、エ
ッチングされて必要な再配置線を形成する。同時に、追加のワイヤボンドパッド
もパターニングされる。第2のパッシベーション層が形成され、エッチングされ
て下にある金属被覆の上でソルダバンプが形成されるであろう位置、および追加
されたワイヤボンドパッドに対応する位置で領域を露出させる。次に、ソルダバ
ンプが形成される。一実施例では、後のエッチングのステップが追加されたワイ
ヤボンドパッドの位置で3層の金属層の下にある金属層を露出させるよう行なわ
れる。
テップと、下にあるボンドパッドに必要なだけ開口を形成するステップとを含む
。その後、3層の金属層がパッシベーション層の上にブランケット形成され、エ
ッチングされて必要な再配置線を形成する。同時に、追加のワイヤボンドパッド
もパターニングされる。第2のパッシベーション層が形成され、エッチングされ
て下にある金属被覆の上でソルダバンプが形成されるであろう位置、および追加
されたワイヤボンドパッドに対応する位置で領域を露出させる。次に、ソルダバ
ンプが形成される。一実施例では、後のエッチングのステップが追加されたワイ
ヤボンドパッドの位置で3層の金属層の下にある金属層を露出させるよう行なわ
れる。
【0009】
図1を参照すると、この発明は、その再配置層においてソルダバンプとワイヤ
ボンディングパッドとを組合せる、再配置金属被覆を含む配列に向けられる。半
導体素子100は下にある基板を含み、102がその上に破線で示されるように
形成される。金属被覆層は、下にあるワイヤボンドパッド102と電気的に接触
している第1の端を有する、複数の線142から148を持つ。これらの線に沿
ってソルダバンプ122および追加のワイヤボンドパッド132から138が形
成される。ソルダバンプおよび追加のパッドは、線によって半導体素子の表面上
に効果的に「再配置」されるため、より多くのピンアウトの数をもたらす。再配
置層中にソルダバンプをソルダバンプのアレイとして配置することにより、より
高いI/Oピン充填密度が達成される。追加のワイヤボンドパッド132から1
38により、基板とICパッケージとの間の、本来のボンドパッド102の位置
以外の場所でワイヤボンディングを行なうことができる。これは、以下に論じら
れるであろうスタックドチップ構成において、特に有利である。
ボンディングパッドとを組合せる、再配置金属被覆を含む配列に向けられる。半
導体素子100は下にある基板を含み、102がその上に破線で示されるように
形成される。金属被覆層は、下にあるワイヤボンドパッド102と電気的に接触
している第1の端を有する、複数の線142から148を持つ。これらの線に沿
ってソルダバンプ122および追加のワイヤボンドパッド132から138が形
成される。ソルダバンプおよび追加のパッドは、線によって半導体素子の表面上
に効果的に「再配置」されるため、より多くのピンアウトの数をもたらす。再配
置層中にソルダバンプをソルダバンプのアレイとして配置することにより、より
高いI/Oピン充填密度が達成される。追加のワイヤボンドパッド132から1
38により、基板とICパッケージとの間の、本来のボンドパッド102の位置
以外の場所でワイヤボンディングを行なうことができる。これは、以下に論じら
れるであろうスタックドチップ構成において、特に有利である。
【0010】
図2Aから図2Iはこの発明の処理のステップを示す。これらの図は図1の観
察線2−2から見られ、再配置金属被覆がいかに形成されるかを示す。図2Aは
本質的に完成された半導体ウエハ104で始まる。ウエハが必要な構成要素とし
ての基板層およびその関連する金属層および絶縁層を含み、その意図される機能
性に対して回路を充分に規定し、ICパッケージにおいて接続に必要とされるワ
イヤボンドI/Oパッド102を含むことは理解される。
察線2−2から見られ、再配置金属被覆がいかに形成されるかを示す。図2Aは
本質的に完成された半導体ウエハ104で始まる。ウエハが必要な構成要素とし
ての基板層およびその関連する金属層および絶縁層を含み、その意図される機能
性に対して回路を充分に規定し、ICパッケージにおいて接続に必要とされるワ
イヤボンドI/Oパッド102を含むことは理解される。
【0011】
図2Bでは、誘電体材料から成るパッシベーション層202がウエハ104の
上表面上に形成される。数多くの絶縁材料のうち、任意のものを使用できる。た
とえば、光限定の(photo-definable)ベンゾシクロブタン(BCB)が層20
2に対して用いられた。
上表面上に形成される。数多くの絶縁材料のうち、任意のものを使用できる。た
とえば、光限定の(photo-definable)ベンゾシクロブタン(BCB)が層20
2に対して用いられた。
【0012】
公知のフォトリソグラフィ技術およびエッチング技術が用いられ、図2Cにあ
るように、下にあるワイヤボンドパッド102に達するまでビア212を落とす
。次に、図2Dにあるように、3層の金属構造240が、エッチングされたパッ
シベーション層202上にブランケット形成される。通常、これはスパッタリン
グ方法によって達成され、各層は一度に1つずつスパッタリングされる。まず、
アルミニウム層204がスパッタリングされる。その後、ニッケルのターゲット
を用いてアルミニウム層の上にニッケル層206をスパッタで形成する。最後に
、銅のターゲットを与えてニッケル層の上に銅の層208を形成する。アルミニ
ウム層が密着層としてはたらく一方で、ニッケルは銅の層とアルミニウム層との
間でバリア層としてはたらく。
るように、下にあるワイヤボンドパッド102に達するまでビア212を落とす
。次に、図2Dにあるように、3層の金属構造240が、エッチングされたパッ
シベーション層202上にブランケット形成される。通常、これはスパッタリン
グ方法によって達成され、各層は一度に1つずつスパッタリングされる。まず、
アルミニウム層204がスパッタリングされる。その後、ニッケルのターゲット
を用いてアルミニウム層の上にニッケル層206をスパッタで形成する。最後に
、銅のターゲットを与えてニッケル層の上に銅の層208を形成する。アルミニ
ウム層が密着層としてはたらく一方で、ニッケルは銅の層とアルミニウム層との
間でバリア層としてはたらく。
【0013】
その後、3層の金属層240はフォトリソグラフィによって処理され、エッチ
ングされて再配置層を含む線を規定する。さらに、この発明に従って、追加のワ
イヤボンドパッド132から138が3層の金属層内に規定される。線142お
よび追加のパッド132は図2Dにおいて点線によって示される。図3Aの斜視
図は、より明らかにこの発明のこの局面を示す。図3Aの表示は、パッシベーシ
ョン層202の上の線142の形成を示し、その第1の端はビア212を介し、
下にあるパッド102と電気的に接触する。線142のもう1つの端はパッシベ
ーション層の上に同じく形成された新しいワイヤボンドパッド132内で終わる
。
ングされて再配置層を含む線を規定する。さらに、この発明に従って、追加のワ
イヤボンドパッド132から138が3層の金属層内に規定される。線142お
よび追加のパッド132は図2Dにおいて点線によって示される。図3Aの斜視
図は、より明らかにこの発明のこの局面を示す。図3Aの表示は、パッシベーシ
ョン層202の上の線142の形成を示し、その第1の端はビア212を介し、
下にあるパッド102と電気的に接触する。線142のもう1つの端はパッシベ
ーション層の上に同じく形成された新しいワイヤボンドパッド132内で終わる
。
【0014】
その後、図2Eにあるように、第2のパッシベーション層222がエッチング
された3層の金属層240の上に形成され、湿気および汚染物質に対する保護シ
ールを設け、スクラッチ保護層としてはたらく。その後、第2のパッシベーショ
ン層222は、パッシベーション層から3層の金属層に達するまでソルダバンプ
の位置214を開けるようエッチング除去される。さらに、パッドの開口216
がパッシベーション層から3層の金属層に達するまで作られる。パッドの開口は
3層の金属層内に形成されるワイヤボンドパッド132と一致する。図2Fで示
されるように、このステップで作られる開口214および216は3層の金属層
の最上層、すなわち銅の層208の表面を露出させたままにする。図3Bの斜視
図は処理のこの段階にあるウエハをより明らかに示す。ここで、線142および
追加されたワイヤボンドパッド132は点線で示され、それらが絶縁層222の
下にあることを示す。開口214および216が示され、下にある銅の層208
を露出させる。
された3層の金属層240の上に形成され、湿気および汚染物質に対する保護シ
ールを設け、スクラッチ保護層としてはたらく。その後、第2のパッシベーショ
ン層222は、パッシベーション層から3層の金属層に達するまでソルダバンプ
の位置214を開けるようエッチング除去される。さらに、パッドの開口216
がパッシベーション層から3層の金属層に達するまで作られる。パッドの開口は
3層の金属層内に形成されるワイヤボンドパッド132と一致する。図2Fで示
されるように、このステップで作られる開口214および216は3層の金属層
の最上層、すなわち銅の層208の表面を露出させたままにする。図3Bの斜視
図は処理のこの段階にあるウエハをより明らかに示す。ここで、線142および
追加されたワイヤボンドパッド132は点線で示され、それらが絶縁層222の
下にあることを示す。開口214および216が示され、下にある銅の層208
を露出させる。
【0015】
次に図2Gを参照すると、ソルダバンプの位置214ははんだおよびあらゆる
適切なバリア金属で満たされ、公知のC4(制御された破壊チップ構成)技術ま
たは他のボール−グリッドアレイの処理技術を用いる、信頼性のあるソルダバン
プ122を形成する。銅がソルダバンプの形成に非常によく適しているため、ソ
ルダバンプ122が下にある再配置金属被覆に対して強い機械的結合を有するで
あろうことを思い出されたい。
適切なバリア金属で満たされ、公知のC4(制御された破壊チップ構成)技術ま
たは他のボール−グリッドアレイの処理技術を用いる、信頼性のあるソルダバン
プ122を形成する。銅がソルダバンプの形成に非常によく適しているため、ソ
ルダバンプ122が下にある再配置金属被覆に対して強い機械的結合を有するで
あろうことを思い出されたい。
【0016】
さらに、その高い酸化速度により、銅がワイヤボンディングへの適用に対して
非理想的である一方で、アルミニウムはボンディング可能な金属であることを思
い出されたい。したがって、この発明に従い、ソルダバンプを設けられたウエハ
は、後のエッチングのステップを受け、開口216から露出された銅の層および
ニッケル層を除去する。これは、アルミニウムおよびニッケルを除去するための
数多くの公知のウエット化学エッチング技術のうちの任意のものによって達成で
きる。エッチングのステップの結果は図2Hで示され、ワイヤボンドパッド13
2は今やアルミニウムの単一の層からのみ成る。ワイヤ(たとえば図2Iのワイ
ヤ230)が後のワイヤボンディングの工程においてボンディングされるのは、
このアルミニウム層の表面に対してである。
非理想的である一方で、アルミニウムはボンディング可能な金属であることを思
い出されたい。したがって、この発明に従い、ソルダバンプを設けられたウエハ
は、後のエッチングのステップを受け、開口216から露出された銅の層および
ニッケル層を除去する。これは、アルミニウムおよびニッケルを除去するための
数多くの公知のウエット化学エッチング技術のうちの任意のものによって達成で
きる。エッチングのステップの結果は図2Hで示され、ワイヤボンドパッド13
2は今やアルミニウムの単一の層からのみ成る。ワイヤ(たとえば図2Iのワイ
ヤ230)が後のワイヤボンディングの工程においてボンディングされるのは、
このアルミニウム層の表面に対してである。
【0017】
上述の好ましい実施例は銅/ニッケル/アルミニウムの3層の金属層を用いる
ことを論じている。パラジウムおよび白金を含む、アルミニウム以外の金属をボ
ンディング可能な層として用いることもできる。さらに、金属の最上層が金であ
ると、この発明のソルダバンプおよびワイヤパッドの配置が得られる。したがっ
て、この発明の他の実施例では金が用いられる。そのとき、図2Dに関し、最下
底の電気伝導性金属密着層204はパッシベーション層202上にスパッタリン
グされ得る。通常の密着金属は、アルミニウムおよびチタン−タングステン(T
iW)を含む。上述のとおり、金属層はエッチングされ、再配置層および追加さ
れたワイヤボンドパッド132から138を含む所望の線142から148を形
成する。
ことを論じている。パラジウムおよび白金を含む、アルミニウム以外の金属をボ
ンディング可能な層として用いることもできる。さらに、金属の最上層が金であ
ると、この発明のソルダバンプおよびワイヤパッドの配置が得られる。したがっ
て、この発明の他の実施例では金が用いられる。そのとき、図2Dに関し、最下
底の電気伝導性金属密着層204はパッシベーション層202上にスパッタリン
グされ得る。通常の密着金属は、アルミニウムおよびチタン−タングステン(T
iW)を含む。上述のとおり、金属層はエッチングされ、再配置層および追加さ
れたワイヤボンドパッド132から138を含む所望の線142から148を形
成する。
【0018】
次に、ニッケル層206が形成され、金の層208が続く。図2Eおよび図2
Fで示されるように、その後、第2のパッシベーション層222が形成され、エ
ッチングされて開口214および216を形成する。最後に、図2Gにあるよう
に、ソルダバンプ122が形成される。図2Hに示される、後の金属エッチング
のステップは必要ではない。なぜなら、金はワイヤボンディングの目的に対し適
切なボンディング特性を呈するからである。したがって、上にある金の層は保持
される。しかし、金がうまくはんだ付けされないことが注目される。なぜなら、
金ははんだ付け工程の間、はんだ接合部に浸出するからである。しかし、3層の
金属層が金/ニッケル/接着(ALまたはTiW)であるこの発明のこの実施例
において、はんだ付け工程の間、金がはんだ接合部に浸出するので、はんだ接合
部はニッケル層と出会う。ニッケルははんだ付けが可能な金属なので、ソルダバ
ンプはそのソルダバンプパッド領域に信頼性を持って固定されるであろう。した
がって、金/ニッケル層を用いることにより、ボンディングが可能でかつはんだ
付けが可能な層を与えることができる。
Fで示されるように、その後、第2のパッシベーション層222が形成され、エ
ッチングされて開口214および216を形成する。最後に、図2Gにあるよう
に、ソルダバンプ122が形成される。図2Hに示される、後の金属エッチング
のステップは必要ではない。なぜなら、金はワイヤボンディングの目的に対し適
切なボンディング特性を呈するからである。したがって、上にある金の層は保持
される。しかし、金がうまくはんだ付けされないことが注目される。なぜなら、
金ははんだ付け工程の間、はんだ接合部に浸出するからである。しかし、3層の
金属層が金/ニッケル/接着(ALまたはTiW)であるこの発明のこの実施例
において、はんだ付け工程の間、金がはんだ接合部に浸出するので、はんだ接合
部はニッケル層と出会う。ニッケルははんだ付けが可能な金属なので、ソルダバ
ンプはそのソルダバンプパッド領域に信頼性を持って固定されるであろう。した
がって、金/ニッケル層を用いることにより、ボンディングが可能でかつはんだ
付けが可能な層を与えることができる。
【0019】
図1に戻ると、追加されたワイヤボンドパッドのさまざまな使用法が可能であ
る。追加されたワイヤボンドパッドを、それが対応する、下にあるワイヤボンド
パッド上に単に置くこともできる。したがって、ボンドパッド134はボンドパ
ッド102Aの上に置かれる。この構成は、下にあるパッド102Aが再び置か
れる必要のないときに用いられる。フリップチップの構成における他の使用法も
ある。より上にあるチップから、より下にあるチップ上のボンドパッドに接続を
行い、外側のピンに信号が出せる。したがって、ソルダバンプ126は線146
によって、下底のチップ上のパッド136に接続をもたらす、より上にあるチッ
プ上で、一致する伝導性ビアに結合されるだろう。しかし、回路密度の高い、極
めて複雑な適用においても他の使用法があるかもしれない。下にあるボンドパッ
ド102Bをパッド136等の新しい位置に経路指定するのが望ましい状況を想
像することができる。しかし、このような直接の経路指定は回路密度のため、存
在し得ない。しかし、この発明は、パッド102Bが線144およびソルダバン
プ124を介し、フリップチップ設計においてより上にあるチップに経路指定さ
れる配置を提供する。より上にあるチップは、線146を介してそのときもパッ
ド136の上にあり続けるソルダバンプ126に信号を送る。この例により、再
配置層の多数の適用が考えられ、当業者の想像によってのみ限定されることがわ
かる。この発明は、再配置金属被覆における可能な特定のパターンで存在するの
でなく、むしろソルダバンプおよびワイヤボンドパッドを組合せることが可能で
、半導体素子内および2つのフリップチップの接続されたダイ間の接続性におい
てさらなる柔軟性をもたらす事実、および、第1に、再配置金属被覆が形成され
てソルダバンプおよびワイヤボンドパッドの両方が可能になる方法において存在
する。
る。追加されたワイヤボンドパッドを、それが対応する、下にあるワイヤボンド
パッド上に単に置くこともできる。したがって、ボンドパッド134はボンドパ
ッド102Aの上に置かれる。この構成は、下にあるパッド102Aが再び置か
れる必要のないときに用いられる。フリップチップの構成における他の使用法も
ある。より上にあるチップから、より下にあるチップ上のボンドパッドに接続を
行い、外側のピンに信号が出せる。したがって、ソルダバンプ126は線146
によって、下底のチップ上のパッド136に接続をもたらす、より上にあるチッ
プ上で、一致する伝導性ビアに結合されるだろう。しかし、回路密度の高い、極
めて複雑な適用においても他の使用法があるかもしれない。下にあるボンドパッ
ド102Bをパッド136等の新しい位置に経路指定するのが望ましい状況を想
像することができる。しかし、このような直接の経路指定は回路密度のため、存
在し得ない。しかし、この発明は、パッド102Bが線144およびソルダバン
プ124を介し、フリップチップ設計においてより上にあるチップに経路指定さ
れる配置を提供する。より上にあるチップは、線146を介してそのときもパッ
ド136の上にあり続けるソルダバンプ126に信号を送る。この例により、再
配置層の多数の適用が考えられ、当業者の想像によってのみ限定されることがわ
かる。この発明は、再配置金属被覆における可能な特定のパターンで存在するの
でなく、むしろソルダバンプおよびワイヤボンドパッドを組合せることが可能で
、半導体素子内および2つのフリップチップの接続されたダイ間の接続性におい
てさらなる柔軟性をもたらす事実、および、第1に、再配置金属被覆が形成され
てソルダバンプおよびワイヤボンドパッドの両方が可能になる方法において存在
する。
【図1】 下にあるワイヤボンドパッドと金属再配置層とを示す、典型的な
IC素子の上面図である。
IC素子の上面図である。
【図2】 AからIはこの発明に従った、再配置層を生成するための処理の
ステップを示す図である。
ステップを示す図である。
【図3A】 この発明のこれらの局面をより良く理解するための、処理の間
の中間結果の斜視図である。
の中間結果の斜視図である。
【図3B】 この発明のこれらの局面をより良く理解するための、処理の間
の中間結果の斜視図である。
の中間結果の斜視図である。
【図3C】 この発明のこれらの局面をより良く理解するための、処理の間
の中間結果の斜視図である。
の中間結果の斜視図である。
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成13年10月26日(2001.10.26)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H01L 21/822 H01L 21/88 T
27/04
(72)発明者 コバッツ,ジュリアス・エイ
アメリカ合衆国、80829 コロラド州、マ
ニトゥー・スプリングス、パイロット・ノ
ブ・アベニュ、368
Fターム(参考) 5F033 HH07 HH08 HH11 HH13 HH18
HH23 HH31 JJ01 JJ07 JJ08
JJ11 JJ13 JJ18 JJ23 KK07
MM08 MM13 NN06 NN07 PP15
QQ08 QQ09 QQ19 RR21 RR27
VV07 XX00
5F038 BE07 EZ20
5F044 EE02 EE06 EE20 EE21 RR08
5F064 DD42
Claims (16)
- 【請求項1】 集積回路であって、 第1の表面と前記第1の表面に形成される第1の複数のワイヤボンドパッドと
を有する半導体ダイと、 前記第1の表面上に形成される再配置層とを含み、前記再配置層は複数の伝導
性再配置線を有し、そのうちの少なくともいくつかは前記第1のワイヤボンドパ
ッドと電気的に接触する第1の端を有し、前記集積回路は、 前記再配置線の少なくともいくつかとパターニングされた第2の複数のワイヤ
ボンドパッドと、 前記再配置層の上に形成される絶縁層とを含み、前記絶縁層は前記再配置線に
沿って第1の場所まで通じる第1の開口と、前記第2のワイヤボンドパッドまで
通じる第2の開口とを有し、前記集積回路はさらに、 前記第1の開口から前記第1の場所まで前記再配置線に沿って形成される複数
のソルダバンプと、 前記第2の開口から前記第2のワイヤボンドパッドまでボンディングされる複
数のボンドワイヤとを含む、集積回路。 - 【請求項2】 前記再配置線は前記第1の表面上に形成される下底金属層と
、前記下底金属層の上に形成される中間金属層と、前記中間金属層の上に形成さ
れる上の金属層とを含み、前記ソルダバンプは前記上の金属層に直接結合され、
前記再配置線は前記第2のワイヤボンドパッドのところで前記下底金属層に達す
るまでエッチバックされ、前記ボンドワイヤは前記下底金属層に直接結合される
、請求項1に記載の集積回路。 - 【請求項3】 前記下底金属層は、アルミニウム、パラジウム、および白金
からなる群より選ばれた1つである、請求項1に記載の集積回路。 - 【請求項4】 前記再配置線は最下底のアルミニウム層と、前記アルミニウ
ム層の上に形成されるニッケル層と、前記ニッケル層の上に形成される銅の層と
を含み、前記ソルダバンプは前記銅の層と直接結合され、前記第2のワイヤボン
ドパッドの前記アルミニウム層は露出され、それにより、前記ボンドワイヤは前
記アルミニウム層に直接結合される、請求項1に記載の集積回路。 - 【請求項5】 前記再配置線は多層金属膜を含み、第1の最上層は金であり
、第2の層はニッケルである、請求項1に記載の集積回路。 - 【請求項6】 前記再配置線は、アルミニウム、チタニウムおよびチタン−
タングステンを含む群から選択される、第3の最下底接着金属層をさらに含む、
請求項5に記載の集積回路。 - 【請求項7】 第1の表面上に形成される、第1の複数のワイヤボンドパッ
ドを有する半導体ダイスにおいて、ソルダバンプパッドおよび第2の複数のワイ
ヤボンディングが可能なパッドを作るための方法であって、 前記第1の表面上に絶縁層を形成するステップと、 前記絶縁層から前記第1のワイヤボンドパッドに達するビアを形成するステッ
プと、 前記絶縁層の上に金属層のブランケット被膜を形成し、それによりビアから前
記第1のワイヤボンドパッドまで電気的経路を設けるステップと、 前記金属層をパターニングし、再配置線および前記第2のワイヤボンドパッド
を形成するステップとを含み、前記再配置線の少なくともいくつかは、前記ビア
により、前記第1のワイヤボンドパッドまで電気的経路を有し、前記方法は、 前記金属層の上に誘電体材料から成るブランケット被膜を形成するステップと
、 前記オーバーコートから前記金属層に達する第1および第2の開口を形成する
ステップとを含み、前記第1の開口は前記再配置線と一致し、前記第2の開口は
前記第2のワイヤボンドパッドと一致し、前記方法はさらに、 前記第1の開口から、前記再配置線上にソルダバンプを形成するステップを含
む、方法。 - 【請求項8】 前記金属層を形成する前記ステップは、複数の異なる金属層
を形成するステップであり、ソルダバンプを形成する前記ステップの後で、前記
第2の開口から露出される前記金属層の部分の少なくとも前記最上層をエッチン
グするステップである、請求項7に記載の方法。 - 【請求項9】 前記金属層は3層の金属層であり、前記金属層を形成する前
記ステップは、前記絶縁層の上にアルミニウム層を形成するステップと、前記ア
ルミニウム層の上にニッケル層を形成するステップと、前記ニッケル層の上に銅
の層を形成するステップとを含み、前記ステップは、前記第2の開口から露出さ
れる前記3層の金属層の部分から、前記銅の層と前記ニッケル層とを除去するス
テップをさらに含む、請求項7に記載の方法。 - 【請求項10】 前記金属層は3層の金属層であり、前記金属層を形成する
前記ステップは、前記絶縁層の上にパラジウムまたは白金の層のいずれかを形成
するステップと、前記アルミニウム層の上にニッケル層を形成するステップと、
前記ニッケル層の上に銅の層を形成するステップとを含み、前記ステップは、前
記第2の開口から露出される前記3層の金属層の部分から前記銅の層と前記ニッ
ケル層とを除去するステップをさらに含む、請求項7に記載の方法。 - 【請求項11】 前記金属層を形成する前記ステップは、前記絶縁層の上に
接着金属層を形成するステップと、前記接着金属層の上にニッケル層を形成する
ステップと、前記ニッケル層の上に金の層を形成するステップとを含む、請求項
7に記載の方法。 - 【請求項12】 前記接着層はアルミニウム、チタニウム、およびチタン−
タングステンを含む群から選択される、請求項11に記載の方法。 - 【請求項13】 半導体素子を実装する方法であって、複数の回路を有し、
上表面と、前記第1の表面上に形成される第1の複数のワイヤボンドパッドとを
さらに有する半導体ダイを製造するステップと、 前記上表面の上に絶縁層を形成するステップと、 前記絶縁層から前記第1のワイヤボンドパッドに達するビアを開けるステップ
と、 前記絶縁層の上に金属層をブランケット形成するステップと、 前記金属層をパターニングして再配置線を形成するステップとを含み、第1の
複数の前記再配置線は、それをもって形成された第2のワイヤボンドパッドを有
し、第2の複数の前記再配置線は、前記第1のワイヤボンドパッドと電気的に接
触し、前記方法は、 前記金属層の上に誘電体材料から成るオーバーコートを形成して、前記オーバ
ーコートから前記金属層に達する第1および第2の開口を形成するステップを含
み、前記第1の開口は前記再配置線と一致し、前記第2の開口は前記第2のワイ
ヤボンドパッドと一致し、前記方法はさらに、 前記第1の開口からソルダバンプを形成するステップと、 前記第2の開口から露出される前記金属層にワイヤをボンディングするステッ
プとを含み、 それにより前記ワイヤはICパッケージのリードフレームに接続される、方法
。 - 【請求項14】 金属層をブランケット形成する前記ステップは、前記絶縁
層の上にまず接着金属層をスパッタリングするステップと、前記接着金属層の上
にニッケル層をスパッタリングするステップと、前記ニッケル層の上に金の層を
スパッタリングするステップとを含み、ソルダバンプを形成する前記ステップは
、はんだ接合部を前記金の層の上に加えるステップであり、それにより、前記金
は前記はんだ接合部に浸出し、前記はんだ接合部は前記下にあるニッケルと接触
し、ワイヤをボンディングする前記ステップは前記金の層に直接ボンディングす
るステップである、請求項13に記載の方法。 - 【請求項15】 前記接着金属はアルミニウム、チタンおよびチタンタング
ステン合金からなる群より選ばれた1つである、請求項14に記載の方法。 - 【請求項16】 金属層をブランケット形成する前記ステップはまず、前記
絶縁層の上にアルミニウム、パラジウムまたは白金の下底金属層をスパッタリン
グするステップと、前記下底金属層の上にニッケル層をスパッタリングするステ
ップと、前記ニッケル層の上に銅の層をスパッタリングするステップと、さらに
、ワイヤをボンディングする前記ステップの前に、前記第2の開口から露出され
る前記金属層から前記銅およびニッケルの層とを除去するステップとを含み、そ
れにより、前記ワイヤは前記第2の開口から露出される前記下底金属層の前記部
分にボンディングされる、請求項13に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/434,711 US6511901B1 (en) | 1999-11-05 | 1999-11-05 | Metal redistribution layer having solderable pads and wire bondable pads |
US09/434,711 | 1999-11-05 | ||
PCT/US2000/024087 WO2001035462A1 (en) | 1999-11-05 | 2000-08-31 | Metal redistribution layer having solderable pads and wire bondable pads |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003514380A true JP2003514380A (ja) | 2003-04-15 |
Family
ID=23725346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001537102A Withdrawn JP2003514380A (ja) | 1999-11-05 | 2000-08-31 | はんだ付けが可能なパッドおよびワイヤボンディングが可能なパッドを有する金属再配置層 |
Country Status (10)
Country | Link |
---|---|
US (3) | US6511901B1 (ja) |
EP (1) | EP1228530A1 (ja) |
JP (1) | JP2003514380A (ja) |
KR (1) | KR100643065B1 (ja) |
CN (1) | CN1198337C (ja) |
CA (1) | CA2388926A1 (ja) |
HK (1) | HK1049913B (ja) |
NO (1) | NO20022134D0 (ja) |
TW (1) | TW477051B (ja) |
WO (1) | WO2001035462A1 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006518115A (ja) * | 2003-02-18 | 2006-08-03 | ユニティブ・エレクトロニクス,インコーポレイテッド | 集積回路基板および関連する構造の選択的バンピング方法 |
WO2007007445A1 (ja) * | 2005-07-07 | 2007-01-18 | Sanken Electric Co., Ltd. | 半導体装置及びその製法 |
JP2008028109A (ja) * | 2006-07-20 | 2008-02-07 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
JP2008235728A (ja) * | 2007-03-23 | 2008-10-02 | Eudyna Devices Inc | 半導体装置 |
JP2008252115A (ja) * | 2008-05-19 | 2008-10-16 | Sanken Electric Co Ltd | 半導体装置及びその製法 |
JP2010510647A (ja) * | 2006-11-20 | 2010-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ワイヤ接合部及びはんだ接合部の形成方法 |
JP2017183672A (ja) * | 2016-03-31 | 2017-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Families Citing this family (93)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6495442B1 (en) * | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
US6511901B1 (en) * | 1999-11-05 | 2003-01-28 | Atmel Corporation | Metal redistribution layer having solderable pads and wire bondable pads |
US6342399B1 (en) * | 1999-11-08 | 2002-01-29 | Agere Systems Guardian Corp. | Testing integrated circuits |
US6621155B1 (en) | 1999-12-23 | 2003-09-16 | Rambus Inc. | Integrated circuit device having stacked dies and impedance balanced transmission lines |
US6580107B2 (en) * | 2000-10-10 | 2003-06-17 | Sanyo Electric Co., Ltd. | Compound semiconductor device with depletion layer stop region |
US7264991B1 (en) * | 2000-10-13 | 2007-09-04 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using conductive adhesive |
JP4780844B2 (ja) * | 2001-03-05 | 2011-09-28 | Okiセミコンダクタ株式会社 | 半導体装置 |
DE10139986A1 (de) * | 2001-08-22 | 2002-11-14 | Infineon Technologies Ag | Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung |
US6762122B2 (en) * | 2001-09-27 | 2004-07-13 | Unitivie International Limited | Methods of forming metallurgy structures for wire and solder bonding |
US6683383B2 (en) * | 2001-10-18 | 2004-01-27 | Intel Corporation | Wirebond structure and method to connect to a microelectronic die |
KR100429856B1 (ko) * | 2001-11-15 | 2004-05-03 | 페어차일드코리아반도체 주식회사 | 스터드 범프가 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법 |
US6599778B2 (en) * | 2001-12-19 | 2003-07-29 | International Business Machines Corporation | Chip and wafer integration process using vertical connections |
US6743660B2 (en) * | 2002-01-12 | 2004-06-01 | Taiwan Semiconductor Manufacturing Co., Ltd | Method of making a wafer level chip scale package |
US7034388B2 (en) * | 2002-01-25 | 2006-04-25 | Advanced Semiconductor Engineering, Inc. | Stack type flip-chip package |
TWI268581B (en) * | 2002-01-25 | 2006-12-11 | Advanced Semiconductor Eng | Stack type flip-chip package including a substrate board, a first chip, a second chip, multiple conductive wire, an underfill, and a packaging material |
US20040089930A1 (en) * | 2002-06-25 | 2004-05-13 | Tessera, Inc. | Simplified stacked chip assemblies |
US6845901B2 (en) * | 2002-08-22 | 2005-01-25 | Micron Technology, Inc. | Apparatus and method for depositing and reflowing solder paste on a microelectronic workpiece |
KR100448344B1 (ko) * | 2002-10-22 | 2004-09-13 | 삼성전자주식회사 | 웨이퍼 레벨 칩 스케일 패키지 제조 방법 |
US20040191955A1 (en) * | 2002-11-15 | 2004-09-30 | Rajeev Joshi | Wafer-level chip scale package and method for fabricating and using the same |
US20050012225A1 (en) * | 2002-11-15 | 2005-01-20 | Choi Seung-Yong | Wafer-level chip scale package and method for fabricating and using the same |
TWI233172B (en) * | 2003-04-02 | 2005-05-21 | Siliconware Precision Industries Co Ltd | Non-leaded semiconductor package and method of fabricating the same |
TWI317548B (en) * | 2003-05-27 | 2009-11-21 | Megica Corp | Chip structure and method for fabricating the same |
US7244671B2 (en) * | 2003-07-25 | 2007-07-17 | Unitive International Limited | Methods of forming conductive structures including titanium-tungsten base layers and related structures |
US6924660B2 (en) * | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
TWI223425B (en) * | 2003-09-23 | 2004-11-01 | Advanced Semiconductor Eng | Method for mounting passive component on wafer |
US7919864B2 (en) * | 2003-10-13 | 2011-04-05 | Stmicroelectronics S.A. | Forming of the last metallization level of an integrated circuit |
DE10355508B4 (de) * | 2003-11-27 | 2006-07-06 | Infineon Technologies Ag | Ultradünne Halbleiterschaltung mit Kontakt-Bumps sowie zugehöriges Herstellungsverfahren |
US7394161B2 (en) | 2003-12-08 | 2008-07-01 | Megica Corporation | Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto |
US6980020B2 (en) * | 2003-12-19 | 2005-12-27 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
US7098075B1 (en) | 2004-01-29 | 2006-08-29 | Xilinx, Inc. | Integrated circuit and method of producing a carrier wafer for an integrated circuit |
US7842948B2 (en) * | 2004-02-27 | 2010-11-30 | Nvidia Corporation | Flip chip semiconductor die internal signal access system and method |
CN100350600C (zh) * | 2004-03-02 | 2007-11-21 | 沈育浓 | 半导体晶片封装体及其封装方法 |
US7078792B2 (en) * | 2004-04-30 | 2006-07-18 | Atmel Corporation | Universal interconnect die |
US7005370B2 (en) * | 2004-05-13 | 2006-02-28 | St Assembly Test Services Ltd. | Method of manufacturing different bond pads on the same substrate of an integrated circuit package |
US7863720B2 (en) * | 2004-05-24 | 2011-01-04 | Honeywell International Inc. | Method and system for stacking integrated circuits |
US7700409B2 (en) * | 2004-05-24 | 2010-04-20 | Honeywell International Inc. | Method and system for stacking integrated circuits |
JP2006032871A (ja) * | 2004-07-22 | 2006-02-02 | Toshiba Corp | 半導体装置 |
US7122458B2 (en) * | 2004-07-22 | 2006-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating pad redistribution layer |
US7279887B1 (en) * | 2004-08-06 | 2007-10-09 | Nvidia Corporation | In-process system level test before surface mount |
US7714414B2 (en) * | 2004-11-29 | 2010-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for polymer dielectric surface recovery by ion implantation |
US7196567B2 (en) * | 2004-12-20 | 2007-03-27 | Rambus Inc. | Systems and methods for controlling termination resistance values for a plurality of communication channels |
US8749011B2 (en) * | 2005-02-28 | 2014-06-10 | Broadcom Corporation | System and method for reducing voltage drops in integrated circuits |
US7389194B2 (en) | 2005-07-06 | 2008-06-17 | Rambus Inc. | Driver calibration methods and circuits |
SG130073A1 (en) * | 2005-09-01 | 2007-03-20 | Micron Technology Inc | Stacked microelectronic devices and methods for manufacturing microelectronic devices |
US7485969B2 (en) * | 2005-09-01 | 2009-02-03 | Micron Technology, Inc. | Stacked microelectronic devices and methods for manufacturing microelectronic devices |
US8067831B2 (en) * | 2005-09-16 | 2011-11-29 | Stats Chippac Ltd. | Integrated circuit package system with planar interconnects |
US8669637B2 (en) * | 2005-10-29 | 2014-03-11 | Stats Chippac Ltd. | Integrated passive device system |
US8791006B2 (en) * | 2005-10-29 | 2014-07-29 | Stats Chippac, Ltd. | Semiconductor device and method of forming an inductor on polymer matrix composite substrate |
US8158510B2 (en) | 2009-11-19 | 2012-04-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming IPD on molded substrate |
US8409970B2 (en) | 2005-10-29 | 2013-04-02 | Stats Chippac, Ltd. | Semiconductor device and method of making integrated passive devices |
CN100409436C (zh) * | 2005-12-01 | 2008-08-06 | 上海华虹Nec电子有限公司 | 一种实现逻辑集成电路顶上的压焊块的应用方法 |
TWI339419B (en) * | 2005-12-05 | 2011-03-21 | Megica Corp | Semiconductor chip |
US7892972B2 (en) * | 2006-02-03 | 2011-02-22 | Micron Technology, Inc. | Methods for fabricating and filling conductive vias and conductive vias so formed |
US7541251B2 (en) * | 2006-02-10 | 2009-06-02 | California Micro Devices | Wire bond and redistribution layer process |
US8188590B2 (en) * | 2006-03-30 | 2012-05-29 | Stats Chippac Ltd. | Integrated circuit package system with post-passivation interconnection and integration |
DE102006015448A1 (de) * | 2006-03-31 | 2007-01-25 | Infineon Technologies Ag | Verdrahtungsstruktur eines Halbleiterbauteils mit Leiterbahnen zwischen Chipkontaktflächen und Außenkontaktflächen mit Lotkugeln |
KR100729362B1 (ko) * | 2006-04-27 | 2007-06-15 | 삼성전자주식회사 | 내부 회로에 직접 연결된 방열 장치를 구비하는 반도체패키지 및 이를 제조하는 방법 |
DE102006036798B4 (de) * | 2006-08-07 | 2013-08-29 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zum Herstellen |
US7663235B2 (en) * | 2006-11-03 | 2010-02-16 | Broadcom Corporation | Semiconductor die with reduced bump-to-pad ratio |
US7521287B2 (en) * | 2006-11-20 | 2009-04-21 | International Business Machines Corporation | Wire and solder bond forming methods |
US8796868B1 (en) | 2007-01-30 | 2014-08-05 | Marvell International Ltd. | Semiconductor layout |
US7687318B2 (en) * | 2007-05-04 | 2010-03-30 | Stats Chippac, Ltd. | Extended redistribution layers bumped wafer |
US20090008764A1 (en) * | 2007-07-02 | 2009-01-08 | Hsin-Hui Lee | Ultra-Thin Wafer-Level Contact Grid Array |
US8271252B2 (en) * | 2007-11-08 | 2012-09-18 | Nvidia Corporation | Automatic verification of device models |
CN101459087B (zh) * | 2007-12-13 | 2011-03-23 | 中芯国际集成电路制造(上海)有限公司 | 再分布金属线及再分布凸点的制作方法 |
CN101459088B (zh) * | 2007-12-13 | 2010-06-09 | 中芯国际集成电路制造(上海)有限公司 | 再分布金属层及再分布凸点的制作方法 |
JP5512082B2 (ja) | 2007-12-17 | 2014-06-04 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
KR101479512B1 (ko) * | 2008-01-22 | 2015-01-08 | 삼성전자주식회사 | 반도체 패키지의 제조방법 |
US8510616B2 (en) * | 2008-02-14 | 2013-08-13 | Nvidia Corporation | Scalable scan-based test architecture with reduced test time and test power |
US9059074B2 (en) * | 2008-03-26 | 2015-06-16 | Stats Chippac Ltd. | Integrated circuit package system with planar interconnect |
JP2009246218A (ja) | 2008-03-31 | 2009-10-22 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
US8745200B2 (en) * | 2008-05-06 | 2014-06-03 | Nvidia Corporation | Testing operation of processors setup to operate in different modes |
JP4639245B2 (ja) * | 2008-05-22 | 2011-02-23 | パナソニック株式会社 | 半導体素子とそれを用いた半導体装置 |
EP2293337A4 (en) * | 2008-06-26 | 2011-12-28 | Sanken Electric Co Ltd | SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR |
US8076786B2 (en) * | 2008-07-11 | 2011-12-13 | Advanced Semiconductor Engineering, Inc. | Semiconductor package and method for packaging a semiconductor package |
US7952200B2 (en) * | 2008-07-16 | 2011-05-31 | Infineon Technologies Ag | Semiconductor device including a copolymer layer |
US8043894B2 (en) * | 2008-08-26 | 2011-10-25 | Stats Chippac Ltd. | Integrated circuit package system with redistribution layer |
US8943457B2 (en) * | 2008-11-24 | 2015-01-27 | Nvidia Corporation | Simulating scan tests with reduced resources |
US8637983B2 (en) * | 2008-12-19 | 2014-01-28 | Ati Technologies Ulc | Face-to-face (F2F) hybrid structure for an integrated circuit |
US20100264522A1 (en) * | 2009-04-20 | 2010-10-21 | Chien-Pin Chen | Semiconductor device having at least one bump without overlapping specific pad or directly contacting specific pad |
US20100301467A1 (en) * | 2009-05-26 | 2010-12-02 | Albert Wu | Wirebond structures |
CN101924046A (zh) * | 2009-06-16 | 2010-12-22 | 飞思卡尔半导体公司 | 在半导体器件中形成引线键合的方法 |
JP5794147B2 (ja) * | 2009-12-15 | 2015-10-14 | 三菱瓦斯化学株式会社 | エッチング液及びこれを用いた半導体装置の製造方法 |
US9916763B2 (en) | 2010-06-30 | 2018-03-13 | Primal Space Systems, Inc. | Visibility event navigation method and system |
US9620469B2 (en) | 2013-11-18 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming post-passivation interconnect structure |
US8339798B2 (en) * | 2010-07-08 | 2012-12-25 | Apple Inc. | Printed circuit boards with embedded components |
FR2974665A1 (fr) * | 2011-04-27 | 2012-11-02 | St Microelectronics Crolles 2 | Puce microelectronique, composant incluant une telle puce et procede de fabrication |
JP5986499B2 (ja) | 2012-12-21 | 2016-09-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
TWI489569B (zh) * | 2013-02-08 | 2015-06-21 | 矽品精密工業股份有限公司 | 半導體封裝結構之構件製法 |
US10028380B2 (en) * | 2014-10-22 | 2018-07-17 | Sandisk Technologies Llc | Semiconductor package with dual second level electrical interconnections |
KR102372349B1 (ko) | 2015-08-26 | 2022-03-11 | 삼성전자주식회사 | 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지 |
KR102357937B1 (ko) * | 2015-08-26 | 2022-02-04 | 삼성전자주식회사 | 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지 |
CN109326531B (zh) * | 2018-09-25 | 2020-11-13 | 武汉新芯集成电路制造有限公司 | 重新布线结构及其制造方法和半导体器件及其制造方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4463059A (en) * | 1982-06-30 | 1984-07-31 | International Business Machines Corporation | Layered metal film structures for LSI chip carriers adapted for solder bonding and wire bonding |
GB2184288A (en) * | 1985-12-16 | 1987-06-17 | Nat Semiconductor Corp | Oxidation inhibition of copper bonding pads using palladium |
JPH04346231A (ja) * | 1991-05-23 | 1992-12-02 | Canon Inc | 半導体装置の製造方法 |
US5249728A (en) * | 1993-03-10 | 1993-10-05 | Atmel Corporation | Bumpless bonding process having multilayer metallization |
US5554940A (en) | 1994-07-05 | 1996-09-10 | Motorola, Inc. | Bumped semiconductor device and method for probing the same |
US5455387A (en) | 1994-07-18 | 1995-10-03 | Olin Corporation | Semiconductor package with chip redistribution interposer |
US5844168A (en) * | 1995-08-01 | 1998-12-01 | Minnesota Mining And Manufacturing Company | Multi-layer interconnect sutructure for ball grid arrays |
US5774340A (en) | 1996-08-28 | 1998-06-30 | International Business Machines Corporation | Planar redistribution structure and printed wiring device |
US5719449A (en) | 1996-09-30 | 1998-02-17 | Lucent Technologies Inc. | Flip-chip integrated circuit with improved testability |
JPH10140940A (ja) * | 1996-11-11 | 1998-05-26 | Shin Nikkei Co Ltd | 空気流通窓 |
US5977624A (en) * | 1996-12-11 | 1999-11-02 | Anam Semiconductor, Inc. | Semiconductor package and assembly for fabricating the same |
US5969424A (en) * | 1997-03-19 | 1999-10-19 | Fujitsu Limited | Semiconductor device with pad structure |
JPH1140940A (ja) | 1997-07-18 | 1999-02-12 | Fuji Micro Kogyo Kk | ボール・グリッド・アレイ型半導体パッケージにおける半田付け構造、および半田付け方法 |
US6232666B1 (en) * | 1998-12-04 | 2001-05-15 | Mciron Technology, Inc. | Interconnect for packaging semiconductor dice and fabricating BGA packages |
US6181569B1 (en) * | 1999-06-07 | 2001-01-30 | Kishore K. Chakravorty | Low cost chip size package and method of fabricating the same |
JP2001068621A (ja) * | 1999-06-21 | 2001-03-16 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US6511901B1 (en) * | 1999-11-05 | 2003-01-28 | Atmel Corporation | Metal redistribution layer having solderable pads and wire bondable pads |
US6344401B1 (en) * | 2000-03-09 | 2002-02-05 | Atmel Corporation | Method of forming a stacked-die integrated circuit chip package on a water level |
-
1999
- 1999-11-05 US US09/434,711 patent/US6511901B1/en not_active Expired - Fee Related
-
2000
- 2000-08-31 JP JP2001537102A patent/JP2003514380A/ja not_active Withdrawn
- 2000-08-31 CN CNB00815449XA patent/CN1198337C/zh not_active Expired - Fee Related
- 2000-08-31 EP EP00961480A patent/EP1228530A1/en not_active Withdrawn
- 2000-08-31 CA CA002388926A patent/CA2388926A1/en not_active Abandoned
- 2000-08-31 WO PCT/US2000/024087 patent/WO2001035462A1/en active Application Filing
- 2000-08-31 KR KR1020027005741A patent/KR100643065B1/ko not_active IP Right Cessation
- 2000-10-12 TW TW089121290A patent/TW477051B/zh not_active IP Right Cessation
-
2001
- 2001-08-30 US US09/944,347 patent/US6577008B2/en not_active Expired - Lifetime
-
2002
- 2002-05-03 NO NO20022134A patent/NO20022134D0/no not_active Application Discontinuation
-
2003
- 2003-01-27 US US10/352,632 patent/US6762117B2/en not_active Expired - Fee Related
- 2003-03-14 HK HK03101891.5A patent/HK1049913B/zh not_active IP Right Cessation
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006518115A (ja) * | 2003-02-18 | 2006-08-03 | ユニティブ・エレクトロニクス,インコーポレイテッド | 集積回路基板および関連する構造の選択的バンピング方法 |
WO2007007445A1 (ja) * | 2005-07-07 | 2007-01-18 | Sanken Electric Co., Ltd. | 半導体装置及びその製法 |
JP2007019215A (ja) * | 2005-07-07 | 2007-01-25 | Sanken Electric Co Ltd | 半導体装置及びその製法 |
JP2008028109A (ja) * | 2006-07-20 | 2008-02-07 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
JP2010510647A (ja) * | 2006-11-20 | 2010-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ワイヤ接合部及びはんだ接合部の形成方法 |
JP4659120B2 (ja) * | 2006-11-20 | 2011-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ワイヤ接合部及びはんだ接合部の形成方法 |
JP2008235728A (ja) * | 2007-03-23 | 2008-10-02 | Eudyna Devices Inc | 半導体装置 |
JP2008252115A (ja) * | 2008-05-19 | 2008-10-16 | Sanken Electric Co Ltd | 半導体装置及びその製法 |
JP2017183672A (ja) * | 2016-03-31 | 2017-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20020025585A1 (en) | 2002-02-28 |
CN1198337C (zh) | 2005-04-20 |
US20030119297A1 (en) | 2003-06-26 |
HK1049913B (zh) | 2005-08-05 |
US6762117B2 (en) | 2004-07-13 |
US6511901B1 (en) | 2003-01-28 |
CN1387681A (zh) | 2002-12-25 |
WO2001035462A1 (en) | 2001-05-17 |
NO20022134L (no) | 2002-05-03 |
US6577008B2 (en) | 2003-06-10 |
HK1049913A1 (en) | 2003-05-30 |
NO20022134D0 (no) | 2002-05-03 |
KR100643065B1 (ko) | 2006-11-10 |
KR20020044590A (ko) | 2002-06-15 |
EP1228530A1 (en) | 2002-08-07 |
CA2388926A1 (en) | 2001-05-17 |
TW477051B (en) | 2002-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2003514380A (ja) | はんだ付けが可能なパッドおよびワイヤボンディングが可能なパッドを有する金属再配置層 | |
US6790757B1 (en) | Wire bonding method for copper interconnects in semiconductor devices | |
US7511363B2 (en) | Copper interconnect | |
JPH08510358A (ja) | 集積回路チップと基板との相互接続 | |
JPH0689919A (ja) | ワイヤボンドとはんだ接続の両者を有する電気的内部接続基体および製造方法 | |
JP2004501504A (ja) | 相互接続構造を形成するための方法及び装置 | |
US6429046B1 (en) | Flip chip device and method of manufacture | |
US6956293B2 (en) | Semiconductor device | |
US6692629B1 (en) | Flip-chip bumbing method for fabricating solder bumps on semiconductor wafer | |
JP2000228486A (ja) | 半導体チップおよびチップ・オン・チップ構造の半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071106 |