JP2003500786A - アドレスのスクランブリング機能付きメモリアレー - Google Patents

アドレスのスクランブリング機能付きメモリアレー

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Abstract

(57)【要約】 複数の記憶素子（１０）を有するメモリと、アドレスバス（２０）を介して供給される論理アドレス（２３）により物理的アクセスを行う記憶素子（１０）を選択する選択装置（１４）とを備えるメモリアレーが提案される。選択装置（１４）は選択装置（１４）の１つに送信された論理アドレス（２３）に対して、スクランブリングにより予測不可能な方法でメモリアレー内の記憶素子（１０）を割当てるスクランブル装置（１５）を備え、前記記憶素子に物理的なアクセスが行われる。

Description

【発明の詳細な説明】
【０００１】 本発明は、請求項１の前提部分に記載のメモリアレーに関する。この種のメモ
リアレーは通常のマイクロコンピュータに必ず使用されているものであり、“Ｃ
ｈｉｐ ｕｎｄ Ｓｙｓｔｅｍ，” Ｒ． Ｚａｋｓ， ＳＹＢＥＸ−Ｖｅｒｌ
ａｇ， １９８４， ｐｐ．１３３ｆｆ等に記載されている。基本的に同様のマ
イクロコンピュータが、金融取引を行うためのスマートカードシステムのような
セキュリティ関連の用途にも使用されている。ただし、このような用途では、マ
イクロコンピュータの操作によってセキュリティが破られるのを防止するために
、付加的な方法措置が講じられるのが普通である。このような方法の一例が、“
Ｃｈｉｐｋａｒｔｅｎ，” Ｋａｒｌｈｅｉｎｚ Ｆｉｅｔｔａ， Ｈｕｔｈｉ
ｇ Ｖｅｒｌａｇ，１９８９， ｐｐ６８ ｔｏ ７２に見られる。この文献に
記載されているトムソン社（ＴＨＯＭＳＯＮ）製ＴＳ１８３４チップにおいては
、アドレスバスとデータバスがインターフェースによって外から見えないように
なっている。ヨーロッパ特許出願公開第694 846 A1号にマイクロコンピュータの
不正使用防止機能を高めるもう１つの方法を見ることができる。この特許では、
データバスを介して送られるデータをできれば数回スクランブルすることによっ
て、何者かがデータを読み取ることができても、それを評価することは不可能と
なり、従ってデータの改ざんも不可能となるようにしている。
【０００２】 公知の方法によって既に高い安全性が確保されてはいるが、金融取引に関連し
て使用されるマイクロコンピュータについては安全性が特に重要であることを鑑
みると、その不正使用防止機能をさらに高めることが望ましい。本発明は、この
目的を達成するさらに別の方法を提供することを課題として成されたものである
。
【０００３】 この課題は、独立請求項１および７の特徴を有するアレーおよび方法によって
解決される。本発明によると、マイクロコンピュータ内に存在する少なくとも１
つのランダムアクセス・メモリの前にスクランブル装置が設けられ、このスクラ
ンブル装置がアドレスバスを介して送信される論理アドレスに対して、メモリ内
の記憶素子を予想不可能な方法で割当て、その後記憶素子が実際に物理的に使用
される。こうして、本発明のメモリアレーは、ランダムアクセス・メモリの記憶
素子の内容を分析することによりマイクロコンピュータを操作することを不可能
にするという利点を提供する。スクランブル装置を実現するために必要なロジッ
クはほとんど場所をとらず、通常のマイクロコンピュータの中に容易に内蔵する
ことができる。スクランブリングは、所定の事象に応答して定期的に反復して行
うようにするのが好ましい。
【０００４】 次に、図面を参照して本発明の一例についてより詳細に説明する。
【０００５】 添付図面はマイクロコンピュータのメモリアレーを示す。
【０００６】 添付図面は、マイクロコンピュータのメモリアレーを、マイクロコンピュータ
の全体構造の細部として示したものである。符号１１はランダムアクセス・メモ
リ、すなわち通常は揮発性であるが、非揮発性のものも増加しているＲＡＭであ
り、複数のレジスタバンク１２に分割することができる。各レジスタバンク１２
もまた所定数の記憶素子１０に分割される。記憶素子１０のレジスタバンク１２
内の物理的位置は、毎回割り当てられたアドレス１３によって明確に指定される
。各記憶素子１０が１バイトの情報を記憶し、レジスタバンク１２は通常８つま
たはその整数倍の記憶素子１０から構成される。
【０００７】 メモリ１１はデータバス２１を介してマイクロコントローラ２５と接続されて
いる。その主要な機能は、好ましくは非揮発性の記憶装置に通常の方法で記憶さ
れているプログラム命令２６、２７、２８を実行することである。プログラム命
令の実行は、メモリ１１にアクセスして書込みおよび読取りを行うことから成る
。ここでは、レジスタバンク１２に対して書込みまたは読取りを行うデータコン
テンツがデータバス２１を用いて伝送される。メモリ１１はさらに、第２バス接
続線１９を介して選択装置１４とも接続されている。選択装置１４は、データバ
ス２１を介して送られるデータコンテンツに対して、当該データコンテンツが物
理的に保存または読み出される記憶素子１０を割り当てる働きをする。この割り
当てのため、選択装置１４も同様に第２バスであるアドレスバス２０を介してマ
イクロコントローラ２５と接続されている。選択装置１４は、データコンテンツ
毎に、どの記憶素子１０にアクセスするかについての情報を、論理アドレス２３
の形で、マイクロコントローラからアドレスバス２０を介して獲得する。
【０００８】 選択装置１４はさらにスクランブル装置１５を含む。スクランブル装置１５は
、アドレスバス２０を介して供給された論理アドレス２３に対して、予測不可能
な方法でメモリ１１内のアドレス１３を割り当て、そのアドレスがその後実際に
物理的にアクセスされて、書込みまたは読取りが行われる。この割り当ては、い
つでも再定義できるようにするのが好ましい。再割り当てをトリガーする際、ス
クランブル装置１５は制御線１６を介してマイクロコントローラ２５と接続され
る。
【０００９】 次に、一例としての命令シーケンスを参照しながら、上述のアレーが機能する
方法について説明する。命令シーケンスが必ずしも連続していない２つの命令２
７，２８から成り、第１の命令がレジスタＲ２に“１”の値をまず置き、第２の
命令が後にこのレジスタＲ２の内容を再び呼出して「結果レジスタ」と呼ばれる
レジスタに書込みを行うものとする。
【００１０】 第１命令２７は“ＭＯＶ Ｒ２，＃１”という記号で表すことができる。この
時、“ＭＯＶ”は実行すべき機能Ｍｏｖｅを意味しており、Ｒ２は“＃”を付し
た値１が置かれるべきメモリ１１内の記憶素子１０の論理アドレスを示している
。第２命令２８の対応する記号は“ＭＯＶｅｒｇ，Ｒ２”であり、この場合も“
ＭＯＶ”は機能Ｍｏｖｅを示し、“ｅｒｇ”は結果レジスタの論理アドレス２３
を、Ｒ２は読み出しが行われるメモリ１１の記憶素子を示している。命令シーケ
ンス２７、２８が、詳細には示さないが、全体として例えばマイクロコンピュー
タまたはマイクロコンピュータによる制御を受ける装置の機能を実現する働きを
するプログラムまたは包括的命令シーケンス２９の一部であるとする。命令シー
ケンス２９の前にさらに選択装置１４においてスクランブリングを開始させる命
令２６がある。この命令はプログラムすることもできるし、トリガーする事象に
応じてマイクロコントローラで自動的に形成するようにもできる。
【００１１】 命令シーケンス２９の実行を開始する前に、マイクロコントローラ２５は始動
命令２６を実行し、制御線１６を介してスクランブル装置１５を始動させる信号
を送信させる。この始動信号が、選択装置１４においてスクランブリング処理を
トリガーし、メモリ１１内の物理アドレスがアドレスバス２０を介して送信され
た論理アドレス２３に割り当てられる。スクランブリングは、毎回メモリ１１内
の１つのアドレス１３を可能な限り全ての論理アドレス２３に便宜的に割り当て
る。スクランブリングによって得られた割り当ては、次のプログラムシーケンス
２９の実行に際しても保持されるため、命令２７，２８に関しても有効である。
命令２７が実行される時、マイクロコントローラ２５は論理アドレスＲ２を選択
装置１４にアドレスバス２０を介して送信する。次に選択装置１４がメモリ１１
内の割り当てられた記憶素子１０を判定する。スクランブル装置１５がメモリ１
１の論理アドレスＲ２に物理アドレスＲ５の記憶素子１０を割り当てたと仮定す
ると、選択装置はアドレスＲ５の記憶素子１０を論理アドレスＲ２に割り当てら
れた記憶素子であると判定し、この記憶素子に命令２７と共に送られたデータコ
ンテンツ、すなわち１の値を書き込む。
【００１２】 命令シーケンス２９の実行が命令１８に従う場合、マイクロコントローラ２５
は選択装置１４に送信先レジスタの論理アドレス２３、この場合は結果レジスタ
のアドレス“ｅｒｇ”と、送信先レジスタにロードする内容、すなわちレジスタ
Ｒ２のコンテンツを記号表示で送信する。次に選択装置１４が論理アドレス２３
Ｒ２に対応するメモリ１１内の物理アドレス１３、すなわち記憶素子Ｒ５を判定
し、データバス２１を介してそのコンテンツを読み取る。
【００１３】 プログラムシーケンス２９の実行が終わると、ただちにこれを再び実行してス
クランブル装置１５による割当てスクランブリングをトリガーする、すなわち始
動命令２６の送信を行うようにすることができる。また、同じプログラムシーケ
ンス２８を何度も実行すると、メモリ１１内で使用される記憶素子１０が常時変
化することになる。あるいはまた、プログラムシーケンス２９が何度か、例えば
所定回数だけ実行された後、あるいは例えばマイクロコントローラ２５が再始動
された後に限ってスクランブル装置１５の再始動が行われるようにしても良い。
【００１４】 本発明の実施方法は、その基本的な概念、すなわちメモリ１１内の実際に目標
とされる物理アドレス１３をプログラム命令で使用される論理アドレス２３に割
り当てる際に、これをスクランブル装置の使用により予想不可能なものにすると
いう概念を保持しながら、広範囲に変化させることができる。従って、全く構造
の異なる別のタイプのメモリを使うこともできるし、記憶素子１０を組にして割
当てスクランブリングを行うこともできる。別個のアドレスバス２０を用いる代
わりに、別の方法を用いて論理アドレス２３を選択装置１４に送信するようにし
てもよい。スクランブル装置１５がスクランブリングを反復する時間および回数
についても、他の事象によってトリガーし、他の方法で制御するようにしても良
い。さらに本発明のアレーおよび方法は、簡略化のために本明細書の説明で採用
した一連の命令の実行に適するだけでなく、例えば目的志向の概念により作り出
されるプログラム命令シーケンスの実行にも同様に好適である。
【図面の簡単な説明】
【図１】 マイクロコンピュータのメモリアレーを示す
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ， ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，Ｓ Ｉ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 エッカルト，シュテファン ドイツ連邦共和国 Ｄ−81739 ミュンヘ ン グスタフ−ハイネマン−リング 85 Ｆターム(参考） 5B017 AA07 BB03 CA11

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数の記憶素子（１０）と、アドレスバス（２０）を介して
    供給される論理アドレス（２３）により記憶素子（１０）を選択する選択装置（
    １４）とを備え、前記記憶素子が物理的にアクセスされるメモリアレーであって
    、前記選択装置（１４）がスクランブル装置（１５）を含んで成り、該スクラン
    ブル装置(１５)は、スクランブリングがトリガーされると、選択装置（１４）に
    送信された論理アドレス（２３）に対して予想不可能な方法で記憶素子（１０）
    を割り当て、割り当てられた記憶素子（１０）にその後物理的にアクセスが行わ
    れるように構成されていることを特徴とするメモリアレー。
  2. 【請求項２】 前記選択装置（１４）が制御入力（１６）を備え、該制御入
    力を介してスクランブル装置（１５）が始動されることを特徴とする請求項１記
    載のメモリアレー。
  3. 【請求項３】 前記選択装置（１４）がプログラムを形成する命令シーケン
    ス（２９）の実行中、スクランブリング処理によって行われた割当てを維持する
    ことを特徴とする請求項１記載のメモリアレー。
  4. 【請求項４】 前記スクランブル装置（１５）が、毎回始動信号(２６)に応
    答して、毎回メモリ（１１）内の全ての記憶素子（１０）に関して論理アドレス
    （１３）への割当てを行うことを特徴とする請求項１記載のメモリアレー。
  5. 【請求項５】 メモリ（１１）がランダムアクセス・メモリであることを特
    徴とする請求項１記載のメモリアレー。
  6. 【請求項６】 メモリ（１１）が揮発性メモリであることを特徴とする請求
    項１記載のメモリアレー。
  7. 【請求項７】 メモリ（１１）にデータコンテンツを保存する方法であって
    、前記メモリ（１１）が記憶素子（１０）に分割され、保存されるデータの各々
    がデータコンテンツとメモリ（１１）内の記憶素子（１０）を指定する論理アド
    レス（２３）とを含んでいる方法において、定期的に、または一定の事象の発生
    に応答してスクランブリングが行われ、記憶素子（１０）のアドレス（１３）が
    スクランブリングによって論理アドレス（２３）から取得され、データコンテン
    ツが該スクランブリングによって生成されたメモリ（１１）のアドレス（１３）
    に保存されることを特徴とする方法。
JP2000618984A 1999-05-12 2000-05-11 アドレスのスクランブリング機能付きメモリアレー Pending JP2003500786A (ja)

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