JPS6344242A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS6344242A JPS6344242A JP61188126A JP18812686A JPS6344242A JP S6344242 A JPS6344242 A JP S6344242A JP 61188126 A JP61188126 A JP 61188126A JP 18812686 A JP18812686 A JP 18812686A JP S6344242 A JPS6344242 A JP S6344242A
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- JP
- Japan
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- address
- circuit
- microprocessor
- conversion circuit
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- Prior art date
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 44
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 229910001120 nichrome Inorganic materials 0.000 description 2
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アドレスを変換するアドレス変換回路をマイクロプロセ
ッサと共に内蔵されたシステムを構成せしめ、変換され
たアドレス信号を外部記憶装置に接続することにより、
外部記憶装置におけるアドレス配列の解読を防止するこ
とにより、記憶装置に収められたプログラムの解読盗用
を防止するようにした。
ッサと共に内蔵されたシステムを構成せしめ、変換され
たアドレス信号を外部記憶装置に接続することにより、
外部記憶装置におけるアドレス配列の解読を防止するこ
とにより、記憶装置に収められたプログラムの解読盗用
を防止するようにした。
本発明はマイクロプロセッサの改良に関する。
マイクロプロセッサはその機能を発揮させる為に、プロ
グラム及びデータが必要である。これらの情報4よ外部
記憶装置のアドレスを指定することにより、続出専用記
憶装置ROMから読出したり、随時書込続出可能記憶装
置RA?I或いはその他の記憶装置を使用して書込と続
出が行なわれる。
グラム及びデータが必要である。これらの情報4よ外部
記憶装置のアドレスを指定することにより、続出専用記
憶装置ROMから読出したり、随時書込続出可能記憶装
置RA?I或いはその他の記憶装置を使用して書込と続
出が行なわれる。
マイクロプロセッサは記憶装置をアクセスするときアド
レスバス、データバス、及び制御信号を使用するが、マ
イクロプロセッサシステムの構成要素として記憶装置に
格納されたプログラムは最も重要なものである。
レスバス、データバス、及び制御信号を使用するが、マ
イクロプロセッサシステムの構成要素として記憶装置に
格納されたプログラムは最も重要なものである。
記憶装置に格納されたプログラムは必要なときアドレス
を指定して取出される。
を指定して取出される。
従ってアドレス部ち記憶位置が判明すればプログラム構
成を知ることが出来る。
成を知ることが出来る。
単純なアドレスを与えた記憶装置ではプログラムの秘密
性を保持することが出来ないからアドレス変換機能を備
えたマイクロプロセッサの堤供が望まれる。
性を保持することが出来ないからアドレス変換機能を備
えたマイクロプロセッサの堤供が望まれる。
従来マイクロプロセッサが記憶装置をアクセスする場合
、第5図に示す様に、ROM或いはRAM 2のアドレ
ス端子へ〇〜Anとマイクロプロセッサのアドレス端子
AO〜Anを複雑な対応関係とするアドレス変換回路3
を使用して接続して、記憶装置2のプログラムの解読を
困難にしたものがある。この変換回路手段は、マイクロ
プロセッサのアドレス端子へ〇を例えば記憶装置のアド
レス端子Allとまたアドレス端子Δ1を記憶装置のア
ドレス端子A5と結ぶ様な接続線を設けることによって
実現される。
、第5図に示す様に、ROM或いはRAM 2のアドレ
ス端子へ〇〜Anとマイクロプロセッサのアドレス端子
AO〜Anを複雑な対応関係とするアドレス変換回路3
を使用して接続して、記憶装置2のプログラムの解読を
困難にしたものがある。この変換回路手段は、マイクロ
プロセッサのアドレス端子へ〇を例えば記憶装置のアド
レス端子Allとまたアドレス端子Δ1を記憶装置のア
ドレス端子A5と結ぶ様な接続線を設けることによって
実現される。
この様な接続線の取付は方を変化させれば複雑なアドレ
ス変換を行うことが出来る。
ス変換を行うことが出来る。
しかし上記、従来手段による場合、マイクロプロセッサ
1のアドレス端子AO=Anと記tQ装置のアドレス端
子AO〜Anは外部から容易に検査出来るのでアドレス
変換規則は簡単に割出されてしまい、記憶装置内のプロ
グラムを第三者によって解読され、模倣改造を可能にす
るという問題点がある。
1のアドレス端子AO=Anと記tQ装置のアドレス端
子AO〜Anは外部から容易に検査出来るのでアドレス
変換規則は簡単に割出されてしまい、記憶装置内のプロ
グラムを第三者によって解読され、模倣改造を可能にす
るという問題点がある。
前記問題点は、第1図の本発明の原理図に示す様に、マ
イクロプロセッサチップ11のアドレス変換回路nを変
換し、マイクロプロセッサのアドレス端子同゛〜An’
を外部記憶装置2へ直接接続させるアドレス変換回路1
3と、該変換回路13の変換機能を変更固定出来る変換
機能作成回路12とをマイクロプロセッサチップ1と共
に一つのシステムとして内臓せしめる本発明のマイク凸
プロセッサによって解決される。
イクロプロセッサチップ11のアドレス変換回路nを変
換し、マイクロプロセッサのアドレス端子同゛〜An’
を外部記憶装置2へ直接接続させるアドレス変換回路1
3と、該変換回路13の変換機能を変更固定出来る変換
機能作成回路12とをマイクロプロセッサチップ1と共
に一つのシステムとして内臓せしめる本発明のマイク凸
プロセッサによって解決される。
本発明のマイクロプロセッサにおいてはアドレス端子は
内部の変換回路13によって変換されマイクロプロセッ
サの外部記憶装置2へのアドレス端子へ〇’ 〜^n°
には既に変換されたアドレスが出力されて直接に外部記
憶装置2に接続される。また変換回路13はマイクロプ
ロセッサチップ11と共にシステム内に内臓されており
、変換回路13の入力端子と出力端子を調べることを不
可能としてアドレスの変換則を察知されることを阻止で
きる。
内部の変換回路13によって変換されマイクロプロセッ
サの外部記憶装置2へのアドレス端子へ〇’ 〜^n°
には既に変換されたアドレスが出力されて直接に外部記
憶装置2に接続される。また変換回路13はマイクロプ
ロセッサチップ11と共にシステム内に内臓されており
、変換回路13の入力端子と出力端子を調べることを不
可能としてアドレスの変換則を察知されることを阻止で
きる。
本発明によれば変換機能作成回路12と変換回路13は
小型に作られマイクロプロセッサチップと共に例えば、
同一パフケージ内に封止出来、アドレス変換則は予めパ
フケージに納める前に構成させ与えておくか、または内
臓させたシステムを構成した後に外部から任意に指定し
設定固定可能である。
小型に作られマイクロプロセッサチップと共に例えば、
同一パフケージ内に封止出来、アドレス変換則は予めパ
フケージに納める前に構成させ与えておくか、または内
臓させたシステムを構成した後に外部から任意に指定し
設定固定可能である。
以下図示実施例に従って本発明の詳細な説明明する。
第2図は本発明の一実施例のマイクロプロセッサのブロ
ック回路図である。
ック回路図である。
図示実施例ではアドレス変換回路13はアドレス線に対
応した数の排他的論理和回路Eχ0〜EXnを備え、各
排他的論理和回路は変換機能作成回路12から“1”レ
ベル若しくは“O”レベルの電圧を供給される。また各
排他的論理和回路の他方の入力部へはマイクロプロセッ
サチップ11のアドレス端子へ〇〜Anの出力が供給さ
れる。
応した数の排他的論理和回路Eχ0〜EXnを備え、各
排他的論理和回路は変換機能作成回路12から“1”レ
ベル若しくは“O”レベルの電圧を供給される。また各
排他的論理和回路の他方の入力部へはマイクロプロセッ
サチップ11のアドレス端子へ〇〜Anの出力が供給さ
れる。
排他的論理和回路は公知の如く一人力が“O”レベルに
固定されると、出力信号は他方の入力レベルと同一レベ
ルの信号を出力させる。また一人力が“1”レベルに固
定されると、出力部には他方の入力レベルを反転したレ
ベルの信号を出力させる。
固定されると、出力信号は他方の入力レベルと同一レベ
ルの信号を出力させる。また一人力が“1”レベルに固
定されると、出力部には他方の入力レベルを反転したレ
ベルの信号を出力させる。
図示実施例の変換機能作成回路12は各排他的論理和回
路ExO〜Exnへそれぞれ固定レベルの入力を与える
から、そのレベルの選択固定によって、他方の入力部に
与えるアドレス線のレベルを適宜に変換させてAO’
〜An’ に出力させる。
路ExO〜Exnへそれぞれ固定レベルの入力を与える
から、そのレベルの選択固定によって、他方の入力部に
与えるアドレス線のレベルを適宜に変換させてAO’
〜An’ に出力させる。
今、1w7とし、16進数にてアドレスを表すものとす
る。マイクロプロセッサチップ11の隣接するアドレス
端子に接続する変換回路の排他的論理和回路に交互に固
定した“1”レベルと°0”レベルを変換機能作成回路
12から与えた場合、マイクロプロセッサチップ11の
アドレス線AO−A7にて指定されるアドレスは、第3
図の表に示す様に、変換回路13の出力部アドレス端子
AO”〜A7°では異なるアドレスに変換される。
る。マイクロプロセッサチップ11の隣接するアドレス
端子に接続する変換回路の排他的論理和回路に交互に固
定した“1”レベルと°0”レベルを変換機能作成回路
12から与えた場合、マイクロプロセッサチップ11の
アドレス線AO−A7にて指定されるアドレスは、第3
図の表に示す様に、変換回路13の出力部アドレス端子
AO”〜A7°では異なるアドレスに変換される。
マイクロプロセッサチップ11のアドレス端子で、例え
ば、アドレス02は変換回路13の出力部アドレス端子
ではアドレス54に変換され、またアドレスFDはアド
レスA8に変換される。
ば、アドレス02は変換回路13の出力部アドレス端子
ではアドレス54に変換され、またアドレスFDはアド
レスA8に変換される。
変換機能作成回路12の一実施例を第4図に示す。
図において、PAO〜PAnはアドレス変換回路13の
排他的論理和回路へ固定入力電圧を与える端子である。
排他的論理和回路へ固定入力電圧を与える端子である。
RO〜Rnは抵抗でV十電源からレベル″1”を排他
的論理和回路の一方の入力部へ供給する。
的論理和回路の一方の入力部へ供給する。
これに対して回路素子FO+DO〜Fn、OnはPAO
〜PAn端子に地気レベル“0”を与える。
〜PAn端子に地気レベル“0”を与える。
ここでFO〜Fnはニクロムヒユーズである。このヒユ
ーズは大規模集積回路化されたプログラマブルロジック
素子の実現に使用可能な素子である。
ーズは大規模集積回路化されたプログラマブルロジック
素子の実現に使用可能な素子である。
最初、PAO”PAn端子はダイオードDo−Dnによ
って地気に接続されており、変換機能作成回路12をア
ドレス変換回路13へ接続しただけでは、マイクロプロ
セッサチップ11のアドレスは変更されることなく、ア
ドレス端子AO°〜An’ から外部へ出力される。
って地気に接続されており、変換機能作成回路12をア
ドレス変換回路13へ接続しただけでは、マイクロプロ
セッサチップ11のアドレスは変更されることなく、ア
ドレス端子AO°〜An’ から外部へ出力される。
ところで、トランジスタTRO=TRnへ、バッファア
ンプBO=Bnを介し端子−AO〜WAnから信号を与
え、電源四Tから瞬間的に大電流をダイオードDO=D
nに流すと、例えば、ニクロムヒユーズFO〜Fnを伴
うダイオードDO=Dnはオーブン状態となる。
ンプBO=Bnを介し端子−AO〜WAnから信号を与
え、電源四Tから瞬間的に大電流をダイオードDO=D
nに流すと、例えば、ニクロムヒユーズFO〜Fnを伴
うダイオードDO=Dnはオーブン状態となる。
このため地気との接続が切断されて、PAO”PAn端
子は、抵抗RO”Rnを介し電源■+の電圧、即ち“1
”レベルに固定される。
子は、抵抗RO”Rnを介し電源■+の電圧、即ち“1
”レベルに固定される。
変換機能作成回路12は各アドレス端子に接続されイン
バータ若しくはバッファとして機能する排他論理和回路
を備える。
バータ若しくはバッファとして機能する排他論理和回路
を備える。
アドレス変換回路13へ与える“1”レベルの信号はマ
イクロプロセッサチップ11から与えられる信号レベル
を反転してアドレスを変換させる。
イクロプロセッサチップ11から与えられる信号レベル
を反転してアドレスを変換させる。
上述の様に、本発明は簡単な回路構成によりアドレスを
解読不可能なアドレスに変換せしめ、記゛憶装置に格納
されたプログラムの第三者による盗用模倣を防止可能と
するもので、その作用効果は極めて大きい。
解読不可能なアドレスに変換せしめ、記゛憶装置に格納
されたプログラムの第三者による盗用模倣を防止可能と
するもので、その作用効果は極めて大きい。
第1図は本発明の原理構成図、
第2図は本発明のマイクロプロセッサ−実施例のブロッ
ク回路図、 第3図はアドレス変換回路の一実施例におけるアドレス
変換表、 第4図は本発明の変換機能作成回路の一実施例の回路図
、 第5図は従来例のアドレス変換回路接続図である。 図において、 1はマイクロプロセッサ、 2は記1.α装置、 3は変換回路、 11はマイクロプロセッサチップ、 12は変換機能作成回路、 13はアドレス変換回路である。 第 3 図 本発明の変I(騙U乍成、ロ語内−良施佼jのコ路蜜第
4 図
ク回路図、 第3図はアドレス変換回路の一実施例におけるアドレス
変換表、 第4図は本発明の変換機能作成回路の一実施例の回路図
、 第5図は従来例のアドレス変換回路接続図である。 図において、 1はマイクロプロセッサ、 2は記1.α装置、 3は変換回路、 11はマイクロプロセッサチップ、 12は変換機能作成回路、 13はアドレス変換回路である。 第 3 図 本発明の変I(騙U乍成、ロ語内−良施佼jのコ路蜜第
4 図
Claims (1)
- マイクロプロセッサチップ(11)のアドレス端子へ接
続するアドレス変換回路(13)と該アドレス変換回路
(13)の変換作用を設定固定させる変換機能作成回路
(12)とをマイクロプロセッサチップ(11)と共に
内臓されたシステムを構成するようにしたことを特徴と
するマイクロプロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61188126A JPS6344242A (ja) | 1986-08-11 | 1986-08-11 | マイクロプロセツサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61188126A JPS6344242A (ja) | 1986-08-11 | 1986-08-11 | マイクロプロセツサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6344242A true JPS6344242A (ja) | 1988-02-25 |
Family
ID=16218170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61188126A Pending JPS6344242A (ja) | 1986-08-11 | 1986-08-11 | マイクロプロセツサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6344242A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06208516A (ja) * | 1992-10-27 | 1994-07-26 | Toshiba Corp | セキュリティ回路 |
JPH07302228A (ja) * | 1994-04-30 | 1995-11-14 | Goldstar Electron Co Ltd | メモリデータの無断複製防止回路 |
JP2003500786A (ja) * | 1999-05-12 | 2003-01-07 | ギーゼッケ ウント デフリエント ゲーエムベーハー | アドレスのスクランブリング機能付きメモリアレー |
JP2009025812A (ja) * | 2007-06-18 | 2009-02-05 | Shansun Technology Co | デジタル情報の保護方法、装置およびコンピュータによるアクセス可能な記録媒体 |
-
1986
- 1986-08-11 JP JP61188126A patent/JPS6344242A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06208516A (ja) * | 1992-10-27 | 1994-07-26 | Toshiba Corp | セキュリティ回路 |
JPH07302228A (ja) * | 1994-04-30 | 1995-11-14 | Goldstar Electron Co Ltd | メモリデータの無断複製防止回路 |
JP2003500786A (ja) * | 1999-05-12 | 2003-01-07 | ギーゼッケ ウント デフリエント ゲーエムベーハー | アドレスのスクランブリング機能付きメモリアレー |
JP2009025812A (ja) * | 2007-06-18 | 2009-02-05 | Shansun Technology Co | デジタル情報の保護方法、装置およびコンピュータによるアクセス可能な記録媒体 |
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