JP2003338623A - Method for manufacturing semiconductor integrated circuit device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To prevent the oxidation of a metal film in light oxidation treatment after gate patterning in a gate working process using a polymetal, and to obtain controllability in reproducibility in oxidized film forming at the sidewall end of a gate and uniformity in the thickness of the oxidized film. <P>SOLUTION: A gate electrode material of polymetal structure deposited on a semiconductor wafer 1A, on which the oxidized gate film is formed, is patterned to form a gate electrode. Then, the main face of the semiconductor wafer 1A is oxidized selectively in an atomosphere which contains hydrogen and water vapor produced from hydrogen and oxygen by catalytic action, but does not contain a hydrogen radical practically, and the partitial pressure of the water vapor is lower than the partitial pressure of the hydrogen, and thereby, the profile of the sidewall end of the gate electrode is improved. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、ポリメタルゲートを有する
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor) のゲート加工プロセスに適用して有効な
技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor integrated circuit device, and more particularly to a MOSFET (Metal Oxide Semiconductor Field Effec) having a polymetal gate.
t Transistor) gate processing process.

【０００２】[0002]

【従来の技術】２５６Ｍｂｉｔ（メガビット）以降のＤ
ＲＡＭ（Dynamic Random Access Memory）など、ゲート
長が0.２５μｍ以下の微細なＭＯＳＦＥＴで回路を構成
するデバイスは、ゲート電極の寄生抵抗を低減するため
に、金属層を含む低抵抗導電材料を使ったゲート加工プ
ロセスの採用が必須となる。2. Description of the Related Art D after 256 Mbit (megabit)
Devices such as RAM (Dynamic Random Access Memory) that make up a circuit with a fine MOSFET with a gate length of 0.25 μm or less use a low resistance conductive material including a metal layer to reduce the parasitic resistance of the gate electrode. Adoption of a gate processing process is essential.

【０００３】この種の低抵抗ゲート電極材料として有力
視されているのは、多結晶シリコン膜の上に高融点金属
膜を積層した、いわゆるポリメタルである。ポリメタル
は、そのシート抵抗が２Ω／□程度と低いことから、ゲ
ート電極材料としてのみならず配線材料として利用する
こともできる。高融点金属としては、８００℃以下の低
温プロセスでも良好な低抵抗性を示し、かつエレクトロ
マイグレーション耐性の高いＷ（タングステン）、Ｍｏ
（モリブデン）、Ｔｉ（チタン）などが使用される。な
お、多結晶シリコン膜の上に直接これらの高融点金属膜
を積層すると両者の接着力が低下したり、高温熱処理プ
ロセスで両者の界面に高抵抗のシリサイド層が形成され
たりするため、実際のポリメタルゲートは、多結晶シリ
コン膜と高融点金属膜との間にＴｉＮ（チタンナイトラ
イド）やＷＮ（タングステンナイトライド）などの金属
窒化膜からなるバリア層を介在させた３層構造で構成さ
れる。A so-called polymetal, in which a refractory metal film is laminated on a polycrystalline silicon film, is considered to be promising as a low resistance gate electrode material of this type. Since polymetal has a low sheet resistance of about 2Ω / □, it can be used not only as a gate electrode material but also as a wiring material. As the high-melting point metal, W (tungsten) and Mo which show good low resistance even in a low temperature process of 800 ° C. or less and have high electromigration resistance.
(Molybdenum), Ti (titanium), etc. are used. In addition, if these refractory metal films are laminated directly on the polycrystalline silicon film, the adhesive force between the two may be reduced, or a high resistance silicide layer may be formed at the interface between the two due to the high temperature heat treatment process. The polymetal gate has a three-layer structure in which a barrier layer made of a metal nitride film such as TiN (titanium nitride) or WN (tungsten nitride) is interposed between a polycrystalline silicon film and a refractory metal film. It

【０００４】従来のゲート加工プロセスの概略は、次の
通りである。まず、半導体基板を熱酸化してその表面に
ゲート酸化膜を形成する。一般に、熱酸化膜の形成は乾
燥酸素雰囲気中で行われるが、ゲート酸化膜を形成する
場合には膜中の欠陥密度が低減できるという理由から、
ウェット酸化法が用いられる。ウェット酸化法では、酸
素雰囲気中で水素を燃焼させて水を生成し、この水を酸
素と共に半導体ウエハの表面に供給するパイロジェニッ
ク方式が利用されている。The outline of the conventional gate processing process is as follows. First, a semiconductor substrate is thermally oxidized to form a gate oxide film on its surface. Generally, a thermal oxide film is formed in a dry oxygen atmosphere, but when forming a gate oxide film, it is possible to reduce the defect density in the film.
Wet oxidation method is used. In the wet oxidation method, a pyrogenic method is used in which hydrogen is burned in an oxygen atmosphere to generate water and the water is supplied to the surface of the semiconductor wafer together with oxygen.

【０００５】しかし、パイロジェニック方式は、石英製
の水素ガス導入管の先端に取り付けたノズルから噴出す
る水素に点火して燃焼を行うことから、その熱でノズル
が溶けてパーティクルが発生し、これが半導体ウエハの
汚染源となる虞れがあるため、燃焼を伴わない触媒方式
によって水を生成する方法も提案されている。However, in the pyrogenic method, hydrogen ejected from a nozzle attached to the tip of a hydrogen gas introducing pipe made of quartz is ignited and burned, so that the heat melts the nozzle to generate particles, which are generated. Since it may become a pollution source of semiconductor wafers, a method of producing water by a catalytic system without combustion has been proposed.

【０００６】特許文献１（特開平５−１５２２８２号公
報）は、水素ガス導入管の内面をＮｉ（ニッケル）また
はＮｉ含有材料で形成すると共に、水素ガス導入管を加
熱する手段を備えた熱酸化装置を開示している。この熱
酸化装置は、３００℃以上に加熱した水素ガス導入管内
のＮｉ（またはＮｉ含有材料）に水素を接触させて水素
活性種を生じさせ、この水素活性種と酸素（また酸素を
含むガス）とを反応させることにより水を生成する。す
なわち、燃焼を伴わない触媒方式で水を生成するので、
水素導入石英管の先端が溶けてパーティクルを発生する
ことがない。Japanese Unexamined Patent Publication (Kokai) No. 5-1522282 discloses a thermal oxidation in which an inner surface of a hydrogen gas introducing pipe is made of Ni (nickel) or a Ni-containing material and a means for heating the hydrogen gas introducing pipe is provided. A device is disclosed. This thermal oxidizer contacts hydrogen (or a Ni-containing material) in a hydrogen gas introduction pipe heated to 300 ° C. or higher with hydrogen to generate hydrogen active species, and the hydrogen active species and oxygen (also oxygen-containing gas). Water is produced by reacting with. That is, since water is produced by a catalytic system that does not involve combustion,
The tip of the hydrogen-introduced quartz tube does not melt to generate particles.

【０００７】次に、上記のようなウェット酸化法で形成
したゲート酸化膜上にゲート電極材料を堆積した後、フ
ォトレジストをマスクにしたドライエッチングでこのゲ
ート電極材料をパターニングする。その後、フォトレジ
ストをアッシング（灰化）処理で除去し、さらにフッ酸
などのエッチング液を使って、基板表面に残ったドライ
エッチング残渣やアッシング残渣を除去する。Next, after depositing a gate electrode material on the gate oxide film formed by the wet oxidation method as described above, this gate electrode material is patterned by dry etching using a photoresist as a mask. After that, the photoresist is removed by ashing (ashing), and the dry etching residue and the ashing residue left on the substrate surface are removed by using an etching solution such as hydrofluoric acid.

【０００８】上記のウェットエッチングを行うと、ゲー
ト電極の下部以外の領域のゲート酸化膜が削られると同
時に、ゲート電極の側壁端部のゲート酸化膜も等方的に
エッチングされてアンダーカットが生じるため、そのま
まではゲート電極の耐圧が低下するなどの不具合が生じ
る。そこで、アンダーカットされたゲート電極側壁端部
のプロファイルを改善するために、基板をもう一度熱酸
化してその表面に酸化膜を形成する、いわゆるライト酸
化処理を行う。When the above wet etching is carried out, the gate oxide film in the region other than the lower portion of the gate electrode is removed, and at the same time, the gate oxide film at the side wall end portion of the gate electrode is isotropically etched to cause an undercut. As a result, the breakdown voltage of the gate electrode is lowered as it is. Therefore, in order to improve the profile of the undercut gate electrode sidewall end portion, so-called light oxidation treatment is performed in which the substrate is again thermally oxidized to form an oxide film on the surface.

【０００９】ところが、前述したＷやＭｏなどの高融点
金属は、高温酸素雰囲気中では非常に酸化され易い材料
であるため、ポリメタル構造のゲート電極に上記のライ
ト酸化処理を適用すると、高融点金属膜が酸化されてそ
の抵抗値が増加したり、その一部が基板から剥離したり
する。そのため、ポリメタルを使用するゲート加工プロ
セスでは、ライト酸化処理時に高融点金属膜が酸化され
るのを防止する対策が必要となる。However, the refractory metals such as W and Mo described above are materials that are easily oxidized in a high temperature oxygen atmosphere. Therefore, if the above-mentioned light oxidation treatment is applied to the gate electrode of the polymetal structure, the refractory metals are The film is oxidized to increase its resistance value, or a part thereof is peeled off from the substrate. Therefore, in the gate processing process using polymetal, it is necessary to take measures to prevent the refractory metal film from being oxidized during the light oxidation process.

【００１０】特許文献２（特開昭５９−１３２１３６号
公報）は、Ｓｉ（シリコン）基板上にＷ膜またはＭｏ膜
を含むポリメタル構造のゲート電極を形成した後、水蒸
気と水素の混合雰囲気中でライト酸化を行うことによっ
て、Ｗ（Ｍｏ）膜を酸化することなしにＳｉのみを選択
的に酸化する技術を開示している。これは、酸化還元反
応が平衡となる水蒸気／水素分圧比がＷ（Ｍｏ）とＳｉ
とで異なることを利用したもので、この分圧比を、Ｗ
（Ｍｏ）は水蒸気によって酸化されても共存する水素に
よって速やかに還元されるが、Ｓｉは酸化されたままで
残るような範囲内に設定することでＳｉの選択的酸化を
実現している。また、水蒸気と水素の混合雰囲気は、容
器に入れた純水中に水素ガスを供給するバブリング方式
によって生成し、水蒸気／水素分圧比は、純水の温度を
変えることによって制御している。In Japanese Patent Laid-Open No. 59-132136, a gate electrode having a polymetal structure including a W film or a Mo film is formed on a Si (silicon) substrate, and then, in a mixed atmosphere of water vapor and hydrogen. A technique of selectively oxidizing only Si without oxidizing the W (Mo) film by performing light oxidation is disclosed. This is because the steam / hydrogen partial pressure ratio at which the redox reaction is in equilibrium is W (Mo) and Si.
This partial pressure ratio is
Although (Mo) is rapidly reduced by coexisting hydrogen even if it is oxidized by water vapor, Si is selectively oxidized by setting it in such a range that it remains oxidized. A mixed atmosphere of water vapor and hydrogen is generated by a bubbling method in which hydrogen gas is supplied into pure water contained in a container, and the steam / hydrogen partial pressure ratio is controlled by changing the temperature of pure water.

【００１１】特許文献３（特開平３−１１９７６３号公
報）および特許文献４（特開平７−９４７１６号公報）
は、Ｓｉ基板上にゲート酸化膜を介してＴｉＮなどの窒
化金属層とＷなどの金属層とを含むポリメタル構造のゲ
ート電極を形成した後、還元性気体（水素）と酸化性気
体（水蒸気）とを窒素で希釈した雰囲気中でライト酸化
を行う技術を開示している。これらの公報によれば、金
属層を酸化することなしにＳｉのみを選択的に酸化でき
ると共に、水蒸気／水素混合ガスを窒素で希釈すること
によって、窒化金属層からの脱窒素反応が阻止されるの
で、窒化金属層の酸化も同時に防止できるとされてい
る。Patent Document 3 (JP-A-3-119763) and Patent Document 4 (JP-A-7-94716)
After forming a gate electrode having a polymetal structure including a metal nitride layer such as TiN and a metal layer such as W on a Si substrate through a gate oxide film, a reducing gas (hydrogen) and an oxidizing gas (water vapor) are formed. It discloses a technique for performing light oxidation in an atmosphere in which and are diluted with nitrogen. According to these publications, only Si can be selectively oxidized without oxidizing the metal layer, and the denitrification reaction from the metal nitride layer is prevented by diluting the steam / hydrogen mixed gas with nitrogen. Therefore, it is said that the oxidation of the metal nitride layer can be prevented at the same time.

【００１２】[0012]

【特許文献１】特開平５−１５２２８２号公報[Patent Document 1] Japanese Patent Application Laid-Open No. 5-1522282

【００１３】[0013]

【特許文献２】特開昭５９−１３２１３６号公報[Patent Document 2] JP-A-59-132136

【００１４】[0014]

【特許文献３】特開平３−１１９７６３号公報[Patent Document 3] Japanese Patent Laid-Open No. 3-119763

【００１５】[0015]

【特許文献４】特開平７−９４７１６号公報[Patent Document 4] Japanese Patent Laid-Open No. 7-94716

【００１６】[0016]

【発明が解決しようとする課題】上記のように、ポリメ
タル構造のゲート電極を形成するプロセスでは、所定の
分圧比を有する水蒸気／水素混合ガス中でライト酸化を
行うことが、ゲート酸化膜の耐圧改善と金属膜の酸化防
止を図る有効な手段となる。As described above, in the process of forming a gate electrode having a polymetal structure, it is necessary to perform light oxidation in a water vapor / hydrogen mixed gas having a predetermined partial pressure ratio because the gate oxide film has a withstand voltage. It is an effective means for improving and preventing the oxidation of the metal film.

【００１７】しかし、水蒸気／水素混合ガスを生成する
方法として提案されている従来のバブリング方式は、容
器内に汲み置いた純水中に水素ガスを供給して水蒸気／
水素混合ガスを生成するため、この純水中に混入した異
物が水蒸気／水素混合ガスと共に酸化炉に送られて半導
体ウエハを汚染する虞れがある。However, in the conventional bubbling method proposed as a method for producing a steam / hydrogen mixed gas, hydrogen gas is supplied into pure water pumped in a container to supply steam / hydrogen.
Since the hydrogen mixed gas is generated, the foreign matter mixed in the pure water may be sent to the oxidation furnace together with the steam / hydrogen mixed gas to contaminate the semiconductor wafer.

【００１８】また、バブリング方式では、純水の温度を
変えることによって水蒸気／水素分圧比を制御するの
で、（１）分圧比が変動し易く、最適の分圧比を精度良
く実現することが困難である、（２）水蒸気濃度の制御
範囲が数％〜十数％程度と狭く、ppm オーダの水蒸気濃
度を実現することが困難である、といった問題がある。Further, in the bubbling method, since the steam / hydrogen partial pressure ratio is controlled by changing the temperature of pure water, (1) the partial pressure ratio tends to fluctuate, and it is difficult to accurately realize the optimum partial pressure ratio. However, (2) there is a problem that the control range of the water vapor concentration is as narrow as several percent to several tens of percent, and it is difficult to realize the water vapor concentration on the order of ppm.

【００１９】後述するように、水蒸気／水素混合ガスを
使ったＳｉや金属の酸化還元反応は、水蒸気濃度が高い
ほど酸化反応が進み易い。そのため、バブリング方式で
生成した水蒸気／水素混合ガスのように、比較的高い水
蒸気濃度下でＳｉを酸化すると、酸化速度が大きいため
に極めて短時間で酸化膜が成長してしまう。しかし、ゲ
ート長が0.２５μｍ以下の微細なＭＯＳＦＥＴは、素子
の電気特性を維持するためにゲート酸化膜を５nm以下の
極めて薄い膜厚で形成することが要求される。従って、
バブリング方式で生成した蒸気／水素混合気体を使用し
たのでは、このような極薄のゲート酸化膜を均一に制御
性良く形成することは困難である。また、酸化膜の成長
速度を下げるために、低温（例えば８００℃以下）で酸
化を行うと、品質の良いゲート酸化膜が得られない。As will be described later, in the redox reaction of Si or metal using a steam / hydrogen mixed gas, the higher the water vapor concentration, the easier the oxidation reaction proceeds. Therefore, when Si is oxidized under a relatively high water vapor concentration like a water vapor / hydrogen mixed gas generated by the bubbling method, an oxide film grows in an extremely short time because of a high oxidation rate. However, in a fine MOSFET having a gate length of 0.25 μm or less, it is required to form a gate oxide film with an extremely thin film thickness of 5 nm or less in order to maintain the electrical characteristics of the device. Therefore,
If a vapor / hydrogen mixed gas generated by the bubbling method is used, it is difficult to uniformly form such an ultrathin gate oxide film with good controllability. Further, if the oxidation is performed at a low temperature (for example, 800 ° C. or lower) in order to reduce the growth rate of the oxide film, a high quality gate oxide film cannot be obtained.

【００２０】本発明の目的は、ポリメタルを使用するゲ
ート加工プロセスにおいて、ゲート電極をパターニング
した後のライト酸化処理時に金属膜が酸化されるのを防
止すると共に、ゲート電極の側壁端部における酸化膜形
成の再現性および酸化膜厚の均一性を制御可能とする技
術を提供することにある。An object of the present invention is to prevent the metal film from being oxidized during the light oxidation process after patterning the gate electrode in the gate processing process using polymetal, and to prevent the oxide film at the side wall end portion of the gate electrode. It is an object of the present invention to provide a technique capable of controlling reproducibility of formation and uniformity of oxide film thickness.

【００２１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【００２２】[0022]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.

【００２３】本発明の半導体集積回路装置の製造方法
は、以下の工程を含んでいる。 （ａ）ウエハのシリコン表面上に形成された酸化シリコ
ン膜を含むゲート絶縁膜上にシリコン膜を形成する工
程、（ｂ）前記シリコン膜上に、窒化タングステンから
なるバリア層を介してタングステンまたはモリブデンか
らなる高融点金属膜を形成する工程、（ｃ）前記シリコ
ン膜および前記高融点金属膜をパターニングすることに
よって、ゲート電極を形成する工程、（ｄ）前記（ｃ）
工程の後、水素と、触媒作用によって水素および酸素か
ら生成した水蒸気とを含み、かつ実質的に水素ラジカル
を含まず、前記水蒸気の分圧が前記水素の分圧よりも低
いガス雰囲気中で、前記高融点金属膜を酸化することな
く、前記シリコン膜を熱酸化する工程。The method of manufacturing the semiconductor integrated circuit device of the present invention includes the following steps. (A) a step of forming a silicon film on a gate insulating film including a silicon oxide film formed on a silicon surface of a wafer; (b) tungsten or molybdenum on the silicon film via a barrier layer made of tungsten nitride. And (c) forming a gate electrode by patterning the silicon film and the refractory metal film, (d) the step (c)
After the step, in a gas atmosphere containing hydrogen and water vapor generated from hydrogen and oxygen by a catalytic action, and substantially free of hydrogen radicals, the partial pressure of the water vapor being lower than the partial pressure of the hydrogen, A step of thermally oxidizing the silicon film without oxidizing the refractory metal film.

【００２４】本願の上記した発明以外の発明の概要は、
次の通りである。 （１）本発明の半導体集積回路装置の製造方法は、半導
体基板の主面に形成されたゲート酸化膜上に少なくとも
金属膜を含む導電膜を堆積した後、前記導電膜をパター
ニングしてＭＯＳＦＥＴのゲート電極を形成する工程
と、触媒作用によって水素と酸素とから生成した水蒸気
を含む水素ガスを所定の温度に加熱された前記半導体基
板の主面またはその近傍に供給し、前記半導体基板の主
面を選択的に酸化することによって、前記ゲート電極の
側壁端部のプロファイルを改善する工程とを含んでい
る。 （２）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＷ膜またはＴｉ膜を含んでいる。 （３）本発明の半導体集積回路装置の製造方法は、前記
水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金
属膜が還元され、前記半導体基板の主面が酸化される範
囲内に設定する。 （４）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＴｉ膜を含み、前記Ｔｉ膜の酸化に
よる前記ゲート電極の劣化が最小となるような低濃度の
水蒸気を含む水素ガスを用いて前記半導体基板の主面を
選択的に酸化する。 （５）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＷ膜を含み、酸化速度と酸化膜厚と
が制御可能となるような低濃度の水蒸気を含む水素ガス
を用いて前記半導体基板の主面を選択的に酸化する。 （６）本発明の半導体集積回路装置の製造方法は、半導
体基板の主面に形成された膜厚が５nm以下のゲート酸化
膜上に少なくとも金属膜を含む導電膜を堆積した後、前
記導電膜をパターニングしてＭＯＳＦＥＴのゲート電極
を形成する工程と、触媒作用によって水素と酸素とから
生成され、かつ酸化膜形成の再現性および酸化膜厚の均
一性が制御可能となるような低濃度の水蒸気を含む水素
ガスを所定の温度に加熱された前記半導体基板の主面ま
たはその近傍に供給し、前記半導体基板の主面を選択的
に酸化することによって、前記ゲート電極の側壁端部の
プロファイルを改善する工程とを含んでいる。 （７）本発明の半導体集積回路装置の製造方法は、以下
の工程（ａ）〜（ｄ）を含んでいる。 （ａ）半導体基板を熱酸化してその主面にゲート酸化膜
を形成した後、前記ゲート酸化膜上に少なくとも金属膜
を含む導電膜を堆積する工程、（ｂ）フォトレジスト膜
をマスクにしたドライエッチングで前記導電膜をパター
ニングすることにより、ＭＯＳＦＥＴのゲート電極を形
成する工程、（ｃ）前記フォトレジスト膜を除去した
後、前記半導体基板の主面をウェットエッチングする工
程、（ｄ）触媒作用によって水素と酸素とから生成した
水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金
属膜が還元され、前記半導体基板の主面が酸化されるよ
うな範囲内に設定し、前記水蒸気を含む水素ガスを所定
の温度に加熱された前記半導体基板の主面またはその近
傍に供給して前記半導体基板の主面を選択的に酸化する
ことにより、前記ウェットエッチングによって損なわれ
た前記ゲート電極の側壁端部のプロファイルを改善する
工程。 （８）本発明の半導体集積回路装置の製造方法は、前記
導電膜が、多結晶シリコン膜と、前記多結晶シリコン膜
の上部に堆積した窒化金属膜と、前記窒化金属膜の上部
に堆積した金属膜とからなる。 （９）本発明の半導体集積回路装置の製造方法は、前記
窒化金属膜がＷＮまたはＴｉＮからなり、前記金属膜が
Ｗ、ＭｏまたはＴｉからなる。 （１０）本発明の半導体集積回路装置の製造方法は、前
記ゲート電極のゲート長が0.２５μｍ以下である。 （１１）本発明の半導体集積回路装置の製造方法は、前
記ゲート電極がＤＲＡＭのメモリセルを構成するメモリ
セル選択用ＭＩＳＦＥＴのゲート電極である。 （１２）本発明の半導体集積回路装置の製造方法は、前
記半導体基板の加熱温度が８００〜９００℃である。 （１３）本発明の半導体集積回路装置の製造方法は、前
記半導体基板の主面の選択的酸化を枚葉処理で行う。 （１４）本発明の半導体集積回路装置の製造方法は、前
記半導体基板の主面の選択的酸化をバッチ処理で行う。The outline of the invention other than the above-mentioned invention of the present application is as follows.
It is as follows. (1) In the method for manufacturing a semiconductor integrated circuit device of the present invention, a conductive film containing at least a metal film is deposited on a gate oxide film formed on a main surface of a semiconductor substrate, and then the conductive film is patterned to form a MOSFET. A step of forming a gate electrode, and supplying hydrogen gas containing water vapor generated from hydrogen and oxygen by a catalytic action to the main surface of the semiconductor substrate heated to a predetermined temperature or the vicinity thereof, and the main surface of the semiconductor substrate Selectively improving the profile of the sidewall end portion of the gate electrode. (2) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the conductive film contains at least a W film or a Ti film. (3) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the steam / hydrogen partial pressure ratio of the hydrogen gas containing the steam is set within a range in which the metal film is reduced and the main surface of the semiconductor substrate is oxidized. To do. (4) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, the conductive film contains at least a Ti film, and hydrogen gas contains a low concentration of water vapor so that deterioration of the gate electrode due to oxidation of the Ti film is minimized. Is used to selectively oxidize the main surface of the semiconductor substrate. (5) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, the conductive film includes at least a W film, and hydrogen gas containing a low concentration of water vapor is used so that the oxidation rate and the oxide film thickness can be controlled. The main surface of the semiconductor substrate is selectively oxidized. (6) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the conductive film including at least a metal film is deposited on the gate oxide film having a film thickness of 5 nm or less formed on the main surface of the semiconductor substrate, and then the conductive film is formed. And a low-concentration water vapor that is generated from hydrogen and oxygen by a catalytic action and that can control the reproducibility of oxide film formation and the uniformity of oxide film thickness. Is supplied to or near the main surface of the semiconductor substrate heated to a predetermined temperature, and the main surface of the semiconductor substrate is selectively oxidized to change the profile of the side wall end portion of the gate electrode. And the process of improving. (7) The method for manufacturing a semiconductor integrated circuit device of the present invention includes the following steps (a) to (d). (A) A step of thermally oxidizing a semiconductor substrate to form a gate oxide film on its main surface, and then depositing a conductive film containing at least a metal film on the gate oxide film, (b) using a photoresist film as a mask Forming a gate electrode of a MOSFET by patterning the conductive film by dry etching; (c) removing the photoresist film and then wet etching the main surface of the semiconductor substrate; (d) catalytic action The steam / hydrogen partial pressure ratio of hydrogen gas containing steam generated from hydrogen and oxygen is set within a range such that the metal film is reduced and the main surface of the semiconductor substrate is oxidized, and the steam is included. The hydrogen gas is supplied to or near the main surface of the semiconductor substrate heated to a predetermined temperature to selectively oxidize the main surface of the semiconductor substrate, whereby Process to improve the profile of the side wall end part of the gate electrode impaired by Tsu preparative etching. (8) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the conductive film is deposited on the polycrystalline silicon film, the metal nitride film deposited on the polycrystalline silicon film, and the metal nitride film. It consists of a metal film. (9) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the metal nitride film is made of WN or TiN, and the metal film is made of W, Mo or Ti. (10) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the gate length of the gate electrode is 0.25 μm or less. (11) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the gate electrode is a gate electrode of a memory cell selecting MISFET which constitutes a memory cell of a DRAM. (12) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the heating temperature of the semiconductor substrate is 800 to 900 ° C. (13) In the method for manufacturing a semiconductor integrated circuit device of the present invention, selective oxidation of the main surface of the semiconductor substrate is performed by single-wafer processing. (14) In the method for manufacturing a semiconductor integrated circuit device of the present invention, selective oxidation of the main surface of the semiconductor substrate is performed by batch processing.

【００２５】[0025]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. In all the drawings for explaining the embodiments, members having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.

【００２６】図１は、本実施の形態のＤＲＡＭの等価回
路図である。図示のように、このＤＲＡＭのメモリアレ
イ（ＭＡＲＹ）は、マトリクス状に配置された複数のワ
ード線ＷＬ（ＷＬn-1、ＷＬn、ＷＬn+1…）および複数
のビット線ＢＬと、それらの交点に配置された複数のメ
モリセル（ＭＣ）とを備えている。１ビットの情報を記
憶する１個のメモリセルは、１個の情報蓄積用容量素子
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されており、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄
積用容量素子Ｃと電気的に接続され、他方はビット線Ｂ
Ｌと電気的に接続されている。ワード線ＷＬは、その一
端がワードドライバＷＤに接続され、ビット線ＢＬは、
その一端がセンスアンプＳＡに接続されている。FIG. 1 is an equivalent circuit diagram of the DRAM of this embodiment. As shown in the figure, the memory array (MARY) of this DRAM has a plurality of word lines WL (WLn-1, WLn, WLn + 1 ...) Arranged in a matrix and a plurality of bit lines BL at their intersections. And a plurality of arranged memory cells (MC). One memory cell for storing 1-bit information is one information storage capacitive element C and one memory cell selection M connected in series with it.
One of the source and the drain of the memory cell selection MISFET Qs is electrically connected to the information storage capacitive element C, and the other is a bit line B.
It is electrically connected to L. One end of the word line WL is connected to the word driver WD, and the bit line BL is
One end thereof is connected to the sense amplifier SA.

【００２７】以下、本実施の形態のＤＲＡＭの製造方法
を図２〜図２４を用いて説明する。図２〜図８および図
１４〜図２４は、メモリアレイ（ＭＡＲＹ）と周辺回路
（例えばセンスアンプＳＡ）の各一部を示す半導体基板
の断面図、図９および図１０は、ライト酸化処理に使用
する枚葉式酸化炉の概略図、図１１は、枚葉式酸化炉の
チャンバに接続された触媒方式の水蒸気／水素混合ガス
生成装置の概略図、図１２は、水蒸気／水素混合ガスを
使った酸化還元反応の平衡蒸気圧比の温度依存性を示す
グラフ、図１３は、枚葉式酸化炉を使ったライト酸化プ
ロセスのシーケンスを示す図である。なお、以下の説明
において示される膜厚などの数値は例示的なものであっ
て、本発明を限定するためのものではない。A method of manufacturing the DRAM of this embodiment will be described below with reference to FIGS. 2 to 8 and 14 to 24 are cross-sectional views of the semiconductor substrate showing respective parts of the memory array (MARY) and peripheral circuits (for example, the sense amplifier SA), and FIGS. FIG. 11 is a schematic view of a single-wafer oxidation furnace used, FIG. 11 is a schematic view of a catalytic steam / hydrogen mixed gas generator connected to a chamber of a single-wafer oxidation furnace, and FIG. FIG. 13 is a graph showing the temperature dependence of the equilibrium vapor pressure ratio of the redox reaction used, and FIG. 13 is a diagram showing the sequence of the light oxidation process using a single-wafer oxidation furnace. It should be noted that the numerical values such as the film thickness shown in the following description are merely examples and are not intended to limit the present invention.

【００２８】まず、図２に示すように、比抵抗が１０Ω
cm程度の単結晶シリコンからなる半導体基板１を熱処理
してその主面に膜厚１０nm程度の薄い酸化シリコン膜２
（パッド酸化膜）を形成し、次いでこの酸化シリコン膜
２上に膜厚１００nm程度の窒化シリコン膜３をＣＶＤ(C
hemical Vapor Deposition)法で堆積した後、フォトレ
ジスト膜をマスクにしたエッチングで素子分離領域の窒
化シリコン膜３を除去する。酸化シリコン膜２は、後の
工程で素子分離溝の内部に埋め込まれる酸化シリコン膜
をシンタリング（焼き締め）するときなどに基板に加わ
るストレスを緩和する目的で形成される。窒化シリコン
膜３は酸化されにくい性質を持つので、その下部（活性
領域）の基板表面の酸化を防止するマスクとして利用さ
れる。First, as shown in FIG. 2, the specific resistance is 10Ω.
A semiconductor substrate 1 made of single crystal silicon having a thickness of about cm is heat-treated to form a thin silicon oxide film 2 having a thickness of about 10 nm on its main surface.
(Pad oxide film) is formed, and then a silicon nitride film 3 having a film thickness of about 100 nm is formed on the silicon oxide film 2 by CVD (C
After the deposition by the chemical vapor deposition method, the silicon nitride film 3 in the element isolation region is removed by etching using the photoresist film as a mask. The silicon oxide film 2 is formed for the purpose of relieving stress applied to the substrate when sintering (baking) the silicon oxide film embedded in the element isolation trench in a later step. Since the silicon nitride film 3 has a property of being hard to be oxidized, it is used as a mask for preventing the oxidation of the substrate surface below it (active region).

【００２９】次に、図３に示すように、窒化シリコン膜
３をマスクにして酸化シリコン膜２と半導体基板１とを
ドライエッチングすることにより、素子分離領域の半導
体基板１に深さ３００〜４００nm程度の溝４ａを形成す
る。Next, as shown in FIG. 3, the silicon oxide film 2 and the semiconductor substrate 1 are dry-etched by using the silicon nitride film 3 as a mask, and the semiconductor substrate 1 in the element isolation region has a depth of 300 to 400 nm. A groove 4a of a certain degree is formed.

【００３０】次に、図４に示すように、前記エッチング
で溝４ａの内壁に生じたダメージ層を除去するために、
半導体基板１を熱処理して溝４ａの内壁に膜厚１０nm程
度の酸化シリコン膜５を形成した後、半導体基板１上に
ＣＶＤ法で酸化シリコン膜６を堆積し、次いで酸化シリ
コン膜６の膜質を改善するために、半導体基板１を熱処
理して酸化シリコン膜６をデンシファイ（焼締め）す
る。その後、窒化シリコン膜３をストッパに用いた化学
的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法
で酸化シリコン膜６を研磨して溝４ａの内部に残すこと
により、素子分離溝４を形成する。Next, as shown in FIG. 4, in order to remove the damage layer formed on the inner wall of the groove 4a by the etching,
After heat-treating the semiconductor substrate 1 to form a silicon oxide film 5 with a film thickness of about 10 nm on the inner wall of the groove 4a, a silicon oxide film 6 is deposited on the semiconductor substrate 1 by the CVD method, and then the film quality of the silicon oxide film 6 is changed. For improvement, the semiconductor substrate 1 is heat-treated to densify the silicon oxide film 6. After that, the silicon oxide film 6 is polished by the chemical mechanical polishing (CMP) method using the silicon nitride film 3 as a stopper and left inside the groove 4a to form the element isolation groove 4.

【００３１】次に、熱リン酸を用いたウェットエッチン
グで半導体基板１上に残った窒化シリコン膜３を除去し
た後、図５に示すように、半導体基板１のメモリセルを
形成する領域（メモリアレイ）と周辺回路の一部（ｎチ
ャネル型ＭＩＳＦＥＴＱｎ）を形成する領域にＢ（ホウ
素）をイオン打ち込みしてｐ型ウエル７を形成し、周辺
回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐ）を形
成する領域にＰ（リン）をイオン打ち込みしてｎ型ウエ
ル８を形成する。Next, after the silicon nitride film 3 remaining on the semiconductor substrate 1 is removed by wet etching using hot phosphoric acid, as shown in FIG. The p-type well 7 is formed by ion-implanting B (boron) in the region where the array) and a part of the peripheral circuit (n-channel type MISFETQn) are formed, and another part of the peripheral circuit (p-channel type MISFETQp) is formed. P (phosphorus) is ion-implanted in the region to be formed to form the n-type well 8.

【００３２】次に、図６に示すように、ｐ型ウエル７お
よびｎ型ウエル８の各表面の酸化シリコン膜２をＨＦ
（フッ酸）系の洗浄液を使って除去した後、半導体基板
１をウェット酸化してｐ型ウエル７およびｎ型ウエル８
の各表面に膜厚５nm程度の清浄なゲート酸化膜９を形成
する。Next, as shown in FIG. 6, the silicon oxide film 2 on each surface of the p-type well 7 and the n-type well 8 is subjected to HF.
After removing with a (hydrofluoric acid) -based cleaning liquid, the semiconductor substrate 1 is wet-oxidized to form the p-type well 7 and the n-type well 8.
A clean gate oxide film 9 having a film thickness of about 5 nm is formed on each surface of the.

【００３３】特に限定はされないが、上記ゲート酸化膜
９を形成した後、半導体基板１をＮＯ（酸化窒素）ある
いはＮ２Ｏ（亜酸化窒素）雰囲気中で熱処理することに
よって、ゲート酸化膜９と半導体基板１との界面に窒素
を偏析させる酸窒化処理を行ってもよい。ゲート酸化膜
９が５nm程度まで薄くなると、半導体基板１との熱膨張
係数差に起因して両者の界面に生じる歪みが顕在化し、
ホットキャリアの発生を誘発する。半導体基板１との界
面に偏析した窒素はこの歪みを緩和するので、上記の酸
窒化処理は、極薄ゲート酸化膜９の信頼性を向上でき
る。Although not particularly limited, after the gate oxide film 9 is formed, the semiconductor substrate 1 is heat-treated in an NO (nitrogen oxide) or N 2 O (nitrous oxide) atmosphere to form the gate oxide film 9 and the semiconductor substrate. Oxynitriding treatment for segregating nitrogen may be performed at the interface with 1. When the gate oxide film 9 is thinned to about 5 nm, the strain generated at the interface between the two becomes apparent due to the difference in thermal expansion coefficient from the semiconductor substrate 1,
Induces the generation of hot carriers. Nitrogen segregated at the interface with the semiconductor substrate 1 alleviates this strain, so the above oxynitriding treatment can improve the reliability of the ultrathin gate oxide film 9.

【００３４】次に、図７に示すように、ゲート酸化膜９
の上部にゲート長が０．２５μｍ程度のゲート電極１４
Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを
形成する。ゲート電極１４Ａ（ワード線ＷＬ）およびゲ
ート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などのｎ
型不純物がドープされた膜厚７０nm程度の多結晶シリコ
ン膜１０を半導体基板１上にＣＶＤ法で堆積し、次いで
その上部に膜厚３０nm程度のＷＮ膜１１と膜厚１００nm
程度のＷ膜１２とをスパッタリング法で堆積し、さらに
その上部に膜厚１５０nm程度の窒化シリコン膜１３をＣ
ＶＤ法で堆積した後、フォトレジストをマスクにしてこ
れらの膜をパターニングすることにより形成する。Next, as shown in FIG. 7, the gate oxide film 9 is formed.
On top of the gate electrode 14 with a gate length of about 0.25 μm
A (word line WL) and gate electrodes 14B and 14C are formed. The gate electrode 14A (word line WL) and the gate electrodes 14B and 14C are, for example, n such as P (phosphorus).
A polycrystalline silicon film 10 having a film thickness of about 70 nm doped with type impurities is deposited on the semiconductor substrate 1 by a CVD method, and then a WN film 11 having a film thickness of about 30 nm and a film thickness of 100 nm are formed on the polycrystalline silicon film 10.
And a W film 12 having a thickness of about 150 nm are deposited on the W film 12 by a sputtering method.
After deposition by the VD method, these films are formed by patterning these films using a photoresist as a mask.

【００３５】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２Ω／□程度にまで低減できるので、ワード線遅
延を低減することができる。また、ゲート電極１４（ワ
ード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード
線遅延を低減できるので、メモリセルの上部に形成され
る配線層の数を１層減らすことができる。When a part of the gate electrode 14A (word line WL) is made of a low resistance metal (W), the sheet resistance thereof can be reduced to about 2Ω / □, so that the word line delay is reduced. You can Further, since the word line delay can be reduced without lining the gate electrode 14 (word line WL) with Al wiring or the like, the number of wiring layers formed above the memory cell can be reduced by one layer.

【００３６】その後、フォトレジストをアッシング（灰
化）処理で除去し、さらにフッ酸などのエッチング液を
使って、半導体基板１の表面に残ったドライエッチング
残渣やアッシング残渣を除去する。このウェットエッチ
ングを行うと、図８に示すように、ゲート電極１４Ａ
（ワード線ＷＬ）および図示しないゲート電極１４Ｂ、
１４Ｃの下部以外の領域のゲート酸化膜９が削られると
同時に、ゲート側壁下部のゲート酸化膜９も等方的にエ
ッチングされてアンダーカットが生じるため、そのまま
ではゲート酸化膜９の耐圧が低下するなどの不具合が生
じる。そこで、削れたゲート酸化膜９を再生するため
に、以下のような方法で再酸化（ライト酸化）処理を行
う。After that, the photoresist is removed by ashing (ashing), and the dry etching residue and ashing residue left on the surface of the semiconductor substrate 1 are removed by using an etching solution such as hydrofluoric acid. When this wet etching is performed, as shown in FIG.
(Word line WL) and a gate electrode 14B (not shown),
At the same time that the gate oxide film 9 in the region other than the lower portion of 14C is removed, the gate oxide film 9 under the gate sidewall is isotropically etched and undercut occurs, so that the breakdown voltage of the gate oxide film 9 is lowered as it is. Such problems occur. Therefore, in order to regenerate the scraped gate oxide film 9, reoxidation (light oxidation) treatment is performed by the following method.

【００３７】図９（ａ）は、ライト酸化処理に使用する
枚葉式酸化炉の具体的な構成の一例を示す概略平面図、
図９（ｂ）は、図９（ａ）のＢ−Ｂ’線に沿った断面図
である。FIG. 9 (a) is a schematic plan view showing an example of a specific structure of a single-wafer oxidation furnace used for light oxidation treatment,
FIG. 9B is a sectional view taken along the line BB ′ of FIG.

【００３８】この枚葉式酸化炉１００は、多重壁石英管
で構成されたチャンバ１０１を備えており、その上部お
よび下部には半導体ウエハ１Ａを加熱するヒータ１０２
ａ、１０２ｂが設置されている。チャンバ１０１の内部
には、このヒータ１０２ａ、１０２ｂから供給される熱
を半導体ウエハ１Ａの全面に均等に分散させる円盤状の
均熱リング１０３が収容され、その上部に半導体ウエハ
１Ａを水平に保持するサセプタ１０４が載置されてい
る。均熱リング１０３は、石英あるいはＳｉＣ（シリコ
ンカーバイド）などの耐熱材料で構成され、チャンバ１
０１の壁面から延びる支持アーム１０５によって支持さ
れている。均熱リング１０３の近傍には、サセプタ１０
４に保持された半導体ウエハ１Ａの温度を測定する熱電
対１０６が設置されている。半導体ウエハ１Ａの加熱
は、ヒータ１０２ａ、１０２ｂによる加熱方式の他、例
えば図１０に示すようなランプ１０７による加熱方式を
採用してもよい。The single-wafer oxidation furnace 100 is provided with a chamber 101 composed of a multi-wall quartz tube, and a heater 102 for heating the semiconductor wafer 1A is provided at the upper and lower parts thereof.
a and 102b are installed. Inside the chamber 101, there is housed a disc-shaped heat equalizing ring 103 that evenly disperses the heat supplied from the heaters 102a and 102b over the entire surface of the semiconductor wafer 1A, and the semiconductor wafer 1A is held horizontally above it. A susceptor 104 is placed. The soaking ring 103 is made of a heat resistant material such as quartz or SiC (silicon carbide),
01 is supported by a support arm 105 extending from the wall surface. The susceptor 10 is provided near the soaking ring 103.
A thermocouple 106 for measuring the temperature of the semiconductor wafer 1A held by the No. 4 is installed. The semiconductor wafer 1A may be heated by a heater 107a, 102b or a lamp 107 as shown in FIG.

【００３９】チャンバ１０１の壁面の一部には、チャン
バ１０１内に水蒸気／水素混合ガスとパージガスとを導
入するためのガス導入管１０８の一端が接続されてい
る。このガス導入管１０８の他端には、後述する触媒方
式のガス生成装置が接続されている。ガス導入管１０８
の近傍には、多数の貫通孔１０９を備えた隔壁１１０が
設けられており、チャンバ１０１内に導入された気体
は、この隔壁１１０の貫通孔１０９を通過してチャンバ
１０１内に均等に行き渡る。チャンバ１０１の壁面の他
の一部には、チャンバ１０１内に導入された上記ガスを
排出するための排気管１１１の一端が接続されている。One end of a gas introducing pipe 108 for introducing the steam / hydrogen mixed gas and the purge gas into the chamber 101 is connected to a part of the wall surface of the chamber 101. To the other end of the gas introduction pipe 108, a catalyst-type gas generator described later is connected. Gas introduction pipe 108
A partition 110 having a large number of through holes 109 is provided in the vicinity of, and the gas introduced into the chamber 101 passes through the through holes 109 of the partition 110 and spreads evenly into the chamber 101. One end of an exhaust pipe 111 for exhausting the gas introduced into the chamber 101 is connected to another part of the wall surface of the chamber 101.

【００４０】図１１は、上記枚葉式酸化炉１００のチャ
ンバ１０１に接続された触媒方式の水蒸気／水素混合ガ
ス生成装置を示す概略図である。このガス生成装置１４
０は、耐熱耐食性合金（例えば商品名「ハステロイ(Has
telloy)」として知られるＮｉ合金など）で構成された
反応器１４１を備えており、その内部にはＰｔ（プラチ
ナ）、Ｎｉ（ニッケル）あるいはＰｄ（パラジウム）な
どの触媒金属からなるコイル１４２とこのコイル１４２
を加熱するヒータ１４３とが収容されている。FIG. 11 is a schematic view showing a catalytic steam / hydrogen mixed gas generator connected to the chamber 101 of the single-wafer oxidation furnace 100. This gas generator 14
0 is a heat-resistant and corrosion-resistant alloy (for example, trade name "Hastelloy
a reactor 141 composed of a Ni alloy known as "tellery)", inside which a coil 142 made of a catalytic metal such as Pt (platinum), Ni (nickel) or Pd (palladium) and Coil 142
And a heater 143 for heating.

【００４１】上記反応器１４１には、水素および酸素か
らなるプロセスガスと、窒素あるいはＡｒ（アルゴン）
などの不活性ガスからなるパージガスとがガス貯留槽１
４４ａ、１４４ｂ、１４４ｃから配管１４５を通じて導
入される。ガス貯留槽１４４ａ、１４４ｂ、１４４ｃと
配管１４５の間には、ガスの量を調節するマスフローコ
ントローラ１４６ａ、１４６ｂ、１４６ｃと、ガスの流
路を開閉する開閉バルブ１４７ａ、１４７ｂ、１４７ｃ
とが設置され、反応器１４１内に導入されるガスの量お
よび成分比がこれらによって精密に制御される。In the reactor 141, a process gas composed of hydrogen and oxygen, and nitrogen or Ar (argon)
Purging gas consisting of inert gas such as gas storage tank 1
It is introduced from 44a, 144b, 144c through a pipe 145. Between the gas storage tanks 144a, 144b, 144c and the pipe 145, mass flow controllers 146a, 146b, 146c for adjusting the amount of gas, and open / close valves 147a, 147b, 147c for opening / closing the gas passages.
Are installed, and the amount and composition ratio of the gas introduced into the reactor 141 are precisely controlled by them.

【００４２】反応器１４１内に導入されたプロセスガス
（水素および酸素）は、３５０〜４５０℃程度に加熱さ
れたコイル１４２に接触して励起され、水素分子からは
水素ラジカルが生成し（Ｈ２→２Ｈ*）、酸素分子から
は酸素ラジカルが生成する（Ｏ２→２Ｏ*）。これら２
種のラジカルは化学的に極めて活性であるために、速や
かに反応して水を生成する（２Ｈ*＋Ｏ*→Ｈ２ Ｏ）。
そこで、水（水蒸気）が生成するモル比（水素：酸素＝
２：１）よりも過剰の水素を含んだプロセスガスを反応
器１４１内に導入することにより、水蒸気／水素混合ガ
スが生成する。この混合ガスは、前記ガス導入管１０８
を通って枚葉式酸化炉１００のチャンバ１０１に導入さ
れる。The process gas (hydrogen and oxygen) introduced into the reactor 141 is excited by coming into contact with the coil 142 heated to about 350 to 450 ° C., and hydrogen radicals are generated from hydrogen molecules (H2 → 2H *), oxygen radicals are generated from oxygen molecules (O2 → 2O *). These two
The radicals of the species are chemically very active and therefore react rapidly to produce water (2H * + O * → H2O).
Therefore, the molar ratio of water (water vapor) (hydrogen: oxygen =
By introducing a process gas containing hydrogen in excess of 2: 1) into the reactor 141, a steam / hydrogen mixed gas is produced. This mixed gas is used as the gas introduction pipe 108.
And is introduced into the chamber 101 of the single-wafer oxidation furnace 100.

【００４３】上記のような触媒方式のガス生成装置１４
０は、水の生成に関与する水素と酸素の量およびそれら
の比率を高精度に制御できるので、チャンバ１０１に導
入される水蒸気／水素混合ガス中の水蒸気濃度をppm オ
ーダの極低濃度から数１０％程度の高濃度まで広範囲
に、かつ高精度に制御することができる。また、反応器
１４１にプロセスガスを導入すると瞬時に水が生成され
るので、所望する水蒸気濃度の水蒸気／水素混合ガスが
リアルタイムで得られる。またこれにより、異物の混入
も最小限に抑えられるので、クリーンな水蒸気／水素混
合ガスをチャンバ１０１に導入することができる。な
お、反応器１４１内の触媒金属は、水素および酸素をラ
ジカル化できるものであれば前述した金属に限定されな
い。また、触媒金属はコイル状に加工して使用する他、
例えば中空の管あるいは細かい繊維フィルタなどに加工
し、その内部にプロセスガスを通してもよい。The catalytic gas generator 14 as described above
Since 0 can control the amounts of hydrogen and oxygen involved in the generation of water and the ratio thereof with high precision, the water vapor concentration in the water vapor / hydrogen mixed gas introduced into the chamber 101 can be reduced from an extremely low concentration on the order of ppm to a few. It is possible to control in a wide range up to a high concentration of about 10% and with high accuracy. Further, when the process gas is introduced into the reactor 141, water is instantly generated, so that a steam / hydrogen mixed gas having a desired steam concentration can be obtained in real time. Further, as a result, contamination of foreign matter can be suppressed to a minimum, so that a clean water vapor / hydrogen mixed gas can be introduced into the chamber 101. The catalytic metal in the reactor 141 is not limited to the above-mentioned metals as long as it can radicalize hydrogen and oxygen. In addition, the catalytic metal is processed into a coil and used.
For example, it may be processed into a hollow tube or a fine fiber filter, and the process gas may be passed through the inside thereof.

【００４４】図１２は、水蒸気／水素混合ガスを使った
酸化還元反応の平衡蒸気圧比（ＰH2O／ＰH2）の温度依
存性を示すグラフであり、図中の曲線（ａ）〜（ｅ）
は、それぞれＷ、Ｍｏ、Ｔａ（タンタル）、Ｓｉ、Ｔｉ
の平衡蒸気圧比を示している。FIG. 12 is a graph showing the temperature dependence of the equilibrium vapor pressure ratio (PH2O / PH2) of the redox reaction using a steam / hydrogen mixed gas, and the curves (a) to (e) in the figure.
Are W, Mo, Ta (tantalum), Si and Ti, respectively.
Shows the equilibrium vapor pressure ratio of.

【００４５】図示のように、枚葉式酸化炉１００のチャ
ンバ１０１に導入する水蒸気／水素混合ガスの水蒸気／
水素分圧比を曲線（ａ）と曲線（ｄ）とに挟まれた領域
の範囲内に設定することにより、ゲート電極１４Ａ（ワ
ード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの一部を
構成するＷ膜１２およびバリア層であるＷＮ膜１１を酸
化することなしに、Ｓｉのみを選択的に酸化することが
できる。また図示のように、金属（Ｗ、Ｍｏ、Ｔａ、Ｔ
ｉ）、Ｓｉのいずれも水蒸気／水素混合ガス中の水蒸気
濃度が低くなるにつれて酸化速度は遅くなる。従って、
水蒸気／水素混合ガス中の水蒸気濃度を低くすることに
より、Ｓｉの酸化速度と酸化膜厚とを容易に制御するこ
とができる。As shown in the figure, the steam / hydrogen mixed gas steam / hydrogen mixed gas introduced into the chamber 101 of the single-wafer oxidation furnace 100 /
By setting the hydrogen partial pressure ratio within the range of the region sandwiched between the curve (a) and the curve (d), the W film forming a part of the gate electrode 14A (word line WL) and the gate electrodes 14B and 14C. It is possible to selectively oxidize only Si without oxidizing 12 and the WN film 11 that is the barrier layer. Further, as shown in the figure, metal (W, Mo, Ta, T
In both i) and Si, the oxidation rate becomes slower as the water vapor concentration in the water vapor / hydrogen mixed gas becomes lower. Therefore,
By reducing the water vapor concentration in the water vapor / hydrogen mixed gas, the oxidation rate of Si and the oxide film thickness can be easily controlled.

【００４６】同様に、ゲート電極の一部をＭｏ膜で構成
した場合には、水蒸気／水素分圧比を曲線（ｂ）と曲線
（ｄ）とに挟まれた領域の範囲内に設定することによ
り、Ｍｏ膜を酸化することなしにＳｉのみを選択的に酸
化することができる。また、ゲート電極の一部をＴａ膜
で構成した場合には、水蒸気／水素分圧比を曲線（ｃ）
と曲線（ｄ）とに挟まれた領域の範囲内に設定すること
により、Ｔａ膜を酸化することなしにＳｉのみを選択的
に酸化することができる。Similarly, when a part of the gate electrode is composed of a Mo film, by setting the water vapor / hydrogen partial pressure ratio within the range between the curves (b) and (d). , Si can be selectively oxidized without oxidizing the Mo film. Further, when a part of the gate electrode is made of a Ta film, the steam / hydrogen partial pressure ratio is changed to the curve (c).
By setting it within the range of the region sandwiched by the curve (d) and Si, it is possible to selectively oxidize only Si without oxidizing the Ta film.

【００４７】一方、図示のように、水蒸気／水素混合ガ
ス雰囲気中でＴｉはＳｉよりも酸化速度が大きいため、
ゲート電極の一部をＴｉ膜で構成したり、バリア層をＴ
ｉＮ膜で構成したりした場合には、Ｔｉ膜やＴｉＮ膜を
酸化することなしにＳｉのみを選択的に酸化することは
できない。しかし、この場合も水蒸気／水素混合ガス中
の水蒸気を極く低濃度に設定することによって、Ｔｉ
膜、ＴｉＮ膜およびＳｉの酸化速度と酸化膜厚とを容易
に制御することができるので、Ｔｉ膜やＴｉＮ膜の酸化
を最小限にとどめてゲート電極の特性劣化を実用上問題
とならない範囲に抑えることができる。具体的には、水
蒸気濃度の上限を１％程度以下とするのが望ましく、ま
たゲート電極側壁端部のプロファイルを改善するために
はある程度の水蒸気を必要とするため、その下限は１０
ppm〜１００ppm程度とするのが望ましい。On the other hand, as shown in the figure, since Ti has a higher oxidation rate than Si in the steam / hydrogen mixed gas atmosphere,
Part of the gate electrode is composed of a Ti film, or the barrier layer is made of T
In the case of being composed of an iN film, Si alone cannot be selectively oxidized without oxidizing the Ti film or the TiN film. However, also in this case, by setting the water vapor in the water vapor / hydrogen mixed gas to an extremely low concentration, Ti
Since the oxidation rate and the oxide film thickness of the film, TiN film and Si can be easily controlled, the oxidation of the Ti film and the TiN film can be minimized and the deterioration of the characteristics of the gate electrode is not a problem in practical use. Can be suppressed. Specifically, it is desirable to set the upper limit of the water vapor concentration to about 1% or less, and since a certain amount of water vapor is required to improve the profile of the end portion of the gate electrode side wall, the lower limit is 10%.
It is desirable to set it to about ppm to 100 ppm.

【００４８】次に、前記枚葉式酸化炉１００を使ったラ
イト酸化プロセスシーケンスの一例を図１３を参照しな
がら説明する。Next, an example of the light oxidation process sequence using the single-wafer oxidation furnace 100 will be described with reference to FIG.

【００４９】まず、枚葉式酸化炉１００のチャンバ１０
１を開放し、その内部にパージガス（窒素）を導入しな
がら半導体ウエハ１Ａをサセプタ１０４の上にロードす
る。その後、チャンバ１０１を閉鎖し、引き続きパージ
ガスを導入してチャンバ１０１内のガス交換を十分に行
う。サセプタ１０４は、半導体ウエハ１Ａが速やかに加
熱されるよう、あらかじめヒータ１０２ａ、１０２ｂで
加熱しておく。半導体ウエハ１Ａの加熱温度は、８００
〜９００℃の範囲、例えば８５０℃とする。ウエハ温度
が８００℃以下では酸化シリコン膜の品質が低下する。
他方、９００℃以上ではウエハの表面荒れが発生し易く
なる。First, the chamber 10 of the single-wafer oxidation furnace 100.
1 is opened, and the semiconductor wafer 1A is loaded on the susceptor 104 while introducing a purge gas (nitrogen) therein. After that, the chamber 101 is closed, and the purge gas is continuously introduced to sufficiently exchange the gas in the chamber 101. The susceptor 104 is previously heated by the heaters 102a and 102b so that the semiconductor wafer 1A can be heated quickly. The heating temperature of the semiconductor wafer 1A is 800
To 900 ° C., for example, 850 ° C. When the wafer temperature is 800 ° C. or lower, the quality of the silicon oxide film deteriorates.
On the other hand, if the temperature is 900 ° C. or higher, the surface of the wafer tends to be rough.

【００５０】次に、チャンバ１０１内に水素を導入して
窒素を排出する。チャンバ１０１内に窒素が残留してい
ると不所望な窒化反応が生じたりするため、窒素は完全
に排出しておくことが望ましい。Next, hydrogen is introduced into the chamber 101 and nitrogen is discharged. If nitrogen remains in the chamber 101, an undesired nitriding reaction may occur, so it is desirable to completely discharge nitrogen.

【００５１】次に、ガス生成装置１４０の反応器１４１
に酸素と過剰の水素とを導入し、触媒作用によって酸素
と水素とから生成した水を過剰の水素と共にチャンバ１
０１に導入して半導体ウエハ１Ａの表面を所定の時間だ
け酸化する。これにより、前記ウェットエッチングで削
られて薄くなったゲート酸化膜９が再酸化され、アンダ
ーカットされたゲート電極１４Ａ（ワード線ＷＬ）およ
びゲート電極１４Ｂ、１４Ｃの側壁端部のプロファイル
が改善される。Next, the reactor 141 of the gas generator 140
Oxygen and excess hydrogen are introduced into the chamber, and the water produced from the oxygen and hydrogen by the catalytic action is introduced into the chamber 1 together with the excess hydrogen.
01, and the surface of the semiconductor wafer 1A is oxidized for a predetermined time. As a result, the gate oxide film 9 that has been thinned by the wet etching is re-oxidized, and the profile of the side walls of the undercut gate electrode 14A (word line WL) and the gate electrodes 14B and 14C is improved. .

【００５２】上記のライト酸化を長時間行うと、ゲート
電極端部近傍の酸化膜厚が必要以上に厚くなり、ゲート
電極端部でオフセットが生じたり、ＭＯＳＦＥＴのしき
い値電圧（Ｖth）が設計値からずれたりする。また、実
効チャネル長がゲート電極の加工値よりも短くなるとい
った問題も生じる。特に、ゲート長が0.２５μｍ前後の
微細なＭＯＳＦＥＴは、ゲート加工寸法の設計値からの
細り許容量が素子設計の面から厳しく制限される。これ
は、細り量が僅かに増加しただけでも短チャネル効果に
よって、しきい値電圧が急激に減少するからである。ゲ
ート長が0.２５μｍ前後のゲート電極の場合、その一部
を構成する多結晶シリコン膜の側壁端部がライト酸化工
程で約0.１μｍ（両端で約０．２μｍ）酸化される程度
が、しきい値電圧の急激な減少を来さない限界と考えら
れる。従って、ライト酸化によって成長させる酸化膜厚
は、ゲート酸化膜厚の５０％増し程度を上限とするのが
望ましい。When the above-mentioned light oxidation is carried out for a long time, the oxide film in the vicinity of the end of the gate electrode becomes thicker than necessary, an offset occurs at the end of the gate electrode, and the threshold voltage (Vth) of the MOSFET is designed. It deviates from the value. There is also a problem that the effective channel length becomes shorter than the processed value of the gate electrode. In particular, in a fine MOSFET having a gate length of about 0.25 μm, the allowance of the gate processing dimension from the design value is severely limited in terms of device design. This is because the threshold voltage sharply decreases due to the short channel effect even if the amount of thinning is slightly increased. In the case of a gate electrode having a gate length of about 0.25 μm, the side wall edge of the polycrystalline silicon film forming a part thereof is oxidized by about 0.1 μm (about 0.2 μm at both ends) in the light oxidation process. It is considered to be the limit at which the threshold voltage does not decrease sharply. Therefore, it is desirable that the upper limit of the oxide film thickness grown by light oxidation is about 50% of the gate oxide film thickness.

【００５３】次に、チャンバ１０１内にパージガス（窒
素）を導入して水蒸気／水素混合ガスを排出した後、チ
ャンバ１０１を開放し、その内部にパージガスを導入し
ながら半導体ウエハ１Ａをサセプタ１０４からアンロー
ドすることにより、ライト酸化処理が終了する。Next, after introducing a purge gas (nitrogen) into the chamber 101 to discharge the steam / hydrogen mixed gas, the chamber 101 is opened, and the semiconductor wafer 1A is unloaded from the susceptor 104 while introducing the purge gas into the chamber 101. The light oxidation process is completed by loading.

【００５４】以下、ライト酸化工程後のＤＲＡＭプロセ
スを簡単に説明する。まず、図１４に示すように、ｎ型
ウエル８にｐ型不純物、例えばＢ（ホウ素）をイオン打
ち込みしてゲート電極１４Ｃの両側のｎ型ウエル８にｐ
^-型半導体領域１６を形成する。また、ｐ型ウエル７に
ｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲ
ート電極１４Ｂの両側のｐ型ウエル７にｎ^-型半導体領
域１７を形成し、ゲート電極１４Ａの両側のｐ型ウエル
７にｎ型半導体領域１８を形成する。The DRAM process after the light oxidation process will be briefly described below. First, as shown in FIG. 14, p-type impurities such as B (boron) are ion-implanted into the n-type well 8 to p-type the n-type well 8 on both sides of the gate electrode 14C.
^A- type semiconductor region 16 is formed. Further, an n-type impurity such as P (phosphorus) is ion-implanted into the p-type well 7 to form n ⁻ type semiconductor regions 17 in the p-type well 7 on both sides of the gate electrode 14B, and p-type on both sides of the gate electrode 14A. An n-type semiconductor region 18 is formed in the well 7.

【００５５】次に、図１５に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜１９を堆積した後、図１
６に示すように、メモリアレイをフォトレジスト膜２０
で覆い、周辺回路の窒化シリコン膜１９を異方性エッチ
ングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁
にサイドウォールスペーサ１９ａを形成する。このエッ
チングは、素子分離溝４に埋め込まれた酸化シリコン膜
６とゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１９
との削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめると共に、酸化シリコン膜６に対
する選択比が大きく取れるエッチングガスを使用して行
う。Next, as shown in FIG. 15, the semiconductor substrate 1
After depositing a silicon nitride film 19 on the upper surface by the CVD method, FIG.
6, the memory array is provided with a photoresist film 20.
Then, the silicon nitride film 19 of the peripheral circuit is anisotropically etched to form sidewall spacers 19a on the sidewalls of the gate electrodes 14B and 14C. This etching is performed by the silicon oxide film 6 embedded in the element isolation trench 4 and the silicon nitride film 19 on the gate electrodes 14B and 14C.
In order to minimize the amount of shaving, the overetching amount is kept to a necessary minimum, and the etching gas is used so that a large selection ratio with respect to the silicon oxide film 6 can be obtained.

【００５６】次に、図１７に示すように、周辺回路のｐ
型ウエル７にｎ型不純物、例えばＡｓ（ヒ素）をイオン
打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半
導体領域２１（ソース、ドレイン）を形成し、ｎ型ウエ
ル２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込
みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体領
域２２（ソース、ドレイン）を形成する。Next, as shown in FIG. 17, p of the peripheral circuit is
An n type impurity such as As (arsenic) is ion-implanted into the well 7 to form an n ⁺ type semiconductor region 21 (source, drain) of the n channel MISFET Qn, and a p type impurity such as B ( Boron) is ion-implanted to form the p ⁺ type semiconductor region 22 (source, drain) of the p-channel type MISFET Qp.

【００５７】次に、図１８に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜２３を堆積し、化学的機
械研磨法を用いてその表面を平坦化した後、フォトレジ
スト膜２４をマスクにしたドライエッチングでメモリセ
ル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソー
ス、ドレイン）の上部の酸化シリコン膜２３を除去す
る。このエッチングは、窒化シリコン膜１３、１９に対
する酸化シリコン膜２３のエッチングレートが大きくな
るような条件で行い、ｎ型半導体領域１８の上部の窒化
シリコン膜１９が除去されないようにする。Next, as shown in FIG. 18, the semiconductor substrate 1
A silicon oxide film 23 is deposited on the upper surface of the n-type semiconductor region 18 of the memory cell selection MISFET Qs by dry etching using a photoresist film 24 as a mask, after depositing a silicon oxide film 23 by a chemical mechanical polishing method. The silicon oxide film 23 above the (source, drain) is removed. This etching is performed under the condition that the etching rate of the silicon oxide film 23 with respect to the silicon nitride films 13 and 19 is increased so that the silicon nitride film 19 on the n-type semiconductor region 18 is not removed.

【００５８】次に、図１９に示すように、上記フォトレ
ジスト膜２４をマスクにしたドライエッチングでメモリ
セル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソー
ス、ドレイン）の上部の窒化シリコン膜１９とゲート酸
化膜９とを除去することにより、ソース、ドレインの一
方（ｎ型半導体領域１８）の上部にコンタクトホール２
５を形成し、他方（ｎ型半導体領域１８）の上部にコン
タクトホール２６を形成する。このエッチングは、半導
体基板１の削れ量を最少とするために、オーバーエッチ
ング量を必要最小限にとどめると共に、半導体基板１
（シリコン）に対する選択比を大きく取れるエッチング
ガスを使用する。また、このエッチングは、窒化シリコ
ン膜１９が異方的にエッチングされるような条件で行
い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に窒化シ
リコン膜１９が残るようにする。このようにすると、コ
ンタクトホール２５、２６は、ゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成される。コンタクト
ホール２５、２６をゲート電極１４Ａ（ワード線ＷＬ）
に対して自己整合で形成するには、あらかじめ窒化シリ
コン膜１９を異方性エッチングしてゲート電極１４Ａ
（ワード線ＷＬ）の側壁にサイドウォールスペーサを形
成しておいてもよい。Next, as shown in FIG. 19, the silicon nitride film 19 and gate oxide on the n-type semiconductor region 18 (source, drain) of the memory cell selection MISFET Qs are dry-etched by dry etching using the photoresist film 24 as a mask. By removing the film 9, the contact hole 2 is formed on one of the source and the drain (n-type semiconductor region 18).
5 is formed, and the contact hole 26 is formed on the other (n-type semiconductor region 18). This etching keeps the amount of over-etching to a necessary minimum in order to minimize the amount of abrasion of the semiconductor substrate 1.
An etching gas that allows a large selection ratio with respect to (silicon) is used. Further, this etching is performed under the condition that the silicon nitride film 19 is anisotropically etched so that the silicon nitride film 19 remains on the side wall of the gate electrode 14A (word line WL). In this way, the contact holes 25 and 26 are formed in self alignment with the gate electrode 14A (word line WL). The contact holes 25 and 26 are connected to the gate electrode 14A (word line WL).
In order to form the gate electrode 14A in a self-aligned manner, the silicon nitride film 19 is anisotropically etched in advance.
A side wall spacer may be formed on the side wall of the (word line WL).

【００５９】次に、図２０に示すように、コンタクトホ
ール２５、２６の内部にプラグ２７を埋め込んだ後、酸
化シリコン膜２３の上部にＣＶＤ法で酸化シリコン膜２
８を堆積し、次いでフォトレジスト膜２９をマスクにし
たドライエッチングでコンタクトホール２５の上部の酸
化シリコン膜２８を除去する。コンタクトホール２５、
２６の内部にプラグ２７を埋め込むには、酸化シリコン
膜２３の上部にＰ（リン）をドープした多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜を化
学的機械研磨法で研磨して酸化シリコン膜２３の上部の
多結晶シリコン膜を除去する。この多結晶シリコン膜中
のＰ（リン）の一部は、後の高温プロセスでコンタクト
ホール２５、２６の底部からｎ型半導体領域１８（ソー
ス、ドレイン）に拡散し、ｎ型半導体領域１８を低抵抗
化する。Next, as shown in FIG. 20, after the plug 27 is filled in the contact holes 25 and 26, the silicon oxide film 2 is formed on the silicon oxide film 23 by the CVD method.
8 is deposited, and then the silicon oxide film 28 on the contact hole 25 is removed by dry etching using the photoresist film 29 as a mask. Contact hole 25,
To embed the plug 27 in the inside of 26, a polycrystalline silicon film doped with P (phosphorus) is deposited on the silicon oxide film 23 by the CVD method, and then the polycrystalline silicon film is polished by the chemical mechanical polishing method. Then, the polycrystalline silicon film on the silicon oxide film 23 is removed. A part of P (phosphorus) in the polycrystalline silicon film diffuses from the bottoms of the contact holes 25 and 26 to the n-type semiconductor region 18 (source, drain) in a high temperature process to be performed later, and lowers the n-type semiconductor region 18. To resist.

【００６０】次に、図２１に示すように、フォトレジス
ト膜３０をマスクにしたドライエッチングで周辺回路形
の酸化シリコン膜２８、２３とゲート酸化膜９とを除去
することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレイン（ｎ⁺型半導体領域２１）の上部にコンタ
クトホール３１、３２を形成し、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレイン（ｐ⁺型半導体領域２２）
の上部にコンタクトホール３３、３４を形成する。この
エッチングは、窒化シリコン膜１３およびサイドウォー
ルスペーサ１９ａに対する酸化シリコン膜のエッチング
レートが大きくなるような条件で行い、コンタクトホー
ル３１、３２をゲート電極１４Ｂに対して自己整合で形
成し、コンタクトホール３３、３４をゲート電極１４Ｃ
に対して自己整合で形成する。Next, as shown in FIG. 21, the peripheral circuit type silicon oxide films 28 and 23 and the gate oxide film 9 are removed by dry etching using the photoresist film 30 as a mask, whereby the n-channel type MISFETQn is formed. Of the p-channel MISF by forming contact holes 31 and 32 on the source and drain (n ⁺ type semiconductor region 21) of
Source and drain of ETQp (p ⁺ type semiconductor region 22)
Contact holes 33 and 34 are formed in the upper part of the. This etching is performed under the condition that the etching rate of the silicon oxide film with respect to the silicon nitride film 13 and the sidewall spacer 19a is increased, the contact holes 31 and 32 are formed in self-alignment with the gate electrode 14B, and the contact hole 33 is formed. , 34 to the gate electrode 14C
Self-aligned with.

【００６１】次に、図２２に示すように、酸化シリコン
膜２８の上部にビット線ＢＬと周辺回路の第１層配線３
５、３６とを形成する。ビット線ＢＬおよび第１層配線
３５、３６は、例えば酸化シリコン膜２８の上部にスパ
ッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでこの
Ｗ膜の上部にＣＶＤ法で酸化シリコン膜３７を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。Next, as shown in FIG. 22, the bit line BL and the first layer wiring 3 of the peripheral circuit are formed on the silicon oxide film 28.
5 and 36 are formed. For the bit line BL and the first layer wirings 35 and 36, for example, a TiN film and a W film are deposited on the silicon oxide film 28 by the sputtering method, and then a silicon oxide film 37 is deposited on the W film by the CVD method. After that, these films are sequentially patterned and formed by etching using the photoresist film as a mask.

【００６２】次に、図２３に示すように、ビット線ＢＬ
および第１層配線３５、３６の上部にＣＶＤ法で酸化シ
リコン膜３８を堆積し、フォトレジスト膜をマスクにし
たドライエッチングでコンタクトホール２６の上部の酸
化シリコン膜３８、２８を除去してスルーホール３９を
形成した後、このスルーホール３９の内部にプラグ４０
を埋め込む。プラグ４０は、例えば酸化シリコン膜３８
の上部にスパッタリング法でＷ膜を堆積した後、このＷ
膜を化学的機械研磨法で研磨してスルーホール３９の内
部に残すことにより形成する。Next, as shown in FIG. 23, the bit line BL
And a silicon oxide film 38 is deposited on the first layer wirings 35 and 36 by the CVD method, and the silicon oxide films 38 and 28 above the contact holes 26 are removed by dry etching using a photoresist film as a mask to form through holes. After forming the plug 39, the plug 40 is placed inside the through hole 39.
Embed. The plug 40 is, for example, a silicon oxide film 38.
After depositing a W film on top of the
The film is formed by polishing the film by a chemical mechanical polishing method and leaving it inside the through hole 39.

【００６３】次に、図２４に示すように、スルーホール
３９の上部に下部電極４１と容量絶縁膜４２と上部電極
４３との積層構造で構成された情報蓄積用容量素子Ｃを
形成することにより、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとで
構成されるＤＲＡＭのメモリセルが略完成する。情報蓄
積用容量素子Ｃの下部電極４１は、例えば酸化シリコン
膜３８の上部にＣＶＤ法またはスパッタリング法でＷ膜
を堆積し、フォトレジスト膜をマスクにしたドライエッ
チングでこのＷ膜をパターニングして形成する。容量絶
縁膜４２と上部電極４３は、下部電極４１の上部にＣＶ
Ｄ法またはスパッタリング法で酸化タンタル膜を堆積
し、その上部にスパッタリング法でＴｉＮ膜を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。その後、情報
蓄積用容量素子Ｃの上部には２層程度のＡｌ配線が形成
されるが、それらの図示は省略する。Next, as shown in FIG. 24, an information storage capacitive element C having a laminated structure of a lower electrode 41, a capacitive insulating film 42 and an upper electrode 43 is formed above the through hole 39. , MISFETQ for memory cell selection
A memory cell of a DRAM including s and an information storage capacitive element C connected in series to this is substantially completed. The lower electrode 41 of the information storage capacitor C is formed, for example, by depositing a W film on the silicon oxide film 38 by a CVD method or a sputtering method and patterning the W film by dry etching using a photoresist film as a mask. To do. The capacitive insulating film 42 and the upper electrode 43 are formed on the lower electrode 41 by CV.
A tantalum oxide film is deposited by the D method or the sputtering method, a TiN film is deposited on the tantalum oxide film by the sputtering method, and then these films are sequentially patterned by etching using the photoresist film as a mask. After that, although about two layers of Al wirings are formed on the information storage capacitive element C, their illustration is omitted.

【００６４】上記したゲート酸化膜のライト酸化処理
は、図２５に示すようなバッチ式縦型酸化炉１５０に前
記のような触媒方式の水蒸気／水素混合ガス生成装置１
４０を取り付けて行うこともできる。このバッチ式縦型
酸化炉１５０を使ったライト酸化処理プロセスのシーケ
ンスの一例を図２６に示す。The light oxidation treatment of the gate oxide film described above is performed by using the batch type vertical oxidation furnace 150 as shown in FIG.
It can also be carried out by attaching 40. FIG. 26 shows an example of a sequence of a light oxidation treatment process using the batch type vertical oxidation furnace 150.

【００６５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。Although the invention made by the present inventor has been concretely explained based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

【００６６】前記実施の形態では、ＤＲＡＭのメモリセ
ルと周辺回路を構成するＭＯＳＦＥＴのライト酸化処理
について説明したが、本発明はこれに限定されるもので
はなく、特に膜厚が５nm以下の極めて薄いゲート酸化膜
を均一に再現性良く形成することが要求される微細なＭ
ＯＳＦＥＴで回路を構成する各種デバイスのライト酸化
処理に適用して好適なものである。In the above-mentioned embodiment, the light oxidation treatment of the memory cell of the DRAM and the MOSFET constituting the peripheral circuit has been described. However, the present invention is not limited to this, and particularly the film thickness is 5 nm or less, which is extremely thin. Fine M that requires uniform and reproducible formation of gate oxide film
It is suitable to be applied to the light oxidation treatment of various devices that form a circuit with an OSFET.

【００６７】[0067]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００６８】ポリメタルを使用するゲート加工プロセス
において、ゲートパターニング後のライト酸化処理時に
金属膜が酸化されるのを防止することができると共に、
ゲート側壁端部における酸化膜形成の再現性および酸化
膜厚の均一性を良好に制御することができる。これによ
り、特に膜厚が５nm以下で、耐圧の向上した高品質の極
薄ゲート酸化膜を均一な膜厚で再現性良く形成すること
ができるので、ゲート長が0.２５μｍあるいはそれ以下
の微細なＭＯＳＦＥＴで回路を構成するデバイスの信頼
性、製造歩留まりを向上させることができる。In the gate processing process using polymetal, it is possible to prevent the metal film from being oxidized during the light oxidation process after the gate patterning.
It is possible to favorably control the reproducibility of the oxide film formation and the uniformity of the oxide film thickness at the end portion of the gate sidewall. As a result, a high-quality ultra-thin gate oxide film with an improved breakdown voltage can be formed with a uniform film thickness with good reproducibility, especially when the film thickness is 5 nm or less, so that the gate length is 0.25 μm or less. It is possible to improve the reliability and the manufacturing yield of the device that constitutes the circuit with a simple MOSFET.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施の形態であるＤＲＡＭの等価回
路図である。FIG. 1 is an equivalent circuit diagram of a DRAM which is an embodiment of the present invention.

【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.

【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.

【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.

【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.

【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.

【図９】（ａ）はライト酸化処理に使用する枚葉式酸化
炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿っ
た断面図である。9A is a schematic plan view of a single-wafer oxidation furnace used for light oxidation treatment, and FIG. 9B is a sectional view taken along line BB ′ of FIG. 9A.

【図１０】（ａ）はライト酸化処理に使用する枚葉式酸
化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿
った断面図である。10A is a schematic plan view of a single-wafer oxidation furnace used for light oxidation treatment, and FIG. 10B is a sectional view taken along line BB ′ of FIG.

【図１１】触媒方式の水蒸気／水素混合ガス生成装置の
概略図である。FIG. 11 is a schematic view of a catalytic steam / hydrogen mixed gas generator.

【図１２】水蒸気／水素混合ガスを使った酸化還元反応
の平衡蒸気圧比の温度依存性を示すグラフである。FIG. 12 is a graph showing the temperature dependence of the equilibrium vapor pressure ratio of a redox reaction using a steam / hydrogen mixed gas.

【図１３】枚葉式酸化炉を使ったライト酸化プロセスの
シーケンスを示す図である。FIG. 13 is a diagram showing a sequence of a light oxidation process using a single-wafer oxidation furnace.

【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM which is an embodiment of the present invention.

【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.

【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.

【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 17 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;

【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.

【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 19 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;

【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 20 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;

【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 21 is a main-portion cross-sectional view of the semiconductor substrate, which shows the method of manufacturing the DRAM according to the embodiment of the present invention.

【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 22 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.

【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 23 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;

【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 24 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;

【図２５】ライト酸化処理に使用するバッチ式縦型酸化
炉の概略図である。FIG. 25 is a schematic view of a batch type vertical oxidation furnace used for light oxidation treatment.

【図２６】バッチ式縦型酸化炉を使ったライト酸化プロ
セスのシーケンスを示す図である。FIG. 26 is a diagram showing a sequence of a light oxidation process using a batch type vertical oxidation furnace.

【符号の説明】[Explanation of symbols]

１ 半導体基板 １Ａ 半導体ウエハ ２ 酸化シリコン膜（パッド酸化膜） ３ 窒化シリコン膜 ４ 素子分離溝 ４ａ 溝 ５ 酸化シリコン膜 ６ 酸化シリコン膜 ７ ｐ型ウエル ８ ｎ型ウエル ９ ゲート酸化膜 １０ 多結晶シリコン膜 １１ ＷＮ膜 １２ Ｗ膜 １３ 窒化シリコン膜 １４Ａ〜１４Ｃ ゲート電極 １６ ｐ^-型半導体領域 １７ ｎ^-型半導体領域 １８ ｎ型半導体領域 １９ 窒化シリコン膜 １９ａ サイドウォールスペーサ ２０ フォトレジスト膜 ２１ ｐ⁺型半導体領域 ２２ ｎ⁺型半導体領域 ２３ 酸化シリコン膜 ２４ フォトレジスト膜 ２５ コンタクトホール ２６ コンタクトホール ２７ プラグ ２８ 酸化シリコン膜 ２９ フォトレジスト膜 ３０ フォトレジスト膜 ３１〜３４ コンタクトホール ３５、３６ 第１層配線 ３７ 酸化シリコン膜 ３８ 酸化シリコン膜 ３９ スルーホール ４０ プラグ ４１ 下部電極 ４２ 容量絶縁膜 ４３ 上部電極 １００ 枚葉式酸化炉 １０１ チャンバ １０２ａ、１０２ｂ ヒータ １０３ 均熱リング １０４ サセプタ １０５ 支持アーム １０６ 熱電対 １０７ ランプ １０８ ガス導入管 １０９ 貫通孔 １１０ 隔壁 １１１ 排気管 １４０ ガス生成装置 １４１ 反応器 １４２ コイル １４３ ヒータ １４４ａ〜１４４ｃ ガス貯留槽 １４５ 配管 １４６ａ〜１４６ｃ マスフローコントローラ １４７ａ〜１４７ｃ 開閉バルブ １５０ バッチ式縦型酸化炉 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＯＳＦＥＴ Ｑｐ ｐチャネル型ＭＯＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線1 semiconductor substrate 1A semiconductor wafer 2 silicon oxide film (pad oxide film) 3 silicon nitride film 4 element isolation groove 4a groove 5 silicon oxide film 6 silicon oxide film 7 p-type well 8 n-type well 9 gate oxide film 10 polycrystalline silicon film 11 WN Film 12 W Film 13 Silicon Nitride Films 14A to 14C Gate Electrode 16 p ⁻ Type Semiconductor Region 17 n ⁻ Type Semiconductor Region 18 n Type Semiconductor Region 19 Silicon Nitride Film 19a Sidewall Spacer 20 Photoresist Film 21 p ⁺ Type Semiconductor Region 22 n ⁺ type semiconductor region 23 silicon oxide film 24 photoresist film 25 contact hole 26 contact hole 27 plug 28 silicon oxide film 29 photoresist film 30 photoresist films 31 to 34 contact holes 35, 36 first layer wiring 37 silicon oxide film 38 Silicon oxide film 39 Through -Hole 40 Plug 41 Lower electrode 42 Capacitance insulating film 43 Upper electrode 100 Single-wafer oxidation furnace 101 Chambers 102a, 102b Heater 103 Heat equalizing ring 104 Susceptor 105 Support arm 106 Thermocouple 107 Lamp 108 Gas inlet pipe 109 Through hole 110 Partition wall 111 Exhaust Pipe 140 Gas generator 141 Reactor 142 Coil 143 Heater 144a to 144c Gas storage tank 145 Pipe 146a to 146c Mass flow controller 147a to 147c Open / close valve 150 Batch type vertical oxidation furnace BL bit line C Information storage capacitance element MARY memory array Qn n-channel MOSFET Qp p-channel MOSFET Qs MISFET for memory cell selection SA sense amplifier WD word driver WL word line

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/423 Ｈ０１Ｌ 27/10 ６２１Ｂ 29/49 (72)発明者 吉田 誠 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山本 直樹 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 齊藤 政良 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 夏秋 信義 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB33 CC05 DD08 DD16 DD17 DD37 DD43 DD65 DD75 DD79 FF13 FF18 GG09 GG10 GG16 GG19 HH16 HH20 5F058 BC02 BE05 BF55 BF63 BJ07 5F083 AD42 AD48 GA27 JA39 JA40 JA56 MA02 MA06 MA17 MA20 PR03 PR05 PR12 PR15 PR36 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 5F140 AA01 AA40 AC32 BA01 BE02 BE07 BE08 BF04 BF20 BF21 BF27 BG08 BG14 BG22 BG28 BG30 BG41 BG50 BG52 BG53 BJ01 BJ04 BJ10 BJ11 BJ17 BJ27 BK02 BK13 BK15 BK26 CA06 CB04 CB08 CC03 CC12 CE07 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁷ Identification code FI theme code (reference) H01L 29/423 H01L 27/10 621B 29/49 (72) Inventor Makoto Yoshida 2326 Imai, Ome City, Tokyo Stocks Hitachi, Ltd. Device Development Center (72) Inventor Naoki Yamamoto 1-280, Higashi Koigakubo, Kokubunji, Tokyo Metropolitan Research Laboratory, Hitachi, Ltd. (72) Inventor Masayoshi Saito 5-2-1 Kamisuimotocho, Kodaira-shi, Tokyo Incorporated company Hitachi Ltd. Semiconductor Division (72) Inventor Nobuyoshi Natsuaki 2326 Imai, Ome City, Tokyo Metropolitan area, Hitachi Ltd. Device Development Center F-term (reference) 4M104 AA01 BB33 CC05 DD08 DD16 DD17 DD37 DD43 DD65 DD75 DD79 FF13 FF18 GG09 GG10 GG16 GG19 HH16 HH20 5F058 BC02 BE05 BF55 BF63 BJ07 5F083 AD42 AD48 GA27 JA39 JA40 JA56 MA0 2 MA06 MA17 MA20 PR03 PR05 PR12 PR15 PR36 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 5F140 AA01 AA40 AC32 BA01 BE02 BE07 BE08 BF04 BF20 BF21 BF27 BG08 BG14 BG22 BG28 BK28 BJJB17J21 B17J17 B17J17 B17J17 B17B17J17 B17BJJJBJJB17J01 BJBJJ17 B10J17B17J17B10J17B10J17 CB04 CB08 CC03 CC12 CE07

Claims (34)

【特許請求の範囲】[Claims] 【請求項１】 以下の工程を含む半導体集積回路装置の
製造方法： （ａ）ウエハのシリコン表面上に形成された酸化シリコ
ン膜を含むゲート絶縁膜上にシリコン膜を形成する工
程、（ｂ）前記シリコン膜上に、窒化タングステンから
なるバリア層を介してタングステンまたはモリブデンか
らなる高融点金属膜を形成する工程、（ｃ）前記シリコ
ン膜および前記高融点金属膜をパターニングすることに
よって、ゲート電極を形成する工程、（ｄ）前記（ｃ）
工程の後、水素と、触媒作用によって水素および酸素か
ら生成した水蒸気とを含み、かつ実質的に水素ラジカル
を含まず、前記水蒸気の分圧が前記水素の分圧よりも低
いガス雰囲気中で、前記高融点金属膜を酸化することな
く、前記シリコン膜を熱酸化する工程。1. A method of manufacturing a semiconductor integrated circuit device including the following steps: (a) a step of forming a silicon film on a gate insulating film including a silicon oxide film formed on a silicon surface of a wafer, (b) Forming a refractory metal film made of tungsten or molybdenum on the silicon film via a barrier layer made of tungsten nitride; and (c) patterning the silicon film and the refractory metal film to form a gate electrode. Forming step, (d) above (c)
After the step, in a gas atmosphere containing hydrogen and steam generated from hydrogen and oxygen by a catalytic action, and substantially free of hydrogen radicals, and the partial pressure of the steam being lower than the partial pressure of the hydrogen, A step of thermally oxidizing the silicon film without oxidizing the refractory metal film. 【請求項２】 前記ガス雰囲気は、窒素ガスを含まない
ことを特徴とする請求項１記載の半導体集積回路装置の
製造方法。2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the gas atmosphere does not contain nitrogen gas. 【請求項３】 前記（ｄ）工程において、前記ウエハを
８００℃〜９００℃の温度範囲で加熱することを特徴と
する請求項１記載の半導体集積回路装置の製造方法。3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein in the step (d), the wafer is heated in a temperature range of 800 ° C. to 900 ° C. 【請求項４】 以下の工程を含む半導体集積回路装置の
製造方法： （ａ）ウエハの主面のシリコン表面上に形成された５ｎ
ｍ以下の膜厚を有する酸化シリコン膜を含むゲート絶縁
膜上に、シリコン膜を形成する工程、（ｂ）前記シリコ
ン膜上に高融点金属膜を形成する工程、（ｃ）前記シリ
コン膜および前記高融点金属膜をパターニングすること
によって、０．２５μｍ以下のゲート長を有するゲート
電極を形成する工程、（ｄ）前記（ｃ）工程の後、触媒
作用によって水素と酸素とから生成した水蒸気を含み、
前記水蒸気の分圧が水素の分圧よりも低い水素ガス雰囲
気中において、前記高融点金属膜を酸化することなく前
記シリコン膜を熱酸化し、前記熱酸化によって成長する
酸化膜の全体の膜厚を前記ゲート絶縁膜の膜厚の１．５
倍以下とする工程。4. A method of manufacturing a semiconductor integrated circuit device including the following steps: (a) 5n formed on a silicon surface of a main surface of a wafer
forming a silicon film on a gate insulating film including a silicon oxide film having a thickness of m or less; (b) forming a refractory metal film on the silicon film; (c) the silicon film and the above A step of forming a gate electrode having a gate length of 0.25 μm or less by patterning the refractory metal film, and (d) after the step (c), water vapor generated from hydrogen and oxygen by a catalytic action is included. ,
In a hydrogen gas atmosphere in which the partial pressure of water vapor is lower than the partial pressure of hydrogen, the silicon film is thermally oxidized without oxidizing the refractory metal film, and the entire thickness of the oxide film grown by the thermal oxidation. Is 1.5 times the film thickness of the gate insulating film.
Steps to be less than double. 【請求項５】 前記水素ガス雰囲気は、窒素ガスを含ま
ないことを特徴とする請求項４記載の半導体集積回路装
置の製造方法。5. The method of manufacturing a semiconductor integrated circuit device according to claim 4, wherein the hydrogen gas atmosphere does not contain nitrogen gas. 【請求項６】 前記（ｄ）工程において、前記ウエハを
８００℃〜９００℃の温度範囲で加熱することを特徴と
する請求項４記載の半導体集積回路装置の製造方法。6. The method of manufacturing a semiconductor integrated circuit device according to claim 4, wherein in the step (d), the wafer is heated in a temperature range of 800 ° C. to 900 ° C. 【請求項７】 以下の工程を含む半導体集積回路装置の
製造方法： （ａ）ウエハの主面のシリコン表面上に形成された酸化
シリコン膜を含むゲート絶縁膜上に、第１シリコン膜を
形成する工程、（ｂ）前記第１シリコン膜上に、タング
ステンまたはモリブデンからなる高融点金属膜を形成す
る工程、（ｃ）前記第１シリコン膜および前記高融点金
属膜をパターニングすることによって、ゲート電極を形
成する工程、（ｄ）前記（ｃ）工程の後、触媒作用によ
って水素と酸素とから生成した水蒸気を含み、前記水蒸
気の分圧が水素の分圧よりも低く、実質的に窒素ガスを
含まない水素ガス雰囲気中において、前記高融点金属膜
を酸化することなく、前記第１シリコン膜を熱酸化する
工程。7. A method of manufacturing a semiconductor integrated circuit device including the steps of: (a) forming a first silicon film on a gate insulating film including a silicon oxide film formed on a silicon surface of a main surface of a wafer. And (b) forming a refractory metal film made of tungsten or molybdenum on the first silicon film, and (c) patterning the first silicon film and the refractory metal film to form a gate electrode. And (d) after the step (c), it contains steam generated from hydrogen and oxygen by a catalytic action, the partial pressure of the steam is lower than the partial pressure of hydrogen, and the nitrogen gas is substantially removed. A step of thermally oxidizing the first silicon film without oxidizing the refractory metal film in a hydrogen gas atmosphere containing no hydrogen. 【請求項８】 以下の工程を含む半導体集積回路装置の
製造方法： （ａ）ウエハの主面のシリコン表面に素子分離溝を形成
する工程、（ｂ）前記素子分離溝に絶縁材料を埋め込む
工程、（ｃ）前記（ｂ）工程の後、前記ウエハの主面を
化学的機械研磨法によって平坦化する工程、（ｄ）前記
シリコン表面の熱酸化によって前記ウエハのシリコン表
面上に形成した５ｎｍ以下の膜厚を有する酸化シリコン
膜を主体とするゲート絶縁膜上にシリコン膜を形成する
工程、（ｅ）前記シリコン膜上に高融点金属膜を形成す
る工程、（ｆ）前記シリコン膜および前記高融点金属膜
をパターニングすることによって、０．２５μｍ以下の
ゲート長を有するゲート電極を形成する工程、（ｇ）前
記（ｆ）工程の後、水素の分圧よりも低い分圧を有する
水蒸気を含んだ水素ガス雰囲気中において、前記高融点
金属膜を酸化することなく、前記シリコン膜を熱酸化す
る工程。8. A method for manufacturing a semiconductor integrated circuit device including the following steps: (a) a step of forming an element isolation groove on a silicon surface of a main surface of a wafer, and (b) a step of burying an insulating material in the element isolation groove. And (c) after the step (b), a step of planarizing the main surface of the wafer by a chemical mechanical polishing method, (d) a thickness of 5 nm or less formed on the silicon surface of the wafer by thermal oxidation of the silicon surface. A step of forming a silicon film on the gate insulating film mainly composed of a silicon oxide film having a film thickness of (4), a step of forming a refractory metal film on the silicon film, and a step of forming the silicon film and the high film. A step of forming a gate electrode having a gate length of 0.25 μm or less by patterning the melting point metal film; (g) after the step (f), vapor having a partial pressure lower than that of hydrogen is removed. A step of thermally oxidizing the silicon film without oxidizing the refractory metal film in a contained hydrogen gas atmosphere. 【請求項９】 前記水素ガス雰囲気は、窒素ガスを含ま
ないことを特徴とする請求項８記載の半導体集積回路装
置の製造方法。9. The method of manufacturing a semiconductor integrated circuit device according to claim 8, wherein the hydrogen gas atmosphere does not contain nitrogen gas. 【請求項１０】 前記（ｇ）工程において、前記ウエハ
を８００℃〜９００℃の温度範囲で加熱することを特徴
とする請求項８記載の半導体集積回路装置の製造方法。10. The method of manufacturing a semiconductor integrated circuit device according to claim 8, wherein in the step (g), the wafer is heated in a temperature range of 800 ° C. to 900 ° C. 【請求項１１】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面のシリコン表面上に、酸化シリコン
膜を含み、かつ５ｎｍ以下の膜厚を有するゲート絶縁膜
を形成した後、前記ゲート絶縁膜上にシリコン膜を形成
する工程、（ｂ）前記シリコン膜上にタングステンから
なる高融点金属膜を形成する工程、（ｃ）前記シリコン
膜および前記高融点金属膜をパターニングすることによ
って、０．２５μｍ以下のゲート長を有するゲート電極
を形成する工程、（ｄ）前記（ｃ）工程の後、水素と水
蒸気とを含み、かつ実質的に水素ラジカルを含まず、前
記水蒸気の分圧が前記水素の分圧よりも低いガス雰囲気
中で、前記高融点金属膜を酸化することなく、前記シリ
コン膜を熱酸化する工程。11. A method for manufacturing a semiconductor integrated circuit device including the steps of: (a) forming a gate insulating film containing a silicon oxide film and having a film thickness of 5 nm or less on a silicon surface of a main surface of a wafer. After that, a step of forming a silicon film on the gate insulating film, (b) a step of forming a refractory metal film made of tungsten on the silicon film, (c) a patterning of the silicon film and the refractory metal film Thereby forming a gate electrode having a gate length of 0.25 μm or less, (d) after the step (c), the water vapor containing hydrogen and water vapor and substantially free of hydrogen radicals, A step of thermally oxidizing the silicon film without oxidizing the refractory metal film in a gas atmosphere whose partial pressure is lower than the hydrogen partial pressure. 【請求項１２】 半導体集積回路装置の製造方法であっ
て、前記半導体集積回路装置は、（ａ）シリコン基体表
面領域上に形成されたゲート絶縁膜と、（ｂ）前記シリ
コン基体表面領域と共に、シリコンを主成分として含む
シリコン基体領域を構成している多結晶シリコン膜、お
よび前記多結晶シリコン膜上に形成され、高融点金属を
主成分として含む高融点金属膜を有するゲート電極とを
含み、前記高融点金属膜は、高融点金属を主成分の一つ
として含む高融点金属領域を構成し、前記ゲート絶縁膜
と前記ゲート電極とは、基板領域の主面上に形成された
ゲート絶縁型ＦＥＴを構成し、前記ゲート電極をパター
ニングした後、枚葉式熱処理炉のチャンバ内において、
水素と、触媒作用によって水素と酸素とから生成した水
蒸気とを含む混合ガス雰囲気中、前記基板領域を含むウ
エハをランプ加熱によって熱処理し、前記高融点金属領
域を酸化することなく、前記シリコン基体領域を酸化す
ることを特徴とする半導体集積回路装置の製造方法。12. A method of manufacturing a semiconductor integrated circuit device, comprising: (a) a gate insulating film formed on a silicon substrate surface region; and (b) the silicon substrate surface region. A polycrystalline silicon film forming a silicon substrate region containing silicon as a main component, and a gate electrode having a refractory metal film formed on the polycrystalline silicon film and containing a refractory metal as a main component, The refractory metal film constitutes a refractory metal region containing a refractory metal as one of its main components, and the gate insulating film and the gate electrode are formed on the main surface of the substrate region with a gate insulating type. After forming the FET and patterning the gate electrode, in a chamber of a single-wafer heat treatment furnace,
In a mixed gas atmosphere containing hydrogen and water vapor generated from hydrogen and oxygen by a catalytic action, a wafer including the substrate region is heat-treated by lamp heating to oxidize the refractory metal region and the silicon substrate region. A method of manufacturing a semiconductor integrated circuit device, comprising: oxidizing a semiconductor. 【請求項１３】 前記水素と酸素とから生成した水蒸気
は、前記チャンバ内にガス状態で導入されることを特徴
とする請求項１２記載の半導体集積回路装置の製造方
法。13. The method for manufacturing a semiconductor integrated circuit device according to claim 12, wherein the water vapor generated from the hydrogen and oxygen is introduced into the chamber in a gas state. 【請求項１４】 前記水蒸気は、前記ウエハの熱処理温
度よりも低い温度で生成されることを特徴とする請求項
１３記載の半導体集積回路装置の製造方法。14. The method of manufacturing a semiconductor integrated circuit device according to claim 13, wherein the water vapor is generated at a temperature lower than a heat treatment temperature of the wafer. 【請求項１５】 前記ゲート絶縁型ＦＥＴのゲート長
は、０．２５μｍ以下であることを特徴とする請求項１
４記載の半導体集積回路装置の製造方法。15. The gate length of the gate insulation type FET is 0.25 μm or less.
4. The method for manufacturing a semiconductor integrated circuit device according to 4. 【請求項１６】 前記ゲート絶縁膜の膜厚は、５ｎｍ以
下であることを特徴とする請求項１５記載の半導体集積
回路装置の製造方法。16. The method of manufacturing a semiconductor integrated circuit device according to claim 15, wherein the film thickness of the gate insulating film is 5 nm or less. 【請求項１７】 前記水蒸気の生成に用いる水素と酸素
の組成は、水素リッチであることを特徴とする請求項１
６記載の半導体集積回路装置の製造方法。17. The composition of hydrogen and oxygen used to generate the steam is rich in hydrogen.
7. The method for manufacturing a semiconductor integrated circuit device according to 6. 【請求項１８】 前記熱処理の温度は、８００℃以上で
あることを特徴とする請求項１７記載の半導体集積回路
装置の製造方法。18. The method of manufacturing a semiconductor integrated circuit device according to claim 17, wherein the temperature of the heat treatment is 800 ° C. or higher. 【請求項１９】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面上のシリコンを主成分として含む表
面領域の上部に、ゲート絶縁型ＦＥＴのゲート絶縁膜を
構成する第１絶縁膜を形成する工程、（ｂ）前記第１絶
縁膜の上部に、シリコンを主成分として含む第１シリコ
ン含有膜を形成する工程、（ｃ）前記第１シリコン含有
膜の上部に、高融点金属を主成分として含む第１高融点
金属膜を形成する工程、（ｄ）前記第１シリコン含有膜
と前記第１高融点金属膜とをパターニングすることによ
って、前記ゲート絶縁型ＦＥＴのゲート電極を形成する
工程、（ｅ）前記（ｄ）工程の後、枚葉式熱処理炉のチ
ャンバ内において、水素ガスと、触媒作用によって水素
ガスおよび酸素ガスから合成した水蒸気とを含む混合ガ
ス雰囲気中、ランプ加熱による熱処理を行い、前記第１
高融点金属膜を酸化することなく、前記表面領域と前記
第１シリコン含有膜とを酸化する工程。19. A method of manufacturing a semiconductor integrated circuit device including the following steps: (a) A gate insulating film of a gate insulating FET is formed on a main surface of a wafer on a surface region containing silicon as a main component. A step of forming a first insulating film, (b) a step of forming a first silicon-containing film containing silicon as a main component on the first insulating film, and (c) an upper portion of the first silicon-containing film, Forming a first refractory metal film containing a refractory metal as a main component; (d) patterning the first silicon-containing film and the first refractory metal film to form a gate of the gate insulating FET Step (e) after the step (d) of forming the electrode, in the chamber of the single-wafer heat treatment furnace, a mixed gas atmosphere containing hydrogen gas and water vapor synthesized from hydrogen gas and oxygen gas by catalytic action. In the air, heat treatment is performed by lamp heating, the first
Oxidizing the surface region and the first silicon-containing film without oxidizing the refractory metal film. 【請求項２０】 前記水素と酸素とから合成された水蒸
気は、前記チャンバ内にガス状態で導入されることを特
徴とする請求項１９記載の半導体集積回路装置の製造方
法。20. The method of manufacturing a semiconductor integrated circuit device according to claim 19, wherein the water vapor synthesized from the hydrogen and oxygen is introduced into the chamber in a gas state. 【請求項２１】 前記水蒸気は、前記ウエハの熱処理温
度よりも低い温度で合成されることを特徴とする請求項
２０記載の半導体集積回路装置の製造方法。21. The method of manufacturing a semiconductor integrated circuit device according to claim 20, wherein the water vapor is synthesized at a temperature lower than a heat treatment temperature of the wafer. 【請求項２２】 前記ゲート絶縁型ＦＥＴのゲート長
は、０．２５μｍ以下であることを特徴とする請求項２
１記載の半導体集積回路装置の製造方法。22. The gate length of the gate insulated FET is 0.25 μm or less.
1. A method for manufacturing a semiconductor integrated circuit device according to 1. 【請求項２３】 前記ゲート絶縁膜の膜厚は、５ｎｍ以
下であることを特徴とする請求項２２記載の半導体集積
回路装置の製造方法。23. The method of manufacturing a semiconductor integrated circuit device according to claim 22, wherein the film thickness of the gate insulating film is 5 nm or less. 【請求項２４】 前記水蒸気の合成に用いる水素と酸素
の組成は、水素リッチであることを特徴とする請求項２
３記載の半導体集積回路装置の製造方法。24. The composition of hydrogen and oxygen used in the synthesis of water vapor is rich in hydrogen.
4. The method for manufacturing a semiconductor integrated circuit device according to 3. 【請求項２５】 前記ウエハの熱処理温度は、８００℃
以上であることを特徴とする請求項２４記載の半導体集
積回路装置の製造方法。25. The heat treatment temperature of the wafer is 800 ° C.
25. The method of manufacturing a semiconductor integrated circuit device according to claim 24, which is the above. 【請求項２６】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面上のシリコン表面領域上に、ゲート
絶縁型ＦＥＴのゲート絶縁膜となる第１絶縁膜を形成す
る工程、（ｂ）前記第１絶縁膜の上部に、シリコンを主
成分として含む第１シリコン含有膜を形成する工程、
（ｃ）前記第１シリコン含有膜の上部に第１高融点金属
膜を形成する工程、（ｄ）前記第１シリコン含有膜と前
記第１高融点金属膜とをパターニングすることによっ
て、前記ゲート絶縁型ＦＥＴのゲート電極を形成する工
程、（ｅ）前記（ｄ）工程の後、枚葉式熱処理炉のチャ
ンバ内において、水素ガスと、触媒作用によって水素ガ
スおよび酸素ガスから合成した水蒸気とを含む混合ガス
雰囲気中、ランプ加熱による前記ウエハの熱処理を行
い、前記第１高融点金属膜を酸化することなく、前記シ
リコン表面領域と前記第１シリコン含有膜とを酸化する
工程。26. A method of manufacturing a semiconductor integrated circuit device including the steps of: (a) forming a first insulating film to be a gate insulating film of a gate insulating FET on a silicon surface region on a main surface of a wafer. Step (b) forming a first silicon-containing film containing silicon as a main component on the first insulating film,
(C) forming a first refractory metal film on top of the first silicon-containing film, and (d) patterning the first silicon-containing film and the first refractory metal film to obtain the gate insulation. A step of forming a gate electrode of a type FET, (e) after the step (d), including hydrogen gas and water vapor synthesized from hydrogen gas and oxygen gas by catalytic action in a chamber of a single-wafer heat treatment furnace Performing a heat treatment on the wafer by lamp heating in a mixed gas atmosphere to oxidize the silicon surface region and the first silicon-containing film without oxidizing the first refractory metal film. 【請求項２７】 前記水素と酸素とから合成された水蒸
気は、前記チャンバ内にガス状態で導入されることを特
徴とする請求項２６記載の半導体集積回路装置の製造方
法。27. The method of manufacturing a semiconductor integrated circuit device according to claim 26, wherein the water vapor synthesized from the hydrogen and oxygen is introduced into the chamber in a gas state. 【請求項２８】 前記水蒸気は、前記ウエハの熱処理温
度よりも低い温度で合成されることを特徴とする請求項
２７記載の半導体集積回路装置の製造方法。28. The method of manufacturing a semiconductor integrated circuit device according to claim 27, wherein the water vapor is synthesized at a temperature lower than a heat treatment temperature of the wafer. 【請求項２９】 前記ゲート絶縁型ＦＥＴのゲート長
は、０．２５μｍ以下であることを特徴とする請求項２
８記載の半導体集積回路装置の製造方法。29. The gate length of the gate insulation type FET is 0.25 μm or less.
8. A method for manufacturing a semiconductor integrated circuit device according to item 8. 【請求項３０】 前記ゲート絶縁膜の膜厚は、５ｎｍ以
下であることを特徴とする請求項２９記載の半導体集積
回路装置の製造方法。30. The method of manufacturing a semiconductor integrated circuit device according to claim 29, wherein the thickness of the gate insulating film is 5 nm or less. 【請求項３１】 前記水蒸気の合成に用いる水素と酸素
の組成は、水素リッチであることを特徴とする請求項３
０記載の半導体集積回路装置の製造方法。31. The composition of hydrogen and oxygen used for the synthesis of water vapor is rich in hydrogen.
0. A method for manufacturing a semiconductor integrated circuit device according to 0. 【請求項３２】 前記ウエハの熱処理温度は、８００℃
以上であることを特徴とする請求項３１記載の半導体集
積回路装置の製造方法。32. The heat treatment temperature of the wafer is 800.degree.
32. The method for manufacturing a semiconductor integrated circuit device according to claim 31, which is the above. 【請求項３３】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面のシリコン表面上に、酸化シリコン
膜を含み、かつ５ｎｍ以下の膜厚を有するゲート絶縁膜
を形成した後、前記ゲート絶縁膜上にシリコン膜を形成
する工程、（ｂ）前記シリコン膜を覆う高融点金属膜を
形成する工程、（ｃ）前記シリコン膜および前記高融点
金属膜をパターニングすることによって、０．２５μｍ
以下のゲート長を有するゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、水素と水蒸気とを含み、か
つ実質的に水素ラジカルを含まず、前記水蒸気の分圧が
前記水素の分圧よりも低いガス雰囲気中で、前記高融点
金属膜を酸化することなく、前記シリコン膜を熱酸化す
る工程。33. A method of manufacturing a semiconductor integrated circuit device including the steps of: (a) forming a gate insulating film containing a silicon oxide film and having a film thickness of 5 nm or less on a silicon surface of a main surface of a wafer. By forming a silicon film on the gate insulating film, (b) forming a refractory metal film covering the silicon film, and (c) patterning the silicon film and the refractory metal film. , 0.25 μm
Forming a gate electrode having the following gate length,
(D) After the step (c), the high melting point is contained in a gas atmosphere containing hydrogen and water vapor, substantially not containing hydrogen radicals, and having a water vapor partial pressure lower than the hydrogen partial pressure. A step of thermally oxidizing the silicon film without oxidizing the metal film. 【請求項３４】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面のシリコン表面上に、酸化シリコン
膜を含み、かつ５ｎｍ以下の膜厚を有するゲート絶縁膜
を形成した後、前記ゲート絶縁膜上にシリコン膜を形成
する工程、（ｂ）高融点金属窒化物からなる堆積膜を含
む第１膜を、前記シリコン膜を覆うように形成する工
程、（ｃ）前記第１膜を覆う高融点金属膜を形成する工
程、（ｄ）前記シリコン膜、前記第１膜および前記高融
点金属膜をパターニングすることによって、０．２５μ
ｍ以下のゲート長を有するゲート電極を形成する工程、
（ｅ）前記（ｄ）工程の後、水素と水蒸気とを含み、か
つ実質的に水素ラジカルを含まず、前記水蒸気の分圧が
前記水素の分圧よりも低いガス雰囲気中で、前記高融点
金属膜を酸化することなく、前記シリコン膜を熱酸化す
る工程。34. A method of manufacturing a semiconductor integrated circuit device including the steps of: (a) forming a gate insulating film containing a silicon oxide film and having a film thickness of 5 nm or less on a silicon surface of a main surface of a wafer. And then forming a silicon film on the gate insulating film, (b) forming a first film including a deposited film of refractory metal nitride so as to cover the silicon film, (c) Forming a refractory metal film covering the first film; (d) 0.25 μ by patterning the silicon film, the first film and the refractory metal film.
forming a gate electrode having a gate length of m or less;
(E) After the step (d), the high melting point is contained in a gas atmosphere containing hydrogen and water vapor, substantially not containing hydrogen radicals, and having a water vapor partial pressure lower than the hydrogen partial pressure. A step of thermally oxidizing the silicon film without oxidizing the metal film.