JP4142663B2 - Manufacturing method of semiconductor integrated circuit device - Google Patents
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Description
本発明は、半導体集積回路装置の製造技術に関し、特に、高融点金属膜を含んだゲート電極を有するMISFET(Metal Insulator Semiconductor Field Effect Transistor)を備えた半導体集積回路装置の製造に適用して有効な技術に関する。 The present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and is particularly effective when applied to the manufacture of a semiconductor integrated circuit device having a MISFET (Metal Insulator Semiconductor Field Effect Transistor) having a gate electrode including a refractory metal film. Regarding technology.
ポリメタル構造のMISFETを形成するための改良技術として、特開平11−31666号公報(特許文献1)がある。この公報は、タングステン表面に形成された自然酸化物をいったん還元しておき、その後に所望熱処理を行うことで、この還元処理により熱処理中に生じる配線細りや針状結晶の成長を抑制する技術を開示している。 As an improved technique for forming a MISFET having a polymetal structure, there is JP-A-11-31666 (Patent Document 1). This gazette is a technology that suppresses the growth of wire thinning and acicular crystals that occur during heat treatment by reducing the natural oxide formed on the tungsten surface once and then performing a desired heat treatment. Disclosure.
また、特開平11−26395号公報(特許文献2)は、ゲート電極端部での電界集中を緩和する対策として、ゲート電極をW/WSixNy/W0x構造とし、還元性雰囲気で熱処理することによりWOxを還元し、ゲート電極底部端を丸い形状とする技術を開示している。 Japanese Patent Application Laid-Open No. 11-26395 (Patent Document 2) discloses a method for reducing the electric field concentration at the end of the gate electrode by making the gate electrode into a W / WSixNy / W0x structure and heat-treating in a reducing atmosphere. In which the bottom end of the gate electrode is rounded.
また、特開2000−331978号公報(特許文献3)は、Wを含むポリメタル構造のゲート電極を加工した後、過酸化水素を実質的に含まない酸性またはアルカリ性溶液で洗浄を行うことにより、Wの溶解を防止する技術を開示している。 Japanese Patent Laid-Open No. 2000-331978 (Patent Document 3) discloses that after processing a gate electrode having a polymetal structure containing W, it is washed with an acidic or alkaline solution substantially free of hydrogen peroxide. Disclosed is a technique for preventing the dissolution of sucrose.
その他、ポリメタルゲートまたはメタルゲート一般に関しては、特開昭60−89943号公報(特許文献4)、特開昭61−150236号公報(特許文献5)、特開昭60−72229号公報(特許文献6)、特開昭59−10271号公報(特許文献7)、特開昭56−107552号公報(特許文献8)、特開昭61−127123号公報(特許文献9)、特開昭61−127124号公報(特許文献10)、特開昭60−123060号公報(特許文献11)、特開昭61−152076号公報(特許文献12)、特開昭61−267365号公報(特許文献13)、特開平1−94657号公報(特許文献14)、特開平8−264531号公報(特許文献15)、特開平3−119763号公報(特許文献16)、特開平7−94716号公報(特許文献17)、米国特許公報すなわちUSP4505028(特許文献18)、USP5719410(特許文献19)、USP5387540(特許文献20)、IEEE Transaction Electron devices, Vol.43,N0.11, November 1996, Akasaka et al, p.1864-1869、Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al、Nakajima et al,Advanced metalization conference, Japan Session, Tokyo Univ.(1995)(非特許文献1)などがある。 In addition, regarding polymetal gates or metal gates in general, JP-A-60-89943 (Patent Document 4), JP-A-61-15236 (Patent Document 5), JP-A-60-72229 (Patent Document 4) Document 6), JP 59-10271 (Patent Document 7), JP 56-107552 (Patent Document 8), JP 61-127123 (Patent Document 9), JP 61 JP-A-127124 (Patent Document 10), JP-A-60-123060 (Patent Document 11), JP-A-61-152076 (Patent Document 12), JP-A-61-267365 (Patent Document 13). ), JP-A-1-94657 (Patent Document 14), JP-A-8-264431 (Patent Document 15), JP-A-3-119863 (Patent Document 16), JP-A-7- No. 4716 (Patent Literature 17), US Patent Publication No. USP4505028 (Patent Literature 18), USP5719410 (Patent Literature 19), USP5387540 (Patent Literature 20), IEEE Transaction Electron devices, Vol.43, N0.11, November 1996, Akasaka et al, p.1864-1869, Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al, Nakajima et al, Advanced metalization conference, Japan Session, Tokyo Univ. (1995) (non-patent literature) 1) etc.
また、酸窒化処理に関してはUSP4282270(特許文献21)などがある。さらに、水素排ガス処理に関しては、USP5202096(特許文献22)、USP5088314(特許文献23)、特開平8−83772号公報(特許文献24)、特開平9−75651号公報(特許文献25)などがある。 In addition, there is USP 4282270 (Patent Document 21) regarding oxynitriding treatment. Further, regarding hydrogen exhaust gas treatment, there are USP5202096 (Patent Document 22), USP5088314 (Patent Document 23), JP-A-8-83772 (Patent Document 24), JP-A-9-75651 (Patent Document 25), and the like. .
さらに、水分と酸化の問題に関しては特開平7−321102号公報(特許文献26)、特開昭60−107840号公報(特許文献27)、USP5693578(特許文献28)等がある。 Further, regarding the problem of moisture and oxidation, there are JP-A-7-321102 (Patent Document 26), JP-A-60-107840 (Patent Document 27), US Pat. No. 5,693,578 (Patent Document 28), and the like.
さらに、触媒を用いた水分合成に関しては、特開平6−333918号公報(特許文献29)、特開平6−115903号公報(特許文献30)、特開平5−152282号公報(特許文献31)、特開平6−163871号公報(特許文献32)、特開平5−141871号公報(特許文献33)、特開平5−144804号公報(特許文献34)、特開平6−120206号公報(特許文献35)、Nakamura et al, Proceedings of the 45th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993, the Electronic materials committee, P.128-133(非特許文献2)などがある。
ゲート長が0.18μm以下の微細なMOSFETで回路を構成するCMOSLSI、および0.18μm以下の幅のゲート電極およびゲート電極層を配線に用いるDRAMでは、低電圧動作時においてもゲート遅延を低減して高速動作を確保するために、金属層を含む低抵抗導電材料を使ったゲート加工プロセスが採用されるものと考えられる。 In a CMOS LSI that forms a circuit with a fine MOSFET having a gate length of 0.18 μm or less, and a DRAM that uses a gate electrode and a gate electrode layer with a width of 0.18 μm or less as wiring, the gate delay is reduced even during low-voltage operation. In order to ensure high-speed operation, it is considered that a gate processing process using a low-resistance conductive material including a metal layer is adopted.
この種の低抵抗ゲート電極材料として有力視されているのは、多結晶シリコン膜の上に高融点金属膜を積層した、いわゆるポリメタルである。ポリメタルは、そのシート抵抗が2Ω/□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。高融点金属としては、800℃以下の低温プロセスでも良好な低抵抗性を示し、かつエレクトロマイグレーション耐性の高いW(タングステン)、Mo(モリブデン)などが使用される。なお、多結晶シリコン膜の上に直接これらの高融点金属膜を積層すると両者の接着力が低下したり、高温熱処理プロセスで両者の界面に高抵抗のシリサイド層が形成されたりするため、実際のポリメタルゲートは、多結晶シリコン膜と高融点金属膜との間にWNX(タングステンナイトライド)などの金属窒化膜からなるバリア層を介在させた3層構造で構成される。 What is regarded as a promising low-resistance gate electrode material is a so-called polymetal in which a refractory metal film is laminated on a polycrystalline silicon film. Polymetal can be used not only as a gate electrode material but also as a wiring material because its sheet resistance is as low as about 2Ω / □. As the refractory metal, W (tungsten), Mo (molybdenum), or the like, which shows good low resistance even at a low temperature process of 800 ° C. or less and has high electromigration resistance, is used. Note that if these refractory metal films are laminated directly on the polycrystalline silicon film, the adhesive strength between the two will decrease, or a high-resistance silicide layer will be formed at the interface between the two due to the high-temperature heat treatment process. The polymetal gate has a three-layer structure in which a barrier layer made of a metal nitride film such as WN x (tungsten nitride) is interposed between a polycrystalline silicon film and a refractory metal film.
ところが、高融点金属膜を含んだ導電膜とエッチングしてゲート電極を形成した場合、ゲート電極の側壁に露出した高融点金属膜の表面には、所望しない酸化物が形成される。ゲート電極の側壁に形成されたこの酸化物は、その後の熱処理工程で昇華して電極周辺のシリコンや絶縁膜表面に付着し、昇華した金属酸化物は処理室の内壁などに付着した後、再び昇華し、あるいは保持台と接触した部分から基板の表面に再付着して汚染物となり、素子の特性劣化を引き起こす。 However, when a gate electrode is formed by etching with a conductive film including a refractory metal film, an undesired oxide is formed on the surface of the refractory metal film exposed on the side wall of the gate electrode. This oxide formed on the side wall of the gate electrode is sublimated in the subsequent heat treatment process and adheres to the silicon or insulating film surface around the electrode, and the sublimated metal oxide adheres to the inner wall of the processing chamber and then again. Sublimation or reattachment to the surface of the substrate from the part in contact with the holding table becomes a contaminant, causing deterioration of the device characteristics.
本発明の目的は、窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する技術を提供することにある。 An object of the present invention is to provide a technique for reducing contamination of a substrate by an oxide of a refractory metal constituting a part of a polymetal gate in a film forming process of a silicon nitride film.
本発明の他の目的は、ポリメタルゲートの一部を構成する高融点金属を酸化することなしに、高温雰囲気で窒化シリコン膜を堆積する技術を提供することにある。 Another object of the present invention is to provide a technique for depositing a silicon nitride film in a high temperature atmosphere without oxidizing a refractory metal constituting a part of a polymetal gate.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本願の一発明である半導体集積回路装置の製造方法は、MISFETを含む半導体集積回路装置の製造方法であって、以下の工程を含んでいる。
(a)ウエハの第1の主面上に、前記MISFETのゲート電極を構成し、且つ、高融点金属膜を含む膜パターンを形成し、前記高融点金属膜の側面を露出する工程;
(b)前記膜パターンが形成された前記ウエハの前記第1の主面を、前記高融点金属の酸化物を還元する条件下で、摂氏600度以上の第1の温度まで昇温する工程;
(c)前記膜パターンが形成された前記ウエハの前記第1の主面上に、前記第1の温度において、化学気相堆積によって窒化シリコン膜を形成する工程;
(d)前記窒化シリコン膜が形成された前記ウエハの前記第1の主面を、前記高融点金属膜の酸化物を還元する条件下で、摂氏500度未満の第2の温度まで降温し、その後、還元性雰囲気から窒素ガス雰囲気に切り替える工程。
A manufacturing method of a semiconductor integrated circuit device according to an invention of the present application is a manufacturing method of a semiconductor integrated circuit device including a MISFET, and includes the following steps.
(A) forming a film pattern including the gate electrode of the MISFET and including a refractory metal film on the first main surface of the wafer , and exposing a side surface of the refractory metal film;
(B) raising the temperature of the first main surface of the wafer on which the film pattern has been formed to a first temperature of 600 degrees Celsius or higher under the condition of reducing the oxide of the refractory metal;
(C) forming a silicon nitride film on the first main surface of the wafer on which the film pattern is formed by chemical vapor deposition at the first temperature;
(D) lowering the first main surface of the wafer on which the silicon nitride film is formed to a second temperature of less than 500 degrees Celsius under a condition of reducing the oxide of the refractory metal film; Then, the process of switching from reducing atmosphere to nitrogen gas atmosphere.
本願の他の一発明である半導体集積回路装置の製造方法は、以下の工程を含んでいる。
(a)ウエハの第1の主面上に高融点金属膜を含む膜パターンを形成し、前記高融点金属膜の側面を露出する工程;
(b)前記膜パターンが形成された前記ウエハの前記第1の主面を、前記高融点金属の酸化物を還元する条件下で、プラズマ処理する工程;
(c)前記プラズマ処理された前記ウエハの前記第1の主面上に、プラズマ化学気相堆積によって絶縁膜を形成する工程。
A method for manufacturing a semiconductor integrated circuit device according to another invention of the present application includes the following steps.
(A) forming a film pattern including a refractory metal film on the first main surface of the wafer and exposing a side surface of the refractory metal film;
(B) a step of performing a plasma treatment on the first main surface of the wafer on which the film pattern is formed under a condition for reducing the oxide of the refractory metal;
(C) forming an insulating film on the first main surface of the plasma-treated wafer by plasma chemical vapor deposition;
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減することができる。 In the step of forming the silicon nitride film, contamination of the substrate by the oxide of the refractory metal that forms part of the polymetal gate can be reduced.
また、ポリメタルゲートの一部を構成する高融点金属を酸化することなしに、高温雰囲気で窒化シリコン膜を堆積することができる。 In addition, a silicon nitride film can be deposited in a high temperature atmosphere without oxidizing the refractory metal that forms part of the polymetal gate.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲などを含む)に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等を含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, when necessary for convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), except when explicitly stated and in principle limited to a specific number in principle. It is not limited to the specific number, and may be a specific number or more. Furthermore, in the following embodiments, it is needless to say that the constituent elements (including element steps and the like) are not necessarily essential unless explicitly stated and clearly considered essential in principle. Yes.
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes and positional relationships of components and the like, the shapes and the like of the components are substantially the same unless explicitly stated or otherwise apparent in principle. Including those that are approximate or similar to. The same applies to the above numerical values and ranges.
また、半導体集積回路ウエハまたは半導体ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板(一般にほぼ円形)、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板など、ならびにそれらの複合的基板をいう。また、「半導体集積回路装置」(あるいは「電子装置」、「電子回路装置」など)というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにSOI (Silicon On Insulator)基板、TFT(Thin Film Transistor)液晶製造用基板、STN(Super Twisted Nematic)液晶製造用基板などといった他の基板上に作られるものを含むものとする。 Further, a semiconductor integrated circuit wafer or a semiconductor wafer is a silicon single crystal substrate (generally almost circular), a sapphire substrate, a glass substrate or other insulating, anti-insulating or semiconductor substrate used for manufacturing a semiconductor integrated circuit, and a composite thereof. A substrate. In addition, “semiconductor integrated circuit device” (or “electronic device”, “electronic circuit device”, etc.) is not limited to those made on a single crystal silicon substrate, unless specifically stated otherwise. In addition, the above-mentioned various substrates, or those made on other substrates such as SOI (Silicon On Insulator) substrate, TFT (Thin Film Transistor) liquid crystal manufacturing substrate, STN (Super Twisted Nematic) liquid crystal manufacturing substrate, etc. .
材料、ガス組成等に言及する時、特に明示した場合を除き、純粋なものの外、その材料を主要な構成要素とする材料等を示し、他の要素の追加を許容するものとする。 When referring to materials, gas compositions, etc., unless otherwise specified, materials other than pure ones, etc., whose materials are the main components, are indicated and other elements can be added.
例えばガス組成については、主要な反応ガス、処理ガスの外、副次的な作用をする添加ガス、希釈ガス、補助ガス等の追加を許容する。 For example, with respect to the gas composition, addition of an additive gas, a dilution gas, an auxiliary gas, or the like that has a secondary effect in addition to the main reaction gas and processing gas is allowed.
さらに、酸化シリコン膜というときは、特にそうでない旨特定する場合を除き、一般に各種の添加剤、補助成分を含む各種のシリコン酸化物系膜、すなわち、PSG(Phospho Silicate Glass)膜、BPSG(Boro-Phospho Silicate Glass)膜、TEOS(Tetra-Ethoxy Silane)酸化膜、シリコンオキシナイトライド膜等、その他の単一膜または複合膜を含むものとする。 Further, when referring to a silicon oxide film, unless otherwise specified, generally, various silicon oxide films containing various additives and auxiliary components, that is, PSG (Phospho Silicate Glass) film, BPSG (Boro It shall include other single films or composite films such as -Phospho Silicate Glass) film, TEOS (Tetra-Ethoxy Silane) oxide film, silicon oxynitride film.
さらに、シリコンナイトライド、窒化ケイ素または窒化シリコンというときは、Si3N4のみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。 Furthermore, the term “silicon nitride”, “silicon nitride”, or “silicon nitride” includes not only Si 3 N 4 but also an insulating film having a similar composition of silicon nitride.
ゲート酸化膜については、シリコン熱酸化膜、シリコンオキシナイトライド膜のほか、その他の熱酸化膜、堆積膜、塗布系膜を含み、材料的にはシリコン酸化膜以外の非シリコン系金属酸化物、シリコンナイトライド等の絶縁性の窒化物、あるいはそれらの複合膜を含む。 The gate oxide film includes a silicon thermal oxide film, a silicon oxynitride film, other thermal oxide films, a deposited film, and a coating system film. In terms of materials, non-silicon metal oxide other than the silicon oxide film, Insulating nitride such as silicon nitride, or a composite film thereof is included.
また、基板表面の導電領域や堆積膜の導電領域の材質について、「シリコン」、「シリコンベース」というときは、特に特定した場合等を除き、比較的純粋なシリコン部材の外、シリコンに不純物や添加剤を添加したもの、シリコンを主要な構成要素とする導電部材(例えば、シリコンベース合金で50%以上のGeを含むSiGe合金等も含まれるものとする。例えば、ゲートポリシリコン部やチャネル領域をSiGeにする等)等を含むものとする。また、これらは、技術的に矛盾しない限り、形成当初は高抵抗であることも許容する。 In addition, regarding the material of the conductive region on the substrate surface and the conductive region of the deposited film, the term “silicon” or “silicon base” refers to impurities or impurities in silicon other than relatively pure silicon members, unless otherwise specified. Additives added, conductive members containing silicon as a main component (for example, SiGe alloys containing 50% or more of Ge based silicon alloys, etc., for example, gate polysilicon portions and channel regions) Etc.). They also allow a high resistance at the beginning of formation unless there is a technical contradiction.
また、堆積膜等で堆積当初はアモルファスであるが、後の熱処理ですぐに多結晶となるものがあるが、これらは特に必要があると認めるとき以外、表現上の矛盾を避けるため、当初から後の形態で表示する場合がある。例えば、多結晶シリコン(ポリシリコン)は、堆積当初はアモルファス状態であり、後の熱処理により多結晶シリコンに変わる。ただし、当初から多結晶シリコンを使用することも出来ることは言うまでもない。堆積当初はアモルファス状態であると、イオン注入におけるチャネリングの防止、ドライエッチング等の際の粒塊形状に依存した加工性の困難さの回避、熱処理後の低シート抵抗等のメリットがある。 In addition, although the deposited film is amorphous at the beginning of deposition, it may become polycrystalline immediately after the subsequent heat treatment. It may be displayed in a later form. For example, polycrystalline silicon (polysilicon) is in an amorphous state at the beginning of deposition and is changed to polycrystalline silicon by a subsequent heat treatment. However, it goes without saying that polycrystalline silicon can be used from the beginning. The amorphous state at the beginning of deposition has advantages such as prevention of channeling in ion implantation, avoidance of difficulty in workability depending on the shape of agglomerates during dry etching, and low sheet resistance after heat treatment.
また、本発明の実施に関連するその他の技術については、本願の発明者が関与する以下の出願に詳細に開示されている。すなわち、特許出願2000−118491号、特開平09−172011号公報、特開平10−335652号公報、特開平10−340909号公報、特開平11−330468号公報、特開平10−349285号公報、米国特許第6066508号、国際公開公報WO98/39802号、国際公開公報WO97/28085号などである。 Further, other techniques related to the implementation of the present invention are disclosed in detail in the following applications involving the inventor of the present application. That is, Japanese Patent Application No. 2000-118491, Japanese Patent Application Laid-Open No. 09-172011, Japanese Patent Application Laid-Open No. 10-335652, Japanese Patent Application Laid-Open No. 10-340909, Japanese Patent Application Laid-Open No. 11-330468, Japanese Patent Application Laid-Open No. 10-349285, US Patent No. 6066508, International Publication No. WO98 / 39802, International Publication No. WO97 / 28085, and the like.
(実施の形態1)
図1は、本実施形態のDRAM(Dynamic Random Access Memory)が形成された半導体チップ1Aの全体平面図である。長方形の半導体チップ1Aの主面には、例えば256Mbit(メガビット)の記憶容量を有するDRAMが形成されている。このDRAMは、主として複数のメモリアレイ(MARY)からなる記憶部とそれらの周囲に配置された周辺回路部PCとによって構成されている。半導体チップ1Aの中央部には、ボンディングワイヤなどの接続端子が接続される複数のボンディングパッドBPが1列に配置されている。
(Embodiment 1)
FIG. 1 is an overall plan view of a semiconductor chip 1A on which a DRAM (Dynamic Random Access Memory) of this embodiment is formed. A DRAM having a storage capacity of, for example, 256 Mbit is formed on the main surface of the rectangular semiconductor chip 1A. This DRAM is mainly composed of a storage unit composed of a plurality of memory arrays (MARY) and a peripheral circuit unit PC arranged around them. A plurality of bonding pads BP to which connection terminals such as bonding wires are connected are arranged in one row at the center of the semiconductor chip 1A.
図2は、上記DRAMのメモリアレイ(MARY)の一部を示す半導体基板の平面図、図3は、上記DRAMを示す半導体基板の要部断面図である。なお、図3の左側の領域は図2のA−A線に沿った断面図、中央の領域は図2のB−B線に沿った断面図、右側の領域は周辺回路部(PC)の一部を示す断面図である。 FIG. 2 is a plan view of a semiconductor substrate showing a part of the memory array (MARY) of the DRAM, and FIG. 3 is a cross-sectional view of a main part of the semiconductor substrate showing the DRAM. 3 is a cross-sectional view taken along the line AA in FIG. 2, the central area is a cross-sectional view taken along the line BB in FIG. 2, and the right area is a peripheral circuit portion (PC). It is sectional drawing which shows a part.
例えばp型の単結晶シリコンからなる半導体基板(以下、基板という。また、半導体ウエハあるいは単にウエハということもある。)1の主面には、素子分離溝2、p型ウエル3およびn型ウエル4が形成されている。メモリアレイのp型ウエルには、nチャネル型のメモリセル選択用MISFET(Metal Insulator Semiconductor Field Effect Transistor)Qtと、その上部に形成された情報蓄積用容量素子Cとによって構成される複数のメモリセルが形成されている。 For example, an element isolation trench 2, a p-type well 3, and an n-type well are formed on the main surface of a semiconductor substrate (hereinafter referred to as a substrate, also referred to as a semiconductor wafer or simply a wafer) 1 made of p-type single crystal silicon. 4 is formed. A p-type well of the memory array includes a plurality of memory cells each including an n-channel type memory cell selection MISFET (Metal Insulator Semiconductor Field Effect Transistor) Qt and an information storage capacitive element C formed thereon. Is formed.
メモリセル選択用MISFETQtは、主としてゲート絶縁膜6、アクティブ領域L以外の領域においてワード線WLを構成するゲート電極7Aおよび一対のn型半導体領域(ソース、ドレイン)9、9によって構成されている。ゲート電極7A(ワード線WL)は、例えばP(リン)がドープされたn型多結晶シリコン膜の上部にWNX(窒化タングステン)膜とW膜とが積層された、いわゆるポリメタル(Polymetal)構造の導電膜によって構成されている。 The memory cell selecting MISFET Qt is mainly composed of a gate insulating film 6, a gate electrode 7A constituting a word line WL in a region other than the active region L, and a pair of n-type semiconductor regions (source, drain) 9, 9. The gate electrode 7A (word line WL) has a so-called polymetal structure in which, for example, a WN x (tungsten nitride) film and a W film are stacked on top of an n-type polycrystalline silicon film doped with P (phosphorus). It is comprised by the electrically conductive film.
DRAMの周辺回路部PCは、複数のnチャネル型MISFETQnと複数のpチャネル型MISFETQpとを組み合わせた、いわゆる相補型MIS回路によって構成されている。nチャネル型MISFETQnはp型ウエル3に形成され、主としてゲート絶縁膜6、ゲート電極7Bおよび一対のn+型半導体領域(ソース、ドレイン)12、12によって構成されている。また、pチャネル型MISFETQpはn型ウエル4に形成され、主としてゲート絶縁膜6、ゲート電極7Cおよび一対のp+型半導体領域(ソース、ドレイン)13、13によって構成されている。ゲート電極7B、7Cは、前記メモリセル選択用MISFETQtのゲート電極7A(ワード線WL)と同じポリメタル構造の導電膜によって構成されている。ゲート電極7B、7Cの側壁には、窒化シリコン膜からなるサイドウォールスペーサ11sが形成されている。 The peripheral circuit portion PC of the DRAM is constituted by a so-called complementary MIS circuit in which a plurality of n-channel type MISFETs Qn and a plurality of p-channel type MISFETs Qp are combined. The n-channel type MISFET Qn is formed in the p-type well 3 and is mainly composed of a gate insulating film 6, a gate electrode 7B, and a pair of n + -type semiconductor regions (source and drain) 12 and 12. The p-channel type MISFET Qp is formed in the n-type well 4 and is mainly composed of a gate insulating film 6, a gate electrode 7C, and a pair of p + -type semiconductor regions (source, drain) 13 and 13. The gate electrodes 7B and 7C are composed of a conductive film having the same polymetal structure as the gate electrode 7A (word line WL) of the memory cell selecting MISFET Qt. Sidewall spacers 11s made of a silicon nitride film are formed on the side walls of the gate electrodes 7B and 7C.
メモリセル選択用MISFETQt、nチャネル型MISFETQnおよびpチャネル型MISFETQpの上部には、ゲート電極7A(ワード線WL)の上部および側壁を覆う窒化シリコン膜11と層間絶縁膜15とが形成されている。層間絶縁膜15は、例えばスピンオングラス(Spin On Glass)膜(塗布法によって形成される酸化シリコン系絶縁膜)とその上部に形成された2層の酸化シリコン膜とによって構成されている。 Over the memory cell selection MISFET Qt, n-channel type MISFET Qn, and p-channel type MISFET Qp, a silicon nitride film 11 and an interlayer insulating film 15 are formed to cover the top and side walls of the gate electrode 7A (word line WL). The interlayer insulating film 15 is composed of, for example, a spin on glass film (a silicon oxide insulating film formed by a coating method) and a two-layered silicon oxide film formed thereon.
メモリセル選択用MISFETQtのソース、ドレインを構成する一対のn型半導体領域9、9の上部には、層間絶縁膜15とその下層の窒化シリコン膜11とを開孔して形成したコンタクトホール16、17が形成されている。これらのコンタクトホール16、17の内部には、例えばP(リン)がドープされたn型多結晶シリコン膜によって構成されるプラグ18が埋め込まれている。 Contact holes 16 formed by opening an interlayer insulating film 15 and a silicon nitride film 11 therebelow above the pair of n-type semiconductor regions 9 and 9 constituting the source and drain of the memory cell selection MISFET Qt, 17 is formed. In these contact holes 16 and 17, a plug 18 made of, for example, an n-type polycrystalline silicon film doped with P (phosphorus) is buried.
層間絶縁膜15の上部には酸化シリコン膜19が形成されており、前記一対のコンタクトホール16、17の一方(コンタクトホール16)の上部の酸化シリコン膜19には、スルーホール20が形成されている。スルーホール20は、アクティブ領域Lから外れた素子分離溝2の上方に配置されており、その内部には例えばTiN(窒化チタン)膜の上部にW膜を積層した2層の導電膜によって構成されるプラグ23が埋め込まれている。スルーホール20に埋め込まれたプラグ23は、その下部のコンタクトホール16に埋め込まれたプラグ18を介してメモリセル選択用MISFETQtのソース、ドレインの一方(2個のメモリセル選択用MISFETQtによって共有されたn型半導体領域9)に電気的に接続されている。 A silicon oxide film 19 is formed on the interlayer insulating film 15, and a through hole 20 is formed in the silicon oxide film 19 on one of the pair of contact holes 16 and 17 (contact hole 16). Yes. The through hole 20 is disposed above the element isolation trench 2 that is out of the active region L. The through hole 20 is formed by, for example, a two-layer conductive film in which a W film is stacked on a TiN (titanium nitride) film. Plug 23 is embedded. The plug 23 embedded in the through hole 20 is one of the source and drain of the memory cell selection MISFET Qt (shared by the two memory cell selection MISFETs Qt) via the plug 18 embedded in the contact hole 16 therebelow. It is electrically connected to the n-type semiconductor region 9).
周辺回路部の酸化シリコン膜19およびその下層の層間絶縁膜15には、コンタクトホール21、22が形成されている。コンタクトホール21は、nチャネル型MISFETQnのソース、ドレインを構成する一対のn+型半導体領域(ソース、ドレイン)12、12の上部に形成され、コンタクトホール22は、pチャネル型MISFETQpのソース、ドレインを構成する一対のp+型半導体領域(ソース、ドレイン)13、13の上部に形成されている。これらのコンタクトホール21、22の内部には、前記メモリアレイのスルーホール20に埋め込まれたプラグ23と同じ導電材料によって構成されるプラグ23が埋め込まれている。 Contact holes 21 and 22 are formed in the silicon oxide film 19 in the peripheral circuit portion and the interlayer insulating film 15 therebelow. The contact hole 21 is formed above a pair of n + type semiconductor regions (source and drain) 12 and 12 constituting the source and drain of the n-channel type MISFET Qn, and the contact hole 22 is formed of the source and drain of the p-channel type MISFET Qp. Are formed above the pair of p + type semiconductor regions (source, drain) 13, 13. Plugs 23 made of the same conductive material as the plugs 23 embedded in the through holes 20 of the memory array are embedded in the contact holes 21 and 22.
メモリアレイの酸化シリコン膜19の上部には、メモリセルのデータを読み出す複数のビット線BLが形成されている。これらのビット線BLは素子分離溝2の上方に配置され、同一の幅、同一の間隔でゲート電極7A(ワード線WL)と直交する方向に延在している。ビット線BLのそれぞれは、その下部の酸化シリコン膜19に形成されスルーホール20内のプラグ23およびその下部のコンタクトホール16内のプラグ18を介してメモリセル選択用MISFETQtのソース、ドレインの一方(n型半導体領域9)に電気的に接続されている。ビット線BLは、例えばWNX膜の上部にW膜を積層した導電膜によって構成されている。 A plurality of bit lines BL for reading data of memory cells are formed on the silicon oxide film 19 of the memory array. These bit lines BL are arranged above the element isolation trench 2 and extend in the direction orthogonal to the gate electrode 7A (word line WL) with the same width and the same interval. Each of the bit lines BL is formed on the silicon oxide film 19 below the bit line BL, and is connected to one of the source and drain of the memory cell selection MISFET Qt via the plug 23 in the through hole 20 and the plug 18 in the contact hole 16 below the bit line BL. It is electrically connected to the n-type semiconductor region 9). For example, the bit line BL is formed of a conductive film in which a W film is stacked on a WN X film.
周辺回路部PCの酸化シリコン膜19の上部には第1層目の配線30〜33が形成されている。これらの配線30〜33は、ビット線BLと同じ導電膜によって構成されており、後述するようにビット線BLと同時に形成される。配線30、31は、酸化シリコン膜19、15に形成されたコンタクトホール21内のプラグ23を介してnチャネル型MISFETQnのソース、ドレイン(n+型半導体領域12)に電気的に接続され、配線32、33は、酸化シリコン膜19、15に形成されたコンタクトホール22内のプラグ23を介してpチャネル型MISFETQpのソース、ドレイン(p+型半導体領域13)に電気的に接続されている。 First-layer wirings 30 to 33 are formed on the silicon oxide film 19 of the peripheral circuit portion PC. These wirings 30 to 33 are made of the same conductive film as the bit line BL, and are formed simultaneously with the bit line BL as will be described later. The wirings 30 and 31 are electrically connected to the source and drain (n + type semiconductor region 12) of the n-channel type MISFET Qn through the plugs 23 in the contact holes 21 formed in the silicon oxide films 19 and 15, 32 and 33 are electrically connected to the source and drain (p + type semiconductor region 13) of the p-channel type MISFET Qp through the plug 23 in the contact hole 22 formed in the silicon oxide films 19 and 15.
ビット線BLおよび第1層目の配線30〜33の上部には、層間絶縁膜40が形成されている。層間絶縁膜40は、下層の層間絶縁膜15と同じく、スピンオングラス膜とその上部に形成された2層の酸化シリコン膜とによって構成されており、その表面は、基板1の全域でほぼ同じ高さになるように平坦化されている。 An interlayer insulating film 40 is formed above the bit line BL and the first layer wirings 30 to 33. Similar to the lower interlayer insulating film 15, the interlayer insulating film 40 is composed of a spin-on-glass film and a two-layered silicon oxide film formed on the spin-on glass film. It is flattened so that it will be.
メモリアレイの層間絶縁膜40およびその下層の酸化シリコン膜19にはスルーホール43が形成されている。スルーホール43は、その下部のコンタクトホール17の真上に配置されており、その内部には、例えばP(リン)がドープされたn型多結晶シリコン膜によって構成されるプラグ44が埋め込まれている。 Through holes 43 are formed in the interlayer insulating film 40 of the memory array and the underlying silicon oxide film 19. The through-hole 43 is disposed immediately above the contact hole 17 below, and a plug 44 made of, for example, an n-type polycrystalline silicon film doped with P (phosphorus) is buried therein. Yes.
層間絶縁膜40の上部には、窒化シリコン膜45および厚い膜厚の酸化シリコン膜46が形成されており、メモリアレイの酸化シリコン膜46に形成された深い溝47の内部には、下部電極48、容量絶縁膜49および上部電極50によって構成される情報蓄積用容量素子Cが形成されている。情報蓄積用容量素子Cの下部電極48は、例えばP(リン)がドープされた低抵抗のn型多結晶シリコン膜によって構成され、その下部に形成された前記スルーホール43およびコンタクトホール17を通じてメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン)9の他方に電気的に接続されている。また、情報蓄積用容量素子Cの容量絶縁膜49は、例えばTa2O5(酸化タンタル)膜によって構成され、上部電極50は、例えばTiN膜によって構成されている。 A silicon nitride film 45 and a thick silicon oxide film 46 are formed on the interlayer insulating film 40, and a lower electrode 48 is formed inside the deep groove 47 formed in the silicon oxide film 46 of the memory array. An information storage capacitive element C constituted by the capacitive insulating film 49 and the upper electrode 50 is formed. The lower electrode 48 of the information storage capacitive element C is formed of, for example, a low-resistance n-type polycrystalline silicon film doped with P (phosphorus), and the memory is formed through the through-hole 43 and the contact hole 17 formed thereunder. The n-type semiconductor region (source, drain) 9 of the cell selection MISFET Qt is electrically connected to the other. Further, the capacitive insulating film 49 of the information storage capacitive element C is made of, for example, a Ta 2 O 5 (tantalum oxide) film, and the upper electrode 50 is made of, for example, a TiN film.
情報蓄積用容量素子Cの上部には酸化シリコン膜51が形成され、さらにその上部には2層程度のAl配線が形成されているが、それらの図示は省略する。 A silicon oxide film 51 is formed on the information storage capacitor C, and about two layers of Al wirings are formed on the silicon oxide film 51, but these are not shown.
次に、上記のように構成された本実施形態のDRAMの製造方法の一例を、図4〜図37を用いて工程順に説明する。 Next, an example of a manufacturing method of the DRAM of the present embodiment configured as described above will be described in the order of steps with reference to FIGS.
まず、図4に示すように、例えばp型の単結晶シリコンからなる基板(ウエハ)1を用意し、その主面に素子分離溝2を形成した後、基板1の一部にB(ホウ素)を、他の一部にP(リン)をそれぞれイオン注入した後、基板1を約950℃、10分程度熱処理してこれらの不純物を拡散させることにより、p型ウエル3およびn型ウエル4を形成する。素子分離溝2を形成するには、例えば基板1の素子分離領域をエッチングして深さ350nm程度の溝を形成し、続いてこの溝の内部および基板1上にCVD(Chemical Vapor Deposition)法で酸化シリコン膜5を堆積した後、溝の外部の不要な酸化シリコン膜5を化学機械研磨(Chemical Mechanical Polishing;CMP)法で除去する。図5に示すように、この素子分離溝4を形成することにより、メモリアレイの基板1には、周囲が素子分離溝2に囲まれた細長い島状のパターンを有する複数のアクティブ領域Lが形成される。 First, as shown in FIG. 4, a substrate (wafer) 1 made of, for example, p-type single crystal silicon is prepared, an element isolation groove 2 is formed on the main surface, and then B (boron) is partially formed on the substrate 1. Then, after P (phosphorus) is ion-implanted into other parts, the substrate 1 is heat-treated at about 950 ° C. for about 10 minutes to diffuse these impurities, thereby forming the p-type well 3 and the n-type well 4. Form. In order to form the element isolation groove 2, for example, an element isolation region of the substrate 1 is etched to form a groove having a depth of about 350 nm, and then the inside of the groove and on the substrate 1 are formed by a CVD (Chemical Vapor Deposition) method. After the silicon oxide film 5 is deposited, the unnecessary silicon oxide film 5 outside the trench is removed by a chemical mechanical polishing (CMP) method. As shown in FIG. 5, by forming the element isolation grooves 4, a plurality of active regions L having a long and narrow island pattern surrounded by the element isolation grooves 2 are formed on the substrate 1 of the memory array. Is done.
次に、基板1の表面をフッ酸で洗浄した後、図6に示すように、基板1をスチーム酸化することによって、p型ウエル3の表面およびn型ウエル4の表面に酸化シリコン膜からなる清浄なゲート絶縁膜6を形成する。ゲート絶縁膜6の膜厚は、例えば6nmである。ゲート絶縁膜6は、酸化シリコン膜に代えて酸窒化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との複合絶縁膜などで形成してもよい。 Next, after cleaning the surface of the substrate 1 with hydrofluoric acid, the surface of the p-type well 3 and the surface of the n-type well 4 are made of a silicon oxide film by subjecting the substrate 1 to steam oxidation as shown in FIG. A clean gate insulating film 6 is formed. The film thickness of the gate insulating film 6 is, for example, 6 nm. The gate insulating film 6 may be formed of a silicon oxynitride film, a silicon nitride film, a composite insulating film of a silicon oxide film and a silicon nitride film, or the like instead of the silicon oxide film.
次に、図7に示すように、ゲート絶縁膜6の上部にP(リン)をドープしたn型の多結晶シリコン膜14nを堆積する。多結晶シリコン膜14nは、例えばモノシラン(SiH4)とホスフィン(PH3)とをソースガスに用いたCVD法で堆積(成膜温度=約630℃)し、その膜厚は70nm程度とする。多結晶シリコン膜14nは、電気抵抗を低減するために、P濃度を1.0×1019cm3以上とする。 Next, as shown in FIG. 7, an n-type polycrystalline silicon film 14 n doped with P (phosphorus) is deposited on the gate insulating film 6. The polycrystalline silicon film 14n is deposited by a CVD method using, for example, monosilane (SiH 4 ) and phosphine (PH 3 ) as a source gas (film formation temperature = about 630 ° C.), and the film thickness is set to about 70 nm. The polycrystalline silicon film 14n has a P concentration of 1.0 × 10 19 cm 3 or more in order to reduce electric resistance.
また、上記多結晶シリコン膜14nに代えて、Ge(ゲルマニウム)を5%から最大で50%前後含んだシリコン膜で構成することもできる。シリコンにGeを含ませた場合は、シリコンのバンドギャップが狭くなることや、不純物の固溶限界が高くなることに起因して、上層のWNX膜との接触抵抗が低減される利点がある。シリコンにGeを含ませるには、シリコン膜にイオン注入でGeを導入する方法の外、モノシラン(SiH4)とGeH4とを使ったCVD法によってGeを含んだシリコン膜を堆積する方法がある。 Further, instead of the polycrystalline silicon film 14n, a silicon film containing Ge (germanium) from about 5% to about 50% at the maximum can be used. When Ge is contained in silicon, there is an advantage that the contact resistance with the upper WN x film is reduced due to the narrow band gap of silicon and the increase of the solid solution limit of impurities. . In order to contain Ge in silicon, there is a method of depositing a silicon film containing Ge by a CVD method using monosilane (SiH 4 ) and GeH 4 in addition to a method of introducing Ge into the silicon film by ion implantation. .
次に、多結晶シリコン膜14nの表面をフッ酸で洗浄した後、図8に示すように、多結晶シリコン膜14nの上部にスパッタリング法で膜厚7nm程度のWNX膜24と膜厚70nm程度のW膜25とを連続して堆積し、続いてW膜25の上部にCVD法で膜厚160nm程度の窒化シリコン膜8を堆積する。WNX膜24は、多結晶シリコン膜14nとW膜25との反応を防ぐバリア層として機能する。なお、窒化シリコン膜8を堆積するときは、W膜25の表面の酸化を抑制するために、比較的低温(480℃前後)で成膜できるプラズマCVD法を用いてW膜25上に10nm程度の薄い窒化シリコン膜を堆積し、次に、約950℃、10秒程度のランプアニールを行って窒化シリコン膜中のガス成分を除去した後、緻密な膜を得るために、低圧CVD法(成膜温度=780℃前後)を用いて150nm程度の窒化シリコン膜を堆積するとよい。あるいは、W膜25の上部にプラズマCVD法を用いて酸化シリコン膜を堆積した後、その上部に低圧CVD法を用いて窒化シリコン膜8を堆積してもよい。 Next, after cleaning the surface of the polycrystalline silicon film 14n with hydrofluoric acid, as shown in FIG. 8, a WN x film 24 having a thickness of about 7 nm and a thickness of about 70 nm are formed on the polycrystalline silicon film 14n by sputtering. A silicon nitride film 8 having a thickness of about 160 nm is deposited on the W film 25 by a CVD method. The WN x film 24 functions as a barrier layer that prevents the reaction between the polycrystalline silicon film 14 n and the W film 25. When the silicon nitride film 8 is deposited, about 10 nm is formed on the W film 25 using a plasma CVD method that can be formed at a relatively low temperature (around 480 ° C.) in order to suppress oxidation of the surface of the W film 25. A thin silicon nitride film is deposited, and then lamp annealing is performed at about 950 ° C. for about 10 seconds to remove gas components in the silicon nitride film. A silicon nitride film with a thickness of about 150 nm may be deposited using a film temperature of around 780 ° C. Alternatively, a silicon oxide film may be deposited on the W film 25 using a plasma CVD method, and then the silicon nitride film 8 may be deposited on the upper portion using a low pressure CVD method.
次に、図9に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜26をマスクにして窒化シリコン膜8、W膜24、WNX膜25および多結晶シリコン膜14nを順次ドライエッチングすることにより、メモリアレイのゲート絶縁膜6上にゲート電極7A(ワード線WL)を形成し、周辺回路部のゲート絶縁膜6上にゲート電極7B、7Cを形成する。図10に示すように、ゲート電極7A(ワード線WL)は、アクティブ領域Lの長辺と直交する方向に延在するように形成される。ゲート電極7A(ワード線WL)の線幅(ゲート長)および隣接するゲート電極7A(ワード線WL)との間隔は、例えば0.13〜0.14μmである。 Next, as shown in FIG. 9, the silicon nitride film 8, the W film 24, the WN x film 25, and the polycrystalline silicon film 14n are sequentially dry etched using the photoresist film 26 formed on the silicon nitride film 8 as a mask. Thus, the gate electrode 7A (word line WL) is formed on the gate insulating film 6 of the memory array, and the gate electrodes 7B and 7C are formed on the gate insulating film 6 of the peripheral circuit portion. As shown in FIG. 10, the gate electrode 7 </ b> A (word line WL) is formed to extend in a direction orthogonal to the long side of the active region L. The line width (gate length) of the gate electrode 7A (word line WL) and the distance from the adjacent gate electrode 7A (word line WL) are, for example, 0.13 to 0.14 μm.
このように、ゲート電極7A(ワード線WL)、ゲート電極7B、7Cを構成する導電材料の一部を低抵抗の金属(W)で構成したポリメタル構造とすることにより、シート抵抗が2Ω/□程度あるいはそれ以下まで低減され、ゲート遅延が抑制されるため、高速で動作するDRAMを実現することができる。 Thus, by using a polymetal structure in which part of the conductive material constituting the gate electrode 7A (word line WL) and the gate electrodes 7B and 7C is made of a low-resistance metal (W), the sheet resistance is 2Ω / □. Since the gate delay is suppressed to a degree or less and the gate delay is suppressed, a DRAM operating at high speed can be realized.
なお、ゲート電極7A(ワード線WL)、7B、7Cを形成するための上記ドライエッチング工程では、図11に示すように、ゲート電極7A(ワード線WL)、7B、7Cの周辺の基板1の表面にゲート絶縁膜6を薄く(例えば3nm程度)残しておくことが望ましい。このドライエッチングでゲート絶縁膜6の下層の基板1が露出すると、ゲート電極材料の一部であるWを含んだコンタミネーション(汚染物)が後の熱処理工程で基板1の表面に直接付着し、通常の洗浄処理では除去され難いWシリサイドのような反応生成物が生じる虞れがある。 In the dry etching process for forming the gate electrodes 7A (word lines WL), 7B, and 7C, as shown in FIG. 11, the substrate 1 around the gate electrodes 7A (word lines WL), 7B, and 7C is formed. It is desirable to leave the gate insulating film 6 thin (for example, about 3 nm) on the surface. When the substrate 1 under the gate insulating film 6 is exposed by this dry etching, contamination (contaminant) containing W which is a part of the gate electrode material adheres directly to the surface of the substrate 1 in a later heat treatment process. There is a possibility that a reaction product such as W silicide, which is difficult to be removed by a normal cleaning process, is generated.
次に、基板1をドライエッチング装置からアッシング装置に搬送し、図12に示すように、O2プラズマを用いたアッシングによってフォトレジスト膜26を除去する。 Next, the substrate 1 is transferred from the dry etching apparatus to the ashing apparatus, and as shown in FIG. 12, the photoresist film 26 is removed by ashing using O 2 plasma.
基板1をドライエッチング装置からアッシング装置に搬送すると、その過程で基板1の表面が大気に曝される。また、O2プラズマを用いたアッシングによってフォトレジスト膜26を除去すると、基板1の表面がO2プラズマ雰囲気に曝される。そのため、上記のアッシングが完了すると、図13に示すように、ゲート電極7A、7B、7Cの側壁に露出したW膜25の表面には、所望しない酸化物(WOX)27が形成される。この酸化物27は、その後の熱処理工程において昇華し、熱処理室の内壁などに付着した後、基板1の表面に再付着して汚染物となり、素子の特性劣化(DRAMの場合には、リフレッシュ不良など)を引き起こす。 When the substrate 1 is transported from the dry etching apparatus to the ashing apparatus, the surface of the substrate 1 is exposed to the atmosphere in the process. Further, when the photoresist film 26 is removed by ashing using O 2 plasma, the surface of the substrate 1 is exposed to the O 2 plasma atmosphere. Therefore, when the above ashing is completed, an undesired oxide (WO x ) 27 is formed on the surface of the W film 25 exposed on the side walls of the gate electrodes 7A, 7B, and 7C, as shown in FIG. The oxide 27 is sublimated in the subsequent heat treatment process, adheres to the inner wall of the heat treatment chamber, etc., and then reattaches to the surface of the substrate 1 to become a contaminant, deteriorating device characteristics (in the case of DRAM, a refresh failure). Etc.).
前述したように、ゲート電極7A、7B、7Cを形成するためのドライエッチング工程では、ゲート電極7A、7B、7Cの側壁下部や周辺領域のゲート絶縁膜6もある程度削られ、形成当初よりも膜厚が薄くなる(図13参照)ため、そのままではゲート耐圧が低下するなどの不具合が生じる。そこで、薄くなったゲート絶縁膜6を補填・再生するために、以下のような方法で再酸化処理を行う。 As described above, in the dry etching process for forming the gate electrodes 7A, 7B, and 7C, the gate insulating films 6 in the lower portions of the side walls and in the peripheral regions of the gate electrodes 7A, 7B, and 7C are also cut to some extent, Since the thickness is reduced (see FIG. 13), problems such as a decrease in the gate breakdown voltage occur. Therefore, in order to compensate and regenerate the thinned gate insulating film 6, a re-oxidation process is performed by the following method.
図14は、ゲート絶縁膜6の再酸化処理に用いるバッチ式縦型酸化炉の一例を示す概略図である。この縦型酸化炉150は、石英管で構成されたチャンバ151を備えており、その周囲にはウエハ(基板)1を加熱するヒータ152が設置されている。チャンバ151の内部には、複数枚のウエハ1を水平に保持する石英ボート153が設置されている。また、チャンバ151の底部には、水蒸気/水素混合ガスとパージガスとを導入するガス導入管154と、これらのガスを排出する排気管155とが接続されている。ガス導入管154の他端には、図15、図16に示すようなガス生成装置140が接続されている。 FIG. 14 is a schematic view showing an example of a batch type vertical oxidation furnace used for the re-oxidation treatment of the gate insulating film 6. The vertical oxidation furnace 150 includes a chamber 151 formed of a quartz tube, and a heater 152 for heating the wafer (substrate) 1 is installed around the chamber 151. A quartz boat 153 that holds a plurality of wafers 1 horizontally is installed inside the chamber 151. Further, a gas introduction pipe 154 for introducing a steam / hydrogen mixed gas and a purge gas and an exhaust pipe 155 for discharging these gases are connected to the bottom of the chamber 151. A gas generation device 140 as shown in FIGS. 15 and 16 is connected to the other end of the gas introduction pipe 154.
図15は、上記バッチ式縦型酸化炉150に接続された触媒方式の水蒸気/水素混合ガス生成装置を示す概略図、図16は、このガス生成装置の配管系統図である。ガス生成装置140は、耐熱耐食性合金で構成された反応器141を備えており、その内部にはPt(プラチナ)、Ni(ニッケル)あるいはPd(パラジウム)などの触媒金属からなるコイル142とこのコイル142を加熱するヒータ143とが設置されている。反応器141には、水素および酸素からなるプロセスガスと、窒素などの不活性ガスからなるパージガスとがガス貯留槽144a、144b、144cから配管145を通じて導入される。また、ガス貯留槽144a、144b、144cと配管145の間には、ガスの量を調節するマスフローコントローラ146a、146b、146cと、ガスの流路を開閉する開閉バルブ147a、147b、147cとが設置され、反応器141内に導入されるガスの量および成分比がこれらによって精密に制御される。 FIG. 15 is a schematic view showing a catalytic steam / hydrogen mixed gas generating apparatus connected to the batch type vertical oxidation furnace 150, and FIG. 16 is a piping system diagram of the gas generating apparatus. The gas generator 140 includes a reactor 141 made of a heat-resistant and corrosion-resistant alloy, and a coil 142 made of a catalytic metal such as Pt (platinum), Ni (nickel), or Pd (palladium) is included in the reactor 141. A heater 143 for heating 142 is installed. A process gas composed of hydrogen and oxygen and a purge gas composed of an inert gas such as nitrogen are introduced into the reactor 141 from a gas storage tank 144a, 144b, 144c through a pipe 145. Between the gas storage tanks 144a, 144b, 144c and the pipe 145, mass flow controllers 146a, 146b, 146c for adjusting the amount of gas and open / close valves 147a, 147b, 147c for opening and closing the gas flow path are installed. Thus, the amount of gas introduced into the reactor 141 and the component ratio are precisely controlled by these.
上記反応器141内に導入されたプロセスガス(水素および酸素)は、350〜450℃程度に加熱されたコイル142に接触して励起され、水素分子からは水素ラジカルが生成し(H2→2H*)、酸素分子からは酸素ラジカルが生成する(O2→2O*)。これら2種のラジカルは化学的に極めて活性であるために、速やかに反応して水を生成する(2H*+O*→H2O)。そこで、水(水蒸気)が生成するモル比(水素:酸素=2:1)よりも過剰の水素を含んだプロセスガスを反応器141内に導入することにより、水蒸気/水素混合ガスを得ることができる。この混合ガスは、図16に示す希釈ライン148から供給される水素と混合されて所望の水分濃度を有する水蒸気/水素混合ガスに調整された後、前記ガス導入管154を通って縦型酸化炉150のチャンバ151に導入される。 The process gas (hydrogen and oxygen) introduced into the reactor 141 is excited in contact with the coil 142 heated to about 350 to 450 ° C., and hydrogen radicals are generated from hydrogen molecules (H 2 → 2H). *) Oxygen radicals are generated from oxygen molecules (O 2 → 2O *). Since these two radicals are chemically very active, they react rapidly to produce water (2H * + O * → H 2 O). Therefore, a steam / hydrogen mixed gas can be obtained by introducing a process gas containing hydrogen in excess of the molar ratio (hydrogen: oxygen = 2: 1) generated by water (steam) into the reactor 141. it can. This mixed gas is mixed with hydrogen supplied from the dilution line 148 shown in FIG. 16 and adjusted to a steam / hydrogen mixed gas having a desired moisture concentration, and then passes through the gas introduction pipe 154 to a vertical oxidation furnace. 150 chambers 151 are introduced.
上記のような触媒方式のガス生成装置140は、水の生成に関与する水素と酸素の量およびそれらの比率を高精度に制御できるので、チャンバ151に導入される水蒸気/水素混合ガス中の水蒸気濃度をppmオーダの極低濃度から数10%程度の高濃度まで広範囲に、かつ高精度に制御することができる。また、反応器141にプロセスガスを導入すると瞬時に水が生成されるので、所望する水蒸気濃度の水蒸気/水素混合ガスがリアルタイムで得られる。またこれにより、異物の混入も最小限に抑えられるので、チャンバ151内にクリーンな水蒸気/水素混合ガスを導入することができる。なお、反応器141内の触媒金属は、水素および酸素をラジカル化できるものであれば前述した金属に限定されない。また、触媒金属はコイル状に加工して使用する他、例えば中空の管あるいは細かい繊維フィルタなどに加工し、その内部にプロセスガスを通してもよい。 The catalyst-type gas generator 140 as described above can control the amount of hydrogen and oxygen involved in the generation of water and the ratio thereof with high accuracy, so that the water vapor in the water vapor / hydrogen mixed gas introduced into the chamber 151 can be controlled. The concentration can be controlled over a wide range and with high accuracy from a very low concentration of the order of ppm to a high concentration of about several tens of percent. Further, when process gas is introduced into the reactor 141, water is instantly generated, so that a water vapor / hydrogen mixed gas having a desired water vapor concentration can be obtained in real time. This also minimizes contamination by foreign matter, so that a clean steam / hydrogen mixed gas can be introduced into the chamber 151. Note that the catalyst metal in the reactor 141 is not limited to the metals described above as long as hydrogen and oxygen can be radicalized. Further, the catalyst metal may be processed into a coil shape and used, for example, processed into a hollow tube or a fine fiber filter, and the process gas may be passed through the inside.
図17は、水蒸気/水素混合ガスを使った酸化還元反応の平衡蒸気圧比(PH2O/PH2)の温度依存性を示すグラフであり、図中の曲線(a)〜(e)は、それぞれW、Mo、Ta(タンタル)、Si、Ti(チタン)の平衡蒸気圧比を示している。図示のように、縦型酸化炉150のチャンバ151に導入する水蒸気/水素混合ガスの水蒸気/水素分圧比を曲線(a)と曲線(d)とに挟まれた領域の範囲内に設定することにより、ゲート電極7A、7B、7Cを構成するW膜25およびWNX膜24を酸化することなしに、シリコンからなる基板1を選択的に酸化することができる。また図示のように、金属(W、Mo、Ta、Ti)もシリコンも、水蒸気/水素混合ガス中の水蒸気濃度が高くなるにつれて酸化速度が大きくなる。従って、チャンバ151に導入する水蒸気/水素混合ガス中の水蒸気濃度を高くすることにより、より短時間の熱処理でシリコンを選択的に酸化することができる。なお、ゲート電極7A、7B、7Cの金属部分をMo(モリブデン)で構成した場合は、水蒸気/水素分圧比を曲線(b)と曲線(d)とに挟まれた領域の範囲内に設定することにより、Mo膜を酸化することなしにシリコンのみを選択的に酸化することができる。 FIG. 17 is a graph showing the temperature dependence of the equilibrium vapor pressure ratio (P H2O / P H2 ) of the oxidation-reduction reaction using a steam / hydrogen mixed gas, and the curves (a) to (e) in the figure are respectively The equilibrium vapor pressure ratios of W, Mo, Ta (tantalum), Si, and Ti (titanium) are shown. As shown in the figure, the steam / hydrogen partial pressure ratio of the steam / hydrogen mixed gas introduced into the chamber 151 of the vertical oxidation furnace 150 is set within a range between the curves (a) and (d). Accordingly, the gate electrode 7A, 7B, the W film 25 and WN X film 24 constituting 7C without oxidation, it is possible to selectively oxidize a substrate 1 made of silicon. Further, as shown in the drawing, the oxidation rate of both metals (W, Mo, Ta, Ti) and silicon increases as the water vapor concentration in the water vapor / hydrogen mixed gas increases. Accordingly, by increasing the water vapor concentration in the water vapor / hydrogen mixed gas introduced into the chamber 151, silicon can be selectively oxidized in a shorter heat treatment. When the metal portions of the gate electrodes 7A, 7B, and 7C are made of Mo (molybdenum), the water vapor / hydrogen partial pressure ratio is set within a range between the curves (b) and (d). As a result, only silicon can be selectively oxidized without oxidizing the Mo film.
次に、図18を参照しながら、前記バッチ式縦型酸化炉150を使った再酸化プロセスシーケンスの一例を説明する。 Next, an example of a reoxidation process sequence using the batch type vertical oxidation furnace 150 will be described with reference to FIG.
まず、パージガス(窒素)が充填されたチャンバ151内に、複数枚のウエハ1を保持した石英ボート153をロードする。石英ボート153のロードに要する時間は、10分程度である。このとき、チャンバ151内のパージガス(窒素)は、ウエハ1の昇温時間を短縮するためにあらかじめ予熱しておく。但し、高温ではゲート電極7A、7B、7Cの側壁に形成された酸化物27が昇華し易いため、予熱温度の上限は500℃未満とすべきである。 First, a quartz boat 153 holding a plurality of wafers 1 is loaded into a chamber 151 filled with purge gas (nitrogen). The time required for loading the quartz boat 153 is about 10 minutes. At this time, the purge gas (nitrogen) in the chamber 151 is preheated in advance in order to shorten the heating time of the wafer 1. However, since the oxide 27 formed on the side walls of the gate electrodes 7A, 7B, and 7C easily sublimes at high temperatures, the upper limit of the preheating temperature should be less than 500 ° C.
次に、ガス導入管154を通じてチャンバ151内に10分間程度水素ガスを導入し、チャンバ151内のガス置換を行うことにより、チャンバ151内をWの酸化物27が還元される雰囲気にする。そして、チャンバ151内に水素ガスを供給し続けながら、約30分〜40分かけてウエハ1を600℃以上の温度、例えば800℃まで昇温する。チャンバ151内に水素ガスのみを導入するには、反応器141の手前で酸素の供給を遮断し、水素のみを供給すればよい。 Next, hydrogen gas is introduced into the chamber 151 through the gas introduction pipe 154 for about 10 minutes, and the gas in the chamber 151 is replaced, whereby the atmosphere in the chamber 151 is reduced to the W oxide 27. Then, while supplying hydrogen gas into the chamber 151, the wafer 1 is heated to a temperature of 600 ° C. or higher, for example, 800 ° C. over about 30 to 40 minutes. In order to introduce only hydrogen gas into the chamber 151, it is only necessary to shut off the supply of oxygen before the reactor 141 and supply only hydrogen.
このように、ゲート電極7A、7B、7Cの側壁の酸化物27が還元される条件下でウエハ1を昇温することにより、酸化物27の大部分が還元されてWとなるため、チャンバ151内で昇華する酸化物27の量を極めて低いレベルに保つことができる。これにより、ゲート絶縁膜6の再酸化処理工程における基板1の汚染を極めて低いレベルに保つことができるので、DRAMの信頼性、製造歩留まりが向上する。 Thus, by heating the wafer 1 under conditions where the oxide 27 on the side walls of the gate electrodes 7A, 7B, and 7C is reduced, most of the oxide 27 is reduced to W, so that the chamber 151 It is possible to keep the amount of the oxide 27 sublimated in the inside at a very low level. Thereby, the contamination of the substrate 1 in the re-oxidation treatment process of the gate insulating film 6 can be kept at a very low level, so that the reliability and manufacturing yield of the DRAM are improved.
次に、ガス生成装置140の反応器141に酸素と過剰の水素とを導入し、触媒作用によって酸素と水素とから生成した水が分圧比で10%程度含まれる水蒸気/水素混合ガスをチャンバ151に導入する。そして、チャンバ151内の水蒸気/水素混合ガスの温度を800℃、気圧を常圧、または大気圧の10%程度から50%程度の減圧領域である準常圧減圧領域(Subatmospheric region)に保ち、25分〜30分かけてウエハ1の表面を酸化処理する。なお、酸化炉の種類によっては、さらに低い減圧領域で酸化処理を行うものもあるが、酸化処理時の圧力が低いと、ゲート電極7A、7B、7Cの側壁に残った酸化物27が昇華し易くなる。従って、酸化処理時の圧力は、最低でも1300Pa程度以上とすることが望ましい。 Next, oxygen and excess hydrogen are introduced into the reactor 141 of the gas generator 140, and a steam / hydrogen mixed gas containing about 10% of water generated from oxygen and hydrogen by a catalytic action in a partial pressure ratio is chamber 151. To introduce. Then, the temperature of the steam / hydrogen mixed gas in the chamber 151 is kept at 800 ° C., the atmospheric pressure is normal pressure, or a subatmospheric reduced pressure region (Subatmospheric region) that is a reduced pressure region of about 10% to 50% of atmospheric pressure, The surface of the wafer 1 is oxidized over 25 to 30 minutes. Depending on the type of the oxidation furnace, oxidation may be performed in a lower pressure reduction region. However, when the pressure during the oxidation is low, the oxide 27 remaining on the side walls of the gate electrodes 7A, 7B, and 7C is sublimated. It becomes easy. Therefore, it is desirable that the pressure during the oxidation treatment is at least about 1300 Pa or more.
上記のような酸化処理を行うことにより、図19に示すように、ゲート電極7A、7B、7Cの周辺部の基板1が再酸化されるため、前述したドライエッチング工程で薄くなったゲート絶縁膜6の膜厚が初期の膜厚(6nm)と同程度になる。また、この酸化処理は、チャンバ151に導入する水蒸気/水素混合ガスの水蒸気/水素分圧比を、前記図17に示した曲線(a)と曲線(d)とに挟まれた領域の範囲内に設定して行うため、ゲート電極7A、7B、7Cを構成するW膜25およびWNX膜24が酸化されることはない。 By performing the oxidation treatment as described above, as shown in FIG. 19, the substrate 1 around the gate electrodes 7A, 7B, and 7C is reoxidized. Therefore, the gate insulating film thinned by the above-described dry etching process The film thickness of 6 is approximately the same as the initial film thickness (6 nm). Further, in this oxidation treatment, the water vapor / hydrogen partial pressure ratio of the water vapor / hydrogen mixed gas introduced into the chamber 151 is within the range between the curves (a) and (d) shown in FIG. to perform set, does not gate electrodes 7A, 7B, W film 25 and WN X film 24 constituting 7C is oxidized.
次に、反応器141の手前で酸素の供給を遮断することによって、チャンバ151内に水素のみを供給しながら、約30分〜40分かけてウエハ1を500℃未満の温度、例えば400℃まで降温する。続いて、水素ガスの供給を止め、チャンバ151内に10分間程度窒素ガスを導入してガス置換を行った後、石英ボート153をチャンバ151からアンロードする。なお、チャンバ151内を水素ガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合には、ゲート電極7A、7B、7Cの側壁のW膜25や還元されずに残った酸化物27が昇華する虞れがある。従って、水素ガスから窒素ガスへの置換は、ウエハ1の温度が300℃〜200℃程度まで降温してから行う方がよい。また、上記酸化処理に要する時間に対する要求が比較的厳しくない場合は、ウエハ1の温度が100℃程度、より好ましくは70℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、W膜25の酸化を抑制できることはいうまでもない。 Next, by shutting off the supply of oxygen before the reactor 141, while supplying only hydrogen into the chamber 151, the wafer 1 is heated to a temperature below 500 ° C., for example, 400 ° C. over about 30 to 40 minutes. Lower the temperature. Subsequently, the supply of hydrogen gas is stopped, nitrogen gas is introduced into the chamber 151 for about 10 minutes to perform gas replacement, and then the quartz boat 153 is unloaded from the chamber 151. When the temperature at which the inside of the chamber 151 is switched from the hydrogen gas atmosphere to the nitrogen gas atmosphere is high, the W film 25 on the side walls of the gate electrodes 7A, 7B, and 7C and the oxide 27 remaining without reduction may be sublimated. There is. Therefore, it is better to replace the hydrogen gas with the nitrogen gas after the temperature of the wafer 1 is lowered to about 300 ° C. to 200 ° C. Further, when the requirement for the time required for the oxidation treatment is not relatively strict, it is preferable to switch to the nitrogen gas atmosphere after the temperature of the wafer 1 is lowered to about 100 ° C., more preferably from 70 ° C. to room temperature. Needless to say, the oxidation of the W film 25 can be suppressed.
上記したゲート絶縁膜6の再酸化処理は、RTA(Rapid Thermal Annealing)方式を採用した枚葉式酸化炉を使って行うこともできる。図20(a)は、再酸化処理に用いる枚葉式酸化炉の一例を示す概略図、図20(b)は、図20(a)のB−B’線に沿った断面図である。 The above-described re-oxidation treatment of the gate insulating film 6 can also be performed using a single wafer oxidation furnace employing an RTA (Rapid Thermal Annealing) method. FIG. 20A is a schematic view showing an example of a single wafer oxidation furnace used for the reoxidation treatment, and FIG. 20B is a cross-sectional view taken along the line B-B ′ of FIG.
この枚葉式酸化炉100は、多重壁石英管で構成されたチャンバ101を備えており、その下部にはウエハ1を加熱するハロゲンランプ107が設置されている。チャンバ101の内部には、ハロゲンランプ107から供給される熱をウエハ1の全面に均等に分散させる円盤状の均熱リング103が収容され、その上部にウエハ1を水平に保持するサセプタ104が載置されている。均熱リング103は、石英あるいはSiC(シリコンカーバイド)などの耐熱材料で構成され、チャンバ101の壁面から延びる支持アーム105によって支持されている。均熱リング103の近傍には、サセプタ104に保持されたウエハ1の温度を測定する熱電対106が設置されている。 This single wafer oxidation furnace 100 includes a chamber 101 composed of a multi-walled quartz tube, and a halogen lamp 107 for heating the wafer 1 is installed below the chamber 101. Housed in the chamber 101 is a disc-shaped heat equalizing ring 103 that uniformly distributes the heat supplied from the halogen lamp 107 over the entire surface of the wafer 1, and a susceptor 104 that holds the wafer 1 horizontally is mounted on the ring 101. Is placed. The soaking ring 103 is made of a heat-resistant material such as quartz or SiC (silicon carbide), and is supported by a support arm 105 extending from the wall surface of the chamber 101. A thermocouple 106 that measures the temperature of the wafer 1 held by the susceptor 104 is installed in the vicinity of the soaking ring 103.
チャンバ101の壁面の一部には、チャンバ101内に水蒸気/水素混合ガスとパージガスとを導入するためのガス導入管108の一端が接続されている。このガス導入管108の他端には、前記図15、図16に示した触媒方式のガス生成装置140が接続されている。ガス導入管108の近傍には、多数の貫通孔109を備えた隔壁110が設けられており、チャンバ101内に導入されたガスは、この隔壁110の貫通孔109を通過してチャンバ101内に均等に行き渡る。チャンバ101の壁面の他の一部には、チャンバ101内に導入された上記ガスを排出するための排気管111の一端が接続されている。 One end of a gas introduction pipe 108 for introducing a steam / hydrogen mixed gas and a purge gas into the chamber 101 is connected to a part of the wall surface of the chamber 101. The other end of the gas introduction pipe 108 is connected to the catalyst type gas generator 140 shown in FIGS. 15 and 16. A partition wall 110 having a large number of through holes 109 is provided in the vicinity of the gas introduction pipe 108, and the gas introduced into the chamber 101 passes through the through holes 109 of the partition wall 110 and enters the chamber 101. Spread evenly. One end of an exhaust pipe 111 for discharging the gas introduced into the chamber 101 is connected to the other part of the wall surface of the chamber 101.
上記枚葉式酸化炉100をを使った再酸化プロセスは、ウエハ1を一枚ずつ酸化処理する点を除けば、前記バッチ式縦型酸化炉150を使った再酸化プロセスとほぼ同様である。但し、ランプ加熱(Lamp heating)によるウエハ1の昇降温は極めて短時間(通常、数秒程度)で行われるため、ウエハ1のロード/アンロードは、室温で行われる。 The reoxidation process using the single wafer oxidation furnace 100 is substantially the same as the reoxidation process using the batch type vertical oxidation furnace 150 except that the wafers 1 are oxidized one by one. However, since the temperature raising / lowering of the wafer 1 by lamp heating is performed in a very short time (usually about several seconds), the loading / unloading of the wafer 1 is performed at room temperature.
上記のような枚葉式酸化炉100を使った再酸化プロセスの一例を説明すると、まず、あらかじめ室温のパージガス(窒素)が充填されたチャンバ101を開放し、ゲート電極7A、7B、7Cの加工が終わったウエハ1をサセプタ104の上にロードする。次に、チャンバ101を閉鎖して水素ガスを導入し、チャンバ101内を水素ガス雰囲気とした後、この雰囲気を保ちながら約5秒かけてウエハ1を600℃以上の温度、例えば950℃まで昇温する。 An example of the re-oxidation process using the single-wafer oxidation furnace 100 as described above will be described. First, the chamber 101 previously filled with a purge gas (nitrogen) at room temperature is opened, and the gate electrodes 7A, 7B, and 7C are processed. Then, the wafer 1 is loaded on the susceptor 104. Next, after the chamber 101 is closed and hydrogen gas is introduced to make the inside of the chamber 101 a hydrogen gas atmosphere, the wafer 1 is raised to a temperature of 600 ° C. or higher, for example, 950 ° C. over about 5 seconds while maintaining this atmosphere. Warm up.
次に、ガス生成装置140の反応器141に酸素と過剰の水素とを導入し、触媒作用によって生成した水が分圧比で10%程度含まれた水蒸気/水素混合ガスをチャンバ101に導入する。そして、ハロゲンランプ107を点灯し、チャンバ101内の水蒸気/水素混合ガスの温度を950℃に保ちながら、約3分かけてウエハ1の表面を酸化処理する。 Next, oxygen and excess hydrogen are introduced into the reactor 141 of the gas generator 140, and a water vapor / hydrogen mixed gas containing about 10% of water generated by the catalytic action in a partial pressure ratio is introduced into the chamber 101. Then, the halogen lamp 107 is turned on, and the surface of the wafer 1 is oxidized over about 3 minutes while maintaining the temperature of the steam / hydrogen mixed gas in the chamber 101 at 950 ° C.
次に、ハロゲンランプ107を消灯すると共に、水蒸気/水素混合ガスの供給を止め、チャンバ101内を再び水素雰囲気にした後、この雰囲気を保ちながら約10秒かけてウエハ1を500℃未満の温度、例えば400℃まで降温する。次に、水素ガスの供給を止め、チャンバ101内に窒素ガスを導入してガス置換を行った後、チャンバ101内の温度が室温程度まで下がったらウエハ1をアンロードする。この場合も、水素ガスから窒素ガスへの置換は、ウエハ1の温度が300℃〜200℃程度まで降温してから行う方がよい。また、上記酸化処理に要する時間に対する要求が比較的厳しくない場合は、ウエハ1の温度が100℃程度、より好ましくは70℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、W膜25の酸化を抑制できることはいうまでもない。 Next, the halogen lamp 107 is turned off, the supply of the water vapor / hydrogen mixed gas is stopped, the inside of the chamber 101 is made a hydrogen atmosphere again, and the temperature of the wafer 1 is kept below 500 ° C. for about 10 seconds while maintaining this atmosphere. For example, the temperature is lowered to 400 ° C. Next, after the supply of hydrogen gas is stopped and nitrogen gas is introduced into the chamber 101 to perform gas replacement, the wafer 1 is unloaded when the temperature in the chamber 101 falls to about room temperature. Also in this case, the replacement of the hydrogen gas with the nitrogen gas is preferably performed after the temperature of the wafer 1 is lowered to about 300 ° C. to 200 ° C. Further, when the requirement for the time required for the oxidation treatment is not relatively strict, it is preferable to switch to the nitrogen gas atmosphere after the temperature of the wafer 1 is lowered to about 100 ° C., more preferably from 70 ° C. to room temperature. Needless to say, the oxidation of the W film 25 can be suppressed.
上記のような再酸化処理を行うことにより、バッチ式縦型酸化炉150を使った再酸化処理と同様、ゲート電極7A、7B、7Cを構成するW膜25およびWNX膜24を酸化することなしに、ゲート絶縁膜6を厚膜化することができる。また、ゲート電極7A、7B、7Cの側壁の酸化物27が還元される条件下でウエハ1を昇降温することにより、チャンバ151内で昇華する酸化物27の量を極めて低レベルに保つことができるので、ゲート絶縁膜6の再酸化処理工程における基板1の汚染を極めて低いレベルに保つことができる。本発明者らの実験によれば、バッチ式縦型酸化炉150を使った場合でも、枚葉式酸化炉100を使った場合でも、所望する温度までの昇温とその後の降温とを還元性の水素雰囲気中で行うことにより、窒素雰囲気中で昇降温を行う場合に比べて、基板1の表面に付着する酸化物27の量が2桁から3桁程度少なくなることが確認された。 By performing the re-oxidation process as described above, the W film 25 and the WN x film 24 constituting the gate electrodes 7A, 7B, and 7C are oxidized as in the re-oxidation process using the batch type vertical oxidation furnace 150. The gate insulating film 6 can be made thicker. Further, by raising and lowering the temperature of the wafer 1 under the condition that the oxide 27 on the side walls of the gate electrodes 7A, 7B, and 7C is reduced, the amount of the oxide 27 sublimated in the chamber 151 can be kept at a very low level. Therefore, the contamination of the substrate 1 in the process of reoxidizing the gate insulating film 6 can be kept at an extremely low level. According to the experiments of the present inventors, even when the batch type vertical oxidation furnace 150 or the single wafer oxidation furnace 100 is used, the temperature rise to a desired temperature and the subsequent temperature fall are reduced. It was confirmed that the amount of the oxide 27 adhering to the surface of the substrate 1 is reduced by about two to three orders of magnitude in comparison with the case of raising and lowering the temperature in a nitrogen atmosphere.
なお、上述した再酸化プロセスでは、水素雰囲気中でウエハ1の昇降温を行ったが、Wの酸化物を還元することのできる他のガス、例えばアンモニア(NH3)、CO、N2Oなどのガス雰囲気中で行ってもよい。但し、これらのガスを使用する場合は、酸化炉の配管系統などを増設する必要がある。また、パージガスとして、窒素の外、アルゴン(Ar)、ヘリウム(He)、キセノン(Xe)などの希ガスを使用することもできる。 In the above-described reoxidation process, the temperature of the wafer 1 is raised and lowered in a hydrogen atmosphere, but other gases that can reduce the oxide of W, such as ammonia (NH 3 ), CO, N 2 O, etc. The gas atmosphere may be used. However, when these gases are used, it is necessary to increase the piping system of the oxidation furnace. In addition to nitrogen, a rare gas such as argon (Ar), helium (He), or xenon (Xe) can also be used as the purge gas.
上述した再酸化プロセスでは、水蒸気/水素混合ガスを使ってウエハ1の酸化を行ったが、W膜やMo膜を酸化することなくシリコンを酸化することのできる他のガス、例えば酸素(O2)、NO、CO、CO2などの酸化性ガスや、これらの酸化性ガスと水蒸気/水素混合ガスとを混合したガスを使ってもよい。但し、COやCO2は、熱処理中にWやMoと反応してカーバイドなどの異物を生成する可能性があるので、この点に留意して使用する必要がある。 In the above-described reoxidation process, the wafer 1 is oxidized using the water vapor / hydrogen mixed gas. However, another gas capable of oxidizing silicon without oxidizing the W film or the Mo film, for example, oxygen (O 2). ), Oxidizing gas such as NO, CO, CO 2, or a gas obtained by mixing these oxidizing gas and water vapor / hydrogen mixed gas may be used. However, since CO and CO 2 may react with W and Mo during the heat treatment to generate foreign substances such as carbide, it is necessary to pay attention to this point.
上記の再酸化プロセスによれば、基板1表面の酸化物汚染が極めて低いレベルに保たれるので、所望する温度までの昇温とその後の降温とを窒素雰囲気中で行う場合に比べて、基板1の表面に付着する酸化物27の量を2桁から3桁程度少なくすることができた。 According to the above re-oxidation process, the oxide contamination on the surface of the substrate 1 is kept at a very low level, so that the substrate is heated as compared with the case where the temperature is raised to a desired temperature and the temperature is lowered thereafter in a nitrogen atmosphere. The amount of oxide 27 adhering to the surface of 1 could be reduced by 2 to 3 digits.
しかしながら、上記の再酸化プロセスでウエハ1の昇降温を還元性雰囲気で行っても、再酸化プロセス中に僅かな酸化物汚染が付着することがある。この場合は、次の工程である不純物のイオン注入時に酸化物汚染がゲート絶縁膜6中にノックオンされ、素子の電気特性を劣化させる虞れがある。 However, even if the temperature of the wafer 1 is raised and lowered in the reducing atmosphere in the above-described reoxidation process, slight oxide contamination may adhere during the reoxidation process. In this case, oxide contamination may be knocked on in the gate insulating film 6 at the time of impurity ion implantation, which is the next step, and the electrical characteristics of the device may be degraded.
そこで、次のイオン注入工程に移る前に基板(ウエハ)1の表面をウェット洗浄し、酸化物汚染のレベルをさらに低減することが有効である。但し、ここでの洗浄は、ゲート電極7A、7B、7Cの側壁に露出したW膜25が酸化されない条件で行う必要がある。特に、前記再酸化プロセスで還元雰囲気に曝されたW膜25は、その表面が通常のW膜よりも活性になっており、かつ酸化物27の還元によって表面積が大きくなっているので、再酸化プロセス前のW膜25よりも酸化され易い。 Therefore, it is effective to wet-clean the surface of the substrate (wafer) 1 before proceeding to the next ion implantation step to further reduce the level of oxide contamination. However, the cleaning here needs to be performed under the condition that the W film 25 exposed on the side walls of the gate electrodes 7A, 7B, and 7C is not oxidized. In particular, since the surface of the W film 25 exposed to the reducing atmosphere in the reoxidation process is more active than the normal W film and the surface area is increased by the reduction of the oxide 27, the reoxidation is performed. It is more easily oxidized than the W film 25 before the process.
従って、この洗浄工程においても、酸化性溶液を用いることは避けなければならない。すなわち、還元性溶液で洗浄し、さらにゲート電極7A、7B、7Cの側壁に露出したW膜25の表面に存在するW酸化物も同時に除去できることが望ましい。この条件を実現するため、本発明者らは、図21に示したタングステン−水系の酸化還元電位とpH状態図(この状態図は、Emil A. Knee, Chilkunda Raghunath, Srini Raghavan and Joong S. Jeon: Electrochmistry of Chemical Vapor Deposited Tungsten Films with Relevance to Chemical Mechnical Polishing, J. Electrochem. Soc., Vol. 143, No. 12 , pp. 4095-4100, December, 1996に記載されている)において、W存在領域とWO4の負イオン存在領域の境界近傍の性質を持つ水を用いることが望ましいことを見出した。 Therefore, the use of an oxidizing solution must be avoided also in this cleaning step. That is, it is desirable that the W oxide present on the surface of the W film 25 exposed on the side walls of the gate electrodes 7A, 7B, and 7C can be removed at the same time by washing with a reducing solution. In order to realize this condition, the present inventors have made the oxidation-reduction potential and pH state diagram of the tungsten-water system shown in FIG. 21 (this state diagram shows Emil A. Knee, Chilkunda Raghunath, Srini Raghavan and Joong S. Jeon : Electrochmistry of Chemical Vapor Deposited Tungsten Films with Relevance to Chemical Mechanical Polishing, J. Electrochem. Soc., Vol. 143, No. 12, pp. 4095-4100, December, 1996) It was found that it is desirable to use water having properties in the vicinity of the boundary between the negative ion existing region of WO 4 and WO 4 .
実験の結果、このような水を用いることにより、W膜の表面に存在するW酸化物(WOX)がWO4の負イオンとして水に溶出し、その後、W膜の表面は、ほとんど酸化されなかった。また、このような望ましい効果が得られるのは、pH6.5以上、12未満の範囲、より好ましくはpH7以上、10.5未満の範囲にあるほぼ中性または弱アルカリ性の純水または薬液を使用した場合であった。その他、超純水による洗浄のみでも酸化物汚染を3桁程度除去することができた。また、この超純水に水素ガスを約0.2mg/l〜約2mg/l程度添加した水素含有水で洗浄した場合は、純水を使用した場合に比べて酸化物汚染の除去率を1.5倍程度高めることができた。 As a result of the experiment, by using such water, the W oxide (WO x ) present on the surface of the W film is eluted into the water as negative ions of WO 4 , and then the surface of the W film is almost oxidized. There wasn't. Moreover, such a desirable effect can be obtained by using substantially neutral or weakly alkaline pure water or a chemical solution in the range of pH 6.5 or more and less than 12, more preferably pH 7 or more and less than 10.5. Was the case. In addition, the oxide contamination could be removed by about three orders of magnitude only by washing with ultrapure water. In addition, when cleaning with hydrogen-containing water obtained by adding about 0.2 mg / l to about 2 mg / l of hydrogen gas to the ultrapure water, the removal rate of oxide contamination is 1 as compared with the case of using pure water. It was able to increase about 5 times.
酸化物汚染の溶出効率を高めるために、上記した超純水や水素含有水にアンモニアを加えて弱アルカリ性にした水溶液を使用してもよい。実験の結果、水に0.2ミリモルから120ミリモルのアンモニアを添加することにより、pHを11.5、酸化還元ポテンシャルを580mVから870mVの還元ポテンシャルにすることができ、これによって、W膜を酸化することなく表面に形成されていたW酸化物を水の中に溶出させて除去することができた。この結果は、ゲート電極周辺の酸化シリコン膜上に付着したWOXを溶出して除去できることを示している。これにより、次の熱処理工程でのW酸化物昇華量を低減でき、LSIの汚染を抑止することができる。 In order to increase the elution efficiency of oxide contamination, an aqueous solution made weakly alkaline by adding ammonia to the above-described ultrapure water or hydrogen-containing water may be used. As a result of the experiment, by adding 0.2 to 120 mmol of ammonia to water, the pH can be reduced to 11.5 and the redox potential can be reduced to 580 mV to 870 mV, thereby oxidizing the W film. The W oxide that had been formed on the surface without elution could be removed by elution into water. This result shows that WO X adhering to the silicon oxide film around the gate electrode can be eluted and removed. Thereby, the amount of W oxide sublimation in the next heat treatment step can be reduced, and contamination of the LSI can be suppressed.
上記した水または薬液は、W膜を容易に酸化する過酸化水素を実質的に含まないものを使用することが好ましい。また、微量の過酸化水素を含んだものであっても、濃度30重量%の過酸化水素を100%とした場合に、過酸化水素が体積比で0.3%以上は含まれていないものを使用すべきである。 It is preferable to use the water or chemical solution described above that does not substantially contain hydrogen peroxide that easily oxidizes the W film. In addition, even if it contains a small amount of hydrogen peroxide, when hydrogen peroxide with a concentration of 30% by weight is taken as 100%, hydrogen peroxide does not contain 0.3% or more by volume. Should be used.
また、上記した水または薬液を使ったウエハ1の洗浄時には、超音波などの機械的振動を加えることで汚染の除去効率をより一層高めることができる。また、除去された汚染が再付着するのを防ぐためには、静水状態でなく流水状態で洗浄を行う方がよい。流水洗浄を行った場合には、水−SiO2界面にできる電気2重層と、流動水の界面動電位(ツェータ(ζ)ポテンシャル)とによる付着WOXの除去効果によって、汚染低減効果が増加すると考えられる。 Further, when cleaning the wafer 1 using the above-described water or chemical solution, the removal efficiency of contamination can be further enhanced by applying mechanical vibration such as ultrasonic waves. Further, in order to prevent the removed contamination from adhering again, it is better to perform the washing in a flowing water state rather than a static water state. When washed with running water, the electrical double layer that can be water -SiO 2 interface, the effect of removing attached WO X by an interfacial electrokinetic potential of the streaming water (Tsueta (zeta) potential), the contamination reduction effect is increased Conceivable.
前述したように、再酸化プロセスで還元雰囲気に曝されたW膜は、通常のW膜よりも酸化され易いため、上記の洗浄は、再酸化処理後、速やかに行うべきである。この場合、酸化炉と洗浄装置とを直結するなど、搬送中の大気との接触による酸化を防ぐ対策も有効である。 As described above, since the W film exposed to the reducing atmosphere in the reoxidation process is more easily oxidized than the normal W film, the above cleaning should be performed immediately after the reoxidation treatment. In this case, it is also effective to take measures to prevent oxidation due to contact with the air being conveyed, such as by directly connecting the oxidation furnace and the cleaning device.
図22は、W膜表面に形成された自然酸化膜の水洗による除去効果を全反射蛍光X線で測定した結果を示すグラフである。W膜は、室温で形成したものと、500℃で形成したものとを使用した。500℃で形成したW膜は、室温で形成したW膜に比べて膜の結晶性が高いため、自然酸化膜が形成されにくいという特徴がある。また、いずれの場合も、水温が室温から上昇するにつれて自然酸化膜が増加するが、約60℃を超えると、自然酸化膜の増加よりも洗浄力の方が上回るため、除去効果が高くなるという結果が得られた。このことから、洗浄時の水または薬液の温度を室温〜摂氏50度未満、または摂氏70度以上、より好ましくは、室温〜摂氏45度未満、または摂氏75度以上とすることで自然酸化膜を効率よく除去することができる。 FIG. 22 is a graph showing the results of measuring the removal effect of the natural oxide film formed on the surface of the W film by washing with total reflection X-ray fluorescence. As the W film, one formed at room temperature and one formed at 500 ° C. were used. The W film formed at 500 ° C. is characterized in that a natural oxide film is difficult to form because the film has higher crystallinity than the W film formed at room temperature. In any case, the natural oxide film increases as the water temperature rises from room temperature. However, when the water temperature exceeds about 60 ° C., the detergency is higher than the increase in the natural oxide film, so that the removal effect is enhanced. Results were obtained. From this, the natural oxide film can be formed by setting the temperature of water or chemicals during cleaning to room temperature to less than 50 degrees Celsius, or 70 degrees Celsius or more, more preferably from room temperature to less than 45 degrees Celsius, or 75 degrees Celsius or more. It can be removed efficiently.
次に、図23に示すように、p型ウエル3の上部をフォトレジスト膜28で覆い、n型ウエル4にB(ホウ素)をイオン注入する。続いて、フォトレジスト膜28をアッシングで除去した後、図24に示すように、n型ウエル4の上部をフォトレジスト膜29で覆い、p型ウエル3にAs(ヒ素)をイオン注入する。BとAsのドーズ量は、例えば3×1013atoms/cm2である。 Next, as shown in FIG. 23, the upper portion of the p-type well 3 is covered with a photoresist film 28, and B (boron) is ion-implanted into the n-type well 4. Subsequently, after removing the photoresist film 28 by ashing, as shown in FIG. 24, the upper portion of the n-type well 4 is covered with a photoresist film 29, and As (arsenic) is ion-implanted into the p-type well 3. The dose amount of B and As is, for example, 3 × 10 13 atoms / cm 2 .
次に、フォトレジスト膜29をアッシングで除去した後、基板1の表面に付着したアッシング残渣を除去するために、基板1の表面をウェット洗浄する。このウェット洗浄は、ゲート電極7A、7B、7Cの側壁に露出したW膜(25)が酸化されない条件で行う必要があるため、再酸化プロセス直後の洗浄工程で使用した前記純水または薬液を使用する。 Next, after removing the photoresist film 29 by ashing, the surface of the substrate 1 is wet-cleaned in order to remove the ashing residue adhering to the surface of the substrate 1. Since this wet cleaning needs to be performed under the condition that the W film (25) exposed on the side walls of the gate electrodes 7A, 7B, and 7C is not oxidized, the pure water or the chemical solution used in the cleaning step immediately after the re-oxidation process is used. To do.
次に、約950℃の窒素ガス雰囲気中、ランプアニールで基板1を10秒程度熱処理し、上記不純物を電気的に活性化することにより、図25に示すように、ゲート電極7A、7Bの両側のp型ウエル3にn-型半導体領域9を形成し、ゲート電極7Cの両側のn型ウエル4にp-型半導体領域10を形成する。この後、不純物を活性化するための上記熱処理によってゲート電極7A、7B、7Cの側壁から昇華し、基板1の表面に再付着した極めて微量の酸化物汚染を除去する目的で基板1の表面を洗浄してもよい。この洗浄には、再酸化プロセス直後の洗浄工程で使用した前記純水または薬液を使用することが望ましい。 Next, the substrate 1 is heat-treated for about 10 seconds by lamp annealing in a nitrogen gas atmosphere at about 950 ° C., and the impurities are electrically activated, whereby both sides of the gate electrodes 7A and 7B are obtained as shown in FIG. An n − type semiconductor region 9 is formed in the p type well 3 and a p − type semiconductor region 10 is formed in the n type well 4 on both sides of the gate electrode 7C. Thereafter, the surface of the substrate 1 is sublimated from the side walls of the gate electrodes 7A, 7B, and 7C by the heat treatment for activating the impurities, and the surface of the substrate 1 is removed for the purpose of removing a very small amount of oxide contamination reattached to the surface of the substrate 1. You may wash. For this cleaning, it is desirable to use the pure water or chemical used in the cleaning step immediately after the reoxidation process.
次に、図26に示すように、基板1上に膜厚50nm程度の窒化シリコン膜11を堆積する。この窒化シリコン膜11は、例えばモノシラン(SiH4)とアンモニア(NH3)とをソースガスに用いた低圧CVD法で堆積する。この窒化シリコン膜11の成膜フローは、例えば以下の通りである。 Next, as shown in FIG. 26, a silicon nitride film 11 having a thickness of about 50 nm is deposited on the substrate 1. The silicon nitride film 11 is deposited by a low pressure CVD method using, for example, monosilane (SiH 4 ) and ammonia (NH 3 ) as source gases. The deposition flow of the silicon nitride film 11 is, for example, as follows.
まず、あらかじめ窒素が充填された低圧CVD装置のチャンバ内にウエハ1をロードする。チャンバ内の予熱温度は、500℃未満とする。次に、ソースガスの一部であるアンモニアのみをチャンバ内に供給し、チャンバ内をWの酸化物が還元される雰囲気にする。そして、チャンバ内にアンモニアを供給し続けながら、ウエハ1を600℃以上の温度、例えば730℃〜780℃まで昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜11を堆積する。窒化シリコン膜11の成膜時間は、10分程度である。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ1を500℃未満、例えば400℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。なお、チャンバ内をアンモニアガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合は、ゲート電極7A、7B、7Cの側壁のW膜25や、還元されずに残った酸化物27が昇華する虞れがある。従って、アンモニアガスから窒素ガスへの置換は、ウエハ1の温度が300℃〜200℃程度まで降温してから行う方がさらに望ましい。また、上記窒化シリコン膜11の成膜に要する時間に対する要求が比較的厳しくない場合は、ウエハ1の温度が100℃程度、より好ましくは70℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、W膜25の酸化を抑制できることはいうまでもない。 First, the wafer 1 is loaded into a chamber of a low-pressure CVD apparatus previously filled with nitrogen. The preheating temperature in the chamber is less than 500 ° C. Next, only ammonia, which is part of the source gas, is supplied into the chamber, and the inside of the chamber is brought into an atmosphere in which W oxide is reduced. Then, while continuing to supply ammonia into the chamber, the temperature of the wafer 1 is raised to a temperature of 600 ° C. or higher, for example, 730 ° C. to 780 ° C. Next, ammonia and monosilane are supplied into the chamber, and the silicon nitride film 11 is deposited by reacting these gases. The deposition time of the silicon nitride film 11 is about 10 minutes. Next, the supply of monosilane is stopped and the temperature of the wafer 1 is lowered to less than 500 ° C., for example, 400 ° C. while continuing to supply only ammonia into the chamber, and then the inside of the chamber is replaced with nitrogen to unload the wafer. In addition, when the temperature at which the inside of the chamber is switched from the ammonia gas atmosphere to the nitrogen gas atmosphere is high, there is a possibility that the W film 25 on the side walls of the gate electrodes 7A, 7B, 7C and the oxide 27 remaining without being reduced are sublimated. is there. Therefore, it is more desirable to replace the ammonia gas with nitrogen gas after the temperature of the wafer 1 is lowered to about 300 ° C. to 200 ° C. When the time required for forming the silicon nitride film 11 is not relatively strict, the temperature of the wafer 1 is lowered to about 100 ° C., more preferably from 70 ° C. to room temperature, and then the nitrogen gas atmosphere is changed. Needless to say, the switching can suppress the oxidation of the W film 25.
上記のような方法で窒化シリコン膜11を堆積することにより、ゲート電極7A、7B、7Cを構成するW膜25およびWNX膜24を酸化することなしに、高温雰囲気で窒化シリコン膜11を堆積することができる。また、ゲート電極7A、7B、7Cの側壁の酸化物27が還元される条件下でウエハ1を昇温するので、チャンバ内で昇華する酸化物27の量を極めて低レベルに保つことができ、窒化シリコン膜11の成膜工程における基板1の汚染を極めて低いレベルに保つことができる。 By depositing the method a silicon nitride film 11 as described above, the gate electrode 7A, 7B, without oxidizing the W film 25 and WN X film 24 constituting 7C, the silicon nitride film 11 in a high temperature atmosphere deposition can do. Further, since the temperature of the wafer 1 is raised under the condition that the oxide 27 on the side walls of the gate electrodes 7A, 7B, and 7C is reduced, the amount of the oxide 27 that sublimates in the chamber can be kept at a very low level. Contamination of the substrate 1 in the process of forming the silicon nitride film 11 can be kept at an extremely low level.
なお、上記した窒化シリコン膜11の堆積プロセスでは、アンモニア雰囲気中でウエハ1を昇降温したが、Wの酸化物を還元することのできる他のガス、例えば水素、CO、N2Oなどのガス雰囲気中でウエハ1を昇降温してもよい。但し、これらのガスを使用する場合は、CVD装置の配管系統などを増設する必要がある。また、パージガスとしてアルゴン(Ar)、ヘリウム(He)、キセノン(Xe)などの希ガスを使用することもできる。さらに、ソースガスとしてジクロルシラン(SiH2Cl2)とアンモニアとの混合ガスなどを使用することもできる。 In the above-described deposition process of the silicon nitride film 11, the temperature of the wafer 1 is raised and lowered in an ammonia atmosphere, but other gases that can reduce the oxide of W, for example, gases such as hydrogen, CO, and N 2 O The wafer 1 may be raised and lowered in the atmosphere. However, when these gases are used, it is necessary to increase the piping system of the CVD apparatus. A rare gas such as argon (Ar), helium (He), or xenon (Xe) can also be used as the purge gas. Further, a mixed gas of dichlorosilane (SiH 2 Cl 2 ) and ammonia can be used as the source gas.
以上のようなプロセスにより、基板1の表面のW酸化物汚染濃度を検出限界レベルである1×1010個/cm2以下にまで低減することができた結果、DRAMのリフレッシュ時間が対策前の50msから200ms以上に改善された。 As a result of the above process, the W oxide contamination concentration on the surface of the substrate 1 can be reduced to a detection limit level of 1 × 10 10 pieces / cm 2 or less. Improved from 50 ms to over 200 ms.
窒化シリコン膜11は、低圧CVD法に代えてプラズマCVD法で堆積することもできる。プラズマCVD法は、低圧CVD法よりも低い温度(400℃〜500℃)で膜を形成できるという利点があるため、Wの酸化物が生成し難い利点があるが、膜の緻密性は、低圧CVD法よりも劣る。この場合も、Wの酸化物が還元される雰囲気で昇温および降温を行うことにより、窒化シリコン膜11の成膜工程における基板1の汚染を極めて低いレベルに保つことができる。また、プラズマCVD法で窒化シリコン膜を堆積する際は、それに先立つ工程でW膜25の表面に形成された酸化物を除去するため、前記アンモニアや水素などを含んだ還元性雰囲気中でプラズマ処理をした後、成膜を行うことが有効である。 The silicon nitride film 11 can be deposited by plasma CVD instead of low pressure CVD. The plasma CVD method has an advantage that a film can be formed at a lower temperature (400 ° C. to 500 ° C.) than the low pressure CVD method, and therefore has an advantage that an oxide of W is difficult to be formed. It is inferior to the CVD method. Also in this case, the contamination of the substrate 1 in the process of forming the silicon nitride film 11 can be kept at a very low level by raising and lowering the temperature in an atmosphere in which the oxide of W is reduced. Further, when the silicon nitride film is deposited by the plasma CVD method, the plasma treatment is performed in the reducing atmosphere containing ammonia, hydrogen, etc. in order to remove the oxide formed on the surface of the W film 25 in the preceding process. It is effective to form a film after the deposition.
以下、窒化シリコン膜11を堆積した後のプロセスを簡単に説明する。まず、図27に示すように、メモリアレイの基板1の上部をフォトレジスト膜(図示せず)で覆い、周辺回路部の窒化シリコン膜11を異方的にエッチングすることによって、周辺回路部のゲート電極7B、7Cの側壁にサイドウォールスペーサ11cを形成する。 Hereinafter, a process after the silicon nitride film 11 is deposited will be briefly described. First, as shown in FIG. 27, the upper portion of the substrate 1 of the memory array is covered with a photoresist film (not shown), and the silicon nitride film 11 in the peripheral circuit portion is anisotropically etched, thereby forming the peripheral circuit portion. Sidewall spacers 11c are formed on the side walls of the gate electrodes 7B and 7C.
次に、周辺回路部のp型ウエル3にAsまたはPをイオン注入することによって高不純物濃度のn+型半導体領域(ソース、ドレイン)12を形成し、n型ウエル4にBをイオン注入することによって高不純物濃度のp+型半導体領域(ソース、ドレイン)を形成する。ここまでの工程により、周辺回路部のnチャネル型MISFETQnおよびpチャネル型MISFETQpが完成する。 Next, As or P is ion-implanted into the p-type well 3 of the peripheral circuit portion to form a high impurity concentration n + -type semiconductor region (source, drain) 12, and B is ion-implanted into the n-type well 4. As a result, a p + type semiconductor region (source, drain) with a high impurity concentration is formed. Through the steps up to here, the n-channel MISFET Qn and the p-channel MISFET Qp in the peripheral circuit section are completed.
次に、図28に示すように、ゲート電極7A〜7Cの上部にスピンオングラス膜と2層の酸化シリコン膜とによって構成される層間絶縁膜15を形成した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングでn-型半導体領域9の上部の窒化シリコン膜11を除去し、n-型半導体領域9の表面を露出させることによってコンタクトホール16、17を形成する。窒化シリコン膜11のエッチングは、素子分離溝2に埋め込まれた酸化シリコン膜5に対する窒化シリコン膜11のエッチングレートが大きくなるような条件で行い、素子分離溝5が深く削れないようにする。また、このエッチングは、窒化シリコン膜11が異方的にエッチングされるような条件で行い、ゲート電極7A(ワード線WL)の側壁に窒化シリコン膜11を残すようにする。これにより、微細な径を有するコンタクトホール16、17がゲート電極7A(ワード線WL)に対して自己整合(Self-align)で形成される。 Next, as shown in FIG. 28, an interlayer insulating film 15 composed of a spin-on-glass film and a two-layer silicon oxide film is formed on the gate electrodes 7A to 7C, and then a photoresist film (not shown). the upper portion of the silicon nitride film 11 of the semiconductor region 9 is removed, n - - the n by dry etching using a mask by exposing the surface of the semiconductor region 9 is formed a contact hole 16, 17. The etching of the silicon nitride film 11 is performed under such a condition that the etching rate of the silicon nitride film 11 with respect to the silicon oxide film 5 embedded in the element isolation trench 2 is increased so that the element isolation trench 5 is not deeply etched. This etching is performed under the condition that the silicon nitride film 11 is anisotropically etched so that the silicon nitride film 11 is left on the side wall of the gate electrode 7A (word line WL). As a result, contact holes 16 and 17 having a fine diameter are formed in a self-alignment with respect to the gate electrode 7A (word line WL).
次に、図29に示すように、コンタクトホール16、17の内部にプラグ18を形成する。プラグ18を形成するには、コンタクトホール16、17の内部および層間絶縁膜15の上部にPをドープした多結晶シリコン膜をCVD法で堆積し、続いて層間絶縁膜15の上部の不要な多結晶シリコン膜をドライエッチングによって除去する。 Next, as shown in FIG. 29, plugs 18 are formed inside the contact holes 16 and 17. In order to form the plug 18, a polycrystalline silicon film doped with P is deposited inside the contact holes 16, 17 and on the interlayer insulating film 15 by the CVD method, and then an unnecessary many layers on the interlayer insulating film 15 are deposited. The crystalline silicon film is removed by dry etching.
次に、窒素ガス雰囲気中で基板1を熱処理し、プラグ18を構成する多結晶シリコン膜中のPをn-型半導体領域9に拡散させることによって、低抵抗のn型半導体領域9(ソース、ドレイン)を形成する。ここまでの工程で、メモリアレイにメモリセル選択用MISFETQtが形成される。 Next, the substrate 1 is heat-treated in a nitrogen gas atmosphere, and P in the polycrystalline silicon film constituting the plug 18 is diffused into the n − type semiconductor region 9, whereby the low resistance n type semiconductor region 9 (source, Drain). Through the steps so far, the memory cell selection MISFET Qt is formed in the memory array.
次に、図30および図31に示すように、層間絶縁膜15の上部にCVD法で酸化シリコン膜19を堆積した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで周辺回路部の酸化シリコン膜19およびその下層の層間絶縁膜15をドライエッチングすることによって、nチャネル型MISFETQnのソース、ドレイン(n+型半導体領域12)の上部にコンタクトホール21を形成し、pチャネル型MISFETQpのソース、ドレイン(p+型半導体領域13)の上部にコンタクトホール22を形成する。また、このとき同時に、メモリアレイの酸化シリコン膜19をエッチングすることによって、コンタクトホール16の上部にスルーホール20を形成する。 Next, as shown in FIGS. 30 and 31, a silicon oxide film 19 is deposited on the interlayer insulating film 15 by the CVD method, and then the peripheral circuit portion is formed by dry etching using a photoresist film (not shown) as a mask. The silicon oxide film 19 and the underlying interlayer insulating film 15 are dry-etched to form contact holes 21 above the source and drain (n + type semiconductor region 12) of the n-channel type MISFET Qn, and the p-channel type MISFET Qp A contact hole 22 is formed above the source and drain (p + type semiconductor region 13). At the same time, the through hole 20 is formed above the contact hole 16 by etching the silicon oxide film 19 of the memory array.
次に、図32に示すように、周辺回路部に形成された上記コンタクトホール21、22およびメモリアレイに形成された上記スルーホール20の内部にプラグ23を形成する。プラグ23を形成するには、例えばコンタクトホール21、22およびスルーホール20の内部を含む酸化シリコン膜19の上部にスパッタリング法およびCVD法でTiN膜およびW膜を堆積した後、酸化シリコン膜19の上部の不要なW膜およびTiN膜化学機械研磨法で除去する。 Next, as shown in FIG. 32, plugs 23 are formed inside the contact holes 21 and 22 formed in the peripheral circuit portion and the through holes 20 formed in the memory array. In order to form the plug 23, for example, a TiN film and a W film are deposited on the silicon oxide film 19 including the insides of the contact holes 21 and 22 and the through hole 20 by a sputtering method and a CVD method, and then the silicon oxide film 19 is formed. The unnecessary upper W film and TiN film are removed by chemical mechanical polishing.
次に、図33に示すように、メモリアレイの酸化シリコン膜19上にビット線BLを形成し、周辺回路部の酸化シリコン膜19上に配線30〜33を形成する。ビット線BLおよび配線30〜33は、例えば酸化シリコン膜19上にスパッタリング法でW膜とWNX膜とを堆積し、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって形成する。 Next, as shown in FIG. 33, bit lines BL are formed on the silicon oxide film 19 of the memory array, and wirings 30 to 33 are formed on the silicon oxide film 19 of the peripheral circuit portion. The bit lines BL and the wirings 30 to 33 are formed, for example, by depositing a W film and a WN x film on the silicon oxide film 19 by sputtering and patterning these films by dry etching using a photoresist film as a mask. To do.
次に、図34に示すように、ビット線BLおよび配線30〜33の上部にスピンオングラス膜と2層の酸化シリコン膜とによって構成される層間絶縁膜40を形成し、続いて層間絶縁膜40およびその下層の酸化シリコン膜19をドライエッチングしてコンタクトホール17の上部にスルーホール43を形成した後、スルーホール43の内部に多結晶シリコン膜からなるプラグ44を形成する。プラグ44を形成するには、スルーホール43の内部および層間絶縁膜40の上部にPをドープした多結晶シリコン膜をCVD法で堆積し、続いて層間絶縁膜40の上部の不要な多結晶シリコン膜をドライエッチングによって除去する。 Next, as shown in FIG. 34, an interlayer insulating film 40 composed of a spin-on-glass film and a two-layer silicon oxide film is formed on the bit line BL and the wirings 30 to 33, and then the interlayer insulating film 40 is formed. Then, the silicon oxide film 19 underneath is dry-etched to form a through hole 43 above the contact hole 17, and then a plug 44 made of a polycrystalline silicon film is formed inside the through hole 43. In order to form the plug 44, a polycrystalline silicon film doped with P is deposited in the through hole 43 and on the interlayer insulating film 40 by the CVD method, and then unnecessary polycrystalline silicon on the interlayer insulating film 40 is deposited. The film is removed by dry etching.
次に、図35に示すように、層間絶縁膜40の上部にCVD法で窒化シリコン膜45を堆積し、続いて窒化シリコン膜45の上部にCVD法で酸化シリコン膜46を堆積した後、フォトレジスト膜をマスクにしてメモリアレイの酸化シリコン膜46をドライエッチングし、続いてその下層の窒化シリコン膜45をドライエッチングすることにより、スルーホール44の上部に溝47を形成する。 Next, as shown in FIG. 35, a silicon nitride film 45 is deposited on the interlayer insulating film 40 by a CVD method, and then a silicon oxide film 46 is deposited on the silicon nitride film 45 by a CVD method. Using the resist film as a mask, the silicon oxide film 46 of the memory array is dry-etched, and then the silicon nitride film 45 underneath is dry-etched to form a groove 47 above the through hole 44.
次に、図36に示すように、溝47の内壁に多結晶シリコン膜によって構成される情報蓄積用容量素子Cの下部電極48を形成する。下部電極48を形成するには、まず溝47の内部および酸化シリコン膜46の上部に、P(リン)をドープしたアモルファスシリコン膜(図示せず)をCVD法で堆積した後、酸化シリコン膜46の上部の不要なアモルファスシリコン膜をドライエッチングで除去する。次に、溝47の内部に残った上記アモルファスシリコン膜の表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン(SiH4)を供給し、続いて基板1を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜からなる下部電極48が形成される。表面が粗面化された多結晶シリコン膜は、その表面積が大きいので、微細化された情報蓄積用容量素子Cの蓄積電荷量を増やすことができる。 Next, as shown in FIG. 36, the lower electrode 48 of the information storage capacitor C formed of a polycrystalline silicon film is formed on the inner wall of the groove 47. In order to form the lower electrode 48, first, an amorphous silicon film (not shown) doped with P (phosphorus) is deposited in the trench 47 and on the silicon oxide film 46 by the CVD method, and then the silicon oxide film 46. The unnecessary amorphous silicon film on the upper portion of the silicon film is removed by dry etching. Next, the surface of the amorphous silicon film remaining in the groove 47 is wet-cleaned with a hydrofluoric acid-based cleaning liquid, and then monosilane (SiH 4 ) is supplied to the surface of the amorphous silicon film in a reduced-pressure atmosphere. 1 is heat-treated to polycrystallize the amorphous silicon film, and silicon grains are grown on the surface. As a result, a lower electrode 48 made of a polycrystalline silicon film having a roughened surface is formed. Since the polycrystalline silicon film having a roughened surface has a large surface area, the amount of charges stored in the miniaturized information storage capacitor C can be increased.
次に、図37に示すように、溝47の内部に形成された下部電極48上の表面および溝47の外部の酸化シリコン膜46の表面に、情報蓄積用容量素子Cの容量絶縁膜49となるTa2O5(酸化タンタル)膜をCVD法で堆積し、続いて酸素雰囲気中で基板1を熱処理することによって、Ta2O5膜を改質、結晶化する。続いて、Ta2O5膜の上部に情報蓄積用容量素子Cの上部電極50となるTiN膜を堆積し、周辺回路部のTa2O5膜とTiN膜とをエッチングで除去する。これにより、TiN膜からなる上部電極50、Ta2O5膜からなる容量絶縁膜49および多結晶シリコン膜からなる下部電極48によって構成される情報蓄積用容量素子Cが形成される。また、ここまでの工程により、メモリセル選択用MISFETQtとこれに直列に接続された情報蓄積用容量素子CとからなるDRAMのメモリセルが完成する。 Next, as shown in FIG. 37, on the surface of the lower electrode 48 formed inside the groove 47 and the surface of the silicon oxide film 46 outside the groove 47, the capacitive insulating film 49 of the information storage capacitive element C and A Ta 2 O 5 (tantalum oxide) film to be formed is deposited by the CVD method, and then the substrate 1 is heat-treated in an oxygen atmosphere to modify and crystallize the Ta 2 O 5 film. Subsequently, by depositing a TiN film serving as the Ta 2 O 5 film upper electrode 50 upper portion of the information storage capacitor C in, and the Ta 2 O 5 film and the TiN film of the peripheral circuit portion is removed by etching. As a result, an information storage capacitive element C constituted by the upper electrode 50 made of a TiN film, the capacitive insulating film 49 made of a Ta 2 O 5 film, and the lower electrode 48 made of a polycrystalline silicon film is formed. Further, through the steps so far, a DRAM memory cell comprising the memory cell selection MISFET Qt and the information storage capacitive element C connected in series is completed.
その後、情報蓄積用容量素子Cの上部にCVD法で酸化シリコン膜50を堆積し、さらにその上部に図示しない2層程度のAl配線を形成することにより、前記図2、図3に示す本実施形態のDRAMが完成する。 Thereafter, a silicon oxide film 50 is deposited on the upper part of the information storage capacitor element C by the CVD method, and further, an Al wiring of about two layers (not shown) is formed on the upper part thereof, thereby implementing the present embodiment shown in FIGS. Form of DRAM is completed.
(実施の形態2)
本実施形態は、ロジック混載DRAMに適用したものであり、その製造方法の一例を、図38〜図45を用いて工程順に説明する。なお、製造方法を示す各断面図の左側部分はDRAMのメモリアレイの一部を示し、右側部分はロジック部の一部を示している。
(Embodiment 2)
The present embodiment is applied to a logic-embedded DRAM, and an example of the manufacturing method will be described in the order of steps with reference to FIGS. The left part of each cross-sectional view showing the manufacturing method shows a part of the DRAM memory array, and the right part shows a part of the logic part.
まず、図38に示すように、例えばp型の単結晶シリコンからなる基板1を用意し、前記実施の形態1と同様の方法で基板1の主面に素子分離溝2を形成した後、基板1の一部にp型ウエル3、他の一部にn型ウエル4を形成し、続いて基板1をスチーム酸化することによって、p型ウエル3の表面およびn型ウエル4の表面に、膜厚6nm程度の酸化シリコン膜からなる清浄なゲート絶縁膜6を形成する。ゲート絶縁膜6は、酸化シリコン膜に代えて酸窒化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との複合絶縁膜などで形成してもよい。 First, as shown in FIG. 38, a substrate 1 made of, for example, p-type single crystal silicon is prepared, and an element isolation groove 2 is formed on the main surface of the substrate 1 by the same method as in the first embodiment. A p-type well 3 is formed in one part and an n-type well 4 is formed in another part, and then the substrate 1 is steam oxidized to form a film on the surface of the p-type well 3 and the surface of the n-type well 4. A clean gate insulating film 6 made of a silicon oxide film having a thickness of about 6 nm is formed. The gate insulating film 6 may be formed of a silicon oxynitride film, a silicon nitride film, a composite insulating film of a silicon oxide film and a silicon nitride film, or the like instead of the silicon oxide film.
次に、図39に示すように、ゲート絶縁膜6の上部にノンドープのアモルファスシリコン膜14aを堆積する。アモルファスシリコン膜14aは、例えばモノシラン(SiH4)をソースガスに用いたCVD法で堆積し、その膜厚は70nm程度とする。モノシラン(SiH4)をソースガスに用いたCVD法でアモルファスシリコン膜14aを形成する場合は、成膜温度を500℃〜550℃の範囲内、例えば530℃に設定する。なお、成膜温度を600℃以上に設定した場合は、前記実施の形態1のように多結晶シリコン膜14nが得られる。また、ジノシラン(Si2H6)をソースガスに用いたCVD法で堆積する場合も、多結晶シリコン膜が得られる温度よりも低い温度、例えば約520℃程度で成膜することによって、アモルファスシリコン膜14aが得られる。なお、上記ノンドープのアモルファスシリコン膜14aに代えて、Ge(ゲルマニウム)を最大で50%前後含んだシリコン膜を使用してもよい。例えばCVD法で多結晶シリコン膜を堆積し、次に、この多結晶シリコン膜にイオン注入法でGeを導入することにより、Geを含んだアモルファスシリコン膜が得られる。 Next, as shown in FIG. 39, a non-doped amorphous silicon film 14 a is deposited on the gate insulating film 6. Amorphous silicon film 14a, for example monosilane (SiH 4) is deposited by CVD using a source gas, a thickness of about 70 nm. When the amorphous silicon film 14a is formed by the CVD method using monosilane (SiH 4 ) as a source gas, the film forming temperature is set in the range of 500 ° C. to 550 ° C., for example, 530 ° C. When the film forming temperature is set to 600 ° C. or higher, the polycrystalline silicon film 14n is obtained as in the first embodiment. Also, when depositing dinosilane (Si 2 H 6 ) by a CVD method using a source gas, amorphous silicon is formed by forming a film at a temperature lower than the temperature at which a polycrystalline silicon film is obtained, for example, about 520 ° C. A film 14a is obtained. Instead of the non-doped amorphous silicon film 14a, a silicon film containing up to about 50% Ge (germanium) may be used. For example, a polycrystalline silicon film is deposited by CVD, and then Ge is introduced into the polycrystalline silicon film by ion implantation to obtain an amorphous silicon film containing Ge.
後述するように、本実施形態のロジック混載DRAMは、ロジック部のnチャネル型MISFETとpチャネル型MISFETを共に表面チャネル型とするために、nチャネル型MISFETのゲート電極の一部である多結晶シリコン膜をn型で構成し、pチャネル型MISFETのゲート電極の一部である多結晶シリコン膜をp型で構成する。この場合、ゲート絶縁膜6の上部にノンドープの多結晶シリコン膜を堆積し、次に、pチャネル型MISFET形成領域の多結晶シリコン膜をp型にするためにホウ素(B)をイオン注入した場合は、ホウ素の一部がチャネリング現象によって多結晶シリコン膜とゲート絶縁膜6とを突き抜け、基板1のチャネル領域に導入されてしまう虞れがある。 As will be described later, the logic-embedded DRAM according to the present embodiment is a polycrystal which is a part of the gate electrode of the n-channel MISFET in order to make both the n-channel MISFET and the p-channel MISFET of the logic portion a surface channel type. The silicon film is made of n-type, and the polycrystalline silicon film that is part of the gate electrode of the p-channel MISFET is made of p-type. In this case, a non-doped polycrystalline silicon film is deposited on top of the gate insulating film 6, and then boron (B) is ion-implanted to make the polycrystalline silicon film in the p-channel MISFET formation region p-type. There is a possibility that part of boron penetrates the polycrystalline silicon film and the gate insulating film 6 due to the channeling phenomenon and is introduced into the channel region of the substrate 1.
従って、本実施形態のように、pチャネル型MISFETのゲート電極の一部をp型多結晶シリコン膜で構成する場合には、チャネリング現象が生じ難い上記アモルファスシリコン膜14aを使用することが望ましい。他方、前記実施の形態1のDRAMのように、全てのゲート電極(7A、7B、7C)のシリコン膜をn型導電性のシリコン膜で構成するような場合は、上記したホウ素の突き抜けの問題が生じないので、アモルファスシリコン膜14aに代えて多結晶シリコン膜を使用してもよい。 Therefore, when a part of the gate electrode of the p-channel type MISFET is formed of a p-type polycrystalline silicon film as in the present embodiment, it is desirable to use the amorphous silicon film 14a that hardly causes a channeling phenomenon. On the other hand, when the silicon films of all the gate electrodes (7A, 7B, 7C) are composed of n-type conductive silicon films as in the DRAM of the first embodiment, the above-described problem of boron penetration Therefore, a polycrystalline silicon film may be used in place of the amorphous silicon film 14a.
次に、図40に示すように、p型ウエル3の上部をフォトレジスト膜60で覆い、n型ウエル4の上部のアモルファスシリコン膜14aにB(ホウ素)をイオン注入する。Bのドーズ量は、例えば2×1015atoms/cm2、注入エネルギーは、例えば5keVとする。続いて、フォトレジスト膜60をアッシングで除去した後、図41に示すように、n型ウエル4の上部をフォトレジスト膜61で覆い、p型ウエル3の上部のアモルファスシリコン膜14aにP(リン)をイオン注入する。Pのドーズ量は、例えば2×1015atoms/cm2、注入エネルギーは、例えば10keVである。 Next, as shown in FIG. 40, the upper portion of the p-type well 3 is covered with a photoresist film 60, and B (boron) is ion-implanted into the amorphous silicon film 14 a on the upper portion of the n-type well 4. The dose amount of B is, for example, 2 × 10 15 atoms / cm 2 , and the implantation energy is, for example, 5 keV. Subsequently, after removing the photoresist film 60 by ashing, as shown in FIG. 41, the upper portion of the n-type well 4 is covered with a photoresist film 61, and P (phosphorus) is formed on the amorphous silicon film 14a on the upper portion of the p-type well 3. ) Is ion-implanted. The dose amount of P is, for example, 2 × 10 15 atoms / cm 2 , and the implantation energy is, for example, 10 keV.
次に、フォトレジスト膜61をアッシングで除去し、フッ酸を使って多結晶シリコン膜14nの表面を洗浄した後、約950℃の窒素雰囲気中、1分程度のランプアニールを行ってアモルファスシリコン膜14aを結晶化すると共に、上記不純物(BおよびP)を電気的に活性化する。これにより、図42に示すように、nチャネル型MISFET形成領域のアモルファスシリコン膜14aがn型の多結晶シリコン膜14nとなり、pチャネル型MISFET形成領域のアモルファスシリコン膜14aがp型の多結晶シリコン膜14pとなる。 Next, the photoresist film 61 is removed by ashing, and the surface of the polycrystalline silicon film 14n is cleaned using hydrofluoric acid, and then lamp annealing is performed in a nitrogen atmosphere at about 950 ° C. for about 1 minute. 14a is crystallized and the impurities (B and P) are electrically activated. As a result, as shown in FIG. 42, the amorphous silicon film 14a in the n-channel type MISFET formation region becomes the n-type polycrystalline silicon film 14n, and the amorphous silicon film 14a in the p-channel type MISFET formation region becomes the p-type polycrystalline silicon. The film 14p is formed.
なお、アモルファスシリコン膜14aの上部にWNX膜やW膜を堆積した後に、アモルファスシリコン膜14aを結晶化するための熱処理を行うと、シリコンの結晶化に伴う応力変化によって、WNX膜やW膜が剥離する虞れがある。また、アモルファスシリコン膜14a中の不純物(B、P)がゲート絶縁膜6との界面まで拡散する前に、WNX膜やW膜に取り込まれるため、ゲート絶縁膜6の界面近傍で空乏化が生じ、所望の素子特性が得られなくなる虞れもある。従って、上記の熱処理は、アモルファスシリコン膜14aの上部にWNX膜やW膜を堆積する前に行うことが望ましい。 If a heat treatment for crystallizing the amorphous silicon film 14a is performed after the WN x film or W film is deposited on the amorphous silicon film 14a, the WN x film or W film is caused by a stress change caused by the crystallization of silicon. There is a possibility that the film peels off. Further, since the impurities (B, P) in the amorphous silicon film 14a are taken into the WN x film and the W film before diffusing to the interface with the gate insulating film 6, depletion occurs near the interface of the gate insulating film 6. As a result, the desired device characteristics may not be obtained. Therefore, it is desirable to perform the heat treatment before depositing a WN x film or a W film on the amorphous silicon film 14a.
次に、フッ酸を使って多結晶シリコン膜14n、14pの表面を洗浄した後、図43に示すように、多結晶シリコン膜14n、14pの上部にアモルファスシリコン膜34aを堆積する。アモルファスシリコン膜34aは、例えばモノシラン(SiH4)をソースガスに用いたCVD法で堆積(成膜温度=約530℃)し、その膜厚は10nm程度とする。また、アモルファスシリコン膜34aは、形成当初の不純物濃度が1.0×1017cm3未満の極めて低不純物濃度のアモルファスシリコン、あるいは1.0×1014cm3未満の実質的にノンドープのアモルファスシリコンで構成する。アモルファスシリコン膜34aは、多結晶シリコン膜14n、14pの表面に生じる極めて薄い自然酸化膜と、次の工程でその上部に堆積するWNX膜24との接触を遮断するために形成する。アモルファスシリコン膜34aは、完全なアモルファス状態でなくともよく、例えば極微小のシリコン結晶粒の集合体であってもよい。 Next, after cleaning the surfaces of the polycrystalline silicon films 14n and 14p using hydrofluoric acid, an amorphous silicon film 34a is deposited on the polycrystalline silicon films 14n and 14p as shown in FIG. The amorphous silicon film 34a is deposited, for example, by a CVD method using monosilane (SiH 4 ) as a source gas (film formation temperature = about 530 ° C.), and the film thickness is about 10 nm. In addition, the amorphous silicon film 34a has an extremely low impurity concentration of amorphous silicon having an initial impurity concentration of less than 1.0 × 10 17 cm 3 , or substantially non-doped amorphous silicon of less than 1.0 × 10 14 cm 3. Consists of. The amorphous silicon film 34a is formed in order to block contact between the extremely thin natural oxide film formed on the surfaces of the polycrystalline silicon films 14n and 14p and the WN x film 24 deposited thereon in the next step. The amorphous silicon film 34a does not have to be in a completely amorphous state, and may be an aggregate of extremely small silicon crystal grains, for example.
次に、フッ酸を使ってアモルファスシリコン膜34aの表面を洗浄した後、図44に示すように、アモルファスシリコン膜34aの上部にスパッタリング法でWNX膜24とW膜25とを連続して堆積し、続いてW膜25の上部にCVD法で窒化シリコン膜8を堆積する。WNX膜24の膜厚は、5nmから10nm程度とする。また、WNX膜24の上部に堆積するW膜25の膜厚は70nm〜80nm程度、窒化シリコン膜8の膜厚は160nm程度とする。WNX膜24の上部には、W膜25に代えてMo膜を堆積してもよい。 Next, after cleaning the surface of the amorphous silicon film 34a by using the hydrofluoric acid, as shown in FIG. 44, by sputtering on the top of the amorphous silicon film 34a are continuously and WN X film 24 and W film 25 is deposited Subsequently, a silicon nitride film 8 is deposited on the W film 25 by the CVD method. The film thickness of the WN x film 24 is about 5 nm to 10 nm. The film thickness of the W film 25 deposited on the WN x film 24 is about 70 nm to 80 nm, and the film thickness of the silicon nitride film 8 is about 160 nm. A Mo film may be deposited on the WN x film 24 instead of the W film 25.
本実施の形態では、上記WNX膜24をスパッタリング法で形成する際、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるような条件でWNX膜24を形成する。このようなWNX膜24を形成するには、WNX膜24に高濃度の窒素が含まれるような雰囲気で成膜を行えばよい。すなわちチャンバ内の雰囲気を、アルゴンガスに対する窒素ガスの流量比が1.0以上となるようなガス雰囲気に設定してスパッタリングを行えばよい。具体的には、例えば窒素ガス流量=50sccmから80sccm、アルゴンガス流量=20sccmから30sccm、チャンバ内の真空度=0.5Pa、温度=200℃から500℃の条件で成膜を行う。 In this embodiment, when the WN x film 24 is formed by the sputtering method, the nitrogen element composition at the completion of the element is at least 7% to 10% or more, preferably 13% or more, more preferably 18% or more. The WN x film 24 is formed under various conditions. In order to form such a WN x film 24, the film may be formed in an atmosphere in which the WN x film 24 contains a high concentration of nitrogen. That is, sputtering may be performed by setting the atmosphere in the chamber to a gas atmosphere in which the flow rate ratio of nitrogen gas to argon gas is 1.0 or more. Specifically, for example, the film formation is performed under the conditions of a nitrogen gas flow rate = 50 sccm to 80 sccm, an argon gas flow rate = 20 sccm to 30 sccm, a vacuum in the chamber = 0.5 Pa, and a temperature = 200 ° C. to 500 ° C.
また、成膜時のWNX膜24の膜厚は、5nmから10nmの範囲内とすることが望ましい。成膜時のWNX膜24の膜厚を5nm以上とすることにより、成膜後の熱処理工程でWNX膜24の一部と下層のシリコン層とが反応しても、素子完成時の残存膜厚が少なくとも1nm以上となるため、バリア層としての機能が確保される。他方、成膜時のWNX膜24の膜厚が10nmを超えると、ゲート電極の配線抵抗が大きくなり、回路の高速動作にとって不利益がある。 Further, it is desirable that the film thickness of the WN x film 24 during film formation be in the range of 5 nm to 10 nm. By setting the thickness of the WN X film 24 at the time of film formation to 5 nm or more, even if a part of the WN X film 24 reacts with the lower silicon layer in the heat treatment process after the film formation, the remaining at the completion of the device Since the film thickness is at least 1 nm or more, the function as a barrier layer is ensured. On the other hand, if the thickness of the WN X film 24 at the time of film formation exceeds 10 nm, the wiring resistance of the gate electrode is increased, there is a disadvantage for high-speed operation of the circuit.
また、WNX膜24に高濃度の窒素が含まれるような雰囲気で成膜を行った場合でも、成膜後の熱処理工程で過剰の窒素が拡散して離脱するため、素子完成時のWNX膜24は、化学量論的に最も安定したW2Nが主体となる。但し、WNX膜24の一部は熱処理の過程で下層のシリコン層と反応するため、素子完成時のWNX膜24は、W2Nとそれ以外のWNX、場合によってはさらにWSiNを含んだ混晶となる。 Also, even when a film was formed in the atmosphere to contain a high concentration of nitrogen in the WN X film 24, because the excess nitrogen in the heat treatment step after the film formation is disengaged from diffusing, WN X at element completed The film 24 is mainly composed of W 2 N, which is the most stoichiometrically stable. However, since a part of the WN x film 24 reacts with the lower silicon layer in the course of the heat treatment, the WN x film 24 at the completion of the element contains W 2 N and other WN x , and in some cases further contains WSiN. It becomes a mixed crystal.
次に、図45に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜62をマスクにして窒化シリコン膜8、W膜24、WNX膜25、アモルファスシリコン膜34aおよび多結晶シリコン膜14n、14pを順次ドライエッチングすることにより、メモリアレイのゲート絶縁膜6上にゲート電極7A(ワード線WL)を形成し、ロジック部のゲート絶縁膜6上にゲート電極7D、7Eを形成する。 Next, as shown in FIG. 45, the silicon nitride and the photoresist film 62 formed on the silicon nitride film 8 as a mask layer 8, W film 24, WN X film 25, an amorphous silicon film 34a and the polycrystalline silicon film By sequentially dry-etching 14n and 14p, a gate electrode 7A (word line WL) is formed on the gate insulating film 6 of the memory array, and gate electrodes 7D and 7E are formed on the gate insulating film 6 of the logic portion.
その後、前記実施の形態1で説明した方法でメモリアレイにメモリセル選択用MISFETQtを形成し、ロジック部にnチャネル型MISFETおよびpチャネル型MISFETを形成する。この場合も、ゲート絶縁膜6の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができる。 Thereafter, the memory cell selection MISFET Qt is formed in the memory array by the method described in the first embodiment, and the n-channel MISFET and the p-channel MISFET are formed in the logic portion. Also in this case, the re-oxidation treatment, the cleaning treatment, the deposition of the silicon nitride film and the like of the gate insulating film 6 are performed by the same method as in the first embodiment, so that the contamination of the substrate 1 by the oxide of W is at a very low level. Can be kept in.
図46は、ゲート電極7A、7D、7Eの一部を構成するWNX膜24を形成する際の窒素流量とWNX膜24の結晶構造との関係を、WNX膜24の成膜直後と950℃の窒素ガス中で1分間熱処理を行った後とでX線回折測定により調べた結果を示すグラフである。図示のように、WNX膜24を形成する際の窒素流量を10sccmとした場合は、高温熱処理の過程でWNX膜24中の窒素が放出されてW膜となってしまうため、WNX膜24のバリア層としての機能が失われてしまう。 Figure 46 is the gate electrode 7A, 7D, the relationship between the crystal structure of the nitrogen flow and WN X film 24 for forming the WN X film 24 constituting a part of 7E, and immediately after deposition of WN X film 24 It is a graph which shows the result investigated by X-ray-diffraction measurement after heat-processing in 950 degreeC nitrogen gas for 1 minute. As shown, for the case of a 10sccm nitrogen flow for forming the WN X film 24, nitrogen in the WN X film 24 in the course of high-temperature heat treatment becomes released by W film, WN X film The function as the 24 barrier layer is lost.
図47は、アルゴンガスの流量を一定(40sccm)に保ち、窒素ガス流量を変えて成膜したWNX膜を種々の温度で熱処理した時の膜応力を測定したグラフであり、(a)は基板温度400℃で成膜した場合、(b)は基板温度200℃で成膜した場合を示している。図示のように、WNX膜を形成する際の窒素流量が少ない場合は、その後の熱処理によって窒素が放出され、膜が収縮するために、膜応力が増加することが判る。 FIG. 47 is a graph obtained by measuring the film stress when the WN x film formed by changing the nitrogen gas flow rate while keeping the argon gas flow rate constant (40 sccm) is heat-treated at various temperatures. When the film is formed at a substrate temperature of 400 ° C., (b) shows the case where the film is formed at a substrate temperature of 200 ° C. As shown in the figure, it can be seen that when the flow rate of nitrogen when forming the WN x film is small, nitrogen is released by the subsequent heat treatment and the film contracts, so that the film stress increases.
図48は、窒素ガスとアルゴンガスの流量比を変えて成膜したWNX膜を含むゲート電極の耐圧、およびWNX膜/多結晶シリコン膜界面の接触抵抗の関係を調べた結果を示している。図示のように、窒素ガスの流量比が少ない条件で成膜したWNX膜の場合、ゲート電極の耐圧が低下し、WNX膜/多結晶シリコン膜界面の接触抵抗が増加する。 FIG. 48 shows the results of examining the relationship between the breakdown voltage of the gate electrode including the WN x film formed by changing the flow rate ratio of nitrogen gas and argon gas, and the contact resistance at the interface of the WN x film / polycrystalline silicon film. Yes. As shown in the figure, in the case of a WN x film formed under a condition where the flow rate ratio of nitrogen gas is small, the breakdown voltage of the gate electrode is lowered and the contact resistance at the interface of the WN x film / polycrystalline silicon film is increased.
このように、WNX膜24に高濃度の窒素が含まれるような雰囲気で成膜を行う本実施の形態によれば、熱処理工程後においてもWNX膜中にNが残存しているため、WNX膜24のバリア層としての機能が失われることはない。また、WNX膜24と多結晶シリコン膜14n、14pとの間にアモルファスシリコン膜34aを介在させることにより、多結晶シリコン膜14n、14pの表面に生じた極めて薄い自然酸化膜とWNX膜24との接触による高抵抗層の形成を抑制することができる。なお、熱処理工程を経たアモルファスシリコン膜34aは、下層の多結晶シリコン膜14n、14pよりも平均結晶粒径が小さい多結晶膜となる。 As described above, according to the present embodiment in which film formation is performed in an atmosphere in which high concentration of nitrogen is contained in the WN X film 24, N remains in the WN X film even after the heat treatment step. The function of the WN X film 24 as a barrier layer is not lost. Further, by interposing the amorphous silicon film 34a between the WN X film 24 and the polycrystalline silicon films 14n and 14p, an extremely thin natural oxide film and the WN X film 24 formed on the surfaces of the polycrystalline silicon films 14n and 14p. The formation of a high resistance layer due to contact with can be suppressed. The amorphous silicon film 34a that has undergone the heat treatment step becomes a polycrystalline film having an average crystal grain size smaller than that of the underlying polycrystalline silicon films 14n and 14p.
以上のようなプロセスにより、ゲート電極7A、7D、7Eを構成するWNX膜24と多結晶シリコン膜14n、14pとの界面の接触抵抗を、対策前の5kΩ/μm2〜10kΩ/μm2から1kΩ/μm2に低減することができた。 Through the process as described above, the contact resistance at the interface between the WN x film 24 and the polysilicon films 14n and 14p constituting the gate electrodes 7A, 7D, and 7E is reduced from 5 kΩ / μm 2 to 10 kΩ / μm 2 before the countermeasure. It could be reduced to 1 kΩ / μm 2 .
また、ゲート絶縁膜6の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができた結果、DRAMのリフレッシュ時間を顕著に改善することができた。 Further, by performing re-oxidation treatment, cleaning treatment, deposition of a silicon nitride film and the like on the gate insulating film 6 by the same method as in the first embodiment, the contamination of the substrate 1 by W oxide is kept at an extremely low level. As a result, the refresh time of the DRAM could be remarkably improved.
(実施の形態3)
前記実施の形態2では、WNX膜24と多結晶シリコン膜14n、14pとの間にアモルファスシリコン膜34aを介在させることによって、WNX膜24と多結晶シリコン膜14n、14pとの接触抵抗を低減したが、本実施の形態では、WNX膜24と多結晶シリコン膜14n、14pとの間に薄い膜厚のW膜62を介在させることによって、WNX膜24と多結晶シリコン膜14n、14pとの接触抵抗を低減する。
(Embodiment 3)
In the second embodiment, WN X film 24 and the polycrystalline silicon film 14n, by interposing the amorphous silicon film 34a between the 14p, and WN X film 24 a polycrystalline silicon film 14n, a contact resistance between 14p reduced but, in the present embodiment, WN X film 24 and the polycrystalline silicon film 14n, by interposing a thin film thickness of W film 62 between the 14p, WN X film 24 and the polycrystalline silicon film 14n, The contact resistance with 14p is reduced.
このプロセスを説明すると、まず図49に示すように、nチャネル型MISFET形成領域のゲート絶縁膜6上にn型の多結晶シリコン膜14nを形成し、pチャネル型MISFET形成領域のゲート絶縁膜6上にp型の多結晶シリコン膜14pを形成する。ここまでの工程は、前記実施の形態2の図38から図42に示した工程と同じである。 This process will be described. First, as shown in FIG. 49, an n-type polycrystalline silicon film 14n is formed on the gate insulating film 6 in the n-channel MISFET forming region, and the gate insulating film 6 in the p-channel MISFET forming region. A p-type polycrystalline silicon film 14p is formed thereon. The steps so far are the same as the steps shown in FIGS. 38 to 42 of the second embodiment.
次に、フッ酸を使って多結晶シリコン膜14n、14pの表面を洗浄した後、図50に示すように、多結晶シリコン膜14n、14pの上部にW膜65を堆積する。W膜65は、例えばスパッタリング法で堆積し、その膜厚は5nm程度とする。 Next, after cleaning the surfaces of the polycrystalline silicon films 14n and 14p using hydrofluoric acid, a W film 65 is deposited on the polycrystalline silicon films 14n and 14p as shown in FIG. The W film 65 is deposited by sputtering, for example, and the film thickness is about 5 nm.
次に、図51に示すように、W膜65の上部に前記実施の形態2と同じ方法でWNX膜24、W膜25および窒化シリコン膜8を順次堆積する。WNX膜24の膜厚は5nmから10nm程度、W膜25の膜厚は70nm〜80nm程度、窒化シリコン膜8の膜厚は160nm程度とする。WNX膜24の上部には、W膜25に代えてMo膜を堆積してもよい。また、WNX膜24は、前記実施の形態2と同様、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるようにする。その後の工程は、前記実施の形態2と同じである。 Next, as shown in FIG. 51, a WN x film 24, a W film 25, and a silicon nitride film 8 are sequentially deposited on the W film 65 by the same method as in the second embodiment. WN X film thickness of the film 24 is 10nm order of 5 nm, the thickness of the W film 25 is about 70Nm~80nm, the thickness of the silicon nitride film 8 of about 160 nm. A Mo film may be deposited on the WN x film 24 instead of the W film 25. The WN x film 24 is formed in an atmosphere containing high-concentration nitrogen as in the second embodiment, and the nitrogen element composition at the completion of the element is at least 7% to 10%, preferably 13% or more, more preferably 18% or more. Subsequent steps are the same as those in the second embodiment.
このように、WNX膜24と多結晶シリコン膜14n、14pとの間にW膜62を介在させることにより、その後の熱処理の過程でW膜62と多結晶シリコン膜14n、14pとが反応し、Wシリサイド(WSiX)を主体とする導電層が形成される。これにより、多結晶シリコン膜14n、14pの表面に生じた自然酸化膜とWNX膜24との接触による高抵抗層の形成が抑制されるので、前記実施の形態2とほぼ同様の効果を得ることができる。 Thus, by interposing the W film 62 between the WN X film 24 and the polycrystalline silicon films 14n and 14p, the W film 62 and the polycrystalline silicon films 14n and 14p react in the course of the subsequent heat treatment. A conductive layer mainly composed of W silicide (WSi x ) is formed. As a result, the formation of a high resistance layer due to the contact between the natural oxide film generated on the surfaces of the polycrystalline silicon films 14n and 14p and the WN x film 24 is suppressed, so that the same effect as in the second embodiment is obtained. be able to.
以上のようなプロセスにより、ゲート電極7A、7D、7Eを構成するWNX膜24と多結晶シリコン膜14n、14pとの界面の接触抵抗を、対策前の5kΩ/μm2〜10kΩ/μm2から1kΩ/μm2に低減することができた。 Through the process as described above, the contact resistance at the interface between the WN x film 24 and the polysilicon films 14n and 14p constituting the gate electrodes 7A, 7D, and 7E is reduced from 5 kΩ / μm 2 to 10 kΩ / μm 2 before the countermeasure. It could be reduced to 1 kΩ / μm 2 .
また、ゲート絶縁膜6の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができた結果、DRAMのリフレッシュ時間を顕著に改善することができた。 Further, by performing re-oxidation treatment, cleaning treatment, deposition of a silicon nitride film and the like on the gate insulating film 6 by the same method as in the first embodiment, the contamination of the substrate 1 by W oxide is kept at an extremely low level. As a result, the refresh time of the DRAM could be remarkably improved.
なお、本実施形態では、WNX膜24と多結晶シリコン膜14n、14pとの間にW膜62を介在させ、その後の熱処理の過程でW膜62と多結晶シリコン膜14n、14pとを反応させてWシリサイドを主体とする導電層が形成したが、多結晶シリコン膜14n、14pの上部に薄いWシリサイド膜を形成し、その上部にWNX膜24とW膜25とを堆積してもよい。これにより、WNX膜24中の窒素が多結晶シリコン膜14n、14pとの界面に拡散して高抵抗の窒化シリコン層を形成する不具合を防止することができる。また、熱処理の過程でW膜62と多結晶シリコン膜14n、14pとを反応させてWシリサイド層を形成する場合は、反応が局所的に生じ、ゲート耐圧が低下することがあるが、始めからWシリサイド膜を堆積した場合は、このような局所的反応が生じにくい。このWシリサイド膜の膜厚は、5nmから20nm程度でよい。また、WSiXのXは、2.0〜2.7程度がよい。 In the present embodiment, the W film 62 is interposed between the WN X film 24 and the polycrystalline silicon films 14n and 14p, and the W film 62 and the polycrystalline silicon films 14n and 14p react with each other in the course of the subsequent heat treatment. As a result, a conductive layer mainly composed of W silicide is formed. However, even if a thin W silicide film is formed on the polycrystalline silicon films 14n and 14p and the WN x film 24 and the W film 25 are deposited on the thin W silicide film. Good. As a result, it is possible to prevent a problem that nitrogen in the WN x film 24 diffuses to the interfaces with the polycrystalline silicon films 14n and 14p to form a high resistance silicon nitride layer. Further, when the W silicide layer is formed by reacting the W film 62 and the polycrystalline silicon films 14n and 14p in the course of the heat treatment, the reaction may occur locally and the gate breakdown voltage may be lowered. When a W silicide film is deposited, such a local reaction hardly occurs. The film thickness of the W silicide film may be about 5 nm to 20 nm. Further, X of WSi X is preferably about 2.0 to 2.7.
(実施の形態4)
本実施形態は、nチャネル型MISFETとpチャネル型MISFETで回路を構成するCMOSロジックLSIに適用したものであり、その製造方法の一例を、図52〜図56を用いて工程順に説明する。
(Embodiment 4)
This embodiment is applied to a CMOS logic LSI having a circuit composed of an n-channel MISFET and a p-channel MISFET, and an example of a manufacturing method thereof will be described in the order of steps with reference to FIGS.
まず、図52に示すように、例えばp型の単結晶シリコンからなる基板1を用意し、前記実施の形態1と同様の方法で基板1の主面に素子分離溝2、p型ウエル3、n型ウエル4およびゲート絶縁膜6を順次形成する。 First, as shown in FIG. 52, a substrate 1 made of, for example, p-type single crystal silicon is prepared, and an element isolation trench 2, a p-type well 3, An n-type well 4 and a gate insulating film 6 are sequentially formed.
次に、図53に示すように、ゲート絶縁膜6の上部に1.0×1019cm3以上の濃度のP(リン)をドープした低抵抗のn型多結晶シリコン膜14nを堆積し、フッ酸を使って多結晶シリコン膜14nの表面を洗浄した後、多結晶シリコン膜14nの上部にスパッタリング法で膜厚5nmから10nm程度のWNX膜24を堆積する。 Next, as shown in FIG. 53, a low resistance n-type polycrystalline silicon film 14n doped with P (phosphorus) at a concentration of 1.0 × 10 19 cm 3 or more is deposited on the gate insulating film 6; After cleaning the surface of the polycrystalline silicon film 14n using hydrofluoric acid, a WN x film 24 having a film thickness of about 5 nm to 10 nm is deposited on the polycrystalline silicon film 14n by sputtering.
前記実施の形態2と同様、WNX膜24は、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるようにする。また、WNX膜24は、素子完成時の残存膜厚が少なくとも1nm以上となるような膜厚で堆積する。 As in the second embodiment, the WN x film 24 is formed in an atmosphere containing a high concentration of nitrogen, and the nitrogen element composition at the completion of the element is at least 7% to 10%, preferably 13%. Above, more preferably 18% or more. Further, the WN x film 24 is deposited with a film thickness such that the remaining film thickness when the element is completed is at least 1 nm or more.
また、前記実施の形態3と同様、多結晶シリコン膜14nの表面に生じた自然酸化膜とWNX膜24との接触による高抵抗層の形成を抑制する目的で、WNX膜24と多結晶シリコン膜14nとの間にW膜62を形成してもよい。 Further, as in the third embodiment, the WN x film 24 and the polycrystal are formed for the purpose of suppressing the formation of the high resistance layer due to the contact between the natural oxide film generated on the surface of the polycrystal silicon film 14n and the WN x film 24. A W film 62 may be formed between the silicon film 14n.
次に、図54に示すように、基板1の主面にP(リン)をイオン注入する。このイオン注入は、PがWNX膜24を貫通し、多結晶シリコン膜14nの表面から10nm以下の領域に達するようなエネルギーで行う。例えばWNX膜24の膜厚が3nm〜15nm程度の場合、Pの打ち込みエネルギーは、2keV〜10keVとする。 Next, as shown in FIG. 54, P (phosphorus) ions are implanted into the main surface of the substrate 1. This ion implantation is performed with such energy that P penetrates the WN x film 24 and reaches a region of 10 nm or less from the surface of the polycrystalline silicon film 14n. For example, when the thickness of the WN X film 24 is about 3 nm to 15 nm, the implantation energy of P is set to 2 keV to 10 keV.
また、このイオン注入は、多結晶シリコン膜14nの表面領域のP濃度が5×1019atoms/cm3以上となるようなドーズ量で行う。また、このイオン注入を行った後、約950℃の窒素雰囲気中、1分程度のランプアニールを行い、多結晶シリコン膜14n中の不純物(P)を電気的に活性化してもよい。なお、多結晶シリコン膜14n中の不純物(P)は、後の熱処理工程で電気的に活性化されるので、ここでの熱処理は省略してもよい。 This ion implantation is performed at a dose such that the P concentration in the surface region of the polycrystalline silicon film 14n is 5 × 10 19 atoms / cm 3 or more. Further, after this ion implantation, lamp annealing may be performed for about 1 minute in a nitrogen atmosphere at about 950 ° C. to electrically activate the impurity (P) in the polycrystalline silicon film 14n. Note that the impurity (P) in the polycrystalline silicon film 14n is electrically activated in a later heat treatment step, and thus the heat treatment here may be omitted.
上記のイオン注入は、多結晶シリコン膜14nを堆積した後、WNX膜24を堆積する前に行ってもよい。また、WNX膜24と多結晶シリコン膜14nとの間にW膜62を形成する場合は、W膜を形成した後にこのイオン注入を行い、その後、W膜の上部にWNX膜24を堆積してもよい。 The ion implantation may be performed after the polycrystalline silicon film 14n is deposited and before the WN x film 24 is deposited. When the W film 62 is formed between the WN X film 24 and the polycrystalline silicon film 14n, this ion implantation is performed after the W film is formed, and then the WN X film 24 is deposited on the W film. May be.
次に、図55に示すように、WNX膜24の上部にスパッタリング法で膜厚70nm程度のW膜25を堆積した後、W膜25の上部にCVD法で膜厚160nm程度の窒化シリコン膜8を堆積する。なお、WNX膜24の上部には、W膜25に代えてMo膜を堆積してもよい。また、W膜25を堆積した後、基板1の主面にもう一度イオン注入を行い、W膜25およびWNX膜24を通じて多結晶シリコン膜14nにPをドープすることによって、多結晶シリコン膜14nの表面領域をさらに低抵抗化してもよい。 Next, as shown in FIG. 55, a W film 25 having a film thickness of about 70 nm is deposited on the WN x film 24 by sputtering, and then a silicon nitride film having a film thickness of about 160 nm is deposited on the W film 25 by CVD. 8 is deposited. A Mo film may be deposited on the WN x film 24 instead of the W film 25. After the W film 25 is deposited, another ion implantation is performed on the main surface of the substrate 1, and P is doped into the polycrystalline silicon film 14n through the W film 25 and the WN x film 24, thereby forming the polycrystalline silicon film 14n. The surface region may be further reduced in resistance.
次に、図56に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜63をマスクにして窒化シリコン膜8、W膜24、WNX膜25および多結晶シリコン膜14nを順次ドライエッチングすることにより、p型ウエル3上にnチャネル型MISFETのゲート電極7Fを形成し、n型ウエル4上にpチャネル型MISFETのゲート電極7Gを形成する。 Next, as shown in FIG. 56, the silicon nitride and the photoresist film 63 formed on the silicon nitride film 8 as a mask layer 8, W film 24, WN X film 25 and sequentially dry-etching the polycrystalline silicon film 14n As a result, an n-channel MISFET gate electrode 7F is formed on the p-type well 3, and a p-channel MISFET gate electrode 7G is formed on the n-type well 4.
その後、Wの酸化物による基板1の汚染を極めて低いレベルに保つため、上記ドライエッチングで削られたゲート絶縁膜6の再酸化処理、その後の洗浄処理および窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行う。 Thereafter, in order to keep the contamination of the substrate 1 by the oxide of W at a very low level, the re-oxidation process of the gate insulating film 6 shaved by the dry etching, the subsequent cleaning process, the deposition of the silicon nitride film, and the like are performed. The method is the same as in the first mode.
本実施の形態では、ゲート電極7F、7Gのそれぞれの一部である多結晶シリコン膜をn型で構成したが、nチャネル型MISFETとpチャネル型MISFETを共に表面チャネル型とするために、nチャネル型MISFETのゲート電極7Fの一部である多結晶シリコン膜をn型で構成し、pチャネル型MISFETのゲート電極7Gの一部である多結晶シリコン膜をp型で構成してもよい。この場合は、前記実施の形態2と同様、ゲート絶縁膜6上にノンドープのアモルファスシリコン膜を堆積し、続いてフォトレジスト膜をマスクにしたイオン注入で、nチャネル型MISFET形成領域のアモルファスシリコン膜にPを導入し、pチャネル型MISFET形成領域のアモルファスシリコン膜にBを導入することにより、チャネリング現象によるBの突き抜けを防ぐことができる。 In the present embodiment, the polycrystalline silicon film which is a part of each of the gate electrodes 7F and 7G is formed of n-type. However, in order to make both the n-channel MISFET and the p-channel MISFET both surface channel types, The polycrystalline silicon film that is a part of the gate electrode 7F of the channel type MISFET may be configured as an n-type, and the polycrystalline silicon film that is a part of the gate electrode 7G of the p-channel type MISFET may be configured as a p-type. In this case, as in the second embodiment, a non-doped amorphous silicon film is deposited on the gate insulating film 6, and then the amorphous silicon film in the n-channel MISFET formation region is formed by ion implantation using the photoresist film as a mask. Introducing P into B and introducing B into the amorphous silicon film in the p-channel MISFET formation region can prevent penetration of B due to the channeling phenomenon.
(実施の形態5)
前記実施の形態4では、不純物のイオン注入法によって多結晶シリコン膜14nの表面領域を低抵抗化したが、次のような方法で多結晶シリコン膜14nの表面領域を低抵抗化することもできる。
(Embodiment 5)
In the fourth embodiment, the resistance of the surface region of the polycrystalline silicon film 14n is reduced by impurity ion implantation. However, the resistance of the surface region of the polycrystalline silicon film 14n can be reduced by the following method. .
まず、図57に示すように、例えばp型の単結晶シリコンからなる基板1の主面に素子分離溝2、p型ウエル3、n型ウエル4およびゲート絶縁膜6を順次形成し、続いてゲート絶縁膜6の上部に1.0×1019cm3以上の濃度のP(リン)をドープした低抵抗のn型多結晶シリコン膜14nを堆積する。ここまでの工程は、前記実施の形態4と同じである。 First, as shown in FIG. 57, for example, an element isolation trench 2, a p-type well 3, an n-type well 4, and a gate insulating film 6 are sequentially formed on the main surface of a substrate 1 made of p-type single crystal silicon. A low resistance n-type polycrystalline silicon film 14n doped with P (phosphorus) at a concentration of 1.0 × 10 19 cm 3 or more is deposited on the gate insulating film 6. The steps up to here are the same as those in the fourth embodiment.
次に、図58に示すように、多結晶シリコン膜14nの上部に5.0×1019cm3以上の濃度のPをドープした低抵抗のn型多結晶シリコン膜64をCVD法で堆積した後、基板1を熱処理し、n型多結晶シリコン膜64中のPを多結晶シリコン膜14nの表面から10nm以下の表面領域に拡散させ、この表面領域のP濃度を5×1019atoms/cm3以上とする。なお、この熱拡散処理を行った後、約950℃の窒素雰囲気中、1分程度のランプアニールを行い、多結晶シリコン膜14n中のPを電気的に活性化してもよいが、多結晶シリコン膜14n中のPは、後の熱処理工程で電気的に活性化されるので、この熱処理は省略してもよい。 Next, as shown in FIG. 58, a low-resistance n-type polycrystalline silicon film 64 doped with P at a concentration of 5.0 × 10 19 cm 3 or more is deposited on the polycrystalline silicon film 14n by the CVD method. Thereafter, the substrate 1 is heat-treated, and P in the n-type polycrystalline silicon film 64 is diffused from the surface of the polycrystalline silicon film 14n to a surface region of 10 nm or less, and the P concentration in this surface region is 5 × 10 19 atoms / cm 3. 3 or more. After this thermal diffusion treatment, lamp annealing for about 1 minute may be performed in a nitrogen atmosphere at about 950 ° C. to electrically activate P in the polycrystalline silicon film 14n. Since P in the film 14n is electrically activated in a later heat treatment step, this heat treatment may be omitted.
次に、図59に示すように、n型多結晶シリコン膜64をドライエッチングで除去した後、基板1の表面に露出した多結晶シリコン膜14nの表面をフッ酸で洗浄する。 Next, as shown in FIG. 59, after removing the n-type polycrystalline silicon film 64 by dry etching, the surface of the polycrystalline silicon film 14n exposed on the surface of the substrate 1 is washed with hydrofluoric acid.
次に、図60に示すように、多結晶シリコン膜14nの上部にスパッタリング法で膜厚5nmから10nm程度のWNX膜24を堆積する。前記実施の形態4と同様、WNX膜24は、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるようにする。また、WNX膜24は、素子完成時の残存膜厚が少なくとも1nm以上となるような膜厚で堆積する。 Next, as shown in FIG. 60, a WN x film 24 having a thickness of about 5 nm to 10 nm is deposited on the polycrystalline silicon film 14n by sputtering. As in the fourth embodiment, the WN x film 24 is formed in an atmosphere containing a high concentration of nitrogen, and the nitrogen element composition at the completion of the element is at least 7% to 10%, preferably 13%. Above, more preferably 18% or more. Further, the WN x film 24 is deposited with a film thickness such that the remaining film thickness when the element is completed is at least 1 nm or more.
また、前記実施の形態3と同様、多結晶シリコン膜14nの表面に生じた自然酸化膜とWNX膜24との接触による高抵抗層の形成を抑制する目的で、WNX膜24と多結晶シリコン膜14nとの間にW膜を形成してもよい。 Further, as in the third embodiment, the WN x film 24 and the polycrystal are formed for the purpose of suppressing the formation of the high resistance layer due to the contact between the natural oxide film generated on the surface of the polycrystal silicon film 14n and the WN x film 24. A W film may be formed between the silicon film 14n.
その後、図61に示すように、WNX膜24の上部にスパッタリング法で膜厚70nm程度のW膜25を堆積した後、W膜25の上部にCVD法で膜厚160nm程度の窒化シリコン膜8を堆積する。 Thereafter, as shown in FIG. 61, a W film 25 having a thickness of about 70 nm is deposited on the WN X film 24 by sputtering, and then a silicon nitride film 8 having a thickness of about 160 nm is deposited on the W film 25 by CVD. To deposit.
次に、図62に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜63をマスクにして窒化シリコン膜8、W膜24、WNX膜25および多結晶シリコン膜14nを順次ドライエッチングすることにより、p型ウエル3上にnチャネル型MISFETのゲート電極7Fを形成し、n型ウエル4上にpチャネル型MISFETのゲート電極7Gを形成する。 Next, as shown in FIG. 62, the silicon nitride film 8, the W film 24, the WN x film 25, and the polycrystalline silicon film 14n are sequentially dry etched using the photoresist film 63 formed on the silicon nitride film 8 as a mask. As a result, an n-channel MISFET gate electrode 7F is formed on the p-type well 3, and a p-channel MISFET gate electrode 7G is formed on the n-type well 4.
その後、Wの酸化物による基板1の汚染を極めて低いレベルに保つため、上記ドライエッチングで削られたゲート絶縁膜6の再酸化処理、その後の洗浄処理および窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行う。 Thereafter, in order to keep the contamination of the substrate 1 by the oxide of W at a very low level, the re-oxidation process of the gate insulating film 6 shaved by the dry etching, the subsequent cleaning process, the deposition of the silicon nitride film, and the like are performed. The method is the same as in the first mode.
本実施の形態では、多結晶シリコン膜14nの上部に堆積した多結晶シリコン膜64中のPを熱拡散させ、多結晶シリコン膜14nの表面領域を低抵抗化したが、例えば多結晶シリコン膜14nの表面領域にイオン注入法でPを導入し、次に、多結晶シリコン膜14nの上部に酸化シリコン膜などの絶縁膜を形成して熱処理を行い、多結晶シリコン膜14nの表面領域に導入された前記Pを絶縁膜との界面近傍に偏析させた後、絶縁膜を除去することによって、多結晶シリコン膜14nの表面領域を低抵抗化してもよい。絶縁膜は、例えば多結晶シリコン膜14nの表面を熱酸化して形成した酸化シリコン膜、あるいは多結晶シリコン膜14n上にCVD法で堆積した酸化シリコン膜などで構成するが、これに限定されるものではない。 In the present embodiment, P in the polycrystalline silicon film 64 deposited on the polycrystalline silicon film 14n is thermally diffused to reduce the resistance of the surface region of the polycrystalline silicon film 14n. For example, the polycrystalline silicon film 14n P is introduced into the surface region by ion implantation, and then an insulating film such as a silicon oxide film is formed on the polycrystalline silicon film 14n, followed by heat treatment, and introduced into the surface region of the polycrystalline silicon film 14n. Alternatively, after the P is segregated in the vicinity of the interface with the insulating film, the insulating film may be removed to reduce the resistance of the surface region of the polycrystalline silicon film 14n. The insulating film is composed of, for example, a silicon oxide film formed by thermally oxidizing the surface of the polycrystalline silicon film 14n, or a silicon oxide film deposited on the polycrystalline silicon film 14n by the CVD method, but is not limited thereto. It is not a thing.
(実施の形態6)
本実施形態は、フラッシュメモリに適用したものであり、その製造方法の一例を、図63〜図76を用いて工程順に説明する。
(Embodiment 6)
The present embodiment is applied to a flash memory, and an example of a manufacturing method thereof will be described in the order of steps with reference to FIGS.
まず、図63に示すように、前記実施の形態1と同様の方法で基板1の主面に素子分離溝2、p型ウエル3、ゲート絶縁膜6を形成した後、図64および図65に示すように、基板1上にCVD法で膜厚70nm〜100nm程度のn型多結晶シリコン膜66nを堆積する。多結晶シリコン膜66nには、その堆積工程中にn型不純物、例えばリン(P)をドープする。あるいは、ノンドープの多結晶シリコン膜を堆積した後にイオン注入法でn型不純物をドープしてもよい。多結晶シリコン膜66nは、メモリセルを構成するMISFETのフローティングゲート電極として使用される。 First, as shown in FIG. 63, after the element isolation trench 2, the p-type well 3, and the gate insulating film 6 are formed on the main surface of the substrate 1 by the same method as in the first embodiment, FIGS. As shown, an n-type polycrystalline silicon film 66n having a film thickness of about 70 nm to 100 nm is deposited on the substrate 1 by a CVD method. The polycrystalline silicon film 66n is doped with an n-type impurity such as phosphorus (P) during the deposition process. Alternatively, an n-type impurity may be doped by ion implantation after depositing a non-doped polycrystalline silicon film. The polycrystalline silicon film 66n is used as a floating gate electrode of the MISFET constituting the memory cell.
次に、図66および図67に示すように、フォトレジスト膜をマスクにして多結晶シリコン膜66nをドライエッチングすることにより、アクティブ領域Lの上部に、その延在方向に沿って延在する長い帯状の平面パターンを有する多結晶シリコン膜66nを形成する。 Next, as shown in FIGS. 66 and 67, the polycrystalline silicon film 66n is dry-etched using the photoresist film as a mask, thereby extending the upper portion of the active region L along the extending direction thereof. A polycrystalline silicon film 66n having a strip-like plane pattern is formed.
次に、図68および図69に示すように、多結晶シリコン膜66nが形成された基板1上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなるONO膜67を形成する。ONO膜67は、メモリセルを構成するMISFETの第2ゲート絶縁膜として使用され、例えば基板1上にCVD法で膜厚5nmの酸化シリコン膜、膜厚7nmの窒化シリコン膜および膜厚4nmの酸化シリコン膜を順次堆積することによって形成する。 Next, as shown in FIGS. 68 and 69, an ONO film 67 made of a silicon oxide film, a silicon nitride film, and a silicon oxide film is formed on the substrate 1 on which the polycrystalline silicon film 66n is formed. The ONO film 67 is used as a second gate insulating film of a MISFET constituting the memory cell. For example, a 5 nm-thickness silicon oxide film, a 7 nm-thickness silicon nitride film, and a 4 nm-thickness oxidation film are formed on the substrate 1 by the CVD method. The silicon film is formed by sequentially depositing.
次に、図70および図71に示すように、ONO膜67の上部にP(リン)をドープしたn型多結晶シリコン膜14n、WNX膜24、W膜25および窒化シリコン膜8を順次堆積する。多結晶シリコン膜14n、W膜25および窒化シリコン膜8は、前記実施の形態1と同じ方法で堆積する。また、WNX膜24は、多結晶シリコン膜14nとの接触抵抗を低減するため、前記実施の形態2と同様の方法で堆積する。すなわち、WNX膜24は、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるような条件で形成する。また、素子完成時の残存膜厚を少なくとも1nm以上とするため、成膜時のWNX膜24の膜厚は、5nmから10nmの範囲内とすることが望ましい。また、WNX膜24と多結晶シリコン膜14nとの接触抵抗を低減するために、前記実施の形態3、4または5で説明したプロセスを採用してもよい。 Next, as shown in FIGS. 70 and 71, an n-type polycrystalline silicon film 14n doped with P (phosphorus), a WN x film 24, a W film 25, and a silicon nitride film 8 are sequentially deposited on the ONO film 67. To do. The polycrystalline silicon film 14n, the W film 25, and the silicon nitride film 8 are deposited by the same method as in the first embodiment. The WN x film 24 is deposited by the same method as in the second embodiment in order to reduce the contact resistance with the polycrystalline silicon film 14n. That is, the WN x film 24 is formed under the condition that the nitrogen element composition at the time of device completion is at least 7% to 10% or more, preferably 13% or more, more preferably 18% or more. Further, in order to at least 1nm or more residual film thickness at the time of element completion, the thickness of the WN X film 24 at the time of film formation, it is preferably in the range from 5nm to 10 nm. Further, in order to reduce the contact resistance between the WN x film 24 and the polycrystalline silicon film 14n, the process described in the third, fourth or fifth embodiment may be employed.
多結晶シリコン膜14nは、メモリセルを構成するMISFETのコントロールゲート電極およびワード線WLとして使用される。また、窒化シリコン膜8は、コントロールゲート電極の上部を保護する絶縁膜として使用される。多結晶シリコン膜14nは、Ge(ゲルマニウム)を最大で50%前後含んだシリコン膜で構成することもできる。 The polycrystalline silicon film 14n is used as a control gate electrode and a word line WL of a MISFET constituting a memory cell. The silicon nitride film 8 is used as an insulating film that protects the upper part of the control gate electrode. The polycrystalline silicon film 14n can be formed of a silicon film containing about 50% of Ge (germanium) at the maximum.
次に、図72に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜(図示せず)をマスクにして窒化シリコン膜8、W膜24、WNX膜25、多結晶シリコン膜14n、ONO膜67および多結晶シリコン膜66nを順次ドライエッチングすることにより、多結晶シリコン66nからなるフローティングゲート電極68と、W膜24、WNX膜25および多結晶シリコン膜14nからなるポリメタル構造のコントロールゲート電極69(ワード線WL)を形成する。 Next, as shown in FIG. 72, the silicon nitride and the photoresist film formed on the silicon nitride film 8 (not shown) as a mask film 8, W film 24, WN X film 25, the polycrystalline silicon film 14n , are dry etched successively ONO film 67 and the polycrystalline silicon film 66n, a floating gate electrode 68 made of polycrystalline silicon 66n, W film 24, control of WN X film 25 and the polycrystalline silicon film consisting 14n polymetal structure A gate electrode 69 (word line WL) is formed.
次に、図73に示すように、MISFETのソースおよびドレインを構成するn型半導体領域70を形成する。n型半導体領域70は、p型ウエル3にn型不純物(例えばヒ素(As))をイオン注入した後、基板1を約900℃で熱処理し、上記n型不純物をp型ウエル3内に拡散させることによって形成する。 Next, as shown in FIG. 73, an n-type semiconductor region 70 constituting the source and drain of the MISFET is formed. In the n-type semiconductor region 70, after ion-implanting n-type impurities (for example, arsenic (As)) into the p-type well 3, the substrate 1 is heat-treated at about 900 ° C. to diffuse the n-type impurities into the p-type well 3. By forming.
ここまでの工程で、ゲート電極(フローティングゲート電極68およびコントロールゲート電極69)のスペース領域のゲート絶縁膜6には、ゲート電極の加工工程や不純物のイオン注入工程で生じたダメージが生じている。このダメージは、フローティングゲート電極68に注入された電子がフローティングゲート電極68の端部から基板1にリークするパスとなるなど、ゲート絶縁膜6の品質を劣化させるため、十分に除去しておく必要がある。 In the steps so far, the gate insulating film 6 in the space region of the gate electrode (the floating gate electrode 68 and the control gate electrode 69) has been damaged in the gate electrode processing step and the impurity ion implantation step. This damage deteriorates the quality of the gate insulating film 6, such as a path in which electrons injected into the floating gate electrode 68 leak from the end of the floating gate electrode 68 to the substrate 1. There is.
そこで、フッ酸を使ってゲート絶縁膜6をエッチングした後、薄くなったゲート絶縁膜6を補填・再生するための再酸化処理を行う。この再酸化処理を前記実施の形態1と同様の方法で行うことにより、W膜25およびWNX膜24の酸化を防ぎ、かつ基板1表面の酸化物汚染を極めて低いレベルに保つことができる。この再酸化処理により、図74に示すように、ゲート電極(フローティングゲート電極68およびコントロールゲート電極69)のスペース領域すなわちn型半導体領域(ソース、ドレイン)70の表面と、フローティングゲート電極68の側壁下端部とにゲート絶縁膜6が再形成される。 Therefore, after the gate insulating film 6 is etched using hydrofluoric acid, a re-oxidation process for replenishing and regenerating the thinned gate insulating film 6 is performed. By performing this re-oxidation process in the same manner as in the first embodiment, oxidation of the W film 25 and the WN x film 24 can be prevented, and oxide contamination on the surface of the substrate 1 can be kept at an extremely low level. As a result of this reoxidation treatment, as shown in FIG. 74, the space region of the gate electrode (floating gate electrode 68 and control gate electrode 69), that is, the surface of the n-type semiconductor region (source, drain) 70 and the sidewall of the floating gate electrode 68 A gate insulating film 6 is re-formed on the lower end portion.
次に、基板1の表面を洗浄した後、図75に示すように、基板1上に低圧CVD法で窒化シリコン膜11を堆積する。この洗浄処理および窒化シリコン膜11の堆積を前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができる。 Next, after cleaning the surface of the substrate 1, as shown in FIG. 75, a silicon nitride film 11 is deposited on the substrate 1 by low pressure CVD. By performing the cleaning process and the deposition of the silicon nitride film 11 by the same method as in the first embodiment, the contamination of the substrate 1 by the oxide of W can be kept at a very low level.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
前記実施の形態では、DRAM、DRAM混載ロジックLSI、CMOSロジックLSI、フラッシュメモリに適用した場合について説明したが、これらのLSIに限定されるものではなく、ポリメタル(Polymetal)構造の導電膜でゲート電極を形成したMISFETを有するLSIに広く適用することができる。 In the above-described embodiment, the case where the present invention is applied to a DRAM, a DRAM mixed logic LSI, a CMOS logic LSI, and a flash memory has been described. However, the present invention is not limited to these LSIs, and a polymetal (Polymetal) conductive film is used as a gate electrode. The present invention can be widely applied to LSIs having MISFETs on which are formed.
また、本願に記載した発明は、その本質がポリシリコン層と深く結びついているため、ポリシリコン層が必須である場合を除き、ポリシリコン層のない非ポリシリコンメタルゲート電極にも適用できることはいうまでもない。 In addition, the invention described in the present application is deeply connected to the polysilicon layer, so that it can be applied to a non-polysilicon metal gate electrode without a polysilicon layer unless the polysilicon layer is essential. Not too long.
本発明は、本発明は、例えばポリメタルゲートを有する集積回路装置の製造等に利用することができる。 The present invention can be used for manufacturing an integrated circuit device having a polymetal gate, for example.
1 半導体基板(ウエハ)
1A 半導体チップ
2 素子分離溝
3 p型ウエル
4 n型ウエル
5 酸化シリコン膜
6 ゲート絶縁膜
7A〜7G ゲート電極
8 窒化シリコン膜
9 n型半導体領域(ソース、ドレイン)
10 p-型半導体領域
11 窒化シリコン膜
11c サイドウォールスペーサ
12 n+型半導体領域(ソース、ドレイン)
13 p+型半導体領域(ソース、ドレイン)
14a アモルファスシリコン膜
14n、14p 多結晶シリコン膜
15 層間絶縁膜
16、17 コンタクトホール
18 プラグ
19 酸化シリコン膜
20 スルーホール
21、22 コンタクトホール
23 プラグ
24 WNX膜
25 W膜
26 フォトレジスト膜
27 酸化物(WOX)
28、29 フォトレジスト膜
30〜33 配線
34a アモルファスシリコン膜
40 層間絶縁膜
41 多結晶シリコン膜
42 サイドウォールスペーサ
43 スルーホール
44 プラグ
45 窒化シリコン膜
46 酸化シリコン膜
47 溝
48 下部電極
49 容量絶縁膜
50 上部電極
51 酸化シリコン膜
60〜63 フォトレジスト膜
64 n型多結晶シリコン膜
65 W膜
66n 多結晶シリコン膜
67 ONO膜
68 フローティングゲート電極
69 コントロールゲート電極
70 n型半導体領域(ソース、ドレイン)
100 枚葉式酸化炉
101 チャンバ
103 均熱リング
104 サセプタ
105 支持アーム
106 熱電対
107 ハロゲンランプ
108 ガス導入管
109 貫通孔
110 隔壁
111 排気管
140 ガス生成装置
141 反応器
142 コイル
143 ヒータ
144a、144b、144c ガス貯留槽
145 配管
146a、146b、146c マスフローコントローラ
147a、147b、147c 開閉バルブ
148 希釈ライン
150 バッチ式縦型酸化炉
151 チャンバ
152 ヒータ
153 石英ボート
154 ガス導入管
155 排気管
BL ビット線
BP ボンディングパッド
C 情報蓄積用容量素子
L アクティブ領域
MARY メモリアレイ
PC 周辺回路部
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Qt メモリセル選択用MISFET
WL ワード線
1 Semiconductor substrate (wafer)
DESCRIPTION OF SYMBOLS 1A Semiconductor chip 2 Element isolation groove 3 P-type well 4 N-type well 5 Silicon oxide film 6 Gate insulating film 7A-7G Gate electrode 8 Silicon nitride film 9 N-type semiconductor region (source, drain)
10 p − type semiconductor region 11 Silicon nitride film 11c Side wall spacer 12 n + type semiconductor region (source, drain)
13 p + -type semiconductor region (source, drain)
14a Amorphous silicon film 14n, 14p Polycrystalline silicon film 15 Interlayer insulating film 16, 17 Contact hole 18 Plug 19 Silicon oxide film 20 Through hole 21, 22 Contact hole 23 Plug 24 WN X film 25 W film 26 Photoresist film 27 Oxide (WO X )
28, 29 Photoresist films 30 to 33 Wiring 34a Amorphous silicon film 40 Interlayer insulating film 41 Polycrystalline silicon film 42 Side wall spacer 43 Through hole 44 Plug 45 Silicon nitride film 46 Silicon oxide film 47 Groove 48 Lower electrode 49 Capacitive insulating film 50 Upper electrode 51 Silicon oxide film 60-63 Photoresist film 64 N-type polycrystalline silicon film 65 W film 66n Polycrystalline silicon film 67 ONO film 68 Floating gate electrode 69 Control gate electrode 70 N-type semiconductor region (source, drain)
100 single wafer oxidation furnace 101 chamber 103 soaking ring 104 susceptor 105 support arm 106 thermocouple 107 halogen lamp 108 gas introduction pipe 109 through-hole 110 partition 111 exhaust pipe 140 gas generator 141 reactor 142 coil 143 heater 144a, 144b, 144c Gas storage tank 145 Piping 146a, 146b, 146c Mass flow controllers 147a, 147b, 147c Open / close valve 148 Dilution line 150 Batch type vertical oxidation furnace 151 Chamber 152 Heater 153 Quartz boat 154 Gas introduction pipe 155 Exhaust pipe BL Bit line BP Bonding pad C Capacitance element for information storage L Active area MARY Memory array PC Peripheral circuit part Qn n channel type MISFET
Qp p-channel MISFET
Qt MISFET for memory cell selection
WL Word line
Claims (7)
(a)ウエハの第1の主面上に、前記MISFETのゲート電極を構成し、且つ、高融点金属膜を含む膜パターンを形成し、前記高融点金属膜の側面を露出する工程;
(b)前記膜パターンが形成された前記ウエハの前記第1の主面を、前記高融点金属の酸化物を還元する条件下で、摂氏600度以上の第1の温度まで昇温する工程;
(c)前記膜パターンが形成された前記ウエハの前記第1の主面上に、前記第1の温度において、化学気相堆積によって窒化シリコン膜を形成する工程;
(d)前記窒化シリコン膜が形成された前記ウエハの前記第1の主面を、前記高融点金属膜の酸化物を還元する条件下で、摂氏500度未満の第2の温度まで降温し、その後、還元性雰囲気から窒素ガス雰囲気に切り替える工程。 A method of manufacturing a semiconductor integrated circuit device including a MISFET, the method including the following steps:
(A) forming a film pattern including the gate electrode of the MISFET and including a refractory metal film on the first main surface of the wafer, and exposing a side surface of the refractory metal film;
(B) raising the temperature of the first main surface of the wafer on which the film pattern has been formed to a first temperature of 600 degrees Celsius or higher under the condition of reducing the oxide of the refractory metal;
(C) forming a silicon nitride film on the first main surface of the wafer on which the film pattern is formed by chemical vapor deposition at the first temperature;
(D) lowering the first main surface of the wafer on which the silicon nitride film is formed to a second temperature of less than 500 degrees Celsius under a condition of reducing the oxide of the refractory metal film; Then, the process of switching from reducing atmosphere to nitrogen gas atmosphere.
前記窒化タングステン膜は、前記シリコン膜上に形成され、
前記高融点金属膜は、前記タングステン膜上に形成されていることを特徴とする請求項3記載の半導体集積回路装置の製造方法。 The film pattern further includes a silicon film and a tungsten nitride film,
The tungsten nitride film is formed on the silicon film,
4. The method of manufacturing a semiconductor integrated circuit device according to claim 3, wherein the refractory metal film is formed on the tungsten film.
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