JP2003179065A - Method of manufacturing semiconductor integrated circuit device - Google Patents
Method of manufacturing semiconductor integrated circuit deviceInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、水素ガスを使用した半導体
ウエハの気相処理プロセスに適用して有効な技術に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a vapor phase process of a semiconductor wafer using hydrogen gas.
【0002】[0002]
【従来の技術】半導体製造プロセスでは、MOSFET
(Metal Oxide Semiconductor Field Effect Transisto
r)のゲート電極を構成する多結晶シリコン膜やSi(シ
リコン)基板に水素を供給するための水素アニール処理
が行われている。水素アニールを行うには、半導体ウエ
ハを収容したバッチ式または枚葉式の水素アニール炉に
水素ガスを導入し、400℃程度の水素雰囲気中で半導
体ウエハを熱処理する。この水素アニールを行うと、S
iのダングリングボンド(未結合手)に起因するトラッ
プ準位が水素によってターミネートされるため、MOS
FETの特性が改善される。In the semiconductor manufacturing process, MOSFETs are used.
(Metal Oxide Semiconductor Field Effect Transisto
The hydrogen annealing treatment for supplying hydrogen to the polycrystalline silicon film or the Si (silicon) substrate forming the gate electrode of r) is performed. To perform hydrogen annealing, hydrogen gas is introduced into a batch-type or single-wafer hydrogen annealing furnace that accommodates semiconductor wafers, and the semiconductor wafers are heat-treated in a hydrogen atmosphere at about 400 ° C. When this hydrogen annealing is performed, S
Since the trap level resulting from the dangling bond (i.e., dangling bond) of i is terminated by hydrogen,
The characteristics of the FET are improved.
【0003】従来、上記水素アニール炉から排出される
水素ガスは、燃焼方式によって除害されている。これ
は、水素アニール装置の排気系に空気を導入し、火花着
火方式で水素を燃焼させて水に変換する方式である。ま
た、比較的小規模の水素アニール炉では、排気された水
素を大量の窒素ガスや空気で希釈して大気中に放出する
場合もある。Conventionally, the hydrogen gas discharged from the hydrogen annealing furnace is removed by a combustion method. This is a system in which air is introduced into the exhaust system of a hydrogen annealing device and hydrogen is burned by a spark ignition system to be converted into water. In a relatively small-scale hydrogen annealing furnace, the exhausted hydrogen may be diluted with a large amount of nitrogen gas or air and released into the atmosphere.
【0004】他方、Si基板上にMOSFETを形成す
るプロセスでは、Si基板をウェット酸化してその表面
にゲート酸化膜を形成しているが、その際にも、酸素雰
囲気中で水素を燃焼させて水を生成し、この水を酸素と
共に半導体ウエハの表面に供給する燃焼方式が利用され
ている。On the other hand, in the process of forming a MOSFET on a Si substrate, the Si substrate is wet-oxidized to form a gate oxide film on its surface. At that time as well, hydrogen is burned in an oxygen atmosphere. A combustion method is used in which water is generated and the water is supplied to the surface of a semiconductor wafer together with oxygen.
【0005】Si基板のウェット酸化に用いる水/酸素
混合ガスの生成方法には、上記燃焼方式の他、触媒方式
が公知である。例えば特開平5−152282号公報
は、水素ガス導入管の内面をNi(ニッケル)またはN
i含有材料で形成すると共に、水素ガス導入管を加熱す
る手段を備えた熱酸化装置を開示している。この熱酸化
装置は、300℃以上に加熱した水素ガス導入管内のN
i(またはNi含有材料)に水素を接触させて水素活性
種を生じさせ、この水素活性種と酸素(また酸素を含む
ガス)とを反応させることによって水を生成する。As a method for producing a water / oxygen mixed gas used for wet oxidation of a Si substrate, a catalyst method is known in addition to the above combustion method. For example, in Japanese Unexamined Patent Publication No. 5-1522282, the inner surface of the hydrogen gas introducing pipe is Ni (nickel) or N.
Disclosed is a thermal oxidation device formed of an i-containing material and provided with means for heating a hydrogen gas introduction pipe. This thermal oxidizer uses N in a hydrogen gas introduction pipe heated to 300 ° C or higher.
Hydrogen is brought into contact with i (or a Ni-containing material) to generate hydrogen active species, and the hydrogen active species is reacted with oxygen (or a gas containing oxygen) to generate water.
【0006】さらに、上記のようなウェット酸化法で形
成したゲート酸化膜上にゲート電極を形成するプロセス
では、ゲート酸化膜上に堆積したゲート電極材料をドラ
イエッチングでパターニングした後、エッチングのマス
クに用いたフォトレジストをアッシング(灰化)処理で
除去し、さらにフッ酸などのエッチング液を使って、基
板表面に残ったドライエッチング残渣やアッシング残渣
を除去している。Further, in the process of forming the gate electrode on the gate oxide film formed by the wet oxidation method as described above, the gate electrode material deposited on the gate oxide film is patterned by dry etching and then used as an etching mask. The used photoresist is removed by ashing (ashing), and an etching solution such as hydrofluoric acid is used to remove dry etching residues and ashing residues remaining on the substrate surface.
【0007】上記のウェットエッチングを行うと、ゲー
ト電極の下部以外の領域のゲート酸化膜が削られると同
時に、ゲート電極の側壁端部のゲート酸化膜も等方的に
エッチングされてアンダーカットが生じるため、そのま
まではゲート電極の耐圧が低下するなどの不具合が生じ
る。そこで、アンダーカットされたゲート電極側壁端部
のプロファイルを改善するために、基板をもう一度熱酸
化してその表面に酸化膜を形成する、いわゆるライト酸
化処理が行われる。When the above wet etching is performed, the gate oxide film in the region other than the lower portion of the gate electrode is removed, and at the same time, the gate oxide film at the side wall end portion of the gate electrode is isotropically etched to cause an undercut. As a result, the breakdown voltage of the gate electrode is lowered as it is. Therefore, in order to improve the profile of the undercut gate electrode sidewall end portion, so-called light oxidation treatment is performed in which the substrate is again thermally oxidized to form an oxide film.
【0008】しかし、高温酸素雰囲気中で非常に酸化さ
れ易いW(タングステン)やMo(モリブデン)などの
高融点金属を含んだポリメタル構造のゲート電極に上記
のライト酸化処理を適用すると、高融点金属膜が酸化さ
れてその抵抗値が増加したり、その一部が基板から剥離
したりする。従って、ポリメタルを使用するゲート加工
プロセスでは、ライト酸化処理時に高融点金属膜が酸化
されるのを防止する対策が必要となる。However, if the above-mentioned light oxidation treatment is applied to the gate electrode having a polymetal structure containing a refractory metal such as W (tungsten) or Mo (molybdenum) which is easily oxidized in a high-temperature oxygen atmosphere, the refractory metal is applied. The film is oxidized to increase its resistance value, or a part thereof is peeled off from the substrate. Therefore, in the gate processing process using polymetal, it is necessary to take measures to prevent the refractory metal film from being oxidized during the light oxidation process.
【0009】特開昭59−132136号公報は、Si
基板上にW膜またはMo膜を含むポリメタル構造のゲー
ト電極を形成した後、水蒸気と水素の混合雰囲気中でラ
イト酸化を行うことによって、W(Mo)膜を酸化する
ことなしにSiのみを選択的に酸化する技術を開示して
いる。Japanese Unexamined Patent Publication No. 59-132136 discloses Si.
After forming a gate electrode having a polymetal structure including a W film or a Mo film on a substrate and performing light oxidation in a mixed atmosphere of water vapor and hydrogen, only Si is selected without oxidizing the W (Mo) film. The technique of selective oxidation is disclosed.
【0010】これは、酸化還元反応が平衡となる水蒸気
/水素分圧比がW(Mo)とSiとで異なることを利用
したもので、この分圧比を、W(Mo)は水蒸気によっ
て酸化されても共存する水素によって速やかに還元され
るが、Siは酸化されたままで残るような範囲内に設定
することでSiの選択的酸化を実現している。また、水
蒸気と水素の混合雰囲気は、容器に入れた純水中に水素
ガスを供給するバブリング方式によって生成し、水蒸気
/水素分圧比は、純水の温度を変えることによって制御
している。This utilizes the fact that the steam / hydrogen partial pressure ratio at which the redox reaction is in equilibrium differs between W (Mo) and Si, and this partial pressure ratio is oxidized by steam to W (Mo). Is rapidly reduced by the coexisting hydrogen, but Si is selectively oxidized by setting it in a range such that it remains oxidized. A mixed atmosphere of water vapor and hydrogen is generated by a bubbling method in which hydrogen gas is supplied into pure water contained in a container, and the steam / hydrogen partial pressure ratio is controlled by changing the temperature of pure water.
【0011】上記公報に記載されたライト酸化プロセス
では、水蒸気/水素混合ガスを使用してSi基板を酸化
処理するため、酸化炉から排出される排ガス中に水素ガ
スが含まれる。従って、この場合も排ガス中の水素ガス
を除害する何らかの対策が必要となる。In the light oxidation process described in the above publication, since the Si substrate is oxidized by using the steam / hydrogen mixed gas, hydrogen gas is contained in the exhaust gas discharged from the oxidation furnace. Therefore, also in this case, some measure for removing the hydrogen gas in the exhaust gas is required.
【0012】半導体製造プロセスで利用されている上記
以外の排ガス除害方法としては、特開平8−83772
号公報に記載されたものが公知である。これは、CVD
(Chemical Vapor Deposition)装置から排出されるテト
ラエトキシシランを含んだ排ガスを吸着塔に導き、金属
酸化物触媒(またはこれを担持した吸着剤)と接触させ
ることによって、テトラエトキシシランを酸化分解する
ものである。金属酸化物触媒としては、NiO、Cu
O、Mn2O3、Fe2O3などが使用される。[0012] As an exhaust gas removing method other than the above used in the semiconductor manufacturing process, there is disclosed in Japanese Unexamined Patent Publication No. 8-83772.
The one described in Japanese Patent Publication is known. This is a CVD
(Chemical Vapor Deposition) A device that oxidizes and decomposes tetraethoxysilane by introducing exhaust gas containing tetraethoxysilane discharged from a device to an adsorption tower and bringing it into contact with a metal oxide catalyst (or an adsorbent carrying it) Is. NiO, Cu as the metal oxide catalyst
O, Mn 2 O 3 , Fe 2 O 3 or the like is used.
【0013】[0013]
【発明が解決しようとする課題】前述した半導体ウエハ
の水素アニールプロセスでは、水素アニール炉から排出
される水素ガスを燃焼方式によって除害するために、排
気系に空気を十分に流してから着火する必要がある。そ
のため、水素ガスとパージガスの切り替え時など、水素
ガス量が少なくなった時に炎が消えやすく、その際に未
燃焼の水素がそのまま外部に排出されることがある。し
かし、水素アニール処理は400℃程度の高温で行われ
るため、高温の排ガス中に未燃焼の水素が含まれている
と爆発の危険がある。また、この燃焼方式による水素ガ
スの除害方法は、除害装置の規模が大型化するという問
題もある。In the above-described hydrogen annealing process for semiconductor wafers, in order to remove the hydrogen gas discharged from the hydrogen annealing furnace by the combustion method, air is sufficiently flowed in the exhaust system before ignition. There is a need. Therefore, when the amount of hydrogen gas becomes small, such as when switching between hydrogen gas and purge gas, the flame is likely to extinguish, and unburned hydrogen may be discharged as it is to the outside. However, since the hydrogen annealing treatment is performed at a high temperature of about 400 ° C., there is a danger of explosion if unburned hydrogen is contained in the high-temperature exhaust gas. Further, the method of removing hydrogen gas by the combustion method has a problem that the scale of the apparatus for removing harm increases.
【0014】一方、水素アニール炉から排出される水素
ガスを大量の窒素ガスや空気で希釈して大気中に排出す
る除害方式は、安全対策上、水素ガス濃度を数%程度ま
で下げる必要があるために大量の希釈ガスを使用するこ
とから、前記燃焼方式と同様、除害装置の規模が大型化
するという問題があり、多量の水素ガスを除害するには
不向きである。On the other hand, in the detoxification method of diluting the hydrogen gas discharged from the hydrogen annealing furnace with a large amount of nitrogen gas or air and discharging it into the atmosphere, it is necessary to reduce the hydrogen gas concentration to about several percent as a safety measure. Since a large amount of diluting gas is used, there is a problem that the scale of the detoxification device becomes large as in the case of the combustion system, and it is not suitable for detoxifying a large amount of hydrogen gas.
【0015】本発明の目的は、水素を含有した処理ガス
を用いて半導体ウエハを気相処理するプロセスにおい
て、気相処理装置から排出される排ガス中の水素を安全
に除害する技術を提供することにある。An object of the present invention is to provide a technique for safely removing hydrogen in exhaust gas discharged from a gas phase processing apparatus in a gas phase processing process for a semiconductor wafer using a processing gas containing hydrogen. Especially.
【0016】本発明の他の目的は、水素を含有した処理
ガスを用いて半導体ウエハを気相処理するプロセスにお
いて、気相処理装置から排出される排ガス中の水素を効
率よく除害する技術を提供することにある。Another object of the present invention is to provide a technique for efficiently detoxifying hydrogen in exhaust gas discharged from a gas phase processing apparatus in a process of gas phase processing a semiconductor wafer using a processing gas containing hydrogen. To provide.
【0017】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【0018】[0018]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【0019】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面に形成された膜厚が5nm以下のゲ
ート酸化膜上に少なくとも金属膜を含む導電膜を堆積し
た後、前記導電膜をパターニングしてMOSFETのゲ
ート電極を形成する工程と、触媒作用によって水素と酸
素とから生成され、かつ酸化膜形成の再現性および酸化
膜厚の均一性が制御可能となるような低濃度の水蒸気を
含む水素ガスを所定の温度に加熱された前記半導体基板
の主面またはその近傍に供給し、前記半導体基板の主面
を選択的に酸化することによって、前記ゲート電極の側
壁端部のプロファイルを改善する工程と、酸化処理後の
排ガスに含まれる水素を触媒によって酸素と反応させて
除害する工程とを含むものである。According to the method of manufacturing a semiconductor integrated circuit device of the present invention, a conductive film containing at least a metal film is deposited on a gate oxide film having a film thickness of 5 nm or less formed on a main surface of a semiconductor substrate, and then the conductive film is formed. And a low-concentration water vapor that is generated from hydrogen and oxygen by a catalytic action and that can control the reproducibility of oxide film formation and the uniformity of oxide film thickness. Is supplied to or near the main surface of the semiconductor substrate heated to a predetermined temperature, and the main surface of the semiconductor substrate is selectively oxidized to change the profile of the side wall end portion of the gate electrode. It includes a step of improving and a step of reacting hydrogen contained in exhaust gas after oxidation treatment with oxygen by a catalyst to remove harm.
【0020】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面に1層または複数層の配線を形成
した後、最上層の配線の上部にパッシベーション膜を堆
積する工程と、前記パッシベーション膜を堆積する工程
の途中または堆積する工程の前後に、水素を含有したガ
ス雰囲気中で前記半導体基板を熱処理することによって
Siのダングリングボンドを水素によりターミネートす
る工程と、前記熱処理後の排ガスに含まれる水素を触媒
によって酸素と反応させて除害する工程とを含むもので
ある。The method of manufacturing a semiconductor integrated circuit device according to the present invention comprises the steps of forming a single layer or a plurality of layers of wiring on the main surface of a semiconductor substrate and then depositing a passivation film on the uppermost wiring. In the middle of the step of depositing the film or before and after the step of depositing, a step of terminating the dangling bonds of Si with hydrogen by heat-treating the semiconductor substrate in a gas atmosphere containing hydrogen, and the exhaust gas after the heat-treatment. And a step of reacting the contained hydrogen with oxygen by a catalyst to remove harm.
【0021】本願の上記した以外の発明の概要は、次の
通りである。
(1)本発明の半導体集積回路装置の製造方法は、水素
を含有した処理ガスを用いて半導体ウエハを気相処理す
る工程と、前記気相処理後の排ガスに含まれる水素を触
媒によって酸素と反応させて除害する工程とを含んでい
る。
(2)本発明の半導体集積回路装置の製造方法は、前記
排ガスに含まれる水素を除害する水素除害部が、前記半
導体ウエハを気相処理する気相処理部の排気系に設けら
れている。
(3)本発明の半導体集積回路装置の製造方法は、前記
水素除害部が、前記気相処理部の排気系毎に設けられて
いる。
(4)本発明の半導体集積回路装置の製造方法は、前記
水素除害部が、複数の前記気相処理部の排気系に1つの
割合で設けられている。
(5)本発明の半導体集積回路装置の製造方法は、前記
排ガスに含まれる水素を除害する処理を枚葉処理または
バッチ処理で行う。
(6)本発明の半導体集積回路装置の製造方法は、半導
体基板の主面に形成されたゲート酸化膜上に少なくとも
金属膜を含む導電膜を堆積した後、前記導電膜をパター
ニングしてMOSFETのゲート電極を形成する工程
と、触媒作用によって水素と酸素とから生成した水蒸気
を含む水素ガスを所定の温度に加熱された前記半導体基
板の主面またはその近傍に供給し、前記半導体基板の主
面を選択的に酸化することによって、前記ゲート電極の
側壁端部のプロファイルを改善する工程と、酸化処理後
の排ガスに含まれる水素を触媒によって酸素と反応させ
て除害する工程とを含んでいる。
(7)本発明の半導体集積回路装置の製造方法は、前記
水蒸気を含む水素ガスの水蒸気/水素分圧比を、前記金
属膜が還元され、前記半導体基板の主面が酸化される範
囲内に設定する。
(8)本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともTi膜を含み、前記Ti膜の酸化に
よる前記ゲート電極の劣化が最小となるような低濃度の
水蒸気を含む水素ガスを用いて前記半導体基板の主面を
選択的に酸化する。
(9)本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともW膜を含み、酸化速度と酸化膜厚と
が制御可能となるような低濃度の水蒸気を含む水素ガス
を用いて前記半導体基板の主面を選択的に酸化する。
(10)本発明の半導体集積回路装置の製造方法は、前
記ゲート電極を構成する導電膜が、多結晶シリコン膜
と、前記多結晶シリコン膜の上部に堆積した窒化金属膜
と、前記窒化金属膜の上部に堆積した金属膜とからな
る。
(11)本発明の半導体集積回路装置の製造方法は、前
記窒化金属膜がWNまたはTiNからなり、前記金属膜
がW、MoまたはTiからなる。The outline of the invention of the present application other than the above is as follows. (1) A method of manufacturing a semiconductor integrated circuit device according to the present invention comprises a step of vapor-treating a semiconductor wafer using a treatment gas containing hydrogen, and hydrogen contained in the exhaust gas after the vapor-phase treatment to oxygen by a catalyst. And reacting to remove harm. (2) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the hydrogen abatement part for abatement of hydrogen contained in the exhaust gas is provided in an exhaust system of a vapor phase treatment part for vapor phase treating the semiconductor wafer. There is. (3) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the hydrogen abatement part is provided for each exhaust system of the vapor phase processing part. (4) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the hydrogen abatement part is provided in a ratio of one in the exhaust system of the plurality of gas phase processing parts. (5) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the treatment for removing the hydrogen contained in the exhaust gas is performed by a single-wafer treatment or a batch treatment. (6) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, a conductive film containing at least a metal film is deposited on a gate oxide film formed on a main surface of a semiconductor substrate, and then the conductive film is patterned to form a MOSFET. A step of forming a gate electrode, and supplying hydrogen gas containing water vapor generated from hydrogen and oxygen by a catalytic action to the main surface of the semiconductor substrate heated to a predetermined temperature or the vicinity thereof, and the main surface of the semiconductor substrate Selectively improving the profile of the end portion of the side wall of the gate electrode by selective oxidation, and reacting hydrogen contained in the exhaust gas after the oxidation treatment with oxygen by a catalyst to remove harm. . (7) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the steam / hydrogen partial pressure ratio of the hydrogen gas containing steam is set within a range in which the metal film is reduced and the main surface of the semiconductor substrate is oxidized. To do. (8) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, the conductive film contains at least a Ti film, and hydrogen gas containing water vapor at a low concentration such that deterioration of the gate electrode due to oxidation of the Ti film is minimized. Is used to selectively oxidize the main surface of the semiconductor substrate. (9) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, the conductive film includes at least a W film, and hydrogen gas containing a low concentration of water vapor is used so that the oxidation rate and the oxide film thickness can be controlled. The main surface of the semiconductor substrate is selectively oxidized. (10) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the conductive film forming the gate electrode is a polycrystalline silicon film, a metal nitride film deposited on the polycrystalline silicon film, and the metal nitride film. And a metal film deposited on top of the. (11) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the metal nitride film is made of WN or TiN, and the metal film is made of W, Mo or Ti.
【0022】[0022]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. In all the drawings for explaining the embodiments, members having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.
【0023】図1は、本実施の形態のDRAMの等価回
路図である。図示のように、このDRAMのメモリアレ
イ(MARY)は、マトリクス状に配置された複数のワ
ード線WL(WLn-1、WLn、WLn+1…)および複数
のビット線BLと、それらの交点に配置された複数のメ
モリセル(MC)とを備えている。1ビットの情報を記
憶する1個のメモリセルは、1個の情報蓄積用容量素子
Cとこれに直列に接続された1個のメモリセル選択用M
ISFETQsとで構成されており、メモリセル選択用
MISFETQsのソース、ドレインの一方は、情報蓄
積用容量素子Cと電気的に接続され、他方はビット線B
Lと電気的に接続されている。ワード線WLは、その一
端がワードドライバWDに接続され、ビット線BLは、
その一端がセンスアンプSAに接続されている。FIG. 1 is an equivalent circuit diagram of the DRAM of this embodiment. As shown in the figure, the memory array (MARY) of this DRAM has a plurality of word lines WL (WLn-1, WLn, WLn + 1 ...) Arranged in a matrix and a plurality of bit lines BL at their intersections. And a plurality of arranged memory cells (MC). One memory cell for storing 1-bit information is one information storage capacitive element C and one memory cell selection M connected in series with it.
One of the source and the drain of the memory cell selection MISFET Qs is electrically connected to the information storage capacitive element C, and the other is a bit line B.
It is electrically connected to L. One end of the word line WL is connected to the word driver WD, and the bit line BL is
One end thereof is connected to the sense amplifier SA.
【0024】以下、本実施の形態のDRAMの製造方法
を図2〜図29を用いて説明する。図2〜図8および図
14〜図27は、メモリアレイ(MARY)と周辺回路
(例えばセンスアンプSA)の各一部を示す半導体基板
の断面図、図9および図10は、ライト酸化処理に使用
する枚葉式酸化炉の概略図、図11は、酸化炉のチャン
バに接続された触媒方式の水蒸気/水素混合ガス生成装
置および水素ガス除害装置の概略図、図12は、水蒸気
/水素混合ガスを使った酸化還元反応の平衡蒸気圧比の
温度依存性を示すグラフ、図13は、ライト酸化プロセ
スのシーケンスを示す図、図28は、バッチ式縦型水素
アニール炉およびそれに接続された触媒方式の水素ガス
除害装置の概略図、図29は、水素アニールプロセスの
シーケンスを示す図である。なお、以下の説明において
薄膜の厚さなどを示す数値は例示的なものであって、本
発明を限定するためのものではない。A method of manufacturing the DRAM of this embodiment will be described below with reference to FIGS. 2 to 8 and 14 to 27 are cross-sectional views of the semiconductor substrate showing each part of the memory array (MARY) and the peripheral circuit (for example, the sense amplifier SA), and FIGS. 9 and 10 show the light oxidation process. FIG. 11 is a schematic view of a single-wafer oxidation furnace used, FIG. 11 is a schematic view of a catalytic steam / hydrogen mixed gas generation device and a hydrogen gas detoxification device connected to a chamber of the oxidation furnace, and FIG. 12 is steam / hydrogen. FIG. 13 is a graph showing the temperature dependence of the equilibrium vapor pressure ratio of the redox reaction using a mixed gas, FIG. 13 is a diagram showing the sequence of the light oxidation process, and FIG. 28 is a batch type vertical hydrogen annealing furnace and a catalyst connected thereto. FIG. 29 is a schematic diagram of a hydrogen gas abatement system of the type, and FIG. 29 is a diagram showing a sequence of a hydrogen annealing process. It should be noted that in the following description, the numerical values indicating the thickness of the thin film and the like are merely examples and are not intended to limit the present invention.
【0025】まず、図2に示すように、比抵抗が10Ω
cm程度の単結晶シリコンからなる半導体基板1を熱処理
してその主面に膜厚10nm程度の薄い酸化シリコン膜2
(パッド酸化膜)を形成し、次いでこの酸化シリコン膜
2上に膜厚100nm程度の窒化シリコン膜3をCVD(C
hemical Vapor Deposition)法で堆積した後、フォトレ
ジスト膜をマスクにしたエッチングで素子分離領域の窒
化シリコン膜3を除去する。酸化シリコン膜2は、後の
工程で素子分離溝の内部に埋め込まれる酸化シリコン膜
をシンタリング(焼き締め)するときなどに基板に加わ
るストレスを緩和する目的で形成される。窒化シリコン
膜3は酸化されにくい性質を持つので、その下部(活性
領域)の基板表面の酸化を防止するマスクとして利用さ
れる。First, as shown in FIG. 2, the specific resistance is 10Ω.
A semiconductor substrate 1 made of single crystal silicon having a thickness of about cm is heat-treated to form a thin silicon oxide film 2 having a thickness of about 10 nm on its main surface.
(Pad oxide film) is formed, and then a silicon nitride film 3 having a film thickness of about 100 nm is formed on the silicon oxide film 2 by CVD (C
After the deposition by the chemical vapor deposition method, the silicon nitride film 3 in the element isolation region is removed by etching using the photoresist film as a mask. The silicon oxide film 2 is formed for the purpose of relieving stress applied to the substrate when sintering (baking) the silicon oxide film embedded in the element isolation trench in a later step. Since the silicon nitride film 3 has a property of being hard to be oxidized, it is used as a mask for preventing the oxidation of the substrate surface below it (active region).
【0026】次に、図3に示すように、窒化シリコン膜
3をマスクにして酸化シリコン膜2と半導体基板1とを
ドライエッチングすることにより、素子分離領域の半導
体基板1に深さ300〜400nm程度の溝4aを形成す
る。Next, as shown in FIG. 3, the silicon oxide film 2 and the semiconductor substrate 1 are dry-etched by using the silicon nitride film 3 as a mask, and the semiconductor substrate 1 in the element isolation region has a depth of 300 to 400 nm. A groove 4a of a certain degree is formed.
【0027】次に、図4に示すように、前記エッチング
で溝4aの内壁に生じたダメージ層を除去するために、
半導体基板1を熱処理して溝4aの内壁に膜厚10nm程
度の酸化シリコン膜5を形成した後、半導体基板1上に
CVD法で酸化シリコン膜6を堆積し、次いで酸化シリ
コン膜6の膜質を改善するために、半導体基板1を熱処
理して酸化シリコン膜6をデンシファイ(焼き締め)す
る。その後、窒化シリコン膜3をストッパに用いた化学
的機械研磨(Chemical Mechanical Polishing;CMP)法
で酸化シリコン膜6を研磨して溝4aの内部に残すこと
により、素子分離溝4を形成する。Next, as shown in FIG. 4, in order to remove the damaged layer formed on the inner wall of the groove 4a by the etching,
After heat-treating the semiconductor substrate 1 to form a silicon oxide film 5 with a film thickness of about 10 nm on the inner wall of the groove 4a, a silicon oxide film 6 is deposited on the semiconductor substrate 1 by the CVD method, and then the film quality of the silicon oxide film 6 is changed. For improvement, the semiconductor substrate 1 is heat-treated to densify the silicon oxide film 6. After that, the silicon oxide film 6 is polished by the chemical mechanical polishing (CMP) method using the silicon nitride film 3 as a stopper and left inside the groove 4a to form the element isolation groove 4.
【0028】次に、熱リン酸を用いたウェットエッチン
グで半導体基板1上に残った窒化シリコン膜3を除去し
た後、図5に示すように、半導体基板1のメモリセルを
形成する領域(メモリアレイ)と周辺回路の一部(nチ
ャネル型MISFETQn)を形成する領域にB(ホウ
素)をイオン打ち込みしてp型ウエル7を形成し、周辺
回路の他の一部(pチャネル型MISFETQp)を形
成する領域にP(リン)をイオン打ち込みしてn型ウエ
ル8を形成する。Next, after the silicon nitride film 3 remaining on the semiconductor substrate 1 is removed by wet etching using hot phosphoric acid, as shown in FIG. The p-type well 7 is formed by ion-implanting B (boron) in the region where the array) and a part of the peripheral circuit (n-channel type MISFETQn) are formed, and another part of the peripheral circuit (p-channel type MISFETQp) is formed. P (phosphorus) is ion-implanted in the region to be formed to form the n-type well 8.
【0029】次に、図6に示すように、p型ウエル7お
よびn型ウエル8の各表面の酸化シリコン膜2をHF
(フッ酸)系の洗浄液を使って除去した後、半導体基板
1をウェット酸化してp型ウエル7およびn型ウエル8
の各表面に膜厚5nm程度の清浄なゲート酸化膜9を形成
する。Next, as shown in FIG. 6, the silicon oxide film 2 on each surface of the p-type well 7 and the n-type well 8 is subjected to HF.
After removing with a (hydrofluoric acid) -based cleaning liquid, the semiconductor substrate 1 is wet-oxidized to form the p-type well 7 and the n-type well 8.
A clean gate oxide film 9 having a film thickness of about 5 nm is formed on each surface of the.
【0030】特に限定はされないが、上記ゲート酸化膜
9を形成した後、半導体基板1をNO(酸化窒素)ある
いはN2O(亜酸化窒素)雰囲気中で熱処理することに
よって、ゲート酸化膜9と半導体基板1との界面に窒素
を偏析させる酸窒化処理を行ってもよい。ゲート酸化膜
9が5nm程度まで薄くなると、半導体基板1との熱膨張
係数差に起因して両者の界面に生じる歪みが顕在化し、
ホットキャリアの発生を誘発する。半導体基板1との界
面に偏析した窒素はこの歪みを緩和するので、上記の酸
窒化処理は、極薄ゲート酸化膜9の信頼性を向上でき
る。Although not particularly limited, after the gate oxide film 9 is formed, the semiconductor substrate 1 is heat-treated in an NO (nitrogen oxide) or N 2 O (nitrous oxide) atmosphere to form the gate oxide film 9 Oxynitriding treatment for segregating nitrogen may be performed on the interface with the semiconductor substrate 1. When the gate oxide film 9 is thinned to about 5 nm, the strain generated at the interface between the two becomes apparent due to the difference in thermal expansion coefficient from the semiconductor substrate 1,
Induces the generation of hot carriers. Nitrogen segregated at the interface with the semiconductor substrate 1 alleviates this strain, so the above oxynitriding treatment can improve the reliability of the ultrathin gate oxide film 9.
【0031】次に、図7に示すように、ゲート酸化膜9
の上部にゲート長が0.25μm程度のゲート電極14
A(ワード線WL)およびゲート電極14B、14Cを
形成する。ゲート電極14A(ワード線WL)およびゲ
ート電極14B、14Cは、例えばP(リン)などのn
型不純物がドープされた膜厚70nm程度の多結晶シリコ
ン膜10を半導体基板1上にCVD法で堆積し、次いで
その上部に膜厚30nm程度のWN膜11と膜厚100nm
程度のW膜12とをスパッタリング法で堆積し、さらに
その上部に膜厚150nm程度の窒化シリコン膜13をC
VD法で堆積した後、フォトレジストをマスクにしてこ
れらの膜をパターニングすることにより形成する。Next, as shown in FIG. 7, the gate oxide film 9 is formed.
On top of the gate electrode 14 with a gate length of about 0.25 μm
A (word line WL) and gate electrodes 14B and 14C are formed. The gate electrode 14A (word line WL) and the gate electrodes 14B and 14C are, for example, n such as P (phosphorus).
A polycrystalline silicon film 10 having a film thickness of about 70 nm doped with type impurities is deposited on the semiconductor substrate 1 by a CVD method, and then a WN film 11 having a film thickness of about 30 nm and a film thickness of 100 nm are formed on the polycrystalline silicon film 10.
And a W film 12 having a thickness of about 150 nm are deposited on the W film 12 by a sputtering method.
After deposition by the VD method, these films are formed by patterning these films using a photoresist as a mask.
【0032】ゲート電極14A(ワード線WL)の一部
を低抵抗の金属(W)で構成した場合には、そのシート
抵抗を2Ω/□程度にまで低減できるので、ワード線遅
延を低減することができる。また、ゲート電極14(ワ
ード線WL)をAl配線などで裏打ちしなくともワード
線遅延を低減できるので、メモリセルの上部に形成され
る配線層の数を1層減らすことができる。When a part of the gate electrode 14A (word line WL) is made of a low resistance metal (W), its sheet resistance can be reduced to about 2Ω / □, so that the word line delay should be reduced. You can Further, since the word line delay can be reduced without lining the gate electrode 14 (word line WL) with Al wiring or the like, the number of wiring layers formed above the memory cell can be reduced by one layer.
【0033】その後、フォトレジストをアッシング(灰
化)処理で除去し、さらにフッ酸などのエッチング液を
使って、半導体基板1の表面に残ったドライエッチング
残渣やアッシング残渣を除去する。このウェットエッチ
ングを行うと、図8に示すように、ゲート電極14A
(ワード線WL)(および同図には示さないゲート電極
14B、14C)の下部以外の領域のゲート酸化膜9が
削られると同時に、ゲート側壁下部のゲート酸化膜9も
等方的にエッチングされてアンダーカットが生じるた
め、そのままではゲート酸化膜9の耐圧が低下するなど
の不具合が生じる。そこで、削れたゲート酸化膜9を再
生するために、以下のような方法で再酸化(ライト酸
化)処理を行う。After that, the photoresist is removed by ashing (ashing), and an etching solution such as hydrofluoric acid is used to remove the dry etching residue and the ashing residue left on the surface of the semiconductor substrate 1. When this wet etching is performed, as shown in FIG.
(The word line WL) (and the gate electrodes 14B and 14C not shown in the figure) are removed at the same time as the gate oxide film 9 in a region other than the lower part, and at the same time, the gate oxide film 9 below the gate sidewall is isotropically etched. As a result, an undercut occurs, which causes a problem such as a decrease in withstand voltage of the gate oxide film 9 as it is. Therefore, in order to regenerate the scraped gate oxide film 9, reoxidation (light oxidation) treatment is performed by the following method.
【0034】図9(a)は、ライト酸化処理に使用する
枚葉式酸化炉の具体的な構成の一例を示す概略平面図、
図9(b)は、図9(a)のB−B’線に沿った断面図
である。FIG. 9 (a) is a schematic plan view showing an example of a concrete structure of a single-wafer oxidation furnace used for light oxidation treatment,
FIG. 9B is a sectional view taken along the line BB ′ of FIG.
【0035】この枚葉式酸化炉100は、多重壁石英管
で構成されたチャンバ101を備えており、その上部と
下部とには半導体ウエハ1Aを加熱するヒータ102
a、102bが設置されている。チャンバ101の内部
には、このヒータ102a、102bから供給される熱
を半導体ウエハ1Aの全面に均等に分散させる円盤状の
均熱リング103が収容され、その上部に半導体ウエハ
1Aを水平に保持するサセプタ104が載置されてい
る。均熱リング103は、石英あるいはSiC(シリコ
ンカーバイド)などの耐熱材料で構成され、チャンバ1
01の壁面から延びる支持アーム105によって支持さ
れている。均熱リング103の近傍には、サセプタ10
4に保持された半導体ウエハ1Aの温度を測定する熱電
対106が設置されている。半導体ウエハ1Aの加熱
は、ヒータ102a、102bによる加熱方式の他、例
えば図10に示すようなランプ107による加熱方式を
採用してもよい。The single-wafer oxidation furnace 100 is provided with a chamber 101 composed of a multi-wall quartz tube, and a heater 102 for heating the semiconductor wafer 1A is provided at the upper and lower parts thereof.
a and 102b are installed. Inside the chamber 101, there is housed a disc-shaped heat equalizing ring 103 that evenly disperses the heat supplied from the heaters 102a and 102b over the entire surface of the semiconductor wafer 1A, and the semiconductor wafer 1A is held horizontally above it. A susceptor 104 is placed. The soaking ring 103 is made of a heat resistant material such as quartz or SiC (silicon carbide),
01 is supported by a support arm 105 extending from the wall surface. The susceptor 10 is provided near the soaking ring 103.
A thermocouple 106 for measuring the temperature of the semiconductor wafer 1A held by the No. 4 is installed. The semiconductor wafer 1A may be heated by a heater 107a, 102b or a lamp 107 as shown in FIG.
【0036】チャンバ101の壁面の一部には、チャン
バ101内に水蒸気/水素混合ガスとパージガスとを導
入するためのガス導入管108の一端が接続されてい
る。このガス導入管108の他端には、後述する触媒方
式のガス生成装置が接続されている。ガス導入管108
の近傍には、多数の貫通孔109を備えた隔壁110が
設けられており、チャンバ101内に導入された気体
は、この隔壁110の貫通孔109を通過してチャンバ
101内に均等に行き渡る。チャンバ101の壁面の他
の一部には、チャンバ101内に導入されたガスを排出
するための排気管111の一端が接続されており、排気
管111の他端には、後述する触媒方式のガス除害装置
が接続されている。One end of a gas introduction pipe 108 for introducing the steam / hydrogen mixed gas and the purge gas into the chamber 101 is connected to a part of the wall surface of the chamber 101. To the other end of the gas introduction pipe 108, a catalyst-type gas generator described later is connected. Gas introduction pipe 108
A partition 110 having a large number of through holes 109 is provided in the vicinity of, and the gas introduced into the chamber 101 passes through the through holes 109 of the partition 110 and spreads evenly into the chamber 101. One end of an exhaust pipe 111 for exhausting the gas introduced into the chamber 101 is connected to the other part of the wall surface of the chamber 101, and the other end of the exhaust pipe 111 is formed of a catalyst system described later. Gas abatement device is connected.
【0037】図11は、上記枚葉式の酸化炉100に接
続された触媒方式の水蒸気/水素混合ガス生成装置14
0と水素ガス除害装置150とを示す概略図である。FIG. 11 shows a catalytic steam / hydrogen mixed gas generator 14 connected to the single-wafer oxidation furnace 100.
2 is a schematic diagram showing 0 and a hydrogen gas abatement device 150. FIG.
【0038】水蒸気/水素混合ガス生成装置140は、
耐熱耐食性合金(例えば商品名「ハステロイ(Hastello
y)」として知られるNi合金など)で構成された反応器
141aを備えており、その内部にはPt(プラチ
ナ)、Ni(ニッケル)あるいはPd(パラジウム)な
どの触媒金属からなるコイル142とこのコイル142
を加熱するヒータ143とが収容されている。The steam / hydrogen mixed gas generator 140 is
Heat and corrosion resistant alloys (for example, trade name "Hastello (Hastello
y) ”, such as a Ni alloy), and a coil 141 made of a catalytic metal such as Pt (platinum), Ni (nickel), or Pd (palladium) and a reactor 141a. Coil 142
And a heater 143 for heating.
【0039】ガス生成装置140の反応器141aに
は、水素ガスと、酸素ガスと、窒素あるいはAr(アル
ゴン)などの不活性ガスからなるパージガスとがそれぞ
れガス貯留槽144a、144b、144cから配管1
45を通じて導入される。ガス貯留槽144a、144
b、144cと配管145との間には、ガス量を調節す
るマスフローコントローラ146a、146b、146
cと、ガスの流路を開閉する開閉バルブ147a、14
7b、147cとが設置され、反応器141a内に導入
されるガスの量および成分比がこれらによって精密に制
御される。In the reactor 141a of the gas generator 140, hydrogen gas, oxygen gas, and purge gas composed of an inert gas such as nitrogen or Ar (argon) are respectively supplied from the gas storage tanks 144a, 144b, 144c to the pipe 1
Introduced through 45. Gas storage tank 144a, 144
b, 144c and the pipe 145, mass flow controllers 146a, 146b, 146 for adjusting the gas amount.
c and open / close valves 147a, 147a for opening and closing the gas flow path
7b and 147c are installed, and the amount and composition ratio of the gas introduced into the reactor 141a are precisely controlled by these.
【0040】反応器141a内に導入された水素ガスと
酸素ガスは、350〜450℃程度に加熱されたコイル
142に接触して励起され、水素分子からは水素ラジカ
ルが生成し(H2→2H*)、酸素分子からは酸素ラジカ
ルが生成する(O2→2O*)。これら2種のラジカルは
化学的に極めて活性であるために、速やかに反応して水
(水蒸気)を生成する(2H*+O*→H2O)。そこ
で、水が生成するモル比(水素:酸素=2:1)よりも
過剰の水素を含んだ水素/酸素混合ガスを反応器141
a内に導入することによって、水蒸気/水素混合ガスを
生成することができる。生成した水蒸気/水素混合ガス
は、ガス導入管108を通って前記酸化炉100のチャ
ンバ101に導入される。The hydrogen gas and oxygen gas introduced into the reactor 141a come into contact with the coil 142 heated to about 350 to 450 ° C. to be excited, and hydrogen radicals are generated from hydrogen molecules (H 2 → 2H). *), Oxygen radicals are generated from oxygen molecules (O 2 → 2O * ). Since these two types of radicals are chemically extremely active, they rapidly react to generate water (steam) (2H * + O * → H 2 O). Therefore, a hydrogen / oxygen mixed gas containing hydrogen in excess of the molar ratio (hydrogen: oxygen = 2: 1) produced by water is supplied to the reactor 141.
By introducing into a, a steam / hydrogen mixed gas can be generated. The generated steam / hydrogen mixed gas is introduced into the chamber 101 of the oxidation furnace 100 through the gas introduction pipe 108.
【0041】上記のような触媒方式のガス生成装置14
0は、水の生成に関与する水素と酸素の量およびそれら
の比率を高精度に制御できるので、チャンバ101に導
入される水蒸気/水素混合ガス中の水蒸気濃度をppmオ
ーダの極低濃度から数10%程度の高濃度まで広範囲、
かつ高精度に制御することができる。また、反応器14
1aにプロセスガスを導入すると瞬時に水が生成される
ので、所望する水蒸気濃度の水蒸気/水素混合ガスがリ
アルタイムで得られる。またこれにより、異物の混入も
最小限に抑えられるので、クリーンな水蒸気/水素混合
ガスをチャンバ101に導入することができる。なお、
反応器141a内の触媒金属は、水素と酸素をラジカル
化できるものであれば前述した金属に限定されない。ま
た、触媒金属はコイル状に加工して使用する他、例えば
中空の管あるいは細かい繊維フィルタなどに加工してそ
の内部にプロセスガスを通してもよい。The catalytic gas generator 14 as described above
Since 0 can control the amounts of hydrogen and oxygen involved in the generation of water and their ratio with high accuracy, the water vapor concentration in the water vapor / hydrogen mixed gas introduced into the chamber 101 can be reduced from an extremely low concentration on the order of ppm to a few. Wide range up to high concentration of about 10%,
And it can be controlled with high accuracy. In addition, the reactor 14
Since water is instantly generated when the process gas is introduced into 1a, a steam / hydrogen mixed gas having a desired steam concentration can be obtained in real time. Further, as a result, contamination of foreign matter can be suppressed to a minimum, so that a clean water vapor / hydrogen mixed gas can be introduced into the chamber 101. In addition,
The catalyst metal in the reactor 141a is not limited to the above-mentioned metals as long as it can convert hydrogen and oxygen into radicals. Further, the catalytic metal may be processed into a coil shape for use, or may be processed into, for example, a hollow tube or a fine fiber filter and the process gas may be passed through the inside thereof.
【0042】図12は、水蒸気/水素混合ガスを使った
酸化還元反応の平衡蒸気圧比(PH2O/PH2)の温度依
存性を示すグラフであり、図中の曲線(a)〜(e)
は、それぞれW、Mo、Ta(タンタル)、Si、Ti
の平衡蒸気圧比を示している。FIG. 12 is a graph showing the temperature dependence of the equilibrium vapor pressure ratio (PH 2 O / PH 2 ) of the redox reaction using a steam / hydrogen mixed gas, and the curves (a) to (e) in the graph are shown. )
Are W, Mo, Ta (tantalum), Si and Ti, respectively.
Shows the equilibrium vapor pressure ratio of.
【0043】図示のように、酸化炉100のチャンバ1
01に導入する水蒸気/水素混合ガスの水蒸気/水素分
圧比を曲線(a)と曲線(d)とに挟まれた領域の範囲
内に設定することにより、ゲート電極14A(ワード線
WL)およびゲート電極14B、14Cの一部を構成す
るW膜12およびバリア層であるWN膜11を酸化する
ことなしに、Siのみを選択的に酸化することができ
る。また図示のように、金属(W、Mo、Ta、T
i)、Siのいずれも水蒸気/水素混合ガス中の水蒸気
濃度が低くなるにつれて酸化速度は遅くなる。従って、
水蒸気/水素混合ガス中の水蒸気濃度を低くすることに
より、Siの酸化速度と酸化膜厚の制御が容易になる。As shown, chamber 1 of oxidation furnace 100
By setting the water vapor / hydrogen partial pressure ratio of the water vapor / hydrogen mixed gas introduced into 01 within the range of the region between the curve (a) and the curve (d), the gate electrode 14A (word line WL) and the gate It is possible to selectively oxidize only Si without oxidizing the W film 12 that constitutes a part of the electrodes 14B and 14C and the WN film 11 that is a barrier layer. Further, as shown in the figure, metal (W, Mo, Ta, T
In both i) and Si, the oxidation rate becomes slower as the water vapor concentration in the water vapor / hydrogen mixed gas becomes lower. Therefore,
By lowering the water vapor concentration in the water vapor / hydrogen mixed gas, it becomes easy to control the oxidation rate of Si and the oxide film thickness.
【0044】同様に、ゲート電極の一部をMo膜で構成
した場合には、水蒸気/水素分圧比を曲線(b)と曲線
(d)とに挟まれた領域の範囲内に設定することによ
り、Mo膜を酸化することなしにSiのみを選択的に酸
化することができる。また、ゲート電極の一部をTa膜
で構成した場合には、水蒸気/水素分圧比を曲線(c)
と曲線(d)とに挟まれた領域の範囲内に設定すること
により、Ta膜を酸化することなしにSiのみを選択的
に酸化することができる。Similarly, when a part of the gate electrode is composed of a Mo film, by setting the water vapor / hydrogen partial pressure ratio within the range between the curve (b) and the curve (d). , Si can be selectively oxidized without oxidizing the Mo film. Further, when a part of the gate electrode is made of a Ta film, the steam / hydrogen partial pressure ratio is changed to the curve (c).
By setting it within the range of the region sandwiched by the curve (d) and Si, it is possible to selectively oxidize only Si without oxidizing the Ta film.
【0045】一方、図示のように、水蒸気/水素混合ガ
ス雰囲気中でTiはSiよりも酸化速度が大きいため、
ゲート電極の一部をTi膜で構成したり、バリア層をT
iN膜で構成したりした場合には、Ti膜やTiN膜を
酸化することなしにSiのみを選択的に酸化することは
できない。しかし、この場合も水蒸気/水素混合ガス中
の水蒸気を極く低濃度に設定することによって、Ti
膜、TiN膜およびSiの酸化速度と酸化膜厚とを容易
に制御することができるので、Ti膜やTiN膜の酸化
を最小限にとどめてゲート電極の特性劣化を実用上問題
とならない範囲に抑えることができる。具体的には、水
蒸気濃度の上限を1%程度以下とするのが望ましく、ま
たゲート電極側壁端部のプロファイルを改善するために
はある程度の水蒸気を必要とするため、その下限は10
ppm〜100ppm程度とするのが望ましい。On the other hand, as shown in the figure, since Ti has a higher oxidation rate than Si in the steam / hydrogen mixed gas atmosphere,
Part of the gate electrode is composed of a Ti film, or the barrier layer is made of T
In the case of being composed of an iN film, Si alone cannot be selectively oxidized without oxidizing the Ti film or the TiN film. However, also in this case, by setting the water vapor in the water vapor / hydrogen mixed gas to an extremely low concentration, Ti
Since the oxidation rate and the oxide film thickness of the film, TiN film and Si can be easily controlled, the oxidation of the Ti film and the TiN film can be minimized and the deterioration of the characteristics of the gate electrode is not a problem in practical use. Can be suppressed. Specifically, it is desirable to set the upper limit of the water vapor concentration to about 1% or less, and since a certain amount of water vapor is required to improve the profile of the end portion of the gate electrode side wall, the lower limit is 10%.
It is desirable to set it to about ppm to 100 ppm.
【0046】酸化炉100のチャンバ101に導入され
た水蒸気/水素混合ガスは、半導体ウエハ1Aのライト
酸化処理が完了した後、排気管111を通じて前記図1
1に示す水素ガス除害装置150の反応器141bに導
入される。このとき、配管151を通じてガス貯留槽1
44aから排気管111内に酸素ガスが供給され、上記
水蒸気/水素混合ガスと共に反応器141bに導入され
る。ガス貯留槽144aと配管151との間には、酸素
ガスの量を調節するマスフローコントローラ146dと
酸素ガスの流路を開閉する開閉バルブ147dとが設置
され、反応器141bに導入される酸素ガスの量がこれ
らによって精密に制御される。また、排気管111の途
中には、この酸素ガスが酸化炉100のチャンバ101
に逆流するのを防止する逆止弁152が設けられてい
る。The water vapor / hydrogen mixed gas introduced into the chamber 101 of the oxidation furnace 100 is passed through the exhaust pipe 111 after the light oxidation treatment of the semiconductor wafer 1A is completed.
It is introduced into the reactor 141b of the hydrogen gas abatement system 150 shown in FIG. At this time, the gas storage tank 1 is connected through the pipe 151.
Oxygen gas is supplied into the exhaust pipe 111 from 44a and is introduced into the reactor 141b together with the steam / hydrogen mixed gas. A mass flow controller 146d that adjusts the amount of oxygen gas and an opening / closing valve 147d that opens and closes the flow path of oxygen gas are installed between the gas storage tank 144a and the pipe 151. The quantity is precisely controlled by these. In addition, in the middle of the exhaust pipe 111, the oxygen gas flows into the chamber 101 of the oxidation furnace 100.
A check valve 152 is provided to prevent back flow into the.
【0047】水素ガス除害装置150の反応器141b
は、前記ガス生成装置140の反応器141aと同様、
耐熱耐食性合金で構成され、その内部にはPt、Niあ
るいはPdなどの触媒金属からなるコイル142とこの
コイル142を加熱するヒータ143とが収容されてい
る。この反応器141b内に導入された水蒸気/水素混
合ガスと酸素ガスは、350〜450℃程度に加熱され
たコイル142に接触して励起され、水素分子から生成
した水素ラジカルと酸素分子から生成した酸素ラジカル
とが速やかに反応して水(水蒸気)を生成する。Reactor 141b of hydrogen gas abatement system 150
Is similar to the reactor 141a of the gas generator 140,
A coil 142 made of a heat resistant and corrosion resistant alloy, and made of a catalytic metal such as Pt, Ni, or Pd, and a heater 143 for heating the coil 142 are housed inside. The water vapor / hydrogen mixed gas and oxygen gas introduced into the reactor 141b are excited by being contacted with the coil 142 heated to about 350 to 450 ° C., and are generated from hydrogen radicals generated from hydrogen molecules and oxygen molecules. It rapidly reacts with oxygen radicals to produce water (steam).
【0048】そこで、酸化炉100から排出された水蒸
気/水素混合ガスを反応器141b内に導入する際、こ
の混合ガス中の水素量の少なくとも1/2以上(モル
比)の酸素を同時に導入することによって、水素ガスを
完全に酸化して水に変換することができる。この酸素ガ
スは、水蒸気/水素混合ガスの導入に先立って反応器1
41b内に導入しておいてもよく、あるいは配管151
および排気管111を通じて常時反応器141b内に流
し続けてもよい。反応器141b内で生成した水(水蒸
気)は、過剰の酸素ガスと共に排気管153を通じて外
部に排出される。この排気管153の途中には、水素ガ
スが完全に水に変換されたか否かを確認するための水素
ガスセンサ154と、排出された高温の水蒸気を液化す
るための冷却器155とが設けられている。Therefore, when the steam / hydrogen mixed gas discharged from the oxidation furnace 100 is introduced into the reactor 141b, at least 1/2 or more (molar ratio) oxygen of the amount of hydrogen in this mixed gas is simultaneously introduced. As a result, hydrogen gas can be completely oxidized and converted into water. This oxygen gas is added to the reactor 1 prior to the introduction of the steam / hydrogen mixed gas.
It may be introduced into 41b, or the pipe 151
It is also possible to constantly keep flowing into the reactor 141b through the exhaust pipe 111. The water (steam) generated in the reactor 141b is discharged to the outside through the exhaust pipe 153 together with the excess oxygen gas. In the middle of the exhaust pipe 153, a hydrogen gas sensor 154 for confirming whether or not the hydrogen gas is completely converted to water, and a cooler 155 for liquefying the discharged high temperature steam are provided. There is.
【0049】次に、上記酸化炉100を使ったライト酸
化プロセスシーケンスの一例を図13を参照しながら説
明する。Next, an example of the light oxidation process sequence using the oxidation furnace 100 will be described with reference to FIG.
【0050】まず、酸化炉100のチャンバ101を開
放し、その内部にパージガス(窒素)を導入しながら半
導体ウエハ1Aをサセプタ104の上にロードする。そ
の後、チャンバ101を閉鎖し、引き続きパージガスを
導入してチャンバ101内のガス交換を十分に行う。サ
セプタ104は、半導体ウエハ1Aが速やかに加熱され
るよう、あらかじめヒータ102a、102bで加熱し
ておく。半導体ウエハ1Aの加熱温度は、800〜90
0℃の範囲、例えば850℃とする。ウエハ温度が80
0℃以下では酸化シリコン膜の品質が低下する。他方、
900℃以上ではウエハの表面荒れが発生し易くなる。First, the chamber 101 of the oxidation furnace 100 is opened, and the semiconductor wafer 1A is loaded on the susceptor 104 while introducing a purge gas (nitrogen) into the chamber 101. After that, the chamber 101 is closed, and the purge gas is continuously introduced to sufficiently exchange the gas in the chamber 101. The susceptor 104 is previously heated by the heaters 102a and 102b so that the semiconductor wafer 1A can be heated quickly. The heating temperature of the semiconductor wafer 1A is 800 to 90.
The range is 0 ° C., for example, 850 ° C. Wafer temperature is 80
At 0 ° C or lower, the quality of the silicon oxide film deteriorates. On the other hand,
If the temperature is 900 ° C. or higher, the surface of the wafer tends to be rough.
【0051】次に、チャンバ101内に水素を導入して
窒素を排出する。チャンバ101内に窒素が残留してい
ると不所望な窒化反応が生じたりするため、窒素は完全
に排出しておくことが望ましい。Next, hydrogen is introduced into the chamber 101 and nitrogen is discharged. If nitrogen remains in the chamber 101, an undesired nitriding reaction may occur, so it is desirable to completely discharge nitrogen.
【0052】次に、ガス生成装置140の反応器141
に酸素と過剰の水素とを導入し、触媒作用によって酸素
と水素とから生成した水を過剰の水素と共にチャンバ1
01に導入して半導体ウエハ1Aの表面を所定の時間だ
け酸化する。これにより、前記ウェットエッチングで削
られて薄くなったゲート酸化膜9が再酸化され、アンダ
ーカットされたゲート電極14A(ワード線WL)およ
びゲート電極14B、14Cの側壁端部のプロファイル
が改善される。Next, the reactor 141 of the gas generator 140
Oxygen and excess hydrogen are introduced into the chamber, and the water produced from the oxygen and hydrogen by the catalytic action is introduced into the chamber 1 together with the excess hydrogen.
01, and the surface of the semiconductor wafer 1A is oxidized for a predetermined time. As a result, the gate oxide film 9 that has been thinned by the wet etching is re-oxidized, and the profile of the side walls of the undercut gate electrode 14A (word line WL) and the gate electrodes 14B and 14C is improved. .
【0053】上記のライト酸化を長時間行うと、ゲート
電極端部近傍の酸化膜厚が必要以上に厚くなり、ゲート
電極端部でオフセットが生じたり、MOSFETのしき
い値電圧(Vth)が設計値からずれたりする。また、実
効チャネル長がゲート電極の加工値よりも短くなるとい
った問題も生じる。特に、ゲート長が0.25μm前後の
微細なMOSFETは、ゲート加工寸法の設計値からの
細り許容量が素子設計の面から厳しく制限される。これ
は、細り量が僅かに増加しただけでも短チャネル効果に
よって、しきい値電圧が急激に減少するからである。ゲ
ート長が0.25μm前後のゲート電極の場合、その一部
を構成する多結晶シリコン膜の側壁端部がライト酸化工
程で約0.1μm(両端で約0.2μm)酸化される程
度が、しきい値電圧の急激な減少を来さない限界と考え
られる。従って、ライト酸化によって成長させる酸化膜
厚は、ゲート酸化膜厚の50%増し程度を上限とするの
が望ましい。When the above-mentioned light oxidation is carried out for a long time, the oxide film thickness near the end of the gate electrode becomes thicker than necessary, an offset occurs at the end of the gate electrode, and the threshold voltage (Vth) of the MOSFET is designed. It deviates from the value. There is also a problem that the effective channel length becomes shorter than the processed value of the gate electrode. In particular, in a fine MOSFET having a gate length of about 0.25 μm, the allowance of the gate processing dimension from the design value is severely limited in terms of device design. This is because the threshold voltage sharply decreases due to the short channel effect even if the amount of thinning is slightly increased. In the case of a gate electrode having a gate length of about 0.25 μm, the side wall edge of the polycrystalline silicon film forming a part thereof is oxidized by about 0.1 μm (about 0.2 μm at both ends) in the light oxidation process. It is considered to be the limit at which the threshold voltage does not decrease sharply. Therefore, it is desirable that the upper limit of the oxide film thickness grown by light oxidation is about 50% of the gate oxide film thickness.
【0054】次に、チャンバ101内にパージガス(窒
素)を導入し、不要となった水蒸気/水素混合ガスを排
気管111を通じて排出した後、チャンバ101を開放
し、その内部にパージガスを導入しながら半導体ウエハ
1Aをサセプタ104からアンロードする。Next, after introducing a purge gas (nitrogen) into the chamber 101 and discharging the unnecessary steam / hydrogen mixed gas through the exhaust pipe 111, the chamber 101 is opened and the purge gas is introduced into the chamber 101. The semiconductor wafer 1A is unloaded from the susceptor 104.
【0055】一方、チャンバ101から排出された水蒸
気/水素混合ガスは、配管151を通じて供給される酸
素ガスと共に水素ガス除害装置150の反応器141b
に送られ、混合ガス中の水素ガスと酸素ガスとが触媒作
用によって水(水蒸気)に変換される。この水蒸気は、
過剰の酸素ガスと共に排気管153を通じて強制排気さ
れ、冷却器155によって液化される。その後、酸素ガ
スは排気ダクトを通じて外部に排気され、水はドレイン
を通じて排水される。On the other hand, the water vapor / hydrogen mixed gas discharged from the chamber 101, together with the oxygen gas supplied through the pipe 151, the reactor 141b of the hydrogen gas abatement device 150.
And hydrogen gas and oxygen gas in the mixed gas are converted into water (steam) by a catalytic action. This water vapor is
The excess oxygen gas is forcedly exhausted through the exhaust pipe 153 and liquefied by the cooler 155. After that, the oxygen gas is exhausted to the outside through the exhaust duct, and the water is drained through the drain.
【0056】なお、酸素ガスを使用して水素ガスを酸化
する代りに、ドライエア(乾燥空気)を使用して水素ガ
スを酸化することもできる。この場合は、空気中の酸素
の含有率(約21%)を考慮し、水蒸気/水素混合ガス
中の水素量の少なくとも1/2以上(モル比)の酸素を
含むドライエアを反応器141bに導入することによっ
て、水素ガスを完全に水に変換することができる。Instead of using hydrogen gas to oxidize hydrogen gas, dry air may be used to oxidize hydrogen gas. In this case, in consideration of the oxygen content in the air (about 21%), dry air containing oxygen at least ½ of the amount of hydrogen in the steam / hydrogen mixed gas (molar ratio) is introduced into the reactor 141b. By doing so, hydrogen gas can be completely converted into water.
【0057】次に、上記ライト酸化工程後のDRAMプ
ロセスを説明する。まず、図14に示すように、n型ウ
エル8にp型不純物、例えばB(ホウ素)をイオン打ち
込みしてゲート電極14Cの両側のn型ウエル8にp-
型半導体領域16を形成する。また、p型ウエル7にn
型不純物、例えばP(リン)をイオン打ち込みしてゲー
ト電極14Bの両側のp型ウエル7にn-型半導体領域
17を形成し、ゲート電極14Aの両側のp型ウエル7
にn型半導体領域18を形成する。Next, the DRAM process after the light oxidation process will be described. First, as shown in FIG. 14, p-type impurity into the n-type well 8, for example, B (boron) on both sides of the n-type well 8 ion implantation to the gate electrode 14C p -
The type semiconductor region 16 is formed. In addition, in the p-type well 7, n
Type impurities such as P (phosphorus) are ion-implanted to form n − type semiconductor regions 17 in the p type wells 7 on both sides of the gate electrode 14B, and the p type wells 7 on both sides of the gate electrode 14A.
Then, the n-type semiconductor region 18 is formed.
【0058】次に、図15に示すように、半導体基板1
上にCVD法で窒化シリコン膜19を堆積した後、図1
6に示すように、メモリアレイをフォトレジスト膜20
で覆い、周辺回路の窒化シリコン膜19を異方性エッチ
ングすることにより、ゲート電極14B、14Cの側壁
にサイドウォールスペーサ19aを形成する。このエッ
チングは、素子分離溝4に埋め込まれた酸化シリコン膜
6とゲート電極14B、14C上の窒化シリコン膜19
との削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめると共に、酸化シリコン膜6に対
する選択比が大きく取れるエッチングガスを使用する。Next, as shown in FIG. 15, the semiconductor substrate 1
After depositing a silicon nitride film 19 on the upper surface by the CVD method, FIG.
6, the memory array is provided with a photoresist film 20.
Then, the silicon nitride film 19 of the peripheral circuit is anisotropically etched to form sidewall spacers 19a on the sidewalls of the gate electrodes 14B and 14C. This etching is performed by the silicon oxide film 6 embedded in the element isolation trench 4 and the silicon nitride film 19 on the gate electrodes 14B and 14C.
In order to minimize the amount of shavings, the amount of over-etching is kept to a necessary minimum, and an etching gas that allows a large selection ratio with respect to the silicon oxide film 6 is used.
【0059】次に、図17に示すように、周辺回路のp
型ウエル7にn型不純物、例えばAs(ヒ素)をイオン
打ち込みしてnチャネル型MISFETQnのn+型半
導体領域21(ソース、ドレイン)を形成し、n型ウエ
ル2にp型不純物、例えばB(ホウ素)をイオン打ち込
みしてpチャネル型MISFETQpのp+型半導体領
域22(ソース、ドレイン)を形成する。Next, as shown in FIG. 17, p of the peripheral circuit is
An n type impurity such as As (arsenic) is ion-implanted into the well 7 to form an n + type semiconductor region 21 (source, drain) of the n channel MISFET Qn, and a p type impurity such as B ( Boron) is ion-implanted to form the p + type semiconductor region 22 (source, drain) of the p-channel type MISFET Qp.
【0060】次に、図18に示すように、半導体基板1
上にCVD法で酸化シリコン膜23を堆積し、化学的機
械研磨法を用いてその表面を平坦化した後、フォトレジ
スト膜24をマスクにしたドライエッチングでメモリセ
ル選択MISFETQsのn型半導体領域18(ソー
ス、ドレイン)の上部の酸化シリコン膜23を除去す
る。このエッチングは、窒化シリコン膜13、19に対
する酸化シリコン膜23のエッチングレートが大きくな
るような条件で行い、n型半導体領域18の上部の窒化
シリコン膜19が除去されないようにする。Next, as shown in FIG. 18, the semiconductor substrate 1
A silicon oxide film 23 is deposited on the upper surface of the n-type semiconductor region 18 of the memory cell selection MISFET Qs by dry etching using a photoresist film 24 as a mask, after depositing a silicon oxide film 23 by a chemical mechanical polishing method. The silicon oxide film 23 above the (source, drain) is removed. This etching is performed under the condition that the etching rate of the silicon oxide film 23 with respect to the silicon nitride films 13 and 19 is increased so that the silicon nitride film 19 on the n-type semiconductor region 18 is not removed.
【0061】次に、図19に示すように、上記フォトレ
ジスト膜24をマスクにしたドライエッチングでメモリ
セル選択MISFETQsのn型半導体領域18(ソー
ス、ドレイン)の上部の窒化シリコン膜19とゲート酸
化膜9とを除去することにより、ソース、ドレインの一
方(n型半導体領域18)の上部にコンタクトホール2
5を形成し、他方(n型半導体領域18)の上部にコン
タクトホール26を形成する。このエッチングは、半導
体基板1の削れ量を最少とするために、オーバーエッチ
ング量を必要最小限にとどめると共に、半導体基板1
(シリコン)に対する選択比を大きく取れるエッチング
ガスを使用する。また、このエッチングは、窒化シリコ
ン膜19が異方的にエッチングされるような条件で行
い、ゲート電極14A(ワード線WL)の側壁に窒化シ
リコン膜19が残るようにする。このようにすると、コ
ンタクトホール25、26は、ゲート電極14A(ワー
ド線WL)に対して自己整合で形成される。コンタクト
ホール25、26をゲート電極14A(ワード線WL)
に対して自己整合で形成するには、あらかじめ窒化シリ
コン膜19を異方性エッチングしてゲート電極14A
(ワード線WL)の側壁にサイドウォールスペーサを形
成しておいてもよい。Then, as shown in FIG. 19, the silicon nitride film 19 and the gate oxide on the n-type semiconductor region 18 (source, drain) of the memory cell selection MISFET Qs are dry-etched by dry etching using the photoresist film 24 as a mask. By removing the film 9, the contact hole 2 is formed on one of the source and the drain (n-type semiconductor region 18).
5 is formed, and the contact hole 26 is formed on the other (n-type semiconductor region 18). This etching keeps the amount of over-etching to a necessary minimum in order to minimize the amount of abrasion of the semiconductor substrate 1.
An etching gas that allows a large selection ratio with respect to (silicon) is used. Further, this etching is performed under the condition that the silicon nitride film 19 is anisotropically etched so that the silicon nitride film 19 remains on the side wall of the gate electrode 14A (word line WL). In this way, the contact holes 25 and 26 are formed in self alignment with the gate electrode 14A (word line WL). The contact holes 25 and 26 are connected to the gate electrode 14A (word line WL).
In order to form the gate electrode 14A in a self-aligned manner, the silicon nitride film 19 is anisotropically etched in advance.
A side wall spacer may be formed on the side wall of the (word line WL).
【0062】次に、図20に示すように、コンタクトホ
ール25、26の内部にプラグ27を埋め込んだ後、酸
化シリコン膜23の上部にCVD法で酸化シリコン膜2
8を堆積し、次いでフォトレジスト膜29をマスクにし
たドライエッチングでコンタクトホール25の上部の酸
化シリコン膜28を除去する。コンタクトホール25、
26の内部にプラグ27を埋め込むには、酸化シリコン
膜23の上部にP(リン)をドープした多結晶シリコン
膜をCVD法で堆積した後、この多結晶シリコン膜を化
学的機械研磨法で研磨して酸化シリコン膜23の上部の
多結晶シリコン膜を除去する。この多結晶シリコン膜中
のP(リン)の一部は、後の高温プロセスでコンタクト
ホール25、26の底部からn型半導体領域18(ソー
ス、ドレイン)に拡散し、n型半導体領域18を低抵抗
化する。Next, as shown in FIG. 20, after the plug 27 is buried in the contact holes 25 and 26, the silicon oxide film 2 is formed on the silicon oxide film 23 by the CVD method.
8 is deposited, and then the silicon oxide film 28 on the contact hole 25 is removed by dry etching using the photoresist film 29 as a mask. Contact hole 25,
To embed the plug 27 in the inside of 26, a polycrystalline silicon film doped with P (phosphorus) is deposited on the silicon oxide film 23 by the CVD method, and then the polycrystalline silicon film is polished by the chemical mechanical polishing method. Then, the polycrystalline silicon film on the silicon oxide film 23 is removed. A part of P (phosphorus) in the polycrystalline silicon film diffuses from the bottoms of the contact holes 25 and 26 to the n-type semiconductor region 18 (source, drain) in a high temperature process to be performed later, and lowers the n-type semiconductor region 18. To resist.
【0063】次に、図21に示すように、フォトレジス
ト膜30をマスクにしたドライエッチングで周辺回路形
の酸化シリコン膜28、23とゲート酸化膜9とを除去
することにより、nチャネル型MISFETQnのソー
ス、ドレイン(n+型半導体領域21)の上部にコンタ
クトホール31、32を形成し、pチャネル型MISF
ETQpのソース、ドレイン(p+型半導体領域22)
の上部にコンタクトホール33、34を形成する。この
エッチングは、窒化シリコン膜13およびサイドウォー
ルスペーサ19aに対する酸化シリコン膜のエッチング
レートが大きくなるような条件で行い、コンタクトホー
ル31、32をゲート電極14Bに対して自己整合で形
成し、コンタクトホール33、34をゲート電極14C
に対して自己整合で形成する。Next, as shown in FIG. 21, the peripheral circuit type silicon oxide films 28 and 23 and the gate oxide film 9 are removed by dry etching using the photoresist film 30 as a mask, whereby the n-channel type MISFETQn is formed. Of the p-channel MISF by forming contact holes 31 and 32 on the source and drain (n + type semiconductor region 21) of
Source and drain of ETQp (p + type semiconductor region 22)
Contact holes 33 and 34 are formed in the upper part of the. This etching is performed under the condition that the etching rate of the silicon oxide film with respect to the silicon nitride film 13 and the sidewall spacer 19a is increased, the contact holes 31 and 32 are formed in self-alignment with the gate electrode 14B, and the contact hole 33 is formed. , 34 to the gate electrode 14C
Self-aligned with.
【0064】次に、図22に示すように、酸化シリコン
膜28の上部にビット線BLと周辺回路の第1層配線3
5、36とを形成する。ビット線BLおよび第1層配線
35、36は、例えば酸化シリコン膜28の上部にスパ
ッタリング法でTiN膜とW膜とを堆積し、次いでこの
W膜の上部にCVD法で酸化シリコン膜37を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。Next, as shown in FIG. 22, the bit line BL and the first layer wiring 3 of the peripheral circuit are formed on the silicon oxide film 28.
5 and 36 are formed. For the bit line BL and the first layer wirings 35 and 36, for example, a TiN film and a W film are deposited on the silicon oxide film 28 by the sputtering method, and then a silicon oxide film 37 is deposited on the W film by the CVD method. After that, these films are sequentially patterned and formed by etching using the photoresist film as a mask.
【0065】次に、図23に示すように、ビット線BL
および第1層配線35、36の上部にCVD法で酸化シ
リコン膜38を堆積し、フォトレジスト膜をマスクにし
たドライエッチングでコンタクトホール26の上部の酸
化シリコン膜38、28を除去してスルーホール39を
形成した後、このスルーホール39の内部にプラグ40
を埋め込む。プラグ40は、例えば酸化シリコン膜38
の上部にスパッタリング法でW膜を堆積した後、このW
膜を化学的機械研磨法で研磨してスルーホール39の内
部に残すことにより形成する。Next, as shown in FIG. 23, the bit line BL
And a silicon oxide film 38 is deposited on the first layer wirings 35 and 36 by the CVD method, and the silicon oxide films 38 and 28 above the contact holes 26 are removed by dry etching using a photoresist film as a mask to form through holes. After forming the plug 39, the plug 40 is placed inside the through hole 39.
Embed. The plug 40 is, for example, a silicon oxide film 38.
After depositing a W film on top of the
The film is formed by polishing the film by a chemical mechanical polishing method and leaving it inside the through hole 39.
【0066】次に、図24に示すように、スルーホール
39の上部に下部電極41と容量絶縁膜42と上部電極
43との積層構造で構成された情報蓄積用容量素子Cを
形成することにより、メモリセル選択用MISFETQ
sとこれに直列に接続された情報蓄積用容量素子Cとで
構成されるDRAMのメモリセルが略完成する。情報蓄
積用容量素子Cの下部電極41は、例えば酸化シリコン
膜38の上部にCVD法またはスパッタリング法でW膜
を堆積し、フォトレジスト膜をマスクにしたドライエッ
チングでこのW膜をパターニングして形成する。容量絶
縁膜42と上部電極43は、下部電極41の上部にCV
D法またはスパッタリング法で酸化タンタル膜を堆積
し、その上部にスパッタリング法でTiN膜を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。Next, as shown in FIG. 24, an information storage capacitive element C having a laminated structure of a lower electrode 41, a capacitive insulating film 42 and an upper electrode 43 is formed on the through hole 39. , MISFETQ for memory cell selection
A memory cell of a DRAM including s and an information storage capacitive element C connected in series to this is substantially completed. The lower electrode 41 of the information storage capacitor C is formed, for example, by depositing a W film on the silicon oxide film 38 by a CVD method or a sputtering method and patterning the W film by dry etching using a photoresist film as a mask. To do. The capacitive insulating film 42 and the upper electrode 43 are formed on the lower electrode 41 by CV.
A tantalum oxide film is deposited by the D method or the sputtering method, a TiN film is deposited on the tantalum oxide film by the sputtering method, and then these films are sequentially patterned by etching using the photoresist film as a mask.
【0067】次に、図25に示すように、情報蓄積用容
量素子Cの上部にCVD法で酸化シリコン膜44を堆積
し、次いでフォトレジスト膜をマスクにしたドライエッ
チングで情報蓄積用容量素子Cの上部および周辺回路の
第1層配線35の上部にスルーホール45、46を形成
した後、スルーホール45、46の内部にプラグ47を
埋め込む。プラグ47は、例えば酸化シリコン膜44の
上部にスパッタリング法でW膜を堆積した後、このW膜
を化学的機械研磨法で研磨してスルーホール45、46
の内部に残すことにより形成する。次に、酸化シリコン
膜44の上部にスパッタリング法でTiN膜、Al(ア
ルミニウム)膜およびTiN膜を順次堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングでこれら
の膜をパターニングすることにより、第2層配線48〜
51を形成する。Then, as shown in FIG. 25, a silicon oxide film 44 is deposited on the information storage capacitive element C by a CVD method, and then dry etching is performed using a photoresist film as a mask to perform the information storage capacitive element C. After the through holes 45 and 46 are formed in the upper part of the above and the first layer wiring 35 of the peripheral circuit, the plug 47 is embedded in the through holes 45 and 46. For the plug 47, for example, a W film is deposited on the silicon oxide film 44 by a sputtering method, and then the W film is polished by a chemical mechanical polishing method to form through holes 45, 46.
It is formed by leaving it inside. Next, a TiN film, an Al (aluminum) film, and a TiN film are sequentially deposited on the silicon oxide film 44 by a sputtering method, and then these films are patterned by dry etching using a photoresist film as a mask. 2-layer wiring 48-
51 is formed.
【0068】次に、図26に示すように、第2層配線4
8〜51の上部にCVD法で酸化シリコン膜52を堆積
し、次いでフォトレジスト膜をマスクにしたドライエッ
チングで第2層配線51の上部にスルーホール53を形
成した後、スルーホール53の内部にプラグ54を埋め
込む。プラグ54は、例えば酸化シリコン膜53の上部
にスパッタリング法でW膜を堆積した後、このW膜を化
学的機械研磨法で研磨してスルーホール53の内部に残
すことにより形成する。次に、酸化シリコン膜52の上
部にスパッタリング法でTiN膜、Al膜およびTiN
膜を順次堆積した後、フォトレジスト膜をマスクにした
ドライエッチングでこれらの膜をパターニングすること
により、第3層配線55を形成する。Next, as shown in FIG. 26, the second layer wiring 4
8 to 51, a silicon oxide film 52 is deposited by the CVD method, and then a through hole 53 is formed above the second layer wiring 51 by dry etching using a photoresist film as a mask. The plug 54 is embedded. The plug 54 is formed, for example, by depositing a W film on the silicon oxide film 53 by a sputtering method, and then polishing the W film by a chemical mechanical polishing method and leaving it inside the through hole 53. Next, a TiN film, an Al film, and a TiN film are formed on the silicon oxide film 52 by a sputtering method.
After sequentially depositing the films, the third layer wiring 55 is formed by patterning these films by dry etching using the photoresist film as a mask.
【0069】次に、図27に示すように、第3層配線5
5の上部にパッシベーション膜56を堆積する。パッシ
ベーション膜56は、例えばCVD法で堆積した酸化シ
リコン膜と窒化シリコン膜とで構成される。Next, as shown in FIG. 27, the third layer wiring 5
A passivation film 56 is deposited on the upper part of 5. The passivation film 56 is composed of, for example, a silicon oxide film and a silicon nitride film deposited by the CVD method.
【0070】次に、ゲート電極14A(ワード線WL)
およびゲート電極14B、14Cの一部を構成する多結
晶シリコン膜やSi(シリコン)基板に水素を供給する
ために、図28に示すバッチ式縦型水素アニール炉16
0を使って水素アニール処理を行う。Next, the gate electrode 14A (word line WL)
28. In order to supply hydrogen to the polycrystalline silicon film and the Si (silicon) substrate forming part of the gate electrodes 14B and 14C, the batch type vertical hydrogen annealing furnace 16 shown in FIG.
0 is used to perform a hydrogen annealing process.
【0071】この水素アニール炉160は、石英管で構
成された円筒形のチャンバ161を備えており、その外
周には半導体ウエハ1Aを加熱するヒータ162a、1
62bが設置されている。複数枚の半導体ウエハ1Aを
搭載したウエハボート163は、ボートエレベータ16
4を上昇させることによってチャンバ161内に収容さ
れる。This hydrogen annealing furnace 160 is equipped with a cylindrical chamber 161 made of a quartz tube, and heaters 162a, 1a for heating the semiconductor wafer 1A are provided on the outer periphery thereof.
62b is installed. The wafer boat 163 having a plurality of semiconductor wafers 1A mounted therein is a boat elevator 16
It is accommodated in the chamber 161 by raising 4.
【0072】チャンバ161の内部にはガス導入管16
5を通じて所定量の水素ガスが導入される。この水素ガ
スは、半導体ウエハ1Aの水素アニール処理が完了した
後、排気管166を通じて水素ガス除害装置150に導
入される。このとき、配管167を通じてガス貯留槽1
44aから水素ガス除害装置150に酸素ガスが導入さ
れる。ガス貯留槽144aと配管167との間には、酸
素ガスの量を調節するマスフローコントローラ146e
と酸素ガスの流路を開閉する開閉バルブ147eとが設
置され、水素ガス除害装置150に導入される酸素ガス
の量がこれらによって精密に制御される。また、排気管
166の途中には、この酸素ガスが水素アニール炉16
0のチャンバ161に逆流するのを防止する逆止弁15
2が設けられている。Inside the chamber 161, a gas introducing pipe 16 is provided.
A predetermined amount of hydrogen gas is introduced through 5. This hydrogen gas is introduced into the hydrogen gas detoxification device 150 through the exhaust pipe 166 after the hydrogen annealing treatment of the semiconductor wafer 1A is completed. At this time, the gas storage tank 1 is connected through the pipe 167.
Oxygen gas is introduced into the hydrogen gas abatement device 150 from 44a. A mass flow controller 146e for adjusting the amount of oxygen gas is provided between the gas storage tank 144a and the pipe 167.
And an opening / closing valve 147e for opening and closing the flow path of oxygen gas are installed, and the amount of oxygen gas introduced into the hydrogen gas abatement device 150 is precisely controlled by these. Further, in the middle of the exhaust pipe 166, the oxygen gas is supplied to the hydrogen annealing furnace 16
Check valve 15 for preventing back flow into chamber 161 of 0
Two are provided.
【0073】水素ガス除害装置150は、前記図11に
示したものと同じ反応器(141b)を備えている。す
なわち、水素ガス除害装置150の反応器は耐熱耐食性
合金で構成され、その内部にはPt、NiあるいはPd
などの触媒金属からなるコイルとこのコイルを加熱する
ヒータとが収容されている。反応器内に導入された水素
ガスと酸素ガスは、350〜450℃程度に加熱された
コイルに接触して励起され、水素分子から生成した水素
ラジカルと酸素分子から生成した酸素ラジカルとが速や
かに反応して水(水蒸気)を生成する。The hydrogen gas abatement system 150 is equipped with the same reactor (141b) as that shown in FIG. That is, the reactor of the hydrogen gas abatement device 150 is made of a heat-resistant and corrosion-resistant alloy, and Pt, Ni, or Pd is contained in the reactor.
A coil made of a catalytic metal such as, and a heater for heating the coil are housed. The hydrogen gas and oxygen gas introduced into the reactor are contacted with a coil heated to about 350 to 450 ° C. to be excited, and the hydrogen radicals generated from hydrogen molecules and the oxygen radicals generated from oxygen molecules are promptly discharged. Reacts to produce water (steam).
【0074】そこで、水素アニール炉160から排出さ
れた水素ガスを水素ガス除害装置150の反応器内に導
入する際、この水素量の少なくとも1/2以上(モル
比)の酸素を同時に導入することによって、水素ガスを
完全に酸化して水に変換することができる。この酸素ガ
スは、水素ガスの導入に先立って反応器内に導入してお
いてもよく、あるいは配管167を通じて常時反応器内
に流し続けてもよい。反応器内で生成した水(水蒸気)
は、過剰の酸素ガスと共に排気管153を通じて外部に
排出される。この排気管153の途中には、水素ガスが
完全に水に変換されたか否かを確認するための水素ガス
センサ154と、排出された高温の水蒸気を液化するた
めの冷却器155とが設けられている。Therefore, when the hydrogen gas discharged from the hydrogen annealing furnace 160 is introduced into the reactor of the hydrogen gas abatement system 150, at least 1/2 or more (molar ratio) of oxygen is introduced at the same time. As a result, hydrogen gas can be completely oxidized and converted into water. This oxygen gas may be introduced into the reactor prior to the introduction of hydrogen gas, or may be kept flowing through the pipe 167 into the reactor at all times. Water (steam) generated in the reactor
Is discharged to the outside through the exhaust pipe 153 together with the excess oxygen gas. In the middle of the exhaust pipe 153, a hydrogen gas sensor 154 for confirming whether or not the hydrogen gas is completely converted to water, and a cooler 155 for liquefying the discharged high temperature steam are provided. There is.
【0075】次に、上記水素アニール炉160を使った
水素アニールプロセスシーケンスの一例を図29を参照
しながら説明する。Next, an example of a hydrogen annealing process sequence using the hydrogen annealing furnace 160 will be described with reference to FIG.
【0076】まず、複数枚の半導体ウエハ1Aがロード
されたウエハボート163を水素アニール炉160のチ
ャンバ161内に収容した後、ガス導入管165を通じ
てチャンバ161内にパージガス(窒素ガス)を導入し
てガス交換を十分に行うと共に、ヒータ162a、16
2bを使って半導体ウエハ1Aを400℃程度まで加熱
する。次に、ガス導入管165を通じてチャンバ161
内に水素ガスを導入し、半導体ウエハ1Aを30分程度
熱処理することによって、Siのダングリングボンドを
水素でターミネートさせる。First, after the wafer boat 163 loaded with a plurality of semiconductor wafers 1A is housed in the chamber 161 of the hydrogen annealing furnace 160, a purge gas (nitrogen gas) is introduced into the chamber 161 through the gas introduction pipe 165. The gas is sufficiently exchanged and the heaters 162a, 16a
The semiconductor wafer 1A is heated to about 400 ° C. using 2b. Next, through the gas introduction pipe 165, the chamber 161
Hydrogen gas is introduced into the inside, and the semiconductor wafer 1A is heat-treated for about 30 minutes to terminate Si dangling bonds with hydrogen.
【0077】次に、チャンバ161内にパージガスを導
入し、不要となった水素ガスを排気管166を通じて排
出した後、ウエハボート163を水素アニール炉160
から引き出して半導体ウエハ1Aをアンロードする。Next, after introducing a purge gas into the chamber 161, and discharging unnecessary hydrogen gas through the exhaust pipe 166, the wafer boat 163 is set in the hydrogen annealing furnace 160.
And unloading the semiconductor wafer 1A.
【0078】一方、排気管166を通じてチャンバ16
1から排出された水素ガスは、配管167を通じて供給
される酸素ガスと共に水素ガス除害装置150の反応器
に送られ、酸素ガスと水素ガスとが触媒作用によって水
(水蒸気)に変換される。この水蒸気は、過剰の酸素ガ
スと共に排気管153を通じて外部に強制排気され、冷
却器155によって液化される。その後、酸素ガスは排
気ダクトを通じて外部に排気され、水はドレインを通じ
て排水される。On the other hand, through the exhaust pipe 166, the chamber 16
The hydrogen gas discharged from No. 1 is sent to the reactor of the hydrogen gas abatement device 150 together with the oxygen gas supplied through the pipe 167, and the oxygen gas and the hydrogen gas are converted into water (steam) by the catalytic action. This water vapor is forcedly exhausted to the outside through the exhaust pipe 153 together with the excess oxygen gas, and liquefied by the cooler 155. After that, the oxygen gas is exhausted to the outside through the exhaust duct, and the water is drained through the drain.
【0079】なお、酸素ガスを使用して水素ガスを酸化
する代りに、ドライエアを使用して水素ガスを酸化する
こともできる。この場合は、空気中の酸素の含有率(約
21%)を考慮し、水素量の少なくとも1/2以上(モ
ル比)の酸素を含むドライエアを反応器に導入すること
によって、水素ガスを完全に水に変換することができ
る。Instead of using hydrogen gas to oxidize hydrogen gas, dry air can be used to oxidize hydrogen gas. In this case, in consideration of the oxygen content in the air (about 21%), the dry gas containing oxygen at least ½ or more of the hydrogen amount (molar ratio) is introduced into the reactor to completely remove the hydrogen gas. Can be converted to water.
【0080】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
【0081】上記したゲート酸化膜のライト酸化処理
は、図30に示すようなバッチ式縦型酸化炉170に前
記のような触媒方式の水蒸気/水素混合ガス生成装置1
40と水素ガス除害装置150とを取り付けて行うこと
もできる。このバッチ式縦型酸化炉170を使ったライ
ト酸化処理プロセスのシーケンスの一例を図31に示
す。The light oxidation treatment of the gate oxide film described above is carried out by using the batch type vertical oxidation furnace 170 as shown in FIG.
It is also possible to attach 40 and the hydrogen gas abatement device 150. FIG. 31 shows an example of a sequence of a light oxidation treatment process using the batch type vertical oxidation furnace 170.
【0082】また、容器に入れた純水中に水素ガスを供
給する、いわゆるバブリング方式によって生成した水蒸
気/水素混合ガスを使ってライト酸化を行う酸化炉の排
気系に前記水素ガス除害装置150を取り付けて排ガス
中の水素を除害することもできる。Further, the hydrogen gas abatement device 150 is installed in the exhaust system of an oxidation furnace for performing light oxidation using a steam / hydrogen mixed gas generated by a so-called bubbling method, in which hydrogen gas is supplied into pure water contained in a container. It is also possible to remove the hydrogen in the exhaust gas by attaching the.
【0083】前記実施の形態では、MOSFETのライ
ト酸化工程で排出される水素ガスの除害およびパッシベ
ーション膜形成後の水素アニールで排出される水素ガス
の除害について説明したが、本発明はこれに限定される
ものではなく、例えばCZ(チョクラルスキ)法で製造
したSiウエハの表面に無欠陥層を形成するための水素
アニール、Siウエハの表面にエピタキシャル層を形成
した後の水素アニール、Siウエハの電気特性を測定す
るためにプロセス途中で行われる水素アニールなど、半
導体製造プロセスで行われる各種の水素アニールで排出
される水素ガスの除害に適用することができる。In the above embodiment, the removal of hydrogen gas exhausted in the light oxidation process of MOSFET and the removal of hydrogen gas exhausted in hydrogen annealing after the formation of the passivation film have been described. For example, hydrogen annealing for forming a defect-free layer on the surface of a Si wafer manufactured by CZ (Czochralski) method, hydrogen annealing after forming an epitaxial layer on the surface of the Si wafer, The present invention can be applied to the detoxification of hydrogen gas discharged in various hydrogen anneals performed in a semiconductor manufacturing process, such as hydrogen anneal performed in the middle of a process for measuring electrical characteristics.
【0084】また、複数の酸化炉や水素アニール炉の排
気系を一ヶ所に集中させ、その途中に水素ガス除害装置
を取り付けることによって、水素ガス除害効率を向上さ
せるようにしてもよい。一方、前記実施の形態のよう
に、1台の酸化炉の排気系に1台の水素ガス除害装置を
取り付けたり、1台の水素アニール炉の排気系に1台の
水素ガス除害装置を取り付けたりした場合は、酸化炉ま
たは水素アニール炉から水素ガス除害装置までの経路が
短縮されるので、安全性がより向上する。It is also possible to concentrate the exhaust systems of a plurality of oxidation furnaces and hydrogen annealing furnaces at one location and install a hydrogen gas detoxification device in the middle thereof to improve the hydrogen gas detoxification efficiency. On the other hand, as in the above-described embodiment, one hydrogen gas abatement device is attached to the exhaust system of one oxidation furnace, or one hydrogen gas abatement device is attached to the exhaust system of one hydrogen annealing furnace. When it is attached, the route from the oxidation furnace or the hydrogen annealing furnace to the hydrogen gas abatement device is shortened, so that the safety is further improved.
【0085】[0085]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
【0086】本発明の一態様である水素除害方法によれ
ば、気相処理装置から排出される排ガス中の水素を完全
に水に変換することができるので、燃焼方式による水素
除害方法のように未燃焼の水素が外部に排出される虞れ
がなく、排ガス中の水素を安全に除害することができ
る。According to the hydrogen abatement method of one aspect of the present invention, the hydrogen in the exhaust gas discharged from the gas phase treatment apparatus can be completely converted into water. As described above, there is no risk of unburned hydrogen being discharged to the outside, and hydrogen in exhaust gas can be safely removed.
【0087】また、本発明の別の態様である水素除害方
法によれば、気相処理装置から排出される水素ガスを大
量の窒素ガスや空気で希釈して大気中に排出する除害方
式や燃焼方式に比べて除害装置を小型化することができ
るので、装置の製造コストを低減することができる。According to another aspect of the present invention, which is a method of removing hydrogen, a method of removing hydrogen gas discharged from the gas phase treatment apparatus by diluting it with a large amount of nitrogen gas or air and discharging it into the atmosphere. Since the abatement device can be downsized as compared with the combustion system, the manufacturing cost of the device can be reduced.
【図1】本発明の一実施の形態であるDRAMの等価回
路図である。FIG. 1 is an equivalent circuit diagram of a DRAM which is an embodiment of the present invention.
【図2】本発明の一実施の形態であるDRAMの製造方
法を示す半導体基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.
【図3】本発明の一実施の形態であるDRAMの製造方
法を示す半導体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.
【図4】本発明の一実施の形態であるDRAMの製造方
法を示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.
【図5】本発明の一実施の形態であるDRAMの製造方
法を示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.
【図6】本発明の一実施の形態であるDRAMの製造方
法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.
【図7】本発明の一実施の形態であるDRAMの製造方
法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.
【図8】本発明の一実施の形態であるDRAMの製造方
法を示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.
【図9】(a)はライト酸化処理に使用する枚葉式酸化
炉の概略平面図、(b)は、(a)のB−B’線に沿っ
た断面図である。9A is a schematic plan view of a single-wafer oxidation furnace used for light oxidation treatment, and FIG. 9B is a sectional view taken along line BB ′ of FIG. 9A.
【図10】(a)はライト酸化処理に使用する枚葉式酸
化炉の概略平面図、(b)は、(a)のB−B’線に沿
った断面図である。10A is a schematic plan view of a single-wafer oxidation furnace used for light oxidation treatment, and FIG. 10B is a sectional view taken along line BB ′ of FIG.
【図11】枚葉式酸化炉に接続された触媒方式の水蒸気
/水素混合ガス生成装置および水素ガス除害装置の概略
図である。FIG. 11 is a schematic diagram of a catalytic steam / hydrogen mixed gas generation device and a hydrogen gas detoxification device connected to a single-wafer oxidation furnace.
【図12】水蒸気/水素混合ガスを使った酸化還元反応
の平衡蒸気圧比の温度依存性を示すグラフである。FIG. 12 is a graph showing the temperature dependence of the equilibrium vapor pressure ratio of a redox reaction using a steam / hydrogen mixed gas.
【図13】枚葉式酸化炉を使ったライト酸化プロセスの
シーケンスを示す図である。FIG. 13 is a diagram showing a sequence of a light oxidation process using a single-wafer oxidation furnace.
【図14】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM which is an embodiment of the present invention.
【図15】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.
【図16】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to an embodiment of the present invention.
【図17】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 17 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;
【図18】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.
【図19】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 19 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;
【図20】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 20 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;
【図21】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 21 is a main-portion cross-sectional view of the semiconductor substrate, which shows the method of manufacturing the DRAM according to the embodiment of the present invention.
【図22】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 22 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM according to an embodiment of the present invention.
【図23】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 23 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;
【図24】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 24 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;
【図25】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 25 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;
【図26】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 26 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM which is the embodiment of the present invention;
【図27】本発明の一実施の形態であるDRAMの製造
方法を示す半導体基板の要部断面図である。FIG. 27 is a main-portion cross-sectional view of the semiconductor substrate, which shows the manufacturing method of the DRAM which is the embodiment of the present invention.
【図28】バッチ式縦型水素アニール炉およびそれに接
続された触媒方式の水素ガス除害装置の概略図である。FIG. 28 is a schematic view of a batch type vertical hydrogen annealing furnace and a catalyst type hydrogen gas detoxification apparatus connected thereto.
【図29】バッチ式縦型水素アニール炉を使った水素ア
ニールプロセスのシーケンスを示す図である。FIG. 29 is a diagram showing a sequence of a hydrogen annealing process using a batch type vertical hydrogen annealing furnace.
【図30】ライト酸化処理に使用するバッチ式縦型酸化
炉の概略図である。FIG. 30 is a schematic view of a batch type vertical oxidation furnace used for light oxidation treatment.
【図31】バッチ式縦型酸化炉を使ったライト酸化プロ
セスのシーケンスを示す図である。FIG. 31 is a diagram showing a sequence of a light oxidation process using a batch type vertical oxidation furnace.
1 半導体基板 1A 半導体ウエハ 2 酸化シリコン膜(パッド酸化膜) 3 窒化シリコン膜 4 素子分離溝 4a 溝 5 酸化シリコン膜 6 酸化シリコン膜 7 p型ウエル 8 n型ウエル 9 ゲート酸化膜 10 多結晶シリコン膜 11 WN膜 12 W膜 13 窒化シリコン膜 14A〜14C ゲート電極 16 p-型半導体領域 17 n-型半導体領域 18 n型半導体領域 19 窒化シリコン膜 19a サイドウォールスペーサ 20 フォトレジスト膜 21 p+型半導体領域 22 n+型半導体領域 23 酸化シリコン膜 24 フォトレジスト膜 25 コンタクトホール 26 コンタクトホール 27 プラグ 28 酸化シリコン膜 29 フォトレジスト膜 30 フォトレジスト膜 31〜34 コンタクトホール 35、36 第1層配線 37 酸化シリコン膜 38 酸化シリコン膜 39 スルーホール 40 プラグ 41 下部電極 42 容量絶縁膜 43 上部電極 44 酸化シリコン膜 45、46 スルーホール 47 プラグ 48〜51 第2層配線 52 酸化シリコン膜 53 スルーホール 54 プラグ 55 第3層配線 56 パッシベーション膜 100 枚葉式酸化炉 101 チャンバ 102a、102b ヒータ 103 均熱リング 104 サセプタ 105 支持アーム 106 熱電対 107 ランプ 108 ガス導入管 109 貫通孔 110 隔壁 111 排気管 140 水蒸気/水素混合ガス生成装置 141a 反応器 141b 反応器 142 コイル 143 ヒータ 144a〜144c ガス貯留槽 145 配管 146a〜146e マスフローコントローラ 147a〜147e 開閉バルブ 150 水素ガス除害装置 151 配管 152 逆止弁 153 排気管 154 水素ガスセンサ 155 冷却器 160 バッチ式縦型水素アニール炉 161 チャンバ 162a、162b ヒータ 163 ウエハボート 164 ボートエレベータ 165 ガス導入管 166 排気管 167 配管 170 バッチ式縦型酸化炉 BL ビット線 C 情報蓄積用容量素子 MARY メモリアレイ Qn nチャネル型MOSFET Qp pチャネル型MOSFET Qs メモリセル選択用MISFET SA センスアンプ WD ワードドライバ WL ワード線1 semiconductor substrate 1A semiconductor wafer 2 silicon oxide film (pad oxide film) 3 silicon nitride film 4 element isolation groove 4a groove 5 silicon oxide film 6 silicon oxide film 7 p-type well 8 n-type well 9 gate oxide film 10 polycrystalline silicon film 11 WN Film 12 W Film 13 Silicon Nitride Films 14A to 14C Gate Electrode 16 p − Type Semiconductor Region 17 n − Type Semiconductor Region 18 n Type Semiconductor Region 19 Silicon Nitride Film 19a Sidewall Spacer 20 Photoresist Film 21 p + Type Semiconductor Region 22 n + type semiconductor region 23 silicon oxide film 24 photoresist film 25 contact hole 26 contact hole 27 plug 28 silicon oxide film 29 photoresist film 30 photoresist films 31 to 34 contact holes 35, 36 first layer wiring 37 silicon oxide film 38 Silicon oxide film 39 Through -Hole 40 Plug 41 Lower electrode 42 Capacitance insulating film 43 Upper electrode 44 Silicon oxide film 45, 46 Through hole 47 Plug 48 to 51 Second layer wiring 52 Silicon oxide film 53 Through hole 54 Plug 55 Third layer wiring 56 100 passivation films Leaf-type oxidation furnace 101 Chambers 102a, 102b Heater 103 Soaking ring 104 Susceptor 105 Support arm 106 Thermocouple 107 Lamp 108 Gas introduction pipe 109 Through hole 110 Partition wall 111 Exhaust pipe 140 Steam / hydrogen mixed gas generator 141a Reactor 141b Reactor 142 coil 143 heaters 144a to 144c gas storage tank 145 pipes 146a to 146e mass flow controllers 147a to 147e open / close valve 150 hydrogen gas abatement device 151 pipe 152 check valve 153 exhaust pipe 154 hydrogen SENSOR 155 Cooler 160 Batch type vertical hydrogen annealing furnace 161 Chambers 162a, 162b Heater 163 Wafer boat 164 Boat elevator 165 Gas introduction pipe 166 Exhaust pipe 167 Pipe 170 Batch type vertical oxidation furnace BL bit line C Information storage capacity element MARY Memory array Qn n-channel type MOSFET Qp p-channel type MOSFET Qs MISFET for memory cell selection SA sense amplifier WD word driver WL word line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/8234 H01L 27/10 621B 5F083 21/8242 671Z 5F140 27/088 29/78 301G 27/108 27/10 681F 29/78 27/08 102C (72)発明者 長浜 寿明 東京都青梅市藤橋3丁目3番地2 日立東 京エレクトロニクス株式会社内 (72)発明者 夏秋 信義 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 中塚 康彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 Fターム(参考) 4M104 BB01 EE20 5F032 AA35 AA44 BA02 CA03 CA17 DA02 DA23 DA24 DA33 DA43 DA74 5F033 HH08 HH33 JJ19 KK01 PP15 5F045 AA20 BB20 DP01 DP19 DQ05 EG07 5F048 AB01 AC01 AC10 BA01 BB06 BB09 BB11 BB13 BC06 BC19 BC20 BE03 BF01 BF02 BF04 BF07 BF12 BG01 BG13 DA19 DA27 5F083 AD01 AD42 AD48 AD49 JA06 JA36 JA39 JA40 KA01 KA05 MA03 MA06 MA16 MA17 MA20 NA01 PR05 PR12 PR18 PR29 PR33 PR40 PR42 PR43 PR44 PR45 PR46 PR52 PR53 PR54 PR55 PR56 ZA06 5F140 AB03 AB09 AC32 BA01 BD09 BD18 BE03 BE07 BE17 BF03 BF11 BF17 BF20 BF21 BF27 BG08 BG14 BG28 BG30 BG41 BG44 BG45 BG50 BG52 BG53 BH15 BJ27 BK02 BK13 BK30 CA02 CA06 CA08 CE07 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 21/8234 H01L 27/10 621B 5F083 21/8242 671Z 5F140 27/088 29/78 301G 27/108 27 / 10 681F 29/78 27/08 102C (72) Toshiaki Nagahama Toshiaki Nagahama 3-3, Fujibashi, Ome-shi, Tokyo 2 Hitachi Hitachi Tokyo Electronics Co., Ltd. (72) Inventor Nobuyoshi Natsuaki 2326 Imai, Ome, Tokyo Hitachi, Ltd. In-house (72) Inventor Yasuhiko Nakatsuka 2326 Imai, Ome-shi, Tokyo Hitachi, Ltd. Device Development Center F-term (reference) 4M104 BB01 EE20 5F032 AA35 AA44 BA02 CA03 CA17 DA02 DA23 DA24 DA33 DA43 DA74 5F033 HH08 HH33 JJ19 KK01 PP15 5F045 AA20 BB20 DP01 DP19 DQ05 EG07 5F048 AB01 AC01 AC10 BA01 BB06 BB09 BB11 BB13 BC06 BC19 BC20 BE03 BF01 BF02 BF04 BF07 BF12 BG01 BG13 DA19 DA27 5F083 AD01 AD42 AD48 AD49 JA06 JA36 JA39 JA40 KA01 KA05 MA03 MA06 MA16 MA17 MA20 MA01 NA05 PR05 PR12 PR18 PR43 PR52 PR44 PR44 PR33 PR40 PR42 PR33 PR40 PR42 PR44 PR33 PR40 PR42 PR33 PR40 PR33 PR40 PR42 PR33 PR40 PR42 PR33 PR40 PR42 PR33 PR40 PR43 PR44 PR44 PR33 PR40 PR42 PR33 PR40 PR42 PR33 PR40 PR42 PR33 PR40 PR43 PR44 PR44 PR44 PR44 PR33 PR40 PR42 PR33 PR40 PR43 PR44 PR44 PR33 PR40 PR43 PR40 PR43 PR40 PR43 PR40 PR43 PR40 PR43 PR40 ZA06 5F140 AB03 AB09 AC32 BA01 BD09 BD18 BE03 BE07 BE17 BF03 BF11 BF17 BF20 BF21 BF27 BG08 BG14 BG28 BG30 BG41 BG44 BG45 BG50 BG52 BG53 BH15 BJ27 BK02 BK13 BK30 CA02 CA06 CA08 CE07
Claims (2)
nm以下のゲート酸化膜上に少なくとも金属膜を含む導電
膜を堆積した後、前記導電膜をパターニングしてMOS
FETのゲート電極を形成する工程と、触媒作用によっ
て水素と酸素とから生成され、かつ酸化膜形成の再現性
および酸化膜厚の均一性が制御可能となるような低濃度
の水蒸気を含む水素ガスを所定の温度に加熱された前記
半導体基板の主面またはその近傍に供給し、前記半導体
基板の主面を選択的に酸化することによって、前記ゲー
ト電極の側壁端部のプロファイルを改善する工程と、酸
化処理後の排ガスに含まれる水素を触媒によって酸素と
反応させて除害する工程とを含むことを特徴とする半導
体集積回路装置の製造方法。1. A film thickness formed on the main surface of a semiconductor substrate is 5
After depositing a conductive film containing at least a metal film on the gate oxide film of not more than nm, the conductive film is patterned to form a MOS.
Hydrogen gas containing low-concentration water vapor that is generated from hydrogen and oxygen by a catalytic action and that can control the reproducibility of oxide film formation and the uniformity of oxide film thickness Is supplied to the main surface of the semiconductor substrate heated to a predetermined temperature or its vicinity, and the main surface of the semiconductor substrate is selectively oxidized to improve the profile of the side wall end portion of the gate electrode. And a step of causing hydrogen contained in the exhaust gas after the oxidation treatment to react with oxygen by a catalyst to remove harm, and a method for manufacturing a semiconductor integrated circuit device.
配線を形成した後、最上層の配線の上部にパッシベーシ
ョン膜を堆積する工程と、前記パッシベーション膜を堆
積する工程の途中または堆積する工程の前後に、水素を
含有したガス雰囲気中で前記半導体基板を熱処理するこ
とによってSiのダングリングボンドを水素によりター
ミネートする工程と、前記熱処理後の排ガスに含まれる
水素を触媒によって酸素と反応させて除害する工程とを
含むことを特徴とする半導体集積回路装置の製造方法。2. A step of depositing a passivation film on the uppermost wiring after forming a single-layer or multiple-layer wiring on the main surface of the semiconductor substrate, and during or during the step of depositing the passivation film. Before and after the step, a step of terminating the dangling bonds of Si with hydrogen by heat-treating the semiconductor substrate in a gas atmosphere containing hydrogen, and reacting hydrogen contained in the exhaust gas after the heat treatment with oxygen by a catalyst. A method of manufacturing a semiconductor integrated circuit device, the method comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002241885A JP2003179065A (en) | 2002-08-22 | 2002-08-22 | Method of manufacturing semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2002241885A JP2003179065A (en) | 2002-08-22 | 2002-08-22 | Method of manufacturing semiconductor integrated circuit device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9148734A Division JPH10340909A (en) | 1997-06-06 | 1997-06-06 | Manufacture of semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003179065A true JP2003179065A (en) | 2003-06-27 |
Family
ID=19196463
Family Applications (1)
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---|---|---|---|
JP2002241885A Withdrawn JP2003179065A (en) | 2002-08-22 | 2002-08-22 | Method of manufacturing semiconductor integrated circuit device |
Country Status (1)
Country | Link |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010212365A (en) * | 2009-03-09 | 2010-09-24 | Sony Corp | Solid-state image pickup device and manufacturing method thereof, and electronic apparatus |
-
2002
- 2002-08-22 JP JP2002241885A patent/JP2003179065A/en not_active Withdrawn
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---|---|---|---|---|
JP2010212365A (en) * | 2009-03-09 | 2010-09-24 | Sony Corp | Solid-state image pickup device and manufacturing method thereof, and electronic apparatus |
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