JP2003318363A - 突起電極接合型半導体装置およびその製造方法 - Google Patents
突起電極接合型半導体装置およびその製造方法Info
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Abstract
樹脂層を有する構成において、突起電極ピッチの狭ピッ
チ化を促進でき、かつ突起電極での歪による接続不良の
発生を抑制できるようにする。 【解決手段】 下側LSIチップ1と上側LSIチップ
3とがそれらの突起電極2,4を対向させて接合され、
両LSIチップ1,2の間に樹脂層を有する。両突起電
極2,4は固相接合されており、突起電極2の高さをH
1、突起電極4の高さをH2、かつ(H1+H2)であ
る接合突起電極7の全体高さをH0としたときに、H1
<H2、H1/H0<0.4とする。
Description
半導体チップ同士を接合している突起電極接合型半導体
装置およびその製造方法に関するものである。
チップ内部の配線は、複雑かつ長い配線を多く含む状態
になってきている。また、半導体装置に作り込む機能の
複雑化により、半導体装置の製造プロセスが長くなって
きている。これら問題の打開策の1つとして、半導体装
置を構成する半導体チップ同士を対向させて接続する、
いわゆる、Chip-On-Chipとよばれる手法が注目されてい
る。このChip-On-Chipにおいては、下記のように、突起
電極を用いた接合技術が接合手法の1つとして採用され
ている。
(公報の図1参照)には、図9に示すように、一方の半
導体チップ101にピッチ50μm、最大径30μmの
突起電極102を形成し、この突起電極102に対し
て、他方の半導体チップ103における突起のないパッ
ド104を対向させて、突起電極が溶融する温度にて両
者を接合することが記載されている(従来例1)。
(公報の図1参照)には、図10に示すように、対向す
る半導体チップ111、113の両方に、めっき法にて
高さが同様の柱状の突起電極112,114を形成し、
それら突起電極112,114同士を対向させて、加熱
と加圧により接合することが記載されている(従来例
2)。
は、第1の半導体基板に高濃度不純物添加シリコンとシ
リサイド化が可能な金属膜とからなる端子電極を形成
し、この端子電極に第2の半導体基板の突起電極を対向
させ、両者を圧接させた状態で熱処理することにより、
シリサイド化反応を金属膜と突起電極に及ばせて、両者
を接合することが記載されている(従来例3)。
n-Chip構造において、高背バンプ(チップからの***量
が大きいと記載)と低背バンプとの接合、パッドよりも
広い面積のバンプと他チップのバンプとの接合、並びに
低弾性率のバンプと高弾性率のバンプとの接合が提案さ
れている(従来例4)。
子機器の超薄型軽量化を実現するための実装構造とし
て、3次元積層Chip-On-Chip技術が知られている。例え
ば、特開2000−277689公報には、裏面研削し
た半導体デバイスウェハの貫通孔に配線プラグを設けて
貫通電極とし、貫通電極上に設けたAuワイヤバンプに
より、異方導電性膜を介して複数の半導体チップを積層
することが記載されている(従来例5)。
対向し突起電極により接続される半導体チップ同士のチ
ップ基体の熱膨張係数が同じである。これにより、熱膨
張係数がSiなどのチップ基体と大きく相違するプリン
ト基板などへ半導体チップをフリップチップ接続する場
合とは異なり、マクロ的には熱膨張係数のミスマッチが
存在しない。
ip-On-Chipの構造では、ミクロ的にはチップ基体と突起
電極(突起電極材)との熱膨張係数のミスマッチがそれ
らの近傍に存在する。したがって、従来例1に示した、
突起電極とパッドとを接合する構造では、その接合界面
(接合部)がチップ基体の近傍にあるため、チップ基体
と突起電極との熱膨張係数のミスマッチによる熱疲労が
この部分に発生する。この結果、接合界面破壊を引き起
こし易くなる。
対向させて接合する構造では、チップ基体の近傍に接合
界面(接合部)が存在しないため、チップ基体と突起電
極の熱膨張係数のミスマッチによる接合界面の熱疲労を
避けることが可能と考えられる。また、この構造では、
突起電極サイズが小さくなった場合において、接合時の
突起電極の座屈変形による接合ピッチ制限も緩和される
ため、さらなる多端子化が進められているChip-On-Chip
接合には好適である。
合ピッチがさらに微細になると、突起電極に関わる構成
は、種々の制約を受けることになる。例えば、突起電極
のせん断強度などのメカニカルな強度はその断面積に比
例するため、突起電極の強度を保つためには突起電極の
断面積を極力大きくすることが望ましい。しかしなが
ら、接合ピッチが微細化するため、突起電極の断面積に
制限が生じ、突起電極の断面積は小さくせざるを得な
い。そのため、突起電極の強度は、その断面積に比例し
て小さくなり、アンダーフィル樹脂層などによる接合部
に対しての補強も必須になってくる。
小化、およびアンダーフィル樹脂層による接合部の補強
が行われた場合、以下の(1)〜(3)に示すように、
これまで見られなかった問題が生じてくる。
で溶融接合することは好ましくない。例えば、溶融接合
の一般的な手法である半田電極をリフローなどにより溶
融接合する方法では、突起電極の溶融時に隣り合う突起
電極同士がブリッジする可能性が高くなる。
を用いて、溶融状態の突起電極の径を細くする手法につ
いて記載されている。しかしながら、溶融状態では表面
張力が非常に大きく、突起電極は重力や遠心力に抗して
球状となりやすい。このため、不接合電極が生じやす
い。この傾向は突起電極のサイズが小さくなればなるほ
ど加速度的に顕著になる。
心力を作用させれば、空気抵抗により溶融状態の突起電
極に傾きが発生する。このため、真空下または減圧下で
回転させる必要があると考えられる。また、このような
重力あるいは遠心力を利用した手法には、溶融状態の突
起電極が対向電極に接触するタイミングを見極めて半導
体チップの間隔を非常に厳密に制御する特殊な接続装置
を用いざるを得ない。このため、短いタクトタイムは期
待できず、高コスト化を招く。さらに、複数層に設けら
れた突起電極同士を接続する3次元積層Chip-On-Chipに
は、不適当であることは言うまでもない。
た厚みのある端子電極は、突起状であるものの、主とし
てシリコンから成っており、塑性変形がほとんど無い。
このため、チップ基体と突起電極との熱膨張係数のミス
マッチによる歪の緩和には効果が薄い。また、端子電極
同士の接合においては、加熱によるシリサイド化が終了
するまで圧接状態を維持するため、タクトタイムが長く
なる。
5に示すようなワイヤバンプは好ましくない。即ち、ワ
イヤバンプは、スパークなどによりキャピラリ先端から
突出したワイヤの先端に溶融球を形成し、この溶融球を
パッドにボンディングして形成する。このため、溶融球
の径はワイヤの径よりも大きくなる。現在、20μm径
のワイヤによるワイヤバンプが実用段階に入っており、
ワイヤ径の1.5倍程度の径の溶融球形成が報告されて
いる。しかしながら、ボンディングすることにより、突
起電極の径は溶融球の径よりも大きくなる上、下記の種
々の事項がスパーク状態に大きな影響を及ぼすため、溶
融球の形状は非常に不安定となる。
端から突出したワイヤ部分の長さの微妙な差、突出した
ワイヤからトーチまでの距離の微妙な差、突出したワイ
ヤの中心軸からのぶれ、突出したワイヤの先端における
太細の程度、ワイヤ中の添加物濃度の粗密、ワイヤ表面
の付着不純物、あるいはスパーク時の浮遊・付着生成物
などである。
満、さらには20μm未満となるようなサイズで安定し
た形状の突起電極を形成することが困難である。また、
ワイヤバンプの上面は平坦ではないため、対向する電極
やパッドへ接合するためには平坦化処理を行う必要も生
じる。
膨張係数のミスマッチがある場合、半導体チップ間に充
填されたアンダーフィル樹脂層の厚さが厚いほど、これ
による突起電極への歪は増大し、接合界面の熱疲労破壊
が発生し易くなる。一方、樹脂層の厚さを薄くすると、
充填時におけるアンダーフィル樹脂の流動性が悪くな
り、半導体チップ間への充填が困難になる。また、アン
ダーフィル樹脂は、熱膨張係数を下げるためにフィラー
を多量に含有させると、半導体チップ間への充填が困難
になる。一方、フィラーを含まないアンダーフィル樹脂
は、充填性が良好であるものの、突起電極材との熱膨張
係数のミスマッチが極めて高くなってしまう。
ないものの、従来例5には、半導体チップの間に異方導
電性膜を用いる実施例が記載されている。この異方導電
性膜は、樹脂中に導電性粒子を分散させたものであり、
加圧により電極間に介在し導電性を付与する。一方、電
極以外の部分では加圧されないため樹脂の絶縁性を保つ
ことができる。
極サイズが小さくなった場合、電極上にトラップされる
導電性粒子は、ポアッソン分布電類似の分布をとり、電
極と導電性粒子の面積比に反比例して分布の平均値が小
さくなる。このため、電極間の導通を確保するために
は、導電性粒子のサイズも比例的小さくする必要がある
ものの、小さすぎる導電性粒子は電極の表面の凹凸部に
埋没してしまい、電極間の導通には寄与しなくなってし
まう。この点は導電性ペーストについても同様である。
極に塑性変形が生じる。この塑性変形により、表面の汚
染された層が排斥され、突起電極材である金属の真性面
同士が接合される。このため、接合部には、排斥された
汚染層による微小な未接合部分が不可避な状態にて生じ
る。
する金属のグレインサイズの値に近い。通常の電解めっ
きにより作成された突起電極の場合、グレインサイズは
およそ1μmの大きさである。突起電極サイズが100
μm角の場合、その断面積は10000μm2であり、
未接合部分は全体の0.01%程度である。しかしなが
ら、突起電極サイズが12μm角の場合、断面積は14
4μm2であり、未接合部分は全体の0.7%にも及
ぶ。
ンサイズまたはより小さなグレインサイズにすること
は、電解めっきにおける電流密度の調整やメッキ添加剤
の使用やその後の熱処理などにより可能であるが、大き
いグレインサイズは、未接合部分のサイズを大きくする
傾向にあり不利である。逆に小さいグレインサイズにす
るとバンプが硬く、脆くなる傾向にあり、ボンディング
時にバンプを塑性変形させる上で不利になる。
脂層の熱膨張係数のミスマッチによる熱応力は、未接合
部分を起点にしたクラックを進展させ、接合部の熱疲労
破壊に至る現象を生じる。
同士を対向させて、それらを加熱と加圧により接合して
いる。詳細なメカニズムについては後述するが、突起電
極とアンダーフィル樹脂層の熱膨張係数のミスマッチに
よる熱応力は、突起電極の中央部分に加わり易いため、
従来例2の構成では、バンプのアスペクト比が大きくな
るとクラックが進展し易くなる。
れている。第1の実施形態において、高弾性率の子バン
プと低弾性率の親バンプとを接合させている。面積に差
異がある場合にあっては、接合に伴い、親バンプが子バ
ンプの側面に回り込む変形を起こすとしている。親バン
プが低弾性率であり大面積であるためと考えられる。同
一面積の場合にあっては、作用的説明は記載されていな
いが、親バンプが低弾性のため、親バンプが変形を起こ
すと考えられる。高さについては、親バンプが高い場合
と低い場合のどちらでもよく、面積については、親バン
プが大面積の場合でも、同一面積の場合でもよいとして
いる。
積・低弾性率か同一弾性率の子バンプと大面積・高弾性
率か同一弾性率・パッドよりも大きい親バンプとを接合
させている。接合に伴う応力は、表面積が大きく形成さ
れた親バンプで分散されるとしている。接合に伴う変形
などの作用的説明は記載されていないが、子バンプが低
弾性率である場合にあっては、子バンプが変形を起こ
し、同一弾性率である場合にあっては、両バンプとも変
形を起こすが、自由端である側面までの距離が親バンプ
に比べて極めて短い子バンプの方が親バンプよりも変形
を起こすと考えられる。
の先端の細いワイヤ部をレベラーにより倒した親バンプ
と大面積の子バンプとを接合させている。接合に伴い、
親バンプの先端部が子バンプの面積に比べて圧倒的に細
い線のため、応力は先端部が変形することにより吸収さ
れるとしている。親バンプが低弾性の場合は、親バンプ
が一層変形しやすくなる。
は、第1の実施の形態では、高さについては、親バンプ
が高い場合と低い場合のどちらでもよく、面積について
は、親バンプが大面積の場合でも、同一面積の場合でも
よいと記載されていることから分かるように、低弾性率
である親バンプの変形でなされ、第2の実施の形態で
は、大面積の親バンプによる分散と主として子バンプの
変形とでなされ、第3の実施の形態では、親バンプの細
い先端部の変形でなされている。
手段および発明の効果において、高背バンプ(チップか
らの***量が大きいと記載)と低背バンプとの接合にお
いて、相対的に高く形成された高背バンプの変形が応力
を吸収するとしているが、いずれの実施例も、弾性率の
違いまたは面積の圧倒的な違いによって、低弾性率バン
プの変形または小面積のバンプかその一部の変形が発生
して応力が吸収されているものと考えられる。
る低弾性率と高弾性率のバンプの接合においては、図1
1と図12を用いて後述するが、バンプ接合部が異種材
料の接合部となり、材料物性の違いによる応力集中が発
生する。さらに、低弾性率材料と高弾性率材料を接合さ
せた場合、より変形しやすい低弾性材料側の歪が大きく
なり、前述の未接合部分を起点とするクラックは歪の大
きい低弾性材料側に進展する。よって、接合時の不可避
的な未接合部分が存在すると未接合部を起点としてのク
ラック進展が加速される。
おいては、たとえ、上下バンプの材料が同じ場合であっ
ても、上下のバンプのサイズを変えるため、一方のバン
プの断面積が小さくなり、接合ピッチが微細化すること
による接合断面積の減少以上に小さい接合断面積となり
不利である。
おいては、突起電極を若干塑性変形させて接合するた
め、突起電極のアスペクト比(電極高さ/電極最大長
さ)が大きいと、接合の際に座屈変形が大きくなり、隣
り合う突起電極同士が接触してしまうことがある。尚、
電極最大長さは、電極がチップ基体と接している面の最
大長さてあって、例えば、接している面が楕円の場合に
は長軸の長さ、矩形の場合には対角線長さである。
に樹脂層を有するChip-On-Chipの構成において、半導体
チップの突起電極のピッチを狭ピッチにすることが可能
であり、かつチップ基体と突起電極との熱膨張係数のミ
スマッチ、および突起電極と上記樹脂層との熱膨張係数
のミスマッチが存在する場合であっても、突起電極での
歪による接続不良の発生を抑制し、より高い信頼性を実
現できる突起電極接合型半導体装置およびその製造方法
の提供を目的としている。
半導体装置は、チップ基体の外面から突出するように設
けられた突起電極をそれぞれ有する第1の半導体チッ
プ、例えば下側LSIチップと第2の半導体チップ、例
えば上側LSIチップとがそれらの前記突起電極を対向
させて接合され、第1の半導体チップと第2の半導体チ
ップとの間に樹脂層、例えばアンダーフィル樹脂層を有
する突起電極接合型半導体装置において、第1の半導体
チップの突起電極と第2の半導体チップの突起電極とが
固相接合されており、第1の突起電極の高さをH1、第
2の突起電極の高さをH2、かつ(H1+H2)である
接合突起電極の全体高さをH0としたときに、 H1<H2 ……………………… (1) H1/H0<0.4 …………… (2) であることを特徴としている。
の製造方法は、チップ基体の外面から突出するように設
けられた突起電極をそれぞれ有する第1の半導体チップ
と第2の半導体チップとを、接合後の第1の突起電極の
高さをH1、第2の突起電極の高さをH2、かつ(H1
+H2)である接合突起電極の全体高さをH0としたと
きに、 H1<H2 ……………………… (1) H1/H0<0.4 …………… (2) となるようにして、前記の両突起電極同士を対向させて
固相接合し、その後、第1の半導体チップと第2の半導
体チップとの間に樹脂を充填することを特徴としてい
る。
と樹脂層(樹脂)との熱膨張係数のミスマッチが突起電
極に及ぼす歪に関する詳細なメカニズムについて解明
し、本願発明に至った。
スマッチによる突起電極への熱歪は、対向する半導体チ
ップ同士を突起電極にて接合した突起電極接合型半導体
装置において、主に突起電極の中央部に存在する。これ
は、突起電極と樹脂層の熱膨張係数のミスマッチによ
り、温度変化による突起電極と樹脂層の膨張・収縮が、
接合突起電極の自由度の大きい高さ方向に生じ、接合突
起電極が高さ方向に圧縮・伸張の変形を受けることに起
因する。
分では、ヤング率の大きいSiなどのチップ基体から拘
束を受けるために変形はあまり起きず、等方的変形を生
じている。このため、応力は生じているが、塑性変形を
生じるような滑り変形は生じていない。一方、接合突起
電極の上記中央部付近では、電極高さ方向と垂直な方向
において、ヤング率の小さい樹脂層からの拘束を受ける
のみであるため、その方向にも変形を生じる。それゆ
え、接合突起電極の中央付近は滑り変形を生じ易く、大
きな非線型歪が生じることになる。塑性変形し易い材料
の場合、歪が塑性変形の領域に入ると、その部分の塑性
変形がさらに大きくなり、歪が加速度的に大きくなる。
脂層との熱膨張係数のミスマッチによる熱歪が主に存在
する接合突起電極の高さ方向中央部を避け、さらに、大
きな歪が存在しない接合突起電極の位置についての上記
範囲を見出し、その範囲内に第1の半導体チップの突起
電極と第2の半導体チップの突起電極との接合部が配さ
れるようにしている。
チップの突起電極と第2の半導体チップの突起電極と
を、半導体チップの隣り合う突起電極間においてブリッ
ジが発生し難い固相接合にて接合することにより、突起
電極のピッチを狭ピッチにすることが可能となる。さら
に、チップ基体と突起電極との熱膨張係数のミスマッ
チ、および第1の半導体チップと第2の半導体チップと
の間の樹脂層と突起電極との熱膨張係数のミスマッチが
存在する場合であっても、突起電極での大きい歪が存在
しない位置に両突起電極の接合部を配したことにより、
歪による両突起電極の接続不良の発生を抑制し、高い信
頼性を得ることができる。
のH0およびH1の関係が、 0.1≦H1/H0≦0.2 … (3) である構成としてもよい。
る接合突起電極の位置についての上記範囲を見出し、そ
の範囲内に第1の半導体チップの突起電極と第2の半導
体チップの突起電極との接合部が配されるようにしてい
る。これにより、接合突起電極での歪による接続不良の
発生をさらに抑制し、より高い信頼性を得ることができ
る。
突起電極が、Au、Cu、In、SnまたはPbの少な
くとも一つを主成分とする材料からなる構成としてもよ
い。
の突起電極と第2の半導体チップの突起電極との固相接
合を適切に行うことができる。
突起電極が半導体チップの前記チップ基体と接している
面の最大長さについて、第1の半導体チップの突起電極
における前記最大長さをB1、第2の半導体チップの突
起電極における前記最大長さをB2とし、さらにmin
(X,Y)はXとYいずれか小さい方の値を示すものと
したとき、 0.4≦(H0/min(B1,B2)≦2… (4) である構成としてもよい。
おける最大歪が存在する位置とアスペクト比(電極高さ
/電極最大長さ)との関係について応力シミュレーショ
ンにより研究した。シミュレーションの結果、図7に示
される通り、アスペクト比が大きいと、最大歪は接合突
起電極の中央部に位置する一方、アスペクト比を徐々に
小さくしていくと、接合突起電極の中央部の歪は徐々に
小さくなり、その位置は最大歪のエリアではなくなるこ
とが分かった。そして、最大歪の位置を接合突起電極の
中央部から移動させることができるアスペクト比の範
囲、即ち上記の式(4)における、0.4≦(H0/m
in(B1,B2)の関係を見出した。
ては、接合突起電極の中央部分の歪が大きくないため、
本願のように接合突起電極の高さを変える必要はなく、
同じ高さの接合突起電極を用いて接合しても、接合突起
電極の中央部に生じる未接合部からのクラック進展によ
る破壊は発生しない。しかし、アスペクト比を下げるこ
とは、電極サイズが一定であるので、接合部の高さを低
くすることになり、補強のためのアンダーフィル樹脂の
充填に問題が生じる。
とアスペクト比との関係についても研究した。図8は、
12μm角の突起電極に対して、同一接合条件下でボン
ディングした際の、突起電極の水平方向の変形量の実測
結果である。両突起電極の接合は突起電極を若干塑性変
形させて行われるため、アスペクト比が大きくなると接
合の際の座屈変形が大きくなり、隣り合う突起電極同士
が接触してしまうことになる。アスペクト比2を超える
と、突起電極の水平方向の変形量が突起電極間距離に近
くなり、若干のボンディング時の位置ずれでも隣接間の
突起電極が接触してしまう。そこで、隣り合う突起電極
同士が接触するのを防止できるアスペクト比の範囲、即
ち上記の式(4)における、(H0/min(B1,B
2)≦2の関係を見出した。
極とアンダーフィル樹脂層の熱膨張係数のミスマッチに
よる歪が、微細化された接合突起電極の中央部のみに集
中してその部分にクラックが発生する事態を防止するこ
とができる。
し図8、並びに図11および図12に基づいて以下に説
明する。尚、図1および先述の図10(従来例)は、上
下の突起電極を明確化するために、両突起電極の水平方
向のサイズを違えた状態で示しているが、接合部のメカ
ニカル強度の点から、接合部断面積はできるだけ大きい
方がよく、突起電極の水平方向のサイズは極力近いサイ
ズとすることが好ましい。
(以下、単に半導体装置と略称する)は、図2に示すよ
うに、例えば同一サイズの複数のLSIチップ(半導体
チップ)11が重ね合わされたChip-On-Chip構造を有し
ている。上下方向に隣り合う両LSIチップ11におい
て、下側LSIチップ(第1の半導体チップ)1と上側
LSIチップ(第2の半導体チップ)3とは、下側LS
Iチップ1の突起電極2と上側LSIチップ3の突起電
極4とを接合部5にて固相接合することにより互いに接
続されている。なお、最上部のLSIチップ11と最下
部のLSIチップ11以外のLSIチップ11は適宜、
下側LSIチップ1または上側LSIチップ3になり得
る。
1をCuからなる貫通電極8が貫通しており、最上部の
LSIチップ11と最下部のLSIチップ11以外のL
SIチップ11では、上記貫通電極8における上側に突
出した部分が下側LSIチップ1の突起電極2となり、
下側に突出した部分が上側LSIチップ3の突起電極4
となっている。
ンダーフィル樹脂が充填され、アンダーフィル樹脂層6
が形成されている。このアンダーフィル樹脂層6によ
り、基板9上に搭載された複数のLSIチップ11が封
止されている。
を生じ易い金属であるAu、Cu、In、Snあるいは
Pbの少なくとも一つを主成分とする材料からなるもの
であることが好ましい。また、降伏点が200MPa以
下の金属あるいは合金、または加工硬化係数3Gpa以
下の金属または合金が望ましい。ここでは、突起電極
2,4は、上記のようにAuを材料として電解めっきで
形成されている。
に、下側LSIチップ1の突起電極2の高さをH1、上
側LSIチップ3の突起電極4の高さをH2、かつ(H
1+H2)である接合突起電極7の全体高さをH0とし
たときに、 H1<H2 ……………………… (1) H1/H0<0.4 …………… (2) となっている。
けるH1/H0をさらに好ましい値とするために、 0.1≦H1/H0≦0.2… (3) としている。
て突起電極2,4を形成した構成では、LSIチップ1
1におけるチップ基体と突起電極との熱膨張係数のミス
マッチによる歪を貫通電極8により緩和することができ
る。なお、上下のLSIチップ11同士が同一サイズで
ない場合には、上下どちらかのLSIチップ11が突出
することになる。
るために、微細な未接合部分を有する突起電極での歪分
布について、シミュレーションを用いた数値解法により
検討した結果に基づいて詳細に説明する。
電極を接合させた場合の温度サイクル中の相当塑性背歪
をプロットしたものであり、突起電極の塑性変形を考慮
している。何れの場合も突起電極の高さは同一である。
接合時の塑性変形により、接合前の上下の突起電極の高
さや面積は変化するが、シミュレーションは、接合後の
形状について行った。図3から図6は突起電極の材料の
弾性率が同一のものについて検討しており、図11と図
12は弾性率が異なるものについて検討している。
続部を仮定して、シミュレーションを進めた。図3から
図6は、温度サイクル中の相当塑性歪をプロットしたも
のであり、突起電極の塑性変形を考慮している。何れの
場合も、突起電極の高さは同一である。接合時の塑性変
形により、接合前の上下の突起電極の高さまたは面積は
変化するが、シミュレーションは、接合後の形状につい
て行なった。図3および図4の場合には未接合部分21
を設定しており、図3は上下の突起電極高の高さが異な
る場合、図4は上下の突起電極の高さが同一の場合であ
る。図5は未接合部分21が存在しない場合である。図
6は、未接合部分21が存在せず、突起電極の面積を増
加させた場合である。
1の回りに生じる歪集中は、未接合部分21が存在しな
い場合のその部分の歪に依存していることが分かる。し
たがって、未接合部分21が存在しない場合の歪の小さ
い部分に未接合部分21を配置しても、歪集中は小さい
ままである。これに対し、未接合部分21が存在しない
場合の歪の大きい部分に未接合部分21を配置すると、
歪集中が顕著になる。
21が存在しない図5の場合において、最大歪は接合突
起電極7の中央部に位置し、4.99×10-2である。
この状態において、未接合部分21が接合突起電極7の
中央部に存在する場合、図4に示すように、最大歪は1
3.5×10-2にも達することになる。これに対し、未
接合部分21が接合突起電極7の中央部以外の位置に存
在する場合、図3に示すように、最大歪は、未接合部分
21が存在しない場合の最大歪よりやや大きい程度の
5.31×10-2に留まることになる。
脂層6の熱膨張係数のミスマッチによる熱疲労を回避す
るためには、接合前の両突起電極における接合界面(接
合部5)の位置を、接合して一体化された接合突起電極
7の中央部横断面に配置しないようにする。これによ
り、熱歪を接合部5から外れた接合突起電極7のバルク
材部分に誘導し、熱疲労寿命を向上させることが可能で
ある。この点について、例えば図5により具体的に説明
する。歪が最も大きいエリアである、歪が4.00×1
0-2以上のエリアを含む横断面は、接合突起電極7の全
体高さ(図5に示した部分の上下方向長さに相当)の
0.4から0.6の間に位置している。この位置に接合
界面(接合部5)を配置しない構成とすることにより、
接合界面に未接合部分21が存在した場合にも、非常に
大きな歪の発生を回避できる可能性が高い。
3.00×10-2以上、4.00×10-2未満のエリア
を含む横断面は、接合突起電極7の全体高さの0.3か
ら0.4とその対称位置である0.6から0.7の間に
位置している。そこで、この位置にも接合界面(接合部
5)を配置しない構成とすることが望ましい。
2.00×10-2以上、3.00×10-2未満のエリア
を含む横断面は、接合突起電極7の全体高さの0.2か
ら0.3とその対称位置の0.7から0.8に位置して
いる。そこで、さらにこの位置にも接合界面(接合部
5)を配置しない構成とすることが望ましい。
所のみに有する構成に限定されず、上記の好ましくない
位置を避けて、接合突起電極7の全体高さにおける例え
ば0.2と0.8の2個所に有する構成であってもよ
い。
0.0近傍の横断面に相当するエリアは、歪が小さくな
っているものの、チップ基体と接合突起電極7との熱膨
張係数のミスマッチによる影響が大きいことは既に述べ
た通りである。したがって、0.0近傍位置に接合界面
を配置しない構成とすることが望ましい。
0×10-2未満のエリアは、接合突起電極7の全体高さ
における0.0から0.2の位置での横断面にも存在し
ているものの、その存在位置は接合突起電極7の外縁部
である。この外縁部は、接合時に塑性変形し易く、汚染
層がより効率的に排除される位置であるため、未接合部
分21が生じる確率が格段に小さくなっている。したが
って、上記エリアの存在はあまり影響がない。
極高さ/電極最大電長さ)との関係を図5および図6に
基づいて説明する。
て、最大歪は接合突起電極7の中央部に位置し、4.9
9×10-2である。一方、アスペクト比が小さい図6の
場合において、最大歪は、接合突起電極7の中央部分で
はなく、接合突起電極7の全体高さにおける0.0近傍
に位置し、4.38×10-2となっている。これは、接
合突起電極7の変形がチップ基体に拘束される影響が強
くなるためである。この場合には、両突起電極の高さを
異なるようにして接合した効果が小さくなる。
り、アスペクト比が大きいと、最大歪は接合突起電極7
の中央部分に位置する一方、アスペクト比を徐々に小さ
くしていくと、接合突起電極7の中央部分の歪は徐々に
小さくなり、接合突起電極7の中央部分は最大歪のエリ
アではなくなる。この最大歪エリアの位置が変化する場
合の閾値を求めたところ、接合後におけるアスペクト
比、即ち接合突起電極7の最大長さに対する全体高さの
比として、約0.4であることが判明した。詳細には、
接合突起電極7がチップ基体と接している面の最大長さ
について、下側LSIチップ1の突起電極2における前
記最大長さをB1、上側LSIチップ3の突起電極4に
おける前記最大長さをB2とし、さらにmin(X,
Y)はXとYいずれか小さい方の値を示すものとしたと
き、0.4≦(H0/min(B1,B2)であった。
屈とアスペクト比との関係についても検討を行った。圧
接においては、突起電極を若干塑性変形させて接合する
ため、上記アスペクト比が大きくなると、接合の際に座
屈変形が大きくなり、隣り合う突起電極同士が接触して
しまうことは以前に述べた。検討の結果、図8に示され
ている通り、接合突起電極のアスペクト比が2を超える
と、隣り合う突起電極間が接触することが判明し、接合
突起電極7のアスペクト比は2以下が望ましいことが分
かった。詳細には、上記のB1,B2を使用して、(H
0/min(B1,B2)≦2であった。尚、突起電極
は12μm角、ピッチは20μmである。
続部を仮定して、シミュレーションを進めた。即ち、上
側と下側の突起電極弾性率が異なる場合について検討を
行った。
温度サイクル中の相当塑性歪をプロットしたものであ
り、突起電極の塑性変形を考慮しており、突起電極の高
さは同一、シミュレーションは接合後の形状について行
った。図11は、低弾性率材料の突起電極(下側)と高
弾性率材料(上側)の突起電極を同一接続高さで接合さ
せた場合の、未接合部分のある場合の、温度サイクル中
の相当塑性歪をプロットしたものであり、図12は、図
11の場合の未接合部分のない場合の、温度サイクル中
の相当塑性歪をプロットしたものである。
合端部に材料の違いによる歪が存在しているが、接合部
の突起電極中央部分には、相当塑性歪は存在していな
い。これは、中央部分は突起電極を構成する材料同士が
お互いに拘束しあい破壊に関与しない等方的な応力・歪
となっているからである。
では、未接合部分を起点とする相当塑性歪の集中が見ら
れる。これは、お互いに拘束しあって等方的な応力・歪
となっていた部分が未接合部分により拘束が崩れ破壊に
関与する塑性歪が生じていることを示している。図4の
場合と比較すれば分かるように、これは、弾性率の差異
が存在するためと考えられる。これゆえ、異種材料が接
合される部分においては、未接合部分が生じることは致
命的であることが分かる。
=0の場合と同様の結果、即ち、片側の突起電極高さが
0の場合と同様の結果となってしまい、材料の異なる電
極パッドに接合することが不利であることを示唆してい
る。
認するために、少なくとも下側の突起電極2の高さが異
なる複数の半導体装置を使用して比較試験を行った。以
下、その結果について説明する。
1に示すように、接合前における下側LSIチップ1の
突起電極2の高さが、それぞれ0μm(突起電極な
し)、1.5μm、3μm、5μm、7.5μmとなっ
ており、接合前における上側LSIチップ3の突起電極
4が、7.5μmまたは5μmである。接合前における
突起電極2,4のアスペクト比(突起電極2,4の高さ
/突起電極2,4の対角線長さ)は、共に0.5以下で
ある。
プ1および上側LSIチップ3は、共に、縦横サイズが
10mm角、厚さが50μm、突起電極2,4のピッチ
が20μm、1チップ当たりの突起電極数が1844個
であり、突起電極2,4にはAuめっきが施されてい
る。また、下側LSIチップ1の突起電極2は14μm
角サイズ、上側LSIチップ3の突起電極4は12μm
角サイズである。
50℃の熱圧着により、1突起電極あたり約9nNの荷
重を与えて行った。接合突起電極7のアスペクト比は
0.8以下である。
接合を行い、基板9上へのLSIチップ11の搭載が完
了すると、突起電極2と突起電極4との接合部5が存在
する各LSIチップ11同士の空間に、球状のシリカを
含むエポキシ系のアンダーフィル材9を充填し、それを
硬化させてアンダーフィル樹脂層6とし、LSIチップ
11を封止した。使用したアンダーフィル材の熱膨張係
数は、35ppmである。
において、突起電極間がLSIチップ配線にてデイジー
チェーン状につながれているので、その接続抵抗を測定
することにより、下側LSIチップ1の突起電極2と上
側LSIチップ3の突起電極4との接続の信頼性を評価
した。
起電極7の高さである。また、比率は、突起電極2,4
の接合後において、接合突起電極7の高さをH0、下側
LSIチップ1の突起電極2の高さをH1、上側LSI
チップ3の突起電極4の高さをH2とし、H0=H1+
H2、H1<H2を満たすことを前提に、比率=H1/
H0により計算している。
1に突起電極2が設けられていない半導体装置Aにおい
て最も早く不良が発生した。次には、下側LSIチップ
1の突起電極2と上側LSIチップ3の突起電極4とが
同じ高さである半導体装置E,Fにおいて不良が発生し
た。その後には、半導体装置Dにおいて不良が発生し
た。
(H1/H0)が同じであるものの、接合電極高さが異
なるため、半導体装置Eの方が半導体装置Fよりも早く
不良が発生している。これは、半導体装置Eの方が接合
電極高さが高いため、最大歪の絶対値が大きいことによ
る。
導体装置B,Cに近い接合電極高さであるものの、早く
不良に至っている。これは、半導体装置Fでは、上下の
突起電極2,4の高さが同じであるため、即ち前述した
ように最も避けるべき位置に接合部5(接合界面)があ
ることによる。
よりも遅い一方、半導体装置B,Cよりも早くなってい
る。これは、半導体装置Dは、半導体装置Eに比べて接
合電極高さが低いことにより、最大歪がやや小さくなる
こと、および接合部5が最も歪が大きくなる位置を回避
した、接合突起電極7の全体高さの0.4以下の位置に
存在することによる。また、半導体装置Dは、半導体装
置B,Cに比べて接合電極高さが高いことにより、最大
歪がやや大きくなること、および接合部5が歪を小さく
する上で最も優れた位置である、接合突起電極7の全体
高さの0.2を超えた位置に存在することによる。
0.1以上、0.2以下の場合に突起電極2と突起電極
4の接続不良の発生が最も遅く、高い信頼性を確保でき
ることが分かった。
の場合を例に説明したが、逆に、H1>H2の場合であ
っても半導体装置において同様の機能を得ることができ
るのは勿論である。
半導体装置は、第1の半導体チップの突起電極と第2の
半導体チップの突起電極とが固相接合されており、第1
の突起電極の高さをH1、第2の突起電極の高さをH
2、かつ(H1+H2)である接合突起電極の全体高さ
をH0としたときに、 H1<H2 ……………………… (1) H1/H0<0.4 …………… (2) とした構成である。
の製造方法は、チップ基体の外面から突出するように設
けられた突起電極をそれぞれ有する第1の半導体チップ
と第2の半導体チップとを、接合後の第1の突起電極の
高さをH1、第2の突起電極の高さをH2、かつ(H1
+H2)である接合突起電極の全体高さをH0としたと
きに、 H1<H2 ……………………… (1) H1/H0<0.4 …………… (2) となるようにして、前記の両突起電極同士を対向させて
固相接合し、その後、第1の半導体チップと第2の半導
体チップとの間に樹脂を充填する構成である。
の突起電極と第2の半導体チップの突起電極とを、半導
体チップの隣り合う突起電極間においてブリッジが発生
し難い固相接合にて接合することにより、突起電極のピ
ッチを狭ピッチにすることが可能となる。さらに、チッ
プ基体と突起電極との熱膨張係数のミスマッチ、および
第1の半導体チップと第2の半導体チップとの間の樹脂
層と突起電極との熱膨張係数のミスマッチが存在する場
合であっても、突起電極での大きい歪が存在しない位置
に両突起電極の接合部を配したことにより、歪による両
突起電極の接続不良の発生を抑制し、高い信頼性を得る
ことができる。
のH0およびH1の関係が、 0.1≦H1/H0≦0.2 … (3) である構成としてもよい。これにより、接合突起電極で
の歪による接続不良の発生をさらに抑制し、より高い信
頼性を得ることができる。
突起電極が、Au、Cu、In、SnまたはPbの少な
くとも一つを主成分とする材料からなる構成としてもよ
い。これにより、第1の半導体チップの突起電極と第2
の半導体チップの突起電極との固相接合を適切に行うこ
とができる。
突起電極が半導体チップの前記チップ基体と接している
面の最大長さについて、第1の半導体チップの突起電極
における前記最大長さをB1、第2の半導体チップの突
起電極における前記最大長さをB2とし、さらにmin
(X,Y)はXとYいずれか小さい方の値を示すものと
したとき、 0.4≦(H0/min(B1,B2)≦2… (4) である構成としてもよい。
脂層の熱膨張係数のミスマッチによる歪が、微細化され
た接合突起電極の中央部のみに集中してその部分にクラ
ックが発生する事態を防止することができる。
装置における下側LSIチップの突起電極と上側LSI
チップの突起電極との接合部を示す縦断面図である。
Iチップの3次元積層モジュールからなる突起電極接合
型半導体装置を示す縦断面図である。
存在する場合の、温度サイクル中での相当塑性歪振幅の
シミュレーション結果を示す図である。
にその接合部に未接合部分が存在する場合の、温度サイ
クル中での相当塑性歪振幅のシミュレーション結果を示
す図である。
接合部分が存在しない場合の、温度サイクル中での相当
塑性歪振幅のシミュレーション結果を示す図である。
場合にその接合部に未接合部分が存在しない場合の、温
度サイクル中での相当塑性歪振幅のシミュレーション結
果を示す図である。
塑性歪との関係についてのシミュレーション結果を示す
グラフである。
極のアスペクト比の関係についての実験結果を示すグラ
フである。
のパッドと上側半導体チップの突起電極との接合部を示
す縦断面図である。
プの突起電極と上側半導体チップの突起電極とが同じ高
さである場合の両電極の接合部を示す縦断面図である。
した場合であって、その接合部に未接合部分が存在する
場合の、温度サイクル中での相当塑性歪振幅のシミュレ
ーション結果を示す図である。
した場合であって、その接合部に未接合部分が存在しな
い場合の、温度サイクル中での相当塑性歪振幅のシミュ
レーション結果を示す図である。
Claims (5)
- 【請求項1】チップ基体の外面から突出するように設け
られた突起電極をそれぞれ有する第1の半導体チップと
第2の半導体チップとがそれらの前記突起電極を対向さ
せて接合され、第1の半導体チップと第2の半導体チッ
プとの間に樹脂層を有する突起電極接合型半導体装置に
おいて、 第1の半導体チップの突起電極と第2の半導体チップの
突起電極とが固相接合されており、第1の突起電極の高
さをH1、第2の突起電極の高さをH2、かつ(H1+
H2)である接合突起電極の全体高さをH0としたとき
に、 H1<H2 ……………………… (1) H1/H0<0.4 …………… (2) であることを特徴とする突起電極接合型半導体装置。 - 【請求項2】前記のH0およびH1の関係が、 0.1≦H1/H0≦0.2 … (3) であることを特徴とする請求項1に記載の突起電極接合
型半導体装置。 - 【請求項3】前記突起電極が、Au、Cu、In、Sn
またはPbの少なくとも一つを主成分とする材料からな
ることを特徴とする請求項1に記載の突起電極接合型半
導体装置。 - 【請求項4】前記突起電極が半導体チップの前記チップ
基体と接している面の最大長さについて、第1の半導体
チップの突起電極における前記最大長さをB1、第2の
半導体チップの突起電極における前記最大長さをB2と
し、さらにmin(X,Y)はXとYいずれか小さい方
の値を示すものとしたとき、 0.4≦(H0/min(B1,B2))≦2… (4) であることを特徴とする請求項1に記載の突起電極接合
型半導体装置。 - 【請求項5】チップ基体の外面から突出するように設け
られた突起電極をそれぞれ有する第1の半導体チップと
第2の半導体チップとを、接合後の第1の突起電極の高
さをH1、第2の突起電極の高さをH2、かつ(H1+
H2)である接合突起電極の全体高さをH0としたとき
に、 H1<H2 ……………………… (1) H1/H0<0.4 …………… (2) となるようにして、前記の両突起電極同士を対向させて
固相接合し、その後、第1の半導体チップと第2の半導
体チップとの間に樹脂を充填することを特徴とする突起
電極接合型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2003318363A true JP2003318363A (ja) | 2003-11-07 |
JP4318886B2 JP4318886B2 (ja) | 2009-08-26 |
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ID=29539869
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---|---|---|---|
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---|---|
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JPWO2019150825A1 (ja) * | 2018-02-01 | 2020-02-06 | パナソニックIpマネジメント株式会社 | 半導体装置 |
US11183615B2 (en) | 2018-02-01 | 2021-11-23 | Nuvoton Technology Corporation Japan | Semiconductor device |
US11417805B2 (en) | 2018-02-01 | 2022-08-16 | Nuvoton Technology Corporation Japan | Semiconductor device |
US11742461B2 (en) | 2018-02-01 | 2023-08-29 | Nuvoton Technology Corporation Japan | Semiconductor device |
JP2020086835A (ja) * | 2018-11-22 | 2020-06-04 | 住友ゴム工業株式会社 | ゴム材料のシミュレーション方法、及び、ゴム材料の製造方法 |
JP7159809B2 (ja) | 2018-11-22 | 2022-10-25 | 住友ゴム工業株式会社 | ゴム材料のシミュレーション方法、及び、ゴム材料の製造方法 |
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Publication number | Publication date |
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JP4318886B2 (ja) | 2009-08-26 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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