JP2003284006A - Digital signal processing apparatus, dv decoder, and recording apparatus using the same - Google Patents
Digital signal processing apparatus, dv decoder, and recording apparatus using the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ディジタル的に圧
縮処理されたビデオ及びオーディオ信号をデコードする
装置に係り、特にＤＶ規格に準じたディジタルビデオカ
セットレコーダのデコード処理において、いわゆるIEEE
1394規格のインターフェースから得るディジタルビデオ
信号とディジタルオーディオ信号とを単一のクロックで
処理すると同時に、ビデオ信号はフレームシンクロナイ
ザ、オーディオ信号はサンプリング変換を用い、ビデオ
信号とオーディオ信号の同期をとるディジタル信号処理
装置、ＤＶデコーダ及びこれを用いた記録装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for decoding video and audio signals which are digitally compressed, and more particularly to a so-called IEEE in the decoding process of a digital video cassette recorder conforming to the DV standard.
Digital signal processing that processes digital video signals and digital audio signals obtained from an interface of 1394 standard with a single clock, at the same time uses a frame synchronizer for video signals and sampling conversion for audio signals to synchronize the video signals and audio signals. The present invention relates to a device, a DV decoder and a recording device using the same.
【０００２】[0002]
【従来の技術】ディジタル信号の伝送規格として、近年
盛んに採用されているものに、例えばIEEE1394規格があ
る。このIEEE1394規格は、ディジタルビデオカセットレ
コーダ同士の接続や、ディジタルビデオカセットレコー
ダとパーソナルコンピュータとの接続など、マルチメデ
ィア用途に向くものとして注目されている。このIEEE13
94規格におけるディジタルビデオ信号及びディジタルオ
ーディオ信号のフォーマットは、Specifications of Co
nsumer-Use Digital VCRs using 6.3mm magnetic tape
[HD DIGITAL VCR CONFERENCE]（以下、ＤＶ規格と記
す）に記載されている。このＤＶ規格によると、圧縮信
号は、４８０バイトのビデオ、オーディオデータにIsoc
hronousヘッダ、CIP(Common Isochronous Packet)ヘッ
ダ、CRC(Cyclic Redundancy Check)が付加されたパケッ
ト単位のデータとして1394バス上を伝送する規格となっ
ている。また、上記CIPヘッダは、1394バスを介して送
受信する複数の機器間で同期をとる為に、同期用時間情
報(ＳＹＴ：SyncTime)を含んでいる。通常、このＳＹＴ
を参照してデコード後の出力ビデオ信号タイミングを発
生するため、ＳＹＴに位相ロックしたクロックを作成す
る目的でビデオ用PLLが必要となってくる。2. Description of the Related Art As a digital signal transmission standard, the IEEE 1394 standard has been widely adopted in recent years. The IEEE 1394 standard is attracting attention as suitable for multimedia applications such as connection between digital video cassette recorders and connection between digital video cassette recorder and personal computer. This IEEE13
The formats of digital video signals and digital audio signals in the 94 standard are the Specifications of Co
nsumer-Use Digital VCRs using 6.3mm magnetic tape
It is described in [HD DIGITAL VCR CONFERENCE] (hereinafter referred to as DV standard). According to this DV standard, compressed signals are Isoc for 480 bytes of video and audio data.
It is a standard for transmitting on the 1394 bus as packet unit data to which a hronous header, a CIP (Common Isochronous Packet) header, and a CRC (Cyclic Redundancy Check) are added. Further, the CIP header includes synchronization time information (SYT: SyncTime) in order to synchronize a plurality of devices that transmit and receive via the 1394 bus. Usually this SYT
To generate the output video signal timing after decoding, a video PLL is needed for the purpose of creating a clock phase locked to SYT.
【０００３】一方、ＤＶ規格では、ビデオ信号とオーデ
ィオ信号の関係が非同期となるアンロックモードが存在
する為、この場合、上記ビデオ用PLLに加えてオーディ
オ用PLLも必要となってくる。ところで、上記ＤＶ規格
に準じた機器と、他のシステムとの接続を考えた場合、
ＤＶ規格のようにオーディオのアンロックモードが許さ
れていないケースもあることから、上記ビデオ及びオー
ディオ信号は同期化して出力する必要がある。そこで、
特開平11-317916号では、ＤＶ規格におけるオーディオ
信号をビデオ信号に同期させる為、まず初めにオーディ
オ用PLLを用いてデコード処理を行い、次にビデオ信号
側の同期を用いた第２のオーディオ用PLLを用いて新た
な同期を作成し、これを用いてオーディオ信号のサンプ
ルレート変換処理を行うことで、ビデオ信号とオーディ
オ信号の同期をとる構成を提案している。On the other hand, in the DV standard, there is an unlock mode in which the relationship between the video signal and the audio signal is asynchronous. Therefore, in this case, an audio PLL is required in addition to the video PLL. By the way, when considering the connection between the equipment conforming to the DV standard and other systems,
In some cases, like the DV standard, the audio unlock mode is not allowed, so the video and audio signals must be output in synchronization. Therefore,
In Japanese Patent Laid-Open No. 11-317916, in order to synchronize an audio signal according to the DV standard with a video signal, first a decoding process is performed using an audio PLL, and then a second audio signal using synchronization on the video signal side is used. We propose a configuration that synchronizes video and audio signals by creating new synchronization using PLL and performing sample rate conversion processing of audio signals using this.
【０００４】[0004]
【発明が解決しようとする課題】従来例では、クロック
発生用のPLLが、少なくとも２つ以上存在する。通常PLL
を構成する場合、位相比較出力を積分するために外付け
のLPFが必要となってくる。さらに、これらPLLの入・出
力専用の外部ピンが必要になってくる。この為、必然的
に基板の部品点数が増加すると同時にＬＳＩのピン数増
加の影響による基板設計の複雑化を招き、トータルコス
トも上昇してしまう。よって、ディジタル回路をＬＳＩ
に集積化する場合、設計効率の向上や、安定な動作を保
証するためには、単一のクロックを用い、ビデオ信号は
フレームシンクロナイザ処理、オーディオ信号はサンプ
リング処理を行ない、同期をとることが望ましい。本出
願人はこれを解決すべく、単一のクロックで動作しなが
ら同期化されたビデオ信号とオーディオ信号を出力する
発明を、特願２００１−２３８６９１号及び特願２００
１−３３０１１４号において提案した。これらの出願に
おいては、入力信号とは非同期なクロック信号を発生す
るクロック信号発生部と、クロック信号発生部から出力
するクロック信号を分周し所定のクロックイネーブル信
号を出力する分周部と、分周部から出力するクロックイ
ネーブル信号に従い、圧縮処理されたディジタル信号か
ら圧縮映像及び音声情報などを分離して出力するディジ
タルインタフェース処理部と、ディジタルインタフェー
ス処理部から出力する圧縮映像情報をデコードし、映像
信号を得ると同時に入力信号との同期をとるビデオ信号
処理部と、ディジタルインタフェース処理部１０７から
出力される音声情報をデコードし、音声信号を得ると同
時に音声動作モードに応じた同期で音声信号を出力する
オーディオ信号処理部を用いることで、単一のクロック
でＤＶデコード処理を行うことにより、LSIのピン数を
削減し、周辺回路の部品点数を削減することができる。
本発明は、これらの出願に改良を加えるものであり、特
にオーディオ信号処理部におけるサンプリング数変換処
理、つまり、拡大縮小処理におけるメモリの削減を目的
としたものである。In the conventional example, there are at least two clock generating PLLs. Normal PLL
In the case of, the external LPF is required to integrate the phase comparison output. Furthermore, external pins dedicated to the input and output of these PLLs are required. For this reason, the number of parts on the board inevitably increases, and at the same time, the board design becomes complicated due to the influence of the increase in the number of pins of the LSI, and the total cost also rises. Therefore, the digital circuit is LSI
In order to improve the design efficiency and guarantee stable operation, it is desirable to use a single clock, perform frame synchronizer processing for video signals, and perform sampling processing for audio signals for synchronization. . In order to solve this, the present applicant has proposed an invention of outputting a synchronized video signal and audio signal while operating with a single clock, as disclosed in Japanese Patent Application Nos. 2001-238691 and 200.
No. 1-330114. In these applications, a clock signal generator that generates a clock signal that is asynchronous with the input signal, a divider that divides the clock signal output from the clock signal generator and outputs a predetermined clock enable signal, and a divider. In accordance with the clock enable signal output from the peripheral section, the digital interface processing section that separates and outputs compressed video and audio information from the compressed digital signal, and the compressed video information output from the digital interface processing section is decoded to A video signal processing unit that obtains a signal and is synchronized with an input signal and audio information output from the digital interface processing unit 107 are decoded to obtain an audio signal, and at the same time, an audio signal is output in synchronization according to an audio operation mode. By using the output audio signal processing unit, a single clock By performing the V decoding process, reducing the number of pins of the LSI, it is possible to reduce the number of parts of the peripheral circuits.
The present invention is intended to improve these applications, and particularly to reduce the memory in the sampling number conversion process in the audio signal processing unit, that is, the scaling process.
【０００５】また、上記の出願においては、フレーム単
位での位相差を検出のために、補正が不要なフレームも
補正してしまう不具合があったが、このような不具合を
解消することも、本発明の目的とする。Further, in the above-mentioned application, there is a problem that a frame that does not need to be corrected is also corrected in order to detect the phase difference on a frame-by-frame basis. For the purpose of the invention.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明では、 オーディオ信号処理手段を、メモリ
を用いてオーディオ信号のデシャフリングを行なうデシ
ャフリング手段と、該デシャフリング手段の出力をサン
プリング変換するサンプリング変換手段と、該基準クロ
ックを基にオーディオ出力用クロックイネーブル信号を
発生する出力クロックイネーブル生成手段と、該出力用
クロックイネーブル信号を基にサンプリング変換の変換
係数に応じて、該メモリからの読み出し用イネーブル信
号を発生させる読み出しイネーブル生成手段とで構成す
ることにより、拡大縮小処理におけるメモリを不要とし
た。In order to solve the above problems, in the present invention, the audio signal processing means is a deshuffling means for deshuffling an audio signal using a memory, and the output of the deshuffling means is sampled and converted. Sampling conversion means, output clock enable generation means for generating an audio output clock enable signal based on the reference clock, and reading from the memory according to the conversion coefficient of sampling conversion based on the output clock enable signal And a read enable generating means for generating a read enable signal, a memory for the enlargement / reduction processing is unnecessary.
【０００７】また、オーディオ信号処理手段に、位相差
の平均化を行なう平均化手段を設け、該平均化手段の出
力に応じた変換係数で前記サンプリング変換を行なせる
ことにより、不具合を解消し、性能を改善することがで
きる。Further, the audio signal processing means is provided with an averaging means for averaging the phase difference, and the sampling conversion can be performed with the conversion coefficient according to the output of the averaging means, thereby eliminating the problem. , Can improve performance.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施形態について
図面を用い詳細に説明する。図１は、本発明の第一の実
施例における構成の一例を示したものであり、その内部
構成例や動作原理を示した図２〜図１３も参照しなが
ら、その動作について説明する。図１において、107はI
EEE1394インターフェース処理部、108は信号分離処理
部、109はビデオデコード処理部、110はビデオ信号同期
処理部、111はビデオ信号出力端子、112はオーディオデ
コード処理部、113はサンプリング変換処理部、114はオ
ーディオ信号出力端子、115は入力信号処理用分周回
路、116はオーディオ信号出力処理用分周回路、117はビ
デオ出力フレーム同期発生用分周回路、118は位相比較
部、119は拡大・縮小係数生成部、106は固定クロック発
生部であり、この固定クロックを以下システムクロック
と記す。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 shows an example of the configuration of the first embodiment of the present invention, and its operation will be described with reference to FIGS. 2 to 13 showing the internal configuration example and the operation principle. In FIG. 1, 107 is I
EEE1394 interface processing unit, 108 is a signal separation processing unit, 109 is a video decoding processing unit, 110 is a video signal synchronization processing unit, 111 is a video signal output terminal, 112 is an audio decoding processing unit, 113 is a sampling conversion processing unit, and 114 is Audio signal output terminal, 115 input signal processing frequency dividing circuit, 116 audio signal output processing frequency dividing circuit, 117 video output frame synchronization generating frequency dividing circuit, 118 phase comparison unit, 119 enlargement / reduction coefficient The generation unit 106 is a fixed clock generation unit, and this fixed clock is hereinafter referred to as a system clock.
【０００９】また、102は、107,108をまとめて入力処理
部、103は109,110をまとめてビデオ処理部、104は112,1
13,118,119をまとめてオーディオ処理部、105は115,11
6,117をまとめて分周部と呼ぶこととする。さらに、1で
示す点線で囲まれた部分の、つまり、ビデオ処理部10
3、オーディオ処理部104、分周部105、及び信号分離処
理部108をＤＶデコーダと呼ぶ。このＤＶデコーダは１
チップで構成されるものである。なお、ＤＶデコーダ１
にIEEE1394インターフェース処理部107も加えて１チッ
プ化したＤＶデコーダとすることも可能である。さら
に、図１には具体的に示していないが、上記システムク
ロックは、IEEE1394インターフェース処理部107の出力
部以降、全てのブロックにクロックとして供給してい
る。Further, 102 is an input processing unit that collectively 107 and 108, 103 is a video processing unit that is 109 and 110 collectively, and 104 is 112,1.
13,118,119 collectively audio processing unit, 105 115,11
The 6,117 will be collectively referred to as the frequency divider. Furthermore, the portion surrounded by the dotted line indicated by 1, that is, the video processing unit 10
3, the audio processing unit 104, the frequency dividing unit 105, and the signal separation processing unit 108 are called a DV decoder. This DV decoder is 1
It is composed of chips. The DV decoder 1
It is also possible to add the IEEE1394 interface processing unit 107 to a DV decoder integrated into one chip. Further, although not specifically shown in FIG. 1, the system clock is supplied as a clock to all blocks after the output unit of the IEEE1394 interface processing unit 107.
【００１０】IEEE1394インターフェース処理部107は、
入力信号を受け取るために、基本クロックとしてIEEE13
94インターフェースの動作基準周波数に同期した24.576
MHzを用いているが、周辺機器とのインターフェースを
容易にする為、これと非同期なディジタル信号処理装置
の基本クロックに同期した出力を得る構成を採る。例え
ば、IEEE1394バス上に存在するデータは、１パケットと
呼ばれる単位で管理されており、この１パケットにはIs
ochronousヘッダと呼ばれるヘッダ情報、CIPヘッダと呼
ばれるヘッダ情報とＤＶデータが存在する。これらのデ
ータは、上記基本クロック24.576MHzで管理する。ま
た、CIPヘッダ情報の中には時間情報が含まれており、
これを用いて入力側フレーム同期信号を作成する構成と
し、この入力側フレーム同期信号は外部からのクロック
に同期して出力する構成とする。なお、入力側フレーム
同期信号は入力側基準タイミングを示している。上記Ｄ
Ｖデータは、上記基本クロックを用いて一旦ＦＩＦＯ(F
irst In First Out)に書き込み、上記基準クロックを用
いて読み出す構成を採る。The IEEE1394 interface processing unit 107
IEEE13 as a basic clock to receive the input signal
24.576 synchronized to 94 interface operating reference frequency
Although MHz is used, in order to facilitate the interface with peripheral devices, a configuration that obtains an output that is asynchronous with the basic clock of the digital signal processing device is adopted. For example, the data existing on the IEEE1394 bus is managed in a unit called one packet.
There is header information called an ochronous header, header information called a CIP header, and DV data. These data are managed with the above basic clock of 24.576 MHz. Also, time information is included in the CIP header information,
This is used to create an input-side frame synchronization signal, and the input-side frame synchronization signal is output in synchronization with an external clock. The input side frame synchronization signal indicates the input side reference timing. Above D
The V data is stored in the FIFO (F
irst In First Out), and the structure is used to read using the reference clock.
【００１１】即ち、ここで必要なデータ出力用クロック
は、必ずしも入力のフレーム同期にロックしている必要
はない。そこで、システムクロックを入力信号処理用分
周回路115にて分周し、これを入力処理用クロックイネ
ーブル信号として、システムクロックとペアでIEEE1394
インターフェース処理部107に接続する。即ち、基本ク
ロックはシステムクロックであるが、イネーブル信号と
併用することで、見かけ上、入力処理用クロックイネー
ブルの周期でデータが変化する事となる。That is, the data output clock required here is not necessarily locked to the input frame synchronization. Therefore, the system clock is frequency-divided by the input signal processing frequency dividing circuit 115, and this is used as an input processing clock enable signal in pair with the system clock in IEEE1394.
Connect to the interface processing unit 107. That is, although the basic clock is the system clock, when used in combination with the enable signal, the data apparently changes in the cycle of the clock enable for input processing.
【００１２】例えば、システムクロックを仮に54MHzと
し、仮に入力処理用クロックイネーブル信号を13.5MH
z、IEEE1394インターフェース処理107の出力データバス
幅を８bitとすると、13.5MHz x 8bit = 108Mbpsのデー
タ転送能力となる。一方、ＤＶ規格の圧縮信号は約25Mb
psのデータレートであり、このデータを扱うイネーブル
信号としては、十分なデータ転送能力となる。勿論、上
記FIFOの容量を考慮し、オーバーフローやアンダーフロ
ーを起こさない制御を行うものとする。For example, assume that the system clock is 54 MHz and the input processing clock enable signal is 13.5 MHz.
z, assuming that the output data bus width of the IEEE1394 interface processing 107 is 8 bits, the data transfer capability is 13.5 MHz x 8 bits = 108 Mbps. On the other hand, the compressed signal of DV standard is about 25Mb
The data rate is ps, and the data transfer capability is sufficient as an enable signal for handling this data. Of course, in consideration of the capacity of the above-mentioned FIFO, control is performed so as not to cause overflow or underflow.
【００１３】尚、上記入力処理用クロックイネーブル信
号はシステムクロックを1/4分周する事で容易に得るこ
とができる。以上のように、IEEE1394インターフェース
処理部107では、システムクロックと、これを基に分周
して作成した入力処理用クロックイネーブルとを入力
し、IEEE1394規格で入力するデータの内、ＤＶ規格のデ
ータを分離して出力すると同時に入力側フレーム同期信
号を出力する。信号分離処理部108は、上記IEEE1394イ
ンターフェース処理部107から出力するＤＶ規格のデー
タから、ヘッダ情報を基にビデオデータとオーディオデ
ータを分離して出力する。The input processing clock enable signal can be easily obtained by dividing the system clock by 1/4. As described above, in the IEEE1394 interface processing unit 107, the system clock and the input processing clock enable generated by dividing the system clock are input, and among the data input according to the IEEE1394 standard, the DV standard data is input. Separately output and at the same time output the input side frame synchronization signal. The signal separation processing unit 108 separates the DV standard data output from the IEEE 1394 interface processing unit 107 into video data and audio data based on header information and outputs the video data and audio data.
【００１４】以下、まず初めにビデオデータの信号処理
について説明する。ビデオ処理部103において、ビデオ
デコード処理部109は、図２に示す構成を採る。図２に
おいて、201,208はSRAM、202はSRAMコントロール、203
は可変長復号処理部(Variable Length Decoding 以下、
VLDと記す)、204はVLD変換テーブル、205は逆量子化処
理部(Inverse Quantization 以下IQと記す)、206は逆重
み付け処理部、207は逆離散コサイン変換処理部(Invers
e Discrete Cosine Transform以下、IDCTと記す)であ
る。ビデオデコード処理部109では、まず初めにSRAM201
に１ビデオセグメント分のビデオデータを蓄積し、DCT
単位、マクロブロック単位、ビデオセグメント単位の３
段階に分けてVLD変換テーブル204を参照しながら入力デ
ータをデコードするVLD処理を行う。次にIQ処理部205で
は１DCT単位である６４個のデータ内で所定のエリアに
対してデータシフト処理を行う。逆重み付け処理部206
では１DCT内でジグザグスキャン順に直流成分から遠ざ
かるほど大きな係数で逆重み付け処理を行う。IDCT処理
207は所定の計算式に従い、逆重み付け処理後の６４個
の周波数成分から６４個の振幅成分を算出する処理を行
う。以上の処理は、全て入力信号処理用分周回路115か
ら出力する入力処理用クロックイネーブル信号とシステ
ムクロックによって管理することとする。尚、ビデオデ
コード処理部109内の各処理の詳細は前述のＤＶ規格書
の述べられているので、ここでは詳細な説明を省略す
る。First, the signal processing of video data will be described below. In the video processing unit 103, the video decoding processing unit 109 has the configuration shown in FIG. In FIG. 2, 201 and 208 are SRAMs, 202 is SRAM control, 203
Is a variable length decoding unit (below Variable Length Decoding,
VLD), 204 is a VLD conversion table, 205 is an inverse quantization processor (Inverse Quantization, hereinafter referred to as IQ), 206 is an inverse weighting processor, 207 is an inverse discrete cosine transform processor (Invers).
e Discrete Cosine Transform, hereinafter referred to as IDCT). In the video decoding processing unit 109, first, the SRAM 201
One video segment worth of video data is stored in
Unit, macroblock unit, video segment unit 3
The VLD process for decoding the input data is performed while referring to the VLD conversion table 204 in stages. Next, the IQ processing unit 205 performs data shift processing on a predetermined area within 64 pieces of data which is a DCT unit. Inverse weighting processing unit 206
Then, in 1DCT, the inverse weighting process is performed with a larger coefficient as the distance from the DC component increases in the zigzag scan order. IDCT processing
207 performs a process of calculating 64 amplitude components from the 64 frequency components after the inverse weighting process according to a predetermined calculation formula. All the above processing is managed by the input processing clock enable signal output from the input signal processing frequency dividing circuit 115 and the system clock. Since the details of each processing in the video decoding processing unit 109 are described in the above-mentioned DV standard, detailed description will be omitted here.
【００１５】次に、図３を用いて、ビデオ処理部103に
おける、ビデオ信号同期処理部110の動作について説明
する。図３において、301はメモリ、302はデシャフリン
グ書き込み制御信号発生部、303はシンクロ読み出し制
御信号発生部である。メモリ301は少なくとも３フレー
ム以上の容量を備えている。ここでは図４、図５を用い
てビデオデシャフリング処理の概要を、また、図６を用
いてシンクロ動作の概要を説明する。Next, the operation of the video signal synchronization processing unit 110 in the video processing unit 103 will be described with reference to FIG. In FIG. 3, reference numeral 301 is a memory, 302 is a deshuffling write control signal generator, and 303 is a synchro read control signal generator. The memory 301 has a capacity of at least 3 frames or more. Here, an outline of the video deshuffling process will be described with reference to FIGS. 4 and 5, and an outline of the synchronizing operation will be described with reference to FIG.
【００１６】図４はビデオデシャフリング原理を説明す
る説明図であり、図４において(a)は、ビデオ処理部103
から出力されるデータの配列及び順番を示したフレーム
イメージ、(b)、(c)は(a)のフレームイメージからそれ
ぞれ奇数、偶数ラインをまとめたフィールドイメージで
ある。また、図５はビデオデシャフリング処理における
メモリ301の書き込み、及び読み出しデータのタイミン
グを示しており、(a)は入力側フレーム同期信号、(b)は
メモリ301の書き込みアドレス、(c)はメモリ301の書き
込み信号、(d)はメモリ301の読み出し信号をそれぞれ示
している。ビデオ信号同期処理部110におけるデシャフ
リング処理は、図４(a)に示すフレームイメージのビデ
オ信号を、図４(b),(c)に示すフィールドイメージの信
号に並び替える処理を行う。ビデオ処理部103からは図
４(a)に示すように、画面上を５０個に分割したスーパ
ーブロックと呼ばれる単位で同図の１，２，３，４，５
と記した順番に上から下に向かって処理した信号が出力
される。デシャフリング書き込み制御信号発生部302
は、メモリ上の本来表示すべき位置にマッピングしなが
ら書き込み処理を行う為、図５(b)に示す順で水平・垂
直アドレスを発生する。シャフリング処理は、１フレー
ムで一巡する規格であるため、図５(c)に示す様に１フ
レーム分のデータをメモリ301に書き込む。尚、メモリ3
01にデータを書き込む際のアドレス発生は、前述のＤＶ
規格書のシャフリングルールの逆を行うことにより実現
可能であり、ここでは詳細な説明を省略する。以上、入
力処理部102から、ここまでの信号処理は、IEEE1394イ
ンターフェース処理部107から出力する入力側フレーム
同期信号を基準とした処理を行うこととする。FIG. 4 is an explanatory diagram for explaining the principle of video deshuffling. In FIG. 4, (a) shows the video processing unit 103.
(B) and (c) are field images in which odd and even lines are respectively collected from the frame image of (a). Further, FIG. 5 shows timings of writing and reading data in the memory 301 in the video deshuffling process. (A) is an input side frame synchronization signal, (b) is a write address of the memory 301, and (c) is A write signal of the memory 301 and a read signal of the memory 301 are shown in (d). The deshuffling process in the video signal synchronization processing unit 110 performs a process of rearranging the video signal of the frame image shown in FIG. 4A into the signal of the field image shown in FIGS. 4B and 4C. As shown in FIG. 4 (a), the video processing unit 103 divides the screen into 50 units, called units of superblocks 1, 2, 3, 4, 5 in FIG.
The processed signals are output from the top to the bottom in the order described. Deshuffling write control signal generator 302
Performs the writing process while mapping to the position to be originally displayed on the memory, so that the horizontal and vertical addresses are generated in the order shown in FIG. 5B. Since the shuffling process is a standard that makes one cycle for one frame, data for one frame is written in the memory 301 as shown in FIG. Memory 3
The address is generated when writing data to 01.
This can be realized by reversing the shuffling rule of the standard, and detailed description will be omitted here. As described above, the signal processing from the input processing unit 102 up to this point is performed based on the input side frame synchronization signal output from the IEEE1394 interface processing unit 107.
【００１７】次に、シンクロ読み出し制御信号発生部30
3は、フレームイメージでメモリ301に書き込まれたビデ
オ信号を、図４(b)に示す奇数ラインのビデオ信号（eve
nフィールド）、図４(c)に示す偶数ラインのビデオ信号
（oddフィールド）の順で読み出す制御を行う（図５
(d)）。この際、シンクロ読み出し制御信号発生部303は
ビデオ出力フレーム同期発生用分周回路117から得る出
力用フレーム同期信号を基準信号として読み出し制御を
開始する。なお、出力用フレーム同期信号は、出力側フ
レーム基準タイミングを示す信号である。Next, the sync read control signal generator 30
Reference numeral 3 denotes a video signal written in the memory 301 in the form of a frame image, and the video signal of the odd line (eve) shown in FIG.
(n fields) and the even line video signals (odd fields) shown in FIG. 4C are read out in this order (FIG. 5).
(d)). At this time, the synchro read control signal generator 303 starts the read control by using the output frame synchronization signal obtained from the video output frame synchronization generation frequency dividing circuit 117 as a reference signal. The output frame synchronization signal is a signal indicating the output side frame reference timing.
【００１８】ここで、IEEE1394インターフェース処理部
107から出力する入力側フレーム同期信号と、ビデオ出
力フレーム同期発生用分周回路117から得る出力用フレ
ーム同期信号の関係を、図６を用いて説明する。図６は
シンクロ動作時における入力側フレーム同期信号と出力
用フレーム同期信号及びメモリ301の入・出力データの
関係を、入力側フレーム同期信号より、出力用フレー
ム同期信号が早い場合、入力側フレーム同期信号よ
り、出力用フレーム同期信号が遅い場合とに分けて示し
たタイミング図である。上述したように、入力側フレー
ム同期信号は、CIPヘッダ情報の中の時間情報（SYT）を
基に作成されたものであり、出力用同期信号は基準クロ
ックを基にビデオ出力フレーム同期発生用分周回路117
から出力されたものである。図６において(a)は入力側
フレーム同期信号、(b)はメモリ301の書き込み信号、
(c)、(f)は出力用フレーム同期信号、(d)、(g)はメモリ
301の読み出し信号をそれぞれ示している。Here, the IEEE1394 interface processing unit
The relationship between the input side frame synchronization signal output from 107 and the output frame synchronization signal obtained from the video output frame synchronization generation frequency dividing circuit 117 will be described with reference to FIG. FIG. 6 shows the relationship between the input side frame synchronization signal, the output frame synchronization signal, and the input / output data of the memory 301 during the synchronizing operation when the output side frame synchronization signal is faster than the input side frame synchronization signal. FIG. 7 is a timing chart separately showing a case where an output frame synchronization signal is slower than a signal. As described above, the input side frame synchronization signal is created based on the time information (SYT) in the CIP header information, and the output synchronization signal is based on the reference clock and is used for video output frame synchronization generation. Circuit 117
It was output from. 6, (a) is an input side frame synchronization signal, (b) is a write signal of the memory 301,
(c) and (f) are output frame sync signals, (d) and (g) are memories
The read signals of 301 are shown.
【００１９】例えば、IEEE1394バスを通して入力するＤ
Ｖデータは、外部に接続されたディジタルビデオカセッ
トレコーダの出力や、パーソナルコンピュータに蓄積さ
れたデータの出力など色々な場合が想定できる。従っ
て、システムクロックの周波数と、上記外部機器に内蔵
された発振器の周波数との間に少しでも差分が存在する
と、基準となるフレーム同期信号にもズレが生じてく
る。例えば、システムクロックが僅かに高い周波数であ
った場合、図６に示すタイミングで、また、低い周波
数であった場合、図６に示すタイミングで、メモリ30
1の書き込みと、読み出しとがレーシングする関係に陥
ることがある。For example, D input through the IEEE1394 bus
Various cases can be assumed for the V data, such as an output of an externally connected digital video cassette recorder and an output of data stored in a personal computer. Therefore, if there is any difference between the frequency of the system clock and the frequency of the oscillator incorporated in the external device, the reference frame synchronization signal will also deviate. For example, when the system clock has a slightly high frequency, the memory 30 is provided at the timing shown in FIG. 6, and when the system clock has a low frequency, at the timing shown in FIG.
Writing 1 and reading may fall into a racing relationship.
【００２０】そこで、デシャフリング書き込み制御信号
発生部302から書き込み終了タイミングで書き込みが終
了したアドレス（以下、w_endと記す）をシンクロ読み
出し制御信号発生部303に出力する。シンクロ読み出し
制御信号発生部303では、w_endを受けて、読み出し開始
タイミングにおいて既に書き込みが終了しているフレー
ムの信号を読み出す制御を行う。即ち、図６の(b)と(d)
の関係において、(e)で示すタイミングでは、２フレー
ム目のデータ書き込みが終了していない為、再度1フレ
ーム目のデータを出力するよう読み出し制御を行う。ま
た、図６の(b)と(g)の関係において、(h) で示すタイミ
ングでは、まだ２フレーム目のデータを読み出していな
いにも係らず、３フレーム目の書き込みが既に終了して
いるため、２フレーム目のデータを飛ばして３フレーム
目のデータにジャンプして出力するよう読み出し制御を
行う。以上のように、いわゆるフレームシンクロ動作を
行うことで、入力するＤＶデータと非同期な関係にある
出力用フレーム同期に、ロックした出力を得ることが可
能となる。Therefore, the deshuffling write control signal generator 302 outputs the address (hereinafter, referred to as w_end) at which the writing is completed at the write end timing to the synchronized read control signal generator 303. The synchro read control signal generator 303 receives w_end and performs control to read the signal of the frame in which writing has already been completed at the read start timing. That is, (b) and (d) of FIG.
In the above relationship, since the data writing of the second frame is not completed at the timing shown in (e), the read control is performed so that the data of the first frame is output again. Further, in the relationship between (b) and (g) of FIG. 6, at the timing shown in (h), the writing of the third frame has already finished even though the data of the second frame has not been read yet. Therefore, the read control is performed so that the data of the second frame is skipped and the data of the third frame is jumped and output. As described above, by performing the so-called frame synchronization operation, it is possible to obtain the locked output in the output frame synchronization which is asynchronous with the input DV data.
【００２１】次に、オーディオ処理部104について、図
７〜図１３を用いて説明する。ここでは、まず初めに図
８を用いて、オーディオ信号の規格について概要を説明
する。なお、オーディオ信号について、ビデオ信号にお
いて述べたようなフレーム単位での同期化を行うと、以
下の問題がある。ビデオ信号は、１フレーム分スキップ
して再生しても１／３０の１コマがかけるだけなので視
覚上目立つこと無いが、オーディオ信号を１フレーム分
スキップすると、スキップした部分が不連続である、例
えば「ブチッ」という不連続性を示す音声等が目立ち、
実用的でないものになってしまう。従って、オーディオ
信号においては、Audioフレーム同期信号を基準とした
１フレームのオーディオサンプル数を１フレーム単位と
みなして、サンプリング変換処理を行うこととする。Next, the audio processing unit 104 will be described with reference to FIGS. Here, first, the outline of the audio signal standard will be described with reference to FIG. If the audio signal is synchronized on a frame-by-frame basis as described for the video signal, there are the following problems. Even if the video signal is skipped by one frame and played back, only one frame of 1/30 is applied, so that it is visually inconspicuous, but if the audio signal is skipped by one frame, the skipped portion is discontinuous, for example, The voice etc. showing the discontinuity "Buchi" stands out,
It becomes impractical. Therefore, in the audio signal, the sampling conversion processing is performed by regarding the number of audio samples of one frame with respect to the Audio frame synchronization signal as one frame unit.
【００２２】図８はオーディオ信号の規格を示してお
り、ＤＶのオーディオの規格には、525/60システム(NTS
C)、625/50システム(PAL)、という２種類のシステムに
対して、サンプリング周波数が48KHz／44.1KHz／32KHz
と、３種類のサンプリングモードが存在する。また、こ
れら各モードには１フレームあたりのサンプル数（Audi
o Frame Size 以下、AF_SISE と記す）の許容範囲が定
められている。例えば525/60,48KHzモードの場合、AF_S
ISEが最小：1580サンプル、最大：1620サンプル、平
均：1601.6サンプルとされている。このように、AF_SIS
Eが平均値からずれているモード、即ち、ビデオのフレ
ーム周波数とオーディオのサンプリング周波数とが所定
の比率を保たないモードを、アンロックモードと呼ぶ。
このアンロックモードはＤＶ規格特有のもので、ＤＶＤ
規格やＭＰＥＧのTS(Transport Stream)では許されてい
ない。また、図８に示すように、例えば525/60,48KHzモ
ードの場合、初めの1フレーム目を1600サンプル、２か
ら５フレーム目を1602サンプルとし、これを繰り返すこ
とで1フレームの平均レートを一定に保つモードをロッ
クモードと定義している。このモードも５フレーム単位
で考えると平均レートになっているが、1フレームでは
アンロックモードと変わらず平均レートになっていな
い。従って、ロックモード、アンロックモードに関わら
ずオーディオ出力を外部の機器に接続する場合、所定の
サンプリング周波数で出力し、ビデオのフレーム周波数
とオーディオのサンプリング周波数とが所定の比率を保
つようにする必要がある。つまり、システムクロックを
分周し、所定のサンプリング周波数でオーディオ信号を
出力すれば、ビデオの1フレーム期間のオーディオ平均
レートは一定に保たれる。よって、オーディオ信号とビ
デオ信号は自動的に同期することとなる。FIG. 8 shows the audio signal standard. The DV audio standard is 525/60 system (NTS
C), 625/50 system (PAL), two types of systems, sampling frequency is 48KHz / 44.1KHz / 32KHz
There are three types of sampling modes. In addition, the number of samples per frame (Audi
o The allowable range of Frame Size (hereinafter referred to as AF_SISE) is defined. For example, in 525 / 60,48KHz mode, AF_S
The minimum ISE is 1580 samples, the maximum is 1620 samples, and the average is 1601.6 samples. Thus, AF_SIS
A mode in which E deviates from the average value, that is, a mode in which the video frame frequency and the audio sampling frequency do not maintain a predetermined ratio is called an unlock mode.
This unlock mode is unique to the DV standard, DVD
It is not allowed in the standard or MPEG TS (Transport Stream). As shown in FIG. 8, for example, in the case of 525 / 60,48KHz mode, the first frame is set to 1600 samples, the 2nd to 5th frames are set to 1602 samples, and the average rate of one frame is kept constant by repeating this. The mode to keep is defined as lock mode. This mode also has an average rate when considered in units of 5 frames, but 1 frame does not have the average rate as in the unlock mode. Therefore, when connecting the audio output to an external device regardless of the lock mode or the unlock mode, it is necessary to output at a predetermined sampling frequency and maintain a predetermined ratio between the video frame frequency and the audio sampling frequency. There is. That is, if the system clock is divided and the audio signal is output at a predetermined sampling frequency, the audio average rate for one frame period of video is kept constant. Therefore, the audio signal and the video signal are automatically synchronized.
【００２３】従って、オーディオ処理部は、システムク
ロックに同期して入力されるオーディオデータをAF_SIZ
E分、デシャフリングし、最後にサンプリング周波数に
相当するオーディオ処理用クロックイネーブル信号で出
力するという構成になる。ただし、この構成では、オー
ディオ信号とビデオ信号は同期するが、入力信号には同
期していない。つまり、入力側のフレームとオーディオ
のフレームとが同期の関係ではないということになる。
よって、入力側のフレームとオーディオのフレームを同
期させるために入力側フレーム同期信号とオーディオフ
レーム同期信号との位相を比較し、その位相差を基に、
オーディオの1フレーム中のサンプル数を変更し、オー
ディオフレーム同期信号を入力側フレーム同期信号に近
づけることが必要になる。そのため、オーディオ処理部
では、AS_SIZE分のデシャフリング処理の後にサンプリ
ング変換処理（縮小或いは拡大処理）を追加する。な
お、サンプリング変換処理とは、オーディオ信号の縮小
または拡大処理を行うことにより、サンプル数を変換処
理、つまりサンプル数を補正することを意味する。Therefore, the audio processing unit outputs the audio data AF_SIZ in synchronization with the system clock.
The configuration is such that deshuffling is performed for E minutes, and finally an audio processing clock enable signal corresponding to the sampling frequency is output. However, in this configuration, the audio signal and the video signal are synchronized, but are not synchronized with the input signal. That is, it means that the input side frame and the audio frame are not in a synchronous relationship.
Therefore, in order to synchronize the input side frame and the audio frame, the phases of the input side frame synchronization signal and the audio frame synchronization signal are compared, and based on the phase difference,
It is necessary to change the number of samples in one frame of audio to bring the audio frame sync signal closer to the input side frame sync signal. Therefore, the audio processing unit adds sampling conversion processing (reduction or enlargement processing) after deshuffling processing for AS_SIZE. Note that the sampling conversion processing means conversion processing of the number of samples, that is, correction of the number of samples by performing reduction or expansion processing of the audio signal.
【００２４】次に、上記動作を具体的に実現する回路の
構成について、図７，図９を用いて説明する。本実施例
においては、拡大縮小変換部113においてメモリを使用
せずに拡大縮小処理を行うことを特徴としている。Next, the configuration of the circuit that specifically realizes the above operation will be described with reference to FIGS. The present embodiment is characterized in that the enlargement / reduction conversion unit 113 performs enlargement / reduction processing without using a memory.
【００２５】図７は、オーディオ処理部104の構成例で
あり、同図において701はオーディオデータとオーディ
オ補助データを選択出力する分離処理部、702はメモ
リ、703はデシャフリング書き込み制御信号発生部、704
はデシャフリング読み出し制御信号発生部、705はサン
プルカウンタ部、701,702,703,704,705を合わせてオー
ディオデコード処理部112と呼ぶ事とする。また、706,7
07,708,709,710,711,712はデータ及びイネーブル信号を
表し、図９のタイミング図に対応している。なお、メモ
リを用いてオーディオ信号のデシャフリングを行なうデ
シャフリング手段として、デシャフリング書き込み制御
信号発生部703、デシャフリング読み出し制御信号発生
部704が該当し、デシャフリング手段の出力をサンプリ
ング変換するサンプリング変換手段及び出力用クロック
イネーブル信号を基にサンプリング変換の変換係数に応
じて該メモリからの読み出し用イネーブル信号を発生さ
せる読み出しイネーブル生成手段として、拡大縮小変換
部113が該当する。FIG. 7 shows an example of the configuration of the audio processing unit 104. In FIG. 7, 701 is a separation processing unit for selectively outputting audio data and audio auxiliary data, 702 is a memory, 703 is a deshuffling write control signal generation unit, 704.
Is a deshuffling read control signal generation unit, 705 is a sample counter unit, and 701, 702, 703, 704, and 705 are collectively referred to as an audio decoding processing unit 112. Also 706,7
07, 708, 709, 710, 711, 712 represent data and enable signals and correspond to the timing chart of FIG. Note that the deshuffling write control signal generation unit 703 and the deshuffling read control signal generation unit 704 correspond to the deshuffling means for performing the deshuffling of the audio signal using the memory, and the sampling conversion means and the output clock for sampling and converting the output of the deshuffling means. The scaling conversion unit 113 corresponds to a read enable generation unit that generates a read enable signal from the memory according to a conversion coefficient of sampling conversion based on the enable signal.
【００２６】図９は、図７のタイミング図であり、同図
において706は入力側フレーム同期信号、707は入力オー
ディオデータ、708はAF_SIZE、709はオーディオフレー
ム同期信号、710は拡大・縮小係数、711はデシャフリン
グデータのサンプル数、712は拡大・縮小変換後オーディ
オデータのサンプル数を表している。FIG. 9 is a timing chart of FIG. 7, in which 706 is an input side frame sync signal, 707 is input audio data, 708 is AF_SIZE, 709 is an audio frame sync signal, and 710 is a scaling factor. 711 is the number of samples of deshuffling data, and 712 is the number of samples of audio data after enlargement / reduction conversion.
【００２７】図７のオーディオデコード処理部112にお
いて、分離処理部701は、信号分離処理部108から入力さ
れるオーディオデータ707をオーディオ補助情報とオー
ディオ信号とに分離出力する。この内、オーディオ補助
情報に含まれるサンプル数の情報をAF_ SIZE708とし
て、NTSC/PALの区別、オーディオモード、即ち、３種類
のサンプリング周波数の区別などの情報をMODE信号とし
て出力する。In the audio decoding processing unit 112 of FIG. 7, the separation processing unit 701 separates and outputs the audio data 707 input from the signal separation processing unit 108 into audio auxiliary information and audio signals. Among these, information of the number of samples included in the audio auxiliary information is set as AF_SIZE708, and information such as NTSC / PAL discrimination, audio mode, that is, discrimination of three kinds of sampling frequencies is output as a MODE signal.
【００２８】このMODE信号より、図１に示したオーディ
オ信号出力処理用分周回路116は、オーディオモードの
情報を受けて、所定のサンプリング周波数のオーディオ
処理用クロックイネーブル信号（例えば48kHzモード、
システムクロック54MHzであれば、54MHzを1125分周して
得る48kHzのイネーブル信号）を入力信号とは非同期な
システムクロック106を分周して作成し、拡大・縮小変
換部113へ出力する。From the MODE signal, the audio signal output processing frequency dividing circuit 116 shown in FIG. 1 receives the audio mode information, and receives an audio processing clock enable signal (for example, 48 kHz mode, of a predetermined sampling frequency).
If the system clock is 54 MHz, a 48 kHz enable signal obtained by dividing 54 MHz by 1125) is generated by dividing the system clock 106 asynchronous with the input signal, and is output to the scaling conversion unit 113.
【００２９】拡大・縮小変換部113は、オーディオ信号
のサンプル数を増加、或いは減少させる処理、即ち拡
大、縮小処理を行うことで、オーディオ信号のサンプリ
ング変換を行う。ここで、拡大、縮小処理の原理につい
て、図１０〜図１２を用いて説明する。図１０は、メモ
リを使用しないで直線補間を行なうことが出来る拡大・
縮小処理の原理を表した構成例であり、1002，1003，10
09，1013は図には書いていないがシステムクロックで動
作しイネーブル(en)入力がHiでデータを更新するフリッ
プフロップ、1004,1005は乗算回路、1006,1007,1014は
加算回路、1008は割算回路(ただし、２のべき乗の割算
なので実際にはビットシフトで実現する)、1015,1016は
比較回路、1017,1020はＡＮＤ回路、1018は遅延処理
部、1019はＯＲ回路であり、1002,1003,1004,1005,100
7, 1009を合わせて補間フィルタ部1001、1008,1006を合
わせて補間フィルタ係数発生部1011、1013,1014,1015,1
016,1017,1018,1019,1020を合わせて出力位置情報発生
部1012と呼ぶ事とする。また、図中の( )内の記号は図
１１，図１２の( )内の記号に対応し、Ｓは正の整数で
補間の精度を表し、数値が大きいほどデータの補間位置
を細かく設定することが出来る。この拡大・縮小処理の
原理の構成例は、オーディオ信号出力処理用分周回路11
6からの出力側データイネーブル(b)と拡大・縮小係数生
成部119からの拡大・縮小係数(c)で入力側データイネー
ブル(j)を生成し、その入力側データイネーブル(j)に応
じてメモリ702から入力データ(k)を入力させ、演算する
ことにより、拡大及び縮小された出力データ(r)を出力
側データイネーブル(b)のタイミングで得ることが出来
る。次に、拡大・縮小変換動作について図１０の構成例
と合わせ、図１１,図１２及び具体的な数値例を用いて
説明する。図１１は図１０の回路を用いて７分の４に縮
小する時のタイミング図を表し、数値例は10進数で表し
ている。図１１において、(a)はシステムクロック、(b)
は出力側データイネーブル、(c)は拡大・縮小係数、(d)
はフリップフロップ1013の出力数値、(e)は加算回路101
4の加算結果、(f)は比較回路1015の比較結果、(g)はＡ
ＮＤ回路1017のＡＮＤ結果、(h)は遅延処理部1018の遅
延結果、(i)はＯＲ回路1019のＯＲ結果、(j)は入力デー
タイネーブル、(k)は入力データ、(l)はフリップフロッ
プ1002の出力数値、(m)は乗算回路1004の乗算結果、(n)
はフリップフロップ1003の出力数値、(o)は乗算回路100
5の乗算結果、(p)は加算回路1007の加算結果、(q)は割
算回路1008の割算結果、(r)はフリップフロップ1009の
出力データをそれぞれ示している。ここでは、図１０の
Ｓを２に設定し、７分の４に縮小するため、拡大・縮小
係数(c)を７にする。まず、オーディオ信号出力処理用
分周回路116から出力側データイネーブル(b)を入力す
る。この時、フリップフロップ1013は加算回路1014の加
算結果(e)のLSB2bitを出力側データイネーブル(b)のタ
イミングで格納し、(d)のように出力する。次に、比較
回路1015は加算回路1014の加算結果(e)が２の(Ｓ+1)
乗、すなわち本実施例では８以上ならばHiを出力するた
め(f)のようになり、ＡＮＤ回路1017は出力側データイ
ネーブル(b)と(f)の論理積(g)を出力する。また比較回
路1016の比較結果は拡大・縮小係数(c)が７で常に４以
上となるためHi信号になる。その後段処理の遅延処理部
1018は(g)を遅延させる処理であり、本実施例ではフリ
ップフロップ２段、つまり、２システムクロック分遅延
させ、(h)となる。次のＯＲ回路1019では(h)と出力側デ
ータイネーブル(b)との論理和(i)が生成される。よっ
て、入力データイネーブルは比較回路1016が常にHiを出
力するため(j)のようになる。上記内容が出力位置情報
発生部1012の説明であり、入力データイネーブル(j)を
作成すると共に、出力データ位置情報(d)を発生させ
る。すなわち、この例では(d)が１ならば入力データか
ら(1/4)サンプルずれた位置のデータを出力すべきであ
ることを示しており、同様に(d)が２ならば(2/4)サンプ
ル、(d)が３ならば(3/4)サンプルずれた位置のデータを
出力すべきであることを示している。したがって、この
Ｓ＝２の例では、(1/4)サンプル単位の位置分解能で出
力出来る。補間フィルタ係数発生部1011は、上記出力デ
ータ位置情報(d)を基に補間係数を出力する。本原理図
では、補間フィルタ部1001をフリップフロップ２個の２
タップ構成にし、直線補間を行なうように２つの係数を
生成する。２つの係数のうち１つは割算回路1008の出力
結果(q)であり、割算回路1008はフリップフロップ1013
の出力結果(d)を１／(２のＳ乗)(本実施例では１／４)
に演算し、演算結果(q)を乗算回路1004へ出力する。ま
た、もう１つの係数は加算回路1006の出力結果であり、
加算回路1006は１から割算回路1008の演算結果(q)を引
算し、その引算結果を乗算回路1005へ出力する。次に、
補間フィルタ部1001について説明する。まず、入力デー
タ(k)は入力データイネーブル(j)のタイミングで入力さ
れ、フリップフロップ1002,1003の出力はそれぞれ(l),
(n)となる。そして、乗算回路1004,1005は、それぞれ
(l),(n)と補間フィルタ係数発生部1011からの係数との
乗算を行ない、(m)及び(o)を出力する。加算回路1007
は、乗算回路1004,1005の出力(m)と(o)を加算し、(p)を
出力する。フリップフロップ1009は、加算回路1007の出
力(p)を出力側データイネーブル(b)のタイミングで更新
し、(r)を出力する。以上のように、補間フィルタ部100
1は入力データイネーブル(j)のタイミングで入力される
入力データ(k)に対して直線補間を行ないながら、デー
タの間引きを行ない、サンプル数を７分の４に削減す
る。次に３分の４に拡大する時の説明をする。タイミン
グ図は図１２に示し、数値例は10進数で表している。図
１２においては、拡大・縮小係数(c)の値を３に設定して
いるところが前記縮小の場合と異なり、これにより図１
１と異なる出力が得られる。すなわち、拡大・縮小係数
(c)が３で常に８未満となるため、比較回路1015の出力
はLow信号になる。また、比較回路1016は加算回路1014
の加算結果(e)が２のＳ乗、すなわち本実施例では４以
上ならばHiを出力するため、(t)のようになる。よっ
て、ＡＮＤ回路1020は比較回路1016の比較結果(t)と出
力側データイネーブル(b)の論理積結果、つまり、入力
データイネーブル(j)を出力する。その結果、入力デー
タイネーブル(j)と出力データイネーブル(ｂ)の比率は
４分の５になり、また、補間フィルタ係数発生部1011及
び補間フィルタ部1001は、縮小時と同様に処理を行な
い、データの直線補間が行われるので、４分の５の拡大
処理が実現できる。すなわち、図１０に示す回路によ
り、式１に示す拡大・縮小率のサンプリング変換が実現
できる。式１は、図１０に示す拡大・縮小変換回路の拡
大・縮小率を示す式である。The enlargement / reduction conversion unit 113 performs sampling conversion of the audio signal by performing a process of increasing or decreasing the number of samples of the audio signal, that is, an enlargement / reduction process. Here, the principle of the enlargement / reduction processing will be described with reference to FIGS. FIG. 10 is an enlargement that can perform linear interpolation without using memory.
This is a configuration example showing the principle of reduction processing.
Although not shown in the figure, 09 and 1013 are flip-flops that operate on the system clock and update data when the enable (en) input is Hi, 1004 and 1005 are multiplication circuits, 1006, 1007 and 1014 are addition circuits, and 1008 is a division circuit. An arithmetic circuit (however, it is actually a bit shift because it is a division of a power of 2), 1015 and 1016 are comparison circuits, 1017 and 1020 are AND circuits, 1018 is a delay processing unit, and 1019 is an OR circuit. , 1003,1004,1005,100
Interpolation filter unit 1001, 1008, 1006 by combining 7, 1009 Interpolation filter coefficient generation unit 1011, 1013, 1014, 1015, 1
016, 1017, 1018, 1019, 1020 are collectively referred to as an output position information generating unit 1012. The symbols in parentheses in the figure correspond to the symbols in parentheses in FIGS. 11 and 12, and S is a positive integer representing the interpolation accuracy. The larger the number, the finer the interpolation position of the data. You can The configuration example of the principle of this enlargement / reduction processing is the frequency divider circuit 11 for audio signal output processing.
Generate the input side data enable (j) with the output side data enable (b) from 6 and the enlargement / reduction coefficient (c) from the enlargement / reduction coefficient generation unit 119, and according to the input side data enable (j) By inputting the input data (k) from the memory 702 and performing an arithmetic operation, the expanded and reduced output data (r) can be obtained at the timing of the output side data enable (b). Next, the enlargement / reduction conversion operation will be described with reference to FIGS. 11 and 12 and specific numerical examples together with the configuration example of FIG. FIG. 11 shows a timing diagram when the circuit of FIG. 10 is used to reduce the size to 4/7. Numerical examples are shown in decimal. In FIG. 11, (a) is the system clock, and (b) is
Is data enable on output side, (c) is scaling factor, (d)
Is the output value of the flip-flop 1013, and (e) is the adder circuit 101.
4 is the addition result, (f) is the comparison result of the comparison circuit 1015, and (g) is A
The AND result of the ND circuit 1017, (h) the delay result of the delay processing unit 1018, (i) the OR result of the OR circuit 1019, (j) the input data enable, (k) the input data, and (l) the flip-flop. 1002 output value, (m) is the multiplication result of multiplication circuit 1004, (n)
Is the output value of the flip-flop 1003, (o) is the multiplication circuit 100
5 shows the multiplication result, (p) shows the addition result of the addition circuit 1007, (q) shows the division result of the division circuit 1008, and (r) shows the output data of the flip-flop 1009. Here, S in FIG. 10 is set to 2 and the enlargement / reduction coefficient (c) is set to 7 in order to reduce it to 4/7. First, the output side data enable (b) is input from the audio signal output processing frequency dividing circuit 116. At this time, the flip-flop 1013 stores the LSB 2 bits of the addition result (e) of the addition circuit 1014 at the timing of the output side data enable (b) and outputs it as shown in (d). Next, in the comparison circuit 1015, the addition result (e) of the addition circuit 1014 is 2 (S + 1).
If it is a power, that is, 8 or more in the present embodiment, Hi is output, so that it becomes (f), and the AND circuit 1017 outputs the logical product (g) of the output side data enable (b) and (f). Further, the comparison result of the comparison circuit 1016 is a Hi signal because the enlargement / reduction coefficient (c) is 7 and is always 4 or more. Delay processing unit for subsequent processing
1018 is a process for delaying (g), and in this embodiment, it is (h) after delaying by two stages of flip-flops, that is, two system clocks. In the next OR circuit 1019, a logical sum (i) of (h) and output side data enable (b) is generated. Therefore, the input data enable is as shown in (j) because the comparison circuit 1016 always outputs Hi. The above is the description of the output position information generating unit 1012, which generates the input data enable (j) and generates the output data position information (d). That is, in this example, if (d) is 1, it indicates that the data at the position shifted by (1/4) samples from the input data should be output. Similarly, if (d) is 2, (2 / 4) Samples, and if (d) is 3, it indicates that data of positions shifted by (3/4) samples should be output. Therefore, in this example of S = 2, output can be performed with a position resolution of (1/4) sample unit. The interpolation filter coefficient generator 1011 outputs an interpolation coefficient based on the output data position information (d). In this principle diagram, the interpolation filter unit 1001 is composed of two flip-flops.
Two coefficients are generated so that linear interpolation is performed with a tap configuration. One of the two coefficients is the output result (q) of the division circuit 1008, and the division circuit 1008 uses the flip-flop 1013.
Output result (d) of 1 / (2 to the Sth power) (1/4 in this embodiment)
And outputs the calculation result (q) to the multiplication circuit 1004. The other coefficient is the output result of the adder circuit 1006,
The addition circuit 1006 subtracts the operation result (q) of the division circuit 1008 from 1 and outputs the subtraction result to the multiplication circuit 1005. next,
The interpolation filter unit 1001 will be described. First, the input data (k) is input at the timing of the input data enable (j), and the outputs of the flip-flops 1002 and 1003 are (l),
(n). The multiplication circuits 1004 and 1005 are respectively
Multiplies (l) and (n) by the coefficient from the interpolation filter coefficient generation unit 1011 and outputs (m) and (o). Adder circuit 1007
Outputs the outputs (m) and (o) of the multiplication circuits 1004 and 1005 and outputs (p). The flip-flop 1009 updates the output (p) of the adder circuit 1007 at the timing of the output side data enable (b) and outputs (r). As described above, the interpolation filter unit 100
In 1 the data is thinned while performing linear interpolation on the input data (k) input at the timing of the input data enable (j), and the number of samples is reduced to 4/7. Next, a description will be given of the case of expanding to 3/4. The timing diagram is shown in FIG. 12, and the numerical examples are represented by decimal numbers. In FIG. 12, the value of the enlargement / reduction coefficient (c) is set to 3, which is different from the case of the reduction described above.
An output different from 1 is obtained. That is, the scaling factor
Since (c) is 3 and is always less than 8, the output of the comparison circuit 1015 is a Low signal. Further, the comparison circuit 1016 is the addition circuit 1014.
If the addition result (e) of 2 is the S-th power of 2, that is, 4 or more in the present embodiment, Hi is output, and therefore, the result is (t). Therefore, the AND circuit 1020 outputs the logical product result of the comparison result (t) of the comparison circuit 1016 and the output side data enable (b), that is, the input data enable (j). As a result, the ratio of the input data enable (j) and the output data enable (b) becomes 5/4, and the interpolation filter coefficient generation unit 1011 and the interpolation filter unit 1001 perform the same processing as at the time of reduction, Since the data is linearly interpolated, a 5/4 enlargement process can be realized. That is, with the circuit shown in FIG. 10, sampling conversion of the enlargement / reduction ratio shown in Expression 1 can be realized. Expression 1 is an expression showing the enlargement / reduction ratio of the enlargement / reduction conversion circuit shown in FIG.
【００３０】[0030]
【数１】 [Equation 1]
【００３１】以上、拡大・縮小変換回路の原理を説明し
たが、実際の回路ではＳとしてより大きな数値が必要で
ある。例えば、Ｓ＝11にすると拡大・縮小変換の時間軸
分解能は1/(2の11乗)＝1/2048となり、十分な分解能が
得られる。また、図１０では補間フィルタのタップ数を
２にしているが、フリップフロップと乗算回路を増や
し、タップ数を増やすことにより、拡大・縮小変換の精
度が向上する。この場合には、補間フィルタ係数発生部
1011もタップ数に応じた係数の組を発生させれば良い。
係数としては標本化関数に適当な窓関数を乗じたものが
良い結果が得られることが知られており、このようなデ
ジタルフィルタ処理については多くの文献があるので、
ここではその詳細は省略する。以上の拡大・縮小処理原
理から、拡大・縮小変換部113は出力データを出力端子11
4へ、入力データイネーブルをサンプルカウンタ部705及
びデシャフル読み出し制御信号発生部704へ出力する。Although the principle of the enlargement / reduction conversion circuit has been described above, a larger numerical value is required for S in an actual circuit. For example, when S = 11, the time-axis resolution of enlargement / reduction conversion is 1 / (2 to the 11th power) = 1/2048, which is sufficient resolution. Further, although the number of taps of the interpolation filter is set to 2 in FIG. 10, the accuracy of enlargement / reduction conversion is improved by increasing the number of flip-flops and multiplication circuits and increasing the number of taps. In this case, the interpolation filter coefficient generator
1011 may also generate a set of coefficients according to the number of taps.
It is known that a good result can be obtained by multiplying the sampling function by an appropriate window function as the coefficient, and there are many documents regarding such digital filtering, so
The details are omitted here. Based on the above enlargement / reduction processing principle, the enlargement / reduction conversion unit 113 outputs the output data to the output terminal 11
4, the input data enable is output to the sample counter unit 705 and the deshuffle read control signal generation unit 704.
【００３２】デシャフリング書き込み制御信号発生部70
3及びデシャフリング読み出し制御信号発生部704は分離
処理部701から出力されるオーディオデータをビデオデ
シャフリング処理同様にＤＶ規格に沿ったマッピングを
しながらメモリ702へ書き込み、メモリ702から読み出す
制御を行い、本来のデータ順に並び替える処理を行う。
また、メモリ702は３フレーム分のデータを記憶する容
量を持ち、書き込み制御信号発生回路703は入力側フレ
ーム同期信号706に応じて３つのメモリ領域を切換える
ものとする。デシャフリング読み出し制御信号発生部70
4は、拡大・縮小変換部113からの入力データイネーブル
に応じてメモリ702からデシャフリングデータ711を拡大
・縮小変換部113へ出力するためのリードイネーブルを
生成し、メモリ702へ出力する。また、サンプルカウン
タ部705からのオーディオフレーム同期信号709により、
デシャフリングデータ読み出し処理のメモリ領域を切換
えると共にフレーム内アドレスのリセットを行なう。つ
まり、オーディオフレーム同期信号709により、フレー
ム単位の処理の区切りとする。サンプルカウンタ705
は、図９に示すように拡大・縮小変換部113からの入力
データイネーブルをカウントし、カウント値が分離処理
部701からのAF_SIZE708を２フレーム分遅延させた値に
等しくなったとき、カウンタをリセットすると同時にオ
ーディオフレーム同期信号709をデシャフル読み出し制
御信号部704と位相比較部118へ出力する。以上説明した
デシャフリング読み出し制御信号発生部704とサンプル
カウンタ705の動作により、１オーディオフレーム単位
でデータ数を管理しながらメモリ702からデータを読み
出しているので、データは途切れたり重複したりするこ
とはなく、ほぼ２フレーム遅れでメモリ702から出力さ
れる。位相比較部118はサンプルカウンタ部705からのオ
ーディオフレーム同期信号709とIEEE1394インターフェ
ース処理部107からの入力側フレーム同期信号706との位
相を比較し、位相差を拡大・縮小係数生成部119へ出力す
る。このとき、例えば、位相差はシステムクロックでカ
ウントし、オーディオフレーム同期信号709の位相がは
やい時＋表示、遅い時は−表示と定義する。拡大・縮小
係数生成部119は、位相比較部118からの位相差を基に拡
大・縮小係数710を生成し、拡大・縮小変換部113へ出力
する。このとき、拡大・縮小係数は位相差が＋の時、拡
大補正、位相差が−の時、縮小補正を行なう係数を出力
する。図１３に拡大・縮小係数特性の例を示す。図１３
の例では１つの特性のみ表示しているが、各システム別
及び各サンプリング周波数別に特性を作成し、モード毎
に分けても良い。以上のオーディオ処理により、入力さ
れたオーディオデータは、デシャフリングされ、拡大・
縮小され、システムクロックを分周した所定のサンプリ
ング周波数で出力されるため、ビデオの周波数にロック
した周波数でオーディオを出力することができる。ま
た、オーディオの処理に必要なデータイネーブルは、オ
ーディオ信号出力処理用分周回路116からのクロックイ
ネーブルを基に前段の拡大・縮小変換部113の入力側デー
タイネーブル、拡大・縮小変換部113の入力側データイネ
ーブルを基に前段のデシャフル読み出しコントロール部
704のリードイネーブルというように後段のイネーブル
を基に前段のイネーブルを生成するため、オーディオ処
理のメモリアクセスはデシャフリングで必要な１回で済
む。よって、メモリ702を他の用途と共用する場合でも
バンド幅及び容量を最小にすることが出来る。Deshuffling write control signal generator 70
3 and the deshuffling read control signal generation unit 704 performs control to write the audio data output from the separation processing unit 701 to the memory 702 while mapping according to the DV standard similarly to the video deshuffling process, and read from the memory 702. The process of rearranging in the original data order is performed.
The memory 702 has a capacity for storing data for three frames, and the write control signal generation circuit 703 switches between three memory areas according to the input side frame synchronization signal 706. Deshuffling read control signal generator 70
Reference numeral 4 generates a read enable for outputting the deshuffling data 711 from the memory 702 to the enlargement / reduction conversion unit 113 in response to the input data enable from the enlargement / reduction conversion unit 113, and outputs the read enable to the memory 702. Also, by the audio frame synchronization signal 709 from the sample counter unit 705,
The memory area for the deshuffling data read processing is switched and the in-frame address is reset. That is, the audio frame synchronization signal 709 is used as a delimiter for processing in frame units. Sample counter 705
9 counts the input data enable from the enlargement / reduction conversion unit 113 as shown in FIG. 9, and resets the counter when the count value becomes equal to the value obtained by delaying the AF_SIZE 708 from the separation processing unit 701 by 2 frames. At the same time, the audio frame synchronization signal 709 is output to the deshuffle read control signal unit 704 and the phase comparison unit 118. By the operations of the deshuffling read control signal generation unit 704 and the sample counter 705 described above, the data is read from the memory 702 while managing the number of data in units of one audio frame, so that there is no interruption or duplication of data. , Is output from the memory 702 with a delay of approximately 2 frames. The phase comparison unit 118 compares the phases of the audio frame synchronization signal 709 from the sample counter unit 705 and the input side frame synchronization signal 706 from the IEEE1394 interface processing unit 107, and outputs the phase difference to the enlargement / reduction coefficient generation unit 119. . At this time, for example, the phase difference is counted by the system clock, and is defined as + display when the phase of the audio frame synchronization signal 709 is fast and-display when it is slow. The enlarging / reducing coefficient generation unit 119 generates the enlarging / reducing coefficient 710 based on the phase difference from the phase comparing unit 118, and outputs it to the enlarging / reducing conversion unit 113. At this time, as the enlargement / reduction coefficient, when the phase difference is +, the expansion correction is performed, and when the phase difference is −, the reduction correction coefficient is output. FIG. 13 shows an example of enlargement / reduction coefficient characteristics. FIG.
In the example, only one characteristic is displayed, but the characteristic may be created for each system and for each sampling frequency and may be divided for each mode. By the above audio processing, the input audio data is deshuffled and expanded /
Since the data is reduced and output at a predetermined sampling frequency obtained by dividing the system clock, audio can be output at a frequency locked to the video frequency. Further, the data enable necessary for audio processing is based on the clock enable from the audio signal output processing frequency dividing circuit 116, the data enable of the input side of the enlarging / reducing conversion unit 113 in the preceding stage, and the input of the enlarging / reduction conversion unit 113. Side deshuffle read control block based on side data enable
Since the preceding stage enable is generated based on the latter stage enable such as the read enable of 704, the memory access for audio processing is only required once by the deshuffling. Therefore, the bandwidth and capacity can be minimized even when the memory 702 is shared with other uses.
【００３３】以上、ビデオ及びオーディオ信号処理を１
つのシステムクロックから作成したイネーブル信号で処
理することにより、見かけ上は複数のイネーブル信号で
動作しているものの、結果として、１つのクロックでシ
ステム全体が動作することとなる。Above, the video and audio signal processing is 1
By processing with the enable signal generated from one system clock, although the operation is apparently performed by the plurality of enable signals, the whole system is operated by one clock.
【００３４】本実施例によれば、従来例に示したように
複数のPLL、発振器を用いることなく、クロック発生回
路106が発生する単一のシステムクロックを用いてビデ
オ及びオーディオ信号をデコードすることが可能とな
る。この為、これらのディジタル回路をＬＳＩに集積化
する場合、設計効率の向上や、安定な動作を保証するこ
とが比較的安易に可能となる。さらに、クロックが一つ
ということでＬＳＩ設計時のタイミング設計、タイミン
グ検証が容易になる。さらに、クロック間のクロストー
クも解消され、ノイズの発生要因を抑えた基板設計が可
能となり、これらクロストーク、ノイズを抑えるための
基板設計技術や、干渉を防ぐための部品などを削減する
ことができる。また、PLLを用いないことから、PLL用の
外部ピンも削減でき、ＬＳＩの製造コストを抑えると同
時に、これを搭載する基板の部品点数も抑えることがで
き、製品コストの上昇を防ぐことが可能となる。さら
に、オーディオ信号処理部における拡大縮小処理におけ
るメモリの削減を削減でき、メモリを他の用途と共用す
る場合でもバンド幅及び容量を最小にすることが出来
る。According to the present embodiment, the video and audio signals can be decoded using a single system clock generated by the clock generation circuit 106 without using a plurality of PLLs and oscillators as shown in the conventional example. Is possible. Therefore, when these digital circuits are integrated into an LSI, it is relatively easy to improve design efficiency and guarantee stable operation. Further, since there is only one clock, timing design and timing verification at the time of LSI design become easy. Furthermore, crosstalk between clocks is also eliminated, enabling board design that suppresses noise generation factors, reducing board design technology to suppress these crosstalk and noise, and parts to prevent interference. it can. In addition, since the PLL is not used, the external pins for the PLL can be reduced, and the manufacturing cost of the LSI can be suppressed, and at the same time, the number of parts of the board on which this is mounted can be suppressed, and the increase in product cost can be prevented. Becomes Further, it is possible to reduce the memory reduction in the scaling processing in the audio signal processing unit, and it is possible to minimize the bandwidth and the capacity even when the memory is shared with other uses.
【００３５】次に第二の実施例について説明する。第一
の実施例では、フレーム毎に位相差を検出しているた
め、１，２フレームだけ見ると位相差が大きくて、数フ
レームまとめて見ると位相差が少なくなっているという
状態がある。例えば、図８のオーディオの規格におい
て、525-60システムのサンプリング周波数48kHzのlocke
d modeの時、入力フレーム同期信号の周期がaverageの1
601.60のサンプル数であった場合、AF_SIZEは1stフレー
ム1600サンプル、2ndフレームから5thフレームは1602サ
ンプルになり、平均すると1601.60でaverageと同じサン
プル数となる。Next, a second embodiment will be described. In the first embodiment, since the phase difference is detected for each frame, there is a state in which the phase difference is large when only 1 or 2 frames are viewed, and the phase difference is small when collectively viewed for several frames. For example, in the audio standard of FIG. 8, a locke with a sampling frequency of 48 kHz for a 525-60 system is used.
In d mode, the cycle of the input frame sync signal is 1 of average
If the number of samples is 601.60, the AF_SIZE is 1600 samples for the 1st frame and 1602 samples for the 5th frame from the 2nd frame. On average, 1601.60 is the same number of samples as the average.
【００３６】このような時、第一の実施例では、1stフ
レームの位相差、つまり、入力フレーム同期信号の周期
1601.60と1stフレームサンプル数1600の周期との位相差
(1.60サンプル)を検出し、拡大・縮小係数に反映させ、
５フレーム単位で見ると位相差は０であるにも関わら
ず、デシャフリング後のデータを補正してしまう。ま
た、補正を行なうことによって位相差が０になる時が無
くなり、実際には補正をしなくても同期するところが毎
フレーム補正が必要になってしまう。In such a case, in the first embodiment, the phase difference of the 1st frame, that is, the cycle of the input frame synchronization signal
Phase difference between 1601.60 and the cycle of the 1st frame sample number 1600
(1.60 samples) is detected and reflected in the scaling factor,
When viewed in units of 5 frames, the data after deshuffling is corrected although the phase difference is 0. Further, by performing the correction, the time when the phase difference becomes zero is eliminated, so that it is necessary to correct every frame even if the phase difference is synchronized without actually performing the correction.
【００３７】よって、以上の不具合無くすための第二の
実施例について説明する。図１５は、本発明の第二の実
施例における構成の一例を示したものであり、その動作
について説明する。図１５において、1501は平均化手段
である平均化処理部であり、その他の部分は図１と同じ
である。つまり、図１の実施例に平均化処理部1501を追
加した構成である。図１６に平均化処理部1501の構成例
を示し、その動作について説明する。図１６は平均化処
理部1501の構成例を表し、1601,1602,1603,1604,1605,1
606,1615はフレーム遅延処理部、1616,1617は加算回
路、1618,1619は割算回路、1620はセレクタ部である。
また、図では省略しているが、前記フレーム遅延処理部
と同じ処理をするものが８個、点線のところにあり、そ
れぞれフレーム処理部1607,1608,1609,1610,1611,1612,
1613,1614とし、それぞれの遅延結果は加算回路1618へ
出力している。Therefore, a second embodiment for eliminating the above problems will be described. FIG. 15 shows an example of the configuration of the second embodiment of the present invention, and its operation will be described. In FIG. 15, reference numeral 1501 denotes an averaging processing unit which is an averaging means, and other parts are the same as those in FIG. That is, this is a configuration in which the averaging processing unit 1501 is added to the embodiment of FIG. FIG. 16 shows a configuration example of the averaging processing unit 1501 and its operation will be described. FIG. 16 shows a configuration example of the averaging processing unit 1501, which includes 1601, 1602, 1603, 1604, 1605, 1
Reference numerals 606 and 1615 are frame delay processing units, 1616 and 1617 are addition circuits, 1618 and 1619 are division circuits, and 1620 is a selector unit.
Further, although omitted in the figure, there are eight processing units that perform the same processing as the frame delay processing units at the dotted lines, and the frame processing units 1607, 1608, 1609, 1610, 1611, 1612,
1613 and 1614, and the respective delay results are output to the adder circuit 1618.
【００３８】まず、フレーム遅延処理部1601から1615
は、位相比較部118からの位相差を順次フレーム遅延処
理し出力する。加算回路1616はフレーム遅延処理部1601
から1605までの出力を全て加算し、加算結果を割算回路
1618へ出力する。加算回路1617はフレーム遅延処理部16
06から1615までの出力と加算回路1616の出力を全て加算
し、加算結果を割算回路1619へ出力する。つまり、加算
回路1617はフレーム遅延処理部1601から1615までの出力
を全て加算し、加算結果を割算回路1619へ出力すること
となる。割算回路1618は加算回路1616の出力を１／５に
し、セレクタ部1620へ出力する。割算回路1619は加算回
路1617の出力を１／１５にし、セレクタ部1620へ出力す
る。セレクタ部1620は、オーディオデコード処理部112
からのmode信号より、mode信号が525-60システムでサン
プリング周波数48kHzならば、割算回路1618の割算結果
を拡大・縮小係数生成部119へ出力し、mode信号が525-60
システムでサンプリング周波数32kHzならば、割算回路1
619の割算結果を拡大・縮小係数生成部119へ出力する。First, the frame delay processing units 1601 to 1615
Outputs the phase difference from the phase comparison unit 118 after sequentially performing frame delay processing. The adder circuit 1616 is a frame delay processing unit 1601.
All outputs from 1 to 1605 are added, and the addition result is divided
Output to 1618. The adder circuit 1617 is a frame delay processing unit 16
The outputs from 06 to 1615 and the output of the addition circuit 1616 are all added, and the addition result is output to the division circuit 1619. That is, the adder circuit 1617 adds all the outputs from the frame delay processing units 1601 to 1615 and outputs the addition result to the division circuit 1619. The division circuit 1618 reduces the output of the addition circuit 1616 to ⅕ and outputs it to the selector section 1620. The division circuit 1619 reduces the output of the addition circuit 1617 to 1/15 and outputs it to the selector section 1620. The selector unit 1620 has an audio decoding processing unit 112.
From the mode signal from, if the mode signal is a sampling frequency of 48 kHz in the 525-60 system, the division result of the division circuit 1618 is output to the expansion / contraction coefficient generation unit 119, and the mode signal is 525-60.
If the sampling frequency is 32 kHz in the system, divide circuit 1
The division result of 619 is output to the enlargement / reduction coefficient generation unit 119.
【００３９】つまり、平均化処理部1501は、例えば、52
5-60システムでサンプリング周波数48kHzならば、位相
比較部118からの位相差の1フレーム遅延から５フレーム
遅延までを全て加算し、加算結果を１／５することによ
り、入力フレーム同期信号の周期が1601.60サンプルでl
ocked modeの場合、位相差を０にする事が出来る。ま
た、525-60システムでサンプリング周波数32kHzの時も
フレーム同期信号の周期が1067.73サンプルでlocked mo
deの場合、位相差を０にすることが出来る。さらに、本
実施例の構成例では記載されていないが、その他のモー
ド、つまり、525-60システムのサンプリング周波数44.1
kHzや625-50システムの場合でもタップ数を増減し、各
モードに合った平均化処理をし、1フレームのみ位相差
が発生するような短い時間の変動にも、１フレームのみ
位相差を設けるのではなく、その後の数フレームに渡っ
て平均化した位相差を出力することによって、急な補正
を無くすことが出来る。以上の第二の実施例によれば、
第一の実施例と同様の効果が得られ、さらに、平均化処
理を追加することによって、オーディオ処理の拡大・縮
小係数が安定し、効果的なサンプリング変換をすること
が出来る。That is, the averaging processing unit 1501 is, for example, 52
If the sampling frequency is 48 kHz in the 5-60 system, the period of the input frame synchronization signal is calculated by adding all the 1-frame delays to the 5-frame delays of the phase difference from the phase comparison unit 118 and ⅕ of the addition result. L with 1601.60 samples
In the ocked mode, the phase difference can be set to 0. In the 525-60 system, even when the sampling frequency is 32 kHz, the period of the frame sync signal is 1067.73 samples and locked
In the case of de, the phase difference can be made zero. Further, although not described in the configuration example of this embodiment, the other mode, that is, the sampling frequency of the 525-60 system is 44.1.
Even in the case of kHz or 625-50 system, the number of taps is increased / decreased, the averaging process suitable for each mode is performed, and the phase difference is set for only one frame even for a short time fluctuation such that the phase difference is generated for only one frame. Instead of outputting the phase difference averaged over several subsequent frames, abrupt correction can be eliminated. According to the above second embodiment,
The same effect as that of the first embodiment can be obtained, and by adding the averaging process, the scaling factor of the audio process becomes stable and effective sampling conversion can be performed.
【００４０】次に、上記実施例において説明したディジ
タル信号処理装置を適用した記録装置の一例であるハー
ドディスクレコーダについて、図１４を用いて、説明す
る。Next, a hard disk recorder which is an example of a recording device to which the digital signal processing device described in the above embodiment is applied will be described with reference to FIG.
【００４１】図１４において、図１と同じ番号を付した
ものは同様の機能を有するものであり、説明を省略す
る。1401は衛星放送のチューナ等から出力されるデー
タ、つまり、IEEE1394以外の形式のデータであるアナロ
グ信号やＢＴ６５６に従ったディジタル信号の入力を行
うアナログ入力端子、Ｓ入力端子、又はディジタル入力
端子である。1402はビデオ信号処理やオーディオ信号処
理を行うビデオ／オーディオ信号処理回路、1404はビデ
オ／オーディオ信号処理回路1402とＤＶデコーダ1の出
力を選択するスイッチである。1406は、スイッチ1404に
より選択されたデータをMPEG2により圧縮し、記録媒体
であるハードディスク（HDD）1407に記録するMPEG圧縮
伸張処理回路である。なお、MPEG圧縮伸張処理回路も、
CXO106から出力された基準クロックによって動作する。
HDD1407に記録された信号は読み出され、MPEG圧縮伸張
処理回路1406にて伸張される。1405は、スイッチ1404に
より選択されたデータとMPEG圧縮伸張処理回路1406から
出力されたデータのいずれか１つを選択するスイッチで
ある。1408はスイッチ1405から出力されたデータを外部
に出力する出力端子である。なお、スイッチ1404とスイ
ッチ1405をまとめてスイッチ回路1403と呼ぶ。In FIG. 14, the elements with the same numbers as those in FIG. 1 have the same functions, and the description thereof will be omitted. 1401 is an analog input terminal, an S input terminal, or a digital input terminal for inputting data output from a satellite broadcast tuner or the like, that is, an analog signal of a format other than IEEE1394 or a digital signal according to BT656. . Reference numeral 1402 is a video / audio signal processing circuit that performs video signal processing and audio signal processing, and 1404 is a switch that selects the output of the video / audio signal processing circuit 1402 and the DV decoder 1. Reference numeral 1406 is an MPEG compression / expansion processing circuit that compresses the data selected by the switch 1404 using MPEG2 and records the data in a hard disk (HDD) 1407 that is a recording medium. The MPEG compression / decompression processing circuit also
It operates with the reference clock output from the CXO106.
The signal recorded in the HDD 1407 is read and expanded by the MPEG compression / expansion processing circuit 1406. A switch 1405 selects one of the data selected by the switch 1404 and the data output from the MPEG compression / expansion processing circuit 1406. 1408 is an output terminal for outputting the data output from the switch 1405 to the outside. The switch 1404 and the switch 1405 are collectively referred to as a switch circuit 1403.
【００４２】本実施例におけるハードディスクレコーダ
の動作は以下のとおりである。まず、衛星放送のチュー
ナ等から入力端子1401にビデオ信号及びオーディオ信号
が入力され、ビデオ／オーディオ信号処理回路1402にて
変換処理され、所定の信号形式(例えば、BT656)にし
て、出力される。また、IEEE1394形式で出力されたビデ
オ／オーディオデータは、上述の実施例において述べた
ように、IEEE1394インターフェース107、ＤＶデコーダ
により処理され、外部から入力された信号とは非同期な
基準クロック106に同期し、かつ、オーディオ信号がビ
デオ信号に同期したロックモードに従った信号が得られ
る。スイッチ1404において、いずれかの信号を選択す
る。この選択は、信号が入力された方を自動的に検知し
て切り換えるものであっても良いし、不図示のユーザー
により指示される、どちらを選択するかの選択ボタンに
従って切り換えを行っても良い。スイッチ1404により選
択されたデータは、MPEG圧縮伸張処理回路1406にて圧縮
され、不図示の記録手段により、圧縮データが記録媒体
であるハードディスク（HDD）1407に記録される。HDD14
07に記録された信号は読み出され、MPEG圧縮伸張処理回
路1406にて伸張される。なお、ＤＶ規格に従って圧縮さ
れたデータは、MPEG2に比較して圧縮率が低いため、MPE
G2に従って圧縮を行うことにより圧縮比の高い、記録効
率の良い圧縮データが得られる。HDD1407に記録された
圧縮データは読み出され、MPEG圧縮伸張処理回路1406に
て伸張される。スイッチ1405は、スイッチ1404により選
択されたデータとMPEG圧縮伸張処理回路1406から出力さ
れたデータのいずれか１つを選択する。この選択も、信
号が入力された方を自動的に検知して切り換えるもので
あっても良いし、不図示の選択ボタンに従って切り換え
るものであってもどちらでもよい。The operation of the hard disk recorder in this embodiment is as follows. First, a video signal and an audio signal are input to an input terminal 1401 from a satellite broadcast tuner or the like, converted by a video / audio signal processing circuit 1402, and output in a predetermined signal format (for example, BT656). The video / audio data output in the IEEE1394 format is processed by the IEEE1394 interface 107 and the DV decoder as described in the above embodiment, and is synchronized with the reference clock 106 asynchronous with the signal input from the outside. Moreover, a signal according to the lock mode in which the audio signal is synchronized with the video signal is obtained. The switch 1404 selects one of the signals. This selection may be performed by automatically detecting the one to which a signal is input, or may be performed according to a selection button indicating which one is selected, which is instructed by a user (not shown). . The data selected by the switch 1404 is compressed by the MPEG compression / expansion processing circuit 1406, and the compressed data is recorded in a hard disk (HDD) 1407 as a recording medium by a recording unit (not shown). HDD14
The signal recorded in 07 is read and expanded by the MPEG compression / expansion processing circuit 1406. Note that data compressed according to the DV standard has a lower compression rate than MPEG2, so MPE
By performing compression according to G2, compressed data with a high compression ratio and good recording efficiency can be obtained. The compressed data recorded in the HDD 1407 is read and expanded by the MPEG compression / expansion processing circuit 1406. The switch 1405 selects either one of the data selected by the switch 1404 and the data output from the MPEG compression / expansion processing circuit 1406. This selection may be performed by automatically detecting the input of a signal, or may be performed by a selection button (not shown).
【００４３】選択された信号は、ビデオ／オーディオ出
力端子1408からＴＶなどの表示機能や記録機能を有する
機器に出力され再生される。なお、出力の際にはHi Vis
ionTVに適した信号に変換したり、NTSCからPALへの信号
変換処理を施しても良い。なお、HDD1407から読み出し
た圧縮データをIEEE1394インターフェースにより外部へ
出力してパソコンに供給させることができる。本実施例
によれば、ＤＶデコーダ1の出力はビデオ信号とオーデ
ィオ信号の周波数がロックして出力できるので、ＤＶ規
格のアンロックモードに対応していないMPEG圧縮・伸張
回路においても、圧縮・伸張処理が可能であり、ビデオ
信号、オーディオ信号を正しく再生できるという効果が
ある。さらに、上述した実施例と同様に、本実施例にお
けるＤＶデコーダは１クロックの発振器で処理でき、PL
Lを使用しないため、他のMPEG圧縮伸張処理回路やIEEE1
394などとともにDVデコーダを用いたシステムを構築す
る場合に、クロックによる妨害を低減でき、基盤を設計
する場合の制約が緩和されるため、設計の自由度を高く
できるという効果があり、ＨＤＤレコーダなどのシステ
ム製品においても、１クロックにより処理するＤＶデコ
ーダの使用は有意義である。なお、MPEG圧縮伸張処理回
路をＤＶデコーダとともに集積化し、発振器をＤＶデコ
ーダとMPEG圧縮伸張処理回路を共用すれば、さらなる回
路の簡素化を図ることでき、システム全体のトータルの
コストを抑えることができる。The selected signal is output from the video / audio output terminal 1408 to a device such as a TV having a display function and a recording function and reproduced. In addition, when outputting, Hi Vis
It may be converted into a signal suitable for ionTV or may be subjected to signal conversion processing from NTSC to PAL. The compressed data read from the HDD 1407 can be output to the outside by the IEEE1394 interface and supplied to the personal computer. According to the present embodiment, the output of the DV decoder 1 can be output with the frequencies of the video signal and the audio signal locked, so that even the MPEG compression / expansion circuit that does not support the unlock mode of the DV standard can perform compression / expansion. The processing can be performed, and the video signal and the audio signal can be correctly reproduced. Further, as in the above-described embodiment, the DV decoder in this embodiment can be processed by a one-clock oscillator,
Since L is not used, other MPEG compression / decompression processing circuits and IEEE1
When constructing a system that uses a DV decoder together with the 394, etc., there is an effect that interference due to clocks can be reduced and restrictions when designing a base are relaxed, so that the degree of freedom in design can be increased, and HDD recorders, etc. Also in the system product of, the use of the DV decoder which processes by one clock is meaningful. If the MPEG compression / expansion processing circuit is integrated with the DV decoder and the oscillator is shared with the DV decoder and the MPEG compression / expansion processing circuit, the circuit can be further simplified and the total cost of the entire system can be suppressed. .
【００４４】なお、本実施例においてはハードディスク
レコーダについて説明したが、記録媒体はＨＤＤに限ら
ず、ＤＶＤなどの他の媒体であってもよい。Although the hard disk recorder has been described in this embodiment, the recording medium is not limited to the HDD and may be another medium such as a DVD.
【００４５】[0045]
【発明の効果】以上説明した通り、本発明によれば、従
来例に示したように複数のPLL、発振器を用いることな
く、単一の非同期クロックを用いてビデオ及びオーディ
オ信号をデコードすることが可能な装置において、オー
ディオ信号処理部における拡大縮小処理におけるメモリ
の削減を削減でき、メモリを他の用途と共用する場合で
もバンド幅及び容量を最小にすることが出来る。As described above, according to the present invention, it is possible to decode a video signal and an audio signal using a single asynchronous clock without using a plurality of PLLs and oscillators as shown in the conventional example. In a possible device, it is possible to reduce the memory reduction in the scaling processing in the audio signal processing unit, and it is possible to minimize the bandwidth and capacity even when the memory is shared with other applications.
【００４６】また、平均化処理を追加することにより、
オーディオ処理の拡大・縮小係数が安定し、効果的なサ
ンプリング変換をすることが出来る。By adding the averaging process,
The scaling factor of audio processing is stable, and effective sampling conversion can be performed.
【図１】 本発明によるディジタル信号処理装置の第１
実施形態を示すブロック図である。FIG. 1 shows a first digital signal processing device according to the present invention.
It is a block diagram showing an embodiment.
【図２】 図１のビデオデコード処理部109の詳細を示
すブロック図である。FIG. 2 is a block diagram showing details of a video decoding processing unit 109 in FIG.
【図３】 図１のビデオ信号同期処理部110の詳細を示
すブロック図である。3 is a block diagram showing details of a video signal synchronization processing unit 110 in FIG.
【図４】 図１のビデオ信号同期処理部110におけるデ
シャフリング動作の詳細を示す説明図である。4 is an explanatory diagram showing details of a deshuffling operation in the video signal synchronization processing unit 110 in FIG.
【図５】 図３のビデオ信号同期処理部110におけるデ
シャフリング動作を示すタイミングチャートである。5 is a timing chart showing a deshuffling operation in the video signal synchronization processing unit 110 of FIG.
【図６】 図３のビデオ信号同期処理部110におけるフ
レームシンクロ動作を示すタイミングチャートである。6 is a timing chart showing a frame synchronizing operation in the video signal synchronization processing unit 110 of FIG.
【図７】 図１のオーディオ処理部104の詳細を示すブ
ロック図である。7 is a block diagram showing details of an audio processing unit 104 in FIG.
【図８】 ＤＶ規格におけるオーディオ信号規格の概要
を示す説明図である。FIG. 8 is an explanatory diagram showing an outline of an audio signal standard in the DV standard.
【図９】 図７のオーディオ処理部104における同期の
動作を示すタイミングチャートである。9 is a timing chart showing a synchronizing operation in the audio processing unit 104 of FIG.
【図１０】 図７の拡大・縮小変換部113の変換原理を
示す回路図である。10 is a circuit diagram showing a conversion principle of the enlargement / reduction conversion unit 113 in FIG.
【図１１】 図１０の拡大・縮小変換部113の縮小変換
原理を示すタイミング図である。11 is a timing diagram showing a reduction conversion principle of the enlargement / reduction conversion unit 113 in FIG.
【図１２】 図１０の拡大・縮小変換部113の拡大変換
原理を示すタイミング図である。12 is a timing diagram showing the principle of enlargement conversion of the enlargement / reduction conversion unit 113 of FIG.
【図１３】 図７の拡大・縮小係数生成部119の拡大・縮
小係数特性を示す説明図である。13 is an explanatory diagram showing the scaling coefficient characteristics of the scaling coefficient generator 119 of FIG. 7. FIG.
【図１４】 本発明において述べたＤＶデコーダ1を用
いたハードディスクレコーダを示す図である。FIG. 14 is a diagram showing a hard disk recorder using the DV decoder 1 described in the present invention.
【図１５】 本発明によるディジタル信号処理装置の第
２実施形態を示すブロック図である。FIG. 15 is a block diagram showing a second embodiment of the digital signal processing device according to the present invention.
【図１６】 図１５の平均化処理部1501の平均化処理を
示す回路図である。16 is a circuit diagram showing averaging processing of averaging processing section 1501 in FIG.
1…DVデコーダ。
102…入力処理部。
103…ビデオ処理部。
104…オーディオ処理部。
105…分周部。
106…固定クロック発生部。
107…IEEE1394インターフェース処理部。
108…信号分離処理部。
109…ビデオデコード処理部。
110…ビデオ信号同期処理部。
111…ビデオ信号出力端子。
112…オーディオデコード処理部。
113…拡大・縮小変換部。
114…オーディオ信号出力端子。
115…入力信号処理用分周回路。
116…オーディオ信号出力処理用分周回路。
117…ビデオ出力フレーム同期発生用分周回路。
118…位相比較部。
119…拡大・縮小係数生成部。
201…SRAM。
202…SRAMコントロール。
203…可変長符号処理部。
204…VLD変換テーブル。
205…逆量子化処理部。
206…逆重み付け処理部。
207…逆離散コサイン変換処理部。
208…SRAM。
301…メモリ。
302…デシャフリング書き込み制御信号発生部。
303…シンクロ読み出し制御信号発生部。
701…分離処理部。
702…メモリ。
703…デシャフリング書き込み制御信号発生部。
704…デシャフリング読み出し制御信号発生部。
705…サンプルカウンタ部。
706…入力側フレーム同期信号。
707…入力オーディオデータ。
708…AF_SIZE。
709…オーディオフレーム同期信号。
710…拡大・縮小係数。
711…デシャフリングデータ。
712…拡大・縮小変換後オーディオデータ。
1001…補間フィルタ部。
1002…フリップフロップ。
1003…フリップフロップ。
1004…乗算回路。
1005…乗算回路。
1006…加算回路。
1007…加算回路。
1008…割算回路。
1009…フリップフロップ。
1011…補間フィルタ係数発生部。
1012…出力位置情報発生部。１０１３…フリップフロッ
プ。
1014…加算回路。
1015…比較回路。
1016…比較回路。
1017…ＡＮＤ回路。
1018…遅延処理部。
1019…ＯＲ回路。
1020…ＡＮＤ回路。
1401…入力端子。
1402…ビデオ／オーディオ信号処理回路。
1403…スイッチ回路。
1404…スイッチ。
1405…スイッチ。
1406…MPEG圧縮伸張処理回路。
1407…ハードディスク。
1408…出力端子。
1501…平均化処理部。
1601…フレーム遅延処理部。
1602…フレーム遅延処理部。
1603…フレーム遅延処理部。
1604…フレーム遅延処理部。
1605…フレーム遅延処理部。
1606…フレーム遅延処理部。
1607…フレーム遅延処理部。
1608…フレーム遅延処理部。
1609…フレーム遅延処理部。
1610…フレーム遅延処理部。
1611…フレーム遅延処理部。
1612…フレーム遅延処理部。
1613…フレーム遅延処理部。
1614…フレーム遅延処理部。
1615…フレーム遅延処理部。
1616…加算回路。
1617…加算回路。
1618…割算回路。
1619…割算回路。
1620…セレクタ部。1 ... DV decoder. 102 ... Input processing unit. 103 ... Video processing section. 104 ... Audio processing section. 105 ... Divider. 106 ... Fixed clock generator. 107 ... IEEE 1394 interface processing unit. 108 ... Signal separation processing unit. 109 ... Video decoding processing unit. 110 ... Video signal synchronization processing unit. 111 ... Video signal output terminal. 112 ... Audio decoding processing unit. 113 ... Enlargement / reduction converter. 114… Audio signal output terminal. 115 ... Frequency divider for input signal processing. 116… Dividing circuit for audio signal output processing. 117… Divider circuit for video output frame synchronization generation. 118 ... Phase comparator. 119 ... Enlargement / reduction coefficient generation unit. 201 ... SRAM. 202… SRAM control. 203 ... Variable length code processing unit. 204 ... VLD conversion table. 205 ... Inverse quantization processing unit. 206 ... Inverse weighting processing unit. 207 ... Inverse discrete cosine transform processing unit. 208 ... SRAM. 301 ... memory. 302 ... Deshuffling write control signal generator. 303 ... Synchro readout control signal generator. 701 ... Separation processing unit. 702 ... memory. 703 ... Deshuffling write control signal generator. 704 ... Deshuffling read control signal generator. 705 ... Sample counter section. 706 ... Input side frame synchronization signal. 707 ... Input audio data. 708 ... AF_SIZE. 709 ... Audio frame sync signal. 710… Enlargement / reduction coefficient. 711 ... Deshuffling data. 712 ... Enlarged / reduced converted audio data. 1001 ... Interpolation filter section. 1002 ... Flip-flop. 1003 ... Flip-flop. 1004 ... Multiplication circuit. 1005 ... Multiplication circuit. 1006… Adding circuit. 1007… Adding circuit. 1008… Division circuit. 1009 ... flip-flop. 1011 ... Interpolation filter coefficient generator. 1012 ... Output position information generator. 1013 ... Flip-flop. 1014 ... Adder circuit. 1015… Comparison circuit. 1016… Comparison circuit. 1017 ... AND circuit. 1018 ... Delay processing unit. 1019 ... OR circuit. 1020 ... AND circuit. 1401… Input terminal. 1402 ... Video / audio signal processing circuit. 1403… Switch circuit. 1404 ... switch. 1405 ... switch. 1406 ... MPEG compression / decompression processing circuit. 1407 ... hard disk. 1408 ... Output terminal. 1501 ... Averaging processor. 1601 ... Frame delay processing section. 1602 ... Frame delay processing section. 1603 ... Frame delay processing section. 1604 ... Frame delay processing section. 1605 ... Frame delay processing section. 1606 ... Frame delay processing section. 1607 ... Frame delay processing section. 1608 ... Frame delay processing section. 1609 ... Frame delay processing section. 1610 ... Frame delay processing section. 1611 ... Frame delay processing section. 1612 ... Frame delay processing section. 1613 ... Frame delay processing section. 1614 ... Frame delay processing section. 1615 ... Frame delay processing section. 1616 ... Adder circuit. 1617 ... Adder circuit. 1618… Division circuit. 1619… Division circuit. 1620 ... Selector section.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 公一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 長里 勝美 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 細野 篤史 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5C053 FA22 FA23 FA25 GB05 GB11 GB18 GB21 GB37 HA01 HA33 JA01 JA12 KA05 KA18 5J064 AA04 BB09 BC01 BC02 BC14 BC15 BC21 BD03 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Koichi Ono 3 shares at 6-16 Shinmachi, Ome City, Tokyo Hitachi Device Development Center (72) Inventor Katsumi Nagasato 3 shares at 6-16 Shinmachi, Ome City, Tokyo Hitachi Device Development Center (72) Inventor Atsushi Hosono 5-22-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Stock Ceremony Company Hitachi Cho-LS System Within F-term (reference) 5C053 FA22 FA23 FA25 GB05 GB11 GB18 GB21 GB37 HA01 HA33 JA01 JA12 KA05 KA18 5J064 AA04 BB09 BC01 BC02 BC14 BC15 BC21 BD03
Claims (7)
オーディオ信号を処理して出力するディジタル信号処理
装置において、 該同期用時間情報を参照しないで基準クロックを発生す
るクロック発生手段と、 該基準クロックを基にオーディオ出力用クロックイネー
ブル信号を発生する出力クロックイネーブル生成手段
と、 該基準クロックで動作し、入力されたビデオ信号のデコ
ード処理を行い、かつ、入力側ビデオ信号データと、該
基準クロックを分周して得られる出力用フレーム基準タ
イミングの同期化をフレーム単位で行うビデオ信号処理
手段と、 該基準クロックで動作し、オーディオ信号のデコード処
理を行い、かつ、該同期用時間情報を基に得られる入力
側フレーム基準タイミングと該基準クロックを分周して
得られるオーディオフレーム基準タイミングとの位相差
を検出し、該位相差に応じて、サンプル数を補正するサ
ンプリング変換処理を行うオーディオ信号処理手段とを
有し、 前記オーディオ信号処理手段は、 メモリを用いてオーディオ信号のデシャフリングを行な
うデシャフリング手段と、 該デシャフリング手段の出力をサンプリング変換するサ
ンプリング変換手段と、 該出力用クロックイネーブル信号を基にサンプリング変
換の変換係数に応じて、該メモリからの読み出し用イネ
ーブル信号を発生させる読み出しイネーブル生成手段
と、を有することを特徴とするディジタル信号処理装
置。1. A digital signal processing device for processing and outputting a video signal and an audio signal to which synchronizing time information is added, and clock generating means for generating a reference clock without referring to the synchronizing time information. An output clock enable generating means for generating a clock enable signal for audio output based on a reference clock; and a decoding process for an input video signal which is operated by the reference clock, and which includes input side video signal data and the reference Video signal processing means for synchronizing the output frame reference timing obtained by frequency-dividing the clock on a frame-by-frame basis, operating with the reference clock to perform audio signal decoding, and to output the synchronization time information. Input side frame reference timing obtained based on the above and audio obtained by dividing the reference clock Audio signal processing means for detecting a phase difference from the frame reference timing and performing sampling conversion processing for correcting the number of samples according to the phase difference, wherein the audio signal processing means uses a memory Deshuffling means for performing deshuffling, sampling conversion means for sampling conversion of the output of the deshuffling means, and generation of an enable signal for reading from the memory according to a conversion coefficient of sampling conversion based on the output clock enable signal. And a read enable generating means for enabling the digital signal processing apparatus.
をパケット単位として転送されたＤＶ圧縮信号をデコー
ド処理して出力するＤＶデコーダであって、 該同期用時間情報を参照しないで基準クロックを発生す
るクロック発生手段と、 該基準クロックを基にオーディオ出力用クロックイネー
ブル信号を発生する出力クロックイネーブル生成手段
と、 該基準クロックで動作し、入力されたビデオ信号のデコ
ード処理を行い、かつ、入力側ビデオ信号データと、該
基準クロックを分周して得られる出力用フレーム基準タ
イミングの同期化をフレーム単位で行うビデオ信号処理
手段と、 該基準クロックで動作し、オーディオ信号のデコード処
理を行い、かつ、該同期用時間情報を基に得られる入力
側フレーム基準タイミングと該基準クロックを分周して
得られるオーディオフレーム基準タイミングとの位相差
を検出し、該位相差に応じて、サンプル数を補正するサ
ンプリング変換処理を行うオーディオ信号処理手段とを
有し、 前記オーディオ信号処理手段は、 メモリを用いてオーディオ信号のデシャフリングを行な
うデシャフリング手段と、 該デシャフリング手段の出力をサンプリング変換するサ
ンプリング変換手段と、 該出力用クロックイネーブル信号を基にサンプリング変
換の変換係数に応じて、該メモリからの読み出し用イネ
ーブル信号を発生させる読み出しイネーブル生成手段
と、を有することを特徴とするＤＶデコーダ。2. A DV decoder for decoding and outputting a DV compressed signal transferred with a predetermined data amount in packet units, to which synchronization time information is added, wherein the reference clock does not refer to the synchronization time information. And output clock enable generation means for generating an audio output clock enable signal based on the reference clock, and operating with the reference clock to decode the input video signal, and Video signal processing means for synchronizing the input side video signal data and the output frame reference timing obtained by dividing the reference clock on a frame-by-frame basis, and operating with the reference clock to perform audio signal decoding processing. And the input side frame reference timing and the reference clock obtained based on the synchronization time information. Audio signal processing means for detecting a phase difference from an audio frame reference timing obtained by frequency division, and performing sampling conversion processing for correcting the number of samples in accordance with the phase difference. , A deshuffling means for deshuffling an audio signal using a memory, a sampling conversion means for sampling and converting the output of the deshuffling means, and a sampling conversion means based on the output clock enable signal from the memory according to the conversion coefficient of the sampling conversion. Read enable generation means for generating the read enable signal of the above.
オーディオ信号を処理して出力するディジタル信号処理
装置において、 該同期用時間情報を参照しないで基準クロックを発生す
るクロック発生手段と、 該基準クロックで動作し、入力されたビデオ信号のデコ
ード処理を行い、かつ、入力側ビデオ信号データと、該
基準クロックを分周して得られる出力用フレーム基準タ
イミングの同期化をフレーム単位で行うビデオ信号処理
手段と、 該基準クロックで動作し、オーディオ信号のデコード処
理を行い、かつ、該同期用時間情報を基に得られる入力
側フレーム基準タイミングと該基準クロックを分周して
得られるオーディオフレーム基準タイミングとの位相差
を検出し、該位相差に応じて、サンプル数を補正するサ
ンプリング変換処理を行うオーディオ信号処理手段とを
有し、 前記オーディオ信号処理手段は、前記位相差の平均化を
行なう平均化手段を有し、該平均化手段の出力に応じた
変換係数で前記サンプリング変換を行なうことを特徴と
するディジタル信号処理装置。3. A digital signal processing device for processing and outputting a video signal and an audio signal to which synchronization time information is added, and clock generation means for generating a reference clock without referring to the synchronization time information. A video which operates with a reference clock, decodes an input video signal, and synchronizes input video signal data with an output frame reference timing obtained by dividing the reference clock on a frame-by-frame basis. An audio frame obtained by dividing the input side frame reference timing obtained based on the synchronization time information and the reference clock by operating with the signal processing means and the reference clock to decode the audio signal. Sampling conversion processing that detects the phase difference from the reference timing and corrects the number of samples according to the phase difference Audio signal processing means, the audio signal processing means has averaging means for averaging the phase differences, and performs the sampling conversion with a conversion coefficient according to the output of the averaging means. A digital signal processing device characterized by:
量をパケット単位として転送されたＤＶ圧縮信号をデコ
ード処理して出力するＤＶデコーダであって、 該同期用時間情報を参照しないで基準クロックを発生す
るクロック発生手段と、 該基準クロックで動作し、入力されたビデオ信号のデコ
ード処理を行い、かつ、入力側ビデオ信号データと、該
基準クロックを分周して得られる出力用フレーム基準タ
イミングの同期化をフレーム単位で行うビデオ信号処理
手段と、 該基準クロックで動作し、オーディオ信号のデコード処
理を行い、かつ、該同期用時間情報を基に得られる入力
側フレーム基準タイミングと該基準クロックを分周して
得られるオーディオフレーム基準タイミングとの位相差
を検出し、該位相差に応じて、サンプル数を補正するサ
ンプリング変換処理を行うオーディオ信号処理手段とを
有し、 前記オーディオ信号処理手段は、前記位相差の平均化を
行なう平均化手段を有し、該平均化手段の出力に応じた
変換係数で前記サンプリング変換を行なうことを特徴と
するＤＶデコーダ。4. A DV decoder which decodes and outputs a DV compressed signal to which a synchronization data is added and which has a predetermined data amount transferred in packet units, wherein a reference clock is provided without referring to the synchronization time information. And a frame generation timing for output obtained by dividing the input side video signal data and the reference clock by operating the reference clock to decode the input video signal. A video signal processing means for synchronizing each frame on a frame-by-frame basis, operating on the reference clock to decode an audio signal, and input frame reference timing and reference clock obtained based on the synchronization time information. The phase difference with the audio frame reference timing obtained by dividing the frequency is detected, and the number of samples is corrected according to the phase difference. Audio signal processing means for performing sampling conversion processing, the audio signal processing means includes averaging means for averaging the phase differences, and the audio signal processing means uses a conversion coefficient according to an output of the averaging means. A DV decoder characterized by performing sampling conversion.
において、 前記オーディオ信号処理手段は、前記位相差の平均化を
行なう平均化手段を有し、該平均化手段の出力に応じた
変換係数で前記サンプリング変換を行なうことを特徴と
するディジタル信号処理装置。5. The digital signal processing device according to claim 1, wherein the audio signal processing means has an averaging means for averaging the phase differences, and a conversion coefficient according to an output of the averaging means. A digital signal processing device, characterized in that the sampling conversion is carried out according to.
行なう平均化手段を有し、該平均化手段の出力に応じた
変換係数で前記サンプリング変換を行なうことを特徴と
するＤＶデコーダ。6. The DV decoder according to claim 2, wherein the audio signal processing means has an averaging means for averaging the phase differences, and the conversion coefficient corresponds to the output of the averaging means. A DV decoder characterized by performing sampling conversion.
ＤＶデコーダと、 該ＤＶデコーダから出力されたビデオ信号とオーディオ
信号を圧縮して圧縮データを生成するデータ圧縮手段
と、 該データ圧縮手段より出力された圧縮データを光ディス
ク等の媒体に記録する記録手段と、を備えたことを特徴
とする記録装置。7. A DV decoder according to claim 2, 4, and 6, and data compression means for compressing a video signal and an audio signal output from the DV decoder to generate compressed data. A recording device for recording the compressed data output from the data compression device onto a medium such as an optical disk.
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|---|---|---|---|---|
| JP2010044107A (en) * | 2008-08-08 | 2010-02-25 | Seiko Epson Corp | Image display device, control method for image display device, and control program |
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