JP4157795B2 - Video digital recording and playback device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は,映像デジタル信号を記録・再生する映像デジタル記録再生装置に関し,特にアナログ映像記録可能な家庭用の映像デジタル記録再生装置に関するものである。
【0002】
【従来の技術】
映像デジタル記録再生装置の例として図3に示すものが知られている(例えば,特許文献1参照)。図3において,映像デジタル記録再生装置は,映像信号の入出力処理を行なう入出力部であるI/Oブロック1と,映像データに対して圧縮や伸長等の信号処理を行なうVSP(Video Signal Processing)ブロック2と,映像データの記録再生を行なう記録再生処理等を行なうDRP(Data Recording Playback)ブロック3と,各ブロック1〜3に必要な制御信号やクロックを形成して,映像デジタル記録再生装置全体の制御を行なう制御ブロック4から構成されている。そして,I/Oブロック1は,マトリクス変換回路及びA/D変換回路から成る入力映像信号処理回路5と,出力映像信号処理回路15と,シャフリングメモリ6から構成されている。VSPブロック2は,シャフリングメモリ6と,直交変換回路から成るデータ圧縮符号化回路7と,フレーム化回路8と,PTGメモリ9と,ECCメモリ12と,デフレーム化回路13と,逆直交変換回路から成るデータ伸張復号化回路14と,データマスク回路30から構成されている。DRPブロック3は,PTGメモリ9と,ECCメモリ12と,エンコーダ10と,デコーダ11から構成されている。制御ブロック4は,同期分離回路16と,垂直及び水平同期分離回路17と,I/OPLL回路18と,マルチプレクサ19と,I/Oコントロール信号発生回路20と,13.5MHzクロック発振回路21と,4/1PLL回路22と,分周器23と,フレームパルス生成カウンタ24と,VSPコントロール信号発生回路25と,DRPPLL回路26と,DRPコントロール信号発生回路27と,外部入力制御回路28と,位相比較器29から構成されている。
【0003】
外部入力制御回路28は,フレームパルス基準信号と,シャフリングメモリ6からの映像データの読み出しを管理するページ管理信号,データマスク回路30において映像データをマスク処理するマスク信号を生成する。
【0004】
この映像デジタル記録再生装置の動作は,特許文献1に詳細に説明されているので,ここでは省略する。
【0005】
【特許文献1】
特開2001−16544号公報
【0006】
【発明が解決しようとする課題】
以上で述べた映像デジタル記録再生装置は,入力同期信号に従って映像信号をシャフリングメモリメモリ6に書き込むため,映像信号と入力同期信号の位相の正確さが要求される。しかし入力信号の品位によっては,同期分離回路16における同期分離の際に,検出水平同期信号がサンプリングクロック単位で1個ずれる場合があり,出力映像に水平ジッターを生じることがあった。
【0007】
図4に,検出水平同期信号が1個ずれる例を示す。図4において,(a)は入力信号が正常である場合を,(b)は入力信号の信号レベルが高くなった場合を,(c)は入力信号の傾斜が緩くなった場合を,それぞれ表している。図4において,サンプリングクロックが“H”の時に,入力信号がスレッシュレベルよりも高い“H”レベルである場合は検出水平同期信号を“H”にし,スレッシュレベルよりも低い“L”レベルである場合は検出水平同期信号を“L”にする。
【0008】
図4(a)において,入力信号が正常である場合,入力信号は,“H”レベルから“L”レベルに変化する際に,スレッシュレベル通過時点Aより後の最初のサンプリング時点Bでは“L”レベルであるので,検出水平同期信号が“H”から“L”に変化する。
【0009】
図4(b)において,入力信号の信号レベルが高くなった場合,相対的にスレッシュレベルが低くなるので,(a)の場合におけるサンプリング時点Bでの入力信号レベルがスレッシュレベルより高く“H”レベルのままであるので,検出水平同期信号も“H”のままである。そして,次のサイクルのサンプリング時点Cで入力信号レベルがスレッシュレベルより低くなり,“L”レベルになるので,検出水平同期信号も“H”から“L”に変化する。従って,検出水平同期信号は,(a)の場合に比べて,サンプリングクロック単位で1個遅れることになる。逆に,入力信号の信号レベルが低くなった場合,検出水平同期信号は(a)の場合に比べて1個進むことになる。
【0010】
図4(c)において,入力信号の傾斜が緩くなった場合,入力信号レベルが低くならず,(a)の場合におけるサンプリング時点Bでの入力信号レベルがスレッシュレベルより高いままであり“H”レベルであるので,検出水平同期信号も“H”のままである。そして,次のサイクルのサンプリング時点Cで入力信号レベルがスレッシュレベルより低くなり,“L”レベルになるので,検出水平同期信号も“H”から“L”に変化する。従って,検出水平同期信号は,(a)の場合に比べて,サンプリングクロック単位で1個遅れることになる。逆に,入力信号の傾斜が急峻になった場合,検出水平同期信号は(a)の場合に比べて1個進むことになる。
【0011】
そこで,出力映像に水平ジッターを生じることを防止するため,フリーランカウンタを用い,同期分離した同期信号が1フレーム単位で標準と判定された場合は,垂直及び水平同期分離回路17から検出した水平同期信号(検出同期信号)ではなく,フリーランカウンタで作成したフリーラン水平同期信号(補間同期信号)で補間することが考えられた(フリーランカウンタは,切り替わりフレームの先頭でリセット後にフリーランとして,同期分離した水平同期信号と位相を合わせるものである)。しかし,その場合は標準判定が1フレーム単位のため,補間同期信号に切り替えている期間が入力映像信号が実際に標準である期間から1フレーム遅れるため,ずれの生じたフレームで水平ジッターが残ってしまうという問題があった。
【0012】
図5に,ずれの生じたフレームで水平ジッターが残ってしまう例を示す。図5は,水平同期信号を補間した場合の標準/非標準切り替わり時の,従来例の動作のタイムチャートを示す図である。メモリは3フレーム分の容量を持ち、1フレーム毎の領域をA,B,Cとし、メモリへの書き込みおよび読み出しはそれぞれA,B,Cの順にアクセスを行う。
【0013】
図5において,入力映像信号がX3(標準)からY1(非標準)となった時,標準/非標準判定フラグは1フレーム遅れるためまだ標準であるので,入力水平同期信号は補間同期信号のままである。そのため,メモリ領域Aへの書き込みには,検出同期信号を用いて書き込まなければならないのに,補間同期信号を用いて書き込むことになり,書き込まれた映像信号Y1はずれた映像信号となることになる。これは,入力映像信号がY3(非標準)からZ1(標準)となった時も同様である。即ち,その時,標準/非標準判定フラグは1フレーム遅れるためまだ非標準であるので,入力水平同期信号は検出同期信号のままである。そのため,書き込みメモリ領域Aには,補間同期信号を用いて書き込まなければならないのに,検出同期信号を用いて書き込むことになり,書き込まれた映像信号Z1はずれた映像信号となることになる。その結果として,メモリ領域Aから読み出される,出力映像信号も又ずれた映像信号Y1,Z1が出力されることになる。
【0014】
本発明は,かかる問題を解消するためになされたものであり,水平ジッターの無い映像信号を出力することを目的とする。
【0015】
【課題を解決するための手段】
上記目的を達成するために、本発明は、映像信号の入出力を行うI/Oブロックと,映像信号に対して圧縮・伸長処理を行うVSPブロックと,映像信号の記録再生処理を行うDRPブロックと,装置全体の制御を行う制御ブロックから構成される映像デジタル記録再生装置であって,
制御ブロックは,水平ジッター防止回路と,シャフリングメモリからの映像データの読み出しを管理する外部入力制御回路を有し,
水平ジッター防止回路は、垂直及び水平同期分離回路で分離された垂直同期信号及び水平同期信号を用いて1フレームの長さを測定し,入力映像信号が標準か非標準かを判定する標準判定回路,該標準判定回路の判定結果信号が標準である場合は,カウンタをフリーランとして,カウンタ値から垂直同期信号及び水平同期信号を作成し,マルチプレクサに出力するフリーラン同期信号発生回路、標準判定回路の判定結果信号が非標準である場合は,垂直及び水平同期分離回路で分離された垂直同期信号及び水平同期信号をそのまま,外部入力制御回路に出力し,判定結果信号が標準である場合は,フリーラン同期信号発生回路で作成された垂直同期信号及び水平同期信号を,外部入力制御回路に出力するマルチプレクサ,標準判定回路から出力される標準/非標準判定フラグの後端エッジを検出し,非標準/標準が切り替わったことを判定して,切り替わり信号を外部入力制御回路に出力する非標準/標準切り替え検出回路を備え,
さらに,水平ジッター防止回路は,標準判定回路からの標準/非標準判定フラグが,標準のときフリーラン同期信号発生回路からの補間同期信号を,非標準のとき検出同期信号を,それぞれ用いて入力映像信号をメモリに書き込み,
切り替わり検出回路からの標準/非標準切り替わり信号があったときは,外部入力制御回路からメモリフレームページホールド信号を出力し,前のフレームで読み出されたものと同一ページの映像信号を読み出すようにする。
【0017】
【発明の実施の形態】
以下,本発明を図1,図2を用いて説明する。図1は本発明の水平ジッター防止回路40の構成を,図2は水平同期信号を補間した場合の標準/非標準切り替わり時の動作のタイムチャートを,それぞれ示す図である。本発明は,図1に示す水平ジッター防止回路40を,図3の制御ブロック4で破線を用いて示した箇所40に挿入すると共に,外部入力制御回路28及びシャフリングメモリメモリ6を改良したものである。
【0018】
図1において,水平ジッター防止回路40は,入力同期信号の標準判定回路41と,フリーラン同期信号発生回路42と,マルチプレクサMUX43と,非標準/標準判定の切り替わり検出回路44から構成される。
【0019】
入力同期信号の標準判定回路41は,垂直及び水平同期分離回路17で分離された垂直同期信号及び水平同期信号を用いて1フレームの長さを測定し,入力映像信号が標準信号か非標準信号かを判定し,その判定結果信号である標準/非標準判定フラグ(図3参照)をフリーラン同期信号発生回路42,マルチプレクサ43,及び非標準/標準判定の切り替わり検出回路44に出力する。
【0020】
フリーラン同期信号発生回路42は,標準判定回路41の判定結果信号が非標準である場合は,カウンタをリセットしてフリーラン同期信号を発生させない。
【0021】
判定結果信号が標準である場合は,カウンタをフリーランとして,カウンタ値から垂直同期信号及び水平同期信号を作成し,マルチプレクサ43に出力する。
【0022】
マルチプレクサ43は,標準判定回路41の判定結果信号が非標準である場合は,垂直及び水平同期分離回路17で分離された垂直同期信号及び水平同期信号をそのまま,外部入力制御回路28及びI/OPLL回路18に出力する。又,判定結果信号が標準である場合は,フリーラン同期信号発生回路42で作成された垂直同期信号及び水平同期信号を,外部入力制御回路28及びI/OPLL回路18に出力する。
【0023】
非標準/標準判定の切り替わり検出回路44は,標準判定回路41から出力される標準/非標準判定フラグの後端エッジを検出し,非標準/標準が切り替わったことを判定して,切り替わり信号を外部入力制御回路28に出力する。
【0024】
外部入力制御回路28は,非標準/標準判定の切り替わり検出回路44から切り替わり信号を受け取った時,その1フレームの間,ページ管理信号の1種として,フレームページの更新を停止する信号であるメモリフレームページホールド信号を生成し,シャフリングメモリメモリ6へ出力する。
【0025】
シャフリングメモリメモリ6では,メモリフレームページホールド信号を受け取った時の1フレームの間はメモリの書き込み領域および読み出し領域を更新せず,メモリの書き込み領域にはずれのない映像信号を上書きするとともに,1フレーム前に読み出した映像信号を再び読み出す。
【0026】
図2に,水平同期信号を補間した場合の標準/非標準切り替わり時の,本発明の動作のタイムチャートを示す。
【0027】
図2において,図5と同様に,入力映像信号がX3(標準)からY1(非標準)となった時,メモリ領域Aにずれた映像信号Y1が書き込まれる。その際,読み出しはメモリ領域Cから1つ前のフレームのずれのない映像信号X3が読み出される。次に,入力映像信号がY1(非標準)からY2(非標準)となった時,標準/非標準判定フラグは非標準に切り替わるので,入力水平同期信号は検出同期信号となる。従って,書き込みはメモリにずれのない映像信号Y2が書き込まれる。ここで,従来例であれば,読み出しはメモリ領域Aから1つ前のフレームのずれのある映像信号Y1が読み出されるはずである。しかるに,本発明では,前述したように水平ジッター防止回路40を設けて,次の1フレームの間に,外部入力制御回路28からメモリフレームページホールド信号を出力して,メモリフレームページホールド信号が出力された時は,メモリフレームページをホールドすることで,メモリ領域Aに書き込まれたずれのある映像データY1を,ずれのない映像データY2で上書きし,読み出しは前のフレームで読み出されたメモリ領域Cのずれのない映像信号X3を再度読み出すようにしている。続く1フレームでは,読み出しはメモリ領域Aからずれのない映像信号Y2が読み出される。
【0028】
これは,入力映像信号がY3(非標準)からZ1(標準)となった時も同様である。即ち,書き込みでメモリ領域Aにずれた映像信号Z1が書き込まれる。その際,読み出しはメモリ領域Cから1つ前のフレームのずれのない映像信号Y3が読み出される。次に,入力映像信号がZ1(標準)からZ2(標準)となった時,標準/非標準判定フラグは標準に切り替わるので,入力水平同期信号は補間同期信号となる。従って,書き込みはメモリにずれのない映像信号Z2が書き込まれる。ここで,従来例であれば,読み出しはメモリ領域Aから1つ前のフレームのずれのある映像信号Z1が読み出されるはずである。しかるに,本発明では,前述したように水平ジッター防止回路40を設けて,次の1フレームの間に,外部入力制御回路28からメモリフレームページホールド信号を出力して,メモリフレームページホールド信号が出力された時は,メモリフレームページをホールドすることで,メモリ領域Aに書き込まれたずれのある映像データZ1を,ずれのない映像データZ2で上書きし,読み出しは前のフレームで読み出されたメモリ領域Cのずれのない映像信号Y3を再度読み出すようにしている。続く1フレームでは,読み出しはメモリ領域Aからずれのない映像信号Z2が読み出される。
【0029】
その結果として,書き込みはメモリに,ずれのある映像信号Y1,Z1の代わりにずれのない映像信号Y2,Z2が記憶され,出力映像信号は・・・X1,X2,X3,X3,Y2,Y3,Y3,Z2,Z3・・・の順に出力される。出力映像信号Y1,Z1は無くなるもののそれらはずれのある出力映像信号であり,その代わりとしてずれのない映像信号X3,Y3が2個続くので,水平ジッターの無い,視聴者にとって違和感のない出力映像信号となる。
【0030】
【発明の効果】
以上述べたように,本発明によれば,水平ジッターの無い映像信号を出力することが出来るという効果がある。
【図面の簡単な説明】
【図1】本発明の水平ジッター防止回路40の実施例を示す図である。
【図2】水平同期信号を補間した場合の標準/非標準切り替わり時の,本発明の動作のタイムチャートを示す図である。
【図3】映像デジタル記録再生装置の従来例を示す図である。
【図4】従来例で,検出水平同期信号が1個ずれる例を示す図である。
【図5】水平同期信号を補間した場合の標準/非標準切り替わり時の,従来例の動作のタイムチャートを示す図である。
【符号の説明】
1 I/Oブロック
2 VSPブロック
3 DRPブロック
4 制御ブロック
28 外部入力制御回路
40 水平ジッター防止回路
41 標準判定回路
42 フリーラン同期信号発生回路
43 マルチプレクサMUX
44 非標準/標準判定の切り替わり検出回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video digital recording / reproducing apparatus for recording / reproducing a video digital signal, and more particularly to a home video digital recording / reproducing apparatus capable of analog video recording.
[0002]
[Prior art]
As an example of the video digital recording / reproducing apparatus, one shown in FIG. 3 is known (for example, see Patent Document 1). In FIG. 3, a video digital recording / reproducing apparatus includes an I /
[0003]
The external
[0004]
Since the operation of this video digital recording / reproducing apparatus is described in detail in
[0005]
[Patent Document 1]
Japanese Patent Laid-Open No. 2001-16544
[Problems to be solved by the invention]
Since the video digital recording / reproducing apparatus described above writes the video signal into the shuffling memory memory 6 in accordance with the input synchronization signal, the phase accuracy of the video signal and the input synchronization signal is required. However, depending on the quality of the input signal, when the sync separator 16 performs sync separation, the detected horizontal sync signal may be shifted by one sampling clock unit, resulting in horizontal jitter in the output video.
[0007]
FIG. 4 shows an example in which the detected horizontal sync signal is shifted by one. 4A shows a case where the input signal is normal, FIG. 4B shows a case where the signal level of the input signal becomes high, and FIG. 4C shows a case where the slope of the input signal becomes gentle. ing. In FIG. 4, when the sampling clock is “H”, if the input signal is “H” level higher than the threshold level, the detected horizontal synchronization signal is set to “H” and is “L” level lower than the threshold level. In this case, the detected horizontal synchronizing signal is set to “L”.
[0008]
In FIG. 4A, when the input signal is normal, the input signal is changed to “L” at the first sampling time B after the threshold level passing time A when the input signal changes from the “H” level to the “L” level. Since it is “level”, the detected horizontal synchronizing signal changes from “H” to “L”.
[0009]
In FIG. 4B, when the signal level of the input signal becomes high, the threshold level becomes relatively low. Therefore, the input signal level at the sampling time B in the case of FIG. 4A is higher than the threshold level and is “H”. Since the level remains, the detected horizontal synchronizing signal also remains “H”. At the sampling time C of the next cycle, the input signal level becomes lower than the threshold level and becomes “L” level, so that the detected horizontal synchronizing signal also changes from “H” to “L”. Therefore, the detected horizontal synchronizing signal is delayed by one sampling clock unit as compared with the case of (a). On the contrary, when the signal level of the input signal becomes low, the detected horizontal synchronizing signal advances by one as compared with the case of (a).
[0010]
In FIG. 4C, when the slope of the input signal becomes gentle, the input signal level does not become low, and the input signal level at the sampling time B in the case of FIG. 4A remains higher than the threshold level. Since it is level, the detected horizontal synchronizing signal also remains “H”. At the sampling time C of the next cycle, the input signal level becomes lower than the threshold level and becomes “L” level, so that the detected horizontal synchronizing signal also changes from “H” to “L”. Therefore, the detected horizontal synchronizing signal is delayed by one sampling clock unit as compared with the case of (a). On the other hand, when the slope of the input signal becomes steep, the detected horizontal synchronizing signal advances by one as compared with the case of (a).
[0011]
Therefore, in order to prevent horizontal jitter from occurring in the output video, a free-run counter is used, and when the sync signal separated by sync is determined to be standard in units of one frame, the horizontal detected from the vertical and horizontal
[0012]
FIG. 5 shows an example in which horizontal jitter remains in a frame with a shift. FIG. 5 is a diagram showing a time chart of the operation of the conventional example at the time of standard / non-standard switching when the horizontal synchronizing signal is interpolated. The memory has a capacity of 3 frames, and the areas for each frame are A, B, and C, and writing to and reading from the memory are performed in the order of A, B, and C, respectively.
[0013]
In FIG. 5, when the input video signal changes from X3 (standard) to Y1 (non-standard), the standard / non-standard judgment flag is still standard because it is delayed by one frame, so the input horizontal synchronization signal remains the interpolation synchronization signal. It is. For this reason, writing to the memory area A must be performed using the detection synchronization signal, but is performed using the interpolation synchronization signal, and the written video signal Y1 becomes a shifted video signal. . This is the same when the input video signal changes from Y3 (non-standard) to Z1 (standard). That is, at that time, the standard / non-standard determination flag is still non-standard because it is delayed by one frame, so the input horizontal synchronization signal remains the detection synchronization signal. Therefore, the write memory area A must be written using the interpolation synchronization signal, but is written using the detection synchronization signal, and the written video signal Z1 becomes a shifted video signal. As a result, the video signals Y1 and Z1 read out from the memory area A and also out of the output video signal are output.
[0014]
The present invention has been made to solve such a problem, and an object thereof is to output a video signal having no horizontal jitter.
[0015]
[Means for Solving the Problems]
To achieve the above object, the present invention provides an I / O block for inputting / outputting video signals, a VSP block for compressing / decompressing video signals, and a DRP block for recording / reproducing video signals. And a digital video recording / reproducing apparatus composed of control blocks for controlling the entire apparatus,
The control block has a horizontal jitter prevention circuit and an external input control circuit that manages reading of video data from the shuffling memory,
The horizontal jitter prevention circuit measures the length of one frame using the vertical synchronization signal and the horizontal synchronization signal separated by the vertical and horizontal synchronization separation circuits, and determines whether the input video signal is standard or nonstandard. When the determination result signal of the standard determination circuit is standard, the counter is free run, a vertical synchronization signal and a horizontal synchronization signal are generated from the counter value, and are output to the multiplexer. If the determination result signal is non-standard, the vertical synchronization signal and horizontal synchronization signal separated by the vertical and horizontal synchronization separation circuits are output as they are to the external input control circuit, and if the determination result signal is standard, A multiplexer that outputs the vertical sync signal and horizontal sync signal created by the free-run sync signal generation circuit to the external input control circuit, and a standard judgment circuit. Is the detecting the trailing edge of the standard / non-standard determination flag, it is determined that the non-standard / standard is switched, with a non-standard / standard switching detection circuit for outputting a switching signal to the external input control circuit,
In addition, the horizontal jitter prevention circuit is input using the standard / non-standard judgment flag from the standard judgment circuit when the standard is the interpolation sync signal from the free-run sync signal generation circuit, and the detection sync signal when it is non-standard. Write video signal to memory,
When there is a standard / non-standard switching signal from the switching detection circuit, output the memory frame page hold signal from the external input control circuit and read the video signal of the same page as that read in the previous frame To do.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described below with reference to FIGS. FIG. 1 is a diagram showing the configuration of the horizontal
[0018]
In FIG. 1, the horizontal
[0019]
The
[0020]
When the determination result signal of the
[0021]
If the determination result signal is standard, the counter is set to free run, and a vertical synchronization signal and a horizontal synchronization signal are generated from the counter value and output to the multiplexer 43.
[0022]
When the determination result signal of the
[0023]
The non-standard / standard determination switching
[0024]
When the external
[0025]
The shuffling memory memory 6 does not update the memory write area and the read area for one frame when the memory frame page hold signal is received, and overwrites the video signal without any deviation in the memory write area. The video signal read before the frame is read again.
[0026]
FIG. 2 shows a time chart of the operation of the present invention at the time of standard / non-standard switching when the horizontal synchronizing signal is interpolated.
[0027]
In FIG. 2, similarly to FIG. 5, when the input video signal changes from X3 (standard) to Y1 (non-standard), the shifted video signal Y1 is written in the memory area A. At that time, the video signal X3 is read from the memory area C without any shift of the previous frame. Next, when the input video signal changes from Y1 (non-standard) to Y2 (non-standard), the standard / non-standard determination flag is switched to non-standard, so that the input horizontal synchronization signal becomes a detection synchronization signal. Therefore, the video signal Y2 without any deviation is written in the memory. Here, in the conventional example, the video signal Y1 having a shift of the previous frame from the memory area A should be read out. However, in the present invention, the horizontal
[0028]
This is the same when the input video signal changes from Y3 (non-standard) to Z1 (standard). That is, the video signal Z1 shifted to the memory area A by writing is written. At that time, the video signal Y3 is read from the memory area C without any shift of the previous frame. Next, when the input video signal is changed from Z1 (standard) to Z2 (standard), the standard / non-standard determination flag is switched to standard, so that the input horizontal synchronization signal becomes an interpolation synchronization signal. Therefore, the video signal Z2 without any deviation is written in the memory. Here, in the case of the conventional example, the video signal Z1 having a shift of the previous frame from the memory area A should be read. However, in the present invention, the horizontal
[0029]
As a result, the writing is stored in the memory, and the video signals Y2 and Z2 having no deviation are stored instead of the video signals Y1 and Z1 having the deviation, and the output video signals are X1, X2, X3, X3, Y2, Y3. , Y3, Z2, Z3. Although the output video signals Y1 and Z1 are lost, they are output video signals having a shift, and instead of them, there are two video signals X3 and Y3 having no shift, so that there is no horizontal jitter and there is no sense of incongruity for the viewer. It becomes.
[0030]
【The invention's effect】
As described above, according to the present invention, it is possible to output a video signal without horizontal jitter.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment of a horizontal
FIG. 2 is a diagram showing a time chart of the operation of the present invention at the time of standard / non-standard switching when a horizontal synchronizing signal is interpolated.
FIG. 3 is a diagram illustrating a conventional example of a video digital recording / reproducing apparatus.
FIG. 4 is a diagram illustrating an example in which one detected horizontal synchronization signal is shifted in the conventional example.
FIG. 5 is a diagram showing a time chart of the operation of the conventional example at the time of standard / non-standard switching when the horizontal synchronizing signal is interpolated.
[Explanation of symbols]
1 I /
44 Non-standard / standard judgment switching detection circuit
Claims (1)
制御ブロックは,水平ジッター防止回路と,シャフリングメモリからの映像データの読み出しを管理する外部入力制御回路を有し, The control block has a horizontal jitter prevention circuit and an external input control circuit that manages reading of video data from the shuffling memory.
水平ジッター防止回路は、垂直及び水平同期分離回路で分離された垂直同期信号及び水平同期信号を用いて1フレームの長さを測定し,入力映像信号が標準か非標準かを判定する標準判定回路,該標準判定回路の判定結果信号が標準である場合は,カウンタをフリーランとして,カウンタ値から垂直同期信号及び水平同期信号を作成し,マルチプレクサに出力するフリーラン同期信号発生回路、標準判定回路の判定結果信号が非標準である場合は,垂直及び水平同期分離回路で分離された垂直同期信号及び水平同期信号をそのまま,外部入力制御回路に出力し,判定結果信号が標準である場合は,フリーラン同期信号発生回路で作成された垂直同期信号及び水平同期信号を,外部入力制御回路に出力するマルチプレクサ,標準判定回路から出力される標準/非標準判定フラグの後端エッジを検出し,非標準/標準が切り替わったことを判定して,切り替わり信号を外部入力制御回路に出力する非標準/標準切り替え検出回路を備え, The horizontal jitter prevention circuit measures the length of one frame using the vertical synchronization signal and the horizontal synchronization signal separated by the vertical and horizontal synchronization separation circuits, and determines whether the input video signal is standard or nonstandard. When the determination result signal of the standard determination circuit is standard, the counter is free run, a vertical synchronization signal and a horizontal synchronization signal are generated from the counter value, and are output to the multiplexer. If the determination result signal is non-standard, the vertical synchronization signal and horizontal synchronization signal separated by the vertical and horizontal synchronization separation circuits are output as they are to the external input control circuit, and if the determination result signal is standard, A multiplexer that outputs the vertical sync signal and horizontal sync signal created by the free-run sync signal generation circuit to the external input control circuit, and a standard judgment circuit. Is the detecting the trailing edge of the standard / non-standard determination flag, it is determined that the non-standard / standard is switched, with a non-standard / standard switching detection circuit for outputting a switching signal to the external input control circuit,
さらに,水平ジッター防止回路は,標準判定回路からの標準/非標準判定フラグが,標準のときフリーラン同期信号発生回路からの補間同期信号を,非標準のとき検出同期信号を,それぞれ用いて入力映像信号をメモリに書き込み, In addition, the horizontal jitter prevention circuit is input using the standard / non-standard judgment flag from the standard judgment circuit when the standard is the interpolation sync signal from the free-run sync signal generation circuit, and the detection sync signal when it is non-standard. Write video signal to memory,
切り替わり検出回路からの標準/非標準切り替わり信号があったときは,外部入力制御回路からメモリフレームページホールド信号を出力し,前のフレームで読み出されたものと同一ページの映像信号を読み出すようにする,ことを特徴とする映像デジタル記録再生装置。 When there is a standard / non-standard switching signal from the switching detection circuit, output the memory frame page hold signal from the external input control circuit and read the video signal of the same page as that read in the previous frame A video digital recording / reproducing apparatus characterized by that.
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