JP4157795B2

JP4157795B2 - Video digital recording and playback device

Info

Publication number: JP4157795B2
Application number: JP2003107861A
Authority: JP
Inventors: 修治齋藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-04-11
Filing date: 2003-04-11
Publication date: 2008-10-01
Anticipated expiration: 2023-04-11
Also published as: JP2004320130A

Description

【０００１】
【発明の属する技術分野】
本発明は，映像デジタル信号を記録・再生する映像デジタル記録再生装置に関し，特にアナログ映像記録可能な家庭用の映像デジタル記録再生装置に関するものである。
【０００２】
【従来の技術】
映像デジタル記録再生装置の例として図３に示すものが知られている（例えば，特許文献１参照）。図３において，映像デジタル記録再生装置は，映像信号の入出力処理を行なう入出力部であるＩ／Ｏブロック１と，映像データに対して圧縮や伸長等の信号処理を行なうＶＳＰ（ＶｉｄｅｏＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ）ブロック２と，映像データの記録再生を行なう記録再生処理等を行なうＤＲＰ（ＤａｔａＲｅｃｏｒｄｉｎｇＰｌａｙｂａｃｋ）ブロック３と，各ブロック１〜３に必要な制御信号やクロックを形成して，映像デジタル記録再生装置全体の制御を行なう制御ブロック４から構成されている。そして，Ｉ／Ｏブロック１は，マトリクス変換回路及びＡ／Ｄ変換回路から成る入力映像信号処理回路５と，出力映像信号処理回路１５と，シャフリングメモリ６から構成されている。ＶＳＰブロック２は，シャフリングメモリ６と，直交変換回路から成るデータ圧縮符号化回路７と，フレーム化回路８と，ＰＴＧメモリ９と，ＥＣＣメモリ１２と，デフレーム化回路１３と，逆直交変換回路から成るデータ伸張復号化回路１４と，データマスク回路３０から構成されている。ＤＲＰブロック３は，ＰＴＧメモリ９と，ＥＣＣメモリ１２と，エンコーダ１０と，デコーダ１１から構成されている。制御ブロック４は，同期分離回路１６と，垂直及び水平同期分離回路１７と，Ｉ／ＯＰＬＬ回路１８と，マルチプレクサ１９と，Ｉ／Ｏコントロール信号発生回路２０と，１３．５ＭＨｚクロック発振回路２１と，４／１ＰＬＬ回路２２と，分周器２３と，フレームパルス生成カウンタ２４と，ＶＳＰコントロール信号発生回路２５と，ＤＲＰＰＬＬ回路２６と，ＤＲＰコントロール信号発生回路２７と，外部入力制御回路２８と，位相比較器２９から構成されている。
【０００３】
外部入力制御回路２８は，フレームパルス基準信号と，シャフリングメモリ６からの映像データの読み出しを管理するページ管理信号，データマスク回路３０において映像データをマスク処理するマスク信号を生成する。
【０００４】
この映像デジタル記録再生装置の動作は，特許文献１に詳細に説明されているので，ここでは省略する。
【０００５】
【特許文献１】
特開２００１−１６５４４号公報
【０００６】
【発明が解決しようとする課題】
以上で述べた映像デジタル記録再生装置は，入力同期信号に従って映像信号をシャフリングメモリメモリ６に書き込むため，映像信号と入力同期信号の位相の正確さが要求される。しかし入力信号の品位によっては，同期分離回路１６における同期分離の際に，検出水平同期信号がサンプリングクロック単位で１個ずれる場合があり，出力映像に水平ジッターを生じることがあった。
【０００７】
図４に，検出水平同期信号が１個ずれる例を示す。図４において，（ａ）は入力信号が正常である場合を，（ｂ）は入力信号の信号レベルが高くなった場合を，（ｃ）は入力信号の傾斜が緩くなった場合を，それぞれ表している。図４において，サンプリングクロックが“Ｈ”の時に，入力信号がスレッシュレベルよりも高い“Ｈ”レベルである場合は検出水平同期信号を“Ｈ”にし，スレッシュレベルよりも低い“Ｌ”レベルである場合は検出水平同期信号を“Ｌ”にする。
【０００８】
図４（ａ）において，入力信号が正常である場合，入力信号は，“Ｈ”レベルから“Ｌ”レベルに変化する際に，スレッシュレベル通過時点Ａより後の最初のサンプリング時点Ｂでは“Ｌ”レベルであるので，検出水平同期信号が“Ｈ”から“Ｌ”に変化する。
【０００９】
図４（ｂ）において，入力信号の信号レベルが高くなった場合，相対的にスレッシュレベルが低くなるので，（ａ）の場合におけるサンプリング時点Ｂでの入力信号レベルがスレッシュレベルより高く“Ｈ”レベルのままであるので，検出水平同期信号も“Ｈ”のままである。そして，次のサイクルのサンプリング時点Ｃで入力信号レベルがスレッシュレベルより低くなり，“Ｌ”レベルになるので，検出水平同期信号も“Ｈ”から“Ｌ”に変化する。従って，検出水平同期信号は，（ａ）の場合に比べて，サンプリングクロック単位で１個遅れることになる。逆に，入力信号の信号レベルが低くなった場合，検出水平同期信号は（ａ）の場合に比べて１個進むことになる。
【００１０】
図４（ｃ）において，入力信号の傾斜が緩くなった場合，入力信号レベルが低くならず，（ａ）の場合におけるサンプリング時点Ｂでの入力信号レベルがスレッシュレベルより高いままであり“Ｈ”レベルであるので，検出水平同期信号も“Ｈ”のままである。そして，次のサイクルのサンプリング時点Ｃで入力信号レベルがスレッシュレベルより低くなり，“Ｌ”レベルになるので，検出水平同期信号も“Ｈ”から“Ｌ”に変化する。従って，検出水平同期信号は，（ａ）の場合に比べて，サンプリングクロック単位で１個遅れることになる。逆に，入力信号の傾斜が急峻になった場合，検出水平同期信号は（ａ）の場合に比べて１個進むことになる。
【００１１】
そこで，出力映像に水平ジッターを生じることを防止するため，フリーランカウンタを用い，同期分離した同期信号が１フレーム単位で標準と判定された場合は，垂直及び水平同期分離回路１７から検出した水平同期信号（検出同期信号）ではなく，フリーランカウンタで作成したフリーラン水平同期信号（補間同期信号）で補間することが考えられた（フリーランカウンタは，切り替わりフレームの先頭でリセット後にフリーランとして，同期分離した水平同期信号と位相を合わせるものである）。しかし，その場合は標準判定が１フレーム単位のため，補間同期信号に切り替えている期間が入力映像信号が実際に標準である期間から１フレーム遅れるため，ずれの生じたフレームで水平ジッターが残ってしまうという問題があった。
【００１２】
図５に，ずれの生じたフレームで水平ジッターが残ってしまう例を示す。図５は，水平同期信号を補間した場合の標準／非標準切り替わり時の，従来例の動作のタイムチャートを示す図である。メモリは３フレーム分の容量を持ち、１フレーム毎の領域をＡ，Ｂ，Ｃとし、メモリへの書き込みおよび読み出しはそれぞれＡ，Ｂ，Ｃの順にアクセスを行う。
【００１３】
図５において，入力映像信号がＸ３（標準）からＹ１（非標準）となった時，標準／非標準判定フラグは１フレーム遅れるためまだ標準であるので，入力水平同期信号は補間同期信号のままである。そのため，メモリ領域Ａへの書き込みには，検出同期信号を用いて書き込まなければならないのに，補間同期信号を用いて書き込むことになり，書き込まれた映像信号Ｙ１はずれた映像信号となることになる。これは，入力映像信号がＹ３（非標準）からＺ１（標準）となった時も同様である。即ち，その時，標準／非標準判定フラグは１フレーム遅れるためまだ非標準であるので，入力水平同期信号は検出同期信号のままである。そのため，書き込みメモリ領域Ａには，補間同期信号を用いて書き込まなければならないのに，検出同期信号を用いて書き込むことになり，書き込まれた映像信号Ｚ１はずれた映像信号となることになる。その結果として，メモリ領域Ａから読み出される，出力映像信号も又ずれた映像信号Ｙ１，Ｚ１が出力されることになる。
【００１４】
本発明は，かかる問題を解消するためになされたものであり，水平ジッターの無い映像信号を出力することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、映像信号の入出力を行うＩ／Ｏブロックと，映像信号に対して圧縮・伸長処理を行うＶＳＰブロックと，映像信号の記録再生処理を行うＤＲＰブロックと，装置全体の制御を行う制御ブロックから構成される映像デジタル記録再生装置であって，
制御ブロックは，水平ジッター防止回路と，シャフリングメモリからの映像データの読み出しを管理する外部入力制御回路を有し，
水平ジッター防止回路は、垂直及び水平同期分離回路で分離された垂直同期信号及び水平同期信号を用いて１フレームの長さを測定し，入力映像信号が標準か非標準かを判定する標準判定回路，該標準判定回路の判定結果信号が標準である場合は，カウンタをフリーランとして，カウンタ値から垂直同期信号及び水平同期信号を作成し，マルチプレクサに出力するフリーラン同期信号発生回路、標準判定回路の判定結果信号が非標準である場合は，垂直及び水平同期分離回路で分離された垂直同期信号及び水平同期信号をそのまま，外部入力制御回路に出力し，判定結果信号が標準である場合は，フリーラン同期信号発生回路で作成された垂直同期信号及び水平同期信号を，外部入力制御回路に出力するマルチプレクサ，標準判定回路から出力される標準／非標準判定フラグの後端エッジを検出し，非標準／標準が切り替わったことを判定して，切り替わり信号を外部入力制御回路に出力する非標準／標準切り替え検出回路を備え，
さらに，水平ジッター防止回路は，標準判定回路からの標準／非標準判定フラグが，標準のときフリーラン同期信号発生回路からの補間同期信号を，非標準のとき検出同期信号を，それぞれ用いて入力映像信号をメモリに書き込み，
切り替わり検出回路からの標準／非標準切り替わり信号があったときは，外部入力制御回路からメモリフレームページホールド信号を出力し，前のフレームで読み出されたものと同一ページの映像信号を読み出すようにする。
【００１７】
【発明の実施の形態】
以下，本発明を図１，図２を用いて説明する。図１は本発明の水平ジッター防止回路４０の構成を，図２は水平同期信号を補間した場合の標準／非標準切り替わり時の動作のタイムチャートを，それぞれ示す図である。本発明は，図１に示す水平ジッター防止回路４０を，図３の制御ブロック４で破線を用いて示した箇所４０に挿入すると共に，外部入力制御回路２８及びシャフリングメモリメモリ６を改良したものである。
【００１８】
図１において，水平ジッター防止回路４０は，入力同期信号の標準判定回路４１と，フリーラン同期信号発生回路４２と，マルチプレクサＭＵＸ４３と，非標準／標準判定の切り替わり検出回路４４から構成される。
【００１９】
入力同期信号の標準判定回路４１は，垂直及び水平同期分離回路１７で分離された垂直同期信号及び水平同期信号を用いて１フレームの長さを測定し，入力映像信号が標準信号か非標準信号かを判定し，その判定結果信号である標準／非標準判定フラグ（図３参照）をフリーラン同期信号発生回路４２，マルチプレクサ４３，及び非標準／標準判定の切り替わり検出回路４４に出力する。
【００２０】
フリーラン同期信号発生回路４２は，標準判定回路４１の判定結果信号が非標準である場合は，カウンタをリセットしてフリーラン同期信号を発生させない。
【００２１】
判定結果信号が標準である場合は，カウンタをフリーランとして，カウンタ値から垂直同期信号及び水平同期信号を作成し，マルチプレクサ４３に出力する。
【００２２】
マルチプレクサ４３は，標準判定回路４１の判定結果信号が非標準である場合は，垂直及び水平同期分離回路１７で分離された垂直同期信号及び水平同期信号をそのまま，外部入力制御回路２８及びＩ／ＯＰＬＬ回路１８に出力する。又，判定結果信号が標準である場合は，フリーラン同期信号発生回路４２で作成された垂直同期信号及び水平同期信号を，外部入力制御回路２８及びＩ／ＯＰＬＬ回路１８に出力する。
【００２３】
非標準／標準判定の切り替わり検出回路４４は，標準判定回路４１から出力される標準／非標準判定フラグの後端エッジを検出し，非標準／標準が切り替わったことを判定して，切り替わり信号を外部入力制御回路２８に出力する。
【００２４】
外部入力制御回路２８は，非標準／標準判定の切り替わり検出回路４４から切り替わり信号を受け取った時，その１フレームの間，ページ管理信号の１種として，フレームページの更新を停止する信号であるメモリフレームページホールド信号を生成し，シャフリングメモリメモリ６へ出力する。
【００２５】
シャフリングメモリメモリ６では，メモリフレームページホールド信号を受け取った時の１フレームの間はメモリの書き込み領域および読み出し領域を更新せず，メモリの書き込み領域にはずれのない映像信号を上書きするとともに，１フレーム前に読み出した映像信号を再び読み出す。
【００２６】
図２に，水平同期信号を補間した場合の標準／非標準切り替わり時の，本発明の動作のタイムチャートを示す。
【００２７】
図２において，図５と同様に，入力映像信号がＸ３（標準）からＹ１（非標準）となった時，メモリ領域Ａにずれた映像信号Ｙ１が書き込まれる。その際，読み出しはメモリ領域Ｃから１つ前のフレームのずれのない映像信号Ｘ３が読み出される。次に，入力映像信号がＹ１（非標準）からＹ２（非標準）となった時，標準／非標準判定フラグは非標準に切り替わるので，入力水平同期信号は検出同期信号となる。従って，書き込みはメモリにずれのない映像信号Ｙ２が書き込まれる。ここで，従来例であれば，読み出しはメモリ領域Ａから１つ前のフレームのずれのある映像信号Ｙ１が読み出されるはずである。しかるに，本発明では，前述したように水平ジッター防止回路４０を設けて，次の１フレームの間に，外部入力制御回路２８からメモリフレームページホールド信号を出力して，メモリフレームページホールド信号が出力された時は，メモリフレームページをホールドすることで，メモリ領域Ａに書き込まれたずれのある映像データＹ１を，ずれのない映像データＹ２で上書きし，読み出しは前のフレームで読み出されたメモリ領域Ｃのずれのない映像信号Ｘ３を再度読み出すようにしている。続く１フレームでは，読み出しはメモリ領域Ａからずれのない映像信号Ｙ２が読み出される。
【００２８】
これは，入力映像信号がＹ３（非標準）からＺ１（標準）となった時も同様である。即ち，書き込みでメモリ領域Ａにずれた映像信号Ｚ１が書き込まれる。その際，読み出しはメモリ領域Ｃから１つ前のフレームのずれのない映像信号Ｙ３が読み出される。次に，入力映像信号がＺ１（標準）からＺ２（標準）となった時，標準／非標準判定フラグは標準に切り替わるので，入力水平同期信号は補間同期信号となる。従って，書き込みはメモリにずれのない映像信号Ｚ２が書き込まれる。ここで，従来例であれば，読み出しはメモリ領域Ａから１つ前のフレームのずれのある映像信号Ｚ１が読み出されるはずである。しかるに，本発明では，前述したように水平ジッター防止回路４０を設けて，次の１フレームの間に，外部入力制御回路２８からメモリフレームページホールド信号を出力して，メモリフレームページホールド信号が出力された時は，メモリフレームページをホールドすることで，メモリ領域Ａに書き込まれたずれのある映像データＺ１を，ずれのない映像データＺ２で上書きし，読み出しは前のフレームで読み出されたメモリ領域Ｃのずれのない映像信号Ｙ３を再度読み出すようにしている。続く１フレームでは，読み出しはメモリ領域Ａからずれのない映像信号Ｚ２が読み出される。
【００２９】
その結果として，書き込みはメモリに，ずれのある映像信号Ｙ１，Ｚ１の代わりにずれのない映像信号Ｙ２，Ｚ２が記憶され，出力映像信号は・・・Ｘ１，Ｘ２，Ｘ３，Ｘ３，Ｙ２，Ｙ３，Ｙ３，Ｚ２，Ｚ３・・・の順に出力される。出力映像信号Ｙ１，Ｚ１は無くなるもののそれらはずれのある出力映像信号であり，その代わりとしてずれのない映像信号Ｘ３，Ｙ３が２個続くので，水平ジッターの無い，視聴者にとって違和感のない出力映像信号となる。
【００３０】
【発明の効果】
以上述べたように，本発明によれば，水平ジッターの無い映像信号を出力することが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の水平ジッター防止回路４０の実施例を示す図である。
【図２】水平同期信号を補間した場合の標準／非標準切り替わり時の，本発明の動作のタイムチャートを示す図である。
【図３】映像デジタル記録再生装置の従来例を示す図である。
【図４】従来例で，検出水平同期信号が１個ずれる例を示す図である。
【図５】水平同期信号を補間した場合の標準／非標準切り替わり時の，従来例の動作のタイムチャートを示す図である。
【符号の説明】
１Ｉ／Ｏブロック
２ＶＳＰブロック
３ＤＲＰブロック
４制御ブロック
２８外部入力制御回路
４０水平ジッター防止回路
４１標準判定回路
４２フリーラン同期信号発生回路
４３マルチプレクサＭＵＸ
４４非標準／標準判定の切り替わり検出回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video digital recording / reproducing apparatus for recording / reproducing a video digital signal, and more particularly to a home video digital recording / reproducing apparatus capable of analog video recording.
[0002]
[Prior art]
As an example of the video digital recording / reproducing apparatus, one shown in FIG. 3 is known (for example, see Patent Document 1). In FIG. 3, a video digital recording / reproducing apparatus includes an I / O block 1 that is an input / output unit that performs input / output processing of video signals, and VSP (Video Signal Processing) that performs signal processing such as compression and decompression on video data. ) Block 2, DRP (Data Recording Playback) block 3 for performing recording / reproduction processing for recording / reproducing video data, and the like, and a video digital recording / reproducing apparatus for forming necessary control signals and clocks for each of blocks 1 to 3 It is composed of a control block 4 that performs overall control. The I / O block 1 is composed of an input video signal processing circuit 5, an output video signal processing circuit 15, and a shuffling memory 6 each comprising a matrix conversion circuit and an A / D conversion circuit. The VSP block 2 includes a shuffling memory 6, a data compression encoding circuit 7 including an orthogonal transformation circuit, a framing circuit 8, a PTG memory 9, an ECC memory 12, a deframing circuit 13, and an inverse orthogonal transformation. The circuit is composed of a data decompression decoding circuit 14 composed of a circuit and a data mask circuit 30. The DRP block 3 includes a PTG memory 9, an ECC memory 12, an encoder 10, and a decoder 11. The control block 4 includes a synchronization separation circuit 16, a vertical and horizontal synchronization separation circuit 17, an I / OPLL circuit 18, a multiplexer 19, an I / O control signal generation circuit 20, a 13.5 MHz clock oscillation circuit 21, 4/1 PLL circuit 22, frequency divider 23, frame pulse generation counter 24, VSP control signal generation circuit 25, DRPPLL circuit 26, DRP control signal generation circuit 27, external input control circuit 28, phase comparison The device 29 is configured.
[0003]
The external input control circuit 28 generates a frame pulse reference signal, a page management signal for managing the reading of video data from the shuffling memory 6, and a mask signal for masking the video data in the data mask circuit 30.
[0004]
Since the operation of this video digital recording / reproducing apparatus is described in detail in Patent Document 1, it is omitted here.
[0005]
[Patent Document 1]
Japanese Patent Laid-Open No. 2001-16544
[Problems to be solved by the invention]
Since the video digital recording / reproducing apparatus described above writes the video signal into the shuffling memory memory 6 in accordance with the input synchronization signal, the phase accuracy of the video signal and the input synchronization signal is required. However, depending on the quality of the input signal, when the sync separator 16 performs sync separation, the detected horizontal sync signal may be shifted by one sampling clock unit, resulting in horizontal jitter in the output video.
[0007]
FIG. 4 shows an example in which the detected horizontal sync signal is shifted by one. 4A shows a case where the input signal is normal, FIG. 4B shows a case where the signal level of the input signal becomes high, and FIG. 4C shows a case where the slope of the input signal becomes gentle. ing. In FIG. 4, when the sampling clock is “H”, if the input signal is “H” level higher than the threshold level, the detected horizontal synchronization signal is set to “H” and is “L” level lower than the threshold level. In this case, the detected horizontal synchronizing signal is set to “L”.
[0008]
In FIG. 4A, when the input signal is normal, the input signal is changed to “L” at the first sampling time B after the threshold level passing time A when the input signal changes from the “H” level to the “L” level. Since it is “level”, the detected horizontal synchronizing signal changes from “H” to “L”.
[0009]
In FIG. 4B, when the signal level of the input signal becomes high, the threshold level becomes relatively low. Therefore, the input signal level at the sampling time B in the case of FIG. 4A is higher than the threshold level and is “H”. Since the level remains, the detected horizontal synchronizing signal also remains “H”. At the sampling time C of the next cycle, the input signal level becomes lower than the threshold level and becomes “L” level, so that the detected horizontal synchronizing signal also changes from “H” to “L”. Therefore, the detected horizontal synchronizing signal is delayed by one sampling clock unit as compared with the case of (a). On the contrary, when the signal level of the input signal becomes low, the detected horizontal synchronizing signal advances by one as compared with the case of (a).
[0010]
In FIG. 4C, when the slope of the input signal becomes gentle, the input signal level does not become low, and the input signal level at the sampling time B in the case of FIG. 4A remains higher than the threshold level. Since it is level, the detected horizontal synchronizing signal also remains “H”. At the sampling time C of the next cycle, the input signal level becomes lower than the threshold level and becomes “L” level, so that the detected horizontal synchronizing signal also changes from “H” to “L”. Therefore, the detected horizontal synchronizing signal is delayed by one sampling clock unit as compared with the case of (a). On the other hand, when the slope of the input signal becomes steep, the detected horizontal synchronizing signal advances by one as compared with the case of (a).
[0011]
Therefore, in order to prevent horizontal jitter from occurring in the output video, a free-run counter is used, and when the sync signal separated by sync is determined to be standard in units of one frame, the horizontal detected from the vertical and horizontal sync separator circuit 17 is used. It was considered to interpolate with a free-run horizontal sync signal (interpolation sync signal) created by a free-run counter instead of a sync signal (detection sync signal). , The phase is synchronized with the separated horizontal sync signal). However, in this case, since the standard judgment is in units of one frame, the period of switching to the interpolation synchronization signal is delayed by one frame from the period in which the input video signal is actually standard, so that horizontal jitter remains in the frame in which the deviation occurs. There was a problem that.
[0012]
FIG. 5 shows an example in which horizontal jitter remains in a frame with a shift. FIG. 5 is a diagram showing a time chart of the operation of the conventional example at the time of standard / non-standard switching when the horizontal synchronizing signal is interpolated. The memory has a capacity of 3 frames, and the areas for each frame are A, B, and C, and writing to and reading from the memory are performed in the order of A, B, and C, respectively.
[0013]
In FIG. 5, when the input video signal changes from X3 (standard) to Y1 (non-standard), the standard / non-standard judgment flag is still standard because it is delayed by one frame, so the input horizontal synchronization signal remains the interpolation synchronization signal. It is. For this reason, writing to the memory area A must be performed using the detection synchronization signal, but is performed using the interpolation synchronization signal, and the written video signal Y1 becomes a shifted video signal. . This is the same when the input video signal changes from Y3 (non-standard) to Z1 (standard). That is, at that time, the standard / non-standard determination flag is still non-standard because it is delayed by one frame, so the input horizontal synchronization signal remains the detection synchronization signal. Therefore, the write memory area A must be written using the interpolation synchronization signal, but is written using the detection synchronization signal, and the written video signal Z1 becomes a shifted video signal. As a result, the video signals Y1 and Z1 read out from the memory area A and also out of the output video signal are output.
[0014]
The present invention has been made to solve such a problem, and an object thereof is to output a video signal having no horizontal jitter.
[0015]
[Means for Solving the Problems]
To achieve the above object, the present invention provides an I / O block for inputting / outputting video signals, a VSP block for compressing / decompressing video signals, and a DRP block for recording / reproducing video signals. And a digital video recording / reproducing apparatus composed of control blocks for controlling the entire apparatus,
The control block has a horizontal jitter prevention circuit and an external input control circuit that manages reading of video data from the shuffling memory,
The horizontal jitter prevention circuit measures the length of one frame using the vertical synchronization signal and the horizontal synchronization signal separated by the vertical and horizontal synchronization separation circuits, and determines whether the input video signal is standard or nonstandard. When the determination result signal of the standard determination circuit is standard, the counter is free run, a vertical synchronization signal and a horizontal synchronization signal are generated from the counter value, and are output to the multiplexer. If the determination result signal is non-standard, the vertical synchronization signal and horizontal synchronization signal separated by the vertical and horizontal synchronization separation circuits are output as they are to the external input control circuit, and if the determination result signal is standard, A multiplexer that outputs the vertical sync signal and horizontal sync signal created by the free-run sync signal generation circuit to the external input control circuit, and a standard judgment circuit. Is the detecting the trailing edge of the standard / non-standard determination flag, it is determined that the non-standard / standard is switched, with a non-standard / standard switching detection circuit for outputting a switching signal to the external input control circuit,
In addition, the horizontal jitter prevention circuit is input using the standard / non-standard judgment flag from the standard judgment circuit when the standard is the interpolation sync signal from the free-run sync signal generation circuit, and the detection sync signal when it is non-standard. Write video signal to memory,
When there is a standard / non-standard switching signal from the switching detection circuit, output the memory frame page hold signal from the external input control circuit and read the video signal of the same page as that read in the previous frame To do.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described below with reference to FIGS. FIG. 1 is a diagram showing the configuration of the horizontal jitter prevention circuit 40 of the present invention, and FIG. 2 is a diagram showing a time chart of the operation at the time of standard / non-standard switching when the horizontal synchronizing signal is interpolated. In the present invention, the horizontal jitter prevention circuit 40 shown in FIG. 1 is inserted into the portion 40 indicated by the broken line in the control block 4 of FIG. 3, and the external input control circuit 28 and the shuffling memory memory 6 are improved. It is.
[0018]
In FIG. 1, the horizontal jitter prevention circuit 40 includes a standard determination circuit 41 for an input synchronization signal, a free-run synchronization signal generation circuit 42, a multiplexer MUX 43, and a non-standard / standard determination switching detection circuit 44.
[0019]
The standard determination circuit 41 for the input sync signal measures the length of one frame using the vertical sync signal and the horizontal sync signal separated by the vertical and horizontal sync separation circuit 17, and the input video signal is a standard signal or a non-standard signal. The standard / non-standard determination flag (see FIG. 3), which is a determination result signal, is output to the free-running synchronization signal generation circuit 42, the multiplexer 43, and the non-standard / standard determination switching detection circuit 44.
[0020]
When the determination result signal of the standard determination circuit 41 is non-standard, the free-run synchronization signal generation circuit 42 resets the counter and does not generate a free-run synchronization signal.
[0021]
If the determination result signal is standard, the counter is set to free run, and a vertical synchronization signal and a horizontal synchronization signal are generated from the counter value and output to the multiplexer 43.
[0022]
When the determination result signal of the standard determination circuit 41 is non-standard, the multiplexer 43 uses the external input control circuit 28 and the I / OPLL as they are without changing the vertical synchronization signal and horizontal synchronization signal separated by the vertical and horizontal synchronization separation circuit 17. Output to the circuit 18. If the determination result signal is standard, the vertical synchronizing signal and horizontal synchronizing signal generated by the free-run synchronizing signal generating circuit 42 are output to the external input control circuit 28 and the I / OPLL circuit 18.
[0023]
The non-standard / standard determination switching detection circuit 44 detects the trailing edge of the standard / non-standard determination flag output from the standard determination circuit 41, determines that the non-standard / standard switching has been performed, and outputs a switching signal. Output to the external input control circuit 28.
[0024]
When the external input control circuit 28 receives a switching signal from the non-standard / standard determination switching detection circuit 44, the external input control circuit 28 is a memory that is a signal that stops updating the frame page as one type of page management signal for one frame. A frame page hold signal is generated and output to the shuffling memory 6.
[0025]
The shuffling memory memory 6 does not update the memory write area and the read area for one frame when the memory frame page hold signal is received, and overwrites the video signal without any deviation in the memory write area. The video signal read before the frame is read again.
[0026]
FIG. 2 shows a time chart of the operation of the present invention at the time of standard / non-standard switching when the horizontal synchronizing signal is interpolated.
[0027]
In FIG. 2, similarly to FIG. 5, when the input video signal changes from X3 (standard) to Y1 (non-standard), the shifted video signal Y1 is written in the memory area A. At that time, the video signal X3 is read from the memory area C without any shift of the previous frame. Next, when the input video signal changes from Y1 (non-standard) to Y2 (non-standard), the standard / non-standard determination flag is switched to non-standard, so that the input horizontal synchronization signal becomes a detection synchronization signal. Therefore, the video signal Y2 without any deviation is written in the memory. Here, in the conventional example, the video signal Y1 having a shift of the previous frame from the memory area A should be read out. However, in the present invention, the horizontal jitter prevention circuit 40 is provided as described above, and the memory frame page hold signal is output from the external input control circuit 28 during the next one frame, and the memory frame page hold signal is output. When this is done, by holding the memory frame page, the video data Y1 with a shift written in the memory area A is overwritten with the video data Y2 without a shift, and reading is performed by the memory read in the previous frame. The video signal X3 having no shift in the area C is read again. In the subsequent one frame, the video signal Y2 without any deviation is read from the memory area A.
[0028]
This is the same when the input video signal changes from Y3 (non-standard) to Z1 (standard). That is, the video signal Z1 shifted to the memory area A by writing is written. At that time, the video signal Y3 is read from the memory area C without any shift of the previous frame. Next, when the input video signal is changed from Z1 (standard) to Z2 (standard), the standard / non-standard determination flag is switched to standard, so that the input horizontal synchronization signal becomes an interpolation synchronization signal. Therefore, the video signal Z2 without any deviation is written in the memory. Here, in the case of the conventional example, the video signal Z1 having a shift of the previous frame from the memory area A should be read. However, in the present invention, the horizontal jitter prevention circuit 40 is provided as described above, and the memory frame page hold signal is output from the external input control circuit 28 during the next one frame, and the memory frame page hold signal is output. When this is done, the memory frame page is held, so that the video data Z1 written in the memory area A is overwritten with the video data Z2 without any deviation, and the memory read out in the previous frame is read. The video signal Y3 having no shift in the area C is read again. In the subsequent one frame, the video signal Z2 is read from the memory area A without any deviation.
[0029]
As a result, the writing is stored in the memory, and the video signals Y2 and Z2 having no deviation are stored instead of the video signals Y1 and Z1 having the deviation, and the output video signals are X1, X2, X3, X3, Y2, Y3. , Y3, Z2, Z3. Although the output video signals Y1 and Z1 are lost, they are output video signals having a shift, and instead of them, there are two video signals X3 and Y3 having no shift, so that there is no horizontal jitter and there is no sense of incongruity for the viewer. It becomes.
[0030]
【The invention's effect】
As described above, according to the present invention, it is possible to output a video signal without horizontal jitter.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment of a horizontal jitter prevention circuit 40 of the present invention.
FIG. 2 is a diagram showing a time chart of the operation of the present invention at the time of standard / non-standard switching when a horizontal synchronizing signal is interpolated.
FIG. 3 is a diagram illustrating a conventional example of a video digital recording / reproducing apparatus.
FIG. 4 is a diagram illustrating an example in which one detected horizontal synchronization signal is shifted in the conventional example.
FIG. 5 is a diagram showing a time chart of the operation of the conventional example at the time of standard / non-standard switching when the horizontal synchronizing signal is interpolated.
[Explanation of symbols]
1 I / O block 2 VSP block 3 DRP block 4 Control block 28 External input control circuit 40 Horizontal jitter prevention circuit 41 Standard judgment circuit 42 Free-run synchronization signal generation circuit 43 Multiplexer MUX
44 Non-standard / standard judgment switching detection circuit

Claims

映像信号の入出力を行うＩ／Ｏブロックと，映像信号に対して圧縮・伸長処理を行うＶＳＰブロックと，映像信号の記録再生処理を行うＤＲＰブロックと，装置全体の制御を行う制御ブロックから構成される映像デジタル記録再生装置であって，Consists of an I / O block that inputs and outputs video signals, a VSP block that compresses and decompresses video signals, a DRP block that records and reproduces video signals, and a control block that controls the entire device A digital video recording / playback device,
制御ブロックは，水平ジッター防止回路と，シャフリングメモリからの映像データの読み出しを管理する外部入力制御回路を有し，  The control block has a horizontal jitter prevention circuit and an external input control circuit that manages reading of video data from the shuffling memory.
水平ジッター防止回路は、垂直及び水平同期分離回路で分離された垂直同期信号及び水平同期信号を用いて１フレームの長さを測定し，入力映像信号が標準か非標準かを判定する標準判定回路，該標準判定回路の判定結果信号が標準である場合は，カウンタをフリーランとして，カウンタ値から垂直同期信号及び水平同期信号を作成し，マルチプレクサに出力するフリーラン同期信号発生回路、標準判定回路の判定結果信号が非標準である場合は，垂直及び水平同期分離回路で分離された垂直同期信号及び水平同期信号をそのまま，外部入力制御回路に出力し，判定結果信号が標準である場合は，フリーラン同期信号発生回路で作成された垂直同期信号及び水平同期信号を，外部入力制御回路に出力するマルチプレクサ，標準判定回路から出力される標準／非標準判定フラグの後端エッジを検出し，非標準／標準が切り替わったことを判定して，切り替わり信号を外部入力制御回路に出力する非標準／標準切り替え検出回路を備え，  The horizontal jitter prevention circuit measures the length of one frame using the vertical synchronization signal and the horizontal synchronization signal separated by the vertical and horizontal synchronization separation circuits, and determines whether the input video signal is standard or nonstandard. When the determination result signal of the standard determination circuit is standard, the counter is free run, a vertical synchronization signal and a horizontal synchronization signal are generated from the counter value, and are output to the multiplexer. If the determination result signal is non-standard, the vertical synchronization signal and horizontal synchronization signal separated by the vertical and horizontal synchronization separation circuits are output as they are to the external input control circuit, and if the determination result signal is standard, A multiplexer that outputs the vertical sync signal and horizontal sync signal created by the free-run sync signal generation circuit to the external input control circuit, and a standard judgment circuit. Is the detecting the trailing edge of the standard / non-standard determination flag, it is determined that the non-standard / standard is switched, with a non-standard / standard switching detection circuit for outputting a switching signal to the external input control circuit,
さらに，水平ジッター防止回路は，標準判定回路からの標準／非標準判定フラグが，標準のときフリーラン同期信号発生回路からの補間同期信号を，非標準のとき検出同期信号を，それぞれ用いて入力映像信号をメモリに書き込み，  In addition, the horizontal jitter prevention circuit is input using the standard / non-standard judgment flag from the standard judgment circuit when the standard is the interpolation sync signal from the free-run sync signal generation circuit, and the detection sync signal when it is non-standard. Write video signal to memory,
切り替わり検出回路からの標準／非標準切り替わり信号があったときは，外部入力制御回路からメモリフレームページホールド信号を出力し，前のフレームで読み出されたものと同一ページの映像信号を読み出すようにする，ことを特徴とする映像デジタル記録再生装置。  When there is a standard / non-standard switching signal from the switching detection circuit, output the memory frame page hold signal from the external input control circuit and read the video signal of the same page as that read in the previous frame A video digital recording / reproducing apparatus characterized by that.