JP4639433B2 - Image processing apparatus, image processing method, and recording medium - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、画像処理装置および画像処理方法、並びに記録媒体に関し、特に、例えば、コンポーネントの画像信号を、ＮＴＳＣ(National Television System Committee)方式の画像信号に変換して出力するスキャンコンバータ等に用いて好適な画像処理装置および画像処理方法、並びに記録媒体に関する。
【０００２】
【従来の技術】
スキャンコンバータは、例えば、Ｒ(Red)，Ｇ(Green)，Ｂ(Bule)等のコンポーネントの画像信号が入力されると、その画像信号を、内蔵するメモリに一旦記憶し、さらに読み出すことで、その解像度を必要に応じて変換して出力する。
【０００３】
【発明が解決しようとする課題】
ところで、スキャンコンバータにおいて、例えば、コンポーネントの画像信号を、ＮＴＳＣ方式の画像信号に変換して出力する場合には、そのＮＴＳＣ方式の画像信号の読み出しに、精度の高いクロック（ドットクロック）が要求されるため、そのクロックの生成に、水晶を用いる必要がある。しかしながら、水晶を用いて、ＮＴＳＣ方式の画像信号を読み出すドットクロックを生成する場合には、従来のスキャンコンバータでは、コンポーネントの画像信号を書き込むのに用いるクロック（ドットクロック）と、読み出しに用いるドットクロックとが同期していないため、読み出しアドレスが、書き込みアドレスを追い越すことがあり、このような追い越しが生じた場合に対処する必要があった。
【０００４】
そこで、例えば、読み出しに用いるドットクロック（読み出しクロック）を、書き込みに用いるドットクロック（書き込みクロック）から、ＰＬＬ(Phase Lock Loop)回路による逓倍を利用して生成する方法があるが、この場合、水晶を用いて読み出しクロックを生成する場合に比較して、クロック精度が低下するため、そのような読み出しクロックを用いて読み出した画像の画質も低下する。
【０００５】
本発明は、このような状況に鑑みてなされたものであり、追い越しを防止するとともに、高画質の画像を得ることができるようにするものである。
【０００６】
【課題を解決するための手段】
本発明の一側面の画像処理装置、又は、記録媒体は、画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理装置であって、前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成手段と、前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成手段と、前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成手段と、前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成手段と、前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出手段と、前記位相差検出手段において検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成手段による読み出しクロックの生成を制御する制御手段とを備え、前記制御手段は、前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する画像処理装置、又は、画像処理装置として、コンピュータを機能させるためのプログラムが記録されている記録媒体である。
【０００７】
本発明の一側面の画像処理方法は、画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理方法であって、前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成ステップと、前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成ステップと、前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成ステップと、前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成ステップと、前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出ステップと、前記位相差検出ステップにおいて検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成ステップによる読み出しクロックの生成を制御する制御ステップとを備え、前記制御ステップでは、前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する画像処理方法である。
【０００９】
本発明の一側面においては、前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差が検出され、前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成が制御され、前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成が制御される。前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有しており、前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、画像データを読み出すフィールド記憶領域が、画像データの書き込みが行われていない方のフィールド記憶領域に切り替えられ、その切り替え後にフィールド記憶領域から読み出しされたフィールドの画像データが、そのフィールドとは異なるフィールドの画像データに変換されて出力される。
【００１０】
【発明の実施の形態】
図１は、本発明を適用したスキャンコンバータの一実施の形態の構成例を示している。
【００１１】
このスキャンコンバータには、例えば、図示せぬＭＰＥＧデコーダが出力するコンポーネント信号のディジタル画像データと、その垂直同期信号および水平同期信号が入力されるようになっており、ディジタル画像データは、フィールドメモリ／補間回路１に、垂直同期信号は、書き込みアドレス生成回路２およびマイクロコンピュータ（以下、適宜、マイコンという）１４に、水平同期信号は、書き込みアドレス生成回路２、ラインロックＰＬＬ回路１２、およびマイコン１４に、それぞれ供給される。
【００１２】
なお、ここでは、ＭＰＥＧデコーダが出力するコンポーネント信号のディジタル画像データを、スキャンコンバータに入力するようにしたが、スキャンコンバータには、その他、アナログのコンポーネントビデオ信号や、テレビジョン放送によるアナログビデオ信号等を入力するようにすることも可能である。但し、この場合、アナログのビデオ信号は、図示せぬＡ／Ｄ(Analog/Digital)コンバータでＡ／Ｄ変換し、ディジタル信号としてから入力される。
【００１３】
フィールドメモリ／補間回路１は、書き込みアドレス生成回路３から供給される書き込みアドレスにしたがって、そこに供給されるディジタル画像データを記憶するとともに、その記憶したディジタル画像データを、読み出しタイミングジェネレータ５から供給される読み出しアドレスにしたがって読み出し、ＯＳＤ(On Screen Display)回路１０に出力する。
【００１４】
なお、フィールドメモリ／補間回路１では、必要に応じて、そこに入力される画像データの解像度の変換を行うようにすることができる。また、フィールドメモリ／補間回路１では、後述するように、奇数フィールドまたは偶数フィールドのうちの一方のフィールドを、他方のフィールドに変換するための補間処理等も必要に応じて行われる。
【００１５】
書き込みアドレス生成回路２は、垂直カウンタ３および水平カウンタ４で構成される。垂直カウンタ３は、フィールドメモリ／補間回路１に書き込む画像データの垂直同期信号（以下、適宜、書き込み垂直同期信号という）と、水平カウンタ４が出力するカウント値に同期して、自身のカウント値をインクリメントし、そのカウント値を出力する。水平カウンタ４は、フィールドメモリ／補間回路１に書き込む画像データの水平同期信号（以下、適宜、書き込み水平同期信号という）と、ラインロックＰＬＬ回路１２が出力するクロックに同期して、自身のカウント値をインクリメントし、そのカウント値を出力する。そして、垂直カウンタ３のカウント値を、垂直方向のアドレスとするとともに、水平カウンタ４のカウント値を、水平方向のアドレスとして、その２つのアドレスが、書き込みアドレスとして、フィールドメモリ／補間回路１に与えられる。
【００１６】
読み出しタイミングジェネレータ５は、垂直カウンタ６、水平カウンタ７、デコーダ８および９で構成される。垂直カウンタ６は、水平カウンタ７が出力するカウント値に同期して、自身のカウント値をインクリメントし、そのカウント値を出力する。また、垂直カウンタ６は、マイコン１４からの制御にしたがって、そのカウント値をリセットする。水平カウンタ７は、水晶発振回路１３が出力するクロックに同期して、自身のカウント値をインクリメントし、そのカウント値を出力する。そして、垂直カウンタ６のカウント値を、垂直方向のアドレスとするとともに、水平カウンタ７のカウント値を、水平方向のアドレスとして、その２つのアドレスが、読み出しアドレスとして、フィールドメモリ／補間回路１に与えられる。
【００１７】
デコーダ８は、垂直カウンタ６のカウント値に基づいて、フィールドメモリ／補間回路１から読み出される画像データの垂直同期信号（以下、適宜、読み出し垂直同期信号という）を生成し、ＯＳＤ回路１０およびマイコン１４に出力する。デコーダ９は、水平カウンタ７のカウント値に基づいて、フィールドメモリ／補間回路１から読み出される画像データの水平同期信号（以下、適宜、読み出し水平同期信号という）を生成し、ＯＳＤ回路１０に出力する。
【００１８】
ＯＳＤ回路１０は、デコーダ８からの読み出し垂直同期信号と、デコーダ９からの読み出し水平同期信号に同期して動作し、マイコン１４からの制御にしたがって、フィールドメモリ／補間回路１からの画像データに、音量表示等のための画像データを重畳して、Ｄ／Ａ(Digital/Analog)コンバータ１１に出力する。Ｄ／Ａコンバータ１１は、ＯＳＤ回路１０が出力する、例えば、Ｙ，Ｃｂ，Ｃｒのディジタル画像データをＤ／Ａ変換し、アナログ信号として出力する。Ｄ／Ａコンバータ１１が出力する画像は、図示せぬモニタに供給されて表示される。
【００１９】
ラインロックＰＬＬ回路１２は、そこに供給される書き込み水平同期信号から、フィールドメモリ／補間回路１に画像データを書き込むためのドットクロックを生成し、書き込みアドレス生成回路２の水平カウンタ４に供給する。
【００２０】
水晶発振回路１３は、マイコン１４のＤ／Ａコンバータ２０から供給される電圧によって、水晶振動子の負荷容量特性に応じた周波数可変量を得て、その発振周波数を変える電圧制御水晶発振回路（ＶＣＸＯ(Voltage Controlled Crystal Oscillator)）で、その発振により得られるクロック（ドットクロック）を、読み出しタイミングジェネレータ５の水平カウンタ７に供給する。
【００２１】
マイコン１４は、そこに供給される書き込み垂直同期信号および書き込み水平同期信号、並びに読み出しタイミングジェネレータ５のデコーダ８から供給される読み出し垂直同期信号に基づいて、各部の制御や設定を行う。
【００２２】
即ち、マイコン１４は、所定のプログラムを実行することによって、フォーマット検出回路１５、位相比較回路１７、ループフィルタ１９、およびＤ／Ａコンバータ２０等として動作する。
【００２３】
フォーマット検出回路１５には、書き込み垂直同期信号および書き込み水平同期信号が供給されるようになっており、フォーマット検出回路１５は、この書き込み垂直同期信号および書き込み水平同期信号に基づいて、スキャンコンバータに入力される画像データの解像度等のフォーマットを認識する。マイコン１４は、このフォーマット検出回路１５で認識された画像データのフォーマットに基づき、ラインロックＰＬＬ回路１２の設定等を行う。
【００２４】
位相比較回路１７には、書き込み垂直同期信号と読み出し垂直同期信号とが供給されるようになっている。位相比較回路１７は、後述するように、書き込み垂直同期信号または読み出し垂直同期信号に同期して動作するカウンタ等で構成され、書き込み垂直同期信号と読み出し垂直同期信号とを比較して、それらの位相差を検出し、ループフィルタ１９に供給する。
【００２５】
ループフィルタ１９は、比例要素、積分要素、微分要素等で構成される所定の伝達関数を有するフィルタで、位相比較回路１７からの、書き込み垂直同期信号と読み出し垂直同期信号との位相差を処理して、Ｄ／Ａコンバータ２０に供給する。
【００２６】
Ｄ／Ａコンバータ２０は、ループフィルタ１９の出力をＤ／Ａ変換し、そのＤ／Ａ変換結果を、制御電圧として、水晶発振回路１３に供給する。
【００２７】
なお、マイコン１４は、さらに、フィールド検出回路１６および１８としても動作させることが可能である。この場合、フィールド検出回路１６には、書き込み垂直同期信号が供給され、フィールド検出回路１８には、読み出し垂直同期信号が供給される。そして、フィールド検出回路１６は、そこに供給される書き込み垂直同期信号に基づいて、フィールドメモリ／補間回路１に書き込まれる画像データ（以下、適宜、書き込み画像データという）のフィールドを認識し（奇数フィールドまたは偶数フィールドのうちのいずれであるかを認識し）、さらに、その書き込まれている画像データのフレームの先頭のタイミングを検出して、位相比較回路１７に供給する。フィールド検出回路１８も、そこに供給される読み出し垂直同期信号に基づいて、フィールドメモリ／補間回路１から読み出される画像データ（以下、適宜、読み出し画像データという）のフィールドを認識し、さらに、その読み出される画像データのフレームの先頭のタイミングを検出して、位相比較回路１７に供給する。
【００２８】
この場合は、位相比較回路１７では、フィールド検出回路１６と１８の出力が比較されることにより、フレームの位相差が検出される。
【００２９】
即ち、位相比較回路１７において、書き込み垂直同期信号と読み出し垂直同期信号とが比較される場合には、フィールドの位相差が検出される。従って、この位相差は、書き込み画像データおよび読み出し画像データの同一フィールドの位相差（奇数フィールドどうし、または偶数フィールドどうしの位相差）である場合もあれば、異なるフィールドの位相差（奇数フィールドと偶数フィールドとの位相差）である場合もある。これに対して、位相比較回路１７において、フィールド検出回路１６と１８の出力が比較される場合には、フレームの位相差が検出されるから、その位相差は、必ず、同一フィールドの位相差になる。
【００３０】
次に、図２は、図１のフィールドメモリ／補間回路１の構成例を示している。
【００３１】
フィールドメモリ／補間回路１に供給される画像データ（書き込み画像データ）は、スイッチ２１に供給される。スイッチ２１は、制御回路２７の制御にしたがい、端子２１ａまたは２１ｂのうちのいずれか一方を選択する。
【００３２】
スイッチ２１の端子２１ａは奇数メモリ２２に、端子２１ｂは偶数メモリ２３に、それぞれ接続されており、従って、スイッチ２１が端子２１ａを選択している場合には、画像データは、奇数メモリ２２に供給され、また、スイッチ２１が端子２１ｂを選択している場合には、画像データは、偶数メモリ２３に供給される。
【００３３】
奇数メモリ２２および偶数メモリ２３は、いずれも、１フィールドの画像データを記憶することのできる記憶容量を有している。そして、奇数メモリ２２および偶数メモリ２３には、書き込みアドレス生成回路２が出力する書き込みアドレスと、読み出しタイミングジェネレータ５が出力する読み出しアドレスが供給されるようになっており、奇数メモリ２２および偶数メモリ２３では、そこに供給される画像データが、書き込みアドレスに記憶され、また、記憶された画像データが、読み出しアドレスから読み出される。
【００３４】
奇数メモリ２２から読み出された画像データ（読み出し画像データ）は端子２４ａに、偶数メモリ２３から読み出された画像データは端子２４ｂに、それぞれ供給されるようになっており、スイッチ２４は、制御回路２７の制御にしたがい、端子２４ａまたは２４ｂのうちのいずれか一方を選択する。従って、スイッチ２４が端子２４ａを選択している場合には、奇数メモリ２２から読み出された画像データが、スイッチ２４を介して出力され、また、スイッチ２４が端子２４ｂを選択している場合には、偶数メモリ２３から読み出された画像データが、スイッチ２４を介して出力される。
【００３５】
スイッチ２４が出力する画像データは、補間回路２５に供給されるようになっており、補間回路２５は、制御回路２７からの制御に応じて、そこに供給される画像データを用いて補間を行うことにより、その画像データを、異なるフィールドの画像データに変換して出力する。
【００３６】
即ち、補間回路２５は、制御回路２７から所定のコマンドを受信すると、スイッチ２４を介して供給される画像データが奇数フィールドのものである場合には、そのライン間の補間を行うことにより、偶数フィールドの画像データを生成して出力する。また、補間回路２５は、スイッチ２４を介して供給される画像データが偶数フィールドのものである場合には、そのライン間の補間を行うことにより、奇数フィールドの画像データを生成して出力する。
【００３７】
フィールド検出回路２６には、書き込み垂直同期信号が供給されるようになっており、フィールド検出回路２６は、そこに供給される書き込み垂直同期信号に基づいて、フィールドメモリ／補間回路１に書き込まれる画像データ（書き込み画像データ）のフィールドを検出し、その検出結果を、制御回路２７に供給する。なお、図１においては（後述する図７においても同様）、図が煩雑になるのを避けるため、フィールドメモリ／補間回路１への書き込み垂直同期信号の供給を表す線の図示を省略してある。
【００３８】
制御回路２７には、フィールド検出回路２６によるフィールドの検出結果と、書き込みアドレスおよび読み出しアドレスとが供給されるようになっており、制御回路２７は、そのフィールドの検出結果、書き込みアドレス、および読み出しアドレスに基づいて、スイッチ２１と２４、さらには、補間回路２５を制御する。ここで、制御回路２７は、例えば、フィールドの検出結果が奇数フィールドを表しているとき、スイッチ２１を端子２１ａを選択するように制御し、また、フィールドの検出結果が偶数フィールドを表しているとき、スイッチ２１を端子２１ｂを選択するように制御する。従って、フィールドメモリ／補間回路１に供給される画像データのうちの奇数フィールドは、必ず、奇数メモリ２２に書き込まれ、偶数フィールドは、必ず、偶数メモリ２３に書き込まれる。
【００３９】
なお、フィールドメモリ／補間回路１は、上述したように、そこに供給される画像データの解像度を、必要に応じて変換するが、その変換のための回路の図示は省略してある。
【００４０】
次に、図１においては、水晶発振回路１３が出力するドットクロックが、読み出しタイミングジェネレータ５に与えられ、読み出しタイミングジェネレータ５で得られる読み出し垂直同期信号が、マイコン１４に与えられるようになっている。さらに、マイコン１４では、位相比較回路１７、ループフィルタ１９、およびＤ／Ａコンバータ２０が、読み出し垂直同期信号に基づいて処理を行い、その処理結果としての制御電圧が、水晶発振回路１３に与えられるようになっている。
【００４１】
従って、図１においては、水晶発振回路１３、読み出しタイミングジェネレータ５、マイコン１４の位相比較回路１７、ループフィルタ１９、およびＤ／Ａコンバータ２０によって、フィードバックループが構成されている。
【００４２】
そこで、図３を参照して、このフィードバックループにおけるマイコン１４の処理について説明する。
【００４３】
位相比較回路１７は、カウンタ３１および割り込みコントローラ３２で構成され、カウンタ３１には、書き込み垂直同期信号と読み出し垂直同期信号が供給されるようになっている。
【００４４】
カウンタ３１は、そのカウント値を、書き込み垂直同期信号のタイミングでリセットしながら、所定のクロックに同期してインクリメントし、読み出し垂直同期信号のタイミングで、カウント値のインクリメントを停止することで、書き込み垂直同期信号と読み出し垂直同期信号との位相差に対応するカウント値を得て、割り込みコントローラ３２およびループフィルタ１９に供給する。
【００４５】
なお、カウンタ３１においては、そのカウント値を、読み出し垂直同期信号のタイミングでリセットしながら、所定のクロックに同期してインクリメントし、書き込み垂直同期信号のタイミングで、カウント値のインクリメントを停止するようにしても、書き込み垂直同期信号と読み出し垂直同期信号との位相差を得ることができる。
【００４６】
また、カウンタ３１において、そのカウント値をインクリメントするためのクロックとしては、どのようなクロックを用いることも可能であるがが、本実施の形態では、例えば、水晶発振回路１３が出力するドットクロックを用いることとする。
【００４７】
割り込みコントローラ３２には、書き込み垂直同期信号が供給されるようになっており、割り込みコントローラ３２は、この書き込み垂直同期信号に同期して動作し、カウンタ３１から位相差が供給されるタイミングで、割り込みを発生する。即ち、割り込みコントローラ３２は、カウンタ３１から位相差が供給されるごとに、割り込み信号を、ループフィルタ１９に供給することで、その処理を起動する。
【００４８】
なお、マイコン１４に、フィールド検出回路１６および１８を設ける場合には、上述したように、位相比較回路１７では、フィールド検出回路１６および１８の出力を用いて、フレームの位相差を求めるようにすることができる。
【００４９】
ループフィルタ１９は、割り込みコントローラ３２から割り込み信号を受信すると、カウンタ３１から供給される位相差を、微分回路３３で微分し、乗算回路３４に供給するとともに、乗算回路３５において、位相差を所定数倍して、加算回路３６に供給する。乗算回路３４は、微分回路３３の出力を所定数倍して加算回路３６に出力し、加算回路３６は、乗算回路３４と３５の出力を加算して、積分回路３７に出力する。積分回路３７は、加算回路３６の出力を時間積分し、その積分値を、クリッピング回路３８に出力する。クリッピング回路３８は、積分回路３７の出力の大きさが、所定値以上である場合には、その出力の大きさを所定値にクリッピングし、スイッチ３９の端子３９ａに供給する。またクリッピング回路３８は、積分回路３７の出力の大きさが、所定値未満である場合には、積分回路３７の出力に比例する値を、スイッチ３９の端子３９ａに供給する。
【００５０】
スイッチ３９は、マイコン１４により制御され、端子３９ａまたは３９ｂのうちのいずれか一方を選択する。スイッチ３９が端子３９ａを選択している場合、ループフィルタ１９（クリッピング回路３８）の出力が、Ｄ／Ａコンバータ２０を介し、制御電圧として、水晶発振回路１３に供給される。従って、この場合、水晶発振回路１３における発振周波数は、書き込み垂直同期信号と読み出し垂直同期信号との位相差に基づいて制御されることになる。
【００５１】
スイッチ３９の端子３９ｂには、所定の電圧Ｅが印加されており、スイッチ３９が端子３９ｂを選択している場合には、所定の電圧Ｅが、Ｄ／Ａコンバータ２０を介し、制御電圧として、水晶発振回路１３に供給される。従って、この場合、水晶発振回路１３は、いわゆるフリーラン状態となって自走する。
【００５２】
なお、マイコン１４は、微分回路３３の出力をモニタすることにより、書き込み垂直同期信号と垂直同期信号との位相差の不連続を検出する。そして、マイコン１４では、この位相差の不連続を検出することにより、例えば、スキャンコンバータに入力される画像データの配線が抜かれたことや、受信チャンネルが変更されたこと、さらには、画像データが途絶えた等の異常その他が認識される。
【００５３】
次に、図４および図５を参照して、水晶発振回路１３が出力するドットクロックの、マイコン１４による制御について説明する。
【００５４】
なお、図４および図５において（後述する図８、図９、および図１２においても同様）、横軸は時間の経過を表し、縦軸は、奇数メモリ２２と偶数メモリ２３に対する画像データの書き込み量または読み出し量を表す。さらに、図中、Ｏで表す部分は、奇数メモリ２２に対する画像データの書き込みまたは読み出し（従って、奇数フィールドの書き込みまたは読み出し）を表し、Ｅで表す部分は、偶数メモリ２３に対する画像データの書き込みまたは読み出し（従って、偶数フィールドの書き込みまたは読み出し）を表す。また。矢印は、その始点で書き込まれた画像データが、その終点で読み出されていることを表す。
【００５５】
例えば、いま、図４（Ａ）に示すようなタイミングで、奇数メモリ２２および偶数メモリ２３への画像データの書き込みが行われているとともに、その画像データの読み出しが、図４（Ｂ）に示すようなタイミングで行われているとする。即ち、図４（Ｂ）では、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、１フィールド周期より幾分か短い時間だけ遅れて読み出されている。
【００５６】
マイコン１４は、基本的には、書き込み垂直同期信号と読み出し垂直同期信号との位相差が、フィールド周期の１／２になるように、水晶発振回路１３の発振周波数を制御することで、追い越しが生じるのを防止するようになっている。
【００５７】
即ち、図４に示した場合においては、マイコン１４は、例えば、水晶発振回路１３が出力するドットクロックの周期を短くするように（発振周波数を上げるように）、水晶発振回路１３を制御する。これにより、マイコン１４は、奇数メモリ２２および偶数メモリ２３からの画像データの読み出しタイミングを速くし、最終的には、図４（Ｃ）に示すように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期の１／２だけ遅れて読み出されるようにする。この場合は、奇数フィールドまたは偶数フィールドのうちの一方のフィールドの書き込み垂直同期信号と、その一方のフィールドと同一フィールドの読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になることになる。
【００５８】
あるいは、また、マイコン１４は、例えば、ドットクロックの周期を長くするように（発振周波数を下げるように）、水晶発振回路１３を制御する。これにより、マイコン１４は、奇数メモリ２２および偶数メモリ２３からの画像データの読み出しタイミングを遅くし、最終的には、図４（Ｄ）に示すように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期の３／２だけ遅れて読み出されるようにする。この場合は、奇数フィールドまたは偶数フィールドのうちの一方のフィールドの書き込み垂直同期信号と、他方のフィールドの読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になることになる。
【００５９】
なお、図４（Ａ）と同一の図５（Ａ）に示すようなタイミングで、奇数メモリ２２および偶数メモリ２３への画像データの書き込みが行われている場合において、図５（Ｂ）に示すように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データの読み出しが、フィールド周期の２倍以上遅れたり、あるいは、図５（Ｃ）に示すように、奇数メモリ２２および偶数メモリ２３からの画像データの読み出しが、奇数メモリ２２および偶数メモリ２３への画像データの書き込みよりも早くなると、追い越しが生じることとなる。
【００６０】
従って、追い越しを防止するには、図５（Ｄ）に示すように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期だけ遅れて読み出されるようにし、図５（Ｂ）および図５（Ｃ）のいずれの状態にもなりにくいようにするのが望ましい。
【００６１】
しかしながら、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期だけ遅れて読み出される状態では、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が０であり、この位相差が０となるのは、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期だけ遅れて読み出されている場合だけでない。
【００６２】
即ち、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データの読み出しが、フィールド周期の２倍だけ遅れた場合や、奇数メモリ２２および偶数メモリ２３からの画像データの読み出しが、奇数メモリ２２および偶数メモリ２３への画像データの書き込みと同一タイミングとなった場合、つまり、追い越しが生じる場合も、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が０になる。
【００６３】
そこで、ここでは、上述したように、書き込み垂直同期信号と読み出し垂直同期信号との位相差が、追い越しが生じうる０から最も離れた、フィールド周期の１／２になるように、水晶発振回路１３の発振周波数を制御し、これにより、追い越しが生じるのを防止するようになっている。
【００６４】
なお、ここでは、書き込み垂直同期信号と読み出し垂直同期信号との位相差に基づいて、水晶発振回路１３を制御するようにしたことから、上述のように、その位相差が、フィールド周期の１／２になるように、水晶発振回路１３の発振周波数を制御する必要があるが、図１において点線で示したように、フィールド検出回路１６および１８を設け、位相比較回路１７において、書き込み画像データと読み出し画像データとの間のフレームの位相差を求める場合には、そのフレームの位相差がフィールド周期（フレーム周期の１／２）となるように、水晶発振回路１３の発振周波数を制御することが可能である。この場合、図５（Ｄ）に示したように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期だけ遅れて読み出されるようになるので、追い越しが、最も生じにくい状態とすることができる。
【００６５】
次に、図６のフローチャートを参照して、水晶発振回路１３が出力するドットクロックの、マイコン１４による制御について、さらに説明する。
【００６６】
まず最初に、マイコン１４は、ステップＳ１において、図３の微分回路３３の出力を参照し、スキャンコンバータに入力される画像データが変更されたり、あるいは画像データの入力が停止等されることによって、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったかどうかを判定する。ステップＳ１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になっていないと判定された場合、ステップＳ１に戻り、さらに、マイコン１４は、その位相差が、後述するステップＳ４で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【００６７】
また、ステップＳ１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定された場合、即ち、例えば、スキャンコンバータに入力される画像データが変更された場合、ステップＳ２に進み、マイコン１４は、ＯＳＤ回路１０を制御することにより、フィールドメモリ／補間回路１から読み出される画像データの出力を停止させるとともに、例えば、黒一色等のブランキング用の画面（以下、適宜、ブランキング画面という）を出力させる。従って、この場合、モニタにおいては、フィールドメモリ／補間回路１から読み出される画像データの表示が停止され、ブランキング画面が表示される。
【００６８】
その後、ステップＳ３に進み、マイコン１４は、書き込み垂直同期信号として、例えば、１フィールド周期の正常な垂直同期信号を受信したかどうかを判定し、受信していないと判定された場合、即ち、例えば、いままで入力されていた画像データの入力が停止された後、新たな画像データの入力がない場合、ステップＳ３に戻り、以下、同様の処理を繰り返す。
【００６９】
一方、ステップＳ３において、書き込み垂直同期信号として、例えば、１フィールド周期の正常な垂直同期信号を受信したと判定された場合、即ち、例えば、いままで入力されていた画像データの入力が停止された後、新たな画像データの入力が開始された場合、ステップＳ４に進み、マイコン１４は、その新たに入力が開始された画像データの垂直同期信号（書き込み垂直同期信号）と、読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になるように、水晶発振回路１３の制御目標を設定し、ステップＳ５に進む。
【００７０】
ステップＳ５では、マイコン１４は、新たに入力が開始された画像データの書き込み垂直同期信号と、読み出し垂直同期信号との間の位相差に基づいて、その位相差がフィールド周期の１／２になるように、水晶発振回路１３の制御を開始し、ステップＳ６に進む。ステップＳ６では、マイコン１４は、ＯＳＤ回路１０を制御することにより、ブランキング画面の出力を停止させるとともに、フィールドメモリ／補間回路１から読み出される画像データの出力を開始させ、ステップＳ１に戻る。
【００７１】
従って、その後は、上述したように、ステップＳ１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定されるまで、マイコン１４は、その位相差が、前回のステップＳ４で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【００７２】
次に、図１において、読み出しアドレスの生成に利用するドットクロックを生成するのに用いる水晶発振回路１３は、一般に、その発振周波数の可変範囲が狭いため、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差がフィールド周期の１／２になるようにロックするまでには、比較的長い時間を要するが、その反面、フィールドメモリ／補間回路１から読み出される画像データに生じるジッタは小さく抑えることができる。そこで、図１のスキャンコンバータにおいては、その出力段に、コンポーネントビデオ信号をＮＴＳＣ方式の画像データに変換するＮＴＳＣエンコーダを設けて、ＮＴＳＣ方式の画像データを出力するようにすることが可能である。
【００７３】
即ち、図７は、そのようなスキャンコンバータの一実施の形態の構成例を示している。なお、図中、図１における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、図７のスキャンコンバータは、ＯＳＤ回路１０の後段のＤ／Ａコンバータ１１に替えて、ＮＴＳＣエンコーダ４１が設けられている他は、基本的に、図１における場合と同様に構成されている。
【００７４】
図７の実施の形態では、水晶発振回路１３において、２７ＭＨｚのクロックが生成され、ＮＴＳＣエンコーダ４１に供給される。ＮＴＳＣエンコーダ４１は、水晶発振回路１３からの２７ＭＨｚのクロックに同期して、ＯＳＤ回路１０が出力するコンポーネントビデオ信号を、コンポジットのＮＴＳＣ信号またはＹ／Ｃ信号に変換して出力する。
【００７５】
マイコン１４（図３）においては、積分回路３７による積分、およびクリッピング回路３８によるクリッピングが行われることから、マイコン１４から水晶発振回路１３に与えられる制御電圧や、その制御電圧の時間変化率が制限されるため、水晶発振回路１３が出力するクロックに生じるジッタは小さくなり、その結果、ＮＴＳＣエンコーダ４１では、色信号を精度良く処理することができる。
【００７６】
さらに、上述したように、読み出し垂直同期信号と書き込み垂直同期信号との間の位相差がフィールド周期の１／２になるまでの時間が比較的長時間であることから、読み出し垂直同期信号の位相は、制御目標の位相差になるような位相にゆっくりと追従していくので、読み出し垂直同期信号は安定しており、その結果、例えば、入力される画像データが他の画像データに変更された場合や、入力が無信号とされた場合等であっても、ＯＳＤ回路１０の出力が乱れることを防止することができる。
【００７７】
ところで、スキャンコンバータに入力される画像データが変更された（切り替えられた）場合には、稀ではあるが、フィールドメモリ／補間回路１（奇数メモリ２２および偶数メモリ２３）に書き込まれた画像データが、その書き込みの直後に読み出されるような状態となることがある。
【００７８】
このように、書き込まれた画像データが、即座に読み出される状態では、画像データの読み出しが、画像データの書き込みを追い越す可能性が高く、このような追い越しが生じると、例えば、１フィールドの上部と残りの部分とで、別のフィールドの画像データが表示されることとなる。
【００７９】
書き込まれた画像データが、即座に読み出される状態となるのは、上述したように、入力される画像が切り替えられた場合等に、稀に生じるだけなので、それほど大きな問題ではないが、図１や図７のスキャンコンバータでは、読み出し垂直同期信号の位相の追従が遅いため、稀に、書き込まれた画像データが、即座に読み出される状態となって、追い越しが生じる可能性が高くなった場合に、その追い越しが生じる可能性が高い状態から低い状態までに移行するのに、時間を要することがある。
【００８０】
そこで、追い越しが生じる可能性が高い状態を、迅速に回避する２つの方法について説明する。
【００８１】
第１の方法では、マイコン１４において、書き込み垂直同期信号と読み出し垂直同期信号との位相差を判定し、その位相差が、フィールド周期の１／２に近い場合は、その位相差が、フィールド周期の１／２になるように、水晶発振回路１３を制御する。従って、この場合は、図４で説明した場合と同様にして、追い越しが生じるのが防止される。
【００８２】
一方、書き込み垂直同期信号と読み出し垂直同期信号との位相差が０に近い場合は、マイコン１４において、その位相差が０になるように、水晶発振回路１３を制御する。
【００８３】
ところで、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が０となるケースとしては、図５で説明したように、画像データの読み出しが、その書き込みよりも、フィールド周期の２倍だけ遅れる第１のケース、画像データの読み出しが、その書き込みと同一タイミングとなる第２のケース、および画像データの読み出しが、その書き込みよりも、フィールド周期だけ遅れる第３の（図５（Ｄ））の、３通りのケースがある。
【００８４】
第３のケースでは、例えば、フィールドメモリ／補間回路１（図２）の奇数メモリ２２および偶数メモリ２３への画像データの書き込みが、図８（Ａ）に示すようなタイミングで行われているとともに、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、図８（Ｂ）に示すように、１フィールド周期より幾分か短い時間だけ遅れて読み出されている場合に、図８（Ｃ）に示すように、書き込み垂直同期信号と読み出し垂直同期信号との位相差が０となるように、水晶発振回路１３が制御されるから、図５で説明したように、追い越しが最も生じにくい状態となるので、問題はない。
【００８５】
これに対して、第１のケースでは、例えば、フィールドメモリ／補間回路１（図２）の奇数メモリ２２および偶数メモリ２３への画像データの書き込みが、図９（Ａ）に示すようなタイミングで行われているとともに、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、図９（Ｂ）に示すように、フィールド周期の２倍より幾分か短い時間だけ遅れて読み出されている場合に、図９（Ｃ）に示すように、書き込み垂直同期信号と読み出し垂直同期信号との位相差が０となるように、水晶発振回路１３が制御されるから、図５で説明したように、追い越し状態となる。第２のケースでも、同様に追い越し状態となる。
【００８６】
そこで、フィールドメモリ／補間回路１においては、第１および第２のケースでは、制御回路２７が、奇数メモリ２２または偶数メモリ２３のうち、画像データが書き込まれている方（従って、端子２１ａまたは２１ｂのうちのスイッチ２１が選択している方のメモリ）ではない方から画像データを読み出すことができるように、スイッチ２４を制御し、かつ、補間回路２５に、上述したような補間を行うように指示するコマンドを供給する。
【００８７】
この場合、まず、奇数メモリ２２または偶数メモリ２３のうち、画像データが書き込まれている方ではない方から画像データを読み出すことで、追い越しが防止される。
【００８８】
即ち、例えば、図９（Ｃ）に示した場合には、偶数メモリ２３のあるアドレスへの画像データと書き込みと、そのアドレスからの画像データの読み出しとが同一タイミングとなっており、いわば読み書きがバッティングしている状態であるが、画像データが書き込まれている偶数メモリ２３ではない奇数メモリ２２から画像データを読み出すようにすることで、その読み書きのバッティング状態が解消される。具体的には、いまの場合、図９（Ｄ）に示すように、奇数メモリ２２に、１フレーム周期前に書き込まれた画像データの読み出しが行われることになり、その結果、図８で説明した第３のケースと同様に、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、１フィールド周期だけ遅れて読み出されるという、追い越しが最も生じにくい状態となる。
【００８９】
但し、この場合、本来は、偶数メモリ２３から偶数フィールドの画像データを読み出すべきタイミングであるのに、奇数メモリ２２から奇数フィールドの画像データを読み出すこととなるから、その画像データを、そのままスキャンコンバータから出力したのでは、その後段のモニタにおいて、偶数フィールドを表示するタイミングで、奇数フィールドの画像が表示されるとともに、奇数フィールドを表示するタイミングで、偶数フィールドの画像が表示されることとなり、モニタに表示される画像は見にくいものとなる。
【００９０】
そこで、補間回路２５において、スイッチ２４を介して供給される画像データの補間が行われる。即ち、この場合、補間回路２５は、スイッチ２４を介して供給されるフィールドの画像データのライン補間を行うことで、そのフィールドとは異なるフィールド（逆のフィールド）の画像データを生成して出力する。つまり、補間回路２５は、スイッチ２４を介して供給される画像データが奇数フィールドのものである場合には、そのライン間の補間を行うことにより、偶数フィールドの画像データを生成して出力する。また、補間回路２５は、スイッチ２４を介して供給される画像データが偶数フィールドのものである場合には、そのライン間の補間を行うことにより、奇数フィールドの画像データを生成して出力する。
【００９１】
これにより、スキャンコンバータに接続されたモニタでは、奇数フィールドを表示するタイミングで、奇数フィールドの画像が表示されるとともに、偶数フィールドを表示するタイミングで、奇数フィールドの画像が表示されることとなる。
【００９２】
次に、図１０のフローチャートを参照して、水晶発振回路１３が出力するドットクロックの、第１の方法による制御について、さらに説明する。
【００９３】
マイコン１４は、ステップＳ１１乃至Ｓ１３において、図６のステップＳ１乃至Ｓ３における場合とそれぞれ同様の処理を行う。
【００９４】
そして、ステップＳ１３において、書き込み垂直同期信号として、例えば、１フィールド周期の正常な垂直同期信号を受信したと判定された場合、ステップＳ１４に進み、マイコン１４は、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が、例えば、フィールド周期の１／４未満（以下）であるかどうかを判定する。
【００９５】
ステップＳ１４において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が、フィールド周期の１／４未満でないと判定された場合、即ち、ある程度大きな位相差がある場合、ステップＳ１５に進み、マイコン１４は、新たに入力が開始された画像データの垂直同期信号（書き込み垂直同期信号）と、読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になるように、水晶発振回路１３の制御目標を設定し、ステップＳ１６に進む。ステップＳ１６では、マイコン１４は、新たに入力が開始された画像データの書き込み垂直同期信号と、読み出し垂直同期信号との間の位相差に基づいて、その位相差がフィールド周期の１／２になるように、水晶発振回路１３の制御を開始し、ステップＳ１７に進む。ステップＳ１７では、マイコン１４は、ＯＳＤ回路１０を制御することにより、ブランキング画面の出力を停止させるとともに、フィールドメモリ／補間回路１から読み出される画像データの出力を開始させ、ステップＳ１１に戻る。
【００９６】
従って、この場合、その後は、ステップＳ１１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定されるまで、マイコン１４は、その位相差が、前回のステップＳ１５で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【００９７】
一方、ステップＳ１４において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が、フィールド周期の１／４未満であると判定された場合、即ち、位相差が小さい場合、ステップＳ１８に進み、マイコン１４は、新たに入力が開始された画像データの垂直同期信号（書き込み垂直同期信号）と、読み出し垂直同期信号との間の位相差が０になるように、水晶発振回路１３の制御目標を設定する。そして、ステップＳ１６に進み、以下、上述した場合と同様の処理が行われる。
【００９８】
従って、この場合、その後は、ステップＳ１１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定されるまで、マイコン１４は、その位相差が、前回のステップＳ１８で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【００９９】
次に、図１０のフローチャートに示した処理において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が、フィールド周期の１／４未満であると判定され（ステップＳ１４）、さらに、その位相差が０になるように、水晶発振回路１３の制御目標が設定される場合には、フィールドメモリ／補間回路１（図２）において、図１１のフローチャートに示すような読み出し制御処理が行われる。
【０１００】
即ち、まず最初に、制御回路２７は、ステップＳ２１において、自身が制御しているスイッチ２１および２４の端子の選択状態に基づいて、奇数メモリ２２または偶数メモリ２３に書き込みが行われている画像データのフィールドと、奇数メモリ２２または偶数メモリ２３からの読み出しが行われている画像データのフィールドとが同一フィールドであるかどうか、即ち、画像データの読み書きが、奇数メモリ２２または偶数メモリ２３のいずれか一方に対して同時に行われているかどうかを判定する。
【０１０１】
ステップＳ２１において、書き込みが行われている画像データのフィールドと、読み出しが行われている画像データのフィールドとが同一フィールドでないと判定された場合、即ち、例えば、図５（Ｄ）に示したように、画像データの読み出しが、その書き込みよりも、ほぼフィールド周期だけ遅れて行われている場合、ステップＳ２２およびＳ２３をスキップして、処理を終了する。即ち、この場合、追い越しは生じないから、特に処理は行われない。
【０１０２】
一方、ステップＳ２１において、書き込みが行われている画像データのフィールドと、読み出しが行われている画像データのフィールドとが同一フィールドであると判定された場合、即ち、例えば、図５（Ｂ）に示したように、画像データの読み出しが、その書き込みよりも、ほぼ、フィールド周期の２倍だけ遅れているか、または図５（Ｃ）に示したように、画像データの読み出しが、その書き込みと、ほぼ同一タイミングとなっている場合、ステップＳ２２に進み、制御回路２７は、スイッチ２４の切り替えタイミングを、いままでと逆に設定する。即ち、制御回路２７は、いままで端子２４ａまたは２４ｂ選択していたタイミングで、端子２４ｂまたは２４ａをそれぞれ選択するように、スイッチ２４の制御を開始する。これにより、奇数メモリ２２または偶数メモリ２３のうち、画像データが書き込まれている方ではない方から画像データが読み出され、スイッチ２４を介して、補間回路２５に供給される。
【０１０３】
そして、ステップＳ２３に進み、制御回路２７は、補間回路２５に対して、そこに供給されるフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換するための補間を行うように指示するコマンドを供給して、処理を終了する。
【０１０４】
これにより、補間回路２５は、スイッチ２４を介して供給されるフィールドの画像データのライン補間を行うことで、そのフィールドとは異なるフィールド（逆のフィールド）の画像データを生成して出力する。
【０１０５】
なお、制御回路２７は、例えば、読み出しアドレスと書き込みアドレスとを比較することで、書き込み垂直同期信号と読み出し垂直同期信号との位相差が小さいかどうかを判定し、小さい場合に、図１１の処理を開始する。
【０１０６】
次に、追い越しが生じる可能性が高い状態を、迅速に回避する第２の方法について説明する。
【０１０７】
第２の方法では、マイコン１４において、まず、書き込み画像と読み出し画像とのフレームの位相差（フレーム位相差）を判定する。
【０１０８】
従って、この場合、マイコン１４には、フィールド検出回路１６および１８を設けることが必要である。
【０１０９】
マイコン１４は、フレーム位相差が大きい場合、やはり、書き込み垂直同期信号と読み出し垂直同期信号との位相差が、フィールド周期の１／２になるように、水晶発振回路１３を制御する。従って、この場合も、図４で説明した場合と同様にして、追い越しが生じるのが防止される。
【０１１０】
一方、フレーム位相差が０に近い場合には、マイコン１４は、垂直方向の読み出しアドレスを出力する垂直カウンタ６のカウント値をリセットし、その後、書き込み垂直同期信号と読み出し垂直同期信号との位相差が、フィールド周期の１／２になるように、水晶発振回路１３を制御する。
【０１１１】
即ち、例えば、フィールドメモリ／補間回路１（図２）の奇数メモリ２２および偶数メモリ２３への画像データの書き込みが、図１２（Ａ）に示すようなタイミングで行われているとともに、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、図１２（Ｂ）に示すように、少しだけ遅れて読み出されている場合には、マイコン１４は、垂直方向の読み出しアドレスを出力する垂直カウンタ６のカウント値を、例えば、書き込み垂直同期信号のタイミングでリセットし、これにより、図１２（Ｃ）に示すように、奇数メモリ２２および偶数メモリ２３への画像データの書き込みの位相と、その画像データの読み出しの位相とを、完全に一致させる。そして、その後、マイコン１４は、水晶発振回路１３を制御することにより、図１２（Ｄ）に示すように、画像データの読み出しの位相を進めて（あるいは、遅らせて）、書き込み垂直同期信号と読み出し垂直同期信号との位相差を、図１２（Ｅ）に示すように、フィールド周期の１／２にする。
【０１１２】
なお、この場合、垂直方向の読み出しアドレスを出力する垂直カウンタ６のカウント値をリセットすることから、画像データの読み出しの位相が、突然変化し、その結果、読み出し垂直同期信号の安定性が損なわれることとなる。しかしながら、垂直カウンタ６のカウント値のリセットは、フレーム位相差が０に近い場合にのみ行われるから、画像データの読み出しの位相が突然変化するといっても、その変化量は僅かであり、従って、読み出し垂直同期信号の乱れも僅かである。
【０１１３】
次に、図１３のフローチャートを参照して、水晶発振回路１３が出力するドットクロックの、第２の方法による制御について、さらに説明する。
【０１１４】
マイコン１４は、ステップＳ３１乃至Ｓ３３において、図６のステップＳ１乃至Ｓ３における場合とそれぞれ同様の処理を行う。
【０１１５】
そして、ステップＳ３３において、書き込み垂直同期信号として、例えば、１フィールド周期の正常な垂直同期信号を受信したと判定された場合、ステップＳ３４に進み、マイコン１４は、フレーム位相差が、例えば、１ライン未満（以下）であるかどうかを判定する。
【０１１６】
ステップＳ３４において、フレーム位相差が、１ライン未満でないと判定された場合、ステップＳ３５乃至Ｓ３８をスキップして、ステップＳ３９に進み、マイコン１４は、新たに入力が開始された画像データの垂直同期信号（書き込み垂直同期信号）と、読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になるように、水晶発振回路１３の制御目標を設定し、ステップＳ４０に進む。ステップＳ４０では、マイコン１４は、新たに入力が開始された画像データの書き込み垂直同期信号と、読み出し垂直同期信号との間の位相差に基づいて、その位相差がフィールド周期の１／２になるように、水晶発振回路１３の制御を開始し、ステップＳ４１に進む。ステップＳ４１では、マイコン１４は、ＯＳＤ回路１０を制御することにより、ブランキング画面の出力を停止させるとともに、フィールドメモリ／補間回路１から読み出される画像データの出力を開始させ、ステップＳ３１に戻る。
【０１１７】
従って、この場合、その後は、ステップＳ３１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定されるまで、マイコン１４は、その位相差が、前回のステップＳ３９で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【０１１８】
一方、ステップＳ３４において、フレーム位相差が、１ライン未満であると判定された場合、ステップＳ３５に進み、マイコン１４は、書き込み垂直同期信号のタイミングで、垂直カウンタ６をリセットし、ステップＳ３６に進む。ステップＳ３６では、マイコン１４は、次の書き込み垂直同期信号を受信するまで、即ち、１フィールド周期だけ待って、ステップＳ３７に進み、垂直カウンタ６をフリーラン状態にして、ステップＳ３８に進む。
【０１１９】
ステップＳ３８では、マイコン１４は、水晶発振回路１３を、その発振周波数が最大となるように制御する。即ち、マイコン１４は、クリッピング回路３８（図３）に高い電圧を出力させることで、水晶発振回路１３に、最大周波数のクロックを出力させる。
【０１２０】
その後、ステップＳ３９に進み、以下、上述した場合と同様の処理が行われる。
【０１２１】
従って、フレーム位相差が、１ライン未満であるような小さい場合には、水晶発振回路１３が、最大周波数のクロックを出力するように制御され、その後、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差がフィールド周期の１／２になるように制御されるので、読み出し垂直同期信号の位相を、迅速に、制御目標とすることができる。
【０１２２】
次に、図１や図７に示したスキャンコンバータでは、上述したように、水晶発振回路１３、読み出しタイミングジェネレータ５、マイコン１４の位相比較回路１７、ループフィルタ１９、およびＤ／Ａコンバータ２０によって、フィードバックループが構成されており、従って、このフィードバックループが、フィールドメモリ／補間回路１から画像データを読み出すための読み出しクロックを生成する読み出しクロック生成機構を構成しているということができる。
【０１２３】
ところで、この読み出しクロック生成機構は、ＭＰＥＧデコーダにおいて、システムクロックを生成するシステムクロック生成機構とほぼ同一の要素で構成っすることができる。
【０１２４】
即ち、図１４は、ＭＰＥＧデコーダにおけるシステムクロック生成機構（図１４（Ａ））と、図１（または図７）のスキャンコンバータにおける読み出しクロック生成機構（図１４（Ｂ））とを示している。
【０１２５】
図１４（Ａ）は、ＭＰＥＧデコーダにおけるシステムクロック生成機構の構成例を示しており、このシステムクロック生成機構は、デマルチプレクサ５１、演算回路５２、ループフィルタ５３、Ｄ／Ａコンバータ５４，および水晶発振回路５５で構成されている。
【０１２６】
デマルチプレクサ５１は、ラッチ回路６１および６２、並びにカウンタ６３で構成されており、そこには、トランスポートストリームが供給されるようになっている。デマルチプレクサ５１は、トランスポートストリームから、ＰＣＲ(Program Clock Reference)と、その到着タイミング（以下、適宜、ＰＣＲ到着タイミングという）とを検出し、ＰＣＲを、ラッチ回路６１およびカウンタ６３に供給し、ＰＣＲ到着タイミングを表すＰＣＲ到着タイミング信号を、ラッチ回路６２に供給する。なお、カウンタ６３には、ＭＰＥＧデコーダに最初に到着したＰＣＲの到着タイミング（以下、適宜、初期ＰＣＲ到着タイミングという）を表す初期ＰＣＲ到着タイミング信号も供給される。
【０１２７】
ラッチ回路６１は、そこに供給されるＰＣＲを、ＰＣＲ到着タイミングでラッチし、演算回路５２に供給する。
【０１２８】
一方、カウンタ６３は、ＰＣＲを、初期ＰＣＲ到着タイミングでラッチし、そのラッチしたＰＣＲを、カウント値の初期値として、水晶発振回路５５が出力するクロックに同期して、そのカウント値をインクリメントする。このカウンタ６３のカウント値は、ラッチ回路６２においてＰＣＲ到着タイミングでラッチされ、演算回路５２に供給される。
【０１２９】
演算回路５２は、ラッチ回路６１と６２からのＰＣＲどうしの差分を演算し、その差分値を、ループフィルタ５３に供給する。ループフィルタ５３は、演算回５２の出力をフィルタリングし、Ｄ／Ａコンバータ５２に供給する。Ｄ／Ａコンバータ５２は、ループフィルタ５３の出力をＤ／Ａ変換し、その結果得られるアナログ信号を、制御電圧として、水晶発振回路５５に供給する。水晶発振回路５５は、Ｄ／Ａコンバータ５４からの制御電圧にしたがった周波数のクロックを出力する。この水晶発振回路５５が出力するクロックは、カウンタ６３に与えられるとともに、システムクロックとして用いられる。
【０１３０】
図１４（Ｂ）は、スキャンコンバータにおけるシステムクロック生成機構の構成例を示している。即ち、スキャンコンバータにおけるシステムクロック生成機構は、図１および図３から、位相比較回路１７が内蔵するカウンタ３１、ループフィルタ１９、Ｄ／Ａコンバータ２０、および水晶発振回路１３で構成される。
【０１３１】
カウンタ３１は、ラッチ回路７１とカウンタ７２で構成され、そこには、書き込み垂直同期信号、読み出し垂直同期信号、および水晶発振回路１３が出力する読み出しクロックが供給されるようになっている。
【０１３２】
書き込み垂直同期信号は、カウンタ７２に与えられ、カウンタ７２は、その書き込み垂直同期信号のタイミングで、そのカウント値をリセットするとともに、水晶発振回路１３が出力する読み出しクロックに同期して、そのカウント値をインクリメントする。そして、カウンタ７２のカウント値は、ラッチ回路７１に供給される。
【０１３３】
ラッチ回路７１は、読み出し垂直同期信号のタイミングで、カウンタ７２のカウント値をラッチすることにより、書き込み垂直同期信号と読み出し垂直同期信号との位相差を得て、その位相差に対応する電圧を、ループフィルタ１９およびＤ／Ａコンバータ２０を介し、制御電圧として、水晶発振回路１３に供給する。
水晶発振回路１３は、そこに供給される制御電圧にしたがった周波数のクロックを出力する。この水晶発振回路１３が出力するクロックは、カウンタ７２に与えられるとともに、読み出しクロックとして、読み出しタイミングジェネレータ５の水平カウンタ７に与えられる。
【０１３４】
図１４（Ａ）のシステムクロック生成機構と、図１４（Ｂ）の読み出しクロック生成機構とを比較すると、ラッチ回路７１としてラッチ回路６２を、カウンタ７２としてカウンタ６３を、ループフィルタ１９としてループフィルタ５３を、Ｄ／Ａコンバータ２０としてＤ／Ａコンバータ５４を、水晶発振回路１３として水晶発振回路５５を、それぞれ用い、さらに、ラッチ回路６２に対して、ＰＣＲ到着タイミング信号に替えて、読み出し垂直同期信号を与えるとともに、カウンタ７２に対して、初期ＰＣＲ到着タイミング信号に替えて、書き込み垂直同期信号を与えることにより、図１４（Ａ）のシステムクロック生成機構によって、図１４（Ｂ）の読み出しクロック生成機構を実現できることが分かる。
【０１３５】
なお、ループフィルタ５３は、ループフィルタ１９とは異なるタップ係数（伝達関数）を有するものであり、従って、図１４（Ａ）のシステムクロック生成機構を、システムクロックと読み出しクロックの両方の生成に兼用する場合には、システムクロック生成時と読み出しクロック生成時とで、ループフィルタ５３のタップ係数を変更する必要がある。
【０１３６】
しかしながら、図１４（Ａ）のシステムクロック生成機構において、デマルチプレクサ５１および水晶発振回路５５をハードウェアで、図１４（Ａ）で点線で囲んで示す演算回路５２、ループフィルタ５３、およびＤ／Ａコンバータ５４をソフトウェアで、それぞれ構成することにより、ループフィルタ５３のタップ係数は、システムクロック生成時と読み出しクロック生成時とで容易に変更することができ、さらに、この場合、ハードウェア規模が大きくなることもない。
【０１３７】
図１５は、ＭＰＥＧデコーダのシステムクロック生成機構を、読み出しクロック生成機構としても用いるようにしたスキャンコンバータを内蔵するＳＴＢ(Set Top Box)の一実施の形態の構成例を示している。なお、図中、図１、図７、または図１４における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。また、図１５では、図１（図７）におけるラインロックＰＬＬ回路１２の図示を省略してある。
【０１３８】
図示せぬアンテナで受信されたアナログまたはディジタルのテレビジョン放送信号は、アナログフロントエンド部８１またはディジタルフロントエンド部８４に、それぞれ供給される。
【０１３９】
アナログフロントエンド部８１は、アナログのテレビジョン放送信号から所定のチャンネルの画像信号を取り出し、クロマデコーダ８２に供給する。クロマデコーダ８２は、アナログフロントエンド部８１からの画像信号のクロマ信号を復調し、ＡＤＣ／ＰＬＬ回路８３に供給する。ＡＤＣ／ＰＬＬ回路８３は、クロマデコーダ８２からの画像信号をＡ／Ｄ変換してディジタルの画像データとするとともに、垂直同期信号（書き込み垂直同期信号）および水平同期信号（書き込み水平同期信号）を生成する。そして、画像データは、フィールドメモリ／補間回路１に、書き込み垂直同期信号および書き込み水平同期信号は、書き込みアドレス生成回路２に、それぞれ供給される。
【０１４０】
また、ディジタルフロントエンド部８４は、ディジタルのテレビジョン放送の電波からトランスポートストリームを取り出し、デマルチプレクサ（Demux）８５に供給する。デマルチプレクサ８５は、ディジタルフロントエンド部８４の出力から、セクションが配置されたＴＳパケットや、所定のチャンネルの画像データが配置されたＴＳパケット等を、必要に応じて取り出し、ＭＰＥＧビデオデコーダ８６に供給する。
【０１４１】
ＭＰＥＧビデオデコーダ８６は、水晶発振回路５５が出力するクロックを、システムクロックとして、そのシステムクロックに同期して、デマルチプレクサ８５の出力をＭＰＥＧデコードし、そのデコード結果である画像データを、フィールドメモリ／補間回路１に供給するとともに、その画像データの垂直同期信号（書き込み垂直同期信号）および水平同期信号（書き込み水平同期信号）を、書き込みアドレス生成回路２に供給する。
【０１４２】
フィールドメモリ／補間回路１、書き込みアドレス生成回路５、読み出しタイミングジェネレータ１０、ＯＳＤ回路１０、およびＮＴＳＣエンコーダ４１では、図１または図７のスキャンコンバータにおける場合と同様の処理が行われ、これにより、ＮＴＳＣエンコーダ４１からは、ＮＴＳＣ方式の画像データが出力される。
【０１４３】
なお、図１５において、読み出しタイミングジェネレータ５は、水晶発振回路５５が出力するクロックを、読み出しクロックとして、その読み出しクロックに同期して処理を行う。
【０１４４】
ＭＰＥＧビデオデコーダ８６においてシステムクロックを必要とする場合には、スイッチ８７が端子８７ａを選択するように切り替えられるとともに、スイッチ８８が端子８８ａを選択するように切り替えられる。
【０１４５】
ここで、端子８７ａには、ディジタルフロントエンド部８４から、ＰＣＲ到着タイミング信号が供給され、端子８８ａには、デマルチプレクサ８５から、初期ＰＣＲ到着タイミング信号が供給されるようになっている。さらに、スイッチ８７は、ラッチ回路６１および６２に接続されており、スイッチ８８は、カウンタ６３に接続されている。
【０１４６】
従って、この場合、ＰＣＲ到着タイミング信号は、スイッチ８７を介して、ラッチ回路６１および６２に供給され、初期ＰＣＲタイミング信号は、スイッチ８８を介して、カウンタ６３に供給される。
【０１４７】
ラッチ回路６１およびカウンタ６３には、デマルチプレクサ８５から、ＰＣＲも供給されるようになっており、ラッチ回路６１は、そこに供給されるＰＣＲを、ＰＣＲ到着タイミングでラッチし、演算回路５２に供給する。
【０１４８】
一方、カウンタ６３は、ＰＣＲを、初期ＰＣＲ到着タイミングでラッチし、そのラッチしたＰＣＲを、カウント値の初期値として、水晶発振回路５５が出力するクロックに同期して、そのカウント値をインクリメントする。このカウンタ６３のカウント値は、ラッチ回路６２においてＰＣＲ到着タイミングでラッチされ、演算回路５２に供給される。
【０１４９】
そして、以下、図１４（Ａ）で説明したのと同様にして、水晶発振回路５５には、制御電圧が与えられ、水晶発振回路５５は、その制御電圧にしたがった周波数のクロックを出力する。この水晶発振回路５５が出力するクロックは、カウンタ６３に与えられるとともに、ＭＰＥＧビデオデコーダ８６にシステムクロックとして与えられる。
【０１５０】
一方、読み出しタイミングジェネレータ５において読み出しアドレス等を生成するのに、読み出しクロック（ドットクロック）を必要とする場合には、スイッチ８７が端子８７ｂを選択するように切り替えられるとともに、スイッチ８８が端子８８ｂを選択するように切り替えられる。
【０１５１】
端子８７ｂには、書き込みアドレス生成回路２から、書き込み垂直同期信号が供給され、端子８８ｂには、読み出しタイミングジェネレータ５から、読み出し垂直同期信号が供給されるようになっており、従って、書き込み垂直同期信号は、スイッチ８７を介して、ラッチ回路６１および６２に供給され、読み出し垂直同期信号は、スイッチ８８を介して、カウンタ６３に供給される。
【０１５２】
カウンタ６３は、そこに供給される読み出し垂直同期信号のタイミングで、そのカウント値をリセットするとともに、水晶発振回路５５が出力するクロックに同期して、そのカウント値をインクリメントする。そして、カウンタ６３のカウント値は、ラッチ回路６２に供給される。
【０１５３】
ラッチ回路６２は、書き込み垂直同期信号のタイミングで、カウンタ６３のカウント値をラッチすることにより、書き込み垂直同期信号と読み出し垂直同期信号との位相差を得て、その位相差に対応する電圧を、演算回路５２、ループフィルタ１９、およびＤ／Ａコンバータ２０を介し、制御電圧として、水晶発振回路５５に供給する。
【０１５４】
水晶発振回路５５は、そこに供給される制御電圧にしたがった周波数のクロックを出力し、このクロックは、カウンタ６３に与えられるとともに、読み出しクロックとして、読み出しタイミングジェネレータ５に与えられる。
【０１５５】
次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、マイクロコンピュータその他のコンピュータにインストールされる。
【０１５６】
そこで、図１６は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
【０１５７】
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク１０５やＲＯＭ１０３に予め記録しておくことができる。
【０１５８】
あるいはまた、プログラムは、フロッピーディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体１１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体１１１は、いわゆるパッケージソフトウエアとして提供することができる。
【０１５９】
なお、プログラムは、上述したようなリムーバブル記録媒体１１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部１０８で受信し、内蔵するハードディスク１０５にインストールすることができる。
【０１６０】
コンピュータは、CPU(Central Processing Unit)１０２を内蔵している。CPU１０２には、バス１０１を介して、入出力インタフェース１１０が接続されており、CPU１０２は、入出力インタフェース１１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部１０７が操作等されることにより指令が入力されると、それにしたがって、ROM(Read Only Memory)１０３に格納されているプログラムを実行する。あるいは、また、CPU１０２は、ハードディスク１０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部１０８で受信されてハードディスク１０５にインストールされたプログラム、またはドライブ１０９に装着されたリムーバブル記録媒体１１１から読み出されてハードディスク１０５にインストールされたプログラムを、RAM(Random Access Memory)１０４にロードして実行する。これにより、CPU１０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU１０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース１１０を介して、LCD(Liquid CryStal Display)やスピーカ等で構成される出力部１０６から出力、あるいは、通信部１０８から送信、さらには、ハードディスク１０５に記録等させる。
【０１６１】
ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。
【０１６２】
また、プログラムは、１のコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
【０１６３】
以上のように、書き込む画像データと、読み出す画像データとの間の位相差に基づいて、水晶発振回路１３（５５）を制御して、画像データの読み出しに用いるドットクロックを生成するようにしたので、追い越しを防止するとともに、高画質の画像を得ることができる。さらに、読み出された画像データに生じるジッタを小さくすることができ、画質の劣化を極力抑えたコンポジットビデオ信号を得ることが可能となる。また、入力が乱れた場合でも、安定した同期出力やＯＳＤ表示等が可能となる。さらに、ＭＰＥＧデコーダとの間で、一部の回路を共用することができる。
【０１６４】
従って、図１や図７のスキャンコンバータは、例えば、各種の解像度の画像に対応する必要のあるディジタルテレビジョン受像機等において、特に有用であり、さらに、従来のディジタルテレビジョン受像機に、それほど大きな回路の変更や追加等を施さずに実現することが可能である。
【０１６５】
なお、スキャンコンバータは、テレビジョン受像機の他、チューナや、ビデオテープレコーダ等に内蔵させることも可能である。
【０１６６】
また、本発明は、複数の書き込み系および読み出し系を設けて、子画面表示を行うシステムにも適用可能である。
【０１６７】
さらに、本実施の形態では、画像データの読み出しのための読み出しクロック（ドットクロック）を、電圧制御型の水晶発振回路１３のみによって生成するようにしたが、読み出しクロックは、その他、例えば、電圧制御水晶発振回路と、リングオシレータ等のレンジの広いＶＣＯ(Voltage Controlled Oscillator)とを適応的に切り替えて用いて生成したり、さらには、複数の電圧制御水晶発振回路を適応的に切り替えて用いて生成するようにすることが可能である。この場合、より多様な解像度での画像の出力が可能となる。
【０１６８】
【発明の効果】
本発明の一側面によれば、追い越しを防止すること、より具体的には、追い越しが生じる可能性が高い状態を、迅速に回避することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したスキャンコンバータの一実施の形態の構成例を示すブロック図である。
【図２】フィールドメモリ／補間回路１の構成例を示すブロック図である。
【図３】マイコン１４の処理を説明するための機能的なブロック図である。
【図４】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図５】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図６】マイコン１４の処理を説明するフローチャートである。
【図７】本発明を適用したスキャンコンバータの他の一実施の形態の構成例を示すブロック図である。
【図８】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図９】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図１０】マイコン１４の処理を説明するフローチャートである。
【図１１】制御回路２７の処理を説明するフローチャートである。
【図１２】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図１３】マイコン１４の処理を説明するフローチャートである。
【図１４】システムクロック生成機構と読み出しクロック生成機構の構成例を示すブロック図である。
【図１５】スキャンコンバータを内蔵したＳＴＢの構成例を示すブロック図である。
【図１６】本発明を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
【符号の説明】
１ フィールドメモリ／補間回路， ２ 書き込みアドレス生成回路， ３ 垂直カウンタ， ４ 水平カウンタ， ５ 読み出しタイミングジェネレータ，６ 垂直カウンタ， ７ 水平カウンタ， ８，９ デコーダ， １０ ＯＳＤ回路， １１ Ｄ／Ａコンバータ， １２ ラインロックＰＬＬ回路， １３水晶発振回路， １４ マイコン， １５ フォーマット検出回路， １６ フィールド検出回路， １７ 位相比較回路， １８ フィールド検出回路， １９ ループフィルタ， ２０ Ｄ／Ａコンバータ， ２１ スイッチ， ２１ａ，２１ｂ 端子， ２２ 奇数メモリ， ２３ 偶数メモリ， ２４ スイッチ， ２４ａ，２４ｂ 端子， ２５ 補間回路， ２６ フィールド検出回路， ２７ 制御回路， ３１ カウンタ， ３２ 割り込みコントローラ， ３３ 微分回路， ３４，３５ 乗算回路， ３６ 加算回路， ３７ 積分回路， ３８ クリッピング回路， ３９ スイッチ， ３９ａ，３９ｂ 端子， ４１ ＮＴＳＣエンコーダ， ５１ デマルチプレクサ， ５２ 演算回路， ５３ ループフィルタ， ５４ Ｄ／Ａコンバータ， ５５ 水晶発振回路， ６１，６２ ラッチ回路， ６４ カウンタ， ７１ ラッチ回路， ７２ カウンタ， ８１ アナログフロントエンド部， ８２ クロマデコーダ， ８３ＡＤＣ／ＰＬＬ回路， ８４ ディジタルフロントエンド部， ８５ デマルチプレクサ， ８６ ＭＰＥＧビデオデコーダ， ８７ スイッチ， ８７ａ，８７ｂ 端子， ８８ スイッチ， ８８ａ，８８ｂ 端子， １０１ バス，１０２ CPU， １０３ ROM， １０４ RAM， １０５ ハードディスク，１０６ 出力部， １０７ 入力部， １０８ 通信部， １０９ ドライブ， １１０ 入出力インタフェース， １１１ リムーバブル記録媒体[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing apparatus, an image processing method, and a recording medium. In particular, the present invention is used for, for example, a scan converter that converts component image signals into NTSC (National Television System Committee) format image signals and outputs them. The present invention relates to a suitable image processing apparatus, image processing method, and recording medium.
[0002]
[Prior art]
For example, when an image signal of a component such as R (Red), G (Green), or B (Bule) is input, the scan converter temporarily stores the image signal in a built-in memory and further reads it. The resolution is converted and output as necessary.
[0003]
[Problems to be solved by the invention]
By the way, in a scan converter, for example, when a component image signal is converted into an NTSC image signal and output, a highly accurate clock (dot clock) is required to read the NTSC image signal. Therefore, it is necessary to use a crystal for generating the clock. However, when generating a dot clock for reading an NTSC image signal using a crystal, a conventional scan converter uses a clock (dot clock) used to write a component image signal and a dot clock used for reading. Therefore, the read address may overtake the write address, and it is necessary to cope with such overtaking.
[0004]
Therefore, for example, there is a method of generating a dot clock (read clock) used for reading from a dot clock (write clock) used for writing by multiplying by a PLL (Phase Lock Loop) circuit. Compared with the case where the read clock is generated using the clock, the clock accuracy is lowered, so that the image quality of the image read using such a read clock is also lowered.
[0005]
The present invention has been made in view of such a situation, and is intended to prevent overtaking and obtain a high-quality image.
[0006]
[Means for Solving the Problems]
  An image processing apparatus or a recording medium according to an aspect of the present invention is an image processing apparatus that writes image data to a memory and reads the image data from the memory, and a write clock that represents a timing for writing the image data to the memory. Write clock generation means for generating, write address generation means for generating a write address of the memory for writing image data based on the write clock, and a read clock for generating a read clock indicating timing for reading the image data from the memory The generation means, the read address generation means for generating the read address of the memory for reading the image data based on the read clock, the position of the vertical synchronization signal between the image data to be written to the memory and the image data to be read from the memory Phase difference Based on the phase difference detection means to detect and the phase difference detected by the phase difference detection means, reading by the read clock generation means so that the phase difference becomes 1/2 or 0 of the field period. Control means for controlling clock generation, wherein the control means reads out the phase difference so that the phase difference is ½ of the field period when the phase difference is close to ½ of the field period. Controls the generation of the clock, and controls the generation of the read clock so that the phase difference becomes 0 when the phase difference is close to 0.The memory has two field storage areas for storing an odd field and an even field of image data, respectively. When the phase difference is close to 0, writing and reading of image data to and from the memory are performed. When one of the two field storage areas is performed on the same field storage area, the field storage area from which the image data is read is switched to the field storage area to which no image data is written. After the switching, the image data of the field read from the field storage area is converted to the image data of the field different from the field and output.An image processing apparatus or a recording medium on which a program for causing a computer to function as an image processing apparatus is recorded.
[0007]
  An image processing method according to one aspect of the present invention is an image processing method for writing image data into a memory and reading out the image data from the memory, and generating a write clock for generating a write clock indicating a timing for writing the image data into the memory. A write address generation step for generating a write address of the memory for writing image data based on the write clock; a read clock generation step for generating a read clock indicating a timing for reading the image data from the memory; A read address generation step for generating a read address of the memory from which image data is read based on a read clock, and a phase difference between vertical synchronization signals of the image data to be written to the memory and the image data to be read from the memory Based on the phase difference detection step to be detected and the phase difference detected in the phase difference detection step, reading by the read clock generation step is performed so that the phase difference becomes 1/2 or 0 of the field period. A control step for controlling generation of a clock, wherein in the control step, when the phase difference is close to ½ of the field period, the reading is performed so that the phase difference becomes ½ of the field period. Controls the generation of the clock, and controls the generation of the read clock so that the phase difference becomes 0 when the phase difference is close to 0.The memory has two field storage areas for storing an odd field and an even field of image data, respectively. When the phase difference is close to 0, writing and reading of image data to and from the memory are performed. When one of the two field storage areas is performed on the same field storage area, the field storage area from which the image data is read is switched to the field storage area to which no image data is written. After the switching, the image data of the field read from the field storage area is converted to the image data of the field different from the field and output.This is an image processing method.
[0009]
  In one aspect of the present invention, when a phase difference between vertical synchronization signals of image data to be written to the memory and image data to be read from the memory is detected, and the phase difference is close to ½ of a field period, The generation of the read clock is controlled so that the phase difference is ½ of the field period. When the phase difference is close to 0, the read clock is generated so that the phase difference becomes 0. Is controlled.The memory has two field storage areas for storing an odd field and an even field of image data. When the phase difference is close to 0, writing and reading of image data to and from the memory are performed. When one of the two field storage areas is performed on the same field storage area, the field storage area from which the image data is read is switched to the field storage area to which no image data is written. The image data of the field read from the field storage area after the switching is converted into image data of a field different from the field and output.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a configuration example of an embodiment of a scan converter to which the present invention is applied.
[0011]
For example, digital image data of a component signal output from an MPEG decoder (not shown) and its vertical synchronizing signal and horizontal synchronizing signal are input to this scan converter. In the interpolation circuit 1, the vertical synchronization signal is sent to the write address generation circuit 2 and microcomputer (hereinafter referred to as “microcomputer” as appropriate) 14, and the horizontal synchronization signal is sent to the write address generation circuit 2, line lock PLL circuit 12, and microcomputer 14. , Each supplied.
[0012]
Here, the digital image data of the component signal output from the MPEG decoder is input to the scan converter. However, the scan converter also includes an analog component video signal, an analog video signal by television broadcasting, and the like. It is also possible to input. In this case, however, the analog video signal is A / D converted by an A / D (Analog / Digital) converter (not shown) and then input as a digital signal.
[0013]
The field memory / interpolation circuit 1 stores the digital image data supplied thereto in accordance with the write address supplied from the write address generation circuit 3, and the stored digital image data is supplied from the read timing generator 5. Read out according to the read address, and output to the OSD (On Screen Display) circuit 10.
[0014]
In the field memory / interpolation circuit 1, the resolution of the image data input thereto can be converted as necessary. Further, in the field memory / interpolation circuit 1, as will be described later, interpolation processing for converting one of the odd field and the even field into the other field is performed as necessary.
[0015]
The write address generation circuit 2 includes a vertical counter 3 and a horizontal counter 4. The vertical counter 3 synchronizes with the vertical synchronization signal of image data to be written to the field memory / interpolation circuit 1 (hereinafter referred to as a “write vertical synchronization signal” as appropriate) and the count value output by the horizontal counter 4, and outputs its own count value Increment and output the count value. The horizontal counter 4 is synchronized with a horizontal synchronization signal of image data to be written in the field memory / interpolation circuit 1 (hereinafter referred to as a writing horizontal synchronization signal as appropriate) and a clock output from the line lock PLL circuit 12, and the horizontal counter 4 has its own count value. Is incremented and the count value is output. Then, the count value of the vertical counter 3 is used as a vertical address, the count value of the horizontal counter 4 is used as a horizontal address, and the two addresses are given to the field memory / interpolation circuit 1 as write addresses. It is done.
[0016]
The read timing generator 5 includes a vertical counter 6, a horizontal counter 7, and decoders 8 and 9. The vertical counter 6 increments its own count value in synchronization with the count value output from the horizontal counter 7 and outputs the count value. The vertical counter 6 resets the count value according to the control from the microcomputer 14. The horizontal counter 7 increments its count value in synchronization with the clock output from the crystal oscillation circuit 13 and outputs the count value. The count value of the vertical counter 6 is used as the vertical address, the count value of the horizontal counter 7 is used as the horizontal address, and the two addresses are given to the field memory / interpolation circuit 1 as read addresses. It is done.
[0017]
Based on the count value of the vertical counter 6, the decoder 8 generates a vertical synchronization signal (hereinafter referred to as a read vertical synchronization signal) of image data read from the field memory / interpolation circuit 1, and the OSD circuit 10 and the microcomputer 14. Output to. Based on the count value of the horizontal counter 7, the decoder 9 generates a horizontal synchronization signal of image data read from the field memory / interpolation circuit 1 (hereinafter referred to as a read horizontal synchronization signal as appropriate) and outputs it to the OSD circuit 10. .
[0018]
The OSD circuit 10 operates in synchronization with the readout vertical synchronization signal from the decoder 8 and the readout horizontal synchronization signal from the decoder 9, and in accordance with the control from the microcomputer 14, converts the image data from the field memory / interpolation circuit 1 to The image data for volume display and the like is superimposed and output to a D / A (Digital / Analog) converter 11. The D / A converter 11 D / A converts, for example, Y, Cb, Cr digital image data output from the OSD circuit 10 and outputs it as an analog signal. The image output from the D / A converter 11 is supplied to a monitor (not shown) and displayed.
[0019]
The line lock PLL circuit 12 generates a dot clock for writing image data to the field memory / interpolation circuit 1 from the write horizontal synchronization signal supplied thereto, and supplies the dot clock to the horizontal counter 4 of the write address generation circuit 2.
[0020]
The crystal oscillation circuit 13 obtains a variable amount of frequency according to the load capacity characteristic of the crystal resonator based on the voltage supplied from the D / A converter 20 of the microcomputer 14 and changes the oscillation frequency of the voltage controlled crystal oscillation circuit (VCXO). (Voltage Controlled Crystal Oscillator) supplies a clock (dot clock) obtained by the oscillation to the horizontal counter 7 of the read timing generator 5.
[0021]
The microcomputer 14 controls and sets each unit based on the write vertical synchronization signal and write horizontal synchronization signal supplied thereto and the read vertical synchronization signal supplied from the decoder 8 of the read timing generator 5.
[0022]
That is, the microcomputer 14 operates as the format detection circuit 15, the phase comparison circuit 17, the loop filter 19, the D / A converter 20, and the like by executing a predetermined program.
[0023]
The format detection circuit 15 is supplied with a write vertical synchronization signal and a write horizontal synchronization signal, and the format detection circuit 15 inputs to the scan converter based on the write vertical synchronization signal and the write horizontal synchronization signal. Recognize the format such as the resolution of the image data. The microcomputer 14 sets the line lock PLL circuit 12 based on the format of the image data recognized by the format detection circuit 15.
[0024]
The phase comparison circuit 17 is supplied with a write vertical synchronization signal and a read vertical synchronization signal. As will be described later, the phase comparison circuit 17 is configured by a counter or the like that operates in synchronization with the write vertical synchronization signal or the read vertical synchronization signal. The phase comparison circuit 17 compares the write vertical synchronization signal with the read vertical synchronization signal, The phase difference is detected and supplied to the loop filter 19.
[0025]
The loop filter 19 is a filter having a predetermined transfer function composed of a proportional element, an integral element, a differential element, etc., and processes the phase difference between the write vertical synchronization signal and the read vertical synchronization signal from the phase comparison circuit 17. To the D / A converter 20.
[0026]
The D / A converter 20 D / A converts the output of the loop filter 19 and supplies the D / A conversion result to the crystal oscillation circuit 13 as a control voltage.
[0027]
The microcomputer 14 can also be operated as the field detection circuits 16 and 18. In this case, the write vertical synchronization signal is supplied to the field detection circuit 16, and the read vertical synchronization signal is supplied to the field detection circuit 18. Then, the field detection circuit 16 recognizes a field of image data (hereinafter referred to as “write image data” as appropriate) written in the field memory / interpolation circuit 1 based on the write vertical synchronization signal supplied thereto (odd field). Or the even timing field), and the timing of the head of the frame of the written image data is detected and supplied to the phase comparison circuit 17. The field detection circuit 18 also recognizes a field of image data read from the field memory / interpolation circuit 1 (hereinafter referred to as read image data as appropriate) based on the read vertical synchronization signal supplied thereto, and further reads out the read field. The start timing of the frame of the image data to be detected is detected and supplied to the phase comparison circuit 17.
[0028]
In this case, the phase comparison circuit 17 detects the phase difference of the frame by comparing the outputs of the field detection circuits 16 and 18.
[0029]
That is, when the phase comparison circuit 17 compares the write vertical synchronization signal and the read vertical synchronization signal, the phase difference between the fields is detected. Therefore, this phase difference may be a phase difference between the same fields of write image data and read image data (phase differences between odd fields or even fields), or phase differences between different fields (odd fields and even fields). In some cases, the phase difference from the field. On the other hand, in the phase comparison circuit 17, when the outputs of the field detection circuits 16 and 18 are compared, the phase difference of the frame is detected. Therefore, the phase difference is always equal to the phase difference of the same field. Become.
[0030]
Next, FIG. 2 shows a configuration example of the field memory / interpolation circuit 1 of FIG.
[0031]
Image data (write image data) supplied to the field memory / interpolation circuit 1 is supplied to the switch 21. The switch 21 selects one of the terminals 21a and 21b according to the control of the control circuit 27.
[0032]
The terminal 21a of the switch 21 is connected to the odd-numbered memory 22 and the terminal 21b is connected to the even-numbered memory 23. Therefore, when the switch 21 selects the terminal 21a, the image data is supplied to the odd-numbered memory 22. When the switch 21 selects the terminal 21b, the image data is supplied to the even memory 23.
[0033]
Each of the odd-numbered memory 22 and the even-numbered memory 23 has a storage capacity capable of storing one field of image data. The odd memory 22 and the even memory 23 are supplied with the write address output from the write address generation circuit 2 and the read address output from the read timing generator 5. Then, the image data supplied thereto is stored at the write address, and the stored image data is read from the read address.
[0034]
The image data read from the odd-numbered memory 22 (read-out image data) is supplied to the terminal 24a, and the image data read from the even-numbered memory 23 is supplied to the terminal 24b. According to the control of the circuit 27, either one of the terminals 24a and 24b is selected. Therefore, when the switch 24 selects the terminal 24a, the image data read from the odd-numbered memory 22 is output via the switch 24, and when the switch 24 selects the terminal 24b. The image data read from the even memory 23 is output via the switch 24.
[0035]
The image data output from the switch 24 is supplied to the interpolation circuit 25. The interpolation circuit 25 performs interpolation using the image data supplied thereto in accordance with control from the control circuit 27. Thus, the image data is converted into image data of a different field and output.
[0036]
In other words, when the interpolation circuit 25 receives a predetermined command from the control circuit 27, if the image data supplied via the switch 24 is in an odd field, the interpolation circuit 25 performs an interpolation between the lines to obtain an even number. Generate and output field image data. Further, when the image data supplied via the switch 24 is for even fields, the interpolation circuit 25 generates and outputs odd field image data by performing interpolation between the lines.
[0037]
The field detection circuit 26 is supplied with a write vertical synchronization signal, and the field detection circuit 26 is configured to output an image to be written to the field memory / interpolation circuit 1 based on the write vertical synchronization signal supplied thereto. A field of data (written image data) is detected, and the detection result is supplied to the control circuit 27. In FIG. 1 (the same applies to FIG. 7 described later), the lines representing the supply of the write vertical synchronization signal to the field memory / interpolation circuit 1 are omitted in order to avoid making the figure complicated. .
[0038]
The control circuit 27 is supplied with a field detection result by the field detection circuit 26 and a write address and a read address. The control circuit 27 detects the field detection result, the write address, and the read address. Based on the above, the switches 21 and 24 and the interpolation circuit 25 are controlled. Here, for example, when the field detection result represents an odd field, the control circuit 27 controls the switch 21 to select the terminal 21a, and when the field detection result represents an even field. The switch 21 is controlled to select the terminal 21b. Therefore, the odd field of the image data supplied to the field memory / interpolation circuit 1 is always written in the odd memory 22, and the even field is always written in the even memory 23.
[0039]
As described above, the field memory / interpolation circuit 1 converts the resolution of the image data supplied thereto as necessary, but the circuit for the conversion is not shown.
[0040]
Next, in FIG. 1, the dot clock output from the crystal oscillation circuit 13 is given to the read timing generator 5, and the read vertical synchronization signal obtained by the read timing generator 5 is given to the microcomputer 14. . Further, in the microcomputer 14, the phase comparison circuit 17, the loop filter 19, and the D / A converter 20 perform processing based on the read vertical synchronization signal, and a control voltage as a result of the processing is given to the crystal oscillation circuit 13. It is like that.
[0041]
Therefore, in FIG. 1, the crystal oscillation circuit 13, the read timing generator 5, the phase comparison circuit 17 of the microcomputer 14, the loop filter 19, and the D / A converter 20 constitute a feedback loop.
[0042]
The processing of the microcomputer 14 in this feedback loop will be described with reference to FIG.
[0043]
The phase comparison circuit 17 includes a counter 31 and an interrupt controller 32. The counter 31 is supplied with a write vertical synchronization signal and a read vertical synchronization signal.
[0044]
The counter 31 increments in synchronization with a predetermined clock while resetting the count value at the timing of the write vertical synchronization signal, and stops incrementing the count value at the timing of the read vertical synchronization signal, thereby A count value corresponding to the phase difference between the synchronization signal and the readout vertical synchronization signal is obtained and supplied to the interrupt controller 32 and the loop filter 19.
[0045]
The counter 31 increments the count value in synchronization with a predetermined clock while resetting the count value at the timing of the read vertical synchronization signal, and stops incrementing the count value at the timing of the write vertical synchronization signal. However, the phase difference between the write vertical synchronization signal and the read vertical synchronization signal can be obtained.
[0046]
In the counter 31, any clock can be used as a clock for incrementing the count value. In the present embodiment, for example, a dot clock output from the crystal oscillation circuit 13 is used. We will use it.
[0047]
A write vertical synchronization signal is supplied to the interrupt controller 32. The interrupt controller 32 operates in synchronization with the write vertical synchronization signal, and interrupts at the timing when the phase difference is supplied from the counter 31. Is generated. That is, every time a phase difference is supplied from the counter 31, the interrupt controller 32 supplies the interrupt signal to the loop filter 19 to start the processing.
[0048]
When the field detection circuits 16 and 18 are provided in the microcomputer 14, as described above, the phase comparison circuit 17 uses the outputs of the field detection circuits 16 and 18 to obtain the phase difference of the frame. be able to.
[0049]
When receiving an interrupt signal from the interrupt controller 32, the loop filter 19 differentiates the phase difference supplied from the counter 31 by the differentiating circuit 33 and supplies it to the multiplying circuit 34, and the multiplying circuit 35 sets the phase difference to a predetermined number. The number is multiplied and supplied to the adding circuit 36. The multiplication circuit 34 multiplies the output of the differentiation circuit 33 by a predetermined number and outputs it to the addition circuit 36, and the addition circuit 36 adds the outputs of the multiplication circuits 34 and 35 and outputs the result to the integration circuit 37. The integration circuit 37 time-integrates the output of the addition circuit 36 and outputs the integration value to the clipping circuit 38. When the magnitude of the output of the integrating circuit 37 is equal to or greater than a predetermined value, the clipping circuit 38 clips the magnitude of the output to a predetermined value and supplies it to the terminal 39a of the switch 39. The clipping circuit 38 supplies a value proportional to the output of the integrating circuit 37 to the terminal 39 a of the switch 39 when the magnitude of the output of the integrating circuit 37 is less than a predetermined value.
[0050]
The switch 39 is controlled by the microcomputer 14 and selects one of the terminals 39a and 39b. When the switch 39 selects the terminal 39a, the output of the loop filter 19 (clipping circuit 38) is supplied to the crystal oscillation circuit 13 as a control voltage via the D / A converter 20. Therefore, in this case, the oscillation frequency in the crystal oscillation circuit 13 is controlled based on the phase difference between the write vertical synchronization signal and the read vertical synchronization signal.
[0051]
When a predetermined voltage E is applied to the terminal 39b of the switch 39 and the switch 39 selects the terminal 39b, the predetermined voltage E is passed through the D / A converter 20 as a control voltage. It is supplied to the crystal oscillation circuit 13. Therefore, in this case, the crystal oscillation circuit 13 is in a so-called free-run state and self-runs.
[0052]
The microcomputer 14 detects the discontinuity of the phase difference between the writing vertical synchronizing signal and the vertical synchronizing signal by monitoring the output of the differentiating circuit 33. The microcomputer 14 detects the discontinuity of the phase difference, for example, that the wiring of the image data input to the scan converter has been removed, that the reception channel has been changed, and further that the image data is Abnormalities such as discontinuation are recognized.
[0053]
Next, the control by the microcomputer 14 of the dot clock output from the crystal oscillation circuit 13 will be described with reference to FIGS.
[0054]
4 and 5 (the same applies to FIGS. 8, 9, and 12 described later), the horizontal axis represents the passage of time, and the vertical axis represents the writing of image data to the odd-numbered memory 22 and the even-numbered memory 23. Represents a quantity or a readout quantity. Further, in the drawing, a portion represented by O represents writing or reading of image data with respect to the odd memory 22 (thus writing or reading of an odd field), and a portion represented by E represents writing or reading of image data with respect to the even memory 23. (Thus writing or reading even fields). Also. The arrow indicates that the image data written at the start point is read out at the end point.
[0055]
For example, the image data is written to the odd-numbered memory 22 and the even-numbered memory 23 at the timing as shown in FIG. 4A, and the reading of the image data is shown in FIG. 4B. It is assumed that it is performed at such timing. That is, in FIG. 4B, the image data written in the odd-numbered memory 22 and the even-numbered memory 23 is read out with a time slightly shorter than one field period.
[0056]
The microcomputer 14 basically controls the oscillation frequency of the crystal oscillation circuit 13 so that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is ½ of the field period, thereby preventing overtaking. It is designed to prevent it from occurring.
[0057]
In other words, in the case shown in FIG. 4, the microcomputer 14 controls the crystal oscillation circuit 13 so as to shorten the period of the dot clock output from the crystal oscillation circuit 13 (to increase the oscillation frequency), for example. Thereby, the microcomputer 14 accelerates the read timing of the image data from the odd-numbered memory 22 and the even-numbered memory 23 and is finally written into the odd-numbered memory 22 and the even-numbered memory 23 as shown in FIG. The image data is read out with a delay of ½ of the field period. In this case, the phase difference between the write vertical synchronization signal of one of the odd field and the even field and the read vertical synchronization signal of the same field and the same field is ½ of the field period. It will be.
[0058]
Alternatively, for example, the microcomputer 14 controls the crystal oscillation circuit 13 so as to lengthen the period of the dot clock (lower the oscillation frequency). Thereby, the microcomputer 14 delays the reading timing of the image data from the odd-numbered memory 22 and the even-numbered memory 23 and is finally written into the odd-numbered memory 22 and the even-numbered memory 23 as shown in FIG. The image data is read out with a delay of 3/2 of the field period. In this case, the phase difference between the write vertical synchronization signal of one field of the odd field or the even field and the read vertical synchronization signal of the other field is ½ of the field period.
[0059]
Note that when image data is written to the odd-numbered memory 22 and the even-numbered memory 23 at the same timing as shown in FIG. 5A as shown in FIG. 4A, it is shown in FIG. 5B. As described above, the reading of the image data written in the odd-numbered memory 22 and the even-numbered memory 23 is delayed more than twice the field period, or, as shown in FIG. 5C, from the odd-numbered memory 22 and the even-numbered memory 23. If the reading of the image data is faster than the writing of the image data to the odd-numbered memory 22 and the even-numbered memory 23, overtaking will occur.
[0060]
Therefore, in order to prevent overtaking, as shown in FIG. 5D, the image data written in the odd-numbered memory 22 and the even-numbered memory 23 are read out with a delay of the field period, as shown in FIG. It is desirable to prevent any of the states shown in FIG.
[0061]
However, when the image data written in the odd-numbered memory 22 and the even-numbered memory 23 is read with a delay of the field period, the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is 0, and this phase difference Is not only when the image data written in the odd-numbered memory 22 and the even-numbered memory 23 is read with a delay of the field period.
[0062]
That is, when reading of the image data written in the odd-numbered memory 22 and the even-numbered memory 23 is delayed by twice the field period, or reading of the image data from the odd-numbered memory 22 and the even-numbered memory 23 is performed. When the same timing as the writing of the image data to the memory 23 is reached, that is, when overtaking occurs, the phase difference between the write vertical synchronization signal and the read vertical synchronization signal becomes zero.
[0063]
Therefore, here, as described above, the crystal oscillation circuit 13 is set so that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is ½ of the field period, which is farthest from 0 where overtaking may occur. Thus, the oscillation frequency is controlled to prevent overtaking.
[0064]
Here, since the crystal oscillation circuit 13 is controlled based on the phase difference between the write vertical synchronization signal and the read vertical synchronization signal, the phase difference is 1 / of the field period as described above. 2, it is necessary to control the oscillation frequency of the crystal oscillation circuit 13, but as shown by the dotted line in FIG. 1, field detection circuits 16 and 18 are provided, and the phase comparison circuit 17 When obtaining the phase difference of the frame with the read image data, the oscillation frequency of the crystal oscillation circuit 13 can be controlled so that the phase difference of the frame becomes a field period (1/2 of the frame period). Is possible. In this case, as shown in FIG. 5D, the image data written in the odd-numbered memory 22 and the even-numbered memory 23 is read with a delay of the field period, so that overtaking is most unlikely to occur. be able to.
[0065]
Next, the control by the microcomputer 14 of the dot clock output from the crystal oscillation circuit 13 will be further described with reference to the flowchart of FIG.
[0066]
First, the microcomputer 14 refers to the output of the differentiating circuit 33 in FIG. 3 in step S1, and the image data input to the scan converter is changed or the input of the image data is stopped. It is determined whether the phase difference between the write vertical synchronization signal and the read vertical synchronization signal has become discontinuous. If it is determined in step S1 that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is not discontinuous, the process returns to step S1, and the microcomputer 14 further determines the phase difference described later. Control of the crystal oscillation circuit 13 is continued so as to be the control target set in step S4 (if the control target has already been reached, the state is maintained).
[0067]
Further, when it is determined in step S1 that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is discontinuous, that is, for example, when the image data input to the scan converter is changed, In step S2, the microcomputer 14 controls the OSD circuit 10 to stop the output of the image data read from the field memory / interpolation circuit 1 and, for example, a blanking screen for black color (hereinafter referred to as “black”). Output a blanking screen as appropriate). Accordingly, in this case, the display of the image data read from the field memory / interpolation circuit 1 is stopped and the blanking screen is displayed on the monitor.
[0068]
Thereafter, the process proceeds to step S3, where the microcomputer 14 determines, for example, whether or not a normal vertical synchronization signal of one field period has been received as the write vertical synchronization signal. After the input of the image data that has been input until now is stopped, when there is no input of new image data, the process returns to step S3, and the same processing is repeated thereafter.
[0069]
On the other hand, in step S3, for example, when it is determined that a normal vertical synchronization signal of one field period has been received as the writing vertical synchronization signal, that is, for example, input of image data that has been input is stopped. Thereafter, when input of new image data is started, the process proceeds to step S4, and the microcomputer 14 determines the vertical synchronization signal (write vertical synchronization signal) of the newly input image data, the read vertical synchronization signal, and the like. The control target of the crystal oscillation circuit 13 is set so that the phase difference between the two becomes 1/2 of the field period, and the process proceeds to step S5.
[0070]
In step S5, the microcomputer 14 reduces the phase difference to ½ of the field period based on the phase difference between the writing vertical synchronization signal and the reading vertical synchronization signal of the image data that is newly input. As described above, the control of the crystal oscillation circuit 13 is started, and the process proceeds to step S6. In step S6, the microcomputer 14 controls the OSD circuit 10 to stop the output of the blanking screen and start outputting the image data read from the field memory / interpolation circuit 1, and returns to step S1.
[0071]
Therefore, thereafter, as described above, until it is determined in step S1 that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal has become discontinuous, the microcomputer 14 determines that the phase difference is the previous time. The control of the crystal oscillation circuit 13 is continued so as to be the control target set in step S4 (when the control target is already maintained, that state is maintained).
[0072]
Next, in FIG. 1, the crystal oscillation circuit 13 used to generate a dot clock used for generating a read address generally has a narrow variable range of oscillation frequency, so that a write vertical synchronization signal, a read vertical synchronization signal, It takes a relatively long time to lock so that the phase difference between the two becomes 1/2 of the field period. On the other hand, the jitter generated in the image data read from the field memory / interpolation circuit 1 is kept small. be able to. Therefore, in the scan converter of FIG. 1, it is possible to provide an NTSC encoder for converting a component video signal into NTSC image data at the output stage so as to output NTSC image data.
[0073]
That is, FIG. 7 shows a configuration example of an embodiment of such a scan converter. In the figure, portions corresponding to those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted below as appropriate. That is, the scan converter of FIG. 7 is basically configured in the same manner as in FIG. 1 except that the NTSC encoder 41 is provided instead of the D / A converter 11 at the subsequent stage of the OSD circuit 10. .
[0074]
In the embodiment of FIG. 7, a 27 MHz clock is generated in the crystal oscillation circuit 13 and supplied to the NTSC encoder 41. The NTSC encoder 41 converts the component video signal output from the OSD circuit 10 into a composite NTSC signal or Y / C signal and outputs it in synchronization with the 27 MHz clock from the crystal oscillation circuit 13.
[0075]
In the microcomputer 14 (FIG. 3), integration by the integration circuit 37 and clipping by the clipping circuit 38 are performed, so that the control voltage supplied from the microcomputer 14 to the crystal oscillation circuit 13 and the time change rate of the control voltage are limited. Therefore, jitter generated in the clock output from the crystal oscillation circuit 13 is reduced, and as a result, the NTSC encoder 41 can process the color signal with high accuracy.
[0076]
Further, as described above, since the time until the phase difference between the read vertical synchronization signal and the write vertical synchronization signal becomes 1/2 of the field period is relatively long, the phase of the read vertical synchronization signal is Slowly follows the phase that will be the phase difference of the control target, so the readout vertical synchronization signal is stable. As a result, for example, the input image data has been changed to other image data Even when the input is made no signal or the like, it is possible to prevent the output of the OSD circuit 10 from being disturbed.
[0077]
By the way, when the image data input to the scan converter is changed (switched), the image data written in the field memory / interpolation circuit 1 (odd memory 22 and even memory 23) is rare. In some cases, the data is read immediately after the writing.
[0078]
As described above, in a state where the written image data is read immediately, it is highly likely that the reading of the image data will pass the writing of the image data, and if such overtaking occurs, for example, the upper part of one field The image data of another field is displayed with the remaining portion.
[0079]
As described above, the written image data is in a state of being immediately read out, which is rarely caused when the input image is switched, and is not a big problem. In the scan converter of FIG. 7, since the tracking of the phase of the readout vertical synchronization signal is slow, in rare cases, when the written image data is in a state of being immediately read out and there is a high possibility of overtaking, It may take time to transition from a state where the possibility of overtaking is high to a low state.
[0080]
Therefore, two methods for quickly avoiding a state where there is a high possibility that overtaking will occur will be described.
[0081]
In the first method, the microcomputer 14 determines the phase difference between the write vertical synchronization signal and the read vertical synchronization signal, and when the phase difference is close to ½ of the field period, the phase difference is determined as the field period. The crystal oscillation circuit 13 is controlled so as to be 1/2 of this. Accordingly, in this case, overtaking is prevented from occurring as in the case described with reference to FIG.
[0082]
On the other hand, when the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is close to 0, the microcomputer 14 controls the crystal oscillation circuit 13 so that the phase difference becomes 0.
[0083]
By the way, as a case where the phase difference between the write vertical synchronization signal and the read vertical synchronization signal becomes 0, as described with reference to FIG. 5, the read of the image data is only twice the field period than the write. First case of delay, second case of reading image data at the same timing as the writing, and third of reading image data being delayed by the field period from the writing (FIG. 5D) There are three cases.
[0084]
In the third case, for example, image data is written to the odd-numbered memory 22 and even-numbered memory 23 of the field memory / interpolator 1 (FIG. 2) at the timing shown in FIG. 8A. When the image data written in the odd-numbered memory 22 and the even-numbered memory 23 is read out with a time slightly shorter than one field period as shown in FIG. As shown in FIG. 5, since the crystal oscillation circuit 13 is controlled so that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal becomes zero, the state in which overtaking hardly occurs as described in FIG. Therefore, there is no problem.
[0085]
On the other hand, in the first case, for example, the writing of the image data to the odd memory 22 and the even memory 23 of the field memory / interpolation circuit 1 (FIG. 2) is performed at the timing shown in FIG. As shown in FIG. 9B, the image data written in the odd-numbered memory 22 and the even-numbered memory 23 is read with a time slightly shorter than twice the field period. In this case, as shown in FIG. 9C, the crystal oscillation circuit 13 is controlled so that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal becomes zero. , Get overtaken. In the second case, the overtaking state is similarly reached.
[0086]
Therefore, in the field memory / interpolation circuit 1, in the first and second cases, the control circuit 27 has the odd-numbered memory 22 or even-numbered memory 23 to which image data is written (accordingly, the terminal 21a or 21b). The switch 24 is controlled so that the image data can be read from the one not selected by the switch 21, and the interpolation circuit 25 performs the above-described interpolation. Supply the command to indicate.
[0087]
In this case, first, overtaking is prevented by reading the image data from the odd-numbered memory 22 or the even-numbered memory 23 that is not the one in which the image data is written.
[0088]
That is, for example, in the case shown in FIG. 9C, image data and writing to an address in the even-numbered memory 23 and reading of image data from the address have the same timing. By reading the image data from the odd-numbered memory 22 that is not the even-numbered memory 23 in the state where the image data is written, the read / write batting state is eliminated. Specifically, in this case, as shown in FIG. 9D, the image data written one frame period before is read out to the odd-numbered memory 22, and as a result, it will be described with reference to FIG. As in the third case, the image data written in the odd-numbered memory 22 and the even-numbered memory 23 is read out with a delay of one field period, so that overtaking hardly occurs.
[0089]
However, in this case, the image data of the odd field is read from the odd memory 22 at the timing when the image data of the even field should be read from the even memory 23, so that the image data is directly used as the scan converter. In the subsequent monitor, an odd field image is displayed at the timing when the even field is displayed, and an even field image is displayed at the timing when the odd field is displayed. The image displayed on is difficult to see.
[0090]
Therefore, the interpolation circuit 25 interpolates the image data supplied via the switch 24. That is, in this case, the interpolation circuit 25 performs line interpolation of the image data of the field supplied via the switch 24, thereby generating and outputting image data of a field different from the field (opposite field). . That is, when the image data supplied via the switch 24 is for an odd field, the interpolation circuit 25 generates and outputs even field image data by performing interpolation between the lines. Further, when the image data supplied via the switch 24 is for even fields, the interpolation circuit 25 generates and outputs odd field image data by performing interpolation between the lines.
[0091]
As a result, the monitor connected to the scan converter displays the image of the odd field at the timing of displaying the odd field, and displays the image of the odd field at the timing of displaying the even field.
[0092]
Next, with reference to the flowchart of FIG. 10, the control by the first method of the dot clock output from the crystal oscillation circuit 13 will be further described.
[0093]
In steps S11 to S13, the microcomputer 14 performs the same processing as in steps S1 to S3 in FIG.
[0094]
In step S13, for example, if it is determined that a normal vertical synchronization signal of one field period is received as the write vertical synchronization signal, the process proceeds to step S14, where the microcomputer 14 reads the write vertical synchronization signal and the read vertical synchronization signal. For example, it is determined whether or not the phase difference between and is less than 1/4 (or less) of the field period.
[0095]
If it is determined in step S14 that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is not less than ¼ of the field period, that is, if there is a certain phase difference, the process proceeds to step S15. The microcomputer 14 oscillates the crystal so that the phase difference between the vertical synchronization signal (write vertical synchronization signal) of the newly started input image data and the read vertical synchronization signal becomes 1/2 of the field period. A control target of the circuit 13 is set, and the process proceeds to step S16. In step S16, the microcomputer 14 reduces the phase difference to ½ of the field period based on the phase difference between the writing vertical synchronization signal and the reading vertical synchronization signal of the newly started input image data. As described above, the control of the crystal oscillation circuit 13 is started, and the process proceeds to Step S17. In step S17, the microcomputer 14 controls the OSD circuit 10 to stop the output of the blanking screen and to start outputting the image data read from the field memory / interpolation circuit 1, and returns to step S11.
[0096]
Therefore, in this case, after that, in step S11, the microcomputer 14 determines that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is discontinuous until it is determined that the phase difference has become discontinuous. The control of the crystal oscillation circuit 13 is continued so as to be the control target set in S15 (if the control target is already set, the state is maintained).
[0097]
On the other hand, if it is determined in step S14 that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is less than ¼ of the field period, that is, if the phase difference is small, the process proceeds to step S18. The microcomputer 14 controls the crystal oscillation circuit 13 so that the phase difference between the vertical synchronization signal (write vertical synchronization signal) of the newly started input image data and the read vertical synchronization signal becomes zero. Set. Then, the process proceeds to step S16, and the same processing as that described above is performed.
[0098]
Therefore, in this case, after that, in step S11, the microcomputer 14 determines that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is discontinuous until it is determined that the phase difference has become discontinuous. The control of the crystal oscillation circuit 13 is continued so as to be the control target set in S18 (if the control target is already set, the state is maintained).
[0099]
Next, in the processing shown in the flowchart of FIG. 10, it is determined that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is less than ¼ of the field period (step S14). When the control target of the crystal oscillation circuit 13 is set so that the phase difference becomes zero, the field memory / interpolation circuit 1 (FIG. 2) performs a read control process as shown in the flowchart of FIG. .
[0100]
That is, first, in step S21, the control circuit 27 writes the image data written in the odd memory 22 or the even memory 23 based on the selection state of the terminals of the switches 21 and 24 controlled by itself. And the field of the image data being read from the odd-numbered memory 22 or the even-numbered memory 23, that is, whether the reading / writing of the image data is either the odd-numbered memory 22 or the even-numbered memory 23 It is determined whether or not one of them is performed simultaneously.
[0101]
When it is determined in step S21 that the field of image data being written and the field of image data being read are not the same field, for example, as shown in FIG. On the other hand, when the reading of the image data is performed with a delay of about the field period from the writing, the steps S22 and S23 are skipped and the process is terminated. That is, in this case, no overtaking occurs, so no particular processing is performed.
[0102]
On the other hand, when it is determined in step S21 that the field of image data being written and the field of image data being read are the same field, for example, as shown in FIG. As shown, the reading of the image data is delayed by about twice the field period from the writing, or the reading of the image data is the writing and writing as shown in FIG. When it is almost the same timing, the process proceeds to step S22, and the control circuit 27 sets the switching timing of the switch 24 in the reverse direction. That is, the control circuit 27 starts control of the switch 24 so as to select the terminal 24b or 24a at the timing when the terminal 24a or 24b has been selected. As a result, the image data is read from the odd memory 22 or the even memory 23 which is not the one in which the image data is written, and is supplied to the interpolation circuit 25 via the switch 24.
[0103]
In step S23, the control circuit 27 instructs the interpolation circuit 25 to perform interpolation for converting the image data of the field supplied thereto into image data of a field different from the field. The command to be supplied is supplied and the process is terminated.
[0104]
Thereby, the interpolation circuit 25 performs line interpolation of the image data of the field supplied via the switch 24, thereby generating and outputting image data of a field (opposite field) different from the field.
[0105]
The control circuit 27 determines whether the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is small, for example, by comparing the read address and the write address. To start.
[0106]
Next, a second method for quickly avoiding a state where there is a high possibility that overtaking will occur will be described.
[0107]
In the second method, the microcomputer 14 first determines the frame phase difference (frame phase difference) between the written image and the read image.
[0108]
Therefore, in this case, it is necessary to provide the field detection circuits 16 and 18 in the microcomputer 14.
[0109]
When the frame phase difference is large, the microcomputer 14 also controls the crystal oscillation circuit 13 so that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal becomes 1/2 of the field period. Therefore, also in this case, overtaking is prevented in the same manner as in the case described with reference to FIG.
[0110]
On the other hand, if the frame phase difference is close to 0, the microcomputer 14 resets the count value of the vertical counter 6 that outputs the read address in the vertical direction, and then the phase difference between the write vertical sync signal and the read vertical sync signal. However, the crystal oscillation circuit 13 is controlled so as to be ½ of the field period.
[0111]
That is, for example, the writing of the image data to the odd memory 22 and the even memory 23 of the field memory / interpolation circuit 1 (FIG. 2) is performed at the timing shown in FIG. When the image data written in the even-numbered memory 23 is read with a slight delay as shown in FIG. 12B, the microcomputer 14 outputs the vertical counter 6 that outputs the read address in the vertical direction. For example, at the timing of the write vertical synchronization signal, and as shown in FIG. 12C, the phase of writing the image data into the odd memory 22 and the even memory 23 and the image data Are completely matched with the readout phase. After that, the microcomputer 14 controls the crystal oscillation circuit 13 to advance (or delay) the read phase of the image data as shown in FIG. The phase difference from the vertical synchronizing signal is set to ½ of the field period as shown in FIG.
[0112]
In this case, since the count value of the vertical counter 6 that outputs the vertical readout address is reset, the readout phase of the image data suddenly changes, and as a result, the stability of the readout vertical synchronization signal is impaired. It will be. However, since the reset of the count value of the vertical counter 6 is performed only when the frame phase difference is close to 0, the amount of change is small even if the phase of image data readout changes suddenly. The disturbance of the readout vertical synchronization signal is also slight.
[0113]
Next, control of the dot clock output from the crystal oscillation circuit 13 by the second method will be further described with reference to the flowchart of FIG.
[0114]
In steps S31 to S33, the microcomputer 14 performs the same processing as in steps S1 to S3 of FIG.
[0115]
If it is determined in step S33 that, for example, a normal vertical synchronization signal having one field period is received as the write vertical synchronization signal, the process proceeds to step S34, and the microcomputer 14 determines that the frame phase difference is, for example, one line. It is determined whether it is less than (or less).
[0116]
If it is determined in step S34 that the frame phase difference is not less than one line, steps S35 to S38 are skipped and the process proceeds to step S39, where the microcomputer 14 performs the vertical synchronization signal of the image data that has been newly input. The control target of the crystal oscillation circuit 13 is set so that the phase difference between the (write vertical synchronization signal) and the read vertical synchronization signal is ½ of the field period, and the process proceeds to step S40. In step S40, the microcomputer 14 reduces the phase difference to ½ of the field period based on the phase difference between the writing vertical synchronization signal and the reading vertical synchronization signal of the image data that is newly input. As described above, the control of the crystal oscillation circuit 13 is started, and the process proceeds to step S41. In step S41, the microcomputer 14 controls the OSD circuit 10 to stop the output of the blanking screen and start outputting the image data read from the field memory / interpolation circuit 1, and returns to step S31.
[0117]
Accordingly, in this case, thereafter, in step S31, the microcomputer 14 determines that the phase difference between the write vertical synchronization signal and the read vertical synchronization signal is discontinuous until it is determined that the phase difference is not the same as the previous step. The control of the crystal oscillation circuit 13 is continued so as to be the control target set in S39 (if the control target is already set, the state is maintained).
[0118]
On the other hand, if it is determined in step S34 that the frame phase difference is less than one line, the process proceeds to step S35, and the microcomputer 14 resets the vertical counter 6 at the timing of the write vertical synchronization signal, and proceeds to step S36. . In step S36, the microcomputer 14 waits for the next write vertical synchronization signal, that is, waits for one field period, and then proceeds to step S37, sets the vertical counter 6 to a free-run state, and proceeds to step S38.
[0119]
In step S38, the microcomputer 14 controls the crystal oscillation circuit 13 so that the oscillation frequency becomes maximum. That is, the microcomputer 14 causes the crystal oscillation circuit 13 to output a clock having the maximum frequency by causing the clipping circuit 38 (FIG. 3) to output a high voltage.
[0120]
Thereafter, the process proceeds to step S39, and processing similar to that described above is performed.
[0121]
Therefore, when the frame phase difference is as small as less than one line, the crystal oscillation circuit 13 is controlled to output a clock with the maximum frequency, and thereafter, the write vertical synchronization signal and the read vertical synchronization signal Therefore, the phase of the readout vertical synchronization signal can be quickly set as a control target.
[0122]
Next, in the scan converter shown in FIG. 1 or 7, as described above, the crystal oscillation circuit 13, the read timing generator 5, the phase comparison circuit 17 of the microcomputer 14, the loop filter 19, and the D / A converter 20, Therefore, it can be said that this feedback loop constitutes a read clock generation mechanism for generating a read clock for reading image data from the field memory / interpolation circuit 1.
[0123]
By the way, this read clock generation mechanism can be constituted by almost the same elements as the system clock generation mechanism for generating the system clock in the MPEG decoder.
[0124]
14 shows a system clock generation mechanism (FIG. 14A) in the MPEG decoder and a read clock generation mechanism (FIG. 14B) in the scan converter of FIG. 1 (or FIG. 7).
[0125]
FIG. 14A shows a configuration example of a system clock generation mechanism in an MPEG decoder. This system clock generation mechanism includes a demultiplexer 51, an arithmetic circuit 52, a loop filter 53, a D / A converter 54, and a crystal oscillation. The circuit 55 is configured.
[0126]
The demultiplexer 51 includes latch circuits 61 and 62 and a counter 63, and a transport stream is supplied thereto. The demultiplexer 51 detects a PCR (Program Clock Reference) and its arrival timing (hereinafter referred to as “PCR arrival timing” as appropriate) from the transport stream, and supplies the PCR to the latch circuit 61 and the counter 63. A PCR arrival timing signal representing the arrival timing is supplied to the latch circuit 62. The counter 63 is also supplied with an initial PCR arrival timing signal representing the arrival timing of the PCR that first arrived at the MPEG decoder (hereinafter referred to as initial PCR arrival timing as appropriate).
[0127]
The latch circuit 61 latches the PCR supplied thereto at the PCR arrival timing and supplies it to the arithmetic circuit 52.
[0128]
On the other hand, the counter 63 latches the PCR at the initial PCR arrival timing, and uses the latched PCR as the initial value of the count value, and increments the count value in synchronization with the clock output from the crystal oscillation circuit 55. The count value of the counter 63 is latched at the PCR arrival timing in the latch circuit 62 and supplied to the arithmetic circuit 52.
[0129]
The arithmetic circuit 52 calculates the difference between the PCRs from the latch circuits 61 and 62 and supplies the difference value to the loop filter 53. The loop filter 53 filters the output of the arithmetic circuit 52 and supplies it to the D / A converter 52. The D / A converter 52 performs D / A conversion on the output of the loop filter 53 and supplies an analog signal obtained as a result to the crystal oscillation circuit 55 as a control voltage. The crystal oscillation circuit 55 outputs a clock having a frequency according to the control voltage from the D / A converter 54. The clock output from the crystal oscillation circuit 55 is supplied to the counter 63 and used as a system clock.
[0130]
FIG. 14B shows a configuration example of a system clock generation mechanism in the scan converter. That is, the system clock generation mechanism in the scan converter is composed of the counter 31, the loop filter 19, the D / A converter 20, and the crystal oscillation circuit 13 built in the phase comparison circuit 17 from FIGS.
[0131]
The counter 31 includes a latch circuit 71 and a counter 72, to which a write vertical synchronization signal, a read vertical synchronization signal, and a read clock output from the crystal oscillation circuit 13 are supplied.
[0132]
The write vertical synchronization signal is supplied to the counter 72, and the counter 72 resets the count value at the timing of the write vertical synchronization signal, and in synchronization with the read clock output from the crystal oscillation circuit 13, the count value Is incremented. The count value of the counter 72 is supplied to the latch circuit 71.
[0133]
The latch circuit 71 latches the count value of the counter 72 at the timing of the read vertical synchronization signal, thereby obtaining a phase difference between the write vertical synchronization signal and the read vertical synchronization signal, and obtaining a voltage corresponding to the phase difference, It is supplied to the crystal oscillation circuit 13 as a control voltage via the loop filter 19 and the D / A converter 20.
The crystal oscillation circuit 13 outputs a clock having a frequency according to the control voltage supplied thereto. The clock output from the crystal oscillation circuit 13 is supplied to the counter 72 and to the horizontal counter 7 of the read timing generator 5 as a read clock.
[0134]
Comparing the system clock generation mechanism of FIG. 14A and the read clock generation mechanism of FIG. 14B, the latch circuit 62 as the latch circuit 71, the counter 63 as the counter 72, and the loop filter 53 as the loop filter 19 The D / A converter 54 is used as the D / A converter 20, the crystal oscillation circuit 55 is used as the crystal oscillation circuit 13, and the read vertical synchronization signal is used for the latch circuit 62 instead of the PCR arrival timing signal. 14 and a write vertical synchronization signal in place of the initial PCR arrival timing signal to the counter 72, the system clock generation mechanism in FIG. 14A causes the read clock generation mechanism in FIG. Can be realized.
[0135]
Note that the loop filter 53 has a tap coefficient (transfer function) different from that of the loop filter 19, and therefore the system clock generation mechanism of FIG. 14A is used for both generation of the system clock and the read clock. In this case, it is necessary to change the tap coefficient of the loop filter 53 between the generation of the system clock and the generation of the read clock.
[0136]
However, in the system clock generation mechanism of FIG. 14A, the demultiplexer 51 and the crystal oscillation circuit 55 are implemented by hardware, the arithmetic circuit 52 surrounded by the dotted line in FIG. 14A, the loop filter 53, and the D / A By configuring each of the converters 54 with software, the tap coefficient of the loop filter 53 can be easily changed between when the system clock is generated and when the read clock is generated. In this case, the hardware scale is increased. There is nothing.
[0137]
FIG. 15 shows a configuration example of an embodiment of an STB (Set Top Box) incorporating a scan converter in which the system clock generation mechanism of the MPEG decoder is also used as a read clock generation mechanism. In the figure, portions corresponding to those in FIG. 1, FIG. 7, or FIG. 14 are denoted by the same reference numerals, and description thereof will be omitted as appropriate. In FIG. 15, the line lock PLL circuit 12 in FIG. 1 (FIG. 7) is not shown.
[0138]
Analog or digital television broadcast signals received by an antenna (not shown) are supplied to the analog front end unit 81 or the digital front end unit 84, respectively.
[0139]
The analog front end unit 81 extracts an image signal of a predetermined channel from the analog television broadcast signal and supplies it to the chroma decoder 82. The chroma decoder 82 demodulates the chroma signal of the image signal from the analog front end unit 81 and supplies it to the ADC / PLL circuit 83. The ADC / PLL circuit 83 A / D converts the image signal from the chroma decoder 82 into digital image data, and generates a vertical synchronization signal (write vertical synchronization signal) and a horizontal synchronization signal (write horizontal synchronization signal). To do. Then, the image data is supplied to the field memory / interpolation circuit 1, and the write vertical synchronization signal and the write horizontal synchronization signal are supplied to the write address generation circuit 2, respectively.
[0140]
The digital front end unit 84 also extracts a transport stream from digital television broadcast radio waves and supplies the transport stream to a demultiplexer (Demux) 85. The demultiplexer 85 extracts the TS packet in which the section is arranged, the TS packet in which the image data of the predetermined channel is arranged, and the like from the output of the digital front end unit 84 and supplies it to the MPEG video decoder 86. To do.
[0141]
The MPEG video decoder 86 uses the clock output from the crystal oscillation circuit 55 as a system clock, and performs MPEG decoding on the output of the demultiplexer 85 in synchronization with the system clock. In addition to being supplied to the interpolation circuit 1, a vertical synchronization signal (write vertical synchronization signal) and a horizontal synchronization signal (write horizontal synchronization signal) of the image data are supplied to the write address generation circuit 2.
[0142]
The field memory / interpolation circuit 1, the write address generation circuit 5, the read timing generator 10, the OSD circuit 10, and the NTSC encoder 41 perform the same processing as in the scan converter of FIG. 1 or FIG. The encoder 41 outputs NTSC image data.
[0143]
In FIG. 15, the read timing generator 5 uses the clock output from the crystal oscillation circuit 55 as a read clock and performs processing in synchronization with the read clock.
[0144]
When the MPEG video decoder 86 requires a system clock, the switch 87 is switched to select the terminal 87a and the switch 88 is switched to select the terminal 88a.
[0145]
Here, a PCR arrival timing signal is supplied from the digital front end unit 84 to the terminal 87a, and an initial PCR arrival timing signal is supplied from the demultiplexer 85 to the terminal 88a. Further, the switch 87 is connected to the latch circuits 61 and 62, and the switch 88 is connected to the counter 63.
[0146]
Accordingly, in this case, the PCR arrival timing signal is supplied to the latch circuits 61 and 62 via the switch 87, and the initial PCR timing signal is supplied to the counter 63 via the switch 88.
[0147]
The latch circuit 61 and the counter 63 are also supplied with the PCR from the demultiplexer 85. The latch circuit 61 latches the PCR supplied thereto at the PCR arrival timing and supplies it to the arithmetic circuit 52. To do.
[0148]
On the other hand, the counter 63 latches the PCR at the initial PCR arrival timing, and uses the latched PCR as the initial value of the count value, and increments the count value in synchronization with the clock output from the crystal oscillation circuit 55. The count value of the counter 63 is latched at the PCR arrival timing in the latch circuit 62 and supplied to the arithmetic circuit 52.
[0149]
In the same manner as described with reference to FIG. 14A, the crystal oscillation circuit 55 is supplied with a control voltage, and the crystal oscillation circuit 55 outputs a clock having a frequency according to the control voltage. The clock output from the crystal oscillation circuit 55 is supplied to the counter 63 and to the MPEG video decoder 86 as a system clock.
[0150]
On the other hand, when a read clock (dot clock) is required to generate a read address or the like in the read timing generator 5, the switch 87 is switched so as to select the terminal 87b, and the switch 88 switches the terminal 88b. Switch to select.
[0151]
The write vertical synchronization signal is supplied from the write address generation circuit 2 to the terminal 87b, and the read vertical synchronization signal is supplied from the read timing generator 5 to the terminal 88b. The signal is supplied to the latch circuits 61 and 62 via the switch 87, and the read vertical synchronization signal is supplied to the counter 63 via the switch 88.
[0152]
The counter 63 resets the count value at the timing of the readout vertical synchronization signal supplied thereto, and increments the count value in synchronization with the clock output from the crystal oscillation circuit 55. Then, the count value of the counter 63 is supplied to the latch circuit 62.
[0153]
The latch circuit 62 latches the count value of the counter 63 at the timing of the write vertical synchronization signal to obtain a phase difference between the write vertical synchronization signal and the read vertical synchronization signal, and a voltage corresponding to the phase difference is obtained. The voltage is supplied to the crystal oscillation circuit 55 as a control voltage via the arithmetic circuit 52, the loop filter 19, and the D / A converter 20.
[0154]
The crystal oscillation circuit 55 outputs a clock having a frequency according to the control voltage supplied thereto, and this clock is supplied to the counter 63 and also supplied to the read timing generator 5 as a read clock.
[0155]
Next, the series of processes described above can be performed by hardware or software. When a series of processing is performed by software, a program constituting the software is installed in a microcomputer or other computer.
[0156]
Therefore, FIG. 16 shows a configuration example of an embodiment of a computer in which a program for executing the series of processes described above is installed.
[0157]
The program can be recorded in advance in a hard disk 105 or a ROM 103 as a recording medium built in the computer.
[0158]
Alternatively, the program is stored temporarily on a removable recording medium 111 such as a floppy disk, a CD-ROM (Compact Disc Read Only Memory), an MO (Magneto optical) disc, a DVD (Digital Versatile Disc), a magnetic disc, or a semiconductor memory. It can be stored permanently (recorded). Such a removable recording medium 111 can be provided as so-called package software.
[0159]
The program is installed in the computer from the removable recording medium 111 as described above, or transferred from the download site to the computer wirelessly via a digital satellite broadcasting artificial satellite, LAN (Local Area Network), The program can be transferred to a computer via a network such as the Internet, and the computer can receive the program transferred in this way by the communication unit 108 and install it in the built-in hard disk 105.
[0160]
The computer includes a CPU (Central Processing Unit) 102. An input / output interface 110 is connected to the CPU 102 via the bus 101, and the CPU 102 operates an input unit 107 including a keyboard, a mouse, a microphone, and the like by the user via the input / output interface 110. When a command is input as a result, the program stored in a ROM (Read Only Memory) 103 is executed accordingly. Alternatively, the CPU 102 also transfers from a program stored in the hard disk 105, a program transferred from a satellite or a network, received by the communication unit 108 and installed in the hard disk 105, or a removable recording medium 111 attached to the drive 109. The program read and installed in the hard disk 105 is loaded into a RAM (Random Access Memory) 104 and executed. Thus, the CPU 102 performs processing according to the above-described flowchart or processing performed by the configuration of the above-described block diagram. Then, the CPU 102 outputs the processing result from the output unit 106 configured with an LCD (Liquid Crystal Display), a speaker, or the like via the input / output interface 110, or from the communication unit 108 as necessary. Transmission and further recording on the hard disk 105 are performed.
[0161]
Here, in this specification, the processing steps for describing a program for causing a computer to perform various types of processing do not necessarily have to be processed in time series according to the order described in the flowchart, but in parallel or individually. This includes processing to be executed (for example, parallel processing or processing by an object).
[0162]
Further, the program may be processed by a single computer, or may be processed in a distributed manner by a plurality of computers. Furthermore, the program may be transferred to a remote computer and executed.
[0163]
As described above, since the crystal oscillation circuit 13 (55) is controlled based on the phase difference between the image data to be written and the image data to be read, the dot clock used for reading the image data is generated. In addition to preventing overtaking, a high-quality image can be obtained. Furthermore, jitter generated in the read image data can be reduced, and a composite video signal in which deterioration of image quality is suppressed as much as possible can be obtained. Further, even when the input is disturbed, stable synchronous output, OSD display, and the like are possible. Furthermore, some circuits can be shared with the MPEG decoder.
[0164]
Accordingly, the scan converters of FIGS. 1 and 7 are particularly useful in, for example, a digital television receiver that needs to support images of various resolutions, and further, in a conventional digital television receiver, It can be realized without changing or adding a large circuit.
[0165]
Note that the scan converter can be incorporated in a tuner, a video tape recorder, or the like in addition to the television receiver.
[0166]
The present invention is also applicable to a system that displays a small screen by providing a plurality of writing systems and reading systems.
[0167]
Furthermore, in the present embodiment, a read clock (dot clock) for reading image data is generated only by the voltage-controlled crystal oscillation circuit 13, but the read clock is, for example, voltage controlled, for example. Generated by adaptively switching and using a crystal oscillator circuit and a VCO (Voltage Controlled Oscillator) with a wide range, such as a ring oscillator, or by switching multiple voltage-controlled crystal oscillator circuits adaptively It is possible to do so. In this case, it is possible to output an image with more various resolutions.
[0168]
【The invention's effect】
  Of the present inventionOne sideAccording to,Prevent overtaking, More specifically, quickly avoid situations where overtaking is likely to occurIs possible.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration example of an embodiment of a scan converter to which the present invention is applied.
FIG. 2 is a block diagram showing a configuration example of a field memory / interpolation circuit 1;
FIG. 3 is a functional block diagram for explaining processing of a microcomputer 14;
FIG. 4 is a diagram showing the timing of writing and reading image data to / from the field memory / interpolation circuit 1;
FIG. 5 is a diagram showing the timing of writing and reading image data to / from the field memory / interpolation circuit 1;
FIG. 6 is a flowchart for explaining processing of the microcomputer 14;
FIG. 7 is a block diagram showing a configuration example of another embodiment of a scan converter to which the present invention is applied.
FIG. 8 is a diagram showing the timing of writing and reading image data to / from the field memory / interpolation circuit 1;
FIG. 9 is a diagram showing the timing of writing and reading image data to / from the field memory / interpolation circuit 1;
FIG. 10 is a flowchart for explaining processing of the microcomputer 14;
FIG. 11 is a flowchart for explaining processing of a control circuit 27;
FIG. 12 is a diagram showing the timing of writing and reading image data with respect to the field memory / interpolation circuit 1;
FIG. 13 is a flowchart for explaining processing of the microcomputer 14;
FIG. 14 is a block diagram illustrating a configuration example of a system clock generation mechanism and a read clock generation mechanism.
FIG. 15 is a block diagram illustrating a configuration example of an STB with a built-in scan converter.
FIG. 16 is a block diagram illustrating a configuration example of an embodiment of a computer to which the present invention has been applied.
[Explanation of symbols]
1 field memory / interpolation circuit, 2 write address generation circuit, 3 vertical counter, 4 horizontal counter, 5 read timing generator, 6 vertical counter, 7 horizontal counter, 8, 9 decoder, 10 OSD circuit, 11 D / A converter, 12 Line lock PLL circuit, 13 crystal oscillation circuit, 14 microcomputer, 15 format detection circuit, 16 field detection circuit, 17 phase comparison circuit, 18 field detection circuit, 19 loop filter, 20 D / A converter, 21 switch, 21a, 21b terminal , 22 odd memory, 23 even memory, 24 switches, 24a, 24b terminals, 25 interpolation circuit, 26 field detection circuit, 27 control circuit, 31 counter, 32 interrupt controller 33, differentiation circuit, 34, 35 multiplication circuit, 36 addition circuit, 37 integration circuit, 38 clipping circuit, 39 switch, 39a, 39b terminal, 41 NTSC encoder, 51 demultiplexer, 52 arithmetic circuit, 53 loop filter, 54 D / A converter, 55 crystal oscillation circuit, 61, 62 latch circuit, 64 counter, 71 latch circuit, 72 counter, 81 analog front end unit, 82 chroma decoder, 83 ADC / PLL circuit, 84 digital front end unit, 85 demultiplexer, 86 MPEG video decoder, 87 switch, 87a, 87b terminal, 88 switch, 88a, 88b terminal, 101 bus, 102 CPU, 103 ROM, 104 RAM, 105 c De disk, 106 output unit, 107 input unit, 108 communication unit, 109 drive, 110 input-output interface, 111 removable recording medium

Claims (8)

画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理装置であって、
前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成手段と、
前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成手段と、
前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成手段と、
前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成手段と、
前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出手段と、
前記位相差検出手段において検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成手段による読み出しクロックの生成を制御する制御手段と
を備え、
前記制御手段は、
前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、
前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、
前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、
前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、
画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、
その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する
画像処理装置。An image processing apparatus that writes image data to a memory and reads the image data from the memory,
Write clock generation means for generating a write clock representing timing for writing image data to the memory;
Write address generation means for generating a write address of the memory for writing image data based on the write clock;
A read clock generating means for generating a read clock representing a timing for reading image data from the memory;
Read address generation means for generating a read address of the memory for reading image data based on the read clock;
Phase difference detection means for detecting a phase difference between vertical synchronization signals of image data to be written to the memory and image data to be read from the memory;
Control means for controlling the generation of the read clock by the read clock generating means so that the phase difference becomes 1/2 or 0 of the field period based on the phase difference detected by the phase difference detecting means. And
The control means includes
When the phase difference is close to 1/2 of the field period, the generation of the read clock is controlled so that the phase difference becomes 1/2 of the field period,
When the phase difference is close to 0, the generation of the read clock is controlled so that the phase difference becomes 0 ,
The memory has two field storage areas for storing an odd field and an even field of image data,
When the phase difference is close to 0, when writing and reading of image data to and from the memory are performed on the same field storage area of the two field storage areas,
Switch the field storage area from which image data is read to the field storage area to which image data has not been written,
An image processing apparatus for converting image data of a field read from a field storage area after the switching into image data of a field different from the field and outputting the converted image data . 前記メモリをさらに備える
請求項１に記載の画像処理装置。The image processing apparatus according to claim 1, further comprising the memory. 前記画像データの解像度を変換する
請求項１に記載の画像処理装置。The image processing apparatus according to claim 1, wherein the resolution of the image data is converted. 前記読み出しクロック生成手段は、水晶発振回路である
請求項１に記載の画像処理装置。The image processing apparatus according to claim 1, wherein the read clock generation unit is a crystal oscillation circuit. 前記メモリから読み出された画像データに、他の画像データを重畳する画像重畳手段をさらに備える
請求項１に記載の画像処理装置。The image processing apparatus according to claim 1, further comprising an image superimposing unit that superimposes other image data on the image data read from the memory. ＭＰＥＧ(Moving Picture Experts Group)エンコードされた画像をＭＰＥＧデコードするＭＰＥＧデコーダをさらに備え、
前記読み出しクロック生成手段、位相差検出手段、および制御手段は、前記ＭＰＥＧデコーダが有する、ＭＰＥＧシステムクロックを生成する機構を利用して構成される
請求項１に記載の画像処理装置。It further comprises an MPEG decoder for MPEG decoding of MPEG (Moving Picture Experts Group) encoded images,
The image processing apparatus according to claim 1, wherein the read clock generation unit, the phase difference detection unit, and the control unit are configured using a mechanism that generates an MPEG system clock included in the MPEG decoder. 画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理方法であって、
前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成ステップと、
前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成ステップと、
前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成ステップと、
前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成ステップと、
前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出ステップと、
前記位相差検出ステップにおいて検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成ステップによる読み出しクロックの生成を制御する制御ステップと
を備え、
前記制御ステップでは、
前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、
前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、
前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、
前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、
画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、
その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する
画像処理方法。An image processing method for writing image data to a memory and reading the image data from the memory,
A write clock generating step for generating a write clock representing a timing for writing image data to the memory;
A write address generating step for generating a write address of the memory for writing image data based on the write clock;
A read clock generation step for generating a read clock representing a timing for reading image data from the memory;
A read address generating step for generating a read address of the memory for reading image data based on the read clock;
A phase difference detection step for detecting a phase difference between vertical synchronization signals of image data to be written to the memory and image data to be read from the memory;
A control step for controlling generation of a read clock by the read clock generation step so that the phase difference becomes 1/2 or 0 of a field period based on the phase difference detected in the phase difference detection step. And
In the control step,
When the phase difference is close to 1/2 of the field period, the generation of the read clock is controlled so that the phase difference becomes 1/2 of the field period,
When the phase difference is close to 0, the generation of the read clock is controlled so that the phase difference becomes 0 ,
The memory has two field storage areas for storing an odd field and an even field of image data,
When the phase difference is close to 0, when writing and reading of image data to and from the memory are performed on the same field storage area of the two field storage areas,
Switch the field storage area from which image data is read to the field storage area to which image data has not been written,
An image processing method for converting image data of a field read from a field storage area after the switching into image data of a field different from the field and outputting the converted image data . 画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理を、コンピュータに行わせるプログラムが記録されている記録媒体であって、
前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成手段と、
前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成手段と、
前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成手段と、
前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成手段と、
前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出手段と、
前記位相差検出手段において検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成手段による読み出しクロックの生成を制御する制御手段と
して、コンピュータを機能させるためのプログラムであり、
前記制御手段は、
前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、
前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、
前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、
前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、
画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、
その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する
プログラムが記録されている記録媒体。A recording medium on which a program for causing a computer to perform image processing for writing image data to a memory and reading the image data from the memory is recorded
Write clock generation means for generating a write clock representing timing for writing image data to the memory;
Write address generation means for generating a write address of the memory for writing image data based on the write clock;
A read clock generating means for generating a read clock representing a timing for reading image data from the memory;
Read address generation means for generating a read address of the memory for reading image data based on the read clock;
Phase difference detection means for detecting a phase difference between vertical synchronization signals of image data to be written to the memory and image data to be read from the memory;
Control means for controlling the generation of the read clock by the read clock generation means so that the phase difference becomes 1/2 or 0 of the field period based on the phase difference detected by the phase difference detection means As a program to make the computer function,
The control means includes
When the phase difference is close to 1/2 of the field period, the generation of the read clock is controlled so that the phase difference becomes 1/2 of the field period,
When the phase difference is close to 0, the generation of the read clock is controlled so that the phase difference becomes 0 ,
The memory has two field storage areas for storing an odd field and an even field of image data,
When the phase difference is close to 0, when writing and reading of image data to and from the memory are performed on the same field storage area of the two field storage areas,
Switch the field storage area from which image data is read to the field storage area to which image data has not been written,
A recording medium on which a program for converting image data of a field read from the field storage area after the switching into image data of a field different from the field and outputting the data is recorded.
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