JP6065366B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
シリコン基板表面の平坦性は、その後に形成するデバイスの特性に多大な影響を与える。このため、より平坦なシリコン表面を得るための技術が模索されている。
シリコン基板の表面を平坦化する方法としては、例えば、真空中や水素雰囲気中で熱処理を行う平坦化熱処理が知られている。この方法は、真空中又は水素雰囲気中で、９００℃〜１２００℃程度の温度で熱処理を行い、シリコン基板表面のシリコン原子を再配列させて平坦化を行うのである。
特開平０５−２４３２６６号公報 特開平０７−１６５４１０号公報 特開平１１−１７６８２８号公報 特開２００５−１４２４４５号公報 特開２００５−１５０３９８号公報 特許第２６８９９８５号明細書
しかしながら、本願発明者等がシリコン基板の平坦性とデバイス特性との関係について鋭意検討を行ったところ、従来の平坦化熱処理では原子レベルの平坦性が十分ではなく、これが原因して低周波ノイズが増加することが初めて明らかとなった。
本発明の目的は、シリコン基板表面の原子レベルの平坦性を改善して半導体装置の特性を向上しうる半導体装置の製造方法を提供することにある。
実施形態の一観点によれば、シリコン基板を、希ガスを含む第１の雰囲気中、第１の圧力において、第１の温度で熱処理し、前記シリコン基板の表面の酸化膜を除去し、前記酸化膜を除去した後、前記シリコン基板の前記表面のシリコン原子を再配列してステップ・テラス構造を形成し、前記シリコン基板を平坦化する第１のステップと、前記第１のステップの後、水素を含む第２の雰囲気中、前記第１の圧力より高い第２の圧力において、前記第１の温度よりも低い第２の温度で熱処理を行い、前記シリコン基板の前記表面を水素終端する第２のステップとを含み、前記第１のステップは、前記表面からの前記酸化膜の離脱を促進する前記第１の圧力で処理を行うステップと、前記表面からのシリコン原子の離脱が抑制される前記第１の圧力よりも高い前記第２の圧力で処理を行うステップとを含む半導体装置の製造方法が提供される。
開示の半導体装置の製造方法によれば、シリコン基板表面における原子レベルの平坦性をより高めることができる。また、シリコン原子の未結合手の水素終端をより確実に行い、シリコン基板表面の安定性を向上することができる。これにより、ＭＯＳトランジスタの低周波ノイズを低減することができ、半導体装置の信頼性を向上することができる。
図１は、第１実施形態による半導体装置の製造方法を示す工程断面図である。 図２は、第１実施形態による半導体装置の製造方法における熱処理プロファイルを示すグラフ（その１）である。 図３は、第１実施形態による半導体装置の製造方法における熱処理プロファイルを示すグラフ（その２）である。 図４は、シリコン基板の温度とシリコン原子の移動量との関係を示すグラフである。 図５は、シリコン基板の温度とシリコン原子の昇華レートとの関係を示すグラフである。 図６は、シリコン原子の移動量が格子定数に相当する量となる温度及び昇華されるシリコン原子の数が１個となる温度と１０００℃から６００℃までの降下時間との関係を示すグラフである。 図７は、熱処理後におけるシリコン基板の表面をＦＴ−ＩＲ ＡＴＲ法により分析した結果を示すグラフである。 図８は、熱処理後のシリコン基板の表面粗さを示す二次元パワースペクトルである。 図９は、第１実施形態の変形例による半導体装置の製造方法における熱処理プロファイルを示すグラフである。 図１０は、第２実施形態による半導体装置の製造方法を示すフローチャートである。 図１１は、第２実施形態による半導体装置の製造方法における熱処理プロファイルを示すグラフ（その１）である。 図１２は、第２実施形態による半導体装置の製造方法における熱処理プロファイルを示すグラフ（その２）である。 図１３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図１７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１９は、第２実施形態の製造方法により製造された半導体装置について低周波ノイズ測定を行った結果を示すグラフである。 図２０は、第３実施形態による半導体装置の製造方法を示すフローチャートである。 図２１は、参考例による半導体装置の製造方法における熱処理プロファイルを示すグラフである。 図２２は、参考例の製造方法により製造された半導体装置について低周波ノイズ測定を行った結果を示すグラフである。
［第１実施形態］
第１実施形態による半導体装置の製造方法について図１乃至図９を用いて説明する。
図１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２及び図３は、本実施形態による半導体装置の製造方法における熱処理プロファイルを示すグラフである。図４は、シリコン基板の温度とシリコン原子の移動量との関係を示すグラフである。図５は、シリコン基板の温度とシリコン原子の昇華レートとシリコン基板の温度との関係を示すグラフである。図６は、シリコン原子の移動量が格子定数に相当する量となる温度及び昇華されるシリコン原子の数が１個となる温度と１０００℃から６００℃までの降下時間との関係を示すグラフである。図７は、熱処理後におけるシリコン基板の表面をＦＴ−ＩＲ ＡＴＲ法により分析した結果を示すグラフである。図８は、熱処理後のシリコン基板の表面粗さを示す二次元パワースペクトルである。図９は、本実施形態の変形例による半導体装置の製造方法における熱処理プロファイルを示すグラフである。
まず、（１００）面を主表面とするシリコン基板１０を薬液処理し、シリコン基板１０の表面に形成されたシリコン酸化膜（図示せず）を除去する。この薬液処理には、半導体装置製造プロセスの初期段階においてシリコン基板１０上の金属汚染等を除去する目的で行われる洗浄処理や、シリコン基板１０上に所定のシリコン酸化膜（例えばゲート絶縁膜）を形成する際に既存のシリコン酸化膜を除去するための前処理等が該当する。
この薬液処理後、シリコン基板１０の表面には、薬液処理に伴い形成される化学酸化膜や、薬液処理後の大気放置等により形成される自然酸化膜などのシリコン酸化膜１２が形成される。本願明細書では、このようなシリコン酸化膜１２を半導体装置の構成部分に用いられるシリコン酸化膜（例えばゲート絶縁膜）と区別する観点から、化学酸化膜をも含めて「自然酸化膜」と表現することもある。
このように形成されたシリコン酸化膜１２とシリコン基板１０との界面には、例えば図１（ａ）に凹凸で示すような荒れが存在する。シリコン基板１０表面の荒れはシリコン基板１０の購入時において既に存在するものであり、シリコン酸化膜１２が形成された後もシリコン基板１０とシリコン酸化膜１２との界面に残存する。なお、図１（ａ）には界面の凹凸を周期的な形状で示しているが、実際には周期的ではなく、凹凸の段差も一定ではない。表面が荒れたシリコン基板１０上に形成されたシリコン酸化膜１２の膜厚も、必ずしも均一ではない。
次いで、シリコン酸化膜１２が形成されたシリコン基板１０を熱処理炉内に搬入し、図２に示すプロファイルを用いて熱処理を行う。熱処理炉は、所定の圧力のガス雰囲気中でシリコン基板１０の熱処理が可能なものである。また、生産性の向上等の観点からは、短時間熱処理が可能な熱処理炉が好ましく、例えばランプアニール装置を適用することができる。
図２に示す熱処理プロファイルは、大別して、ステップＳ１１〜ステップＳ１６の６つのステップに分けられる。
ステップＳ１１は、シリコン基板１０の面内の温度均一性を高めるためにシリコン基板１０を予備加熱するための工程である。ステップＳ１１の処理温度は、ステップＳ１３の処理温度よりも低ければ特に限定されるものではなく、例えば５５０℃とする。ステップＳ１１の処理時間は、シリコン基板１０の温度が安定する程度の時間であれば特に限定されるものではなく、例えば３０秒とする。
ステップＳ１２は、ステップＳ１１の処理温度からステップＳ１３の処理温度へ昇温するステップである。ステップＳ１１の処理温度からステップＳ１３の処理温度への昇温レートは、特に限定されるものではなく、例えば８０℃／秒とする。
ステップＳ１３は、シリコン酸化膜１２を除去するとともに、シリコン基板１０表面のシリコン原子の再配列を促進して表面を平坦化するステップである。ステップＳ１３の処理温度は、９５０℃〜１２００℃程度が好ましく、例えば１０００℃とする。
還元性雰囲気、例えば水素雰囲気中で９５０℃〜１２００℃程度の熱処理を行うことにより、シリコン基板１０表面のＳｉ−Ｏ結合が切断されて酸素原子及びシリコン原子が脱離し、結果としてシリコン酸化膜１２が除去される。シリコン酸化膜１２が除去されると、シリコン基板１０の表面のシリコン原子が移動できるようになる。そして、よりエネルギー的に安定な状態となるように表面シリコン原子が再配列され、シリコン基板１０の表面はＳｉ（００１）の２×１構造となり、シリコン基板１０の表面にはステップ・テラス構造が形成される。ステップ・テラス構造とは、平面（テラス）と１原子層高さの段差（ステップ）が連続して形成された表面構造であり、原子層レベルで平坦な表面を有している。これにより、シリコン基板１０の表面が原子層レベルで平坦化される（図１（ｂ）参照）。
ステップＳ１４は、ステップＳ１３の処理温度からステップＳ１５の処理温度へ降温するステップである。ステップＳ１３の処理温度からステップＳ１５の処理温度への降温レートは、−２℃／分程度以上であれば特に限定されるものではなく、例えば−７５℃／秒とする。降温レートは必ずしも一定である必要はなく、降温過程で降温レートを変化してもよい。降温レートを−２℃／分程度以上とする理由については、後述する。
ステップＳ１５は、シリコン基板１０表面のシリコン原子を再配列して表面を平坦化するとともに、シリコン基板１０表面のシリコン原子の未結合手を水素終端するステップである。
ステップＳ１３による表面シリコン原子の再配列によってシリコン基板１０の表面は平坦化されるが、シリコン原子の移動には、シリコン基板１０の表面における二次元的な移動のみならず、三次元的な移動、すなわちシリコン基板１０からのシリコン原子の脱離も含まれる。シリコン基板１０からのシリコン原子の脱離が生じると、シリコン原子が脱離した部分には欠陥（Ｃ型欠陥）が発生し、その欠陥がシリコン基板１０表面の平坦性を損なう原因となる。
そこでステップＳ１５において、シリコン原子の三次元的な移動よりも二次元的な移動が支配的になる温度で熱処理を行い、脱離により生じた欠陥をシリコン原子の二次元的な移動により修復し、シリコン基板１０表面の平坦性を向上する。また、この際の熱処理温度をＳｉ−Ｈ結合の解離エネルギーに相当する温度よりも低くすることで、表面シリコン原子の未結合手を水素によって確実に終端することができ、シリコン基板１０表面における化学的安定性を向上することができる。
このような観点から、ステップＳ１５における熱処理温度は、３５０℃〜５００℃程度が好ましく、例えば４００℃とする。処理時間は、シリコン原子が移動して欠陥を埋めるに十分な時間とする。例えば、４００℃の熱処理では、処理時間を少なくとも３０秒以上とすることが望ましい。
ステップＳ１６は、処理を行ったシリコン基板１０を熱処理炉から取り出すためにステップＳ１５の処理温度から室温へ降温するステップである。
ステップＳ１１〜Ｓ１５は水素雰囲気中で行われ、ステップＳ１６は不活性ガス雰囲気中、例えば窒素雰囲気中で行われる。炉内の圧力は、各ステップにおける上記目的を達成しうる範囲で適宜選択される。例えば、ガス流量を１リットル／ｍｉｎとし、ステップＳ１１〜Ｓ１６を通して炉内の圧力を２０Ｔｏｒｒ一定とする。
次に、ステップＳ１４とステップＳ１６との間にステップＳ１５を行う意義についてより詳しく説明する。
ステップＳ１５を行うことの効果を説明するにあたり、図３に示すような熱処理プロファイルを想定する。この熱処理プロファイルは、ステップＳ１３を１０００℃の温度で行った後、ステップＳ１４において、−４０℃／秒の降温レートで６００℃まで降温し、続いて−１０℃／秒の降温レートで４００℃まで降温し、ステップＳ１５を４００℃の温度で３０秒間行うものである。
シリコン表面におけるシリコン原子の二次元的な実効移動量は、単量体シリコンを想定すると、以下のように記述することができる。ここで、Ｌはシリコン原子の実効移動量、ｑは電荷素量、Ｄｉは拡散定数、ｋＢはボルツマン定数、Ｅａは活性化エネルギーである。
Ｌ＝Σ２√（Ｄｉ×Δｔ）
Ｄｉ＝Ｄ０×ｅｘｐ（−ｑ・Ｅａ／ｋＢＴｉ）
Ｄ０＝１×１０−３［ｃｍ２／ｓ］
Ｅａ＝２．０ ［ｅＶ］
上記の式に基づきステップＳ１４におけるシリコン基板の温度とシリコン原子の移動量との関係を求めた結果が図４である。図４の結果から、ステップＳ１４におけるシリコン原子の合計移動量は、３５．９ｎｍと見積もられた。また、７００℃における移動量は、シリコンの格子定数である０．５４３ｎｍ程度であると見積もられた。また、ステップＳ１５のみにおけるシリコン原子の移動量は、０．５３６ｎｍと見積もられた。
シリコン原子の移動によってＣ型欠陥を修復することを考慮すると、シリコン原子はシリコンの格子定数程度移動することが望ましいと考えられる。上述の結果から、ステップＳ１５のみにおけるシリコン原子の移動量はシリコンの格子定数程度であり、ステップＳ１５における熱処理がＣ型欠陥を修復するに十分な原子移動を伴うものであることが理解される。
一方、シリコン原子の三次元的な移動、すなわち、水素によるＳｉ−Ｓｉ結合の切断に伴うシリコン原子の昇華レートＲｉは、以下のように記述することができる。
Ｒｉ＝Ｒ０×ｅｘｐ（−ｑ・Ｅａ／ｋＢＴｉ）
Ｅａ＝４．０ ［ｅＶ］
上記の式に基づきステップＳ１４におけるシリコン基板の温度とシリコン原子の昇華レートとの関係を求めた結果が図５である。図５の結果から、シリコン原子を１Ｅ６個（１０００個×１０００個の領域を想定）とした場合、シリコン原子の昇華によるＣ型欠陥の生成は６５０℃程度の温度まで生じることが判る。
前述のように、７００℃程度まではシリコン原子の移動量はシリコンの格子定数程度あるが、７００℃よりも低温におけるシリコン原子の移動量はシリコンの格子定数未満である。すなわち、７００℃〜６５０℃の間では、Ｃ型欠陥の修復よりもＣ型欠陥の発生が支配的となる。このため、ステップＳ１５を行わずにそのまま室温まで降温すると、Ｃ型欠陥の修復が不十分でＣ型欠陥が残存したままとなり、シリコン基板表面の平坦性が低下することになる。
したがって、ステップＳ１５を行うことにより、ステップＳ１４においてＣ型欠陥が発生した場合にもこのＣ型欠陥をを修復することができ、シリコン基板の表面の平坦性を向上することができる。
次に、ステップＳ１４における降温レートの影響について説明する。
図６は、シリコン原子の移動量が格子定数に相当する量となる温度及び昇華されるシリコン原子の数が１個となる温度と、１０００℃から６００℃までの降下時間との関係を示すグラフである。
図６に示すように、１０００℃から６００℃までの降下時間が１００００秒（２．７時間、降温レート換算で−２．４℃／分）でも、昇華されるシリコン原子の数が１個となる温度が、シリコン原子の移動量が格子定数に相当する量となる温度を上回ることはない。すなわち、温度の降下時間が１００００秒程度までは、ステップＳ１４において生成されたＣ型欠陥が完全に修復されることはない。
降下時間が２００００秒を超えるとようやく、シリコン原子の移動量が格子定数に相当する量となる温度が、昇華されるシリコン原子の数が１個となる温度を上回る。このときの温度は５００℃程度であり、このときの降温レートは−１．２℃／分となる。すなわち、ステップＳ１４における降温レートが−２．０℃／分程度以上よりも早い場合には、シリコン原子の移動によるＣ型欠陥の修復よりもＣ型欠陥の発生が支配的となる。
半導体装置の生産性を考慮すると、ステップＳ１４における降温レートは、−２．０℃／分よりも早いレートに設定することが望ましいと考えられる。この場合、シリコン原子の移動によるＣ型欠陥の修復は不十分であると考えられ、ステップＳ１５を行いＣ型欠陥を修復することがきわめて重要であることがわかる。
図７は、熱処理後におけるシリコン基板の表面をＦＴ−ＩＲ ＡＴＲ法により分析した結果を示すグラフである。図中、上段が本実施形態による熱処理方法を用いた場合の結果（実施例）であり、下段がステップＳ１４の後にステップＳ１５を行わずに直ちにステップＳ１６に移行する熱処理方法を用いた場合の結果（比較例）である。
図７に示すように、本実施形態の熱処理を用いた場合には、ステップＳ１５を行わない比較例の場合と比較して、平坦性向上の指標となるＳｉ（００１）２×１構造を表すモノハイドライド結合のピーク強度が大幅に増加している。この結果から、本実施形態による熱処理を用いることによりシリコン基板表面の平坦性を向上できることが確認された。
図８は、熱処理後のシリコン基板の表面粗さを示す二次元パワースペクトルである。図８には、本実施形態による熱処理方法を用いた場合のスペクトル（実施例）と、ステップＳ１４の後にステップＳ１５を行わずに直ちにステップＳ１６に移行する熱処理方法を用いた場合のスペクトル（比較例）を示した。
図８に示すように、本実施形態の熱処理を用いた場合には、ステップＳ１５を行わない比較例の場合と比較して、短周期側の強度が低くなっている。このことは、短周期の表面粗さが減少していることを表しており、ステップＳ１５の実施によってＣ型欠陥の修復が進んでいることを表している。
図２に示す熱処理プロファイルでは、ステップＳ１１〜ステップＳ１４を実施する際の雰囲気を水素雰囲気としているが、水素の代わりに希ガスを用いてもよい。希ガスとしては、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｋｒ（クリプトン）、Ｘｅ（キセノン）等が挙げられる。なお、窒素は、シリコン基板の表面が窒化される虞があるため好ましくない。
ステップＳ１１〜ステップＳ１４の処理雰囲気に希ガスを用いる場合の熱処理プロファイルとしては、例えば図９に示すものを適用することができる。
この場合、希ガス自身にはＳｉ−Ｏ結合を切断する作用はないため、ステップＳ１３においてシリコン酸化膜１２を除去する際には、シリコン酸化膜１２の蒸気圧に近づけるべく熱処理炉内の圧力を低げ、シリコン酸化膜１２の除去を促進する。この際の圧力は、シリコン酸化膜１２を除去できる範囲であれば特に限定されるものではないが、例えば５Ｔｏｒｒ以下、例えば３Ｔｏｒｒとする。
ただし、熱処理炉内の圧力を下げた状態でステップＳ１３の熱処理を継続するとシリコン酸化膜１２が除去された後も表面シリコン原子が除去され続けるため、シリコン酸化膜１２の除去が完了した頃に熱処理炉内の圧力を増加することが望ましい。熱処理炉内の圧力を増加した状態でステップＳ１３の熱処理を継続することにより、表面シリコン原子の脱離を防止しつつ、表面シリコン原子の再配列を促進することができる。表面シリコン原子の再配列を行う際の熱処理炉内の圧力は、表面シリコン原子の脱離を十分に抑制できる範囲であれば特に限定されるものではなく、例えば２０Ｔｏｒｒとする。
他のステップは、図２に示す熱処理プロファイルの場合と同様である。
このように、本実施形態によれば、ステップＳ１３の熱処理の後にステップＳ１５の熱処理を行うので、シリコン基板表面における原子レベルの平坦性をより高めることができる。また、シリコン原子の未結合手の水素終端をより確実に行い、シリコン基板表面の安定性を向上することができる。
［第２実施形態］
第２実施形態による半導体装置の製造方法について図１０乃至図１９を用いて説明する。図１乃至図９に示す第１実施形態による半導体装置の製造方法と同様の構成には同一の符号を付し説明を省略し又は簡潔にする。
図１０は、本実施形態による半導体装置の製造方法を示すフローチャートである。図１１及び図１２は、本実施形態による半導体装置の製造方法における熱処理プロファイルを示すグラフである。図１３乃至図１８は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１９は、本実施形態による製造された半導体装置について低周波ノイズ測定を行った結果を示すグラフである。
本実施形態による半導体装置の製造方法は、ウェーハプロセスの初期段階、すなわち素子分離絶縁膜やウェル等を形成する前に、第１実施形態に示した表面平坦化のための熱処理（平坦化熱処理）を行うものである。
すなわち、図１０に示すように、処理対象のシリコン基板を用意し（ステップＳ２１）、平坦化熱処理（ステップＳ２２）を行った後、ＳＴＩ形成（ステップＳ２３）、ゲート絶縁膜形成（ステップＳ２４）、ゲート電極の形成（ステップＳ２５）、その後の通常のＦＥＴ工程（ステップＳ２６）等を経て、半導体装置を製造する。
次に、図１０のステップに沿った具体的な半導体装置の製造方法について図１１乃至図１８を用いて説明する。
まず、半導体装置を形成するシリコン基板１０を用意する（ステップＳ２１）。
次いで、例えば弗酸水溶液を用いたウェットエッチングを行い、シリコン基板１０表面の自然酸化膜（図示せず）を除去する。
次いで、シリコン基板１０を、例えば図１１に示す熱処理プロファイルを用いて熱処理し、シリコン基板１０の表面を平坦化する（ステップＳ２２）。
まず、ステップＳ１１において、例えば５５０℃、３０秒間の熱処理を行う。次いで、ステップＳ１２において、例えば８０℃／秒の昇温レートで５５０℃から１０００℃まで昇温する。次いで、ステップＳ１３において、例えば１０００℃、１０秒間の熱処理を行う。次いで、ステップＳ１４において、例えば−７５℃／秒の降温レートで１０００℃から４００℃まで降温する。次いで、ステップＳ１５において、例えば４００℃にて３０秒間の熱処理を行う。その後、ステップＳ１６において、４００℃から室温まで冷却し、シリコン基板１０を熱処理炉内から取り出す。熱処理雰囲気は、ステップＳ１１〜ステップＳ１５までを水素雰囲気とし、ステップＳ１６を窒素雰囲気とする。熱処理炉内には、例えば１リットル／分の流量でガスを導入し、ステップＳ１１〜ステップＳ１６を通してプロセス圧力を例えば２０Ｔｏｒｒとする。
図１１に示す熱処理プロファイルの代わりに、例えば図１２に示す熱処理プロファイルを用いてもよい。この場合には、まず、ステップＳ１１において、例えば５５０℃、３０秒間の熱処理を行う。次いで、ステップＳ１２において、例えば８０℃／秒の昇温レートで５５０℃から１０００℃まで昇温する。次いで、ステップＳ１３において、例えば１０００℃、２５秒間の熱処理を行う。次いで、ステップＳ１４において、例えば−７５℃／秒の降温レートで１０００℃から４００℃まで降温する。次いで、ステップＳ１５において、例えば４００℃にて３０秒間の熱処理を行う。その後、ステップＳ１６において、４００℃から室温まで冷却し、シリコン基板１０を熱処理炉内から取り出す。熱処理雰囲気は、ステップＳ１１〜ステップＳ１４までを例えばＨｅ雰囲気とし、ステップＳ１５を水素雰囲気とし、ステップＳ１６を窒素雰囲気とする。熱処理炉内の圧力は、ステップＳ１３の途中までは例えば３Ｔｏｒｒとし、その後例えば５秒間で２０Ｔｏｒｒまで昇圧してステップＳ１３の残りの熱処理を行い、その後ステップＳ１６まで２０Ｔｏｒｒ一定とする。
ステップＳ２２を行う前のシリコン基板１０の表面には荒れが存在し、熱処理炉内に導入するまでの過程でシリコン酸化膜１２が形成される（図１（ａ）参照）。ステップＳ２２の熱処理を行うことにより、シリコン酸化膜１２を除去してシリコン基板１０の表面を原子レベルで平坦化するとともに、シリコン基板１０表面のシリコン原子の未結合手を水素終端する（図１（ｂ）参照）。
次いで、平坦加熱処理後のシリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離絶縁膜２０を形成する（ステップＳ２３）。
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜１４を形成する。
次いで、シリコン酸化膜１４上に、例えばＣＶＤ法により、例えば膜厚１１２ｎｍのシリコン窒化膜１６を形成する（図１３（ａ））。
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜１６、シリコン酸化膜１４及びシリコン基板１０を異方性エッチングし、シリコン基板１０の素子分離領域に、深さが例えば３００ｎｍの素子分離溝１８を形成する（図１３（ｂ））。
次いで、例えば熱酸化法により、素子分離溝１８の内壁にライナー膜として、例えば膜厚３ｎｍのシリコン酸化膜を形成する。
次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜を堆積し、ライナー膜が形成された素子分離溝１８をシリコン酸化膜によって埋め込む。
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１６上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ法により、素子分離溝１８に埋め込まれたシリコン酸化膜により、素子分離絶縁膜２０を形成する（図１４（ａ））。
次いで、例えば窒素雰囲気中で９００℃の熱処理を行い、素子分離絶縁膜２０を緻密化する。
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜１６を除去する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
次いで、素子分離絶縁膜２０により画定されたシリコン基板１０の活性領域上に、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜２２を形成する（図１４（ｂ））。
次いで、フォトリソグラフィ及びイオン注入により、シリコン基板１０の各トランジスタ形成領域にウェルイオン注入及びチャネルイオン注入等を行い、所定のウェル２４を形成する（図１５（ａ））。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜２２を除去する（図１５（ｂ））。
次いで、素子分離絶縁膜２０により画定されたシリコン基板１０の活性領域上に、例えば熱酸化法により、例えば膜厚８ｎｍのシリコン酸化膜を形成し、シリコン酸化膜よりなるゲート絶縁膜２６を形成する（図１６（ａ）、ステップＳ２４）。
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍの多結晶シリコン膜２８を堆積する（図１６（ｂ））。
次いで、フォトリソグラフィ及びドライエッチングにより、多結晶シリコン膜２８をパターニングし、各トランジスタ形成領域にゲート電極３０を形成する（ステップＳ２５）。
次いで、フォトリソグラフィ及びイオン注入により、各トランジスタ形成領域に、ゲート電極３０をマスクとして所定の導電型の不純物をイオン注入し、エクステンション領域となる不純物層３２、ポケット領域となる不純物層３４等、必要な不純物層を形成する（図１７（ａ））。
次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積後、このシリコン酸化膜を異方性エッチングし、ゲート電極３０の側壁部分にサイドウォールスペーサ３６を形成する。
次いで、フォトリソグラフィ及びイオン注入により、各トランジスタ形成領域に、ゲート電極３０及びサイドウォールスペーサ３６をマスクとして所定の導電型の不純物をイオン注入し、不純物層３８を形成する。こうして、不純物層３２，３４，３８により、例えばポケット付きのソース／ドレイン領域４０を形成する。こうして、シリコン基板１０上に、ゲート電極３０及びソース／ドレイン領域４０を有するＭＯＳトランジスタを形成する（図１７（ｂ）、ステップＳ２６）。
次いで、サリサイドプロセスにより、ゲート電極３０上及びソース／ドレイン領域４０上に、金属シリサイド膜４２、例えばコバルトシリサイド膜を形成する（図１８（ａ））。
次いで、全面に、例えばＣＶＤ法により、例えばシリコン窒化膜とシリコン酸化膜とを堆積し、シリコン酸化膜／シリコン窒化膜構造の層間絶縁膜４４を形成する。
次いで、層間絶縁膜４４内に、金属シリサイド膜４２に接続されたコンタクトプラグ４６を形成する（図１８（ｂ））。
この後、所定のバックエンドプロセスを行い、半導体装置を完成する。
図１９は、上述の製造方法により製造したＭＯＳトランジスタについて低周波ノイズ測定を行った結果を示すグラフである。
ＲＴＮ（ランダム・テレグラフ・ノイズ）とは、ゲート絶縁膜中の欠陥やゲート絶縁膜／シリコン基板界面近傍の欠陥にキャリアが捕獲されたり欠陥からキャリアが解放されたりすることにより生じるドレイン電流のノイズ成分である。ＲＴＮは、パワースペクトル密度が１／ｆ２の傾きを持つローレンツ型を示すことが特徴である。図１９の低周波ノイズは、このＲＴＮの重ね合わせで表現できることを示している。
図１９に示すように、本実施形態による半導体装置では、パワースペクトル密度がおよそ１／ｆの傾きを有しており、低周波領域においてもＲＴＮ成分の顕著な増加は認められない。
これに対し、後述する参考例に示すように、ステップＳ１５を行わずステップＳ１４の後に直ちにステップＳ１６に移行する熱処理プロファイルで熱処理を行った後に製造したＭＯＳトランジスタでは、図２２に示すように、低周波領域に１／ｆ２の傾きを持つノイズ成分（低周波ノイズ）が認められる（図中、矢印部分）。
これらのことから、本実施形態による半導体装置の製造方法におけるステップＳ２１の熱処理を適用することにより、ゲート絶縁膜２６中及びゲート電極／ゲート絶縁膜２６界面の欠陥を低減し、低周波ノイズを大幅に低減できることが理解される。
このように、本実施形態によれば、ステップＳ１３の熱処理の後にステップＳ１５の熱処理を行うので、シリコン基板表面における原子レベルの平坦性をより高めることができる。また、シリコン原子の未結合手の水素終端をより確実に行い、シリコン基板表面の安定性を向上することができる。これにより、ＭＯＳトランジスタの低周波ノイズを低減することができ、半導体装置の信頼性を向上することができる。
［第３実施形態］
第３実施形態による半導体装置の製造方法について図２０を用いて説明する。図１乃至図１９に示す第１及び第２実施形態による半導体装置の製造方法と同様の構成には同一の符号を付し説明を省略し又は簡潔にする。
図２０は、本実施形態による半導体装置の製造方法を示すフローチャートである。
本実施形態による半導体装置の製造方法は、ゲート絶縁膜の形成直前に、第１実施形態に示した表面平坦化のための熱処理（平坦化熱処理）を行うものである。
すなわち、図２０に示すように、処理対象のシリコン基板を用意し（ステップＳ３１）、ＳＴＩ形成（ステップＳ３２）、平坦化熱処理（ステップＳ３３）を行った後、ゲート絶縁膜形成（ステップＳ３４）、ゲート電極の形成（ステップＳ３５）、その後の通常のＦＥＴ工程（ステップＳ３６）等を経て、半導体装置を製造する。
具体的には、まず、例えば図１３（ａ）乃至図１５（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、素子分離絶縁膜２０、ウェル２４等を形成後、イオン注入の際の保護膜としてのシリコン酸化膜２２を除去する（ステップＳ３１〜ステップＳ３２）。
次いで、例えば図１１又は図１２の熱処理プロファイルを用いて、平坦加熱処理を行う（ステップＳ３３）。
次いで、例えば図１６（ａ）乃至図１８（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
本実施形態の製造方法により製造したＭＯＳトランジスタにおいても、第２実施形態による半導体装置の製造方法の場合と同様、低周波ノイズを大幅に低減できることが確認された。
このように、本実施形態によれば、ステップＳ１３の熱処理の後にステップＳ１５の熱処理を行うので、シリコン基板表面における原子レベルの平坦性をより高めることができる。また、シリコン原子の未結合手の水素終端をより確実に行い、シリコン基板表面の安定性を向上することができる。これにより、ＭＯＳトランジスタの低周波ノイズを低減することができ、半導体装置の信頼性を向上することができる。
［参考例］
参考例による半導体装置の製造方法について図２１及び図２２を用いて説明する。図１乃至図２０に示す第１乃至第３実施形態による半導体装置の製造方法と同様の構成には同一の符号を付し説明を省略し又は簡潔にする。
図２１は、本参考例による半導体装置の製造方法における熱処理プロファイルを示すグラフである。図２２は、本実施形態による製造された半導体装置について低周波ノイズ測定を行った結果を示すグラフである。
本参考例による半導体装置の製造方法は、ステップＳ２２における熱処理プロファイルが異なるほかは、第２実施形態による半導体装置の製造方法と同様である。
本参考例では、ステップＳ２２を、図２１に示す熱処理プロファイルで行う。
まず、ステップＳ４１において、例えば５５０℃、３０秒間の熱処理を行う。次いで、ステップＳ４２において、例えば８０℃／秒の昇温レートで５５０℃から１０００℃まで昇温する。次いで、ステップＳ４３において、例えば１０００℃、１０秒間の熱処理を行う。次いで、ステップＳ４４において、例えば−７５℃／秒の降温レートで１０００℃から４００℃まで降温する。その後、ステップＳ４５において、４００℃から室温まで冷却し、シリコン基板１０を熱処理炉内から取り出す。熱処理雰囲気は、ステップＳ４１〜ステップＳ４４までを水素雰囲気とし、ステップＳ４５を窒素雰囲気とする。熱処理炉内には、例えば１リットル／分の流量でガスを導入し、ステップＳ４１〜ステップＳ４５を通してプロセス圧力を例えば２０Ｔｏｒｒとする。
図２１に示す熱処理プロファイルが図１１に示す熱処理プロファイルと異なる点は、ステップＳ４４の後に、ステップＳ１５に相当するステップを行わずに直ちに、ステップＳ１６に相当するステップＳ４５を行う点である。
ステップＳ２２にこのような熱処理プロファイルを用いて製造された半導体装置について低周波ノイズ測定を行った結果を、図２２に示す。
図２２に示すように、本参考例の製造方法を用いて製造したＭＯＳトランジスタでは、低周波領域に１／ｆ２の傾きを持つノイズ成分（低周波ノイズ）が検出された（図中、矢印部分）。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、（１００）シリコン基板を用いた場合の例を示したが、必ずしも（１００）シリコン基板である必要はなく、その他の面方位の基板、例えば（１１１）シリコン基板を用いてもよい。或いは、所定の面方位に対して所定方向に所定角度傾けたオフセット基板を用いてもよい。
また、上記第２及び第３実施形態では、１つのトランジスタを代表して半導体装置の製造方法を説明したが、複数種類のトランジスタを含む半導体装置においても同様に適用することができる。例えば、ゲート絶縁膜の膜厚の異なる複数種類のトランジスタを有する半導体装置の製造方法では、ゲート絶縁膜を形成する一連の工程の前に上記熱処理を行うことにより、同様の効果を得ることができる。スタックゲート構造のメモリトランジスタを有する半導体装置でも同様である。
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） シリコン基板を、第１の雰囲気中において第１の温度で熱処理し、前記シリコン基板の表面の酸化膜を除去する第１のステップと、前記第１のステップの後、水素を含む第２の雰囲気中において前記第１の温度よりも低い第２の温度で熱処理を行い、前記シリコン基板の前記表面を水素終端する第２のステップとを含む熱処理工程を有する
ことを特徴とする半導体装置の製造方法。
（付記２） 付記１記載の半導体装置の製造方法において、
前記第２のステップでは、前記シリコン基板の前記表面のＣ型欠陥を修復する
ことを特徴とする半導体装置の製造方法。
（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記第２の温度は、前記シリコン基板の前記表面におけるシリコン原子の三次元的な移動よりも二次元的な移動が支配的になる温度である
ことを特徴とする半導体装置の製造方法。
（付記４） 付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２の温度は、Ｓｉ−Ｈ結合が解離するエネルギー相当する温度よりも低い温度である
ことを特徴とする半導体装置の製造方法。
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の温度は、３５０℃〜５００℃である
ことを特徴とする半導体装置の製造方法。
（付記６） 付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第２のステップは、３０秒以上行う
ことを特徴とする半導体装置の製造方法。
（付記７） 付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１のステップでは、前記酸化膜を除去した後、前記シリコン基板の前記表面のシリコン原子を再配列してステップ・テラス構造を形成し、前記シリコン基板を平坦化する
ことを特徴とする半導体装置の製造方法。
（付記８） 付記１乃至７のいずれか１項に記載の半導体装置に製造方法において、
前記第１の温度は、９５０℃〜１２００℃である
ことを特徴とする半導体装置の製造方法。
（付記９） 付記１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１の雰囲気は、水素を含む
ことを特徴とする半導体装置の製造方法。
（付記１０） 付記１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１の雰囲気は、希ガスを含む
ことを特徴とする半導体装置の製造方法。
（付記１１） 付記１０記載の半導体装置の製造方法において、
前記第１のステップは、第１の圧力で処理を行うステップと、前記第１の圧力よりも高い第２の圧力で処理を行うステップとを含む
ことを特徴とする半導体装置の製造方法。
（付記１２） 付記１乃至１１記載の半導体装置の製造方法において、
前記熱処理工程の後、前記シリコン基板を熱酸化してシリコン酸化膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記１２記載の半導体装置の製造方法において、
前記シリコン酸化膜は、ゲート絶縁膜である
ことを特徴とする半導体装置の製造方法。
（付記１４） 付記１乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記熱処理工程の後に、前記シリコン基板に素子分離絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１５） 付記１乃至１４のいずれか１項に記載の半導体装置の製造方法において、
前記熱処理工程は、前記第２のステップの後、窒素を含む第３の雰囲気中において前記第２の温度から室温まで冷却する第３のステップを含む
ことを特徴とする半導体装置の製造方法。
（付記１６） 付記１乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記熱処理は、ランプアニール装置により行う
ことを特徴とする半導体装置の製造方法。
（付記１７） 付記１１記載の半導体装置の製造方法において、
前記第１の圧力は、前記表面からの前記酸化膜の離脱を促進する圧力であり、前記第２の圧力は、前記表面からのシリコン原子の離脱が抑制される圧力である
ことを特徴とする半導体装置の製造方法。
１０…シリコン基板
１２，１４，２２…シリコン酸化膜
１６…シリコン窒化膜
１８…素子分離溝
２０…素子分離絶縁膜
２４…ウェル
２６…ゲート絶縁膜
２８…多結晶シリコン膜
３０…ゲート電極
３２，３４，３８…不純物層
３６…サイドウォールスペーサ
４０…ソース／ドレイン領域
４２…金属シリサイド膜
４４…層間絶縁膜
４６…コンタクトプラグ

Claims (4)

  1. シリコン基板を、希ガスを含む第１の雰囲気中、第１の圧力において、第１の温度で熱処理し、前記シリコン基板の表面の酸化膜を除去し、前記酸化膜を除去した後、前記シリコン基板の前記表面のシリコン原子を再配列してステップ・テラス構造を形成し、前記シリコン基板を平坦化する第１のステップと、
    前記第１のステップの後、水素を含む第２の雰囲気中、前記第１の圧力より高い第２の圧力において、前記第１の温度よりも低い第２の温度で熱処理を行い、前記シリコン基板の前記表面を水素終端する第２のステップとを含み、
    前記第１のステップは、前記表面からの前記酸化膜の離脱を促進する前記第１の圧力で処理を行うステップと、前記表面からのシリコン原子の離脱が抑制される前記第１の圧力よりも高い前記第２の圧力で処理を行うステップとを含む
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第２のステップでは、前記シリコン基板の前記表面のＣ型欠陥を修復する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１又は２記載の半導体装置の製造方法において、
    前記第２の温度は、３５０℃〜５００℃である
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置に製造方法において、
    前記第１の温度は、９５０℃〜１２００℃である
    ことを特徴とする半導体装置の製造方法。
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