JP2003282781A - 回路基板 - Google Patents
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Abstract
(57)【要約】
【課題】 複数の電源端子を備えるＡＳＩＣ等の集積回
路を搭載する回路基板において、バイパスコンデンサの
数を少なく抑えながら、回路基板から放射されるＥＭＩ
ノイズの低減を図ることができる回路基板を提供する。 【解決手段】 複数の層が形成された回路基板におい
て、一の層に、主電源プレーン２０３１と、当該主電源
プレーン２０３１との間に電気的な接続を絶つクリアラ
ンス２０３３を介して島状に設けられるサブ電源プレー
ン２０３２とを設け、主電源プレーン２０３１とサブ電
源プレーン２０３２との間は、前記一の層とは異なる層
に形成され、パスコン１０４ｇ及び１０４ｈが接続され
る第１の電源供給パターン２０１１により接続されると
ともに、少なくとも一部の電源端子（１０３ａ）への電
源供給を、サブ電源プレーン２０３２との間にパスコン
を設けずに接続される第２の電源供給パターン２２１１
を介して行うようにする。
路を搭載する回路基板において、バイパスコンデンサの
数を少なく抑えながら、回路基板から放射されるＥＭＩ
ノイズの低減を図ることができる回路基板を提供する。 【解決手段】 複数の層が形成された回路基板におい
て、一の層に、主電源プレーン２０３１と、当該主電源
プレーン２０３１との間に電気的な接続を絶つクリアラ
ンス２０３３を介して島状に設けられるサブ電源プレー
ン２０３２とを設け、主電源プレーン２０３１とサブ電
源プレーン２０３２との間は、前記一の層とは異なる層
に形成され、パスコン１０４ｇ及び１０４ｈが接続され
る第１の電源供給パターン２０１１により接続されると
ともに、少なくとも一部の電源端子（１０３ａ）への電
源供給を、サブ電源プレーン２０３２との間にパスコン
を設けずに接続される第２の電源供給パターン２２１１
を介して行うようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の電源端子を
備える集積回路を搭載する回路基板に関する。
備える集積回路を搭載する回路基板に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）を搭載する回路基板に
おいては、近年の動作周波数の上昇に伴い、電磁放射ノ
イズ（ＥＭＩノイズ）の低減が特に問題となっている。
従来より、ＥＭＩノイズの低減の一般的な手法として、
ＩＣの電源端子と電源供給用のプレーンとの間であっ
て、電源端子の近傍にバイパスコンデンサ（以下、「パ
スコン」という。）を接続し、高周波の電源ノイズをグ
ランドにバイパスさせる手法が用いられている。
おいては、近年の動作周波数の上昇に伴い、電磁放射ノ
イズ（ＥＭＩノイズ）の低減が特に問題となっている。
従来より、ＥＭＩノイズの低減の一般的な手法として、
ＩＣの電源端子と電源供給用のプレーンとの間であっ
て、電源端子の近傍にバイパスコンデンサ（以下、「パ
スコン」という。）を接続し、高周波の電源ノイズをグ
ランドにバイパスさせる手法が用いられている。
【０００３】パスコンによるノイズ低減の原理を考慮す
ると、ＡＳＩＣ（アプリケーション・スペシフィック・
ＩＣ）などのように、複数の電源端子を備えるＩＣを搭
載する場合においては、全ての電源端子の近傍にパスコ
ンを設置するのが理想的である。
ると、ＡＳＩＣ（アプリケーション・スペシフィック・
ＩＣ）などのように、複数の電源端子を備えるＩＣを搭
載する場合においては、全ての電源端子の近傍にパスコ
ンを設置するのが理想的である。
【０００４】
【発明が解決しようとする課題】しかしながら、ＡＳＩ
Ｃ等における電源端子の配置が一般的にはランダムであ
って、基板上でのパスコン配置を考慮せずに決定される
こと、及びパスコンの増加は部品コストの増大を招来す
ること等の観点より、全ての電源端子にパスコンを接続
することは現実的ではない。一方で、全くパスコンの接
続されていない電源端子が存在すると、ＡＳＩＣ等の高
速スイッチング動作に起因するコモンモードノイズが電
源プレーンに漏れ、回路基板から放射されるＥＭＩノイ
ズが増加するという問題が生じる。
Ｃ等における電源端子の配置が一般的にはランダムであ
って、基板上でのパスコン配置を考慮せずに決定される
こと、及びパスコンの増加は部品コストの増大を招来す
ること等の観点より、全ての電源端子にパスコンを接続
することは現実的ではない。一方で、全くパスコンの接
続されていない電源端子が存在すると、ＡＳＩＣ等の高
速スイッチング動作に起因するコモンモードノイズが電
源プレーンに漏れ、回路基板から放射されるＥＭＩノイ
ズが増加するという問題が生じる。
【０００５】本発明は、上記のような問題点に鑑みてな
されたものであって、パスコンの数を少なく抑えなが
ら、ノイズの低減を図ることができる回路基板を提供す
ることを目的としている。
されたものであって、パスコンの数を少なく抑えなが
ら、ノイズの低減を図ることができる回路基板を提供す
ることを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る回路基板は、複数の層を有し、その表
層上に、複数の電源端子を有する集積回路が搭載される
回路基板において、前記集積回路が搭載される表層とは
異なる層に形成される第１の電源プレーンと、前記第１
の電源プレーンと同一の層において、前記第１の電源プ
レーンとの間に電気的な接続を絶つ間隙をおいて形成さ
れる第２の電源プレーンと、前記表層に形成され、前記
第１の電源プレーン及び前記第２の電源プレーンとそれ
ぞれ電気的に接続される第１の電源供給パターンとを含
み、前記第１の電源供給パターンにはグランドとの間に
バイパスコンデンサが設けられるとともに、前記第１の
電源供給パターンに接続されていない電源端子は、バイ
パスコンデンサを設けることなく前記表層に形成され、
前記第２の電源プレーンと電気的に接続される第２の電
源供給パターンに接続されることを特徴としている。
に、本発明に係る回路基板は、複数の層を有し、その表
層上に、複数の電源端子を有する集積回路が搭載される
回路基板において、前記集積回路が搭載される表層とは
異なる層に形成される第１の電源プレーンと、前記第１
の電源プレーンと同一の層において、前記第１の電源プ
レーンとの間に電気的な接続を絶つ間隙をおいて形成さ
れる第２の電源プレーンと、前記表層に形成され、前記
第１の電源プレーン及び前記第２の電源プレーンとそれ
ぞれ電気的に接続される第１の電源供給パターンとを含
み、前記第１の電源供給パターンにはグランドとの間に
バイパスコンデンサが設けられるとともに、前記第１の
電源供給パターンに接続されていない電源端子は、バイ
パスコンデンサを設けることなく前記表層に形成され、
前記第２の電源プレーンと電気的に接続される第２の電
源供給パターンに接続されることを特徴としている。
【０００７】この構成では、集積回路に設けられた複数
の電源端子の少なくとも一部については、第２の電源供
給パターンに接続されることとなるため、当該電源端子
につては個別にパスコンを設ける必要がない。従って、
パスコンの数を少なく抑えることが可能であるととも
に、当該電源端子からのノイズの第１の電源プレーンへ
の漏洩も、バイパスコンデンサによって抑制することが
できるため、ノイズ低減を図ることもできる。
の電源端子の少なくとも一部については、第２の電源供
給パターンに接続されることとなるため、当該電源端子
につては個別にパスコンを設ける必要がない。従って、
パスコンの数を少なく抑えることが可能であるととも
に、当該電源端子からのノイズの第１の電源プレーンへ
の漏洩も、バイパスコンデンサによって抑制することが
できるため、ノイズ低減を図ることもできる。
【０００８】なお、前記グランドは、グランド層とし
て、前記第１の電源プレーン及び第２の電源プレーンが
設けられた層と、前記第１の電源供給パターン及び前記
第２の電源供給パターンが設けられた表層とは別の層
に、前記第２の電源プレーンと対向するように設けられ
ているものとすることが好ましい。グランド層と第２の
電源プレーンとの間に容量が形成されることにより、ノ
イズ低減効果を得ることができるからである。
て、前記第１の電源プレーン及び第２の電源プレーンが
設けられた層と、前記第１の電源供給パターン及び前記
第２の電源供給パターンが設けられた表層とは別の層
に、前記第２の電源プレーンと対向するように設けられ
ているものとすることが好ましい。グランド層と第２の
電源プレーンとの間に容量が形成されることにより、ノ
イズ低減効果を得ることができるからである。
【０００９】さらに、前記グランド層は、前記第１の電
源プレーン及び第２の電源プレーンが設けられた層と、
前記表層との間の層に設けられているものとすることが
好ましい。グランド層のシールド効果により、さらに放
射ノイズの低減を図ることができるからである。また、
前記第２の電源プレーンは、前記集積回路の下部に対応
する位置に設けられ、前記間隙は前記集積回路の外周に
ほぼ沿った位置に設けられるものとすることが好まし
い。これは、実際上の第２の電源プレーンの形成態様と
して、経験的に好ましいものとして規定されたものであ
る。
源プレーン及び第２の電源プレーンが設けられた層と、
前記表層との間の層に設けられているものとすることが
好ましい。グランド層のシールド効果により、さらに放
射ノイズの低減を図ることができるからである。また、
前記第２の電源プレーンは、前記集積回路の下部に対応
する位置に設けられ、前記間隙は前記集積回路の外周に
ほぼ沿った位置に設けられるものとすることが好まし
い。これは、実際上の第２の電源プレーンの形成態様と
して、経験的に好ましいものとして規定されたものであ
る。
【００１０】さらに、前記バイパスコンデンサとして、
前記表層上に静電容量の異なる複数の積層コンデンサが
搭載され、前記第１の電源プレーンに近いほど静電容量
の大きいものが配置されるように、前記第１の電源供給
パターンと前記グランドとの間で並列接続されているも
のとすることができる。低容量のバイパスコンデンサ
は、集積回路からバイパスコンデンサに至るパターンイ
ンダクタ成分の影響が少なくなるように設置されること
により、バイパスコンデンサの高周波特性の劣化を抑制
し、より高周波で減衰効果を得ることができる。
前記表層上に静電容量の異なる複数の積層コンデンサが
搭載され、前記第１の電源プレーンに近いほど静電容量
の大きいものが配置されるように、前記第１の電源供給
パターンと前記グランドとの間で並列接続されているも
のとすることができる。低容量のバイパスコンデンサ
は、集積回路からバイパスコンデンサに至るパターンイ
ンダクタ成分の影響が少なくなるように設置されること
により、バイパスコンデンサの高周波特性の劣化を抑制
し、より高周波で減衰効果を得ることができる。
【００１１】
【発明の実施の形態】以下、本発明に係る回路基板の実
施の形態について、図面を参照しながら説明する。図１
は、本発明の実施の形態に係る回路基板の概略構成を示
す斜視図である。本実施の形態の回路基板は、各層の間
に絶縁体をおいて形成される４つの層２０１〜２０４を
含む４層基板であり、表層２０１には、複数の電源端子
（図示されているのは、１０３ａ〜１０３ｆ）を備える
ＡＳＩＣ１０１が搭載されるとともに、ＡＳＩＣ１０１
に電源を供給する電源供給パターン及び信号パターンが
形成される。
施の形態について、図面を参照しながら説明する。図１
は、本発明の実施の形態に係る回路基板の概略構成を示
す斜視図である。本実施の形態の回路基板は、各層の間
に絶縁体をおいて形成される４つの層２０１〜２０４を
含む４層基板であり、表層２０１には、複数の電源端子
（図示されているのは、１０３ａ〜１０３ｆ）を備える
ＡＳＩＣ１０１が搭載されるとともに、ＡＳＩＣ１０１
に電源を供給する電源供給パターン及び信号パターンが
形成される。
【００１２】また、表層２０１上には、ノイズ抑制のた
めのパスコン１０４ａ〜１０４ｈも搭載されている。以
下、各パスコンを総称する場合には、単に「パスコン１
０４」ともいう。本実施の形態では、パスコン１０４と
しては積層型のセラミックコンデンサを用いている。各
パスコンの静電容量については後述する。表層２０１の
直下の第２層２０２はグランド層である。本実施の形態
では、ヴィアホールが形成される部分等以外は全面グラ
ンドベタとして構成している。第３層２０３には、外部
からの電源供給のための電源プレーンが形成される。電
源プレーンは回路基板上に搭載される複数のデバイスに
より共通に利用される。外部から供給される電源電圧は
一般的には３．３Ｖであり、ＡＳＩＣ１０１の内部ロジ
ック用電源（２．５Ｖ）は、例えば３端子レギュレータ
により生成することができる。
めのパスコン１０４ａ〜１０４ｈも搭載されている。以
下、各パスコンを総称する場合には、単に「パスコン１
０４」ともいう。本実施の形態では、パスコン１０４と
しては積層型のセラミックコンデンサを用いている。各
パスコンの静電容量については後述する。表層２０１の
直下の第２層２０２はグランド層である。本実施の形態
では、ヴィアホールが形成される部分等以外は全面グラ
ンドベタとして構成している。第３層２０３には、外部
からの電源供給のための電源プレーンが形成される。電
源プレーンは回路基板上に搭載される複数のデバイスに
より共通に利用される。外部から供給される電源電圧は
一般的には３．３Ｖであり、ＡＳＩＣ１０１の内部ロジ
ック用電源（２．５Ｖ）は、例えば３端子レギュレータ
により生成することができる。
【００１３】図２は、第３層２０３の様子を示す斜視図
である。本実施の形態では、主電源プレーン２０３１
と、主電源プレーン２０３１との間に電気的な接続を絶
つ間隙（以下、「クリアランス」という。）２０３３を
おいて島状に形成されるサブ電源プレーン２０３２とが
形成される。本実施の形態では、主電源プレーン２０３
１には上記２．５Ｖの電源が供給されているものとす
る。クリアランス２０３３の幅は２ｍｍとしているが、
これに限定されるわけではない。もっとも、サブ電源プ
レーン２０３２と主電源プレーン２０３１との電気的な
結合による誘導電流等を考慮すると、０．５ｍｍ〜３ｍ
ｍ程度とすることが好ましい。なお、第４層２０４に
は、表層２０１と同様な電源供給パターン及び信号パタ
ーンが形成される。
である。本実施の形態では、主電源プレーン２０３１
と、主電源プレーン２０３１との間に電気的な接続を絶
つ間隙（以下、「クリアランス」という。）２０３３を
おいて島状に形成されるサブ電源プレーン２０３２とが
形成される。本実施の形態では、主電源プレーン２０３
１には上記２．５Ｖの電源が供給されているものとす
る。クリアランス２０３３の幅は２ｍｍとしているが、
これに限定されるわけではない。もっとも、サブ電源プ
レーン２０３２と主電源プレーン２０３１との電気的な
結合による誘導電流等を考慮すると、０．５ｍｍ〜３ｍ
ｍ程度とすることが好ましい。なお、第４層２０４に
は、表層２０１と同様な電源供給パターン及び信号パタ
ーンが形成される。
【００１４】次に表層２０１上に形成される電源供給パ
ターンについて詳細に説明する。図３は、表層２０１に
形成される電源供給パターンについて説明するための図
であり、図４は、その一部拡大図である。図３に示され
るように、表層２０１には合計１２の電源端子を備える
一つのＡＳＩＣ１０１に対して、第１の電源供給パター
ン（パスコンが設置されている電源供給パターン）２０
１１〜２０１４、パスコン接続パターン２１１１〜２１
１４、第２の電源供給パターン（直接パスコンが設置さ
れていない電源供給パターン）２２１１〜２２１４が、
それぞれ４ヶ所ずつ形成されている。図中の点線は、第
３層２０３に形成されるクリアランス２０３３を表して
おり、クリアランス２０３３の外側が主電源プレーン２
０３１、内側の点線の内部がサブ電源プレーン２０３２
を表す。
ターンについて詳細に説明する。図３は、表層２０１に
形成される電源供給パターンについて説明するための図
であり、図４は、その一部拡大図である。図３に示され
るように、表層２０１には合計１２の電源端子を備える
一つのＡＳＩＣ１０１に対して、第１の電源供給パター
ン（パスコンが設置されている電源供給パターン）２０
１１〜２０１４、パスコン接続パターン２１１１〜２１
１４、第２の電源供給パターン（直接パスコンが設置さ
れていない電源供給パターン）２２１１〜２２１４が、
それぞれ４ヶ所ずつ形成されている。図中の点線は、第
３層２０３に形成されるクリアランス２０３３を表して
おり、クリアランス２０３３の外側が主電源プレーン２
０３１、内側の点線の内部がサブ電源プレーン２０３２
を表す。
【００１５】図４に、より詳細に示されるように、ＡＳ
ＩＣ１０１の電源端子１０３ｂ及び１０３ｃと電気的に
接続される第１の電源供給パターン２０１１は、ヴィア
ホール１０６ａ及び１０６ｂを介して、主電源プレーン
２０３１に電気的に接続されるとともに、ヴィアホール
１０５ａ〜１０５ｆを介してサブ電源プレーン２０３２
と電気的に接続される。サブ電源プレーン２０３２は、
第３層２０３上においては、クリアランス２０３３によ
り主電源プレーン２０３１と電気的な接続を絶たれた状
態にある。しかし、サブ電源プレーン２０３２は、表層
２０１に形成される第１の電源供給パターン２０１１を
介して主電源プレーン２０３１と電気的に接続されるこ
とになる。
ＩＣ１０１の電源端子１０３ｂ及び１０３ｃと電気的に
接続される第１の電源供給パターン２０１１は、ヴィア
ホール１０６ａ及び１０６ｂを介して、主電源プレーン
２０３１に電気的に接続されるとともに、ヴィアホール
１０５ａ〜１０５ｆを介してサブ電源プレーン２０３２
と電気的に接続される。サブ電源プレーン２０３２は、
第３層２０３上においては、クリアランス２０３３によ
り主電源プレーン２０３１と電気的な接続を絶たれた状
態にある。しかし、サブ電源プレーン２０３２は、表層
２０１に形成される第１の電源供給パターン２０１１を
介して主電源プレーン２０３１と電気的に接続されるこ
とになる。
【００１６】そして、第１の電源供給パターン２０１１
と、ヴィアホール１０７ａ及び１０７ｂにより第２層
（グランド層）２０２と接続されたパスコン接続パター
ン２１１１との間に、パスコン１０４ｇ及び１０４ｈが
設置される。このパスコン１０４ｇ及び１０４ｈの作用
により、ＡＳＩＣ１０１内の高速スイッチング動作等に
起因するコモンモードノイズの主電源プレーン２０３１
への漏洩が抑制され、もって回路基板から放射されるＥ
ＭＩノイズの低減に資することになる。
と、ヴィアホール１０７ａ及び１０７ｂにより第２層
（グランド層）２０２と接続されたパスコン接続パター
ン２１１１との間に、パスコン１０４ｇ及び１０４ｈが
設置される。このパスコン１０４ｇ及び１０４ｈの作用
により、ＡＳＩＣ１０１内の高速スイッチング動作等に
起因するコモンモードノイズの主電源プレーン２０３１
への漏洩が抑制され、もって回路基板から放射されるＥ
ＭＩノイズの低減に資することになる。
【００１７】なお、図３及び図４に示されるように、本
実施の形態のサブ電源プレーン２０３２はＡＳＩＣ１０
１の下部に対応する位置に設けられ、クリアランス２０
３３は、矩形状のＡＳＩＣ１０１の外周にほぼ沿った位
置に設けられている。これらは、サブ電源プレーン２０
３２と、それに対向したグランド層２０２との間に容量
が形成されることによるノイズ低減効果とも相俟って、
経験的に、より好ましい位置として規定されたものであ
る。なお、本実施の形態では、主電源プレーン２０３１
及びサブ電源プレーン２０３２が形成される第３層２０
３と、表層２０１との間にグランド層２０２を設けるこ
とによるグランド層２０２のシールド効果によってもノ
イズ低減が図られている。
実施の形態のサブ電源プレーン２０３２はＡＳＩＣ１０
１の下部に対応する位置に設けられ、クリアランス２０
３３は、矩形状のＡＳＩＣ１０１の外周にほぼ沿った位
置に設けられている。これらは、サブ電源プレーン２０
３２と、それに対向したグランド層２０２との間に容量
が形成されることによるノイズ低減効果とも相俟って、
経験的に、より好ましい位置として規定されたものであ
る。なお、本実施の形態では、主電源プレーン２０３１
及びサブ電源プレーン２０３２が形成される第３層２０
３と、表層２０１との間にグランド層２０２を設けるこ
とによるグランド層２０２のシールド効果によってもノ
イズ低減が図られている。
【００１８】そして、電源端子１０３ａへの電源供給
は、直接パスコンが設置されることなく、ヴィアホール
１０８ａ〜１０８ｄによりサブ電源プレーン２０３２と
電気的に接続された第２の電源供給パターン２２１１を
介して行われる。第２の電源供給パターン２２１１は、
直接主電源プレーン２０３１とは接続されていないが、
サブ電源プレーン２０３２が第１の電源供給パターン２
０１１と接続されているため、第１の電源供給パターン
２０１１に接続されたパスコン１０４ｇ及び１０４ｈの
作用により、主電源プレーン２０３１へのノイズの漏洩
が抑制されることになる。
は、直接パスコンが設置されることなく、ヴィアホール
１０８ａ〜１０８ｄによりサブ電源プレーン２０３２と
電気的に接続された第２の電源供給パターン２２１１を
介して行われる。第２の電源供給パターン２２１１は、
直接主電源プレーン２０３１とは接続されていないが、
サブ電源プレーン２０３２が第１の電源供給パターン２
０１１と接続されているため、第１の電源供給パターン
２０１１に接続されたパスコン１０４ｇ及び１０４ｈの
作用により、主電源プレーン２０３１へのノイズの漏洩
が抑制されることになる。
【００１９】ここで、パスコン１０４の静電容量につい
て説明する。図５は、パスコン１０４の静電容量につい
て説明するための図である。同図に示されるように、パ
スコン１０４ａ、１０４ｃ、１０４ｅ及び１０４ｇの静
電容量は０．０１μＦ、パスコン１０４ｂ、１０４ｄ、
１０４ｆ及び１０４ｈの静電容量は０．１μＦである。
このように、本実施の形態では、第１の電源供給パター
ン２０１１等とパスコン接続パターン２１１１等との間
に、静電容量の異なるパスコンを並列接続している。こ
れを特に主電源プレーン２０３１及びサブ電源プレーン
２０３２と間の位置関係で見ると、主電源プレーン２０
３１に近いほど静電容量の大きいものが配置されるよう
に接続するようにしている。
て説明する。図５は、パスコン１０４の静電容量につい
て説明するための図である。同図に示されるように、パ
スコン１０４ａ、１０４ｃ、１０４ｅ及び１０４ｇの静
電容量は０．０１μＦ、パスコン１０４ｂ、１０４ｄ、
１０４ｆ及び１０４ｈの静電容量は０．１μＦである。
このように、本実施の形態では、第１の電源供給パター
ン２０１１等とパスコン接続パターン２１１１等との間
に、静電容量の異なるパスコンを並列接続している。こ
れを特に主電源プレーン２０３１及びサブ電源プレーン
２０３２と間の位置関係で見ると、主電源プレーン２０
３１に近いほど静電容量の大きいものが配置されるよう
に接続するようにしている。
【００２０】以上に説明したような本発明の回路基板に
より、複数の電源端子を備えるＡＳＩＣ等の集積回路を
搭載した場合においても、全ての電源端子にパスコンを
設置する必要がないため、パスコンの数を少なく抑える
ことができるとともに、集積回路における高速スイッチ
ング動作等に起因するコモンモードノイズの主電源プレ
ーンへの漏洩を抑制することができるため、ＥＭＩノイ
ズの低減を図ることも可能となる。
より、複数の電源端子を備えるＡＳＩＣ等の集積回路を
搭載した場合においても、全ての電源端子にパスコンを
設置する必要がないため、パスコンの数を少なく抑える
ことができるとともに、集積回路における高速スイッチ
ング動作等に起因するコモンモードノイズの主電源プレ
ーンへの漏洩を抑制することができるため、ＥＭＩノイ
ズの低減を図ることも可能となる。
【００２１】最後に本発明による具体的な効果について
検討した結果について以下に簡単に説明する。本発明を
適用した回路基板と、本発明を適用していない回路基板
（パスコンの挿入個数は同じであるが、サブ電源プレー
ンを有しないもの）について近磁界プローブによる回路
基板スキャニング測定装置（ノイズ研究所：ＥＳＶ−３
０００）を用いて比較したところ、約１５ｄＢの改善効
果が得られ、特にコモンモードノイズの抑制に効果が大
きいことが明らかとなった。
検討した結果について以下に簡単に説明する。本発明を
適用した回路基板と、本発明を適用していない回路基板
（パスコンの挿入個数は同じであるが、サブ電源プレー
ンを有しないもの）について近磁界プローブによる回路
基板スキャニング測定装置（ノイズ研究所：ＥＳＶ−３
０００）を用いて比較したところ、約１５ｄＢの改善効
果が得られ、特にコモンモードノイズの抑制に効果が大
きいことが明らかとなった。
【００２２】＜変形例＞以上、本発明に係る回路基板を
実施の形態に基づいて説明してきたが、本発明の内容
が、上記実施の形態に示された具体例に限定されないこ
とは勿論であり、例えば、以下のような変形例を考える
ことができる。 （１）即ち、上記実施の形態では、例えば電源端子１０
３ａへの電源供給を第２の電源供給パターン２２１１を
介して行い、電源端子１０３ｂ及び１０３ｃへの電源供
給を第１の電源供給パターン２０１１を介して行うよう
にした（図４参照）。しかし、集積回路に設けられた電
源端子への電源供給形態はこれに限定されず、電源端子
の少なくとも一部（若しくは全部）に対して、パスコン
の設置されていない第２の電源供給パターンを介して電
源供給を行うようにすれば本発明の目的を達成すること
ができる。
実施の形態に基づいて説明してきたが、本発明の内容
が、上記実施の形態に示された具体例に限定されないこ
とは勿論であり、例えば、以下のような変形例を考える
ことができる。 （１）即ち、上記実施の形態では、例えば電源端子１０
３ａへの電源供給を第２の電源供給パターン２２１１を
介して行い、電源端子１０３ｂ及び１０３ｃへの電源供
給を第１の電源供給パターン２０１１を介して行うよう
にした（図４参照）。しかし、集積回路に設けられた電
源端子への電源供給形態はこれに限定されず、電源端子
の少なくとも一部（若しくは全部）に対して、パスコン
の設置されていない第２の電源供給パターンを介して電
源供給を行うようにすれば本発明の目的を達成すること
ができる。
【００２３】即ち、パスコンが設置された第１の電源供
給パターンを、主電源プレーン２０３１からサブ電源プ
レーン２０３２への電源供給のみに用い、電源端子への
直接の電源供給は、全てサブ電源プレーンから行うよう
にしても構わない。 （２）また、上記実施の形態では、略全面がグランドベ
タとなったグランド層を第２層２０２に形成した。この
ように、主電源プレーン２０３１及びサブ電源プレーン
２０３２が形成される層（第３層２０３）と、表層２０
１との間の層にグランド層を形成することは、前記した
ように当該グランド層２０２のシールド効果によりノイ
ズ低減に資することから好ましいと考えられるが、これ
に限定されるわけではない。また、グランド層２０２と
して、必ずしも層の略全面を用いなくてもよい。もっと
も、サブ電源プレーン２０３２と対向するようにグラン
ド層を設けると、前記したようにグランド層とサブ電源
プレーン２０３２との間に容量が形成されることになる
ことから、ノイズ低減のためには好ましいと考えられ
る。
給パターンを、主電源プレーン２０３１からサブ電源プ
レーン２０３２への電源供給のみに用い、電源端子への
直接の電源供給は、全てサブ電源プレーンから行うよう
にしても構わない。 （２）また、上記実施の形態では、略全面がグランドベ
タとなったグランド層を第２層２０２に形成した。この
ように、主電源プレーン２０３１及びサブ電源プレーン
２０３２が形成される層（第３層２０３）と、表層２０
１との間の層にグランド層を形成することは、前記した
ように当該グランド層２０２のシールド効果によりノイ
ズ低減に資することから好ましいと考えられるが、これ
に限定されるわけではない。また、グランド層２０２と
して、必ずしも層の略全面を用いなくてもよい。もっと
も、サブ電源プレーン２０３２と対向するようにグラン
ド層を設けると、前記したようにグランド層とサブ電源
プレーン２０３２との間に容量が形成されることになる
ことから、ノイズ低減のためには好ましいと考えられ
る。
【００２４】（３）また、上記実施の形態では、例えば
ＡＳＩＣのＩ／Ｏ用電源等の３．３Ｖの電源については
特に記載していないが、同様に本発明を適用することが
できることは勿論である。一般にＩ／Ｏ用電源よりも、
上記に詳細に説明した内部ロジック用電源（２．５Ｖ）
の方が消費電流が大きく、パスコン設置の効果は大きい
と考えられるが、Ｉ／Ｏ用電源との両方に本発明を適用
することにより、さらに大きなノイズ低減効果が期待で
きる。
ＡＳＩＣのＩ／Ｏ用電源等の３．３Ｖの電源については
特に記載していないが、同様に本発明を適用することが
できることは勿論である。一般にＩ／Ｏ用電源よりも、
上記に詳細に説明した内部ロジック用電源（２．５Ｖ）
の方が消費電流が大きく、パスコン設置の効果は大きい
と考えられるが、Ｉ／Ｏ用電源との両方に本発明を適用
することにより、さらに大きなノイズ低減効果が期待で
きる。
【００２５】（４）上記実施の形態では、矩形状にパッ
ケージされたＡＳＩＣ１０１に対し、パスコン１０４が
接続された第１の電源供給パターン２０１１〜２０１４
を、前記矩形の中央から見て略対称となるように４つ形
成している。このように第１の電源パターンを複数形成
すると、電源端子とパスコンとの間の距離が短縮される
こととなるため、ノイズ抑制の観点から好ましいが、第
１の電源パターンは一つでも、また、二つでも構わな
い。また、第１の電源パターンを形成する位置も上記に
説明した位置に限定されるわけではなく、矩形の角部に
設けたり、各辺の中央部に設けたりすることもできる。
ケージされたＡＳＩＣ１０１に対し、パスコン１０４が
接続された第１の電源供給パターン２０１１〜２０１４
を、前記矩形の中央から見て略対称となるように４つ形
成している。このように第１の電源パターンを複数形成
すると、電源端子とパスコンとの間の距離が短縮される
こととなるため、ノイズ抑制の観点から好ましいが、第
１の電源パターンは一つでも、また、二つでも構わな
い。また、第１の電源パターンを形成する位置も上記に
説明した位置に限定されるわけではなく、矩形の角部に
設けたり、各辺の中央部に設けたりすることもできる。
【００２６】（５）また、上記実施の形態では４層基板
に適用した場合について説明したが、これに限定され
ず、両面基板（一方が表層であり、他方に電源プレーン
が設けられる。）や、４層以上の多層基板に適用するこ
ともできる。
に適用した場合について説明したが、これに限定され
ず、両面基板（一方が表層であり、他方に電源プレーン
が設けられる。）や、４層以上の多層基板に適用するこ
ともできる。
【００２７】
【発明の効果】以上のように、本発明に係る回路基板に
よれば、主電源プレーン及びサブ電源プレーンとそれぞ
れ電気的に接続される第１の電源供給パターンには、グ
ランドとの間にパスコンが設けられるとともに、第１の
電源供給パターンに接続されていない電源端子は、パス
コンを設けることなく形成され、サブ電源プレーンと電
気的に接続される第２の電源供給パターンに接続される
ようにしているので、パスコンの数を抑えながら、ノイ
ズの低減を図ることができるという効果がある。
よれば、主電源プレーン及びサブ電源プレーンとそれぞ
れ電気的に接続される第１の電源供給パターンには、グ
ランドとの間にパスコンが設けられるとともに、第１の
電源供給パターンに接続されていない電源端子は、パス
コンを設けることなく形成され、サブ電源プレーンと電
気的に接続される第２の電源供給パターンに接続される
ようにしているので、パスコンの数を抑えながら、ノイ
ズの低減を図ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る回路基板の概略構成
を示す斜視図である。
を示す斜視図である。
【図２】第３層２０３の様子を示す斜視図である。
【図３】表層２０１に形成される電源供給パターンにつ
いて説明するための図である。
いて説明するための図である。
【図４】図３の一部を拡大した図である。
【図５】パスコン１０４の静電容量について説明するた
めの図である。
めの図である。
１０１ 集積回路（ＡＳＩＣ）
１０３ａ〜１０３ｌ 電源端子
１０４ａ〜１０４ｈ バイパスコンデンサ
１０５ａ〜１０５ｆ ヴィアホール
１０６ａ〜１０６ｂ ヴィアホール
１０７ａ〜１０７ｂ ヴィアホール
１０８ａ〜１０８ｄ ヴィアホール
２０１ 表層
２０１１〜２０１４ 第１の電源供給パターン
２１１１〜２１１４ パスコン接続パターン
２２１１〜２２１４ 第２の電源供給パターン
２０２ 第２層（グランド層）
２０３ 第３層
２０３１ 主電源プレーン
２０３２ サブ電源プレーン
２０３３ クリアランス
２０４ 第４層
フロントページの続き
Ｆターム(参考） 5E346 AA15 AA35 BB03 BB04 BB06
BB11 CC01 FF45 HH04 HH06
HH40
Claims (5)
- 【請求項１】 複数の層を有し、その表層上に、複数の
電源端子を有する集積回路が搭載される回路基板におい
て、 前記集積回路が搭載される表層とは異なる層に形成され
る第１の電源プレーンと、 前記第１の電源プレーンと同一の層において、前記第１
の電源プレーンとの間に電気的な接続を絶つ間隙をおい
て形成される第２の電源プレーンと、 前記表層に形成され、前記第１の電源プレーン及び前記
第２の電源プレーンとそれぞれ電気的に接続される第１
の電源供給パターンとを含み、 前記第１の電源供給パターンにはグランドとの間にバイ
パスコンデンサが設けられるとともに、前記第１の電源
供給パターンに接続されていない電源端子は、バイパス
コンデンサを設けることなく前記表層に形成され、前記
第２の電源プレーンと電気的に接続される第２の電源供
給パターンに接続されることを特徴とする回路基板。 - 【請求項２】 前記グランドは、 グランド層として、前記第１の電源プレーン及び第２の
電源プレーンが設けられた層と、前記第１の電源供給パ
ターン及び前記第２の電源供給パターンが設けられた表
層とは別の層に、前記第２の電源プレーンと対向するよ
うに設けられていることを特徴とする請求項１に記載の
回路基板。 - 【請求項３】 前記グランド層は、 前記第１の電源プレーン及び第２の電源プレーンが設け
られた層と、前記表層との間の層に設けられていること
を特徴とする請求項２に記載の回路基板。 - 【請求項４】 前記第２の電源プレーンは、前記集積回
路の下部に対応する位置に設けられ、前記間隙は前記集
積回路の外周にほぼ沿った位置に設けられることを特徴
とする請求項２又は３に記載の回路基板。 - 【請求項５】 前記バイパスコンデンサとして、前記表
層上に静電容量の異なる複数の積層コンデンサが搭載さ
れ、前記第１の電源プレーンに近いほど静電容量の大き
いものが配置されるように、前記第１の電源供給パター
ンと前記グランドとの間で並列接続されていることを特
徴とする請求項１から４のいずれかに記載の回路基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002088164A JP3646098B2 (ja) | 2002-03-27 | 2002-03-27 | 回路基板 |
| US10/391,795 US6700790B2 (en) | 2002-03-27 | 2003-03-20 | Circuit board with integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002088164A JP3646098B2 (ja) | 2002-03-27 | 2002-03-27 | 回路基板 |
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| Publication Number | Publication Date |
|---|---|
| JP2003282781A true JP2003282781A (ja) | 2003-10-03 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002088164A Expired - Fee Related JP3646098B2 (ja) | 2002-03-27 | 2002-03-27 | 回路基板 |
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| JP (1) | JP3646098B2 (ja) |
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| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| JP2015023134A (ja) * | 2013-07-18 | 2015-02-02 | キヤノン株式会社 | プリント回路板 |
| WO2015040727A1 (ja) * | 2013-09-20 | 2015-03-26 | 株式会社日立製作所 | 半導体集積回路装置 |
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| JP6207422B2 (ja) * | 2014-02-19 | 2017-10-04 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| CN112530933B (zh) | 2019-09-18 | 2024-03-22 | 铠侠股份有限公司 | 半导体装置 |
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-
2002
- 2002-03-27 JP JP2002088164A patent/JP3646098B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-20 US US10/391,795 patent/US6700790B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6700790B2 (en) | 2004-03-02 |
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