JP2003282781A - 回路基板 - Google Patents
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Abstract
路を搭載する回路基板において、バイパスコンデンサの
数を少なく抑えながら、回路基板から放射されるEMI
ノイズの低減を図ることができる回路基板を提供する。 【解決手段】 複数の層が形成された回路基板におい
て、一の層に、主電源プレーン2031と、当該主電源
プレーン2031との間に電気的な接続を絶つクリアラ
ンス2033を介して島状に設けられるサブ電源プレー
ン2032とを設け、主電源プレーン2031とサブ電
源プレーン2032との間は、前記一の層とは異なる層
に形成され、パスコン104g及び104hが接続され
る第1の電源供給パターン2011により接続されると
ともに、少なくとも一部の電源端子(103a)への電
源供給を、サブ電源プレーン2032との間にパスコン
を設けずに接続される第2の電源供給パターン2211
を介して行うようにする。
Description
備える集積回路を搭載する回路基板に関する。
おいては、近年の動作周波数の上昇に伴い、電磁放射ノ
イズ(EMIノイズ)の低減が特に問題となっている。
従来より、EMIノイズの低減の一般的な手法として、
ICの電源端子と電源供給用のプレーンとの間であっ
て、電源端子の近傍にバイパスコンデンサ(以下、「パ
スコン」という。)を接続し、高周波の電源ノイズをグ
ランドにバイパスさせる手法が用いられている。
ると、ASIC(アプリケーション・スペシフィック・
IC)などのように、複数の電源端子を備えるICを搭
載する場合においては、全ての電源端子の近傍にパスコ
ンを設置するのが理想的である。
C等における電源端子の配置が一般的にはランダムであ
って、基板上でのパスコン配置を考慮せずに決定される
こと、及びパスコンの増加は部品コストの増大を招来す
ること等の観点より、全ての電源端子にパスコンを接続
することは現実的ではない。一方で、全くパスコンの接
続されていない電源端子が存在すると、ASIC等の高
速スイッチング動作に起因するコモンモードノイズが電
源プレーンに漏れ、回路基板から放射されるEMIノイ
ズが増加するという問題が生じる。
されたものであって、パスコンの数を少なく抑えなが
ら、ノイズの低減を図ることができる回路基板を提供す
ることを目的としている。
に、本発明に係る回路基板は、複数の層を有し、その表
層上に、複数の電源端子を有する集積回路が搭載される
回路基板において、前記集積回路が搭載される表層とは
異なる層に形成される第1の電源プレーンと、前記第1
の電源プレーンと同一の層において、前記第1の電源プ
レーンとの間に電気的な接続を絶つ間隙をおいて形成さ
れる第2の電源プレーンと、前記表層に形成され、前記
第1の電源プレーン及び前記第2の電源プレーンとそれ
ぞれ電気的に接続される第1の電源供給パターンとを含
み、前記第1の電源供給パターンにはグランドとの間に
バイパスコンデンサが設けられるとともに、前記第1の
電源供給パターンに接続されていない電源端子は、バイ
パスコンデンサを設けることなく前記表層に形成され、
前記第2の電源プレーンと電気的に接続される第2の電
源供給パターンに接続されることを特徴としている。
の電源端子の少なくとも一部については、第2の電源供
給パターンに接続されることとなるため、当該電源端子
につては個別にパスコンを設ける必要がない。従って、
パスコンの数を少なく抑えることが可能であるととも
に、当該電源端子からのノイズの第1の電源プレーンへ
の漏洩も、バイパスコンデンサによって抑制することが
できるため、ノイズ低減を図ることもできる。
て、前記第1の電源プレーン及び第2の電源プレーンが
設けられた層と、前記第1の電源供給パターン及び前記
第2の電源供給パターンが設けられた表層とは別の層
に、前記第2の電源プレーンと対向するように設けられ
ているものとすることが好ましい。グランド層と第2の
電源プレーンとの間に容量が形成されることにより、ノ
イズ低減効果を得ることができるからである。
源プレーン及び第2の電源プレーンが設けられた層と、
前記表層との間の層に設けられているものとすることが
好ましい。グランド層のシールド効果により、さらに放
射ノイズの低減を図ることができるからである。また、
前記第2の電源プレーンは、前記集積回路の下部に対応
する位置に設けられ、前記間隙は前記集積回路の外周に
ほぼ沿った位置に設けられるものとすることが好まし
い。これは、実際上の第2の電源プレーンの形成態様と
して、経験的に好ましいものとして規定されたものであ
る。
前記表層上に静電容量の異なる複数の積層コンデンサが
搭載され、前記第1の電源プレーンに近いほど静電容量
の大きいものが配置されるように、前記第1の電源供給
パターンと前記グランドとの間で並列接続されているも
のとすることができる。低容量のバイパスコンデンサ
は、集積回路からバイパスコンデンサに至るパターンイ
ンダクタ成分の影響が少なくなるように設置されること
により、バイパスコンデンサの高周波特性の劣化を抑制
し、より高周波で減衰効果を得ることができる。
施の形態について、図面を参照しながら説明する。図1
は、本発明の実施の形態に係る回路基板の概略構成を示
す斜視図である。本実施の形態の回路基板は、各層の間
に絶縁体をおいて形成される4つの層201〜204を
含む4層基板であり、表層201には、複数の電源端子
(図示されているのは、103a〜103f)を備える
ASIC101が搭載されるとともに、ASIC101
に電源を供給する電源供給パターン及び信号パターンが
形成される。
めのパスコン104a〜104hも搭載されている。以
下、各パスコンを総称する場合には、単に「パスコン1
04」ともいう。本実施の形態では、パスコン104と
しては積層型のセラミックコンデンサを用いている。各
パスコンの静電容量については後述する。表層201の
直下の第2層202はグランド層である。本実施の形態
では、ヴィアホールが形成される部分等以外は全面グラ
ンドベタとして構成している。第3層203には、外部
からの電源供給のための電源プレーンが形成される。電
源プレーンは回路基板上に搭載される複数のデバイスに
より共通に利用される。外部から供給される電源電圧は
一般的には3.3Vであり、ASIC101の内部ロジ
ック用電源(2.5V)は、例えば3端子レギュレータ
により生成することができる。
である。本実施の形態では、主電源プレーン2031
と、主電源プレーン2031との間に電気的な接続を絶
つ間隙(以下、「クリアランス」という。)2033を
おいて島状に形成されるサブ電源プレーン2032とが
形成される。本実施の形態では、主電源プレーン203
1には上記2.5Vの電源が供給されているものとす
る。クリアランス2033の幅は2mmとしているが、
これに限定されるわけではない。もっとも、サブ電源プ
レーン2032と主電源プレーン2031との電気的な
結合による誘導電流等を考慮すると、0.5mm〜3m
m程度とすることが好ましい。なお、第4層204に
は、表層201と同様な電源供給パターン及び信号パタ
ーンが形成される。
ターンについて詳細に説明する。図3は、表層201に
形成される電源供給パターンについて説明するための図
であり、図4は、その一部拡大図である。図3に示され
るように、表層201には合計12の電源端子を備える
一つのASIC101に対して、第1の電源供給パター
ン(パスコンが設置されている電源供給パターン)20
11〜2014、パスコン接続パターン2111〜21
14、第2の電源供給パターン(直接パスコンが設置さ
れていない電源供給パターン)2211〜2214が、
それぞれ4ヶ所ずつ形成されている。図中の点線は、第
3層203に形成されるクリアランス2033を表して
おり、クリアランス2033の外側が主電源プレーン2
031、内側の点線の内部がサブ電源プレーン2032
を表す。
IC101の電源端子103b及び103cと電気的に
接続される第1の電源供給パターン2011は、ヴィア
ホール106a及び106bを介して、主電源プレーン
2031に電気的に接続されるとともに、ヴィアホール
105a〜105fを介してサブ電源プレーン2032
と電気的に接続される。サブ電源プレーン2032は、
第3層203上においては、クリアランス2033によ
り主電源プレーン2031と電気的な接続を絶たれた状
態にある。しかし、サブ電源プレーン2032は、表層
201に形成される第1の電源供給パターン2011を
介して主電源プレーン2031と電気的に接続されるこ
とになる。
と、ヴィアホール107a及び107bにより第2層
(グランド層)202と接続されたパスコン接続パター
ン2111との間に、パスコン104g及び104hが
設置される。このパスコン104g及び104hの作用
により、ASIC101内の高速スイッチング動作等に
起因するコモンモードノイズの主電源プレーン2031
への漏洩が抑制され、もって回路基板から放射されるE
MIノイズの低減に資することになる。
実施の形態のサブ電源プレーン2032はASIC10
1の下部に対応する位置に設けられ、クリアランス20
33は、矩形状のASIC101の外周にほぼ沿った位
置に設けられている。これらは、サブ電源プレーン20
32と、それに対向したグランド層202との間に容量
が形成されることによるノイズ低減効果とも相俟って、
経験的に、より好ましい位置として規定されたものであ
る。なお、本実施の形態では、主電源プレーン2031
及びサブ電源プレーン2032が形成される第3層20
3と、表層201との間にグランド層202を設けるこ
とによるグランド層202のシールド効果によってもノ
イズ低減が図られている。
は、直接パスコンが設置されることなく、ヴィアホール
108a〜108dによりサブ電源プレーン2032と
電気的に接続された第2の電源供給パターン2211を
介して行われる。第2の電源供給パターン2211は、
直接主電源プレーン2031とは接続されていないが、
サブ電源プレーン2032が第1の電源供給パターン2
011と接続されているため、第1の電源供給パターン
2011に接続されたパスコン104g及び104hの
作用により、主電源プレーン2031へのノイズの漏洩
が抑制されることになる。
て説明する。図5は、パスコン104の静電容量につい
て説明するための図である。同図に示されるように、パ
スコン104a、104c、104e及び104gの静
電容量は0.01μF、パスコン104b、104d、
104f及び104hの静電容量は0.1μFである。
このように、本実施の形態では、第1の電源供給パター
ン2011等とパスコン接続パターン2111等との間
に、静電容量の異なるパスコンを並列接続している。こ
れを特に主電源プレーン2031及びサブ電源プレーン
2032と間の位置関係で見ると、主電源プレーン20
31に近いほど静電容量の大きいものが配置されるよう
に接続するようにしている。
より、複数の電源端子を備えるASIC等の集積回路を
搭載した場合においても、全ての電源端子にパスコンを
設置する必要がないため、パスコンの数を少なく抑える
ことができるとともに、集積回路における高速スイッチ
ング動作等に起因するコモンモードノイズの主電源プレ
ーンへの漏洩を抑制することができるため、EMIノイ
ズの低減を図ることも可能となる。
検討した結果について以下に簡単に説明する。本発明を
適用した回路基板と、本発明を適用していない回路基板
(パスコンの挿入個数は同じであるが、サブ電源プレー
ンを有しないもの)について近磁界プローブによる回路
基板スキャニング測定装置(ノイズ研究所:ESV−3
000)を用いて比較したところ、約15dBの改善効
果が得られ、特にコモンモードノイズの抑制に効果が大
きいことが明らかとなった。
実施の形態に基づいて説明してきたが、本発明の内容
が、上記実施の形態に示された具体例に限定されないこ
とは勿論であり、例えば、以下のような変形例を考える
ことができる。 (1)即ち、上記実施の形態では、例えば電源端子10
3aへの電源供給を第2の電源供給パターン2211を
介して行い、電源端子103b及び103cへの電源供
給を第1の電源供給パターン2011を介して行うよう
にした(図4参照)。しかし、集積回路に設けられた電
源端子への電源供給形態はこれに限定されず、電源端子
の少なくとも一部(若しくは全部)に対して、パスコン
の設置されていない第2の電源供給パターンを介して電
源供給を行うようにすれば本発明の目的を達成すること
ができる。
給パターンを、主電源プレーン2031からサブ電源プ
レーン2032への電源供給のみに用い、電源端子への
直接の電源供給は、全てサブ電源プレーンから行うよう
にしても構わない。 (2)また、上記実施の形態では、略全面がグランドベ
タとなったグランド層を第2層202に形成した。この
ように、主電源プレーン2031及びサブ電源プレーン
2032が形成される層(第3層203)と、表層20
1との間の層にグランド層を形成することは、前記した
ように当該グランド層202のシールド効果によりノイ
ズ低減に資することから好ましいと考えられるが、これ
に限定されるわけではない。また、グランド層202と
して、必ずしも層の略全面を用いなくてもよい。もっと
も、サブ電源プレーン2032と対向するようにグラン
ド層を設けると、前記したようにグランド層とサブ電源
プレーン2032との間に容量が形成されることになる
ことから、ノイズ低減のためには好ましいと考えられ
る。
ASICのI/O用電源等の3.3Vの電源については
特に記載していないが、同様に本発明を適用することが
できることは勿論である。一般にI/O用電源よりも、
上記に詳細に説明した内部ロジック用電源(2.5V)
の方が消費電流が大きく、パスコン設置の効果は大きい
と考えられるが、I/O用電源との両方に本発明を適用
することにより、さらに大きなノイズ低減効果が期待で
きる。
ケージされたASIC101に対し、パスコン104が
接続された第1の電源供給パターン2011〜2014
を、前記矩形の中央から見て略対称となるように4つ形
成している。このように第1の電源パターンを複数形成
すると、電源端子とパスコンとの間の距離が短縮される
こととなるため、ノイズ抑制の観点から好ましいが、第
1の電源パターンは一つでも、また、二つでも構わな
い。また、第1の電源パターンを形成する位置も上記に
説明した位置に限定されるわけではなく、矩形の角部に
設けたり、各辺の中央部に設けたりすることもできる。
に適用した場合について説明したが、これに限定され
ず、両面基板(一方が表層であり、他方に電源プレーン
が設けられる。)や、4層以上の多層基板に適用するこ
ともできる。
よれば、主電源プレーン及びサブ電源プレーンとそれぞ
れ電気的に接続される第1の電源供給パターンには、グ
ランドとの間にパスコンが設けられるとともに、第1の
電源供給パターンに接続されていない電源端子は、パス
コンを設けることなく形成され、サブ電源プレーンと電
気的に接続される第2の電源供給パターンに接続される
ようにしているので、パスコンの数を抑えながら、ノイ
ズの低減を図ることができるという効果がある。
を示す斜視図である。
いて説明するための図である。
めの図である。
Claims (5)
- 【請求項1】 複数の層を有し、その表層上に、複数の
電源端子を有する集積回路が搭載される回路基板におい
て、 前記集積回路が搭載される表層とは異なる層に形成され
る第1の電源プレーンと、 前記第1の電源プレーンと同一の層において、前記第1
の電源プレーンとの間に電気的な接続を絶つ間隙をおい
て形成される第2の電源プレーンと、 前記表層に形成され、前記第1の電源プレーン及び前記
第2の電源プレーンとそれぞれ電気的に接続される第1
の電源供給パターンとを含み、 前記第1の電源供給パターンにはグランドとの間にバイ
パスコンデンサが設けられるとともに、前記第1の電源
供給パターンに接続されていない電源端子は、バイパス
コンデンサを設けることなく前記表層に形成され、前記
第2の電源プレーンと電気的に接続される第2の電源供
給パターンに接続されることを特徴とする回路基板。 - 【請求項2】 前記グランドは、 グランド層として、前記第1の電源プレーン及び第2の
電源プレーンが設けられた層と、前記第1の電源供給パ
ターン及び前記第2の電源供給パターンが設けられた表
層とは別の層に、前記第2の電源プレーンと対向するよ
うに設けられていることを特徴とする請求項1に記載の
回路基板。 - 【請求項3】 前記グランド層は、 前記第1の電源プレーン及び第2の電源プレーンが設け
られた層と、前記表層との間の層に設けられていること
を特徴とする請求項2に記載の回路基板。 - 【請求項4】 前記第2の電源プレーンは、前記集積回
路の下部に対応する位置に設けられ、前記間隙は前記集
積回路の外周にほぼ沿った位置に設けられることを特徴
とする請求項2又は3に記載の回路基板。 - 【請求項5】 前記バイパスコンデンサとして、前記表
層上に静電容量の異なる複数の積層コンデンサが搭載さ
れ、前記第1の電源プレーンに近いほど静電容量の大き
いものが配置されるように、前記第1の電源供給パター
ンと前記グランドとの間で並列接続されていることを特
徴とする請求項1から4のいずれかに記載の回路基板。
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JP (1) | JP3646098B2 (ja) |
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