JP2003264310A - 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置 - Google Patents
受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置Info
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Abstract
(57)【要約】
【課題】 反射防止膜のウエハ工程中のエッチング工程
による膜減り、プロセスダメージを低減することができ
る。 【解決手段】 光信号を受光して電気信号に変換するフ
ォトダイオード領域Ａと、受光素子領域によって変換さ
れた電気信号を信号処理するためのＮＰＮトランジスタ
領域Ｂとを同一基板上に形成した受光素子内蔵型半導体
装置の製造方法であって、フォトダイオード領域Ａ上
に、窒化シリコン膜１２を形成する工程と、窒化シリコ
ン膜１２上に、後の工程にて発生するオーバーエッチン
グによる膜減り、プロセスダメージから該反射防止膜を
保護する単結晶シリコン膜１１を形成する工程とを包含
することを特徴とする。
による膜減り、プロセスダメージを低減することができ
る。 【解決手段】 光信号を受光して電気信号に変換するフ
ォトダイオード領域Ａと、受光素子領域によって変換さ
れた電気信号を信号処理するためのＮＰＮトランジスタ
領域Ｂとを同一基板上に形成した受光素子内蔵型半導体
装置の製造方法であって、フォトダイオード領域Ａ上
に、窒化シリコン膜１２を形成する工程と、窒化シリコ
ン膜１２上に、後の工程にて発生するオーバーエッチン
グによる膜減り、プロセスダメージから該反射防止膜を
保護する単結晶シリコン膜１１を形成する工程とを包含
することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、光信号を電気信号
に変換する受光素子と、この受光素子によって変換され
た電気信号を信号処理するための回路素子とを同一基板
上に形成した受光素子内蔵型半導体装置の製造方法及び
受光素子内蔵型半導体装置に関する。
に変換する受光素子と、この受光素子によって変換され
た電気信号を信号処理するための回路素子とを同一基板
上に形成した受光素子内蔵型半導体装置の製造方法及び
受光素子内蔵型半導体装置に関する。
【０００２】
【従来の技術】光信号を受光して電気信号に変換する受
光素子と、この受光素子によって光信号から変換された
電気信号を信号処理するための信号処理用の回路素子と
を、同一の基板上に形成した受光素子内蔵型半導体装置
がピックアップ等に用いられている。このような受光素
子内蔵型半導体装置は、ＩＣプロセスを利用して同一チ
ップ上に、受光素子であるフォトダイオードと信号処理
に用いられるトランジスタ、抵抗、容量等の回路素子と
を集積して形成される。
光素子と、この受光素子によって光信号から変換された
電気信号を信号処理するための信号処理用の回路素子と
を、同一の基板上に形成した受光素子内蔵型半導体装置
がピックアップ等に用いられている。このような受光素
子内蔵型半導体装置は、ＩＣプロセスを利用して同一チ
ップ上に、受光素子であるフォトダイオードと信号処理
に用いられるトランジスタ、抵抗、容量等の回路素子と
を集積して形成される。
【０００３】図５は、従来の受光素子内蔵型半導体装置
１の構成例を示す断面図である。
１の構成例を示す断面図である。
【０００４】この受光素子内蔵型半導体装置１は、受光
素子であるフォトダイオードが形成されたフォトダイオ
ード領域Ａと、周辺回路領域であるＮＰＮトランジスタ
領域Ｂとが、それぞれ、共通のＰ型シリコン基板２上に
形成された構造を有している。
素子であるフォトダイオードが形成されたフォトダイオ
ード領域Ａと、周辺回路領域であるＮＰＮトランジスタ
領域Ｂとが、それぞれ、共通のＰ型シリコン基板２上に
形成された構造を有している。
【０００５】フォトダイオード領域Ａは、Ｐ型シリコン
基板２の表面上の全体にわたって形成されたＮ型エピタ
キシャル層３を有しており、本例では、このＮ型エピタ
キシャル層３とＰ型基板２とによって、ＰＮ接合面が形
成されている。Ｎ型エピタキシャル層３上には、フォト
ダイオード領域Ａの所定の領域に、Ｎ型のカソード拡散
領域４が形成されている。
基板２の表面上の全体にわたって形成されたＮ型エピタ
キシャル層３を有しており、本例では、このＮ型エピタ
キシャル層３とＰ型基板２とによって、ＰＮ接合面が形
成されている。Ｎ型エピタキシャル層３上には、フォト
ダイオード領域Ａの所定の領域に、Ｎ型のカソード拡散
領域４が形成されている。
【０００６】トランジスタ領域Ｂは、Ｐ型シリコン基板
２の表面上のコレクタ領域に、埋め込まれた状態に形成
されたＮ＋埋込拡散層５を有しており、このＮ＋埋込拡
散層５の両側には、フォトダイオード領域Ａとトランジ
スタ領域Ｂとを素子分離するためのＰ＋埋込拡散層６
が、それぞれ形成されている。Ｎ＋埋込拡散層５及びＰ
＋埋込拡散層６上には、それぞれＮ型エピタキシャル層
３の表面から各拡散層に達する素子分離層７が形成され
ている。Ｎ＋埋込拡散層５上に設けられたＮ型エピタキ
シャル層３上の所定位置には、Ｐ型のベース領域８が形
成されており、さらに、このベース領域８中の一部に、
エミッタ領域９が形成されている。
２の表面上のコレクタ領域に、埋め込まれた状態に形成
されたＮ＋埋込拡散層５を有しており、このＮ＋埋込拡
散層５の両側には、フォトダイオード領域Ａとトランジ
スタ領域Ｂとを素子分離するためのＰ＋埋込拡散層６
が、それぞれ形成されている。Ｎ＋埋込拡散層５及びＰ
＋埋込拡散層６上には、それぞれＮ型エピタキシャル層
３の表面から各拡散層に達する素子分離層７が形成され
ている。Ｎ＋埋込拡散層５上に設けられたＮ型エピタキ
シャル層３上の所定位置には、Ｐ型のベース領域８が形
成されており、さらに、このベース領域８中の一部に、
エミッタ領域９が形成されている。
【０００７】上記各層を設けたフォトダイオード領域Ａ
及びＮＰＮトランジスタ領域Ｂの表面上には、酸化シリ
コン膜１０が設けられている。この酸化シリコン膜１０
は、フォトダイオード領域Ａでは、反射防止膜として機
能し、ＮＰＮトランジスタ領域Ｂでは、絶縁膜として機
能する。この酸化シリコン膜１０には、ＮＰＮトランジ
スタ領域ＢのＮ型エピタキシャル層３上及びエミッタ領
域９上及びベース領域８上に開口部が形成されており、
フォトダイオード領域ＡのＮ型カソード拡散領域４上に
も開口部が形成されている。この各開口部のうち、ＮＰ
Ｎトランジスタ領域ＢのＮ型エピタキシャル層３上及び
エミッタ領域９上及びフォトダイオード領域ＡのＮ型エ
ピタキシャル層３上の開口部には、それぞれ、多結晶シ
リコン膜１１が埋め込まれた状態に配置されている。
及びＮＰＮトランジスタ領域Ｂの表面上には、酸化シリ
コン膜１０が設けられている。この酸化シリコン膜１０
は、フォトダイオード領域Ａでは、反射防止膜として機
能し、ＮＰＮトランジスタ領域Ｂでは、絶縁膜として機
能する。この酸化シリコン膜１０には、ＮＰＮトランジ
スタ領域ＢのＮ型エピタキシャル層３上及びエミッタ領
域９上及びベース領域８上に開口部が形成されており、
フォトダイオード領域ＡのＮ型カソード拡散領域４上に
も開口部が形成されている。この各開口部のうち、ＮＰ
Ｎトランジスタ領域ＢのＮ型エピタキシャル層３上及び
エミッタ領域９上及びフォトダイオード領域ＡのＮ型エ
ピタキシャル層３上の開口部には、それぞれ、多結晶シ
リコン膜１１が埋め込まれた状態に配置されている。
【０００８】フォトダイオード領域Ａ上の酸化シリコン
膜１０上には、反射防止膜である窒化シリコン膜１２が
設けられている。フォトダイオード領域Ａ上の酸化シリ
コン膜１０上または窒化シリコン膜１２上及びＮＰＮト
ランジスタ領域Ｂの酸化シリコン膜１０上には、全体に
わたって酸化膜１３が設けられている。この酸化膜１３
には、ＮＰＮトランジスタ領域ＢのＮ型エピタキシャル
層３上及びエミッタ領域９上の多結晶シリコン膜１１に
達する開口部がそれぞれ形成され、さらに、ベース領域
８上の酸化シリコン膜１３には、酸化膜１３の表面から
酸化シリコン膜１０を経てベース領域８に達する開口部
が形成されている。各開口部には、それぞれ、メタル電
極１４が形成されている。
膜１０上には、反射防止膜である窒化シリコン膜１２が
設けられている。フォトダイオード領域Ａ上の酸化シリ
コン膜１０上または窒化シリコン膜１２上及びＮＰＮト
ランジスタ領域Ｂの酸化シリコン膜１０上には、全体に
わたって酸化膜１３が設けられている。この酸化膜１３
には、ＮＰＮトランジスタ領域ＢのＮ型エピタキシャル
層３上及びエミッタ領域９上の多結晶シリコン膜１１に
達する開口部がそれぞれ形成され、さらに、ベース領域
８上の酸化シリコン膜１３には、酸化膜１３の表面から
酸化シリコン膜１０を経てベース領域８に達する開口部
が形成されている。各開口部には、それぞれ、メタル電
極１４が形成されている。
【０００９】各メタル電極１４が形成された酸化膜１３
上には、メタル電極保護用の配線層間膜１５が形成さ
れ、この配線層間膜１５上には、カバー膜１６が形成さ
れている。
上には、メタル電極保護用の配線層間膜１５が形成さ
れ、この配線層間膜１５上には、カバー膜１６が形成さ
れている。
【００１０】
【発明が解決しようとする課題】フォトダイオードの性
能を評価する場合、受光感度が重要な要素となり、受光
感度は、その値が高く、且つ、ばらつきが小さいことが
要求される。このような要求を満たすフォトダイオード
を形成するためには、例えば、酸化膜と窒化膜との２層
構造からなる反射防止膜を形成することが望ましい。
能を評価する場合、受光感度が重要な要素となり、受光
感度は、その値が高く、且つ、ばらつきが小さいことが
要求される。このような要求を満たすフォトダイオード
を形成するためには、例えば、酸化膜と窒化膜との２層
構造からなる反射防止膜を形成することが望ましい。
【００１１】上記の図５に示す受光素子内蔵型半導体装
置では、フォトダイオード領域Ａ及びＮＰＮトランジス
タ領域Ｂの全面にわたって、酸化膜１３、配線層間膜１
５、カバー膜１６が形成されている。しかし、これら酸
化膜１３等を介してフォトダイオード領域の受光領域に
形成された反射防止膜に光信号が入射されるよりも、直
接、反射防止膜に光信号が入射される構成とした方が、
受光感度を向上することができることから、反射防止膜
上の酸化膜１３等の上層膜をエッチングにより除去する
ことによって開口部を形成した受光素子内蔵型半導体装
置が提案されている。
置では、フォトダイオード領域Ａ及びＮＰＮトランジス
タ領域Ｂの全面にわたって、酸化膜１３、配線層間膜１
５、カバー膜１６が形成されている。しかし、これら酸
化膜１３等を介してフォトダイオード領域の受光領域に
形成された反射防止膜に光信号が入射されるよりも、直
接、反射防止膜に光信号が入射される構成とした方が、
受光感度を向上することができることから、反射防止膜
上の酸化膜１３等の上層膜をエッチングにより除去する
ことによって開口部を形成した受光素子内蔵型半導体装
置が提案されている。
【００１２】しかしながら、このような構成の受光素子
内蔵型半導体装置では、その反射防止膜は、１００ｎｍ
程度の極薄厚に形成され、反射防止膜の表面が上層膜を
形成する工程中に露出した状態になっていると、その工
程中のオーバーエッチングによって、膜減りが生じ、最
悪の場合には、反射防止膜が消失するおそれもある。
内蔵型半導体装置では、その反射防止膜は、１００ｎｍ
程度の極薄厚に形成され、反射防止膜の表面が上層膜を
形成する工程中に露出した状態になっていると、その工
程中のオーバーエッチングによって、膜減りが生じ、最
悪の場合には、反射防止膜が消失するおそれもある。
【００１３】また、この反射防止膜が極薄厚に形成され
ているために、上層形成工程中におけるプラズマ等のダ
メージが、シリコン層の内部にまで達し、大きな欠陥等
が発生するおそれがある。このような大きな欠陥が発生
すると、フォトダイオード領域Ａ内の分割部（図５にお
いて図示せず）に接合リークが発生するおそれがあり、
また、受光素子のライフタイムが短縮されて受光感度が
低下するおそれもあり、受光素子として好ましくない。
ているために、上層形成工程中におけるプラズマ等のダ
メージが、シリコン層の内部にまで達し、大きな欠陥等
が発生するおそれがある。このような大きな欠陥が発生
すると、フォトダイオード領域Ａ内の分割部（図５にお
いて図示せず）に接合リークが発生するおそれがあり、
また、受光素子のライフタイムが短縮されて受光感度が
低下するおそれもあり、受光素子として好ましくない。
【００１４】このような問題を解消するために、反射防
止膜を形成した後は、上部の層間膜を残しておき、最終
工程において、受光領域上のＩＣ保護膜を除去する際の
ドライエッチング工程を利用して、反射防止膜の上部に
開口部を形成する方法が用いられている。
止膜を形成した後は、上部の層間膜を残しておき、最終
工程において、受光領域上のＩＣ保護膜を除去する際の
ドライエッチング工程を利用して、反射防止膜の上部に
開口部を形成する方法が用いられている。
【００１５】しかし、層間膜としては、通常、酸化膜あ
るいは窒化膜しか利用することができないため、層間膜
を除去する工程で、反射防止膜の上層膜として形成され
ている薄膜の窒化膜と層間膜とで大きなエッチングの選
択比をとることができない。このため、まず、ドライエ
ッチングによりある程度の厚さの層間膜を除去した後、
ウエットエッチングを行うことにより残存する酸化膜を
除去する方法をとらなければならない。
るいは窒化膜しか利用することができないため、層間膜
を除去する工程で、反射防止膜の上層膜として形成され
ている薄膜の窒化膜と層間膜とで大きなエッチングの選
択比をとることができない。このため、まず、ドライエ
ッチングによりある程度の厚さの層間膜を除去した後、
ウエットエッチングを行うことにより残存する酸化膜を
除去する方法をとらなければならない。
【００１６】しかし、この方法を用いた場合でも、ウエ
ットエッチング時の横方向への広がりを抑えた非常に高
度なエッチング制御技術を用いることが必要となり、層
間膜を高精度に除去することは容易ではなく、エッチン
グ残り等で反射防止膜の反射率のばらつきも大きくなる
という問題がある。
ットエッチング時の横方向への広がりを抑えた非常に高
度なエッチング制御技術を用いることが必要となり、層
間膜を高精度に除去することは容易ではなく、エッチン
グ残り等で反射防止膜の反射率のばらつきも大きくなる
という問題がある。
【００１７】本発明は、上記問題を解決するためになさ
れたものであり、工程の大幅な増加、複雑なプロセスを
必要とすることなく、反射防止膜のウエハ工程中のエッ
チング工程による膜減り、プロセスダメージを低減する
ことができる受光素子内蔵型半導体装置の製造方法及び
受光素子内蔵型半導体装置を提供することを目的とす
る。
れたものであり、工程の大幅な増加、複雑なプロセスを
必要とすることなく、反射防止膜のウエハ工程中のエッ
チング工程による膜減り、プロセスダメージを低減する
ことができる受光素子内蔵型半導体装置の製造方法及び
受光素子内蔵型半導体装置を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】上記課題を解決するた
め、本発明の受光素子内蔵型半導体装置の製造方法は、
光信号を受光して電気信号に変換する受光素子領域と、
該受光素子領域によって変換された電気信号を信号処理
するための回路素子領域とを同一基板上に形成した受光
素子内蔵型半導体装置の製造方法であって、該基板上の
該受光素子領域上に、反射防止膜を形成する工程と、該
反射防止膜上に、後の工程にて発生するオーバーエッチ
ングによる膜減り、プロセスダメージから該反射防止膜
を保護する保護膜を形成する工程を包含することを特徴
とするものである。
め、本発明の受光素子内蔵型半導体装置の製造方法は、
光信号を受光して電気信号に変換する受光素子領域と、
該受光素子領域によって変換された電気信号を信号処理
するための回路素子領域とを同一基板上に形成した受光
素子内蔵型半導体装置の製造方法であって、該基板上の
該受光素子領域上に、反射防止膜を形成する工程と、該
反射防止膜上に、後の工程にて発生するオーバーエッチ
ングによる膜減り、プロセスダメージから該反射防止膜
を保護する保護膜を形成する工程を包含することを特徴
とするものである。
【００１９】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記保護膜を除去する工程を、さら
に含むことが好ましい。
製造方法において、前記保護膜を除去する工程を、さら
に含むことが好ましい。
【００２０】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記保護膜が、多結晶シリコン膜よ
り形成されることが好ましい。
製造方法において、前記保護膜が、多結晶シリコン膜よ
り形成されることが好ましい。
【００２１】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記回路素子領域に、多結晶シリコ
ン膜より形成される素子層が形成されており、前記反射
防止膜上の多結晶シリコン膜及び該回路素子領域の素子
層となる多結晶シリコン膜が、同一の工程にて形成され
ることが好ましい。
製造方法において、前記回路素子領域に、多結晶シリコ
ン膜より形成される素子層が形成されており、前記反射
防止膜上の多結晶シリコン膜及び該回路素子領域の素子
層となる多結晶シリコン膜が、同一の工程にて形成され
ることが好ましい。
【００２２】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記回路素子領域の素子層は、バイ
ポーラトランジスタのエミッタまたはベースであること
が好ましい。
製造方法において、前記回路素子領域の素子層は、バイ
ポーラトランジスタのエミッタまたはベースであること
が好ましい。
【００２３】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記回路素子領域の素子層は、ＭＯ
Ｓトランジスタのゲートであることが好ましい。
製造方法において、前記回路素子領域の素子層は、ＭＯ
Ｓトランジスタのゲートであることが好ましい。
【００２４】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記回路素子領域の素子層は、抵抗
素子であることが好ましい。
製造方法において、前記回路素子領域の素子層は、抵抗
素子であることが好ましい。
【００２５】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜上の多結晶シリコン
膜は、ウエットエッチング法を用いて除去されることが
好ましい。
製造方法において、前記反射防止膜上の多結晶シリコン
膜は、ウエットエッチング法を用いて除去されることが
好ましい。
【００２６】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜上の多結晶シリコン
膜は、ドライエッチング法及びウエットエッチング法を
併用して除去されることが好ましい。
製造方法において、前記反射防止膜上の多結晶シリコン
膜は、ドライエッチング法及びウエットエッチング法を
併用して除去されることが好ましい。
【００２７】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜上の多結晶シリコン
膜を除去するためのウエットエッチング法に、酸化フッ
化アンモニウムを含む溶液が用いられることが好まし
い。
製造方法において、前記反射防止膜上の多結晶シリコン
膜を除去するためのウエットエッチング法に、酸化フッ
化アンモニウムを含む溶液が用いられることが好まし
い。
【００２８】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜上の多結晶シリコン
膜には、高濃度の不純物が含まれることが好ましい。
製造方法において、前記反射防止膜上の多結晶シリコン
膜には、高濃度の不純物が含まれることが好ましい。
【００２９】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜上の多結晶シリコン
膜に含まれる不純物はリンであることが好ましい。
製造方法において、前記反射防止膜上の多結晶シリコン
膜に含まれる不純物はリンであることが好ましい。
【００３０】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜上の多結晶シリコン
膜において、上層膜にオーバーラップする領域は、サイ
ドエッチング法を用いて除去されることが好ましい。
製造方法において、前記反射防止膜上の多結晶シリコン
膜において、上層膜にオーバーラップする領域は、サイ
ドエッチング法を用いて除去されることが好ましい。
【００３１】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記受光素子領域に設けられた多結
晶シリコン膜によって、カソード電極が形成されること
が好ましい。
製造方法において、前記受光素子領域に設けられた多結
晶シリコン膜によって、カソード電極が形成されること
が好ましい。
【００３２】上記本発明の受光素子内蔵型半導体装置の
製造方法において、前記反射防止膜上の多結晶シリコン
膜と、前記カソード電極となる多結晶シリコン膜とは、
分断されていることが好ましい。
製造方法において、前記反射防止膜上の多結晶シリコン
膜と、前記カソード電極となる多結晶シリコン膜とは、
分断されていることが好ましい。
【００３３】また、本発明の受光素子内蔵型半導体装置
は、上記本発明の受光素子内蔵型半導体装置の製造方法
によって製造されるものである。
は、上記本発明の受光素子内蔵型半導体装置の製造方法
によって製造されるものである。
【００３４】
【発明の実施の形態】以下、本発明の受光素子内蔵型半
導体装置の製造方法について図面に基づいて詳細に説明
する。
導体装置の製造方法について図面に基づいて詳細に説明
する。
【００３５】（実施の形態１）図１（ａ）〜（ｃ）及び
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、それぞ
れ、本発明の受光素子内蔵型半導体装置を製造する方法
について工程毎に説明する概略断面図である。なお、各
図面において、ＡはＮＰＮトランジスタ領域、Ｂはフォ
トダイオード領域をそれぞれ示している。
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、それぞ
れ、本発明の受光素子内蔵型半導体装置を製造する方法
について工程毎に説明する概略断面図である。なお、各
図面において、ＡはＮＰＮトランジスタ領域、Ｂはフォ
トダイオード領域をそれぞれ示している。
【００３６】まず、図１（ａ）に示すように、基板とし
て、５００Ωｃｍ程度の比抵抗を有するＰ型シリコン基
板２を用い、このＰ型シリコン基板２の表面上に、ＮＰ
Ｎトランジスタ領域Ｂとなる所定位置に、Ｎ＋埋込拡散
層５を形成し、続いて、このＮ＋埋込拡散層５の両側
に、素子分離用のＰ＋埋込拡散層６を形成する。なお、
Ｐ型シリコン基板２の表面上の他の領域には、このＰ＋
埋込拡散層６を形成する工程と同一工程にて、基板電極
用のＰ＋埋込拡散層（図示を省略する）が形成される。
て、５００Ωｃｍ程度の比抵抗を有するＰ型シリコン基
板２を用い、このＰ型シリコン基板２の表面上に、ＮＰ
Ｎトランジスタ領域Ｂとなる所定位置に、Ｎ＋埋込拡散
層５を形成し、続いて、このＮ＋埋込拡散層５の両側
に、素子分離用のＰ＋埋込拡散層６を形成する。なお、
Ｐ型シリコン基板２の表面上の他の領域には、このＰ＋
埋込拡散層６を形成する工程と同一工程にて、基板電極
用のＰ＋埋込拡散層（図示を省略する）が形成される。
【００３７】次に、図１（ｂ）に示すように、Ｎ＋埋込
拡散層５及びＰ＋埋込拡散層６が形成されたＰ型シリコ
ン基板２の全面にわたって、約１Ωｃｍの比抵抗を有す
るＮ型エピタキシャル層３を２μｍの厚さに形成した
後、フォトダイオード領域Ａにおける基板電極を作製す
る領域にＰ型ウエル拡散層１７を形成し、さらに、ＬＯ
ＣＯＳ工程を行うことにより、Ｎ＋埋込拡散層５及びＰ
＋埋込拡散層６上からＮ型エピタキシャル層３の表面か
ら各拡散層に達する厚さ約１μｍの酸化膜を成長させて
素子分離層７を形成する。
拡散層５及びＰ＋埋込拡散層６が形成されたＰ型シリコ
ン基板２の全面にわたって、約１Ωｃｍの比抵抗を有す
るＮ型エピタキシャル層３を２μｍの厚さに形成した
後、フォトダイオード領域Ａにおける基板電極を作製す
る領域にＰ型ウエル拡散層１７を形成し、さらに、ＬＯ
ＣＯＳ工程を行うことにより、Ｎ＋埋込拡散層５及びＰ
＋埋込拡散層６上からＮ型エピタキシャル層３の表面か
ら各拡散層に達する厚さ約１μｍの酸化膜を成長させて
素子分離層７を形成する。
【００３８】次に、図１（ｃ）に示すように、フォトダ
イオード領域Ａ及びＮＰＮトランジスタ領域Ｂの全面に
わたって、約３０ｎｍの厚さの酸化シリコン膜１０を形
成し、続いて、フォトダイオード領域Ａの所定の領域
に、Ｎ型カソード領域４を形成する。このＮ型カソード
領域４には、イオン注入法によって所定濃度のリンが注
入される。また、図示はしていないが分割部領域には、
イオン注入法を用いて、ボロンを導入する。続いて、こ
の酸化シリコン膜１０上に、窒化シリコン膜１２を約５
５ｎｍの膜厚に形成した後、フォトダイオード領域Ａ上
の基板電極部上及びＮＰＮトランジスタ領域Ｂ上の窒化
シリコン膜１２をエッチングにより除去する。なお、こ
れら酸化シリコン膜１０及び窒化シリコン膜１２の各膜
厚は、受光対象となる光の波長に応じて変更可能である
ことは当然である。
イオード領域Ａ及びＮＰＮトランジスタ領域Ｂの全面に
わたって、約３０ｎｍの厚さの酸化シリコン膜１０を形
成し、続いて、フォトダイオード領域Ａの所定の領域
に、Ｎ型カソード領域４を形成する。このＮ型カソード
領域４には、イオン注入法によって所定濃度のリンが注
入される。また、図示はしていないが分割部領域には、
イオン注入法を用いて、ボロンを導入する。続いて、こ
の酸化シリコン膜１０上に、窒化シリコン膜１２を約５
５ｎｍの膜厚に形成した後、フォトダイオード領域Ａ上
の基板電極部上及びＮＰＮトランジスタ領域Ｂ上の窒化
シリコン膜１２をエッチングにより除去する。なお、こ
れら酸化シリコン膜１０及び窒化シリコン膜１２の各膜
厚は、受光対象となる光の波長に応じて変更可能である
ことは当然である。
【００３９】次に、図２（ａ）に示すように、ＮＰＮト
ランジスタ領域Ｂの所定の領域に、ボロンをイオン注入
法によって導入してベース領域８を形成する。その後、
さらに、ベース領域８内の一部の領域にエミッタ領域９
を形成する。なお、Ｎ＋埋込拡散層５上のベース領域８
となっていない領域がコレクタ領域となっている。
ランジスタ領域Ｂの所定の領域に、ボロンをイオン注入
法によって導入してベース領域８を形成する。その後、
さらに、ベース領域８内の一部の領域にエミッタ領域９
を形成する。なお、Ｎ＋埋込拡散層５上のベース領域８
となっていない領域がコレクタ領域となっている。
【００４０】その後、ＮＰＮトランジスタ領域Ｂのエミ
ッタ領域９上及びコレクタ領域上及びフォトダイオード
領域ＡのＮ型カソード拡散領域４上に該当する部分の一
部の酸化シリコン膜１０を除去して開口部を形成した
後、基板の全面にわたって、多結晶シリコン層１１を約
３００ｎｍの厚さに堆積させる。その後、窒化シリコン
膜１２上及びコレクタ領域上の開口部及びエミッタ領域
９上の開口部に堆積された多結晶シリコン膜１１以外の
領域の多結晶シリコン膜１１を除去する。この結果、フ
ォトダーオードの反射防止膜となる窒化シリコン膜１２
が、多結晶シリコン膜１１によって、その全体がカバー
されることになる。本実施の形態１では、この多結晶シ
リコン膜１１によって、窒化シリコン膜１２をカバーす
ると共に、カソード電極等として用いており、このよう
な場合には、窒化シリコン膜１２上の多結晶シリコン層
１１とカソード電極となる多結晶シリコン膜とは、予
め、分断しておく。
ッタ領域９上及びコレクタ領域上及びフォトダイオード
領域ＡのＮ型カソード拡散領域４上に該当する部分の一
部の酸化シリコン膜１０を除去して開口部を形成した
後、基板の全面にわたって、多結晶シリコン層１１を約
３００ｎｍの厚さに堆積させる。その後、窒化シリコン
膜１２上及びコレクタ領域上の開口部及びエミッタ領域
９上の開口部に堆積された多結晶シリコン膜１１以外の
領域の多結晶シリコン膜１１を除去する。この結果、フ
ォトダーオードの反射防止膜となる窒化シリコン膜１２
が、多結晶シリコン膜１１によって、その全体がカバー
されることになる。本実施の形態１では、この多結晶シ
リコン膜１１によって、窒化シリコン膜１２をカバーす
ると共に、カソード電極等として用いており、このよう
な場合には、窒化シリコン膜１２上の多結晶シリコン層
１１とカソード電極となる多結晶シリコン膜とは、予
め、分断しておく。
【００４１】次に、バイポーラトランジスタとなるＮＰ
Ｎトランジスタ領域Ｂのコレクタ領域上及びフォトダイ
オード領域Ａのカソード電極上に形成された多結晶シリ
コン膜１１に、イオン注入法を用いてリンを導入する。
続いて、エミッタ領域上には、イオン注入法を用いてヒ
素を導入する。なお、このとき、フォトダイオード領域
Ａの窒化シリコン膜１２上に形成された多結晶シリコン
膜１１にもリンを導入してもよい。この領域の多結晶シ
リコン膜１１にもリンを導入することにより、最終工程
で窒化シリコン膜上の多結晶シリコン膜１１をエッチン
グにより除去するときに、そのエッチングレートが上が
り、多結晶シリコン膜１１の除去が容易になる。
Ｎトランジスタ領域Ｂのコレクタ領域上及びフォトダイ
オード領域Ａのカソード電極上に形成された多結晶シリ
コン膜１１に、イオン注入法を用いてリンを導入する。
続いて、エミッタ領域上には、イオン注入法を用いてヒ
素を導入する。なお、このとき、フォトダイオード領域
Ａの窒化シリコン膜１２上に形成された多結晶シリコン
膜１１にもリンを導入してもよい。この領域の多結晶シ
リコン膜１１にもリンを導入することにより、最終工程
で窒化シリコン膜上の多結晶シリコン膜１１をエッチン
グにより除去するときに、そのエッチングレートが上が
り、多結晶シリコン膜１１の除去が容易になる。
【００４２】次に、図２（ｂ）に示すように、ＣＶＤ法
を用いて全面にわたって、酸化膜１３を形成する。
を用いて全面にわたって、酸化膜１３を形成する。
【００４３】次に、図２（ｃ）に示すように、ＮＰＮト
ランジスタ領域Ｂのコレクタ領域上及びエミッタ領域９
上に形成された多結晶シリコン膜１１に達する開口部、
及び、ベース領域９に達する開口部、及び、フォトダイ
オード領域Ａのカソード電極上に達する開口部を、それ
ぞれ、酸化膜１３に形成し、各開口部に導体層からなる
メタル電極１４を形成する。
ランジスタ領域Ｂのコレクタ領域上及びエミッタ領域９
上に形成された多結晶シリコン膜１１に達する開口部、
及び、ベース領域９に達する開口部、及び、フォトダイ
オード領域Ａのカソード電極上に達する開口部を、それ
ぞれ、酸化膜１３に形成し、各開口部に導体層からなる
メタル電極１４を形成する。
【００４４】次に、図３（ａ）に示すように、メタル電
極１４が形成された酸化膜１３上の全体に配線層間膜１
５を形成した後、図示しないスルーホール部を、この配
線層間膜１５に形成し、図示しない第二のメタル電極を
形成する。
極１４が形成された酸化膜１３上の全体に配線層間膜１
５を形成した後、図示しないスルーホール部を、この配
線層間膜１５に形成し、図示しない第二のメタル電極を
形成する。
【００４５】次に、図３（ｂ）に示すように、配線層間
膜１５上の全体にカバー膜１６を形成する。
膜１５上の全体にカバー膜１６を形成する。
【００４６】次に、全体にわたって形成されたカバー膜
１６及び配線層間膜１５のうち、反射防止膜上のカバー
膜１６及び配線配線層１５を、ドライエッチングにより
除去し、開口部を形成する。この場合、窒化シリコン膜
１２上に設けられた多結晶シリコン膜１１と酸化膜１３
及び配線層間膜１５及びカバー膜１６とのエッチングの
選択比が、１０以上とすることができるため、多結晶シ
リコン膜１１は、エッチング工程におけるストッパ膜と
して、下層の窒化シリコン膜１２を充分に保護すること
が可能になる。
１６及び配線層間膜１５のうち、反射防止膜上のカバー
膜１６及び配線配線層１５を、ドライエッチングにより
除去し、開口部を形成する。この場合、窒化シリコン膜
１２上に設けられた多結晶シリコン膜１１と酸化膜１３
及び配線層間膜１５及びカバー膜１６とのエッチングの
選択比が、１０以上とすることができるため、多結晶シ
リコン膜１１は、エッチング工程におけるストッパ膜と
して、下層の窒化シリコン膜１２を充分に保護すること
が可能になる。
【００４７】続いて、ウエットエッチング法によって、
窒化シリコン膜１２上の多結晶シリコン膜１１を除去す
る。この場合、酸化フッ化アンモニウムを含む酸性溶液
を用いれば、オーバーエッチングによるサイドエッチン
グを用いて多結晶シリコン膜１１を完全除去する場合で
も、下層の反射防止膜である窒化シリコン膜１２の膜減
りを、１ｎｍ程度に抑えることができる。なお、ドライ
エッチング法とウエットエッチング法とを組み合わせて
多結晶シリコン膜１１を除去してもよい。
窒化シリコン膜１２上の多結晶シリコン膜１１を除去す
る。この場合、酸化フッ化アンモニウムを含む酸性溶液
を用いれば、オーバーエッチングによるサイドエッチン
グを用いて多結晶シリコン膜１１を完全除去する場合で
も、下層の反射防止膜である窒化シリコン膜１２の膜減
りを、１ｎｍ程度に抑えることができる。なお、ドライ
エッチング法とウエットエッチング法とを組み合わせて
多結晶シリコン膜１１を除去してもよい。
【００４８】（実施の形態２）図４（ａ）〜図４（ｃ）
は、それぞれ、本実施の形態２の受光素子内蔵型半導体
装置の製造方法を工程毎に説明する概略断面図である。
なお、各図面において、Ａはフォトダイオード領域、Ｂ
はＰｃｈ型のＭＯＳトランジスタ領域をそれぞれ示して
いる。
は、それぞれ、本実施の形態２の受光素子内蔵型半導体
装置の製造方法を工程毎に説明する概略断面図である。
なお、各図面において、Ａはフォトダイオード領域、Ｂ
はＰｃｈ型のＭＯＳトランジスタ領域をそれぞれ示して
いる。
【００４９】まず、図４（ａ）に示すように、基板とし
て、５００Ωｃｍ程度の比抵抗を有するＰ型シリコン基
板２２を用い、このＰ型シリコン基板２２の表面上のＰ
ｃｈ型ＭＯＳトランジスタ領域Ｂとなる所定位置に、Ｎ
型ウエル拡散層２３を形成する。
て、５００Ωｃｍ程度の比抵抗を有するＰ型シリコン基
板２２を用い、このＰ型シリコン基板２２の表面上のＰ
ｃｈ型ＭＯＳトランジスタ領域Ｂとなる所定位置に、Ｎ
型ウエル拡散層２３を形成する。
【００５０】次に、図４（ｂ）に示すように、ＬＯＣＯ
Ｓ工程を行うことにより、Ｎ型ウエル拡散層２３の両側
に素子分離層２４を形成する。その後、全面にわたっ
て、酸化膜２６を約３０ｎｍの厚さに形成し、フォトダ
イオード領域Ａに、Ｎ型の拡散層２５を形成する。この
Ｎ型の拡散層２５は、フォトダイオード領域Ａのカソー
ド領域となる。Ｎ型拡散層２５を形成した後、酸化シリ
コン膜２６上に、反射防止膜となる窒化シリコン膜２７
を約５５ｎｍの厚さに形成する。
Ｓ工程を行うことにより、Ｎ型ウエル拡散層２３の両側
に素子分離層２４を形成する。その後、全面にわたっ
て、酸化膜２６を約３０ｎｍの厚さに形成し、フォトダ
イオード領域Ａに、Ｎ型の拡散層２５を形成する。この
Ｎ型の拡散層２５は、フォトダイオード領域Ａのカソー
ド領域となる。Ｎ型拡散層２５を形成した後、酸化シリ
コン膜２６上に、反射防止膜となる窒化シリコン膜２７
を約５５ｎｍの厚さに形成する。
【００５１】次に、図４（ｃ）に示すように、フォトダ
イオード領域Ａにおける受光部とな領域以外の領域の窒
化シリコン膜２７を除去した後、ＭＯＳトランジスタ領
域Ｂにゲート酸化膜（図示を省略する）を形成する。そ
の後、ＭＯＳトランジスタ領域Ｂに、しきい値電圧Ｖｔ
ｈを制御するためのチャネル用イオンを注入した後、全
面にわたって、多結晶シリコン膜２８を、約３００ｎｍ
の厚さに形成する。そして、ＭＯＳトランジスタ領域Ｂ
におけるゲート領域及び反射防止膜上以外の領域の多結
晶シリコン膜２８を除去する。
イオード領域Ａにおける受光部とな領域以外の領域の窒
化シリコン膜２７を除去した後、ＭＯＳトランジスタ領
域Ｂにゲート酸化膜（図示を省略する）を形成する。そ
の後、ＭＯＳトランジスタ領域Ｂに、しきい値電圧Ｖｔ
ｈを制御するためのチャネル用イオンを注入した後、全
面にわたって、多結晶シリコン膜２８を、約３００ｎｍ
の厚さに形成する。そして、ＭＯＳトランジスタ領域Ｂ
におけるゲート領域及び反射防止膜上以外の領域の多結
晶シリコン膜２８を除去する。
【００５２】続いて、ＭＯＳトランジスタ領域Ｂにおい
て、所定の不純物を導入して、ソース領域２９及びドレ
イン領域３０を形成する。
て、所定の不純物を導入して、ソース領域２９及びドレ
イン領域３０を形成する。
【００５３】以降の工程は、通常のＭＯＳプロセス工程
を経てＭＯＳトランジスタ領域Ｂを形成し、続いて、実
施の形態１に説明した方法と同様の方法を用いて、フォ
トダイオード領域Ａ上に形成された酸化膜をドライエッ
チングにより除去し、続いて、多結晶シリコン膜２８を
ウエットエッチング法により除去して、フォトダイオー
ド領域Ａに受光部を開口する。
を経てＭＯＳトランジスタ領域Ｂを形成し、続いて、実
施の形態１に説明した方法と同様の方法を用いて、フォ
トダイオード領域Ａ上に形成された酸化膜をドライエッ
チングにより除去し、続いて、多結晶シリコン膜２８を
ウエットエッチング法により除去して、フォトダイオー
ド領域Ａに受光部を開口する。
【００５４】以上に説明したように、本発明の受光素子
内臓型半導体装置の製造方法では、多結晶シリコン膜を
反射防止膜となる窒化膜上に形成して、この多結晶シリ
コン膜をエッチングストッパとして用いている。この多
結晶シリコン膜を反射防止膜上に設けることによって、
上層に形成された酸化膜とのエッチングの選択比を大き
くとることができるので、オーバーエッチングにより反
射防止膜が消失するおそれがない。また、工程中の熱処
理等でも界面の変質、屈折率の変化等の悪影響を与える
ことがなく、反射防止膜を工程中に発生するおそれがあ
るプロセスダメージから保護することが可能となる。さ
らに、酸化フッ化アンモニウムを含むウエットエッチン
グにより、反射防止膜である窒化膜にダメージを与える
ことなく、膜減りがほとんど生じることがなく、多結晶
シリコン膜のみを除去することができる。その結果、受
光感度が良好であり、かつ、各受光素子間で受光感度に
ばらつきが低減された受光素子を製造することができ
る。
内臓型半導体装置の製造方法では、多結晶シリコン膜を
反射防止膜となる窒化膜上に形成して、この多結晶シリ
コン膜をエッチングストッパとして用いている。この多
結晶シリコン膜を反射防止膜上に設けることによって、
上層に形成された酸化膜とのエッチングの選択比を大き
くとることができるので、オーバーエッチングにより反
射防止膜が消失するおそれがない。また、工程中の熱処
理等でも界面の変質、屈折率の変化等の悪影響を与える
ことがなく、反射防止膜を工程中に発生するおそれがあ
るプロセスダメージから保護することが可能となる。さ
らに、酸化フッ化アンモニウムを含むウエットエッチン
グにより、反射防止膜である窒化膜にダメージを与える
ことなく、膜減りがほとんど生じることがなく、多結晶
シリコン膜のみを除去することができる。その結果、受
光感度が良好であり、かつ、各受光素子間で受光感度に
ばらつきが低減された受光素子を製造することができ
る。
【００５５】この多結晶シリコン膜は、通常のＩＣプロ
セスで多用される材料であり、トランジスタ領域で用い
られる多結晶シリコンと共通化して設けることができ
る。例えば、バイポーラプロセスに受光素子を内蔵する
場合には、トランジスタのベース或いはエミッタの拡散
源と電極に用いられる多結晶シリコンと共用することが
できる。また、ＭＯＳプロセスに受光素子を内蔵する場
合には、ゲートに用いられる多結晶シリコンを利用する
ことができる。さらには、ＢｉＣＭＯＳプロセスに受光
素子を内蔵する場合には、前記どちらの多結晶シリコン
を利用することが可能になる。
セスで多用される材料であり、トランジスタ領域で用い
られる多結晶シリコンと共通化して設けることができ
る。例えば、バイポーラプロセスに受光素子を内蔵する
場合には、トランジスタのベース或いはエミッタの拡散
源と電極に用いられる多結晶シリコンと共用することが
できる。また、ＭＯＳプロセスに受光素子を内蔵する場
合には、ゲートに用いられる多結晶シリコンを利用する
ことができる。さらには、ＢｉＣＭＯＳプロセスに受光
素子を内蔵する場合には、前記どちらの多結晶シリコン
を利用することが可能になる。
【００５６】したがって、本発明の受光素子内蔵型半導
体装置の製造方法は、工程数を増加させることがなく、
また、複雑なプロセスを用いることもないので、歩留ま
りが高い。
体装置の製造方法は、工程数を増加させることがなく、
また、複雑なプロセスを用いることもないので、歩留ま
りが高い。
【００５７】なお、上記実施の形態１及び２では、反射
防止膜をプロセスダメージから保護するために形成され
た多結晶シリコン膜を用いて、トランジスタ領域におい
て電極を形成しているが、この多結晶シリコン膜を抵抗
素子を形成するために利用してもよい。
防止膜をプロセスダメージから保護するために形成され
た多結晶シリコン膜を用いて、トランジスタ領域におい
て電極を形成しているが、この多結晶シリコン膜を抵抗
素子を形成するために利用してもよい。
【００５８】
【発明の効果】本発明の受光素子内蔵型半導体装置の製
造方法は、光信号を受光して電気信号に変換する受光素
子領域と、該受光素子領域によって変換された電気信号
を信号処理するための回路素子領域とを同一基板上に形
成した受光素子内蔵型半導体装置の製造方法であって、
該受光素子領域上に、反射防止膜を形成する工程と、該
反射防止膜上に、後の工程にて発生するオーバーエッチ
ングによる膜減り、プロセスダメージから該反射防止膜
を保護する保護膜を形成する工程とを包含することを特
徴とするものであり、反射防止膜のウエハ工程中でのオ
ーバーエッチングによる膜減り、プロセスダメージを低
減することができる。
造方法は、光信号を受光して電気信号に変換する受光素
子領域と、該受光素子領域によって変換された電気信号
を信号処理するための回路素子領域とを同一基板上に形
成した受光素子内蔵型半導体装置の製造方法であって、
該受光素子領域上に、反射防止膜を形成する工程と、該
反射防止膜上に、後の工程にて発生するオーバーエッチ
ングによる膜減り、プロセスダメージから該反射防止膜
を保護する保護膜を形成する工程とを包含することを特
徴とするものであり、反射防止膜のウエハ工程中でのオ
ーバーエッチングによる膜減り、プロセスダメージを低
減することができる。
【図１】（ａ）〜（ｃ）は、それぞれ、実施の形態１の
受光素子内蔵型半導体装置を製造する方法について工程
毎に説明する概略断面図である。
受光素子内蔵型半導体装置を製造する方法について工程
毎に説明する概略断面図である。
【図２】（ａ）〜（ｃ）は、それぞれ、その受光素子内
蔵型半導体装置を製造する方法について工程毎に説明す
る概略断面図である。
蔵型半導体装置を製造する方法について工程毎に説明す
る概略断面図である。
【図３】（ａ）〜（ｃ）は、それぞれ、その受光素子内
蔵型半導体装置を製造する方法について工程毎に説明す
る概略断面図である。
蔵型半導体装置を製造する方法について工程毎に説明す
る概略断面図である。
【図４】（ａ）〜（ｃ）は、それぞれ、実施の形態２の
受光素子内蔵型半導体装置を製造する方法について工程
毎に説明する概略断面図である。
受光素子内蔵型半導体装置を製造する方法について工程
毎に説明する概略断面図である。
【図５】従来の受光素子内蔵型半導体装置の構成例を示
す断面図である。
す断面図である。
１ 受光素子内蔵型半導体装置
２ Ｐ型シリコン基板
３ Ｎ型エピタキシャル層
４ Ｎ型カソード領域
５ Ｎ型埋込拡散層
６ Ｐ型埋込拡散層
７ 素子分離層
８ ベース領域
９ エミッタ領域
１０ 酸化シリコン層
１１ 多結晶シリコン膜
１２ 窒化シリコン膜
１３ 酸化膜
１４ メタル電極
１５ 配線層間膜
１６ カバー膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 夏秋 和弘
大阪府大阪市阿倍野区長池町22番22号 シ
ャープ株式会社内
(72)発明者 瀬戸山 孝男
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 浅野 祐次
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 加藤 盛央
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 4M118 AA01 AA10 AB10 BA02 CA03
CA09 CA34 EA20 FC06 FC09
FC18
5F049 MA02 MB02 NA08 PA14 QA03
QA20 RA02 RA08 RA10 SS03
SZ03 SZ13 UA01 UA13 UA20
5F082 BA02 BA04 BA50 BC01 BC09
BC11 BC15 DA10
Claims (16)
- 【請求項１】 光信号を受光して電気信号に変換する受
光素子領域と、該受光素子領域によって変換された電気
信号を信号処理するための回路素子領域とを同一基板上
に形成した受光素子内蔵型半導体装置の製造方法であっ
て、 該基板上の該受光素子領域上に、反射防止膜を形成する
工程と、 該反射防止膜上に、後の工程にて発生するオーバーエッ
チングによる膜減り、プロセスダメージから該反射防止
膜を保護する保護膜を形成する工程を包含することを特
徴とする受光素子内蔵型半導体装置の製造方法。 - 【請求項２】 前記保護膜を除去する工程を、さらに含
む、請求項１に記載の受光素子内蔵型半導体装置の製造
方法。 - 【請求項３】 前記保護膜が、多結晶シリコン膜より形
成される、請求項１または２に記載の受光素子内蔵型半
導体装置の製造方法。 - 【請求項４】 前記回路素子領域に、多結晶シリコン膜
より形成される素子層が形成されており、 前記反射防止膜上の多結晶シリコン膜及び該回路素子領
域の素子層となる多結晶シリコン膜が、同一の工程にて
形成される、請求項３に記載の受光素子内蔵型半導体装
置の製造方法。 - 【請求項５】 前記回路素子領域の素子層は、バイポー
ラトランジスタのエミッタまたはベースである、請求項
４に記載の受光素子内蔵型半導体装置の製造方法。 - 【請求項６】 前記回路素子領域の素子層は、ＭＯＳト
ランジスタのゲートである、請求項４に記載の受光素子
内蔵型半導体装置の製造方法。 - 【請求項７】 前記回路素子領域の素子層は、抵抗素子
である、請求項４に記載の半導体装置の製造方法。 - 【請求項８】 前記反射防止膜上の多結晶シリコン膜
は、ウエットエッチング法を用いて除去される、請求項
３〜７のいずれかに記載の受光素子内蔵型半導体装置の
製造方法。 - 【請求項９】 前記反射防止膜上の多結晶シリコン膜
は、ドライエッチング法及びウエットエッチング法を併
用して除去される、請求項３〜７のいずれかに記載の受
光素子内蔵型半導体装置の製造方法。 - 【請求項１０】 前記反射防止膜上の多結晶シリコン膜
を除去するためのウエットエッチング法に、酸化フッ化
アンモニウムを含む溶液が用いられる、請求項８または
９に記載の受光素子内蔵型半導体装置の製造方法。 - 【請求項１１】 前記反射防止膜上の多結晶シリコン膜
には、高濃度の不純物が含まれる、請求項３〜１０のい
ずれかに記載の受光素子内蔵型半導体装置の製造方法。 - 【請求項１２】 前記反射防止膜上の多結晶シリコン膜
に含まれる不純物はリンである、請求項１１に記載の受
光素子内蔵型半導体装置の製造方法。 - 【請求項１３】 前記反射防止膜上の多結晶シリコン膜
において、上層膜にオーバーラップする領域は、サイド
エッチング法を用いて除去される、請求項８または９に
記載の受光素子内蔵型半導体装置の製造方法。 - 【請求項１４】 前記受光素子領域に設けられた多結晶
シリコン膜によって、カソード電極が形成される、請求
項３〜１３のいずれかに記載の受光素子内蔵型半導体装
置の製造方法。 - 【請求項１５】 前記反射防止膜上の多結晶シリコン膜
と、前記カソード電極となる多結晶シリコン膜とは、分
断されている、請求項１４に記載の受光素子内蔵型半導
体装置の製造方法。 - 【請求項１６】 請求項１〜１５のいずれかに記載の受
光素子内蔵型半導体装置の製造方法によって製造される
受光素子内蔵型半導体装置。
Priority Applications (5)
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|---|---|---|---|
| JP2002066125A JP4107855B2 (ja) | 2002-03-11 | 2002-03-11 | 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置 |
| TW092105123A TWI225309B (en) | 2002-03-11 | 2003-03-10 | Semiconductor device with built-in light receiving element, production method thereof, and optical pickup incorporating the same |
| CNB031226612A CN100355077C (zh) | 2002-03-11 | 2003-03-11 | 有内置光接收元件的半导体器件、制造方法及光学拾波器 |
| US10/384,774 US6846694B2 (en) | 2002-03-11 | 2003-03-11 | Semiconductor device with built-in light receiving element, production method thereof, and optical pickup incorporating the same |
| KR1020030015162A KR100564266B1 (ko) | 2002-03-11 | 2003-03-11 | 수광소자내장형 반도체장치, 그의 제조방법 및 상기 수광소자내장형 반도체장치를 구비하는 광픽업 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002066125A JP4107855B2 (ja) | 2002-03-11 | 2002-03-11 | 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置 |
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|---|---|
| JP2003264310A true JP2003264310A (ja) | 2003-09-19 |
| JP4107855B2 JP4107855B2 (ja) | 2008-06-25 |
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Family Applications (1)
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|---|---|---|---|
| JP2002066125A Expired - Lifetime JP4107855B2 (ja) | 2002-03-11 | 2002-03-11 | 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置 |
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| JP (1) | JP4107855B2 (ja) |
| KR (1) | KR100564266B1 (ja) |
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| TW (1) | TWI225309B (ja) |
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- 2002-03-11 JP JP2002066125A patent/JP4107855B2/ja not_active Expired - Lifetime
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- 2003-03-10 TW TW092105123A patent/TWI225309B/zh not_active IP Right Cessation
- 2003-03-11 KR KR1020030015162A patent/KR100564266B1/ko active IP Right Grant
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