KR20070034884A - 씨모스 이미지 센서 제조방법 - Google Patents
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Abstract
본 발명은 암전류를 방지하면서 포토 다이오드의 광집속 효율을 향상시킬 수 있는 씨모스(Complementary Metal Oxide Semiconductor) 이미지 센서 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 화소 영역과 주변 영역을 갖는 기판의 일부를 식각하여 복수의 트렌치를 형성하는 단계와, 상기 트렌치를 감싸도록 라이너 절연막을 형성하는 단계와, 상기 화소 영역에서의 상기 라이너 절연막을 제거하는 단계와, 상기 화소 영역에서의 상기 트렌치 내부면을 따라 채널스탑층을 성장시키는 단계와, 상기 트렌치를 매립시키는 복수의 소자분리막을 형성하는 단계와, 상기 소자분리막이 형성된 상기 기판 상에 트랜지스터용 게이트 전극을 형성하는 단계와, 상기 게이트 전극과 상기 채널스탑층 사이의 상기 기판에 포토 다이오드를 형성하는 단계를 포함하는 씨모스 이미지 센서 제조방법을 제공한다.
CMOS, 이미지 센서, 채널스탑층, 암전류, 광집속, 단결정 실리콘.
Description
도 1은 종래기술에 따라 암전류를 해결하기 위해 형성된 CMOS 이미지 센서의 단위화소(unit pixel) 일부를 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서 제조방법을 도시한 공정단면도.
- 도면의 주요부분에 대한 부호의 설명 -
110 : 기판 111 : 패드 산화막
112 : 패드 질화막 113a, 113b : 트렌치
115 : 라이너 산화막 116 : 감광막 패턴
118 : 채널스탑층 120 : 스크린 산화막
122 : 소자분리막 123 : 트랜스퍼 게이트 전극
124 : 스페이서 125 : 포토 다이오드
127 : 플로팅 확산영역 128 : 에피층
본 발명은 씨모스(Complementary Metal Oxide Semiconductor) 이미지 센서 제조방법에 관한 것으로 특히, CMOS 이미지 센서의 채널스탑층(Channel stop layer) 형성방법에 관한 것이다.
씨모스(Complementary Metal Oxide Semiconductor; 이하, CMOS라 함) 이미지 센서는 현재 모바일 폰(Mobile phone), PC(Personal Computer)용 카메라(Camera) 및 전자기기 등에서 광범위하게 사용되고 있는 디바이스(Device)이다. CMOS 이미지 센서는 기존에 이미지 센서로 사용되던 CCD(Charge Coupled Device)에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SOC(System On Chip)이 가능하므로 모듈의 소형화를 가능하게 한다.
또한, 기존에 셋-업(Set-up)된 CMOS 기술을 호환성 있게 사용할 수 있으므로 제조 단가를 낮출 수 있는 등 많은 장점을 가지고 있다.
이러한 CMOS 이미지 센서에서 가장 중요한 부분 중의 하나는 암전류(Dark current)를 방지하는 것이다. 특히, 포토 다이오드(Photo diode)의 공핍 영역(depltion region)에서의 결함(defect)으로 인한 정션 리키지(junction leakage)는 CMOS 이미지 센서의 화질을 저하시키고 상을 왜곡시키는 원인이 된다. 즉, 포토 다이오드는 각기 다른 고유 파장의 빛을 받아서 전류를 생성해야 하는데, 포토 다이오드의 결함으로 인해 빛의 유무와는 관계없이 암전류를 유발하여 잘못된 정보를 만들게 되는 것이다.
통상, 포토 다이오드는 소자 구성상 소자분리용 트렌치(여기서는, STI 트렌치라 함)에 인접하여 형성된다. 이러한 STI 트렌치는 실리콘으로 이루어진 기판을 식각하여 형성한 것이므로 트렌치 계면 부분에 수많은 결함을 유발하게 되고, 이러한 결함은 암전류의 원인이 된다. 따라서, 이러한 트렌치 계면의 결함으로 인한 암전류를 해결하기 위하여 종래에는 트렌치 형성 후 이온주입 공정을 통해 트렌치를 둘러싸는 보호막을 형성하고 있다.
도 1은 종래기술에 따라 암전류를 해결하기 위해 형성된 CMOS 이미지 센서의 단위화소(unit pixel) 일부를 도시한 단면도이다.
도 1을 참조하면, 고농도의 P형 기판(10; P-Sub)에 국부적으로 소자분리막(12)이 형성되어 있고, 기판(10) 상에는 트랜스퍼 트랜지스터용 게이트 전극(15)이 그 하부에 형성된 게이트 절연막(13) 및 그 양측벽에 형성된 스페이서(16)를 포함하는 구조로 형성되어 있다.
또한, 게이트 전극(15)의 일측에 얼라인된(aligned) 기판(10) 내부에 P형(P+) 에피영역(20)과 저농도의 N형(N-) 포토 다이오드(18)가 이온주입 및 열확산 공정을 통해 형성되어 있다. 반면에, 게이트 전극(15)의 타측에 얼라인된 기판(10) 내부에는 고농도의 N형(N+) 플로팅 확산영역(19)이 형성되어 있다.
특히, 포토 다이오드(18)와 인접한 소자분리막(12)을 둘러싸는 채널스탑층(11)은 소자분리막(12) 형성을 위한 STI 트렌치 형성 후, 별도의 이온주입 공정을 통해 두껍게 형성되어 있다.
그러나, 이처럼 별도의 이온주입 공정을 통해 채널스탑층(11)을 형성하는 경우에는 암전류가 발생하는 문제점이 있다. 즉, 이온주입 공정시에는 이온이 일정 운동에너지를 갖고 기판(10)에 주입되는데, 이러한 운동에너지를 갖는 이온에 의해 기판(10) 내에는 결함이 발생된다. 이때, 발생된 결함은 곧 이미지 센서의 암전류를 생성하는데 원인이 된다.
또한, 이처럼 별도의 이온주입 공정을 통해 채널스탑층(11)을 형성하는 경우에는, 이온주입 공정시 셸로우하게 STI 트렌치를 둘러싸는 것이 어려워 채널스탑층(11)의 두께가 매우 두꺼워진다. 따라서, 인접한 포토 다이오드(18)의 면적이 상대적으로 감소하여 포토 다이오드의 광집속 효율을 감소시키게 된다. 이는 곧, CMOS 이미지 센서의 성능 및 수율을 저하시키게 된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 암전류(Dark current)를 방지하면서 포토 다이오드의 광집속 효율을 향상시킬 수 있는 씨모스 이미지 센서 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 화소 영역과 주변 영역을 갖는 기판의 일부를 식각하여 복수의 트렌치를 형성하는 단계와, 상기 트렌치 를 감싸도록 라이너 절연막을 형성하는 단계와, 상기 화소 영역에서의 상기 라이너 절연막을 제거하는 단계와, 상기 화소 영역에서의 상기 트렌치 내부면을 따라 채널스탑층을 성장시키는 단계와, 상기 트렌치를 매립시키는 복수의 소자분리막을 형성하는 단계와, 상기 소자분리막이 형성된 상기 기판 상에 트랜지스터용 게이트 전극을 형성하는 단계와, 상기 게이트 전극과 상기 채널스탑층 사이의 상기 기판에 포토 다이오드를 형성하는 단계를 포함하는 씨모스 이미지 센서 제조방법을 제공한다.
상기한 본 발명은, 화소 영역의 트렌치를 감싸도록 실리콘 에피택셜 성장법을 이용해 형성된 단결정 실리콘층을 채널스탑층으로 이용함으로써, 별도의 이온주입 공정을 필요로 하지 않고도 채널스탑층을 형성하여 암전류를 효과적으로 방지할 뿐만 아니라 포토 다이오드의 광집속 효율을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서 제조방법을 도시한 공정단면도이다. 여기서는, 설명의 편의를 위해 포토다이오드 및 트랜스퍼 트랜지스터용 게이트가 형성될 영역에 대해서만 설명하기로 한다. 이하에서, 'A'는 포토 다이오드를 포함하는 화소 영역을 나타내고, 'B'는 주변 영역을 나타낸다.
먼저, 도 2a에 도시된 바와 같이, 화소 영역(A)과 주변 영역(B)이 정의된 기판(110) 상에 패드 산화막(111) 및 패드 질화막(112)을 증착한다. 이때, 기판(110) 은 고농도의 P형 실리콘 상에 저농도의 P형 에피층(P- epi, 미도시)이 형성된 구조를 갖는다.
이어서, STI(Shallow Trench Isolation) 식각공정을 실시하여 기판(110)에 복수의 트렌치(113a, 113b)를 형성한다. 예컨대, 마스크 공정 및 식각공정을 실시하여 패드 질화막(112) 상에 소정의 감광막 패턴(미도시)을 형성한다. 그런 다음, 감광막 패턴을 이용한 식각공정을 실시하여 패드 질화막(112)을 식각하고, 이때 식각된 패드 질화막(112)을 마스크로 이용하여 패드 산화막(111) 및 기판(110)의 일부를 식각한다. 이로써, 화소 영역(A)과 주변 영역(B)의 기판(110)에 각각 제1 및 제2 트렌치(113a, 113b)가 형성된다. 그런 다음, 감광막 스트립(strip) 공정을 통해 감광막 패턴을 제거한다. 여기서, 패드 산화막(111)은 상기 감광막 패턴을 이용해 식각될 수도 있다.
이어서, 도면에 도시되진 않았지만, ATC(After Treatment Chamber)공정을 실시한다. ATC 공정이란, CF4 가스 및 O2 가스를 이용하여 매우 약한 플라즈마(Plasma)를 형성함으로써, 기판(110) 상에 있는 폴리머(Polymer) 등의 찌꺼기와 데미지가 발생된 기판(110)의 거칠기(roughness)를 개선하도록 하는 것이다.
이어서, 도 2b에 도시된 바와 같이, 산화공정을 실시하여 제1 및 제2 트렌치(113a, 113b; 도 2a 참조)를 감싸는 라이너 산화막(115)을 형성한다. 이때, 라이너 산화막(115)은 제1 및 제2 트렌치(113a, 113b) 형성으로 인해 노출된 기판(110) 내에 100~400Å의 두께로 형성된다.
여기서, 라이너 산화막(115)은 제1 및 제2 트렌치(113a, 113b)의 모서리 부분의 라운딩 및 식각 데미지의 큐어링(curing)을 위해 900℃ 이상의 고온에서 O2 가스를 이용하여 형성한다.
이어서, 도 2c에 도시된 바와 같이, 제1 트렌치(113a, 도 2a 참조)를 오픈시키는 구조의 감광막 패턴(116)을 형성한다. 예컨대, 도 2b의 전체 구조 상부에 감광막(미도시)을 도포한 후 노광 및 현상공정을 실시하여 감광막 패턴(116)을 형성한다.
이어서, BOE(Buffered Oxide Etchant)로 NH4F/H2O2/H2O의 혼합액를 이용한 세정공정을 실시하여 제1 트렌치(113a)를 감싸던 라이너 산화막(115, 도 2b 참조)을 제거한다.
이어서, 도 2d에 도시된 바와 같이, 희석된 HF 용액을 이용하여 제1 트렌치 (113a) 상부에 노출된 패드 산화막(111)을 제거한다. 이와 동시에, 제2 트렌치(113b, 도 2a참조)를 감싸는 라이너 산화막(115)의 두께가 약간 감소하게 된다.
이어서, 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하, SEG라 함)법을 이용하여 단결정 실리콘층을 성장시킴으로써 채널스탑층(118)을 형성한다. 여기서, SEG는 실리콘 소스가스로 DCS(SiH2Cl2) 또는 Si2H6를 사용하고 반응가스로 H2/HCl의 혼합가스를 사용한다. 또한, SEG를 이용한 단결정 실리콘층 형성시에는 900℃ 이상의 온도에서 H2를 이용한 열공정을 적어도 10초간 실시하고, 불순물 도핑을 실시할 수 있다. 바람직하게는, 보론 또는 인을 주입하여 도핑된 단결정 실리콘층을 성장시킴으로써 채널스탑층(118)을 형성한다.
이때, SEG의 경우 실리콘 결정 방향대로 성장이 진행되므로, 트렌치(113a, 113b)의 바닥 뿐만 아니라 측면 방향으로도 안정적인 두께 및 도핑 농도를 얻을 수 있는 것이다. 이로써, 이온주입에 의한 기판(110)의 결함을 방지할 뿐만 아니라, 두께가 얇고 불순물의 도핑 농도가 균일한 채널스탑층(118)을 형성할 수 있다. 따라서, 채널스탑층(118)의 두께 증가로 인해 후속의 포토 다이오드(125, 도 2g 참조) 면적이 감소되는 것을 방지할 수 있다.
한편, 채널스탑층(118)은 불순물의 도핑 농도가 단결정 실리콘층의 성장 두께에 비례하여 증가되도록 하여 10 내지 2000Å의 두께까지 형성할 수 있다. 예컨대, 제1 트렌치(113a, 도 2a 참조)의 표면으로부터 50Å의 두께까지는 불순물, 즉 보론이 도핑되지 않은 단결정 실리콘층으로 성장시킨다. 그리고, 50Å~150Å의 두 께에서는 보론의 농도를 1E18~1E19(atoms/㎤)로 하여 단결정 실리콘층을 성장시키고 150~300Å의 두께에서는 보론의 농도를 1E19~1E21(atoms/㎤)로 하여 단결정 실리콘층을 성장시킨다. 이는, 불순물이 균일하게 도핑된, 다시말해 무결점의 단결정 실리콘층을 형성하기 위함이다.
이어서, 도 2e에 도시된 바와 같이, 산화공정을 실시하여 실리콘이 노출된 채널스탑층(118)의 표면 상에 스크린 산화막(120)을 형성한다. 바람직하게는, 스크린 산화막(120)은 20~400Å의 두께로 형성한다. 이는, 후속으로 이어지는 소자분리용 HDP(High Density Plasma) 산화막 증착 시에 발생하는 플라즈마 데미지로부터 채널스탑층(118)을 보호할 뿐만 아니라, 스트레스(stress)를 완화시키기 위함이다.
이어서, 도 2f에 도시된 바와 같이, 제1 및 제2 트렌치(113a, 113b)가 매립되도록 소자분리용 절연막으로 HDP 산화막을 증착한다. 그런 다음, CMP(Chemical Mechanical Polishing) 공정을 통해 이를 평탄화함으로써, 소자분리막(122)을 형성한다.
이어서, 인산(H3PO4)을 이용한 습식식각공정을 통해 패드 질화막(112, 도 2e 참조)을 제거한다.
이어서, 도 2g에 도시된 바와 같이, 통상적인 CMOS 이미지 센서 제조공정에 따라 트랜스퍼 게이트 전극(123) 및 포토 다이오드(125) 등을 형성한다. 구체적으로, 게이트 절연막으로도 기능하는 패드 산화막(111) 상에 그 양측벽에 스페이서(124)를 구비한 트랜스퍼 게이트 전극(123)을 형성한 후, 마스크 공정 및 이온주입 공정을 실시하여 트랜스퍼 게이트 전극(123)과 채널 스톱층(118) 간의 기판(110)에 포토 다이오드(125)를 형성한다. 예컨대, N- 확산층을 형성한다. 그런 다음, 마스크 공정 및 이온주입 공정을 통해 포토 다이오드(125)와 일정거리 이격되도록 트랜스퍼 게이트 전극(123)의 일측 기판(110)에 고농도의 N+ 플로팅 확산영역(127)을 형성하고, 포토 다이오드(125) 상부에는 P형 에피층(128)을 형성한다. 이로써, 포토 다이오드는 PNP(P형 기판(110)/N- 포토 다이오드(125)/P형 에피층(128))형의 핀 다이오드로 기능하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 화소 영역의 트렌치를 감싸도록 실리콘 에피택셜 성장법을 이용해 형성된 단결정 실리콘층을 채널스탑층으로 이용함으로써, 별도의 이온주입 공정을 필요로 하지 않고도 채널스탑층을 형성하여 암전류를 효과적으로 방지할 수 있다. 이에 더하여, 실리콘 에피택셜 성장법을 이용해 형성된 채널스탑층은 그 두께가 얇아 인접한 포토 다이오드의 면적을 감소시키지 않게 되므로, 포토 다이오드의 광집속 효율을 향상시킬 수 있다.
따라서, 이미지 센서의 성능 및 수율을 향상시킬 수 있는 효과가 발생한다.
Claims (11)
- 화소 영역과 주변 영역을 갖는 기판의 일부를 식각하여 복수의 트렌치를 형성하는 단계;상기 트렌치를 감싸도록 라이너 절연막을 형성하는 단계;상기 화소 영역에서의 상기 라이너 절연막을 제거하는 단계;상기 화소 영역에서의 상기 트렌치 내부면을 따라 채널스탑층을 성장시키는 단계;상기 트렌치를 매립시키는 복수의 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 상기 기판 상에 트랜지스터용 게이트 전극을 형성하는 단계; 및상기 게이트 전극과 상기 채널스탑층 사이의 상기 기판에 포토 다이오드를 형성하는 단계를 포함하는 씨모스 이미지 센서 제조방법.
- 제 1 항에 있어서,상기 채널스탑층을 형성하는 단계는 선택적 에피택셜 성장법을 이용하여 단결정 실리콘층을 형성하는 씨모스 이미지 센서 제조방법.
- 제 2 항에 있어서,상기 선택적 에피택셜 성장법은 실리콘 소스가스로 DCS(SiH2Cl2) 또는 Si2H6를 사용하고 반응가스로 H2/HCl의 혼합가스를 사용하는 씨모스 이미지 센서 제조방법.
- 제 2 항 또는 제 3 항에 있어서,상기 선택적 에피택셜 성장법을 이용한 상기 단결정 실리콘층 형성시 적어도 900℃가 되는 온도에서 H2를 이용한 열공정을 적어도 10초간 실시하는 씨모스 이미지 센서 제조방법.
- 제 2 항 또는 제 3 항에 있어서,상기 선택적 에피택셜 성장법을 이용한 상기 단결정 실리콘층 형성시 상기 단결정 실리콘층에 불순물을 도핑하는 씨모스 이미지 센서 제조방법.
- 제 5 항에 있어서,상기 단결정 실리콘층에 상기 불순물을 도핑할 시에 상기 불순물의 도핑 농도를 상기 단결정 실리콘층의 성장 두께에 비례하여 증가시키는 씨모스 이미지 센서 제조방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 채널스탑층을 형성한 후, 상기 채널스탑층 표면 상에 스크린 절연막을 형성하는 단계를 더 포함하는 씨모스 이미지 센서 제조방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서, 상기 트렌치를 형성하는 단계는,상기 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계; 및상기 패드 질화막을 식각한 후, 식각된 상기 패드 질화막을 마스크로 상기 패드 산화막 및 상기 기판의 일부를 식각하는 단계를 포함하여 이루어지는 씨모스 이미지 센서 제조방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 라이너 절연막은 상기 트렌치 상부 모서리 부분의 라운딩을 위하여 적 어도 900℃의 온도에서 O2 가스를 이용하여 형성하는 씨모스 이미지 센서 제조방법.
- 제 9 항에 있어서,상기 라이너 절연막을 제거하는 단계는 NH4F/H2O2/H2O의 혼합액을 이용한 세정공정을 실시하는 씨모스 이미지 센서 제조방법.
- 제 9 항에 있어서,상기 트렌치를 형성한 후, ATC 공정을 실시하는 단계를 더 포함하는 씨모스 이미지 센서 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103000651A (zh) * | 2012-12-24 | 2013-03-27 | 上海宏力半导体制造有限公司 | Cmos图像传感器的形成方法 |
-
2005
- 2005-09-26 KR KR1020050089529A patent/KR20070034884A/ko not_active Application Discontinuation
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