JP3370298B2 - 回路内蔵受光素子 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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Description
【０００１】
【発明の属する技術分野】本発明は、入射した光を電気
信号に変換するフォトダイオードと、変換信号を処理す
る集積回路を同一シリコン基板上に形成した回路内蔵受
光素子およびその製造方法に関するものである。
信号に変換するフォトダイオードと、変換信号を処理す
る集積回路を同一シリコン基板上に形成した回路内蔵受
光素子およびその製造方法に関するものである。
【０００２】
【従来の技術】回路内蔵受光素子は、主に光ピックアッ
プに用いられており、半導体レーザーの焦点位置をディ
スク上に合わせるためのフォーカス誤差信号やレーザー
の焦点位置をディスク上のピットに合わせる（トラッキ
ング）ためのラジアル誤差信号を得るのに利用されてい
る。近年、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭドライブなど
に用いられる光ピックアップの高速化が進み、高速で性
能の良い回路内蔵受光素子が求められている。
プに用いられており、半導体レーザーの焦点位置をディ
スク上に合わせるためのフォーカス誤差信号やレーザー
の焦点位置をディスク上のピットに合わせる（トラッキ
ング）ためのラジアル誤差信号を得るのに利用されてい
る。近年、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭドライブなど
に用いられる光ピックアップの高速化が進み、高速で性
能の良い回路内蔵受光素子が求められている。
【０００３】従来の回路内蔵受光素子５００を図１０
（特許公報２７３１１１５号）に示す。まず分割フォト
ダイオード構造の特徴は、応答の遅い拡散電流を低減す
るために、Ｎ型埋込拡散層１０３およびＰ型拡散層１０
９を形成していることである。また、半導体基板１０１
は、接合容量を低減するためＰ型＜１１１＞４０Ωｃｍ
を使用している。これらにより、空乏層を広げて、移動
速度の遅い拡散キャリアが拡散により移動する距離を短
くすることでフォトダイオードの応答を改善しており、
ｆｃ（−３ｄＢ）として３０ＭＨｚが達成されている。
（特許公報２７３１１１５号）に示す。まず分割フォト
ダイオード構造の特徴は、応答の遅い拡散電流を低減す
るために、Ｎ型埋込拡散層１０３およびＰ型拡散層１０
９を形成していることである。また、半導体基板１０１
は、接合容量を低減するためＰ型＜１１１＞４０Ωｃｍ
を使用している。これらにより、空乏層を広げて、移動
速度の遅い拡散キャリアが拡散により移動する距離を短
くすることでフォトダイオードの応答を改善しており、
ｆｃ（−３ｄＢ）として３０ＭＨｚが達成されている。
【０００４】また、表面には反射防止膜として、シリコ
ン窒化膜１１１が形成されており、ＣＤ−ＲＯＭで使用
される７８０ｎｍのレーザ波長に対して反射率が小さく
なるように設定されている。
ン窒化膜１１１が形成されており、ＣＤ−ＲＯＭで使用
される７８０ｎｍのレーザ波長に対して反射率が小さく
なるように設定されている。
【０００５】一方、この回路内蔵受光素子の集積回路部
分は、拡散分離で素子分離を行い、エミッタ、ベースと
もにそれぞれ砒素（Ａｓ＋）、ボロン（Ｂ＋）のイオン
注入により形成されている。このように形成されたＮＰ
ＮトランジスタのｆＴｍａｘは、３ＧＨｚであり、回路
内蔵受光素子としては、２０ＭＨｚ程度の応答が達成さ
れている。
分は、拡散分離で素子分離を行い、エミッタ、ベースと
もにそれぞれ砒素（Ａｓ＋）、ボロン（Ｂ＋）のイオン
注入により形成されている。このように形成されたＮＰ
ＮトランジスタのｆＴｍａｘは、３ＧＨｚであり、回路
内蔵受光素子としては、２０ＭＨｚ程度の応答が達成さ
れている。
【０００６】図１１Ａ〜図１１Ｈを参照して、この回路
内蔵受光素子の製造工程について以下に説明する。
内蔵受光素子の製造工程について以下に説明する。
【０００７】図１１Ａに示すように、Ｐ型＜１１１＞４
０Ωｃｍ基板１０１上において、素子分離およびフォト
ダイオードの分割領域にＰ型埋込拡散層１０２を形成し
て、分割フォトダイオードの応答を改善するためのＮ型
埋込拡散層１０３と、ＮＰＮトランジスタ部のＮ型埋込
拡散層１０３を形成し、この後Ｎ型エピタキシャル層１
０４を形成する。
０Ωｃｍ基板１０１上において、素子分離およびフォト
ダイオードの分割領域にＰ型埋込拡散層１０２を形成し
て、分割フォトダイオードの応答を改善するためのＮ型
埋込拡散層１０３と、ＮＰＮトランジスタ部のＮ型埋込
拡散層１０３を形成し、この後Ｎ型エピタキシャル層１
０４を形成する。
【０００８】次に図１１Ｂに示すように、Ｐ型拡散層１
０５、Ｖ−ＰＮＰトランジスタのベース領域（図示せ
ず）、ＮＰＮトランジスタのコレクタ補償拡散層１０６
を形成する。
０５、Ｖ−ＰＮＰトランジスタのベース領域（図示せ
ず）、ＮＰＮトランジスタのコレクタ補償拡散層１０６
を形成する。
【０００９】次に図１１Ｃに示すように、ボロンのイオ
ン注入によりＮＰＮトランジスタのベース領域（内部ベ
ース領域１０７、外部ベース領域１０８）、Ｖ−ＰＮＰ
トランジスタのエミッタ領域（図示せず）、分割フォト
ダイオードの応答を改善するためのＰ型拡散層を形成す
る。
ン注入によりＮＰＮトランジスタのベース領域（内部ベ
ース領域１０７、外部ベース領域１０８）、Ｖ−ＰＮＰ
トランジスタのエミッタ領域（図示せず）、分割フォト
ダイオードの応答を改善するためのＰ型拡散層を形成す
る。
【００１０】次に図１１Ｄに示すように、ＮＰＮトラン
ジスタのエミッタ領域に砒素のイオン注入を行い、トラ
ンジスタのエミッタ領域１１０を形成する。
ジスタのエミッタ領域に砒素のイオン注入を行い、トラ
ンジスタのエミッタ領域１１０を形成する。
【００１１】次に図１１Ｅに示すように、膜厚の制御さ
れた反射防止膜を形成するため、一度分割フォトダイオ
ード受光領域のフィールドシリコン酸化膜を除去し、シ
リコン窒化膜１１１をＣＶＤにより形成する。
れた反射防止膜を形成するため、一度分割フォトダイオ
ード受光領域のフィールドシリコン酸化膜を除去し、シ
リコン窒化膜１１１をＣＶＤにより形成する。
【００１２】次に図１１Ｆに示すようにコンタクト部の
シリコン酸化膜をエッチングした後、第１層目配線とな
るＡｌＳｉをスパッタにより形成し、配線部分１１２を
ドライエッチにより形成する。この時、分割フォトダイ
オードの受光領域のＡｌＳｉは、エッチングしない。こ
の理由はドライエッチにより、反射防止膜のシリコン窒
化膜１１１が膜べりしたり、ドライエッチのプラズマに
よるダメージのため、フォトダイオードのリーク特性が
劣化するためである。
シリコン酸化膜をエッチングした後、第１層目配線とな
るＡｌＳｉをスパッタにより形成し、配線部分１１２を
ドライエッチにより形成する。この時、分割フォトダイ
オードの受光領域のＡｌＳｉは、エッチングしない。こ
の理由はドライエッチにより、反射防止膜のシリコン窒
化膜１１１が膜べりしたり、ドライエッチのプラズマに
よるダメージのため、フォトダイオードのリーク特性が
劣化するためである。
【００１３】次に層間絶縁膜１１３を形成して、集積回
路内のスルーホール形成を行う。またこの時、フォトダ
イオード上の層間絶縁膜１１３をエッチングする。図１
１Ｇに示すように、第２層目配線１１４となるＡｌＳｉ
をスパッタにより形成し、第２層目配線１１４の形成、
フォトダイオード受光領域のＡｌＳｉ除去のためのパタ
ーニングをする。
路内のスルーホール形成を行う。またこの時、フォトダ
イオード上の層間絶縁膜１１３をエッチングする。図１
１Ｇに示すように、第２層目配線１１４となるＡｌＳｉ
をスパッタにより形成し、第２層目配線１１４の形成、
フォトダイオード受光領域のＡｌＳｉ除去のためのパタ
ーニングをする。
【００１４】最後に図１１Ｈに示すように、第２層目配
線部分１１４および分割フォトダイオード部のＡｌＳｉ
（第１、第２層配線積層）をウェットエッチによりエッ
チングする。このドライエッチを行うと、反射防止膜で
あるシリコン窒化膜１１１の膜べりや、フォトダイオー
ドのリーク特性の劣化が生じるためである。その後、カ
バー絶縁膜１１５を形成する。
線部分１１４および分割フォトダイオード部のＡｌＳｉ
（第１、第２層配線積層）をウェットエッチによりエッ
チングする。このドライエッチを行うと、反射防止膜で
あるシリコン窒化膜１１１の膜べりや、フォトダイオー
ドのリーク特性の劣化が生じるためである。その後、カ
バー絶縁膜１１５を形成する。
【００１５】以上により図１０に示す回路内蔵受光素子
５００が得られるが、近年、回路内蔵受光素子の更なる
高速化が要求されており、分割フォトダイオード、集積
回路ともに高速化のための改善が検討されている。
５００が得られるが、近年、回路内蔵受光素子の更なる
高速化が要求されており、分割フォトダイオード、集積
回路ともに高速化のための改善が検討されている。
【００１６】分割フォトダイオードのさらなる高速化の
ためには、ＣＲ時定数を小さくする必要がある。具体的
には、フォトダイオード容量Ｃｐｄの低減もしくは直列
抵抗Ｒｓの低減が必要である。
ためには、ＣＲ時定数を小さくする必要がある。具体的
には、フォトダイオード容量Ｃｐｄの低減もしくは直列
抵抗Ｒｓの低減が必要である。
【００１７】例えば、図１２に示すフォトダイオード構
造が、（特開平１０−１０７２４３号公報）により提案
されている。この構造では、実際に半導体レーザの入射
光のあたる部分のみにＮ型埋込拡散層１０９を形成して
おり、図１０の構造により改善された応答性を保ちつ
つ、接合面積を減らすことにより接合容量の低減を実現
している。この場合、受光表面にＰ型拡散層１０９とＮ
型エピタキシャル層１０４との接合があり、反射防止膜
としてシリコン熱酸化膜１１６の形成が必要である。Ｃ
ＶＤなどのデポ膜をシリコンに直接形成すると、表面の
Ｐ型拡散層１０９とＮ型エピタキシャル層１０４との接
合部でのリーク電流が増大するためである。
造が、（特開平１０−１０７２４３号公報）により提案
されている。この構造では、実際に半導体レーザの入射
光のあたる部分のみにＮ型埋込拡散層１０９を形成して
おり、図１０の構造により改善された応答性を保ちつ
つ、接合面積を減らすことにより接合容量の低減を実現
している。この場合、受光表面にＰ型拡散層１０９とＮ
型エピタキシャル層１０４との接合があり、反射防止膜
としてシリコン熱酸化膜１１６の形成が必要である。Ｃ
ＶＤなどのデポ膜をシリコンに直接形成すると、表面の
Ｐ型拡散層１０９とＮ型エピタキシャル層１０４との接
合部でのリーク電流が増大するためである。
【００１８】一方、集積回路の高速化については、特に
トランジスタ単体の高速化が重要である。一例としてＮ
ＰＮトランジスタをあげるが、まずエミッターベース間
容量の低減が有効である。このためには、エミッタ、ベ
ースの不純物濃度を下げるか、エミッターベース面積を
小さくすることが必要である。しかし、前者は、キャリ
アの注入効率が低下して電流増幅率（ｈＦＥ）が低下す
るため採用できない。
トランジスタ単体の高速化が重要である。一例としてＮ
ＰＮトランジスタをあげるが、まずエミッターベース間
容量の低減が有効である。このためには、エミッタ、ベ
ースの不純物濃度を下げるか、エミッターベース面積を
小さくすることが必要である。しかし、前者は、キャリ
アの注入効率が低下して電流増幅率（ｈＦＥ）が低下す
るため採用できない。
【００１９】また、エミッターベース面積を小さくする
ため、マスクのアライメントマージンをできるだけ減ら
すリソグラフィー技術の開発が進められている。更に構
造的にエミッターベース面積を小さくするため、砒素な
どのｎ型半導体を導入した多結晶シリコンをエミッタの
拡散源および電極に用いる方法（多結晶シリコンエミッ
タ）が採用されている。この方法では、エミッタ拡散と
コンタクトのアライメントマージンが不要なため、エミ
ッターベース面積が縮小でき、エミッターベース間容量
を低減できる。
ため、マスクのアライメントマージンをできるだけ減ら
すリソグラフィー技術の開発が進められている。更に構
造的にエミッターベース面積を小さくするため、砒素な
どのｎ型半導体を導入した多結晶シリコンをエミッタの
拡散源および電極に用いる方法（多結晶シリコンエミッ
タ）が採用されている。この方法では、エミッタ拡散と
コンタクトのアライメントマージンが不要なため、エミ
ッターベース面積が縮小でき、エミッターベース間容量
を低減できる。
【００２０】また、多結晶シリコンエミッタの採用によ
り、浅いエミッタ拡散、べース拡散を形成することが可
能であり、ベース幅が縮小できるため、高速化できる。
り、浅いエミッタ拡散、べース拡散を形成することが可
能であり、ベース幅が縮小できるため、高速化できる。
【００２１】さらに、ベースコレクタ間容量の低減につ
いても、上述の多結晶シリコンエミッタは有効である。
それは、エミッタ面積が小さくなる分だけ、同時にべー
ス面積を縮小することができるためである。
いても、上述の多結晶シリコンエミッタは有効である。
それは、エミッタ面積が小さくなる分だけ、同時にべー
ス面積を縮小することができるためである。
【００２２】また、素子分離としてロコス酸化（局所酸
化）を行うことにより、ウォールドベース構造が採用で
き、ベースとコレクタとの間の容量を低減できる。ま
た、コレクタと基板との間の容量を低減することができ
る。
化）を行うことにより、ウォールドベース構造が採用で
き、ベースとコレクタとの間の容量を低減できる。ま
た、コレクタと基板との間の容量を低減することができ
る。
【００２３】上記の多結晶シリコンエミッタの採用によ
り、ＮＰＮトランジスタのｆＴｍａｘが従来の３ＧＨｚ
から６ＧＨｚへと改善された。
り、ＮＰＮトランジスタのｆＴｍａｘが従来の３ＧＨｚ
から６ＧＨｚへと改善された。
【００２４】
【発明が解決しようとする課題】しかし、回路内蔵受光
素子の高速化のため、上記の図１２に示す分割フォトダ
イオードと、多結晶シリコンエミッタおよび局所酸化
（ロコス酸化）を行って高速化した集積回路とを同一基
板上に形成する際には、いくつかの問題がある。
素子の高速化のため、上記の図１２に示す分割フォトダ
イオードと、多結晶シリコンエミッタおよび局所酸化
（ロコス酸化）を行って高速化した集積回路とを同一基
板上に形成する際には、いくつかの問題がある。
【００２５】これらの問題点は、分割フォトダイオード
の反射防止膜の形成に関する課題Ａと、素子分離のロコ
ス段差に関する課題Ｂに分類できる。まず、分割フォト
ダイオードの反射防止膜の形成に関する課題Ａとして
は、 Ａ１．トランジスタの歩留り低下 Ａ２．スルー酸化膜のバラツキによるトランジスタ特性
のバラツキ Ａ３．反射防止膜の膜べり（反射率の増加、バラツキ増
大） がある。これらの課題について以下に説明する。
の反射防止膜の形成に関する課題Ａと、素子分離のロコ
ス段差に関する課題Ｂに分類できる。まず、分割フォト
ダイオードの反射防止膜の形成に関する課題Ａとして
は、 Ａ１．トランジスタの歩留り低下 Ａ２．スルー酸化膜のバラツキによるトランジスタ特性
のバラツキ Ａ３．反射防止膜の膜べり（反射率の増加、バラツキ増
大） がある。これらの課題について以下に説明する。
【００２６】Ａ１．トランジスタの歩留り低下
図１２に示す分割フォトダイオードでは、受光表面にＰ
型拡散層１０９とＮ型エピタキシャル層１０４との接合
が、反射防止膜としてＣＶＤなどのデポ膜を形成した場
合、表面でのリーク電流が増大する。そのため、反射防
止膜としてシリコン熱酸化膜１１６を形成する必要があ
る。しかし、砒素などのｎ型半導体を導入した多結晶シ
リコンを形成し、その後に適切な熱処理を行ってエミッ
タ拡散を形成した後で、熱酸化を行うと結晶欠陥により
トランジスタの歩留りが低下することが判明した。
型拡散層１０９とＮ型エピタキシャル層１０４との接合
が、反射防止膜としてＣＶＤなどのデポ膜を形成した場
合、表面でのリーク電流が増大する。そのため、反射防
止膜としてシリコン熱酸化膜１１６を形成する必要があ
る。しかし、砒素などのｎ型半導体を導入した多結晶シ
リコンを形成し、その後に適切な熱処理を行ってエミッ
タ拡散を形成した後で、熱酸化を行うと結晶欠陥により
トランジスタの歩留りが低下することが判明した。
【００２７】Ａ２．スルー酸化膜厚のバラツキによるト
ランジスタ特性のバラツキ ＮＰＮトランジスタの内部べース領域の形成は、通常、
酸化膜（スルー酸化膜）を通したイオン注入により行わ
れる。このスルー酸化膜厚がばらつくと、イオン注入に
よる不純物濃度プロファイルがばらつく。内部べース領
域の形成を分割フォトダイオードの反射防止膜形成後に
行うと、反射防止膜形成時の前処理、エッチングによ
り、内部ベース領域のスルー酸化膜が膜べリし、膜厚バ
ラツキが増える。内部ベース領域の濃度プロファイルの
バラツキが増え、トランジスタ特性がばらつく。また、
これを避けるため、反射防止膜形成後にスルー酸化膜を
形成するためには、すでにあるシリコン酸化膜の除去と
酸化工程とが別途必要であり、製造コストがあがってし
まう。
ランジスタ特性のバラツキ ＮＰＮトランジスタの内部べース領域の形成は、通常、
酸化膜（スルー酸化膜）を通したイオン注入により行わ
れる。このスルー酸化膜厚がばらつくと、イオン注入に
よる不純物濃度プロファイルがばらつく。内部べース領
域の形成を分割フォトダイオードの反射防止膜形成後に
行うと、反射防止膜形成時の前処理、エッチングによ
り、内部ベース領域のスルー酸化膜が膜べリし、膜厚バ
ラツキが増える。内部ベース領域の濃度プロファイルの
バラツキが増え、トランジスタ特性がばらつく。また、
これを避けるため、反射防止膜形成後にスルー酸化膜を
形成するためには、すでにあるシリコン酸化膜の除去と
酸化工程とが別途必要であり、製造コストがあがってし
まう。
【００２８】Ａ３．反射防止膜の膜べり（反射率の増
加、バラツキ増大） 多結晶シリコンエミッタを使用する場合、実際の配線材
料として使用されるＡｌＳｉと多結晶シリコンのＳｉと
の間には、バリアメタルが必要である。このバリアメタ
ルとして、例えばＴｉＷなどが使用されるが、通常は配
線（多層配線の場合は、第１層目）と同時にスパッタさ
れ、同時にエッチングされる。このバリアメタルのエッ
チングは、ドライエッチで行われる。また、ＩＣの小型
化のため、配線幅の縮小が望まれており、そのためには
ドライエッチングによるパターニングが望ましい。しか
し、このドライエッチングにより膜厚制御した反射防止
膜もエッチングされてしまい、反射率が最も低くなるよ
うに設定した反射率や、そのバラツキが増える。また、
ドライエッチングのプラズマダメージにより、リーク電
流が増大する。
加、バラツキ増大） 多結晶シリコンエミッタを使用する場合、実際の配線材
料として使用されるＡｌＳｉと多結晶シリコンのＳｉと
の間には、バリアメタルが必要である。このバリアメタ
ルとして、例えばＴｉＷなどが使用されるが、通常は配
線（多層配線の場合は、第１層目）と同時にスパッタさ
れ、同時にエッチングされる。このバリアメタルのエッ
チングは、ドライエッチで行われる。また、ＩＣの小型
化のため、配線幅の縮小が望まれており、そのためには
ドライエッチングによるパターニングが望ましい。しか
し、このドライエッチングにより膜厚制御した反射防止
膜もエッチングされてしまい、反射率が最も低くなるよ
うに設定した反射率や、そのバラツキが増える。また、
ドライエッチングのプラズマダメージにより、リーク電
流が増大する。
【００２９】Ｂ．素子分離のロコス段差によるクロスト
ーク特性 分離拡散層５の形成は、通常、図１３Ａのように活性領
域を決定するシリコン窒化膜７を形成した後、図１３Ｂ
のように、分離拡散領域にボロンをイオン注入し、図１
３Ｃのように、局所酸化（ロコス酸化）で押し込むこと
により行われる。局所酸化による分離（以下、ロコス分
離という）は、すべての素子分離部に適用され、ロコス
部と非ロコス部との境界で段差（以下、ロコス段差とい
う）が生じる。
ーク特性 分離拡散層５の形成は、通常、図１３Ａのように活性領
域を決定するシリコン窒化膜７を形成した後、図１３Ｂ
のように、分離拡散領域にボロンをイオン注入し、図１
３Ｃのように、局所酸化（ロコス酸化）で押し込むこと
により行われる。局所酸化による分離（以下、ロコス分
離という）は、すべての素子分離部に適用され、ロコス
部と非ロコス部との境界で段差（以下、ロコス段差とい
う）が生じる。
【００３０】従って、図１４に示すように分割フォトダ
イオードの分割部にもロコス段差が生じ、そのロコス段
差部で分割フォトダイオードヘの入射光が散乱されるた
め、均一に入射されず、クロストーグ特性の劣化が懸念
される。
イオードの分割部にもロコス段差が生じ、そのロコス段
差部で分割フォトダイオードヘの入射光が散乱されるた
め、均一に入射されず、クロストーグ特性の劣化が懸念
される。
【００３１】以上の課題を解決しつつ、多結晶シリコン
エミッタ、ロコス分離を採用した高速な集積回路と高速
な分割フォトダイオードを同一基板上に形成する必要が
ある。
エミッタ、ロコス分離を採用した高速な集積回路と高速
な分割フォトダイオードを同一基板上に形成する必要が
ある。
【００３２】本発明の目的は、多結晶シリコンエミッ
タ、ロコス分離を採用した高速な集積回路と高速な分割
フォトダイオードとを同一基板上に形成した回路内蔵受
光素子およびその製造方法を提供することにある。
タ、ロコス分離を採用した高速な集積回路と高速な分割
フォトダイオードとを同一基板上に形成した回路内蔵受
光素子およびその製造方法を提供することにある。
【００３３】本発明の他の目的は、トランジスタの歩留
りの良好な回路内蔵受光素子およびその製造方法を提供
することにある。
りの良好な回路内蔵受光素子およびその製造方法を提供
することにある。
【００３４】本発明のさらに他の目的は、スルー酸化膜
厚のバラツキによるトランジスタ特性のバラツキの少な
い回路内蔵受光素子およびその製造方法を提供すること
にある。
厚のバラツキによるトランジスタ特性のバラツキの少な
い回路内蔵受光素子およびその製造方法を提供すること
にある。
【００３５】本発明のさらに他の目的は、反射率が低く
なるように最適化された膜厚を有し、かつ反射率のバラ
ツキの少ない反射防止膜を形成する回路内蔵受光素子お
よびその製造方法を提供することにある。
なるように最適化された膜厚を有し、かつ反射率のバラ
ツキの少ない反射防止膜を形成する回路内蔵受光素子お
よびその製造方法を提供することにある。
【００３６】本発明のさらに他の目的は、クロストーク
特性の良好な回路内蔵受光素子およびその製造方法を提
供することにある。
特性の良好な回路内蔵受光素子およびその製造方法を提
供することにある。
【００３７】
【課題を解決するための手段】本発明に係る回路内蔵受
光素子は、集積回路とフォトダイオードとが同一の半導
体基板上に形成される回路内蔵受光素子であって、前記
半導体基板は、第１導電型半導体基板を含み、前記フォ
トダイオードは、前記第１導電型半導体基板上に形成さ
れる第１の第２導電型半導体層と、該第１の第２導電型
半導体層を複数に分割する第１導電型半導体層とを備
え、分割された各第２導電型半導体層と前記第１導電型
半導体基板とにより信号光を検出する複数の分割フォト
ダイオードが形成されており、前記集積回路は、エミッ
タ拡散源および電極として多結晶シリコンを用いたトラ
ンジスタを含み、前記集積回路は、シリコン酸化膜の局
所酸化によって素子分離されており、前記フォトダイオ
ードは、前記第１導電型半導体層が設けられた部分がシ
リコン酸化膜の局所酸化によって凹状に形成されてお
り、該フォトダイオードの前記第２導電型半導体層およ
び第１導電型半導体層の表面に均一なシリコン酸化膜が
形成されており、そのことにより上記目的が達成され
る。
光素子は、集積回路とフォトダイオードとが同一の半導
体基板上に形成される回路内蔵受光素子であって、前記
半導体基板は、第１導電型半導体基板を含み、前記フォ
トダイオードは、前記第１導電型半導体基板上に形成さ
れる第１の第２導電型半導体層と、該第１の第２導電型
半導体層を複数に分割する第１導電型半導体層とを備
え、分割された各第２導電型半導体層と前記第１導電型
半導体基板とにより信号光を検出する複数の分割フォト
ダイオードが形成されており、前記集積回路は、エミッ
タ拡散源および電極として多結晶シリコンを用いたトラ
ンジスタを含み、前記集積回路は、シリコン酸化膜の局
所酸化によって素子分離されており、前記フォトダイオ
ードは、前記第１導電型半導体層が設けられた部分がシ
リコン酸化膜の局所酸化によって凹状に形成されてお
り、該フォトダイオードの前記第２導電型半導体層およ
び第１導電型半導体層の表面に均一なシリコン酸化膜が
形成されており、そのことにより上記目的が達成され
る。
【００３８】また、本発明に係る回路内蔵受光素子は、
集積回路とフォトダイオードとが同一の半導体基板上に
形成される回路内蔵受光素子であって、前記半導体基板
は、第１導電型半導体基板を含み、前記フォトダイオー
ドは、前記第１導電型半導体基板上に形成される第１の
第２導電型半導体層と、該第１の第２導電型半導体層を
複数に分割する第１導電型半導体層とを備え、分割され
た各第２導電型半導体層と前記第１導電型半導体基板と
により信号光を検出する複数の分割フォトダイオードが
形成されており、前記集積回路は、シリコン酸化膜の局
所酸化によって素子分離されており、前記フォトダイオ
ードは、前記第１導電型半導体層が設けられた部分がシ
リコン酸化膜の局所酸化によって凹状に形成されてお
り、該フォトダイオードの前記第２導電型半導体層およ
び第１導電型半導体層の表面に均一なシリコン酸化膜が
形成されており、そのことにより上記目的が達成され
る。
集積回路とフォトダイオードとが同一の半導体基板上に
形成される回路内蔵受光素子であって、前記半導体基板
は、第１導電型半導体基板を含み、前記フォトダイオー
ドは、前記第１導電型半導体基板上に形成される第１の
第２導電型半導体層と、該第１の第２導電型半導体層を
複数に分割する第１導電型半導体層とを備え、分割され
た各第２導電型半導体層と前記第１導電型半導体基板と
により信号光を検出する複数の分割フォトダイオードが
形成されており、前記集積回路は、シリコン酸化膜の局
所酸化によって素子分離されており、前記フォトダイオ
ードは、前記第１導電型半導体層が設けられた部分がシ
リコン酸化膜の局所酸化によって凹状に形成されてお
り、該フォトダイオードの前記第２導電型半導体層およ
び第１導電型半導体層の表面に均一なシリコン酸化膜が
形成されており、そのことにより上記目的が達成され
る。
【００３９】
【００４０】
【００４１】
【００４２】前記フォトダイオードの受光領域には、前
記シリコン酸化膜と該シリコン酸化膜上に形成されたる
シリコン窒化膜とによって反射防止膜が形成されていて
もよい。
記シリコン酸化膜と該シリコン酸化膜上に形成されたる
シリコン窒化膜とによって反射防止膜が形成されていて
もよい。
【００４３】本発明は、前記回路内蔵素子の製造方法で
あって、第１導電型半導体基板上に、第１の第２導電型
半導体層を積層して、該第１の第２導電型半導体層の表
面にシリコン酸化膜を形成するステップ１と、該シリコ
ン酸化膜における素子分離部に対応した領域を、局所酸
化するステップ２と、フォトダイオードとされる領域に
おける局所酸化されたシリコン酸化膜を除去した後に、
該領域に、反射防止膜を構成するシリコン酸化膜を均一
に形成するステップ３と、このステップ３の後に、集積
回路とされる領域内に、多結晶シリコンによってエミッ
タ領域を形成するステップ４と、を包含し、そのことに
より上記目的が達成される。
あって、第１導電型半導体基板上に、第１の第２導電型
半導体層を積層して、該第１の第２導電型半導体層の表
面にシリコン酸化膜を形成するステップ１と、該シリコ
ン酸化膜における素子分離部に対応した領域を、局所酸
化するステップ２と、フォトダイオードとされる領域に
おける局所酸化されたシリコン酸化膜を除去した後に、
該領域に、反射防止膜を構成するシリコン酸化膜を均一
に形成するステップ３と、このステップ３の後に、集積
回路とされる領域内に、多結晶シリコンによってエミッ
タ領域を形成するステップ４と、を包含し、そのことに
より上記目的が達成される。
【００４４】前記ステップ３において、前記シリコン酸
化膜上にシリコン窒化膜をさらに形成して反射防止膜と
してもよい。
化膜上にシリコン窒化膜をさらに形成して反射防止膜と
してもよい。
【００４５】前記ステップ３に先行して、集積回路とさ
れる領域にトランジスタ内部ベース領域を形成するステ
ップ５をさらに包含してもよい。
れる領域にトランジスタ内部ベース領域を形成するステ
ップ５をさらに包含してもよい。
【００４６】前記ステップ３に先行して、フォトダイオ
ードとされる領域のシリコン酸化膜を局所酸化した後に
除去するステップ６をさらに包含してもよい。
ードとされる領域のシリコン酸化膜を局所酸化した後に
除去するステップ６をさらに包含してもよい。
【００４７】前記ステップ３において、反射防止膜とさ
れる前記シリコン酸化膜上にシリコン窒化膜をさらに形
成して、該シリコン膜およびシリコン窒化膜によって反
射防止膜を形成してもよい。
れる前記シリコン酸化膜上にシリコン窒化膜をさらに形
成して、該シリコン膜およびシリコン窒化膜によって反
射防止膜を形成してもよい。
【００４８】前記ステップ２において、フォトダイオー
ドとされる領域のシリコン酸化膜も局所酸化し、前記ス
テップ３において、反射防止膜とされる前記シリコン酸
化膜上にシリコン窒化膜をさらに形成して、該シリコン
膜およびシリコン窒化膜によって反射防止膜を形成し、
さらに、前記ステップ３に先行して、集積回路とされる
領域にトランジスタ内部ベース領域を形成するステップ
５をさらに包含してもよい。
ドとされる領域のシリコン酸化膜も局所酸化し、前記ス
テップ３において、反射防止膜とされる前記シリコン酸
化膜上にシリコン窒化膜をさらに形成して、該シリコン
膜およびシリコン窒化膜によって反射防止膜を形成し、
さらに、前記ステップ３に先行して、集積回路とされる
領域にトランジスタ内部ベース領域を形成するステップ
５をさらに包含してもよい。
【００４９】前記ステップ６において、局所酸化される
前記シリコン酸化膜が、トランジスタ内部ベース領域形
成時のスルー酸化膜であってもよい。
前記シリコン酸化膜が、トランジスタ内部ベース領域形
成時のスルー酸化膜であってもよい。
【００５０】前記シリコン酸化膜の膜厚は、１０ｎｍ〜
４０ｎｍであってもよい。
４０ｎｍであってもよい。
【００５１】前記シリコン酸化膜上に形成されるシリコ
ン窒化膜が、前記集積回路内のシリコン窒化膜容量部に
形成されるシリコン窒化膜と同時に形成されてもよい。
ン窒化膜が、前記集積回路内のシリコン窒化膜容量部に
形成されるシリコン窒化膜と同時に形成されてもよい。
【００５２】前記ステップ３において、前記複数の分割
フォトダイオードの受光領域における前記シリコン酸化
膜上に前記シリコン窒化膜を形成した後に、該シリコン
窒化膜上に該シリコン窒化膜を保護する第２のシリコン
酸化膜を形成してもよい。
フォトダイオードの受光領域における前記シリコン酸化
膜上に前記シリコン窒化膜を形成した後に、該シリコン
窒化膜上に該シリコン窒化膜を保護する第２のシリコン
酸化膜を形成してもよい。
【００５３】前記第２のシリコン酸化膜は、すべてのド
ライエッチング工程が終了した後のドライエッチングに
よって形成されてもよい。
ライエッチング工程が終了した後のドライエッチングに
よって形成されてもよい。
【００５４】前記第２のシリコン酸化膜のドライエッチ
ングの前に、前記集積回路の表面にカバー絶縁膜が設け
られて該カバー絶縁膜がエッチングされてもよい。
ングの前に、前記集積回路の表面にカバー絶縁膜が設け
られて該カバー絶縁膜がエッチングされてもよい。
【００５５】前記第２のシリコン酸化膜のドライエッチ
ングは、前記カバー絶縁膜を保護膜として行われてもよ
い。
ングは、前記カバー絶縁膜を保護膜として行われてもよ
い。
【００５６】前記半導体基板は、高比抵抗の第１導電型
半導体を含んでもよい。
半導体を含んでもよい。
【００５７】前記半導体基板は、高比抵抗の第１導電型
半導体を含んでもよい。
半導体を含んでもよい。
【００５８】前記半導体基板は、低比抵抗の第１導電型
半導体基板と、前記第１導電型半導体基板上に形成され
る高比抵抗の第１導電型エピタキシャル層とを含んでも
よい。
半導体基板と、前記第１導電型半導体基板上に形成され
る高比抵抗の第１導電型エピタキシャル層とを含んでも
よい。
【００５９】前記半導体基板は、低比抵抗の第１導電型
半導体基板と、前記第１導電型半導体基板上に形成され
る高比抵抗の第１導電型エピタキシャル層とを含んでも
よい。
半導体基板と、前記第１導電型半導体基板上に形成され
る高比抵抗の第１導電型エピタキシャル層とを含んでも
よい。
【００６０】
【発明の実施の形態】以下に具体的に本発明の実施の形
態について説明する。
態について説明する。
【００６１】（実施の形態１）図１に本発明の実施の形
態１による回路内蔵受光素子１００の断面図を示す。
態１による回路内蔵受光素子１００の断面図を示す。
【００６２】ＮＰＮトランジスタのエミッタ領域１５の
形成には、拡散源および電極として多結晶シリコン１６
を用いており、集積回路部分の素子分離としては局所酸
化（ロコス酸化ともいう）が行われている。また、同一
シリコン基板上に分割フォトダイオードが形成されてお
り、その拡散構造は、応答速度の高速化や高周波ノイズ
の低減が達成できる構造となっている。具体的には、応
答の遅い拡散電流成分を低減するため、その高速な応答
を改善し、フォトダイオード容量を小さくできる構造で
ある（特開平１０−１０７２４３号公報の構造、図１２
参照）。
形成には、拡散源および電極として多結晶シリコン１６
を用いており、集積回路部分の素子分離としては局所酸
化（ロコス酸化ともいう）が行われている。また、同一
シリコン基板上に分割フォトダイオードが形成されてお
り、その拡散構造は、応答速度の高速化や高周波ノイズ
の低減が達成できる構造となっている。具体的には、応
答の遅い拡散電流成分を低減するため、その高速な応答
を改善し、フォトダイオード容量を小さくできる構造で
ある（特開平１０−１０７２４３号公報の構造、図１２
参照）。
【００６３】また、反射防止膜は、上記の拡散構造にお
いて表面でのリーク電流を低減するため、シリコン熱酸
化膜１１（膜厚２６ｎｍ）を表面に形成し、その上に第
１シリコン窒化膜であるシリコン窒化膜１２（膜厚５０
ｎｍ）を形成した構造となっている。これらの膜厚は、
実際に使用されるレーザ波長７８０ｎｍ、６５０ｎｍに
対して反射率が低くなるように設定している。この回路
内蔵受光素子の製造方法について、図２Ａ〜図２Ｈを用
いて以下に説明する。
いて表面でのリーク電流を低減するため、シリコン熱酸
化膜１１（膜厚２６ｎｍ）を表面に形成し、その上に第
１シリコン窒化膜であるシリコン窒化膜１２（膜厚５０
ｎｍ）を形成した構造となっている。これらの膜厚は、
実際に使用されるレーザ波長７８０ｎｍ、６５０ｎｍに
対して反射率が低くなるように設定している。この回路
内蔵受光素子の製造方法について、図２Ａ〜図２Ｈを用
いて以下に説明する。
【００６４】まず図２Ａに示すように、Ｐ型半導体基板
１上において、分離部となる領域にＰ型埋込拡散層２を
形成し、その後に分割フォトダイオード部とＮＰＮトラ
ンジスタ部とにＮ型埋込拡散層３を形成し、Ｎ型エピタ
キシャル層４を成長させる。Ｐ型半導体基板１として高
比抵抗な（比抵抗：５００Ωｃｍ程度）基板を使用し、
フォトダイオード容量を低減する。同時にＮ型埋込拡散
層３をＰ型埋込拡散層２の近傍のみに形成し、拡散電流
成分を低減する。これらによりフォトダイオードの高速
化を達成している。
１上において、分離部となる領域にＰ型埋込拡散層２を
形成し、その後に分割フォトダイオード部とＮＰＮトラ
ンジスタ部とにＮ型埋込拡散層３を形成し、Ｎ型エピタ
キシャル層４を成長させる。Ｐ型半導体基板１として高
比抵抗な（比抵抗：５００Ωｃｍ程度）基板を使用し、
フォトダイオード容量を低減する。同時にＮ型埋込拡散
層３をＰ型埋込拡散層２の近傍のみに形成し、拡散電流
成分を低減する。これらによりフォトダイオードの高速
化を達成している。
【００６５】次に図２Ｂに示すように、シリコン酸化膜
６を形成し、その後活性領域を決定するシリコン窒化膜
７を形成し、Ｐ型分離拡散層５を形成する。
６を形成し、その後活性領域を決定するシリコン窒化膜
７を形成し、Ｐ型分離拡散層５を形成する。
【００６６】次に図２Ｃに示すように、局所酸化（ロコ
ス酸化）を行い、膜厚の制御されたスルー酸化膜を形成
するために局所酸化によって酸化しなかった部分の酸化
膜を一度エッチングし、スルー酸化膜となるシリコン酸
化膜６Ａ（膜厚数十ｎｍ）を再形成し、Ｖ−ＰＮＰトラ
ンジスタのベース領域（図示せず）、ＮＰＮトランジス
タのコレクタ補償拡散層８、内部ベース領域９をスルー
酸化膜となるシリコン酸化膜６Ａ越しのイオン注入によ
り形成する。この時、ＮＰＮトランジスタの内部ベース
領域９を形成すると同時に分割フォトダイオードのＰ型
拡散層１０を形成する。
ス酸化）を行い、膜厚の制御されたスルー酸化膜を形成
するために局所酸化によって酸化しなかった部分の酸化
膜を一度エッチングし、スルー酸化膜となるシリコン酸
化膜６Ａ（膜厚数十ｎｍ）を再形成し、Ｖ−ＰＮＰトラ
ンジスタのベース領域（図示せず）、ＮＰＮトランジス
タのコレクタ補償拡散層８、内部ベース領域９をスルー
酸化膜となるシリコン酸化膜６Ａ越しのイオン注入によ
り形成する。この時、ＮＰＮトランジスタの内部ベース
領域９を形成すると同時に分割フォトダイオードのＰ型
拡散層１０を形成する。
【００６７】次に図２Ｄに示すように、分割フォトダイ
オードの反射防止膜としてシリコン熱酸化膜１１（膜厚
２６ｎｍ）と第１シリコン窒化膜であるシリコン窒化膜
１２（膜厚５０ｎｍ）とを形成する。更にこれらの反射
防止膜を配線エッチングによる膜べりなどから保護する
ためにＣＶＤ系のシリコン酸化膜１３を形成する。反射
防止膜として、シリコン熱酸化膜１１を形成することに
より、図１２のフォトダイオード拡散構造が採用でき
る。また、その上にシリコン窒化膜１２を形成すること
によりさらに反射率を低減することができる。集積回路
内のシリコン窒化膜容量部には、第２シリコン窒化膜１
２Ａが形成される。
オードの反射防止膜としてシリコン熱酸化膜１１（膜厚
２６ｎｍ）と第１シリコン窒化膜であるシリコン窒化膜
１２（膜厚５０ｎｍ）とを形成する。更にこれらの反射
防止膜を配線エッチングによる膜べりなどから保護する
ためにＣＶＤ系のシリコン酸化膜１３を形成する。反射
防止膜として、シリコン熱酸化膜１１を形成することに
より、図１２のフォトダイオード拡散構造が採用でき
る。また、その上にシリコン窒化膜１２を形成すること
によりさらに反射率を低減することができる。集積回路
内のシリコン窒化膜容量部には、第２シリコン窒化膜１
２Ａが形成される。
【００６８】これらの膜厚は、光ピックアップで使用さ
れる半導体レーザ波長（λ＝６５０ｎｍ、７８０ｎｍ）
に対して反射率を最も低くできるように選んでいる（図
３Ａ、図３Ｂ参照）。また、図３Ａ、図３Ｂよりシリコ
ン酸化膜１１の膜厚を１０〜４０ｎｍにしておけば、反
射率を７％以下にすることができる。
れる半導体レーザ波長（λ＝６５０ｎｍ、７８０ｎｍ）
に対して反射率を最も低くできるように選んでいる（図
３Ａ、図３Ｂ参照）。また、図３Ａ、図３Ｂよりシリコ
ン酸化膜１１の膜厚を１０〜４０ｎｍにしておけば、反
射率を７％以下にすることができる。
【００６９】ＮＰＮトランジスタの内部ベース領域９を
形成した後、分割フォトダイオードの反射防止膜を形成
することにより、反射防止膜の前処理、エッチングによ
るスルー酸化膜となるシリコン酸化膜６Ａの膜厚バラツ
キがなく、トランジスタ特性バラツキが増加することも
ない。上記第１シリコン窒化膜であるシリコン窒化膜１
２は、窒化膜容量部の第２シリコン窒化膜１２Ａと同時
に形成することにより、製造コストアップすることなく
形成できる。
形成した後、分割フォトダイオードの反射防止膜を形成
することにより、反射防止膜の前処理、エッチングによ
るスルー酸化膜となるシリコン酸化膜６Ａの膜厚バラツ
キがなく、トランジスタ特性バラツキが増加することも
ない。上記第１シリコン窒化膜であるシリコン窒化膜１
２は、窒化膜容量部の第２シリコン窒化膜１２Ａと同時
に形成することにより、製造コストアップすることなく
形成できる。
【００７０】また、次に図２Ｅに示すように、Ｖ−ＰＮ
Ｐトランジスタのエミッタ領域（図示せず）、ＮＰＮト
ランジスタの外部ベース領域１４および拡散源および電
極となる多結晶シリコン１６を形成する。この多結晶シ
リコン１６に砒素をイオン注入し、アニールすることに
よりエミッタ領域１５を形成する。分割フォトダイオー
ドの反射防止膜の形成をエミッタ領域１５を形成する前
に行っているため、トランジスタの歩留り低下を防止で
きる。
Ｐトランジスタのエミッタ領域（図示せず）、ＮＰＮト
ランジスタの外部ベース領域１４および拡散源および電
極となる多結晶シリコン１６を形成する。この多結晶シ
リコン１６に砒素をイオン注入し、アニールすることに
よりエミッタ領域１５を形成する。分割フォトダイオー
ドの反射防止膜の形成をエミッタ領域１５を形成する前
に行っているため、トランジスタの歩留り低下を防止で
きる。
【００７１】次にコンタクトホールを形成し、ＡｌＳｉ
などの導電材料を全面に形成した後、図２Ｆに示すよう
に、第１層目配線１７をパターニングする。第１属目配
線１７のエッチングは、バリアメタル（ＴｉＷ）エッチ
ングおよび配線幅縮小のためドライエッチングで行われ
る。この時、分割フォトダイオード上の反射防止膜を保
護するためのＣＶＤ系シリコン酸化膜１３を形成してあ
ることにより、ドライエッチ時に反射防止膜が膜ベりせ
ず、反射防止膜の膜厚が最適値に維持できると共に、プ
ラズマによりダメージを受けることもなく、フォトダイ
オードのリーク電流特性の劣化を防止できる。
などの導電材料を全面に形成した後、図２Ｆに示すよう
に、第１層目配線１７をパターニングする。第１属目配
線１７のエッチングは、バリアメタル（ＴｉＷ）エッチ
ングおよび配線幅縮小のためドライエッチングで行われ
る。この時、分割フォトダイオード上の反射防止膜を保
護するためのＣＶＤ系シリコン酸化膜１３を形成してあ
ることにより、ドライエッチ時に反射防止膜が膜ベりせ
ず、反射防止膜の膜厚が最適値に維持できると共に、プ
ラズマによりダメージを受けることもなく、フォトダイ
オードのリーク電流特性の劣化を防止できる。
【００７２】次に図２Ｇに示すように、層間絶縁膜１８
を形成した後、第２層目配線１９を形成する。これら
は、いずれもドライエッチで形成されるが、この時も分
割フォトダイオード上の反射防止膜を保讃するためのＣ
ＶＤ系シリコン酸化膜１３を形成してあることにより、
ドライエッチ時に反射防止膜が膜べりせず、反射防止膜
の膜厚が最適値に維持できると共に、ブラズマによりダ
メージを受けることもなく、フォトダイオードのリーク
電流特性の劣化を防止できる。
を形成した後、第２層目配線１９を形成する。これら
は、いずれもドライエッチで形成されるが、この時も分
割フォトダイオード上の反射防止膜を保讃するためのＣ
ＶＤ系シリコン酸化膜１３を形成してあることにより、
ドライエッチ時に反射防止膜が膜べりせず、反射防止膜
の膜厚が最適値に維持できると共に、ブラズマによりダ
メージを受けることもなく、フォトダイオードのリーク
電流特性の劣化を防止できる。
【００７３】図２Ｈは、本発明の実施の形態１のプロセ
ス完了状態を示している。第２層目配線１９を形成した
後、カバー絶縁膜となるシリコン窒化膜２０を形成す
る。最後にこのパターニングしたシリコン窒化膜２０を
保護膜にして、第１ドライエッチング用の保護用ＣＶＤ
系シリコン酸化膜１３をウェットエッチする。これによ
り、フォト工程が削滅でき、コストダウンできる。ま
た、保護用シリコン酸化膜１３をすべてのドライエッチ
工程が完了してから行うことにより、すべてのドライエ
ッチから反射防止膜を保護することができる。
ス完了状態を示している。第２層目配線１９を形成した
後、カバー絶縁膜となるシリコン窒化膜２０を形成す
る。最後にこのパターニングしたシリコン窒化膜２０を
保護膜にして、第１ドライエッチング用の保護用ＣＶＤ
系シリコン酸化膜１３をウェットエッチする。これによ
り、フォト工程が削滅でき、コストダウンできる。ま
た、保護用シリコン酸化膜１３をすべてのドライエッチ
工程が完了してから行うことにより、すべてのドライエ
ッチから反射防止膜を保護することができる。
【００７４】以上の製造方法により、トランジスタ特性
を変動させることなく、分割フォトダイオードの反射防
止膜であるシリコン熱酸化膜１１とシリコン窒化膜１２
とを形成できる。また、分割フォトダイオードの光感度
が低下せず、リーク電流特性が劣化することなく、ドラ
イエッチによる配線幅の小さい配線の形成が可能で、よ
り集積回路の集積度を向上することができる。
を変動させることなく、分割フォトダイオードの反射防
止膜であるシリコン熱酸化膜１１とシリコン窒化膜１２
とを形成できる。また、分割フォトダイオードの光感度
が低下せず、リーク電流特性が劣化することなく、ドラ
イエッチによる配線幅の小さい配線の形成が可能で、よ
り集積回路の集積度を向上することができる。
【００７５】また、フォトダイオード容量の低減のため
には、高比抵抗基板を使うのが望ましいが、基板比抵抗
が高すぎるとフォトダイオードの直列抵抗が大きくな
り、ＣＲ時定数により応答はむしろ低下する。従って、
更なる高速化のためには、Ｐ型低比抵抗基板（比抵抗：
４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層（比抵
抗：１０００Ωｃｍ）を形成した基板を使用し、フォト
ダイオード容量を増加させることなく、フォトダイオー
ドの直列抵抗を下げることが可能である。
には、高比抵抗基板を使うのが望ましいが、基板比抵抗
が高すぎるとフォトダイオードの直列抵抗が大きくな
り、ＣＲ時定数により応答はむしろ低下する。従って、
更なる高速化のためには、Ｐ型低比抵抗基板（比抵抗：
４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層（比抵
抗：１０００Ωｃｍ）を形成した基板を使用し、フォト
ダイオード容量を増加させることなく、フォトダイオー
ドの直列抵抗を下げることが可能である。
【００７６】（実施の形態２）図４に本発明の実施の形
態２による回路内蔵受光素子２００の断面図を示す。
態２による回路内蔵受光素子２００の断面図を示す。
【００７７】本発明の実施の形態２による回路内蔵受光
素子２００の製造方法の特徴は、集積回路部分の素子分
離で局所酸化（ロコス酸化）を行うとき、本発明の実施
の形態１で生じる、分割フォトダイオードの分割部のロ
コス段差が生じないことである。これによりクロストー
ク特性の劣化に対する懸念は解消できる。この回路内蔵
受光素子２００の製造方法について、図５Ａ〜図５Ｄを
用いて以下に説明する。
素子２００の製造方法の特徴は、集積回路部分の素子分
離で局所酸化（ロコス酸化）を行うとき、本発明の実施
の形態１で生じる、分割フォトダイオードの分割部のロ
コス段差が生じないことである。これによりクロストー
ク特性の劣化に対する懸念は解消できる。この回路内蔵
受光素子２００の製造方法について、図５Ａ〜図５Ｄを
用いて以下に説明する。
【００７８】まず図５Ａに示すように、Ｐ型半導体基板
１上に、分離部となる領域にＰ型埋込拡散層２を形成
し、ＮＰＮトランジスタ部にＮ型埋込拡散層３を形成
し、Ｎ型エピタキシャル層４を成長させる。Ｐ型半導体
基板１として高比抵抗な（比抵抗：５００Ωｃｍ程度）
基板を使用しており、目的は実施の形態１と同じであ
る。
１上に、分離部となる領域にＰ型埋込拡散層２を形成
し、ＮＰＮトランジスタ部にＮ型埋込拡散層３を形成
し、Ｎ型エピタキシャル層４を成長させる。Ｐ型半導体
基板１として高比抵抗な（比抵抗：５００Ωｃｍ程度）
基板を使用しており、目的は実施の形態１と同じであ
る。
【００７９】次に図５Ｂに示すように、シリコン酸化膜
６を形成し、活性領域を決定するシリコン窒化膜７を形
成した後、Ｐ型分離拡散層５を形成する。活性領域を決
定するシリコン窒化膜７を形成した後、ボロンをイオン
注入し、局所酸化（ロコス酸化）で押し込むことにより
分離拡散層５を形成するという工程順序は実施の形態１
と同じである。
６を形成し、活性領域を決定するシリコン窒化膜７を形
成した後、Ｐ型分離拡散層５を形成する。活性領域を決
定するシリコン窒化膜７を形成した後、ボロンをイオン
注入し、局所酸化（ロコス酸化）で押し込むことにより
分離拡散層５を形成するという工程順序は実施の形態１
と同じである。
【００８０】しかし、分割フォトダイオードの受光領域
全面に局所酸化を行い（図５Ｃ参照）、分割部ではロコ
ス段差が生じないようにする。これにより分割フォトダ
イオードの分割部でのロコス段差によるクロストーク特
性劣化の懸念を解消できる。実施の形態１と同様に、局
所酸化を行い、シリコン窒化膜７を除去後、膜厚の制御
されたスルー酸化膜６Ａを形成する。
全面に局所酸化を行い（図５Ｃ参照）、分割部ではロコ
ス段差が生じないようにする。これにより分割フォトダ
イオードの分割部でのロコス段差によるクロストーク特
性劣化の懸念を解消できる。実施の形態１と同様に、局
所酸化を行い、シリコン窒化膜７を除去後、膜厚の制御
されたスルー酸化膜６Ａを形成する。
【００８１】次に図５Ｄに示すように、ＮＰＮトランジ
スタのコレクタ補償拡散層８、内部ベース領域９をイオ
ン注入により形成する。この時、実施の形態１で内部べ
ース領域と同時に形成していたフォトダイオードのＰ型
拡散層１０は、厚い局所酸化膜が受光領域表面にあるた
め形成できない。また、この後分割フォトダイオードの
反射防止膜となるシリコン熱酸化膜１１を形成する。実
施の形態１と同様にこのシリコン酸化膜１１を内部ベー
ス領域の形成後に行うことにより、スルー酸化膜のバラ
ツキを防止できる。
スタのコレクタ補償拡散層８、内部ベース領域９をイオ
ン注入により形成する。この時、実施の形態１で内部べ
ース領域と同時に形成していたフォトダイオードのＰ型
拡散層１０は、厚い局所酸化膜が受光領域表面にあるた
め形成できない。また、この後分割フォトダイオードの
反射防止膜となるシリコン熱酸化膜１１を形成する。実
施の形態１と同様にこのシリコン酸化膜１１を内部ベー
ス領域の形成後に行うことにより、スルー酸化膜のバラ
ツキを防止できる。
【００８２】この後は、実施の形態１と同様のため図示
しないが、反射防止膜であるシリコン窒化膜１２および
これらの反射防止膜を配線エッチングによる膜べりなど
から保護するためにＣＶＤ系のシリコン酸化膜１３を形
成する。このシリコン窒化膜１２も、窒化膜容量部の第
２シリコン窒化膜１２Ａと同時に形成することにより、
コストアップすることもない。
しないが、反射防止膜であるシリコン窒化膜１２および
これらの反射防止膜を配線エッチングによる膜べりなど
から保護するためにＣＶＤ系のシリコン酸化膜１３を形
成する。このシリコン窒化膜１２も、窒化膜容量部の第
２シリコン窒化膜１２Ａと同時に形成することにより、
コストアップすることもない。
【００８３】次にＶ−ＰＮＰトランジスタのエミッタ領
域、ＮＰＮトランジスタの外部べース領域１４および拡
散源および電極となる多結晶シリコン１６を形成する。
この多結晶シリコン１６に砒素をイオン注入し、アニー
ルすることによりエミッタ領域１５を形成する。コンタ
クトホールを形成し、ＡｌＳｉなどの導電材料を全面に
形成した後、第１層目配線１７をパターニングする。最
後に層間絶縁膜１８、第２層目配線１９を形成した後、
カバー絶縁膜となるシリコン窒化膜２０を形成する。最
後にこのパターニングしたシリコン窒化膜２０を保護膜
にして、ドライエッチ保護用ＣＶＤ系シリコン酸化膜１
３をウェットエッチする。
域、ＮＰＮトランジスタの外部べース領域１４および拡
散源および電極となる多結晶シリコン１６を形成する。
この多結晶シリコン１６に砒素をイオン注入し、アニー
ルすることによりエミッタ領域１５を形成する。コンタ
クトホールを形成し、ＡｌＳｉなどの導電材料を全面に
形成した後、第１層目配線１７をパターニングする。最
後に層間絶縁膜１８、第２層目配線１９を形成した後、
カバー絶縁膜となるシリコン窒化膜２０を形成する。最
後にこのパターニングしたシリコン窒化膜２０を保護膜
にして、ドライエッチ保護用ＣＶＤ系シリコン酸化膜１
３をウェットエッチする。
【００８４】以上のように実施の形態２では、案施形態
１の利点に加えて、分割フォトダイオードの分割部での
ロコス段差がないため、ロコス段差によるクロストーク
特性の劣化に対する懸念が解消できる。またこの実施の
形態２でも更なる高速化のためにＰ型低比抵抗基板(比
抵抗：４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層
(比抵抗：１０００Ωｃｍ）を形成した基板を使用し、
フォトダイオードの直列抵抗を下げることが可能であ
る。
１の利点に加えて、分割フォトダイオードの分割部での
ロコス段差がないため、ロコス段差によるクロストーク
特性の劣化に対する懸念が解消できる。またこの実施の
形態２でも更なる高速化のためにＰ型低比抵抗基板(比
抵抗：４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層
(比抵抗：１０００Ωｃｍ）を形成した基板を使用し、
フォトダイオードの直列抵抗を下げることが可能であ
る。
【００８５】（実施の形態３）図６に本発明の実施の形
態３による回路内蔵受光素子３００の断面図を示す。
態３による回路内蔵受光素子３００の断面図を示す。
【００８６】本発明の実施の形態３による回路内蔵受光
素子３００では、実施の形態２と同様に分割フォトダイ
オードの分割部にロコス段差が生じない上に、実施の形
態２では不可能だったフォトダイオードの応答改善のた
めに必要なＰ型拡散層１０が形成できる。この回路内蔵
受光素子３００の製造方法について、図７Ａ〜図７Ｃを
用いて以下に説明する。
素子３００では、実施の形態２と同様に分割フォトダイ
オードの分割部にロコス段差が生じない上に、実施の形
態２では不可能だったフォトダイオードの応答改善のた
めに必要なＰ型拡散層１０が形成できる。この回路内蔵
受光素子３００の製造方法について、図７Ａ〜図７Ｃを
用いて以下に説明する。
【００８７】まず実施の形態１と同様に、Ｐ型半導体基
板１上に、Ｐ型埋込拡散層２、Ｎ型埋込拡散層３を形成
し、Ｎ型エピタキシャル層４を成長させる。本発明の実
施の形態１、２と同じようにＰ型半導体基板１として、
高比抵抗基板（比抵抗：５００Ωｃｍ）を使用する。
板１上に、Ｐ型埋込拡散層２、Ｎ型埋込拡散層３を形成
し、Ｎ型エピタキシャル層４を成長させる。本発明の実
施の形態１、２と同じようにＰ型半導体基板１として、
高比抵抗基板（比抵抗：５００Ωｃｍ）を使用する。
【００８８】次に実施の形態１、２と同様に、シリコン
酸化膜６、シリコン窒化膜７を形成し、Ｐ型分離拡散層
５を形成する。この後、案施の形態２と同様に分割フォ
トダイオードの受光領域全面に局所酸化を行い、分割部
ではロコス段差が生じないようにし、分割フォトダイオ
ードの分割部でのロコス段差によるクロストーク特性劣
化の懸念を解消できる。
酸化膜６、シリコン窒化膜７を形成し、Ｐ型分離拡散層
５を形成する。この後、案施の形態２と同様に分割フォ
トダイオードの受光領域全面に局所酸化を行い、分割部
ではロコス段差が生じないようにし、分割フォトダイオ
ードの分割部でのロコス段差によるクロストーク特性劣
化の懸念を解消できる。
【００８９】次に局所酸化を行って、シリコン窒化膜７
を除去した後（図７Ａ参照）、フォトダイオード受光領
域の局所酸化膜のエッチングを行い、反射防止膜となる
シリコン熱酸化線１１のみを形成する。その上のシリコ
ン窒化膜１２を形成してしまうと、ＮＰＮトランジスタ
の内部ベース領域９と同時に形成する分割フォトダイオ
ードのＰ型拡散層１０が形成できなくなるためである。
この時に膜厚の制御されたスルー酸化膜６Ａを同時に形
成する。これにより、別途スルー酸化膜を形成する必要
がなく、工程を削減できるため、コストダウンできる。
を除去した後（図７Ａ参照）、フォトダイオード受光領
域の局所酸化膜のエッチングを行い、反射防止膜となる
シリコン熱酸化線１１のみを形成する。その上のシリコ
ン窒化膜１２を形成してしまうと、ＮＰＮトランジスタ
の内部ベース領域９と同時に形成する分割フォトダイオ
ードのＰ型拡散層１０が形成できなくなるためである。
この時に膜厚の制御されたスルー酸化膜６Ａを同時に形
成する。これにより、別途スルー酸化膜を形成する必要
がなく、工程を削減できるため、コストダウンできる。
【００９０】次に図７Ｂに示すように、ＮＰＮトランジ
スタのコレクタ補償拡散層８、内部ベース領域９、分割
フォトダイオードのＰ型拡散層１０をイオン注入により
形成し、さらに分割フォトダイオードの反射防止膜とし
てのシリコン窒化膜１２およびこれらの反射防止膜を配
線エッチングによる膜べりなどから保護するためにＣＶ
Ｄ系のシリコン酸化膜１３を形成する。このシリコン窒
化膜１２も、窒化膜容量部の第２シリコン窒化膜１２Ａ
と同時に形成することにより、コストアップすることが
ない。
スタのコレクタ補償拡散層８、内部ベース領域９、分割
フォトダイオードのＰ型拡散層１０をイオン注入により
形成し、さらに分割フォトダイオードの反射防止膜とし
てのシリコン窒化膜１２およびこれらの反射防止膜を配
線エッチングによる膜べりなどから保護するためにＣＶ
Ｄ系のシリコン酸化膜１３を形成する。このシリコン窒
化膜１２も、窒化膜容量部の第２シリコン窒化膜１２Ａ
と同時に形成することにより、コストアップすることが
ない。
【００９１】次に、図７Ｃに示すように、Ｖ−ＰＮＰト
ランジスタのエミッタ領域（図示せず）、ＮＰＮトラン
ジスタの外部ベース領域１４および拡散源および電極と
なる多結晶シリコン１６を形成する。この多結晶シリコ
ン１６に砒素をイオン注入し、アニールすることにより
エミッタ領域１５を形成する。この実施の形態３でもエ
ミッタ領域の形成より先に反射防止膜を形成しており、
トランジスタの歩留り低下がない。
ランジスタのエミッタ領域（図示せず）、ＮＰＮトラン
ジスタの外部ベース領域１４および拡散源および電極と
なる多結晶シリコン１６を形成する。この多結晶シリコ
ン１６に砒素をイオン注入し、アニールすることにより
エミッタ領域１５を形成する。この実施の形態３でもエ
ミッタ領域の形成より先に反射防止膜を形成しており、
トランジスタの歩留り低下がない。
【００９２】以下は実施の形態１、２と同じであるた
め、図示しないが、次にコンタクトホールを形成し、Ａ
ｌＳｉなどの導電材料を全面に形成した後、第１層目配
線１７をパターニングする。この時、分割フォトダイオ
ード上の反射防止膜を保護するためのＣＶＤ系のシリコ
ン酸化膜１３を形成することにより、このドライエッチ
時にシリコン窒化膜１２もエッチングされることなく、
最適化されたシリコン窒化膜の膜べり、ドライエッチ時
のプラズマによるダメージ、フォトダイオードのリーク
電流特性の劣化が防止できる。最後に層間絶縁膜１８、
第２層目配線１９を形成した後、カバー絶縁膜となるシ
リコン窒化膜２０を形成する。最後にこのパターニング
したシリコン窒化膜２０を保護膜にして、ドライエッチ
ングの保護用ＣＶＤ系シリコン酸化膜１３をウェットエ
ッチする。
め、図示しないが、次にコンタクトホールを形成し、Ａ
ｌＳｉなどの導電材料を全面に形成した後、第１層目配
線１７をパターニングする。この時、分割フォトダイオ
ード上の反射防止膜を保護するためのＣＶＤ系のシリコ
ン酸化膜１３を形成することにより、このドライエッチ
時にシリコン窒化膜１２もエッチングされることなく、
最適化されたシリコン窒化膜の膜べり、ドライエッチ時
のプラズマによるダメージ、フォトダイオードのリーク
電流特性の劣化が防止できる。最後に層間絶縁膜１８、
第２層目配線１９を形成した後、カバー絶縁膜となるシ
リコン窒化膜２０を形成する。最後にこのパターニング
したシリコン窒化膜２０を保護膜にして、ドライエッチ
ングの保護用ＣＶＤ系シリコン酸化膜１３をウェットエ
ッチする。
【００９３】以上の実施の形態３では、実施の形態１、
２の利点に加えて、分割フォトダイオードが高速化でき
る図１２の構造が採用できる。またこの実施の形態３で
も更なる高速化のために、Ｐ型低比抵抗基板（比抵抗：
４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層（比抵
抗：１０００Ωｃｍ）を形成した基板を使用し、フォト
ダイオード容量を増加させることなく、フォトダイオー
ドの直列抵抗を下げることが可能である。
２の利点に加えて、分割フォトダイオードが高速化でき
る図１２の構造が採用できる。またこの実施の形態３で
も更なる高速化のために、Ｐ型低比抵抗基板（比抵抗：
４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層（比抵
抗：１０００Ωｃｍ）を形成した基板を使用し、フォト
ダイオード容量を増加させることなく、フォトダイオー
ドの直列抵抗を下げることが可能である。
【００９４】（実施の形態４）図８に本発明の実施の形
態４による回路内蔵受光素子４００の断面図を示す。
態４による回路内蔵受光素子４００の断面図を示す。
【００９５】本発明の実施の形態４による回路内蔵受光
素子４００の製造方法の特徴は、集積回路部分の素子分
離で局所酸化（ロコス酸化）を行うとき、本発明の実施
の形態１で生じる、分割フォトダイオードの分割部のロ
コス段差が生じないことである。これによりクロストー
ク特性の劣化に対する懸念は解消できる。実施の形態
２、３との違いは、フォトダイオードの分割部を含む受
光領域全体に局所酸化を行っていないことである。この
回路内蔵受光素子４００の製造方法について、図９Ａ〜
図９Ｃを用いて以下に説明する。
素子４００の製造方法の特徴は、集積回路部分の素子分
離で局所酸化（ロコス酸化）を行うとき、本発明の実施
の形態１で生じる、分割フォトダイオードの分割部のロ
コス段差が生じないことである。これによりクロストー
ク特性の劣化に対する懸念は解消できる。実施の形態
２、３との違いは、フォトダイオードの分割部を含む受
光領域全体に局所酸化を行っていないことである。この
回路内蔵受光素子４００の製造方法について、図９Ａ〜
図９Ｃを用いて以下に説明する。
【００９６】Ｎ型エピタキシャル成長までは、本発明の
実施の形態１〜３と全く同じであるが、Ｐ型分離拡散層
５を形成する工程順が異なる。つまり、図９Ａに示すよ
うに、シリコン酸化膜６を形成し、Ｐ型分離拡散層５を
形成した後、活性領域を決定するシリコン窒化膜７を形
成する。実施の形態１〜３とは違い、シリコン窒化膜７
を形成する前にＰ型分離拡散層５を形成する。なぜな
ら、Ｐ型分離拡散層５を形成するためにボロンをイオン
注入した後、活性領域を決定するシリコン窒化膜７を形
成する際に、分割フォトダイオードの分割部を含む受光
領域全面には、局所酸化が起こらないようにする。従っ
て実施の形態１〜３と同様の工程順では、シリコン窒化
膜７の分にはＰ型分離拡散層５が形成できず、フォトダ
イオードが分割できない。また、これにより分割部でロ
コス段差が生じず、分割フォトダイオードのクロストー
ク特性の劣化に対する懸念が解消できる。
実施の形態１〜３と全く同じであるが、Ｐ型分離拡散層
５を形成する工程順が異なる。つまり、図９Ａに示すよ
うに、シリコン酸化膜６を形成し、Ｐ型分離拡散層５を
形成した後、活性領域を決定するシリコン窒化膜７を形
成する。実施の形態１〜３とは違い、シリコン窒化膜７
を形成する前にＰ型分離拡散層５を形成する。なぜな
ら、Ｐ型分離拡散層５を形成するためにボロンをイオン
注入した後、活性領域を決定するシリコン窒化膜７を形
成する際に、分割フォトダイオードの分割部を含む受光
領域全面には、局所酸化が起こらないようにする。従っ
て実施の形態１〜３と同様の工程順では、シリコン窒化
膜７の分にはＰ型分離拡散層５が形成できず、フォトダ
イオードが分割できない。また、これにより分割部でロ
コス段差が生じず、分割フォトダイオードのクロストー
ク特性の劣化に対する懸念が解消できる。
【００９７】次に図９Ｂに示すように、局所酸化を行っ
て、シリコン窒化膜７を除去した後、膜厚の制御された
スルー酸化膜を形成するためにロコスによって酸化しな
かった部分の酸化膜を一度エッチングし、スルー酸化膜
となるシリコン酸化膜６Ａを再形成する。
て、シリコン窒化膜７を除去した後、膜厚の制御された
スルー酸化膜を形成するためにロコスによって酸化しな
かった部分の酸化膜を一度エッチングし、スルー酸化膜
となるシリコン酸化膜６Ａを再形成する。
【００９８】次にＮＰＮトランジスタのコレクタ補償拡
散層８、内部ベース領域９、分割フォトダイオードのＰ
型拡散層１０をイオン注入により形成する。ＮＰＮトラ
ンジスタの内部ベース領域９と分割フォトダイオードの
Ｐ型拡散層１０とは同時に形成される。
散層８、内部ベース領域９、分割フォトダイオードのＰ
型拡散層１０をイオン注入により形成する。ＮＰＮトラ
ンジスタの内部ベース領域９と分割フォトダイオードの
Ｐ型拡散層１０とは同時に形成される。
【００９９】実施の形態１〜３と同様に、分割フォトダ
イオードの反射防止膜であるシリコン熱酸化膜１１、シ
リコン窒化膜１２および反射防止膜の保獲用ＣＶＤ系の
シリコン酸化膜１３を形成する（図９Ｃ参照）。このシ
リコン窒化膜１２は、窒化膜容量部の第２シリコン窒化
膜１２Ａと同時に形成することにより、コストアッブす
ることなく形成できる。
イオードの反射防止膜であるシリコン熱酸化膜１１、シ
リコン窒化膜１２および反射防止膜の保獲用ＣＶＤ系の
シリコン酸化膜１３を形成する（図９Ｃ参照）。このシ
リコン窒化膜１２は、窒化膜容量部の第２シリコン窒化
膜１２Ａと同時に形成することにより、コストアッブす
ることなく形成できる。
【０１００】以下は実施の形態１と同じであるため、図
示しないが、次にＶ−ＰＮＰトランジスタのエミッタ領
域（図示せず）、ＮＰＮトランジスタの外部ベース領域
１４および拡散源および電極となる多結晶シリコン１６
を形成する。この多結晶シリコン１６に砒素をイオン注
入し、アニールすることによりエミッタ領域１５を形成
する。分割フォトダイオードの反射防止膜を先に形成し
ているため、トランジスタの歩留り低下を防止できる。
示しないが、次にＶ−ＰＮＰトランジスタのエミッタ領
域（図示せず）、ＮＰＮトランジスタの外部ベース領域
１４および拡散源および電極となる多結晶シリコン１６
を形成する。この多結晶シリコン１６に砒素をイオン注
入し、アニールすることによりエミッタ領域１５を形成
する。分割フォトダイオードの反射防止膜を先に形成し
ているため、トランジスタの歩留り低下を防止できる。
【０１０１】その後コンタクトホールを形成し、ＡｌＳ
ｉなどの導電材料を全面に形成した後、第１層目配線１
７をパターニングする。第１層目配線１７のエッチング
は、配線幅縮小のためドライエッチングで行われるが、
分割フォトダイオード上の反射防止膜を保護するための
ＣＶＤ系のシリコン酸化膜１３を形成することにより、
このドライエッチ時にシリコン窒化膜１２もエッチング
されることなく、最適化されたシリコン窒化膜の膜べ
り、ドライエッチ時のプラズマによるダメージ、フォト
ダイオードのリーク電流特性の劣化が防止できる。
ｉなどの導電材料を全面に形成した後、第１層目配線１
７をパターニングする。第１層目配線１７のエッチング
は、配線幅縮小のためドライエッチングで行われるが、
分割フォトダイオード上の反射防止膜を保護するための
ＣＶＤ系のシリコン酸化膜１３を形成することにより、
このドライエッチ時にシリコン窒化膜１２もエッチング
されることなく、最適化されたシリコン窒化膜の膜べ
り、ドライエッチ時のプラズマによるダメージ、フォト
ダイオードのリーク電流特性の劣化が防止できる。
【０１０２】最後に層間絶縁膜１８、第２層目配線１９
を形成した後、カバー絶縁膜となるシリコン窒化膜２０
を形成する。最後にこのパターニングしたシリコン窒化
膜２０を保護膜にして、第１層目配線１７のエッチング
時の保護用ＣＶＤ系シリコン酸化膜１３をウェットエッ
チする。
を形成した後、カバー絶縁膜となるシリコン窒化膜２０
を形成する。最後にこのパターニングしたシリコン窒化
膜２０を保護膜にして、第１層目配線１７のエッチング
時の保護用ＣＶＤ系シリコン酸化膜１３をウェットエッ
チする。
【０１０３】以上のように実施の形態４では、実施の形
態１の利点に加えて、実施の形態２、３と同様に分割フ
ォトダイオードの分割部とのロコス段差がないため、ク
ロストーク特性の劣化に対する懸念を解消できる。
態１の利点に加えて、実施の形態２、３と同様に分割フ
ォトダイオードの分割部とのロコス段差がないため、ク
ロストーク特性の劣化に対する懸念を解消できる。
【０１０４】またこの実施の形態４でも更なる高速化の
ために、Ｐ型低比抵抗基板（比抵抗：４Ωｃｍ）上にＰ
型高比抵抗エピタキシャル層（比抵抗：１０００Ωｃ
ｍ）を形成した基板を使用し、フォトダイオード容量を
増加させることなく、フォトダイオードの直列抵抗を下
げることが可能である。
ために、Ｐ型低比抵抗基板（比抵抗：４Ωｃｍ）上にＰ
型高比抵抗エピタキシャル層（比抵抗：１０００Ωｃ
ｍ）を形成した基板を使用し、フォトダイオード容量を
増加させることなく、フォトダイオードの直列抵抗を下
げることが可能である。
【０１０５】
【発明の効果】以上のように本発明によれば、多結晶シ
リコンエミッタ、ロコス分離を採用した高速な集積回路
と高速な分割フォトダイオードとを同一基板上に形成し
た回路内蔵受光素子およびその製造方法を提供すること
ができる。
リコンエミッタ、ロコス分離を採用した高速な集積回路
と高速な分割フォトダイオードとを同一基板上に形成し
た回路内蔵受光素子およびその製造方法を提供すること
ができる。
【０１０６】また本発明によれば、トランジスタの歩留
りの良好な回路内蔵受光素子およびその製造方法を提供
することができる。
りの良好な回路内蔵受光素子およびその製造方法を提供
することができる。
【０１０７】さらに本発明によれば、スルー酸化膜厚の
バラツキによるトランジスタ特性のバラツキの少ない回
路内蔵受光素子およびその製造方法を提供することがで
きる。
バラツキによるトランジスタ特性のバラツキの少ない回
路内蔵受光素子およびその製造方法を提供することがで
きる。
【０１０８】さらに本発明によれば、反射防止膜の反射
率のバラツキの少ない回路内蔵受光素子およびその製造
方法を提供することができる。
率のバラツキの少ない回路内蔵受光素子およびその製造
方法を提供することができる。
【０１０９】さらに本発明によれば、クロストーク特性
の良好な回路内蔵受光素子およびその製造方法を提供す
ることができる。
の良好な回路内蔵受光素子およびその製造方法を提供す
ることができる。
【０１１０】本発明の回路内蔵受光素子の製造方法を採
用することにより、エミッタの拡散源および電極として
多結晶シリコンを使用したエミッタ形成や、素子分離と
してのロコス分離を用いて高速な集積回路を形成しつ
つ、分割フォトダイオードの応答特性、光感度特性、ク
ロストーク特性、リーク電流特性など諸特性を低下させ
ることなく同一シリコン基板上に形成できる。従って、
高速な応答性を有し、高感度でノイズの少ない回路内蔵
受光素子を形成することが可能となる。
用することにより、エミッタの拡散源および電極として
多結晶シリコンを使用したエミッタ形成や、素子分離と
してのロコス分離を用いて高速な集積回路を形成しつ
つ、分割フォトダイオードの応答特性、光感度特性、ク
ロストーク特性、リーク電流特性など諸特性を低下させ
ることなく同一シリコン基板上に形成できる。従って、
高速な応答性を有し、高感度でノイズの少ない回路内蔵
受光素子を形成することが可能となる。
【図１】実施の形態１による回路内蔵受光素子（分割フ
ォトダイオード、ＮＰＮ）の断面図。
ォトダイオード、ＮＰＮ）の断面図。
【図２Ａ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図２Ｂ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図２Ｃ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図２Ｄ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図２Ｅ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図２Ｆ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図２Ｇ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図２Ｈ】実施の形態１による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図３Ａ】波長λ＝６５０ｎｍにおけるＳｉＯ2に対す
る反射率の計算結果を示すグラフ。
る反射率の計算結果を示すグラフ。
【図３Ｂ】波長λ＝７８０ｎｍにおけるＳｉＯ2に対す
る反射率の計算結果を示すグラフ。
る反射率の計算結果を示すグラフ。
【図４】実施の形態２による回路内蔵受光素子（分割フ
ォトダイオード、ＮＰＮ）の断面図。
ォトダイオード、ＮＰＮ）の断面図。
【図５Ａ】実施の形態２による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図５Ｂ】実施の形態２による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図５Ｃ】実施の形態２による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図５Ｄ】実施の形態２による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図６】実施の形態３による回路内蔵受光素子（分割フ
ォトダイオード、ＮＰＮ）の断面図。
ォトダイオード、ＮＰＮ）の断面図。
【図７Ａ】実施の形態３による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図７Ｂ】実施の形態３による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図７Ｃ】実施の形態３による回路内蔵受光素子の製造
方法の説明図。
方法の説明図。
【図８】実施の形態４による回路内蔵受光素子（分割フ
ォトダイオード、ＮＰＮ）の断面図。
ォトダイオード、ＮＰＮ）の断面図。
【図９Ａ】実施の形態４による回路内蔵受光素子の製造
方法を示す図。
方法を示す図。
【図９Ｂ】実施の形態４による回路内蔵受光素子の製造
方法を示す図。
方法を示す図。
【図９Ｃ】実施の形態４による回路内蔵受光素子の製造
方法を示す図。
方法を示す図。
【図１０】従来の回路内蔵受光素子の断面図。
【図１１Ａ】従来の回路内蔵受光素子の製造方法の説明
図。
図。
【図１１Ｂ】従来の回路内蔵受光素子の製造方法の説明
図。
図。
【図１１Ｃ】従来の回路内蔵受光素子の製造方法の説明
図。
図。
【図１１Ｄ】従来の回路内蔵受光素子の製造方法の説明
図。
図。
【図１１Ｅ】従来の回路内蔵受光素子の製造方法の説明
図。
図。
【図１１Ｆ】従来の回路内蔵受光素子の製造方法の説明
図。
図。
【図１１Ｇ】従来の回路内蔵受光素子の製造方法の説明
図。
図。
【図１１Ｈ】従来の回路内蔵受光素子の製造方法の説明
図。
図。
【図１２】応答速度を低下させないで、接合容量を低減
するための拡散構造の説明図。
するための拡散構造の説明図。
【図１３Ａ】従来の分離拡散、活性領域形成工程を示す
図。
図。
【図１３Ｂ】従来の分離拡散、活性領域形成工程を示す
図。
図。
【図１３Ｃ】従来の分離拡散、活性領域形成工程を示す
図。
図。
【図１４】フォトダイオード分割部のロコス段差による
クロストーク特性の劣化を説明する図。
クロストーク特性の劣化を説明する図。
１ Ｐ型半導体基板
２ Ｐ型埋込分離拡散層
３ Ｎ型埋込拡散層
４ Ｎ型エピタキシャル層
５ Ｐ型分離拡散層
６ シリコン酸化膜
６Ａ シリコン酸化膜（スルー酸化膜）
７ シリコン窒化膜（活性領域を決定する）
８ ＮＰＮトランジスタコレクタ補償拡散層
９ ＮＰＮトランジスタ内部ベース拡散層
１０ 分割フォトダイオード部Ｐ型拡散層
１１ 分割フォトダイオード部反射防止膜シリコン酸化
膜 １２ 分割フォトダイオード部反射防止膜シリコン窒化
膜 １３ 分割フォトダイオード部反射防止膜保護用シリコ
ン酸化膜 １４ ＮＰＮトランジスタ外部ベース拡散層 １５ ＮＰＮトランジスタエミッタ拡散層 １６ ＮＰＮエミッタ拡散源および電極用多結晶シリコ
ン １７ 第１層目配線 １８ 層間絶縁膜 １９ 第２層目配線 ２０ カバーシリコン窒化膜 １０１ Ｐ型半導体基板 １０２ Ｐ型埋込分離拡散層 １０３ Ｎ型埋込拡散層 １０４ Ｎ型エピタキシャル層 １０５ Ｐ型分離拡散層 １０６ ＮＰＮトランジスタコレクタ補償拡散層 １０７ ＮＰＮトラニンジスタ内部ベース拡散層 １０８ ＮＰＮトランジスタ外部ベース拡散層 １０９ 分割フォトダイオード部Ｐ型拡散層 １１０ ＮＰＮトランジスタエミッタ拡散層 １１１ 分割フォトダイオード部反射防止膜シリコン窒
化膜 １１２ 第１層目配線 １１３ 層間絶縁膜 １１４ 第２層目配線 １１５ カバーシリコン窒化膜 １１６ 分割フォトダイオード部反射防止膜シリコン酸
化膜
膜 １２ 分割フォトダイオード部反射防止膜シリコン窒化
膜 １３ 分割フォトダイオード部反射防止膜保護用シリコ
ン酸化膜 １４ ＮＰＮトランジスタ外部ベース拡散層 １５ ＮＰＮトランジスタエミッタ拡散層 １６ ＮＰＮエミッタ拡散源および電極用多結晶シリコ
ン １７ 第１層目配線 １８ 層間絶縁膜 １９ 第２層目配線 ２０ カバーシリコン窒化膜 １０１ Ｐ型半導体基板 １０２ Ｐ型埋込分離拡散層 １０３ Ｎ型埋込拡散層 １０４ Ｎ型エピタキシャル層 １０５ Ｐ型分離拡散層 １０６ ＮＰＮトランジスタコレクタ補償拡散層 １０７ ＮＰＮトラニンジスタ内部ベース拡散層 １０８ ＮＰＮトランジスタ外部ベース拡散層 １０９ 分割フォトダイオード部Ｐ型拡散層 １１０ ＮＰＮトランジスタエミッタ拡散層 １１１ 分割フォトダイオード部反射防止膜シリコン窒
化膜 １１２ 第１層目配線 １１３ 層間絶縁膜 １１４ 第２層目配線 １１５ カバーシリコン窒化膜 １１６ 分割フォトダイオード部反射防止膜シリコン酸
化膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 笠松 利光
大阪府大阪市阿倍野区長池町22番22号
シャープ株式会社内
(72)発明者 岡 睦
大阪府大阪市阿倍野区長池町22番22号
シャープ株式会社内
(72)発明者 久保 勝
大阪府大阪市阿倍野区長池町22番22号
シャープ株式会社内
(56)参考文献 特開 昭63−281458（ＪＰ，Ａ)
特開 昭61−270859（ＪＰ，Ａ)
特開 平４−152531（ＪＰ，Ａ)
特開 平９−307086（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 31/10 - 31/119
H01L 27/14 - 27/15
H01L 29/68 - 29/739
Claims (5)
- 【請求項１】 集積回路とフォトダイオードとが同一の
半導体基板上に形成される回路内蔵受光素子であって、前記半導体基板は、第１導電型半導体基板を含み、 前記フォトダイオードは、前記第１導電型半導体基板上
に形成される第１の第２導電型半導体層と、該第１の第
２導電型半導体層を複数に分割する第１導電型半導体層
とを備え、分割された各第２導電型半導体層と前記第１
導電型半導体基板とにより信号光を検出する複数の分割
フォトダイオードが形成されており、 前記集積回路は、エミッタ拡散源および電極として多結
晶シリコンを用いたトランジスタを含み、 前記集積回路は、シリコン酸化膜の局所酸化によって素
子分離されており、 前記フォトダイオードは、前記第１導電型半導体層が設
けられた部分がシリコン酸化膜の局所酸化によって凹状
に形成されており、該フォトダイオードの前記第２導電
型半導体層および第１導電型半導体層の表面に均一なシ
リコン酸化膜が形成されている、回路内蔵受光素子。 - 【請求項２】 集積回路とフォトダイオードとが同一の
半導体基板上に形成される回路内蔵受光素子であって、前記半導体基板は、第１導電型半導体基板を含み、 前記フォトダイオードは、前記第１導電型半導体基板上
に形成される第１の第２導電型半導体層と、該第１の第
２導電型半導体層を複数に分割する第１導電型半導体層
とを備え、分割された各第２導電型半導体層と前記第１
導電型半導体基板とにより信号光を検出する複数の分割
フォトダイオードが形成されており、 前記集積回路は、シリコン酸化膜の局所酸化によって素
子分離されており、 前記フォトダイオードは、前記第１導電型半導体層が設
けられた部分がシリコン酸化膜の局所酸化によって凹状
に形成されており、該フォトダイオードの前記第２導電
型半導体層および第１導電型半導体層の表面に均一なシ
リコン酸化膜が形成されている、回路内蔵受光素子。 - 【請求項３】 前記フォトダイオードの受光領域には、
前記シリコン酸化膜と該シリコン酸化膜上に形成された
るシリコン窒化膜とによって反射防止膜が形成されてい
る、請求項１または２に記載の回路内蔵受光素子。 - 【請求項４】 前記半導体基板は、高比抵抗の第１導電
型半導体を含む、請求項１または２に記載の回路内蔵受
光素子。 - 【請求項５】 前記半導体基板は、低比抵抗の第１導電
型半導体基板と、前記第１導電型半導体基板上に形成さ
れる高比抵抗の第１導電型エピタキシャル層とを含む、
請求項１または２に記載の回路内蔵受光素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US09/616,961 US6433366B1 (en) | 1999-07-27 | 2000-07-14 | Circuit-incorporating light receiving device and method of fabricating the same |
| KR10-2000-0042793A KR100394212B1 (ko) | 1999-07-27 | 2000-07-25 | 회로-내장 수광 장치 및 그의 제조 방법 |
| CNB001219553A CN1141740C (zh) | 1999-07-27 | 2000-07-27 | 与电路一体化的光接收器件 |
| US10/152,732 US6593165B2 (en) | 1999-07-27 | 2002-05-23 | Circuit-incorporating light receiving device and method of fabricating the same |
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| JP21291499A JP3370298B2 (ja) | 1999-07-27 | 1999-07-27 | 回路内蔵受光素子 |
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ID=16630380
Family Applications (1)
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| JP3918442B2 (ja) * | 2001-02-19 | 2007-05-23 | ソニー株式会社 | 半導体装置及びその製造方法 |
| CN100370628C (zh) * | 2001-12-03 | 2008-02-20 | 夏普株式会社 | 光接收器件、内置电路型光接收装置及光盘装置 |
| CN100343997C (zh) * | 2001-12-21 | 2007-10-17 | 夏普株式会社 | 光接收装置、包括电路的光接收元件、以及光盘驱动器 |
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| JP2005109048A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 光半導体集積回路装置の製造方法 |
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| JP5283829B2 (ja) * | 2006-04-26 | 2013-09-04 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 集積回路製造方法 |
| JP2008060161A (ja) | 2006-08-29 | 2008-03-13 | Hamamatsu Photonics Kk | 光検出器及び光検出器の製造方法 |
| JP5369441B2 (ja) * | 2008-01-24 | 2013-12-18 | ソニー株式会社 | 固体撮像素子 |
| CN101996947B (zh) * | 2009-08-19 | 2013-01-23 | 中国科学院半导体研究所 | 一种硅基光电器件集成方法 |
| JP2011176552A (ja) * | 2010-02-24 | 2011-09-08 | Renesas Electronics Corp | 光増幅回路及びフォトカプラ |
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| US20120319242A1 (en) * | 2011-06-20 | 2012-12-20 | Duli Mao | Dopant Implantation Hardmask for Forming Doped Isolation Regions in Image Sensors |
| CN104505420B (zh) * | 2014-12-24 | 2016-08-31 | 苏州矩阵光电有限公司 | 一种光电探测器及其制备方法 |
| JP2020009790A (ja) * | 2016-11-09 | 2020-01-16 | シャープ株式会社 | アバランシェフォトダイオード |
| CN108364909B (zh) * | 2018-01-19 | 2021-01-26 | 西安中为光电科技有限公司 | 一种具有发射和接收光信号功能的芯片及其制作方法 |
| CN109950269B (zh) * | 2019-03-28 | 2021-08-10 | 德淮半导体有限公司 | 隔离结构及其形成方法、图像传感器及其制造方法 |
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| DE3706278A1 (de) * | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung und herstellungsverfahren hierfuer |
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