JP5166118B2 - 半導体メモリの制御方法 - Google Patents
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Description
前記論理ブロックを、先頭アドレスから連続するnビット部分を第1の管理単位として前記半導体メモリの物理ブロックに対応させ、残りの端数部分を第2の管理単位として複数個まとめて一つの物理ブロックに対応させる、というアドレス管理を行う
ことを特徴とする。
図1は、一実施の形態によるNAND型フラッシュメモリシステムを示している。NAND型フラッシュメモリ2とメモリコントローラ3とを一体化してメモリカード1が構成されている。ホスト機器4は、例えばビデオカメラ等の携帯機器であって、メモリカード1を搭載してこれに動画等の記録を行うことを想定している。
以上のようなフラッシュメモリ制御システムにおいて、フラッシュメモリが8値データ記憶を行うために、ホスト機器側の論理ブロックとのミスマッチによる問題を具体的に説明する。
図9は、以上のような難点を解決する実施の形態の論理/物理アドレス対応を示す図である。即ち8値NANDフラッシュメモリが3MBの物理ブロックBLKjを持ち、ホスト機器側が論理ブロックとして4MBのアロケーションユニット(AUi)を持つ場合に、AUiを4分割して、1MBの管理単位で管理する。
Claims (4)
- nビットの物理ブロックを消去単位とし、3ビット/セルの8値データ記憶を行う、電気的書き換え可能な不揮発性メモリを、前記物理ブロックの容量より大きい2のべき乗で表されるmビットの論理ブロック単位でアドレス管理を行う半導体メモリの制御方法であって、
前記論理ブロックを、先頭アドレスから連続するnビット部分を第1の管理単位として前記不揮発性メモリの物理ブロックに対応させ、残りの端数部分を第2の管理単位として複数個まとめて一つの物理ブロックに対応させる、というアドレス管理を行う
ことを特徴とする半導体メモリの制御方法。 - 前記不揮発性メモリは、直列接続された複数の不揮発性メモリセルを含むNANDストリングを配列してメモリセルアレイが構成されたフラッシュメモリである
ことを特徴とする請求項1記載の制御方法。 - 前記不揮発性メモリの物理ブロックが3Mバイト、前記論理ブロックが4Mバイトであって、前記第1の管理単位を3Mバイトとし、前記第2の管理単位1Mバイトを3個まとめて一つの物理ブロックに対応させる
ことを特徴とする請求項1記載の制御方法。 - 前記不揮発性メモリは、メモリコントローラと共に搭載されてメモリカードを構成する
ことを特徴とする請求項1記載の制御方法。
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