JP2003229635A

JP2003229635A - 半導体光集積素子

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Publication number: JP2003229635A
Application number: JP2002025828A
Authority: JP
Inventors: Michio Murata; 道夫村田; Kenryo Masuda; 健良増田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2002-02-01
Filing date: 2002-02-01
Publication date: 2003-08-15
Anticipated expiration: 2022-02-01
Also published as: US20030146440A1; JP4158383B2; US6995454B2

Abstract

(57)【要約】【課題】発光デバイスと変調デバイスとの間のリーク
電流を低減できる構造を備える半導体光集積素子および
その製造方法を提供する。【解決手段】半導体光集積素子１は、発光デバイス部
１１０、変調デバイス部１２０、および分離部１３０を
基板２上に備える。発光デバイス部１１０には半導体レ
ーザ素子部が構成され、変調デバイス部には変調素子部
が構成されている。また、分離部１３０は、発光デバイ
ス部１１０と変調デバイス部１２０との間に形成されて
いる。分離部１３０では第２クラッド層８ｍに半導体埋
込部８０ｅが設けられている。第２クラッド層８ｍがｐ
型ＩｎＰで構成されるのに対し、半導体埋込部８０ｅは
ｎ型ＩｎＰで構成される。よって、半導体埋込部８０ｅ
は電極９０ａ，９０ｂの間を流れるリーク電流を妨げる
効果を奏する。故に、電極９０ａ，９０ｂ間で第２クラ
ッド層８ｍを介して生じるリーク電流が低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体光集積素子
およびその製造方法に関する。

【０００２】

【従来の技術】半導体レーザダイオードおよび変調器が
集積化された半導体光集積素子が光通信システムに使用
されつつある。半導体光集積素子においては、半導体レ
ーザダイオード(Semiconductor Laser Diode：ＬＤ)は
直流駆動され、ＬＤから放射されるレーザ光は光吸収変
調器(Electroabsorption：ＥＡ)により高速変調され
る。

【０００３】

【発明が解決しようとする課題】上記構成の半導体光集
積素子では、ＬＤとＥＡ素子との間で十分な電気的アイ
ソレーションが必要となる。一般に、ＬＤにおいては、
注入キャリア密度が変化すると発光波長が変動してしま
う。ＬＤとＥＡ素子との電気的アイソレーションが不十
分である場合は、ＥＡ素子に印加する変調信号によりＬ
Ｄへの注入キャリア密度が変化することとなる。そのた
め、レーザ光の発振波長が変動してしまう。光通信シス
テムにおいて光信号を長距離伝送する際には、この波長
変動のため信号波形に歪が生じることとなる。すなわ
ち、信号伝送距離が制限されてしまう。これを防ぐため
には、ＬＤとＥＡ素子とを分離する領域(以下、分離部)
における抵抗(以下、分離抵抗)を向上させることが重要
である。

【０００４】分離抵抗を向上させるために分離部にプロ
トンを注入する方法が知られている。しかしながら、本
発明者らの知見によれば、この方法では、プロトンが注
入された部分には結晶欠陥が生じる可能性がある。

【０００５】本発明は、発光デバイスと変調デバイスと
の間のリーク電流を低減できる構造を備える半導体光集
積素子およびその製造方法を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】本発明の一側面に係る半
導体光集積素子は、III−Ｖ族半導体を含む活性層を有
しており所定の軸方向に伸びる第１の半導体メサ部を備
え、III−Ｖ族半導体を含む活性層を有しており第１の
半導体メサ部と光学的に結合され所定の軸方向に伸びる
第２の半導体メサ部を備え、第１および第２の半導体メ
サ部上に設けられた第１導電型のIII−Ｖ族半導体層を
備える。III−Ｖ族半導体層は、発光デバイス部、分離
部および変調デバイス部のための所定の軸方向に設けら
れた第１〜第３の領域を有しており、III−Ｖ族半導体
層は第２の領域に凹部を有しており、III−Ｖ族半導体
層の第１の領域上に設けられた第１の電極、およびIII
−Ｖ族半導体層の第３の領域上に設けられた第２の電極
を備え、第１導電型と異なる第２導電型であって凹部に
設けられたIII−Ｖ族半導体部を備える。

【０００７】上記構成の半導体光集積素子は、第１導電
型のIII−Ｖ族半導体層の第１および第３の領域の間に
位置する第２の領域に凹部を有する。この凹部には、第
２導電型III−Ｖ族半導体部が設けられている。この第
２導電型III−Ｖ族半導体部は、第１および第２の電極
の間を流れるリーク電流を妨げる役割を果たす。したが
って、第１および第２の電極の間のリーク電流が低減さ
れる。

【０００８】本発明の他の側面に係る半導体光集積素子
は、所定の軸方向に配置された発光デバイス部、分離部
および変調デバイス部を備え、発光デバイス部は、分離
部を介して変調デバイス部と光学的に結合されている。
発光デバイス部、変調デバイス部および分離部の各々
は、所定の軸方向に伸びIII−Ｖ族半導体を含む活性層
を有する半導体メサ部を備える。発光デバイス部は、第
１の電極を半導体メサ部上に備え、変調デバイス部は、
第２の電極を半導体メサ部上に備える。分離部の半導体
メサ部の幅は、発光デバイス部および変調デバイス部の
少なくともいずれかの半導体メサ部の幅より小さい。

【０００９】上記構成によれば、発光デバイス部と変調
デバイス部との間に位置する分離部において、半導体メ
サ部の幅は、発光デバイス部および変調デバイス部の少
なくともいずれかにおける半導体メサ部の幅よりも狭
い。このため、発光デバイス部に設けられる第１の電極
と、変調デバイス部に設けられる第２の電極との間を流
れるリーク電流の経路が狭められ、この経路の電気抵抗
が増大する。したがって、第１および第２の電極間を流
れるリーク電流が低減される。

【００１０】また、発光デバイス部、分離部および変調
デバイス部の各々は、半導体メサ部上に設けられた第１
導電型のIII−Ｖ族半導体層を更に備え、III−Ｖ族半導
体層は所定の軸方向に設けられた第１〜第３の領域を有
しており、III−Ｖ族半導体層は第２の領域に凹部を有
しており、第１導電型と異なる第２導電型であって凹部
に設けられたIII−Ｖ族半導体部を備えると好ましい。
このようにすれば、III−Ｖ族半導体部により、第１お
よび第２の電極間を流れるリーク電流の経路は更に狭く
なる。したがって、このリーク電流は低減される。

【００１１】第２の半導体メサ部は、活性層上に設けら
れた光ガイド層と、光ガイド層上に設けられたクラッド
層とを含み、凹部の底はクラッド層内にあると好適であ
る。このようにすれば、凹部に設けられるIII−Ｖ族半
導体部により、第１および第２の電極の間のリーク電流
が一層低減される。

【００１２】また、第１導電型は第２導電型は逆導電型
であり、第２導電型のIII−Ｖ族半導体部のドーパント
濃度は、５×１０¹⁷ｃｍ^-3以下であると好適である。こ
のようにすれば、III−Ｖ族半導体部とIII−Ｖ族半導体
層との界面に空乏層が形成される。III−Ｖ族半導体部
の不純物濃度が５×１０¹⁷ｃｍ^-3以下であれば、III−
Ｖ族半導体部に広がる空乏層の厚みを十分に確保するこ
とができる。そのため、当該界面でのブレークダウンの
発生が防止される。よって、ブレークダウンにより発生
するリーク電流が防止される。

【００１３】また、第２導電型のIII−Ｖ族半導体部
は、アンドープ半導体を含む。このようにしても、III
−Ｖ族半導体部は、第１および第２の電極の間を流れる
リーク電流の経路を狭めることができる。よって、リー
ク電流は低減される。

【００１４】上記の半導体光集積素子は、第２導電型の
III−Ｖ族半導体部上に設けられた第３の電極を更に備
えると好適である。このようにすれば、III−Ｖ族半導
体部と第２の電極下のIII−Ｖ族半導体層との界面に逆
バイアスが印加されることとなる。よって、III−Ｖ族
半導体層を介して第１および第２の電極間を流れるリー
ク電流が低減される。

【００１５】また、上記の半導体光集積素子は、発光デ
バイス部のためのコンタクト層と、変調デバイス部のた
めの別のコンタクト層とを更に備えると好ましい。この
ようにすれば、コンタクト層を介するリーク電流が防止
される。また、オーム接触性の電極が容易に実現され
る。

【００１６】また、上記のIII−Ｖ族半導体部のエッジ
は、第１および第２のコンタクト層の各々のエッジから
離れていると好ましい。III−Ｖ族半導体部のエッジ
と、第１および第２のコンタクト層の各々のエッジとが
接していると、第１および第２のコンタクト層の間をII
I−Ｖ族半導体部を介してリーク電流が流れる可能性が
ある。しかし、III−Ｖ族半導体部のエッジは第１およ
び第２のコンタクト層の各々のエッジから離れていれ
ば、このようなリーク電流が防止される。

【００１７】本発明の一側面に係る半導体光集積素子を
製造する方法は、(１)第１および第２の半導体部、並び
に第１および第２の半導体部上に位置する第３の半導体
部を基板に形成する工程を備える。この工程では、第１
の半導体部は、III−Ｖ族半導体を含む半導体多層構造
を有しており基板の第１の領域に位置しており、第２の
半導体部は、III−Ｖ族半導体を含む半導体多層構造を
有しており基板の第２の領域に位置しており、第３の半
導体部は、第１導電型のIII−Ｖ族半導体を含むよう形
成される。当該方法はまた、(２)第３の半導体部に凹部
を形成する工程を備え、(３)凹部に、第２導電型のIII
−Ｖ族半導体を含む半導体部を形成する工程を備え、
(４)第１〜第３の半導体部をエッチングして半導体メサ
を形成する工程を備える。ここで、半導体メサは、所定
の軸方向に配置された第１〜第３のメサ部を有してお
り、凹部は、半導体メサの第２のメサ部上に位置する。

【００１８】本発明の一側面に係る半導体光集積素子を
製造する方法は、(１)第１および第２の半導体部、並び
に第１および第２の半導体部上に位置する第３の半導体
部を基板に形成する工程を備える。この工程では、第１
の半導体部は、III−Ｖ族半導体を含む半導体多層構造
を有しており基板の第１の領域に位置しており、第２の
半導体部は、III−Ｖ族半導体を含む半導体多層構造を
有しており基板の第２の領域に位置しており、第３の半
導体部は、第１導電型のIII−Ｖ族半導体を含む。ま
た、当該方法は、(２)第１〜第３の半導体部をエッチン
グして半導体メサを形成する工程を備える。ここで、半
導体メサは、所定の軸方向に配置された第１〜第３のメ
サ部を有しており、半導体メサの第２のメサ部の幅は、
第１および第３のメサ部の少なくともいずれかのメサ部
の幅より小さく形成される。

【００１９】上記方法は、第３の半導体部に凹部を形成
する工程と、凹部に、第２導電型のIII−Ｖ族半導体を
含む半導体部を形成する工程と、を更に備えると好適で
ある。凹部を形成する工程では、半導体メサの第２のメ
サ部上に位置するよう形成される。

【００２０】また、第１のメサ部に第１の電極、第２導
電型のIII−Ｖ族半導体を含む半導体部上に第２の電
極、および第３のメサ部に第３の電極を形成する工程を
更に備えると好適である。

【００２１】さらに、凹部を形成する工程に先だって、
コンタクト膜を形成する工程を備え、凹部を形成する工
程は、第２の領域上に開口部を有するマスクを用いて、
コンタクト膜および第３の半導体部に凹部を形成する工
程を含み、半導体部を形成する工程は、マスクを用いて
半導体部を形成する工程を含むと好適である。

【００２２】また、凹部を形成する工程は、第２の領域
上に開口部を有するマスクを用いて、第３の半導体部に
凹部を形成する工程を含み、半導体部を形成する工程
は、マスクを用いて半導体部を形成する工程を含むと好
ましい。

【００２３】

【発明の実施の形態】以下、図面を参照しながら、本発
明に係る半導体光集積素子の好適な実施形態を説明す
る。なお、図面の説明においては、同一の要素には同一
の符号を付し、重複する説明は省略する。本実施形態で
は、III−Ｖ族半導体光集積素子について説明する。

【００２４】（第１の実施形態）図１(ａ)は、第１の実
施形態による半導体光集積素子の斜視図である。図１
(ｂ)は、図１(ａ)のＩ−Ｉ線に沿う断面図である。図１
(ａ)を参照すると、半導体光集積素子１は、ｎ型ＩｎＰ
から成る基板２上を備える。半導体光集積素子１には、
トレンチ１９ａ，１９ｂが設けられている。これらによ
り、半導体光集積素子１には所定の軸方向に伸びる主要
部メサ５０が規定される。主要部メサ５０は、所定の軸
方向に配置された発光デバイス部１１０、変調デバイス
部１２０、および分離部１３０を有する。分離部１３０
は、発光デバイス部１１０と変調デバイス部１２０との
間に設けられている。

【００２５】図１(ｂ)を参照すると、発光デバイス部１
１０は、ｎ型クラッド層３ｍ、光ガイド層４ｍ、活性層
５ｍ、光ガイド層６ｍ、およびｐ型の第１クラッド層７
ｍを有する。これらの半導体層は、基板２上に設けられ
ており、活性層５ｍは、光ガイド層４ｍおよび６ｍの間
に設けられており、活性層５ｍ並びに光ガイド層４ｍお
よび６ｍは、クラッド層３ｍと第１クラッド層７ｍとの
間に設けられている。また、光ガイド層６ｍとｐ型第１
クラッド層７ｍとの界面には回折格子６ａが設けられて
いる。これらの半導体層により、半導体レーザ素子部が
構成される。変調デバイス部１２０は、ｎ型クラッド層
１３ｍ、光ガイド層１４ｍ、活性層１５ｍ、光ガイド層
１６ｍ、ｐ型の第１クラッド層１７ｍ、およびコンタク
ト層９ｂを有する。これらの半導体層は、基板２上に設
けられており、活性層５ｍは、光ガイド層１４ｍおよび
１６ｍの間に設けられており、活性層１５ｍ並びに光ガ
イド層１４ｍおよび１６ｍは、クラッド層１３ｍと第１
クラッド層１７ｍとの間に設けられている。これらの半
導体層により、ＥＡ型変調素子部が構成される。

【００２６】半導体層３ｍ〜７ｍから成る半導体部は、
半導体層１３ｍ〜１７ｍから成る半導体部と境界Ｂにお
いて接合されている。本実施形態では、分離部１３０
は、変調デバイス部１２０と同じ半導体層により構成さ
れているがこれに限定されるものではない。また、図１
(ｂ)では、回折格子６ａは、光ガイド層６ｍと第１クラ
ッド層７ｍとの間に形成されているが、クラッド層３ｍ
と光ガイド層４ｍとの間に設けられてもよい。

【００２７】上記各層の構成元素およびドーパントを例
示すると、以下の通りである。なお、簡単のため、Ｇａ
_xＩｎ_1-xＡｓ_yＰ_1-y半導体(０≦ｘ≦１，０≦ｙ≦１)を
ＧａＩｎＡｓＰと記す。・ｎ型クラッド層３ｍ，１３ｍ：ＳｉドープＩｎＰ・光ガイド層４ｍ，１４ｍ：アンドープＧａＩｎＡｓＰ・活性層５ｍ，１５ｍ：アンドープＧａＩｎＡｓＰ・光ガイド層６ｍ，１６ｍ：アンドープＧａＩｎＡｓＰ・ｐ型第１クラッド層７ｍ，１７ｍ：ＺｎドープＩｎＰ

【００２８】活性層５ｍ，１５ｍは、ＧａＩｎＡｓＰか
ら成る多重量子井戸(Multi-QuantumWell：ＭＱＷ)構造
を備えている。ここで、活性層５ｍにおけるＭＱＷ構造
は、半導体光集積素子１から放射される光が所望の波長
λを有するように決定される。また、活性層１５ｍにお
けるＭＱＷ構造は、当該ＭＱＷ構造のフォトルミネセン
ス波長λ_pl1が発振波長λよりも５０ｎｍ程度短くなる
よう決定される。光ガイド層４ｍ，６ｍ，１４ｍ，１６
ｍの組成比ｘ，ｙは、当該ガイド層のエネルギーバンド
ギャップ(以下、Ｅｇ)に対応するフォトルミネセンス波
長λ_pl2が波長λ_pl1よりも短くなるよう決定される。ま
た、上記の通り、ｎ型クラッド層３ｍ，１３ｍおよびｐ
型第１クラッド層７ｍ，１７ｍは、ＩｎＰから構成され
るため、活性層および光ガイド層に比べ高い屈折率を有
する。

【００２９】図１(ｂ)を参照すると、半導体光集積素子
１は、ｐ型の第２クラッド層８ｍを更に有する。第２ク
ラッド層８ｍは、発光デバイス部１１０、変調デバイス
部１２０、および分離部１３０のために共通に設けられ
ている。第２クラッド層８ｍは、ｐ型第１クラッド層７
ｍ，１７ｍと同様にｐ型ＩｎＰから構成される。よっ
て、第２クラッド層８ｍは、第１クラッド層７ｍ，１７
ｍと共に、レーザ光を光ガイド層および活性層に閉じ込
めるために役立つ。活性層５ｍ、光ガイド層４ｍおよび
６ｍ、並びにクラッド層３ｍおよび７ｍは、光導波路Ｗ
₁の主要な構成要素である。また、活性層１５ｍ、光ガ
イド層１４ｍおよび１６ｍ、並びにクラッド層１３ｍお
よび１７ｍは、光導波路Ｗ₂の主要な構成要素である。

【００３０】また、第２クラッド層８ｍは、第１の部分
８０ａ、第２の部分８０ｂ、および第３の部分８０ｃを
有する。第１の部分８０ａには、コンタクト層９ａを介
して発光デバイス部１１０用の電極９０ａが形成されて
いる。第３の部分８０ｃには、コンタクト層９ｂを介し
て変調デバイス部１２０用の電極９０ｂが形成されてい
る。また、基板２の裏面には、発光デバイス部１１０お
よび変調デバイス部１２０に共通に使用される電極９０
ｃが形成されている。

【００３１】第２の部分８０ｂには、光導波路Ｗ₁，Ｗ₂
の延在方向と交差する方向に伸びる凹部が設けられてい
る。この凹部は、本実施形態では、第１クラッド層１７
ｍに達することがない程度に深く設けられると共に、コ
ンタクト層９ａ，９ｂに接することがない程度に広く設
けられている。ただし、凹部は、光ガイド層１６ｍに至
ることがなければ、第１クラッド層１７ｍ内にまで達し
ても良い。この凹部には、ｎ型の半導体、例えば、ｎ型
のＩｎＰから構成される半導体埋込部８０ｅが設けられ
ている。第２クラッド層８ｍと半導体埋込部８０ｅとは
ホモ接合を構成している。また、第２クラッド層８ｍと
半導体埋込部８０ｅとは、ｐｎ接合を構成している。故
に、第２クラッド層８ｍおよび半導体埋込部８０ｅには
空乏層が広がる。半導体埋込部８０ｅのｎ型不純物濃度
は、例えば、５×１０¹⁷ｃｍ^-3以下とすると好ましい。
この不純物濃度が５×１０¹⁷ｃｍ^-3よりも高いと、半導
体埋込部８０ｅと第２クラッド層８ｍとの界面に生じる
空乏層が半導体埋込部８０ｅにおいて十分な厚さで形成
されない。当該接合部に逆バイアス電圧が印加される
際、ブレークダウンが生じ、接合部を電流が流れてしま
う。すなわち、リーク電流が発生してしまうこととな
る。また、半導体埋込部８０ｅは意図的なドーピングを
行わずに形成された半導体で構成されていてもよい。こ
の形態でも、半導体埋込部８０ｅと第２クラッド層８ｍ
とはホモ接合を構成する。この場合には、半導体埋込部
８０ｅのＩｎＰのｎ型不純物濃度は１×１０¹⁴ｃｍ^-3未
満となり、半導体埋込部８０ｅは、高抵抗の半導体部と
なり、また、空乏化している。

【００３２】以下、半導体光集積素子１の動作について
説明する。図１(ｂ)を参照すると、発光デバイス部１１
０では、電極９０ａは直流電源９１の陽極に接続され、
電極９０ｃは電源９１の陰極に接続されている。故に、
発光デバイス部１１０には順バイアス電圧が印加され
る。変調デバイス部１２０では、電極９０ｂは、電源９
２の陰極に接続され、電極９０ｃは電源９２の陽極に接
続されている。故に、変調デバイス部１２０には逆バイ
アス電圧が印加される。電源９２は、変調信号Ｓを受
け、変調信号Ｓに応じた電圧を出力することができる。
変調信号Ｓは例えばパルス信号であってよい。電極９０
ｃは、発光デバイス部１１０および変調デバイス部１２
０に共用されている。

【００３３】発光デバイス部１１０に上述の通り電圧が
印加されると、発光デバイス部１１０の活性層５ｍから
光が放射される。すると、レーザ発振が起こり、レーザ
光が光導波路内を伝搬する。

【００３４】変調デバイス部１２０に十分に小さい電
圧、例えば、０ボルトが印加されているときには、活性
層１５ｍの実質的な吸収端波長は発振波長λに比べ短い
ため、レーザ光は吸収されることなく活性層１５ｍを伝
搬する。しかし、変調デバイス部１２０に十分に大きい
逆バイアス電圧が印加されると、活性層１５ｍにおいて
量子閉じ込めシュタルク効果(ＱＣＳＥ：Quantum Confi
ned Stark Effect)が生じ、この効果により光が吸収さ
れる。よって、変調信号Ｓに応じた逆バイアス電圧が電
源９２から変調デバイス部１２０に印加されると、レー
ザ光が変調信号Ｓに応じて変調されて半導体光集積素子
１から放射される。

【００３５】第１の実施形態の半導体光集積素子１は、
発光デバイス部１１０、変調デバイス部１２０、および
分離部１３０を同一の基板上に備える。発光デバイス部
１１０には半導体レーザ素子部が構成され、変調デバイ
ス部には変調素子部が構成されている。また、発光デバ
イス部１１０と変調デバイス部１２０との間には、分離
部１３０が形成されている。分離部１３０では第２クラ
ッド層８ｍに半導体埋込部８０ｅが設けられている。第
２クラッド層８ｍがｐ型ＩｎＰで構成されるのに対し、
半導体埋込部８０ｅはｎ型ＩｎＰで構成される。すなわ
ち、電極９０ａ，９０ｂの間には、ｐ−ｎ−ｐ構造が形
成されるため、発光デバイス部１１０における第２クラ
ッド層は、変調デバイス部１２０における第２クラッド
層と、半導体埋込部８０ｅ直下の第２クラッド層を介し
て接続されている。半導体埋込部８０ｅ直下の第２クラ
ッド層８ｍの厚さは、発光デバイス部１１０および変調
デバイス部１２０の第２クラッド層８ｍの厚さよりも小
さい。故に、半導体埋込部８０ｅ直下の第２クラッド層
８ｍの部分の抵抗は高くなる。したがって、電極９０
ａ，９０ｂ間で第２クラッド層８ｍを介して生じるリー
ク電流が低減される。

【００３６】図１(ａ)を参照すると、主要部メサ５０に
は、その側面５０ａ，５０ｂの間隔が、発光デバイス部
１１０および変調デバイス部１２０における間隔に比べ
て分離部１３０において狭い狭小部５０ｃが設けられて
いる。狭小部５０ｃにおいては、第２クラッド層８ｍの
幅もまた、発光デバイス部１１０および変調デバイス部
１２０における第２クラッド層８ｍの幅より狭い。故
に、電極９０ａ，９０ｂ間で第２クラッド層８ｍを介し
て生じるリーク電流が流れる経路の断面積が縮小される
こととなる。したがって、電極９０ａ，９０ｂ間で第２
クラッド層８ｍを介して生じるリーク電流が一層低減さ
れる。

【００３７】また、半導体埋込部８０ｅは、第２クラッ
ド層８ｍと同じ半導体(ＩｎＰ)で形成されるため、第２
クラッド層８ｍと等しい屈折率を有する。したがって、
光導波路を伝搬するレーザ光の強度に損失が生じること
は殆どない。なお、半導体埋込部８０ｅを構成する半導
体の屈折率は、分離部１３０を通過する光の損失が実用
的な範囲で、第２クラッド層８ｍの屈折率と異なってい
てもよい。

【００３８】（第２の実施形態）続いて、第２の実施形
態による半導体光集積素子１００について説明する。こ
の半導体光集積素子１００は、半導体埋込部８０ｅ上に
電極が設けられる点を除き、第１の実施形態による半導
体光集積素子１と同一の構造を有する。以下、相違点を
中心に説明する。

【００３９】図２は、第２の実施形態による半導体光集
積素子１００の断面図である。半導体光集積素子１００
の構造は、第１の実施形態による半導体光集積素子１の
I−I線に対応する断面において示されており、この断面
は図１(ｂ)の断面に対応する。図２を参照すると、半導
体埋込部８０ｅ上に電極９０ｄが設けられている。ま
た、半導体光集積素子１００の動作時には、図２に示す
通り、電極９０ｄと電極９０ａとが接続される。この接
続により、電極９０ａと電極９０ｄとは同電位に保たれ
る。また、半導体光集積素子１００は、電極９０ａと電
極９０ｂとを接続する導体部を有してもよい。

【００４０】図２を参照すると、半導体光集積素子１０
０を動作させる場合には、電極９０ｃに対し、電極９０
ａは正電位に保たれ、電極９０ｂは負電位に保たれる。
よって、電極９０ａは電極９０ｂより常に高電位に保た
れる。電極９０ａと電極９０ｄとは接続されているた
め、電極９０ｄもまた電極９０ｂに対して正電位に保た
れる。このため、半導体埋込部８０ｅ(ｎ型ＩｎＰ)と、
第２クラッド層８ｍの第３の部分８０ｃ(ｐ型ＩｎＰ)と
の間に逆バイアス電圧が印加されることとなる。逆バイ
アスの印加により、空乏層が第２クラッド層８ｍ側へ広
がる。故に、電極９０ａ，９０ｂ間で第２クラッド層８
ｍを介して生じるリーク電流の経路が更に狭められる。
したがって、リーク電流が更に低減される。

【００４１】（第３の実施形態）図３(ａ)〜(ｃ)、図４
(ａ)〜(ｃ)、図５(ａ)〜(ｃ)、図６(ａ)〜(ｃ)、図７
(ａ)〜(ｃ)、図８(ａ)〜(ｃ)、および図９を参照しなが
ら、本発明の第３の実施形態による半導体光集積素子を
製造する方法を説明する。以下では、半導体光集積素子
１が製造される場合について説明する。

【００４２】（半導体レーザ用多層膜の形成工程）先
ず、図３(ａ)を参照しながら、半導体レーザ用多層膜の
形成工程を説明する。ｎ型ＩｎＰから構成される基板２
上に、ｎ型クラッド膜３、光ガイド膜４、活性層膜５、
および光ガイド膜６が順に成長される。これらの膜３〜
６の成長には、有機金属気相成長法(ＭＯＣＶＤ)が使用
されることができる。これらの膜３〜６の構成元素、ド
ーパントおよび厚さを例示すれば、・ｎ型クラッド膜３：ＳｉドープＩｎＰ、２００ｎｍ・光ガイド膜４：アンドープＧａＩｎＡｓＰ、５０ｎｍ・活性層膜５：アンドープＧａＩｎＡｓＰ、１５０ｎｍ・光ガイド膜６：アンドープＧａＩｎＡｓＰ、５０ｎｍである。活性層膜５は、ＧａＩｎＡｓＰ半導体から成る
ＭＱＷを備える。

【００４３】次に、光ガイド膜６の表層部に回折格子６
ａが形成される。回折格子６ａは、例えば、リソグラフ
ィおよびエッチングを用いて当該表層部に周期的な複数
の溝を形成することにより形成される。続いて、回折格
子６ａ上にｐ型の第１クラッド膜７がＭＯＣＶＤ法によ
りエピタキシャル成長される。第１クラッド膜７の構成
元素、ドーパント、および厚さを例示すれば、・第１ク
ラッド膜７：ＺｎドープＩｎＰ、２００ｎｍである。
ＭＯＣＶＤ法によれば、回折格子６ａ上に成長された場
合であっても、２００ｎｍ程度の厚さの第１クラッド膜
７の表面は平坦化される。以上で、半導体レーザ用の多
層膜１０の形成が終了する。

【００４４】（第１マスクの形成工程）図３(ｂ)を参照
すると、第１クラッド膜７上に第１マスク層１１が形成
されている。第１マスク層１１は、多層膜１０のうち半
導体レーザ素子部とされるべき部分を覆っている。ま
た、第１マスク層１１は、シリコン窒化膜(ＳｉＮ)から
なり、ＣＶＤ法、フォトリソグラフィ、およびエッチン
グといった方法により形成される。なお、第１マスク層
１１は、シリコン酸化膜(ＳｉＯ₂膜)、およびシリコン
窒化酸化膜(ＳｉＯＮ膜)といった絶縁性シリコン化合物
膜から構成されてよい。

【００４５】（第１のエッチング工程）続いて、図３
(ｃ)を参照しながら、エッチング工程について説明す
る。第１マスク層１１を用い、半導体多層膜１０をエッ
チングする。このエッチングは、例えば反応性イオンエ
ッチング(Reactive Ion Etching：ＲＩＥ)法により行わ
れる。このエッチングにより、第１マスク層１１の形成
されていない部分の多層膜１０が除去され、基板２の主
面２ａが露出する。

【００４６】（変調デバイス用多層膜の形成工程）次
に、図４(ａ)を参照しながら、変調デバイス用多層膜の
形成工程について説明する。この工程では、第１マスク
層１１を残したまま、基板２の主面２ａ上に、ｎ型クラ
ッド膜１３、光ガイド膜１４、活性層膜１５、光ガイド
膜１６、および第１クラッド膜１７が順に成長される。

【００４７】これらの膜１３〜１７の構成元素、ドーパ
ントおよび厚さを例示すれば、・ｎ型クラッド膜１３：ＳｉドープＩｎＰ、２００ｎｍ・光ガイド膜１４：アンドープＧａＩｎＡｓＰ、５０ｎｍ・活性層膜１５：アンドープＧａＩｎＡｓＰ、１５０ｎｍ・光ガイド膜１６：アンドープＧａＩｎＡｓＰ、５０ｎｍ・第１クラッド膜１７：ＺｎドープＩｎＰ、２００ｎｍである。活性層膜１５は、ＧａＩｎＡｓＰ半導体から成
るＭＱＷといった量子井戸構造を備える。これまでの工
程によって、変調デバイス用の多層膜２０が形成され
る。

【００４８】多層膜１０および２０内の各膜の厚さは、
後の工程において膜１３〜１７から形成される光導波路
Ｗ₂が、後の工程において膜３〜７から形成される光導
波路Ｗ₁に光学的に結合されるように決定されている。

【００４９】（メサ形成工程）図４(ｃ)を参照しなが
ら、メサ形成工程について説明する。多層膜２０の形成
後、第１マスク層１１を除去し、第１クラッド膜７，１
７を露出させる。第１クラッド膜７，１７上に、所定の
軸方向に伸びるストライプ状の第２マスク層２１が形成
される。第２マスク層２１はＳｉＮ膜から形成される。
ただし、第２マスク層２１は、ＳｉＯ₂膜およびＳｉＯ
Ｎ膜といった絶縁性シリコン化合物膜から形成されるこ
とができる。第２マスク層２１を用いて基板２の主面が
露出する程度まで、ＲＩＥ法で多層膜１０，２０をエッ
チングすることにより、所定の軸方向に伸びる半導体メ
サ３０が形成される。

【００５０】図４(ｃ)を参照すると、メサ３０は、半導
体レーザのための多層膜１０から形成される第１メサ部
１０ｍと、変調器のための多層膜２０から形成される第
２メサ部２０ｍとを有する。第１メサ部１０ｍは、クラ
ッド層３ｍ、光ガイド層４ｍ、活性層５ｍ、光ガイド層
６ｍ、および第１クラッド層７ｍを有する。また、第２
メサ部２０ｍは、クラッド層１３ｍ、光ガイド層１４
ｍ、活性層１５ｍ、光ガイド層１６ｍ、および第１クラ
ッド層１７ｍを有する。

【００５１】（埋込層形成工程）続いて、図５(ａ)を参
照しながら、電流狭窄構造を構成する埋込層の形成工程
を説明する。第２マスク層２１を残したまま、ｐ型Ｉｎ
Ｐ層１８ａ、ｎ型ＩｎＰ層１８ｂ、およびｐ型ＩｎＰ層
１８ｃが基板２の露出面上に順に成長される。これまで
の工程によって、埋込層１８が形成され、メサ３０が埋
め込まれる。この後に、第２マスク層２１が除去され
る。

【００５２】（第２クラッド層およびコンタクト層の形
成工程）次に、図５(ｂ)を参照しながら、第２クラッド
層およびコンタクト層の形成工程を説明する。この工程
では、埋込層１８および第１クラッド層７ｍ，１７ｍ上
に、第２クラッド膜８と、コンタクト膜９とが順にエピ
タキシャル成長される。第２クラッド膜８は、２μｍ程
度の厚さのＩｎＰから構成される。第２クラッド膜８に
はＺｎが添加され、そのｐ型不純物濃度は１×１０¹⁸ｃ
ｍ^-3程度とすることができる。第２クラッド膜８は、Ｉ
ｎＰから構成されるので、ＧａＩｎＡｓＰからなる光ガ
イド層６ｍ，１６ｍおよび活性層５ｍ，１５ｍより小さ
い屈折率を有する。また、コンタクト膜９は、例えば、
ＺｎドープのＧａＩｎＡｓ半導体から構成され、そのｐ
型不純物濃度は後述する電極のオーム性接触が容易に実
現されるように１×１０¹⁹ｃｍ^-3程度以上とすることが
できる。

【００５３】（コンタクト層の分離工程）図５(ｃ)を参
照すると、第２クラッド膜８は、第１の部分８０ａ、第
２の部分８０ｂ、および第３の部分８０ｃを有してい
る。第１の部分８０ａにおいては、第２クラッド膜８は
コンタクト層９ａで覆われ、第２の部分８０ｂにおいて
は、第２クラッド膜８が露出しており、第３の部分８０
ｃにおいては、第２クラッド膜８はコンタクト層９ｂで
覆われている。コンタクト層９ａ，９ｂは、以下のよう
に形成される。先ず、コンタクト層９ａ，９ｂとなるべ
きコンタクト膜９の部分をフォトマスクで覆う。次い
で、フォトマスクで覆われていない部分がリン酸系のエ
ッチング液により除去され、第２クラッド膜８の第２の
部分８０ｂが露出する。リン酸系のエッチング液は、Ｉ
ｎＰに比べＧａＩｎＡｓに対して極めて速いエッチング
速度を有している。よって、下地である第２クラッド膜
８が露出した時点で、エッチングが実質的に停止され
る。以上により、コンタクト層９ａ，９ｂが得られる。
コンタクト層９ａ，９ｂの間隔は少なくとも３０μｍ程
度とできる。

【００５４】（半導体埋込部の形成工程）続けて、図６
(ａ)〜(ｃ)および図８(ａ)〜(ｃ)を参照しながら、半導
体埋込部８０ｅの形成手順を説明する。図８(ａ)〜(ｃ)
は、図６(ａ)〜(ｃ)のII−II線に沿う断面図である。

【００５５】図６(ａ)を参照すると、第２クラッド膜８
の第２の部分８０ｂに半導体埋込部８０ｅを形成するた
めの第３マスク層３１ａ，３１ｂが形成されている。第
３マスク層３１ａ，３１ｂはＳｉＮといった絶縁膜から
構成される。図８(ａ)を参照すると、第３マスク層３１
ａは、コンタクト層９ａを覆うとともに、コンタクト層
９ａの縁から少なくとも５μｍ程度伸びて第２の部分８
０ｂの一部を覆っている。第３マスク層３１ｂは、コン
タクト層９ｂを覆うとともに、コンタクト層９ｂの縁か
ら少なくとも５μｍ程度伸びて第２の部分８０ｂの一部
を覆っている。第３マスク層３１ａ，３１ｂの間隔は２
０μｍ程度となる。

【００５６】第３マスク層３１ａ，３１ｂを用いてエッ
チングを行うと、図６(ｂ)および図８(ｂ)に示されるよ
うに、第２の部分８０ｂの第２クラッド膜８に凹部８０
ｄが形成される。凹部８０ｄの深さは、第２クラッド膜
８の厚さの０．５倍以上であると好ましい。また、凹部
８０ｄの底部は、第１クラッド層１７ｍに位置して良
い。本発明者らの検討結果によれば、凹部８０ｄの深さ
が第２クラッド膜８の厚さの０．５倍未満であると、リ
ーク電流の防止効果は十分でない。また、凹部８０ｄの
底部が光ガイド層１６ｍにまで達してしまうと、半導体
メサ部の光導波路を伝搬する光に影響を与えてしまう。
具体的には、第２クラッド膜８の厚さ２．０μｍに対し
て、凹部８０ｄの深さは１．８μｍ程度とできる。この
エッチングには、臭素メチルアルコール溶液をエッチン
グ液として用いることができる。このエッチングによれ
ば、等方的にエッチングが実行されるので、第２クラッ
ド膜８においてサイドエッチングが起こる。そのため、
第３マスク層３１ａ，３１ｂが第２クラッド膜８に対す
る庇部３１ｃ，３１ｄを形成するようになる。

【００５７】図６(ｃ)および図８(ｃ)を参照しながら、
半導体埋込部の形成について説明する。この後、第３マ
スク層３１ａ，３１ｂを残したまま、ＭＯＣＶＤ法によ
り、凹部８０ｄをｎ型のＩｎＰで埋め込み、半導体埋込
部８０ｅを形成する。ＭＯＣＶＤ法によれば、庇部３１
ｃ，３１ｄの下方に隙間が生じることなく、凹部８０ｄ
が埋め込まれる。また、半導体埋込部８０ｅの表面に
は、図８(ｃ)に示すように、第３マスク層３１ａ，３１
ｂのエッジに隣接するように突起８０ｆが形成される。
しかし、突起８０ｆの高さは十分に低く、作製される半
導体光集積素子の特性、および引き続くの製造工程に影
響を与えることはない。

【００５８】半導体埋込部８０ｅのｎ型ＩｎＰにはドー
パントとして例えばＳｉが添加されてよい。半導体埋込
部８０ｅのｎ型不純物濃度は、５×１０¹⁷ｃｍ^-3以下で
あると好ましい。半導体埋込部８０ｅは、また、意図的
なドーピングを行わずに成長されたＩｎＰで構成されて
良い。この場合は、ｎ型不純物濃度は１×１０¹⁴ｃｍ ^-3
未満であることが好ましい。さらに、半導体埋込部８０
ｅは、意図的なドーピングを行わずに成長されたｎ型不
純物濃度１×１０¹⁴ｃｍ^-3未満のＩｎＰと、ｎ型不純物
濃度５×１０¹⁷ｃｍ^-3以下のｎ型ＩｎＰとで構成されて
もよい。

【００５９】（主要部メサ形成工程）以下、図７(ａ)〜
(ｃ)および図９を参照しながら、主要部メサ形成工程を
説明する。図７(ａ)を参照すると、半導体埋込部８０ｅ
の形成の後、第３マスク層３１ａ，３１ｂが除去され
る。続いて、コンタクト層９ａ，９ｂと、半導体埋込部
８０ｅを含む第２の部分８０ｂとの上に、第４マスク層
４１ａ〜４１ｃが形成される。第４マスク層４１ａ〜４
１ｃは、ＳｉＮといった絶縁膜から構成される。

【００６０】図９は、第４マスク層４１ａ〜４１ｃの平
面図である。図９を参照すると、第４マスク層４１ａ，
４１ｃは、ストライプ状であり、メサ３０の延在方向に
沿って伸びる。第４マスク層４１ｂは、第４マスク層４
１ａ，４１ｃの間にあり、メサ３０に重なっている。第
４マスク層４１ｂは、第２クラッド膜８の第１の部分８
０ａおよび第３の部分８０ｃの上方において、幅Ｄを有
する。また、第４マスク層４１ｂは、第２クラッド膜８
の第２の部分８０ｂの上方において、幅ｄを有する部分
と、幅がＤからｄへ変化するテーパ部Ｔとを有する。図
示の通り、幅Ｄは幅ｄよりも広い。

【００６１】図７(ｂ)を参照しながら、エッチングにつ
いて説明する。第４マスク層４１ａ〜４１ｃを用いてエ
ッチングを行うと、トレンチ１９ａ，１９ｂが形成され
る。このエッチングには、ＲＩＥ法を利用してもよい
し、臭化水素(ＨＢｒ)を主成分とした溶液を用いても良
い。トレンチ１９ａ，１９ｂにより、メサ３０を含む主
要部メサ５０が画定される。主要部メサ５０には第４マ
スク層４１ｂの形状が反映されている。すなわち、側面
５０ａ，５０ｂの間隔は、発光デバイス部１１０および
変調デバイス部１２０となるべき部分ではＤとなる。分
離部１３０となるべき部分には、側面５０ａ，５０ｂの
間隔がｄである部分と、幅がＤからｄ(Ｄ＞ｄ)へ変化す
る部分とがある。

【００６２】（電極形成工程）図７(ｃ)を参照しなが
ら、電極形成工程について説明する。トレンチ１９ａ，
１９ｂが形成された後、主要部メサ５０の側面を保護す
るためのパッシベーション膜６０が堆積される。パッシ
ベーション膜６０は、第４マスク層４１ａ，４１ｂと同
様にＳｉＮといった絶縁膜から構成される。続いて、パ
ッシベーション膜６０および第４マスク層４１ａ，４１
ｂに、電極が形成されるべき開口部が設けられる。この
ために、パッシベーション膜６０上にレジストマスクが
形成される。次いで、このレジストマスクを用いたエッ
チングにより、レジストマスクの開口部に露出するパッ
シベーション膜６０と、その下地の第４マスク層４１
ａ，４１ｂとが除去される。これにより、パッシベーシ
ョン膜６０および第４マスク層４１ａ，４１ｂに開口部
が形成され、開口部にコンタクト層９ａ，９ｂが露出す
る。続いて、レジストマスクを残したまま、開口部に露
出するコンタクト層９ａ，９ｂ上に金(Ａｕ)／Ｚｎとい
った二層からなる金属膜が例えば蒸着法により堆積され
る。次いで、レジストマスクを除去すると、電極９０
ａ，９０ｂが形成される。以上の工程により、半導体光
集積素子１が完成する。

【００６３】以上の製造方法においては、第１クラッド
膜７，１７が形成された後、これらの上にｐ型の第２ク
ラッド膜８およびコンタクト膜９が順に形成される。コ
ンタクト膜９からコンタクト層９ａ，９ｂが形成された
後、第２クラッド膜８にｎ型ＩｎＰからなる半導体埋込
部８０ｅが形成される。このような手順によるため、半
導体埋込部８０ｅが形成されることができる。半導体光
集積素子１において、半導体埋込部８０ｅは、電極９０
ａ，９０ｂ間で第２クラッド層８ｍを介して生じるリー
ク電流を低減する機能を有する。したがって、上記の製
造方法によれば、リーク電流が低減された半導体光集積
素子が製造される。

【００６４】また、図９に示す形状を有する第４マスク
層４１ｂが使用されるため、第２の部分８０ｂには狭小
部５０ｃが形成される。狭小部５０ｃもまた、上記リー
ク電流を低減する効果を奏する。

【００６５】（第４の実施形態）続いて、第４の実施形
態による半導体光集積素子の製造方法を説明する。第４
の実施形態による製造方法は、コンタクト膜および半導
体埋込部の形成手順において、第１の実施形態による製
造方法と異なる。以下、相違点を中心に説明する。

【００６６】図１０(ａ)〜(ｃ)および図１１(ａ)〜(ｃ)
は、第４の実施形態による半導体光集積素子の製造工程
における半導体埋込部を形成する手順を説明する図であ
る。同図は、第１の実施形態を説明する際に参照した図
８と同様に半導体光集積素子の断面を示している。

【００６７】先ず、第１の実施形態の手順に従って、コ
ンタクト膜９(ｐ型ＧａＩｎＡｓ)をエピタキシャル成長
する工程までを実施する。次に、図１０(ａ)に示される
ように、コンタクト膜９上に第３マスク層５１ａ，５１
ｂが形成される。第３マスク層５１ａ，５１ｂの間隔
は、２０μｍ程度とできる。第３マスク層５１ａ，５１
ｂを用いてコンタクト膜９および第２クラッド膜８のエ
ッチングを行うと、図１０(ｂ)に示されるように、凹部
８１ｄが形成される。凹部８１ｄの深さは１．５μｍ程
度とできる。このエッチングには、臭素メチルアルコー
ル溶液がエッチング液として使用される。このエッチン
グ液によれば、ｐ型のＧａＩｎＡｓからなるコンタクト
膜９がサイドエッチングされ、図１０(ｂ)に示す通り、
第３マスク層５１ａ，５１ｂには庇部５１ｃ，５１ｄが
形成される。庇部５１ｃ，５１ｄは、第１の実施形態に
おける庇部３１ｃ，３１ｄに比べ長く伸びている。

【００６８】続いて、ＭＯＣＶＤ法により、凹部８１ｄ
をｎ型のＩｎＰで埋め込む。ＭＯＣＶＤ法により形成さ
れるので、図１０(ｃ)に示されるように、庇部３１ｃ，
３１ｄの下方に隙間が生じることない。また、第３マス
ク層５１ａ，５１ｂのエッジに隣接して突起８１ｆが形
成される。しかしながら、庇部５１ｃ，５１ｄは、第１
の実施形態における庇部３１ｃ，３１ｄよりも長く伸び
ているために、突起８１ｆは突起８０ｆに比べ小さくな
る。すなわち、半導体埋込部８１ｅの表面は半導体埋込
部８０ｅに比べ平坦化される。半導体埋込部８１ｅに
は、第３の実施形態に説明されたように、半導体埋込部
８０ｅと同様にドーパントとして例えばＳｉが添加され
てよい。具体的には、半導体埋込部８０ｅのｎ型不純物
濃度は、５×１０¹⁷ｃｍ^-3以下であると好ましい。ま
た、半導体埋込部８０ｅは、意図的なドーピングを行わ
ずに成長されたＩｎＰで構成されて良い。この場合は、
ｎ型不純物濃度は１×１０¹⁴ｃｍ^-3未満であってもよ
い。

【００６９】次に、第３マスク層５１ａ，５１ｂが除去
された後、図１１(ａ)に示すように、半導体埋込部８１
ｅとコンタクト膜９とを分離するための第５マスク層６
１ａ，６１ｂが形成される。第５マスク層６１ａは、コ
ンタクト膜９のうちコンタクト層９ａとなるべき部分を
覆い、第５マスク層６１ｂは、コンタクト膜９のうちコ
ンタクト層９ｂとなるべき部分を覆っている。第５マス
ク６１ａ，６１ｂの間隔は、３０μｍ程度にできる。第
５マスク層６１ａ，６１ｂは、ＳｉＮといった絶縁膜か
ら構成されてよい。

【００７０】第５マスク層６１ａ，６１ｂを用いてリン
酸系エッチング液によりエッチングを行う。図１１(ｂ)
に示されるように、このエッチングにより、ＧａＩｎＡ
ｓから構成されるコンタクト膜９が部分的に除去され、
第５マスク層６１ａ，６１ｂに覆われている部分だけが
残る。第５マスク層６１ａ，６１ｂを除去すると、コン
タクト層９ａ，９ｂが得られる。

【００７１】この後、第３の実施形態と同様に、主要部
メサ形成工程、および電極形成工程を実施すると、半導
体光集積素子１が完成する。

【００７２】第４の実施形態の製造方法においては、第
１クラッド膜７，１７が形成された後、これらの上に、
ｐ型ＩｎＰからなる第２クラッド膜８と、ｐ型ＩｎＧａ
Ａｓからなるコンタクト膜９とが順に形成される。次い
で、コンタクト膜９および第２クラッド膜８をエッチン
グして、第２クラッド膜８に凹部８０ｄが形成される。
この後、凹部８０ｄにｎ型ＩｎＰが埋め込まれて半導体
埋込部８０ｅが形成される。このような手順によるた
め、半導体埋込部８０ｅが形成されることができる。半
導体光集積素子１において、半導体埋込部８０ｅは、電
極９０ａ，９０ｂ間で第２クラッド層８ｍを介して生じ
るリーク電流を低減する機能を有する。したがって、上
記の製造方法によれば、リーク電流が低減された半導体
光集積素子が製造される。

【００７３】しかも、第４の実施形態の製造方法では、
凹部８０ｄを形成する際には、コンタクト膜９と第２ク
ラッド膜８が連続してエッチングされる。このときに
は、ＧａＩｎＡｓからなるコンタクト膜９はサイドエッ
チングされる。すなわち、このマスク層は長い庇部５１
ｃ，５１ｄを有する。この庇部により、凹部８０ｄを埋
め込んだとき、半導体埋込部８０ｅの表面がより平坦化
される。よって、半導体埋込部８０ｅを覆うパッシベー
ション膜６０に生じるストレスが低減されるといった効
果が奏される。

【００７４】（実施例１）続いて、実施例を参照しなが
ら本発明の半導体光集積素子の具体的な効果について説
明する。本発明者らは、実施例１として、第３の実施形
態の製造方法に従って半導体光集積素子Ａを作製した。
半導体光集積素子Ａにおいては、半導体埋込部８０ｅの
ｎ型不純物濃度を１×１０¹⁶ｃｍ^-3とした。

【００７５】（実施例２）さらに、本発明者らは、実施
例２として、実施例１の半導体光集積素子Ａとは半導体
埋込部の形状が異なる半導体光集積素子Ｂを作製した。
図１２は、実施例２の半導体光集積素子Ｂにおける半導
体埋込部の形状を示す図である。図１２を参照すると、
半導体光集積素子Ｂにおいては、半導体埋込部８２ｅの
エッジは、コンタクト層９ａ，９ｂと接している。ま
た、半導体埋込部８２ｅの不純物濃度は、２×１０¹⁷ｃ
ｍ^-3とした。半導体埋込部８２ｅの形状が異なる以外
は、半導体光集積素子Ｂは半導体光集積素子Ａと同一の
構成を有する。

【００７６】（比較例）比較例として、本発明者らは、
半導体埋込部８０ｅ，８２ｅも狭小部５０ｃも形成され
ていない半導体光集積素子Ｃを作製した。これらの点を
除き、半導体光集積素子Ｃは半導体光集積素子Ａ，Ｂと
同一の構成を有する。

【００７７】続いて、半導体光集積素子Ａ，Ｂ，Ｃの測
定結果について説明する。図１３は、電極９０ａ，９０
ｂ間の抵抗(以下、分離抵抗)の印加電圧依存性を示すグ
ラフである。同図中、曲線ｂ₁，ｃ₁は半導体光集積素子
Ｂ，Ｃの実験値を示し、曲線ａ₁は半導体光集積素子Ａ
についてのシミュレーションの結果を示す。図１３を参
照すると、比較例の半導体光集積素子Ｃでは、分離抵抗
は、測定を行った印加電圧範囲内で１０ｋΩ以下であ
る。これに対し、実施例１の半導体光集積素子Ａでは５
０ｋΩ程度であり、半導体光集積素子Ｃに比べ十分に高
くなっている。しかも、半導体光集積素子Ａでは、印加
電圧を増大させても分離抵抗は殆ど変化しない。また、
半導体光集積素子Ｂでは、印加電圧の増大とともに分離
抵抗が減少していくが、それでも尚、比較例の半導体光
集積素子Ｃに比べて高い。半導体光集積素子Ｂにおいて
分離抵抗が低下していく原因について、本発明者らは、
半導体埋込部８０ｅとコンタクト層９ａ，９ｂとの接触
にあると推測している。コンタクト層９ａ，９ｂは、上
述の通り、１×１０¹⁸ｃｍ^-3程度の高いｐ型不純物濃度
を有するため、半導体埋込部８０ｅとの界面に形成され
る空乏層は極めて薄いと推定される。したがって、電極
９０ａ，９０ｂ間の印加電圧を上げていくと、コンタク
ト層９ａ，９ｂのいずれかと半導体埋込部８０ｅとの界
面においてブレークダウンが生じ、その結果、分離抵抗
が低下してしまうと推定される。

【００７８】図１４は、電極９０ａ，９０ｂ間のリーク
電流の印加電圧依存性を示すグラフである。図１４中の
曲線ａ₂，ｂ₂，ｃ₂は、それぞれ半導体光集積素子Ａ，
Ｂ，Ｃについての測定結果を示す。図１４を参照する
と、半導体光集積素子Ｃにおいては、リーク電流は、印
加電圧０．１Ｖ程度で約０．１ｍＡと顕著であり、５Ｖ
印加時には１．２ｍＡにも達する。一方、半導体光集積
素子Ａ，Ｂでは、測定を行った範囲の印加電圧におい
て、リーク電流は半導体光集積素子Ｃに比べ低い。特
に、半導体光集積素子Ａでは、５Ｖ印加時のリーク電流
は、半導体光集積素子Ｃの約１／１０程度と良好な結果
を示している。以上の結果から、実施例１および２の効
果が理解される。

【００７９】以上、幾つかの実施形態および実施例を参
照しながら、本発明に係る半導体光集積素子およびその
製造方法について説明したが、本発明はこれらに限られ
ることなく、様々な変形が可能である。

【００８０】上記の実施形態および実施例においては、
狭小部５０ｃおよび半導体埋込部８０ｅを有する半導体
光集積素子を例示したが、本発明に係る半導体光集積素
子は、これらの一方を有するだけでもよい。狭小部５０
ｃがなく半導体埋込部８０ｅだけを有する場合であって
も、どちらも形成されていない半導体光集積素子に比
べ、電極９０ａ，９０ｂとの間のリーク電流は低減され
ることは、これまでの説明から理解される。また、半導
体埋込部８０ｅがなく狭小部５０ｃだけを有する場合で
あっても、どちらも形成されていない半導体光集積素子
に比べ、当該リーク電流は低減されることが理解され
る。

【００８１】また、狭小部５０ｃがなく半導体埋込部８
０ｅだけを有する半導体光集積素子は、第３の実施形態
による製造方法を以下のように変形することにより製造
される。すなわち、第３の実施形態の主要部メサ形成工
程において、第４マスク層４１ｂに替わり、幅がＤで一
定なマスク層を用いれば良い。

【００８２】これに対し、半導体埋込部８０ｅがなく狭
小部５０ｃだけを有する半導体光集積素子は、第３の実
施形態による製造方法のうち半導体埋込部の形成工程を
省くことにより製造される。すなわち、コンタクト膜の
分離工程においてコンタクト層９ａ，９ｂを形成した後
に、主要部メサ形成工程を行えば良い。

【００８３】また、第２の実施形態による半導体光集積
素子、すなわち、第２クラッド層８ｍの半導体埋込部８
０ｅ上に電極９０ｄを有する半導体光集積素子は、以下
のようにして製造することができる。すなわち、第３の
実施形態による半導体光集積素子の製造方法において、
電極９０ａ，９０ｂの形成に使用されるレジストマスク
の半導体埋込部８０ｅを覆う部分に開口部を設けるよう
にすればよい。このようにすれば、電極９０ａ，９０ｂ
を形成する工程において、電極９０ｄもまた形成され
る。

【００８４】上記の実施形態および実施例におけるコン
タクト層９ａ，９ｂを形成せずに、第２クラッド層８ｍ
に直接電極９０ａ，９０ｂを設けるようにしてもよい。
この場合には、電極９０ａ，９０ｂと第２クラッド層８
ｍとの間のオーム性接触が容易に実現されるように第２
クラッド層８ｍの表層部における不純物濃度を調整する
と好ましい。

【００８５】また、基板２として、ｎ型ＩｎＰ基板でな
くｐ型ＩｎＰ基板を使用してもよい。この場合には、ク
ラッド層３ｍの導電型がｐ型に変更される。第１クラッ
ド層７ｍ，１７ｍおよび第２クラッド膜８ｍの導電型も
ｎ型に変更される。よって、半導体埋込部８０ｅはｐ型
から構成される必要がある。

【００８６】また、活性層５ｍ，１５ｍは、ＭＱＷ構造
に限らず、単一量子井戸(Single-Quantum Well：ＭＱ
Ｗ)構造を備えてもよい。さらに、基板２とクラッド層
３ｍ，１３ｍとの間にバッファ層が設けられていても構
わない。さらに、埋込層１８の材料は、ＦｅドープのＩ
ｎＰであってもよい。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
発光デバイスと変調デバイスとの間のリーク電流を低減
できる構造を備える半導体光集積素子が提供される。

【図面の簡単な説明】

【図１】図１(ａ)は、第１の実施形態による半導体光集
積素子の斜視図である。図１(ｂ)は、図１(ａ)のＩ−Ｉ
線に沿う断面図である。

【図２】図２は、第２の実施形態による半導体光集積素
子の断面図である。

【図３】図３(ａ)〜(ｃ)は、第３の実施形態による半導
体光集積素子の製造方法を説明する図である。

【図４】図４(ａ)〜(ｃ)は、第３の実施形態による半導
体光集積素子の製造方法を説明する図である。

【図５】図５(ａ)〜(ｃ)は、第３の実施形態による半導
体光集積素子の製造方法を説明する図である。

【図６】図６(ａ)〜(ｃ)は、第３の実施形態による半導
体光集積素子の製造方法を説明する図である。

【図７】図７(ａ)〜(ｃ)は、第３の実施形態による半導
体光集積素子の製造方法を説明する図である。

【図８】図８(ａ)〜(ｃ)は、図６(ａ)〜(ｃ)のII−II線
に沿う断面図である。

【図９】図９は、第４マスク層の平面図である。

【図１０】図１０(ａ)〜(ｃ)は、第４の実施形態による
半導体光集積素子の製造工程における半導体埋込部を形
成する手順を説明する図である。

【図１１】図１１(ａ)〜(ｃ)は、第４の実施形態による
半導体光集積素子の製造工程における半導体埋込部を形
成する手順を説明する図である。

【図１２】図１２は、実施例２の半導体光集積素子Ｂに
おける半導体埋込部の形状を示す図である。

【図１３】図１３は、電極９０ａ，９０ｂ間の抵抗の印
加電圧依存性を示すグラフである。

【図１４】図１４は、電極９０ａ，９０ｂ間のリーク電
流の印加電圧依存性を示すグラフである。

【符号の説明】

１，１００…半導体光集積素子、２…基板、１００…半
導体光集積素子、３ｍ，１３ｍ…クラッド層、４ｍ，１
４ｍ，６ｍ，１６ｍ…光ガイド層、６ａ…回折格子、５
ｍ，１５ｍ…活性層、７ｍ，１７ｍ…第１クラッド層、
８ｍ…第２クラッド層、９ａ，９ｂ…コンタクト層、９
ａ，９ｂ…電極、１０，２０…多層膜、１８ａ〜１８ｃ
…埋込層、１９ａ，１９ｂ…トレンチ、４１ａ〜４１ｃ
…マスク層、５０…主要部メサ、５０ａ，５０ｂ…側
面、５０ｃ…狭小部、５１ａ，５１ｂ…マスク層、６０
…パッシベーション膜、６１ａ，６１ｂ…マスク層、８
０ｅ…半導体埋込部、９０ａ〜９０ｄ…電極、９１…直
流電源、９２…電源、１１０…発光デバイス部、１２０
…変調デバイス部、１３０…分離部。

Claims

【特許請求の範囲】

【請求項１】 III−Ｖ族半導体を含む活性層を有して
おり所定の軸方向に伸びる第１の半導体メサ部を備え、 III−Ｖ族半導体を含む活性層を有しており前記第１の
半導体メサ部と光学的に結合され所定の軸方向に伸びる
第２の半導体メサ部を備え、前記第１および前記第２の半導体メサ部上に設けられた
第１導電型のIII−Ｖ族半導体層を備え、前記III−Ｖ族
半導体層は、発光デバイス部、分離部および変調デバイ
ス部のための所定の軸方向に設けられた第１〜第３の領
域を有しており、前記III−Ｖ族半導体層は前記第２の
領域に凹部を有しており、前記III−Ｖ族半導体層の前記第１の領域上に設けられ
た第１の電極、および前記III−Ｖ族半導体層の前記第
３の領域上に設けられた第２の電極を備え、前記第１導電型と異なる第２導電型であって前記凹部に
設けられたIII−Ｖ族半導体部を備える、半導体光集積
素子。
【請求項２】所定の軸方向に配置された発光デバイス
部、分離部および変調デバイス部を備え、前記発光デバ
イス部は、前記分離部を介して前記変調デバイス部と光
学的に結合されており、前記発光デバイス部、前記変調デバイス部および前記分
離部の各々は、所定の軸方向に伸びIII−Ｖ族半導体を
含む活性層を有する半導体メサ部を備え、前記発光デバイス部は、第１の電極を該半導体メサ部上
に備え、前記変調デバイス部は、第２の電極を該半導体メサ部上
に備え、前記分離部の前記半導体メサ部の幅は、前記発光デバイ
ス部および前記変調デバイス部の少なくともいずれかの
前記半導体メサ部の幅より小さい、半導体光集積素子。
【請求項３】前記発光デバイス部、前記分離部および
前記変調デバイス部の各々は、該半導体メサ部上に設け
られた第１導電型のIII−Ｖ族半導体層を更に備え、前
記III−Ｖ族半導体層は所定の軸方向に設けられた第１
〜第３の領域を有しており、前記III−Ｖ族半導体層は
前記第２の領域に凹部を有しており、第１導電型と異なる第２導電型であって前記凹部に設け
られたIII−Ｖ族半導体部を備える、請求項２に記載の
半導体光集積素子。
【請求項４】前記第２の半導体メサ部は、前記活性層
上に設けられた光ガイド層と、前記光ガイド層上に設け
られたクラッド層とを有し、前記凹部の底は前記クラッド層内にある、請求項１また
は３に記載の半導体光集積素子。
【請求項５】前記第１導電型は前記第２導電型と逆導
電型であり、前記第２導電型のIII−Ｖ族半導体部のドーパント濃度
は、５×１０¹⁷ｃｍ^-3以下である、請求項１、３、およ
び４のいずれかに記載の半導体光集積素子。
【請求項６】前記第２導電型のIII−Ｖ族半導体部
は、アンドープ半導体を含む、請求項１、３、４、およ
び５のいずれかに記載の半導体光集積素子。
【請求項７】前記第２導電型のIII−Ｖ族半導体部上
に設けられた第３の電極を更に備える、請求項１、およ
び３〜６のいずれかに記載の半導体光集積素子。
【請求項８】前記発光デバイス部のための第１のコン
タクト層と、前記変調デバイス部のための第２のコンタクト層と、を
更に備える、請求項１〜７のいずれかに記載の半導体光
集積素子。
【請求項９】前記III−Ｖ族半導体部のエッジは、前
記第１および前記第２のコンタクト層の各々のエッジか
ら離れている、請求項８記載の半導体集積素子。