JP2003204264A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 ロック周波数レンジが広いとともに、消費電
力を低減することが可能なＰＬＬ回路を提供する。 【解決手段】 ＰＬＬ回路の位相比較器１には、基準信
号となる入力信号（ＲＥＦＣＬＫ）が入力される。位相
比較器１の出力は、チャージポンプ２を通してＬＰＦ３
に与えられる。ＬＰＦ３の出力は、ＶＣＯ４に出力され
るとともに、比較器７，８へ出力される。比較器７，８
には、ＬＰＦ３の出力と、基準電圧発生回路６のタップ
出力電圧が供給され、ＬＰＦ３の出力電圧と、基準電圧
発生回路６のタップ出力値との比較を行う。比較結果は
ＶＣＯ４へ出力され、適切なＶＣＯ４を構成する素子の
段数を制御する。ＶＣＯ４の出力は、分周器５を介して
位相比較器１へ帰還される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広い周波数のロッ
クレンジが必要とされるＰＬＬ回路に関する。

【０００２】

【従来の技術】図１３を用いて、従来のＰＬＬ回路の構
成を説明する。従来のＰＬＬ回路は、図１３に示すよう
に、位相比較器５１、チャージポンプ５２、ループフィ
ルタ５３、電圧制御発振器（以下、ＶＣＯと記す）５４
および分周器５５を備えて構成されている。

【０００３】位相比較器５１は、基準信号（ＦＲ）と分
周器５５からの帰還信号（ＦＰ）との間の位相差を検出
し、ＶＣＯ５４の発振周波数を上昇、または下降させる
制御信号（ＵＰ，ＤＮ）を出力する。基準信号（ＦＲ）
に対して帰還信号（ＦＰ）が遅れているときは、位相比
較器５１からＶＣＯ５４の発振周波数を上昇させる制御
信号（ＵＰ）が位相差に相当する期間出力される。逆
に、基準信号（ＦＲ）に対して帰還信号（ＦＰ）が進ん
でいるときは、位相比較器５１からＶＣＯ５４の発振周
波数を下降させる制御信号（ＤＮ）が位相差に相当する
期間出力される。このように、位相比較器５１は、入力
された２つの信号の位相差をパルス幅変調した信号を出
力する。

【０００４】チャージポンプ５２は、位相比較器５１か
らの制御信号（ＵＰ，ＤＮ）をアナログ信号に変換し、
その出力信号（ＣＰＯ）をループフィルタ５３を通して
コントロール電圧（ＶＣ）としてＶＣＯ５４に出力す
る。ループフィルタ５３は、抵抗と容量とで構成された
ローパスフィルタ回路（以下、ＬＰＦと記す）であり、
チャージポンプ５２からの出力信号（ＣＰＯ）に含まれ
る高周波ノイズ等を低減するとともに、フィードバック
ループを安定化する目的で用いられる。

【０００５】ＶＣＯ５４の出力信号（ＦＯ）は、このＰ
ＬＬ回路の出力信号（ＦＯ）として出力されるととも
に、分周器５５で分周されて帰還信号（ＦＰ）として位
相比較器５１へ入力される。その際、出力信号（ＦＯ）
は、分周器５５で１／Ｎの周波数に変換されるので、帰
還信号（ＦＰ）と出力信号（ＦＯ）の周波数の関係は次
式（１）で表わすことができる。

【０００６】ＦＰ＝ＦＯ／Ｎ ・・・ （１）

【０００７】ＰＬＬ回路は、ＦＲ＝ＦＰとなるようにコ
ントロール電圧（ＶＣ）を制御するので、出力信号（Ｆ
Ｏ）は、次式（２）のように表される。すなわち、ＰＬ
Ｌ回路は、基準信号（ＦＲ）に対してＮ倍の周波数で、
出力信号（ＦＯ）が出力されることになる。

【０００８】ＦＯ＝Ｎ×ＦＲ ・・・ （２）

【０００９】また、特開昭６３−１２３２２６号公報に
は、複数の電圧制御発振器の出力信号を切り換えるため
のスイッチと、このスイッチの切り換えを制御するため
の切換手段とを備えたＰＬＬ回路が開示されている。こ
のＰＬＬ回路では、カウンタを用いたループフィルタの
出力信号状態のカウント値に基づいてスイッチ回路の切
り換えを行うことにより、ロック可能な第１、第２の電
圧制御発振器の何れかに切り換えるようになっている。
このため、ＰＬＬ回路における電圧制御発振器の発振範
囲が通常の２倍に広がり、広範囲の周波数信号にロック
することができる。また、ロック可能な範囲を広げたに
もかかわらず、それぞれの電圧制御発振器は発振範囲を
全く広げていないので、発振信号の精度は全く落ちない
とされている。

【００１０】

【発明が解決しようとする課題】しかしながら、図１３
に示した従来のＰＬＬ回路においては、ＶＣＯ５４の発
振周波数を制御する場合に、ＶＣ信号で制御できる範囲
は比較的狭いものとなっている。このため、従来のＰＬ
Ｌ回路を用いて、広いレンジの周波数クロックを作成す
ることは困難であった。

【００１１】また、特開昭６３−１２３２２６号公報に
開示された技術では、複数の電圧制御発振器を備え、そ
れぞれにコントロール電圧が絶えず供給され続けること
から、複数の電圧制御発振器の全てが動作状態に置かれ
ることになる。したがって、ＰＬＬ回路の消費電力が増
加するばかりでなく、選択されていない側の電圧制御発
振器に対して仕様範囲外のコントロール電圧が印加され
ると、異常発振が起こる可能性があった。さらに、この
異常発振による影響で発生するノイズ等は、他の構成機
器に悪影響を与えるおそれがあった。

【００１２】本発明は、上述した事情に鑑み提案された
もので、ロック周波数レンジが広いとともに、消費電力
を低減することが可能なＰＬＬ回路を提供することを目
的とする。

【００１３】

【課題を解決するための手段】本発明に係るＰＬＬ回路
は、位相周波数検出器、チャージポンプ、ローパスフィ
ルタ、および電圧制御発振器を備えたＰＬＬ回路におい
て、前記ローパスフィルタからの出力電圧レベルに応じ
て前記電圧制御発振器を構成する素子の段数を制御する
ことを特徴とするものである。

【００１４】また、前記ＰＬＬ回路において、予め作成
された基準電圧発生器を備え、該基準電圧発生器で発生
する基準電圧値と、前記ローパスフィルタの出力電圧値
との比較結果に基づき、前記電圧制御発振器を構成する
素子の段数を制御するように構成することが可能であ
る。

【００１５】また、前記ＰＬＬ回路において、前記基準
電圧発生器は、抵抗素子あるいはＣＭＯＳにより構成さ
れたトランジスタ回路からなり、該トランジスタ回路に
おけるタップ出力電圧の設定値によりロックレンジ範囲
を制御するように構成することが可能である。

【００１６】本発明に係るＰＬＬ回路は、上述した構成
を備えているため、ローパスフィルタからの出力電圧レ
ベルと、基準電圧発生回路から供給される基準電圧値と
の比較を行い、より適切なＶＣＯを構成するリングオシ
レータ等の素子の段数を制御することにより、ロック周
波数レンジの広いＰＬＬ回路を実現することができる。

【００１７】

【発明の実施の形態】以下、図面に基づいて、本発明に
係るＰＬＬ回路の実施形態を説明する。図１は、本発明
の実施形態に係るＰＬＬ回路の概略構成を示すブロック
図である。本発明の実施形態に係るＰＬＬ回路は、図１
に示すように、位相比較器１、チャージポンプ２、ロー
パスフィルタ（以下、ＬＰＦと記す）３、電圧制御発振
器（以下、ＶＣＯと記す）４、分周器５、基準電圧発生
回路６、および２つの比較器７，８を備えている。

【００１８】位相比較器１には、基準信号となる入力信
号（ＲＥＦＣＬＫ）が入力されるとともに、分周器５か
らの出力信号ＦＰが帰還される。位相比較器１の出力
は、チャージポンプ２を通してＬＰＦ３に与えられる。
ＬＰＦ３の出力は、ＶＣＯ４に出力されるとともに、比
較器７，８へ出力される。比較器７，８には、ＬＰＦ３
の出力と、基準電圧発生回路６のタップ出力電圧（Ａ，
Ｂ）が供給され、ＬＰＦ３の出力電圧（コントロール電
圧：ＶＣ）と、基準電圧発生回路６のタップ出力値
（Ａ，Ｂ）との比較を行う。比較結果はＶＣＯ４へ出力
され、適切なＶＣＯ４を構成する素子の段数を制御す
る。さらに、ＶＣＯ４の出力は、分周器５を介して位相
比較器１へ帰還される。

【００１９】次に、上述したＰＬＬ回路の動作をさらに
詳しく説明する。図２は、ＶＣＯ４の構成を示すブロッ
ク図である。ＶＣＯ４は、図２に示すように、リングオ
シレータ素子１１〜１７で構成されている。このＶＣＯ
４には、スイッチＳＷ１、ＳＷ２、ＳＷ３が挿入されて
おり、ＬＰＦ３から出力されるコントロール電圧（Ｖ
Ｃ）と、基準電圧発生回路６のタップ出力値（Ａ，Ｂ）
との比較結果に基づいて（比較手段は図示されておら
ず）、スイッチＳＷ１、ＳＷ２、ＳＷ３のいずれか１つ
がオンとなるように制御され、リングオシレータ１１〜
１７の段数を決定する構成となっている。

【００２０】このＶＣＯ４では、図１における入力信号
（ＲＥＦＣＬＫ）の周波数が所定のレベルを超えると、
ＶＣＯ４を構成するリングオシレータ１１〜１７の段数
を減少させて、より高い周波数に対応するように動作す
る。反対に、入力信号（ＲＥＦＣＬＫ）の周波数が所定
のレベル以下になると、ＶＣＯ４を構成するリングオシ
レータ１１〜１７の段数を増加させて、より低い周波数
に対応するように動作する。このように、リングオシレ
ータを構成する素子の特性が等しければ、構成段数によ
り発振周波数を変化させることができる。

【００２１】図３〜図５に、ＶＣＯ４を構成するリング
オシレータ１１〜１７の段数を異ならせた場合におけ
る、コントロール電圧（ＶＣ）に対する発振周波数特性
を示す。なお、図３〜図５において、ＶＣＯ４の構成を
左側に示し、発信周波数特性を右側に示している。

【００２２】図３に示すＶＣＯ４は、ＳＷ１及びＳＷ２
をＯＦＦ、ＳＷ３をＯＮし、７段のリングオシレータ１
１〜１７とした構成である。図４に示すＶＣＯ４は、Ｓ
Ｗ１及びＳＷ３をＯＦＦ、ＳＷ２をＯＮし、５段のリン
グオシレータ１１〜１５とした構成である。図５に示す
ＶＣＯ４は、ＳＷ２及びＳＷ３をＯＦＦ、ＳＷ１をＯＮ
して、３段のリングオシレータ１１〜１３とした構成で
ある。図３〜図５から明らかなように、リングオシレー
タの段数の相違に基づいて、コントロール電圧（ＶＣ）
に対する発振周波数特性が変化している。

【００２３】また、図３に示すＶＣＯ４を具体的に実現
した回路構成を図６に示す。ＶＣＯ４は、基準電圧発生
回路６で作成される基準電圧（Ａ，Ｂ）と、ＬＰＦ３か
ら出力されるコントロール電圧（ＶＣ）との比較結果
（Ｃ１，Ｃ２）に基づいて、ＳＷ１、ＳＷ２、ＳＷ３の
いずれか１つをオンとする。

【００２４】このような動作は、図６に示すように、リ
ングオシレータの任意の位置からの出力（Ｐ１，Ｐ２，
Ｐ３）を入力するとともに、比較結果（Ｃ１，Ｃ２）を
セレクト信号（Ｓ１，Ｓ２）として入力して制御するＭ
ＵＸ回路２０により実現することができる。さらに、Ｍ
ＵＸ回路２０の出力を、リングオシレータの初段へ帰還
する。ＶＣＯ４をこのような構成とすることにより、Ｌ
ＰＦ３から出力されるコントロール電圧（ＶＣ）に基づ
いて、リングオシレータの段数を制御することができ
る。

【００２５】図７に、本実施形態に係るＰＬＬ回路の詳
細構成を示すブロック図を示す。また、図８〜図１０
に、ＶＣＯ４を構成するリングオシレータの段数を異な
らせた場合における、コントロール電圧（ＶＣ）に対す
る発振周波数特性を示す。なお、図８〜図１０におい
て、ＶＣＯ４の構成を左側に示し、発信周波数特性を右
側に示している。また、ＶＣＯ４を構成するリングオシ
レータの段数による特性は、先に図３〜図５を用いて説
明した通りである。

【００２６】ここでは、リングオシレータの制御動作を
説明する。ＰＬＬ回路に入力されるＲＥＦＣＬＫの周波
数がＦ１以下の場合には、ＬＰＦ３の出力電圧値はＡ
［Ｖ］以下であるため、基準電圧（Ａ，Ｂ）との比較結
果（Ｃ１，Ｃ２）はＶＣＯ４のＳ１、Ｓ２へ出力され
る。そして、図８に示すように、ＶＣＯ４中のＭＵＸ回
路２０はＰ３を選択し、リングオシレータの段数が決定
され、ＰＬＬとして動作する。

【００２７】また、ＰＬＬ回路に入力される周波数がＦ
１＜ＲＥＦＣＬＫ＜Ｆ２の場合には、ＬＰＦ３から出力
されるコントロール電圧（ＶＣ）はＡ［Ｖ］以上である
ため、Ｂ［Ｖ］以下の範囲となり、基準電圧（Ａ，Ｂ）
との比較結果（Ｃ１，Ｃ２）はＶＣＯ４のＳ１、Ｓ２へ
出力される。そして、図９に示すように、ＶＣＯ４中の
ＭＵＸ回路２０はＰ２を選択し、リングオシレータの段
数が決定され、ＰＬＬとして動作する。

【００２８】また、ＰＬＬ回路に入力される周波数がＦ
２以上の場合には、ＬＰＦ３から出力されるコントロー
ル電圧（ＶＣ）はＢ［Ｖ］以上となり、基準電圧（Ａ，
Ｂ）との比較結果（Ｃ１，Ｃ２）はＶＣＯ４のＳ１、Ｓ
２へ出力される。そして、図１０に示すように、ＶＣＯ
４中のＭＵＸ回路２０はＰ１を選択し、リングオシレー
タの段数が決定され、ＰＬＬとして動作する。

【００２９】本実施形態に係るＰＬＬ回路の構成および
動作について、さらに詳しく説明する。基準電圧発生回
路６は、図７に示すように、電源ＶｄｄとＧＮＤ間を抵
抗分割した構成により実現することができるが、図１１
に示すように、ＣＭＯＳトランジスタを用いても実現す
ることができる。すなわち、基準電圧発生回路６は、所
定の定電圧を出力することができるならば、どのような
構成であってもよい。

【００３０】ここで、基準電圧値（Ａ，Ｂ）の値は、選
択し得るリングオシレータの段数構成の組み合わせそれ
ぞれについて、発振周波数の上限となるべきコントロー
ル電圧値とする。すなわち、図８に示すリングオシレー
タ構成（段数が多い）とした場合には、上限周波数Ｆ１
［Ｈｚ］となるコントロール電圧（ＶＣ）を基準電圧Ａ
とする。また、図９に示すリングオシレータ構成（図８
に示すリングオシレータ構成よりも段数が少ない）とし
た場合には、リングオシレータの発振可能な上限周波数
Ｆ２［Ｈｚ］となるコントロール電圧（ＶＣ）を基準電
圧Ｂとする。このように、ＲＥＦＣＬＫの周波数が低い
場合は段数を増やし、これに対しＲＥＦＣＬＫの周波数
が高い場合には段数を減らすように制御することにな
る。

【００３１】そして、基準電圧（Ａ，Ｂ）は比較器７，
８へ供給され、それぞれＬＰＦ３から出力されるコント
ロール電圧（ＶＣ）と比較演算される。比較結果（Ｃ
１，Ｃ２）は、ＶＣＯ４へ出力される。ＶＣＯ４は、こ
の比較結果（Ｃ１，Ｃ２）に基づいて、リングオシレー
タの段数を選択するようになっている。

【００３２】ここで、ＲＥＦＣＬＫがＦ１以下の場合、
すなわち、ＬＰＦ３から出力されるコントロール電圧
（ＶＣ）がＡ［Ｖ］以下の場合には、図８に示すリング
オシレータ構成を選択する。また、ＲＥＦＣＬＫがＦ１
以上の場合、すなわちＬＰＦ３から出力されるコントロ
ール電圧（ＶＣ）がＡ［Ｖ］以上、Ｂ［Ｖ］以下の場合
には、図９に示すように、段数を減少させたリングオシ
レータ構成を選択し、Ｆ１［Ｈｚ］以上の周波数に対応
可能とする。また、ＲＥＦＣＬＫがＦ２［Ｈｚ］以上の
場合、すなわち、ＬＰＦ３から出力されるコントロール
電圧（ＶＣ）がＢ［Ｖ］以上の場合には、図１０に示す
ように、さらに段数を減少させたリングオシレータ構成
を選択し、Ｆ２［Ｈｚ］以上の周波数に対応可能とす
る。

【００３３】従来のように固定された段数構成のＶＣＯ
では、比較的狭い範囲の周波数レンジにしか対応できな
いことに対して、本実施形態に係るＰＬＬ回路では、入
力信号（ＲＥＦＣＬＫ）周波数に応じてＶＣＯ４を構成
するリングオシレータの段数を制御することにより、図
１２に示すように、広範囲な入力周波数に対しロックす
ることが可能となる。

【００３４】

【発明の効果】以上説明したように、本発明に係るＰＬ
Ｌ回路によれば、ローパスフィルタの出力電圧レベル、
すなわち、入力信号周波数に応じてリングオシレータの
段数を制御することにより、ＲＥＦＣＬＫの入力範囲、
すなわち、出力をロック状態とする入力信号の周波数範
囲を拡大することができる。また、ＶＣＯを複数用意し
てロックレンジを広げる方法と比較して、消費電力を低
減することができる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路の概略構成を示すブロック
図である。

【図２】本発明のＰＬＬ回路における電圧制御発振器の
構成図である。

【図３】本発明のＰＬＬ回路における電圧制御発振器の
電圧・周波数特性とリングオシレータ構成図（低周波数
の場合）である。

【図４】本発明のＰＬＬ回路における電圧制御発振器の
電圧・周波数特性とリングオシレータ構成図（中間周波
数の場合）である。

【図５】本発明のＰＬＬ回路における電圧制御発振器の
電圧・周波数特性とリングオシレータ構成図（高周波数
の場合）である。

【図６】本発明のＰＬＬ回路における電圧制御発振器の
具体的な構成図である。

【図７】本発明のＰＬＬ回路の詳細構成を示すブロック
図である。

【図８】本発明のＰＬＬ回路における動作概要図（１）
である。

【図９】本発明のＰＬＬ回路における動作概要図（２）
である。

【図１０】本発明のＰＬＬ回路における動作概要図
（３）である。

【図１１】本発明のＰＬＬ回路における基準電圧発生回
路の他の例を示す構成図である。

【図１２】本発明のＰＬＬ回路の動作特性図である。

【図１３】従来のＰＬＬ回路の概略構成を示すブロック
図である。

【符号の説明】

１ 位相比較器 ２ チャージポンプ ３ ローパスフィルタ（ＬＰＦ） ４ 電圧制御発信器（ＶＣＯ） ５ 分周器 ６ 基準電圧発生回路 ７，８ 比較器 ５１ 位相比較器 ５２ チャージポンプ ５３ ループフィルタ ５４ 電圧制御発信器（ＶＣＯ） ５５ 分周器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 位相周波数検出器、チャージポンプ、ロ
   ーパスフィルタ、および電圧制御発振器を備えたＰＬＬ
   回路において、 前記ローパスフィルタからの出力電圧レベルに応じて前
   記電圧制御発振器を構成する素子の段数を制御すること
   を特徴とするＰＬＬ回路。
2. 【請求項２】 予め作成された基準電圧発生器を備え、 該基準電圧発生器で発生する基準電圧値と、前記ローパ
   スフィルタの出力電圧値との比較結果に基づき、前記電
   圧制御発振器を構成する素子の段数を制御することを特
   徴とする請求項１記載のＰＬＬ回路。
3. 【請求項３】 前記基準電圧発生器は、抵抗素子あるい
   はＣＭＯＳにより構成されたトランジスタ回路からな
   り、該トランジスタ回路におけるタップ出力電圧の設定
   値によりロックレンジ範囲を制御することを特徴とする
   請求項１または２記載のＰＬＬ回路。