JP3047968B2 - Pll回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、PLL回路に関す
る。
る。
【0002】
【従来の技術】従来のPLL回路の基本的な動作につい
て説明する。
て説明する。
【0003】図5は基本的なPLL回路の一例の構成で
ある。位相差検出器(以下、PDという)1には、外部
からの入力信号周波数fiと、電圧制御発振器(以下、
VCOという)4の出力信号周波数foを分周器5にて
1/N倍した帰還信号周波数fo/Nが入力される。P
D1は、2入力fiとfo/Nとの周波数及び位相を比
較し、その差に応じたパルス信号PU,PDをチャージ
ポンプ2に出力する。チャージポンプ2は、前記のパル
ス信号PU,PDをアナログ量に変換し、ローパスフィ
ルタ(以下、LPFという)3に出力する。LPF3
は、チャージポンプ2の出力信号の高周波成分やノイズ
を取り除き、その出力電圧VoをVCO4に対して出力
する。VCO4はその出力電圧Voに対応した出力信号
周波数foを出力し、その出力信号周波数foが分周器
5で1/N倍された周波数が帰還されてPD1に入力さ
れる。
ある。位相差検出器(以下、PDという)1には、外部
からの入力信号周波数fiと、電圧制御発振器(以下、
VCOという)4の出力信号周波数foを分周器5にて
1/N倍した帰還信号周波数fo/Nが入力される。P
D1は、2入力fiとfo/Nとの周波数及び位相を比
較し、その差に応じたパルス信号PU,PDをチャージ
ポンプ2に出力する。チャージポンプ2は、前記のパル
ス信号PU,PDをアナログ量に変換し、ローパスフィ
ルタ(以下、LPFという)3に出力する。LPF3
は、チャージポンプ2の出力信号の高周波成分やノイズ
を取り除き、その出力電圧VoをVCO4に対して出力
する。VCO4はその出力電圧Voに対応した出力信号
周波数foを出力し、その出力信号周波数foが分周器
5で1/N倍された周波数が帰還されてPD1に入力さ
れる。
【0004】以上説明したとおり、PLL回路では、上
記のような動作を繰り返して、入力信号周波数fiと帰
還信号周波数fo/Nとが一致した点で安定し、入力信
号周波数fiのN倍の周波数出力を得ることが可能とな
る。但し、上述のとおり、PLL回路は入力信号周波数
と帰還信号周波数の位相差を検出し、それらを一致する
ように動作する一種の周波数負帰還回路である為、出力
信号周波数の信号純度(周波数安定性)を保ったまま、
PLL回路がロックする(前記2信号周波数fi,fo
/Nが一致する)までの時間(以下、プルインタイムと
いう)を短縮することが大きな課題となっている。たと
えば、特開平8−228148号公報には、入力信号周
波数変更時にPLL回路がロックするまでに要する時間
(ロックアップタイム)を短縮する様にLPFの特性を
変える技術が開示されている。
記のような動作を繰り返して、入力信号周波数fiと帰
還信号周波数fo/Nとが一致した点で安定し、入力信
号周波数fiのN倍の周波数出力を得ることが可能とな
る。但し、上述のとおり、PLL回路は入力信号周波数
と帰還信号周波数の位相差を検出し、それらを一致する
ように動作する一種の周波数負帰還回路である為、出力
信号周波数の信号純度(周波数安定性)を保ったまま、
PLL回路がロックする(前記2信号周波数fi,fo
/Nが一致する)までの時間(以下、プルインタイムと
いう)を短縮することが大きな課題となっている。たと
えば、特開平8−228148号公報には、入力信号周
波数変更時にPLL回路がロックするまでに要する時間
(ロックアップタイム)を短縮する様にLPFの特性を
変える技術が開示されている。
【0005】図6は、特開平8−228148号公報で
開示されるPLL回路の構成図である。図5の従来例と
の相違点についてのみ説明する。PLL演算部7に設定
周波数データDAが入力された状態でストローブ信号S
TBが入力されると、クロック信号CKに基づいて設定
周波数データDAがPLL演算部7に書き込まれる。す
ると、PLL演算部7は水晶発振器6の基準周波数に基
づいて設定周波数データをDAを分周して、設定信号f
rをPD1に出力する。また、LPF3に対し、アナロ
グスイッチ108が並列に接続されており、そのアナロ
グスイッチ108には前記ストローブ信号STBが入力
され、そのストローブ信号がアクティブである時に限り
アナログスイッチ108が閉路される。従って、設定周
波数データDAが変更されてPLL演算部7から出力さ
れる設定信号frが変更された時にのみ、ストローブ信
号STBに基づいてアナログスイッチ8が閉路され、チ
ャージポンプ2の出力SG1がLPF3を介することな
くVCO4に入力されるため、元の周波数から新たに設
定された周波数への移行までに要するロックアップタイ
ムの短縮が可能となる。また、設定周波数データDAが
変更されない時はアナログスイッチ8は閉路されずLP
F3を介するため、信号純度を低下することも避けられ
る。
開示されるPLL回路の構成図である。図5の従来例と
の相違点についてのみ説明する。PLL演算部7に設定
周波数データDAが入力された状態でストローブ信号S
TBが入力されると、クロック信号CKに基づいて設定
周波数データDAがPLL演算部7に書き込まれる。す
ると、PLL演算部7は水晶発振器6の基準周波数に基
づいて設定周波数データをDAを分周して、設定信号f
rをPD1に出力する。また、LPF3に対し、アナロ
グスイッチ108が並列に接続されており、そのアナロ
グスイッチ108には前記ストローブ信号STBが入力
され、そのストローブ信号がアクティブである時に限り
アナログスイッチ108が閉路される。従って、設定周
波数データDAが変更されてPLL演算部7から出力さ
れる設定信号frが変更された時にのみ、ストローブ信
号STBに基づいてアナログスイッチ8が閉路され、チ
ャージポンプ2の出力SG1がLPF3を介することな
くVCO4に入力されるため、元の周波数から新たに設
定された周波数への移行までに要するロックアップタイ
ムの短縮が可能となる。また、設定周波数データDAが
変更されない時はアナログスイッチ8は閉路されずLP
F3を介するため、信号純度を低下することも避けられ
る。
【0006】
【発明が解決しようとする課題】PLL回路は、まず入
力信号と帰還信号の位相差を比較し、次にLPFでその
位相差に応じた差信号電圧の高周波成分やノイズを取り
除き、最後にそのLPFの出力に基づいた周波数をVC
Oで出力する。そして、その周波数出力を分周して帰還
させるという動作を、入力信号周波数と帰還信号周波数
が一致するまで繰り返す。そこで、前記入力信号周波数
と帰還信号周波数が一致するまでのプルインタイムが必
要となるという問題点がある。プルインタイムは、最初
の動作周波数、入力信号と帰還信号の位相差、ループの
利得、及びLPFの時定数に依存する。LPFの時定数
を小さくすると、プルインタイムが短くなる反面、ノイ
ズの除去特性が悪くなり信号純度が低下するという問題
点が生じる。また、図6の従来例では、設定周波数が変
化した際にはLPFを介しないという技術を用いている
ため、出力信号の信号純度を低下させることなく設定周
波数の変更時のロックアップタイムの短縮が可能となっ
ている。但し、この場合の問題点は、設定周波数の変更
時のロックアップタイムの短縮のみが可能となり初期入
力時のプルインタイムの短縮には有効でないという点で
ある。
力信号と帰還信号の位相差を比較し、次にLPFでその
位相差に応じた差信号電圧の高周波成分やノイズを取り
除き、最後にそのLPFの出力に基づいた周波数をVC
Oで出力する。そして、その周波数出力を分周して帰還
させるという動作を、入力信号周波数と帰還信号周波数
が一致するまで繰り返す。そこで、前記入力信号周波数
と帰還信号周波数が一致するまでのプルインタイムが必
要となるという問題点がある。プルインタイムは、最初
の動作周波数、入力信号と帰還信号の位相差、ループの
利得、及びLPFの時定数に依存する。LPFの時定数
を小さくすると、プルインタイムが短くなる反面、ノイ
ズの除去特性が悪くなり信号純度が低下するという問題
点が生じる。また、図6の従来例では、設定周波数が変
化した際にはLPFを介しないという技術を用いている
ため、出力信号の信号純度を低下させることなく設定周
波数の変更時のロックアップタイムの短縮が可能となっ
ている。但し、この場合の問題点は、設定周波数の変更
時のロックアップタイムの短縮のみが可能となり初期入
力時のプルインタイムの短縮には有効でないという点で
ある。
【0007】そこで本発明は、プルインタイムが短縮さ
れたPLL回路を提供することを目的とする。
れたPLL回路を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明によるPLL回路
は、電圧制御発振器と、該電圧制御発振器の出力する信
号の周波数を分周する分周器と、該分周器の出力する分
周信号と基準信号との位相を比較して、位相進み信号と
位相遅れ信号とを出力するする位相差検出器と、該位相
進み信号と位相遅れ信号とに応じて、後段に接続される
低域濾過フィルタを充放電するチャージポンプとを備
え、前記電圧制御発振器の発振周波数が前記低域濾過フ
ィルタの出力により制御されるPLL回路において、仮
想的に前記低域濾過フィルタの出力が前記電圧制御発振
器の制御端子に接続されていないときに前記制御端子の
電圧を前記電圧制御発振器の所望の発振周波数に応じた
電圧にするための電圧印加手段を備え、プルインタイム
が短縮されたことを特徴とする。
は、電圧制御発振器と、該電圧制御発振器の出力する信
号の周波数を分周する分周器と、該分周器の出力する分
周信号と基準信号との位相を比較して、位相進み信号と
位相遅れ信号とを出力するする位相差検出器と、該位相
進み信号と位相遅れ信号とに応じて、後段に接続される
低域濾過フィルタを充放電するチャージポンプとを備
え、前記電圧制御発振器の発振周波数が前記低域濾過フ
ィルタの出力により制御されるPLL回路において、仮
想的に前記低域濾過フィルタの出力が前記電圧制御発振
器の制御端子に接続されていないときに前記制御端子の
電圧を前記電圧制御発振器の所望の発振周波数に応じた
電圧にするための電圧印加手段を備え、プルインタイム
が短縮されたことを特徴とする。
【0009】また、本発明によるPLL回路は、電圧制
御発振器と、該電圧制御発振器の出力する信号の周波数
を分周する分周器と、該分周器の出力する分周信号と基
準信号との位相を比較して、位相進み信号と位相遅れ信
号とを出力するする位相差検出器と、該位相進み信号と
位相遅れ信号とに応じて、後段に接続される低域濾過フ
ィルタを充放電するチャージポンプとを備え、前記電圧
制御発振器の発振周波数が前記低域濾過フィルタの出力
により制御されるPLL回路において、仮想的に前記低
域濾過フィルタの出力が前記電圧制御発振器の制御端子
に接続されていないときに前記制御端子の電圧を前記電
圧制御発振器の1個以上の所望の発振周波数に応じたそ
れぞれ互いに異なった電圧にするための1個以上の電圧
印加手段と、前記1個以上の電圧印加手段のうちの任意
の1つを接続するか又は1つも接続しない切替手段とを
備え、プルインタイムが短縮されたことを特徴とする。
御発振器と、該電圧制御発振器の出力する信号の周波数
を分周する分周器と、該分周器の出力する分周信号と基
準信号との位相を比較して、位相進み信号と位相遅れ信
号とを出力するする位相差検出器と、該位相進み信号と
位相遅れ信号とに応じて、後段に接続される低域濾過フ
ィルタを充放電するチャージポンプとを備え、前記電圧
制御発振器の発振周波数が前記低域濾過フィルタの出力
により制御されるPLL回路において、仮想的に前記低
域濾過フィルタの出力が前記電圧制御発振器の制御端子
に接続されていないときに前記制御端子の電圧を前記電
圧制御発振器の1個以上の所望の発振周波数に応じたそ
れぞれ互いに異なった電圧にするための1個以上の電圧
印加手段と、前記1個以上の電圧印加手段のうちの任意
の1つを接続するか又は1つも接続しない切替手段とを
備え、プルインタイムが短縮されたことを特徴とする。
【0010】更に、本発明によるPLL回路は、前記電
圧印加手段が、電源と前記制御端子との間に接続される
第1のコンデンサと前記制御端子とグランド間に接続さ
れる第2のコンデンサであることを特徴とする。
圧印加手段が、電源と前記制御端子との間に接続される
第1のコンデンサと前記制御端子とグランド間に接続さ
れる第2のコンデンサであることを特徴とする。
【0011】更に、本発明によるPLL回路は、前記第
1のコンデンサの容量Caと前記第2のコンデンサの容
量Cbとが、前記電源の電圧をVDD、前記所望の発振周
波数に応じた電圧をVoとしたときに、 Ca:Cb=Vo:(VDD−Vo) であることを特徴とする。
1のコンデンサの容量Caと前記第2のコンデンサの容
量Cbとが、前記電源の電圧をVDD、前記所望の発振周
波数に応じた電圧をVoとしたときに、 Ca:Cb=Vo:(VDD−Vo) であることを特徴とする。
【0012】更に、本発明によるPLL回路は、前記切
替手段が、スタンバイ信号と前記分周器の分周比を指定
する信号を入力して、スタンバイ信号がアクティブであ
るときに前記1個以上の電圧印加手段のうち1つを選択
する選択信号を出力し、スタンバイ信号がインアクティ
ブであるときにバイパス信号を出力するデマルチプレク
サと、前記選択信号がアクティブであるときに対応する
前記電圧印加手段を接続する1個以上の個別接続手段
と、バイパス信号がアクティブであるときに、前記低域
濾過フィルタと前記制御端子とを短絡する短絡手段とを
備えることを特徴とする。
替手段が、スタンバイ信号と前記分周器の分周比を指定
する信号を入力して、スタンバイ信号がアクティブであ
るときに前記1個以上の電圧印加手段のうち1つを選択
する選択信号を出力し、スタンバイ信号がインアクティ
ブであるときにバイパス信号を出力するデマルチプレク
サと、前記選択信号がアクティブであるときに対応する
前記電圧印加手段を接続する1個以上の個別接続手段
と、バイパス信号がアクティブであるときに、前記低域
濾過フィルタと前記制御端子とを短絡する短絡手段とを
備えることを特徴とする。
【0013】更に、本発明によるPLL回路は、前記電
圧設定手段のインピーダンスよりも前記低域濾過回路の
インピーダンスが大きいことを特徴とする。
圧設定手段のインピーダンスよりも前記低域濾過回路の
インピーダンスが大きいことを特徴とする。
【0014】
[実施形態1]次に、本発明の実施形態1について図面
を参照して説明する。
を参照して説明する。
【0015】図1は本発明の実施形態1を示す回路図で
ある。図5の回路と同一機能を有する部分には同一の符
号を付して、重複する説明は省略する。チャージポンプ
2を、Pチャンネルトランジスタ9、Nチャンネルトラ
ンジスタ10及びNOT回路11で構成し、LPF3を
抵抗Ra12、抵抗Rb13及びコンデンサC14とで
構成している。また、LPF3の出力に対して、Vdd
側にコンデンサCa15、Vss側にコンデンサCb1
6を付加している。
ある。図5の回路と同一機能を有する部分には同一の符
号を付して、重複する説明は省略する。チャージポンプ
2を、Pチャンネルトランジスタ9、Nチャンネルトラ
ンジスタ10及びNOT回路11で構成し、LPF3を
抵抗Ra12、抵抗Rb13及びコンデンサC14とで
構成している。また、LPF3の出力に対して、Vdd
側にコンデンサCa15、Vss側にコンデンサCb1
6を付加している。
【0016】次に、この図1の回路図の動作について説
明する。
明する。
【0017】PD1に入力信号周波数fiと帰還信号周
波数fo/Nが入力されると、PD1はこの2入力の周
波数及び位相を比較する。もし、fo/Nの周波数がf
iより低いか、または位相が遅れている場合は、PD1
はパルス信号PUをローレベルにし、逆に、fo/Nの
周波数が高いか、または位相が進んでいる時にはパルス
信号PDをローレベルにする。チャージポンプ2は、パ
ルス信号PUがローレベルの時には、電流I>0となる
ので、LPF3内のコンデンサC14を蓄電し、LFP
3の出力電圧Vo1の値を上昇させ、パルス信号PDが
ローレベルの時には、電流I<0となるので、コンデン
サC14を放電し、LPF3の出力電圧Vo1の値を下
降させる。また、パルス信号PU,PDが共にハイレベ
ルの時には電流I=0となってVo1を保持する。
波数fo/Nが入力されると、PD1はこの2入力の周
波数及び位相を比較する。もし、fo/Nの周波数がf
iより低いか、または位相が遅れている場合は、PD1
はパルス信号PUをローレベルにし、逆に、fo/Nの
周波数が高いか、または位相が進んでいる時にはパルス
信号PDをローレベルにする。チャージポンプ2は、パ
ルス信号PUがローレベルの時には、電流I>0となる
ので、LPF3内のコンデンサC14を蓄電し、LFP
3の出力電圧Vo1の値を上昇させ、パルス信号PDが
ローレベルの時には、電流I<0となるので、コンデン
サC14を放電し、LPF3の出力電圧Vo1の値を下
降させる。また、パルス信号PU,PDが共にハイレベ
ルの時には電流I=0となってVo1を保持する。
【0018】次に、このLPF3の出力電圧Vo1は、
付加されたコンデンサCa15、及びCb16のコンデ
ンサの逆数の比の値 {[(1/Cb)/(1/Ca+1/Cb)]×Vd
d} に近づいた値となり、VCO4への入力電圧となる。こ
こで、VCO4の入力電圧Vo1と、出力周波数foと
の間には、VCO4の自走周波数をff とすると、fo
=ff +KVo1(KはVCOの変換利得)という関係
がある。すなわち、VCO4の出力周波数foは、自走
周波数ff を中心として、VCO4の入力電圧Vo1と
比例の関係がある。また、所望の周波数foを得る為に
必要な入力電圧Vo1の値は使用するVCOによって特
有の値であり、計算で求めることが可能であるから、も
し、所望の周波数をfoとして、その為に必要な入力電
圧をVo1とすると、設計時に付加するコンデンサCa
15,Ca16の容量比を Ca:Cb=Vo1:(Vdd−Vo1) とあらかじめ設定してやることで、周波数入力時、変更
時、及び分周比変更時にVo2の値を所望の周波数fo
を得る為に必要な入力電圧に制御してやることが可能と
なる。よって、入力信号周波数fiと帰還信号周波数f
o/Nとの周波数及び位相の初期のズレを最小限に制御
することができ、プルインタイムの短縮が可能となる。
付加されたコンデンサCa15、及びCb16のコンデ
ンサの逆数の比の値 {[(1/Cb)/(1/Ca+1/Cb)]×Vd
d} に近づいた値となり、VCO4への入力電圧となる。こ
こで、VCO4の入力電圧Vo1と、出力周波数foと
の間には、VCO4の自走周波数をff とすると、fo
=ff +KVo1(KはVCOの変換利得)という関係
がある。すなわち、VCO4の出力周波数foは、自走
周波数ff を中心として、VCO4の入力電圧Vo1と
比例の関係がある。また、所望の周波数foを得る為に
必要な入力電圧Vo1の値は使用するVCOによって特
有の値であり、計算で求めることが可能であるから、も
し、所望の周波数をfoとして、その為に必要な入力電
圧をVo1とすると、設計時に付加するコンデンサCa
15,Ca16の容量比を Ca:Cb=Vo1:(Vdd−Vo1) とあらかじめ設定してやることで、周波数入力時、変更
時、及び分周比変更時にVo2の値を所望の周波数fo
を得る為に必要な入力電圧に制御してやることが可能と
なる。よって、入力信号周波数fiと帰還信号周波数f
o/Nとの周波数及び位相の初期のズレを最小限に制御
することができ、プルインタイムの短縮が可能となる。
【0019】なお、平衡状態においては、PD1とチャ
ージポンプ2との働きにより、電圧V01がコントロー
ルされる。
ージポンプ2との働きにより、電圧V01がコントロー
ルされる。
【0020】また、抵抗Rb13とコンデンサC14と
の合成インピーダンスを、所望の周波数foにおいて、
コンデンサCa15やコンデンサCb16のインピーダ
ンスに比べて高くとれば、周波数入力時、変更時、及び
分周比変更時に抵抗Rb13とコンデンサC14との影
響を小さくすることができる。また、抵抗Rb13とコ
ンデンサC14、Ca15、Cb16との合成インピー
ダンスを、Vo2の値を所望の周波数foを得るために
必要な入力電圧になるように調整することも可能であ
る。
の合成インピーダンスを、所望の周波数foにおいて、
コンデンサCa15やコンデンサCb16のインピーダ
ンスに比べて高くとれば、周波数入力時、変更時、及び
分周比変更時に抵抗Rb13とコンデンサC14との影
響を小さくすることができる。また、抵抗Rb13とコ
ンデンサC14、Ca15、Cb16との合成インピー
ダンスを、Vo2の値を所望の周波数foを得るために
必要な入力電圧になるように調整することも可能であ
る。
【0021】[実施形態2]次に、本発明の実施形態2
について図面を参照して説明する。
について図面を参照して説明する。
【0022】図2は本発明の実施形態2を示す回路図で
あり、17はNOT回路、18はデマルチプレクサ(以
下、DEMUXという)、19はアナログスイッチ、2
0a〜d(以下、20xとする)はアナログスイッチ及
び付加するコンデンサから構成される容量部を表してい
る。また、図3はDEMUX18の回路図を、図4
(a)はアナログスイッチ19の回路図を、図4(b)
はアナログスイッチとコンデンサから構成される容量部
20xの回路図を表している。
あり、17はNOT回路、18はデマルチプレクサ(以
下、DEMUXという)、19はアナログスイッチ、2
0a〜d(以下、20xとする)はアナログスイッチ及
び付加するコンデンサから構成される容量部を表してい
る。また、図3はDEMUX18の回路図を、図4
(a)はアナログスイッチ19の回路図を、図4(b)
はアナログスイッチとコンデンサから構成される容量部
20xの回路図を表している。
【0023】実施形態1と重複する説明は省略し、実施
形態1との相違点のみを以下に述べる。
形態1との相違点のみを以下に述べる。
【0024】入力信号S0 ,S1 は分周器5の分周率を
決める為のコントロール信号であり、分周器5と共にD
EMUX18にも入力される。DEMUX18にはコン
トロール信号S0 ,S1と入力信号周波数fiがPLL
回路全体に対して入力された時及び変更された時にハイ
レベルとなる信号STBが入力されている。信号STB
がローレベルの際にはDEMUX18の出力yx は全て
ローレベルとなり、信号STBの電位はNOT回路17
を介して反転し、アナログスイッチ19をONにして、
LPF3の出力電圧Vo1を付加容量を介することなく
VCO4への入力電圧Vo2とする。STBの反転信号
はバイパス信号として機能する。信号STBがハイレベ
ルの際には、アナログスイッチ19はOFFになり、D
EMUX18はコントロール信号S0 ,S1 の値に応じ
て出力信号y0〜y3のうち、いずれか一つの信号をハイ
レベルにする。容量部20xに、ハイレベルの信号yx
が入力されると、容量部20x内のアナログスイッチ1
9x(図4(b))がONとなり、LPF3の出力Vo
1は、実施形態1で説明したとおり、コンデンサCa
x,Cbxにより期待の周波数出力foを得る為に必要
な入力電圧に近づいた値Vo2となる。例えば、分周率
が1/1,1/2,1/3,・・・で、これに対応して
期待するVCO4の周波数出力がfo=1fi,2f
i,3fi,・・・であり、更にこれに対応して必要な
VCO4への入力電圧がVo21 ,Vo2 2 ,Vo
23,・・・である場合を考える。あらかじめ容量比を Ca:Cb=Vo21 :Vdd−Vo21, Vo22 :Vdd−Vo22, Vo23 :Vdd−Vo23 ,・・・ と設定しておき、それぞれの分周率に応じて容量部20
xをDEMUX18で選択するように制御することによ
り、分周率を変更させて使用する場合でも、LPF4の
出力電圧Vo1を期待の周波数出力foを得る為に必要
なVCOへの入力電圧に近づけることができ、位相及び
周波数のズレを最小限におさえることが出来る。
決める為のコントロール信号であり、分周器5と共にD
EMUX18にも入力される。DEMUX18にはコン
トロール信号S0 ,S1と入力信号周波数fiがPLL
回路全体に対して入力された時及び変更された時にハイ
レベルとなる信号STBが入力されている。信号STB
がローレベルの際にはDEMUX18の出力yx は全て
ローレベルとなり、信号STBの電位はNOT回路17
を介して反転し、アナログスイッチ19をONにして、
LPF3の出力電圧Vo1を付加容量を介することなく
VCO4への入力電圧Vo2とする。STBの反転信号
はバイパス信号として機能する。信号STBがハイレベ
ルの際には、アナログスイッチ19はOFFになり、D
EMUX18はコントロール信号S0 ,S1 の値に応じ
て出力信号y0〜y3のうち、いずれか一つの信号をハイ
レベルにする。容量部20xに、ハイレベルの信号yx
が入力されると、容量部20x内のアナログスイッチ1
9x(図4(b))がONとなり、LPF3の出力Vo
1は、実施形態1で説明したとおり、コンデンサCa
x,Cbxにより期待の周波数出力foを得る為に必要
な入力電圧に近づいた値Vo2となる。例えば、分周率
が1/1,1/2,1/3,・・・で、これに対応して
期待するVCO4の周波数出力がfo=1fi,2f
i,3fi,・・・であり、更にこれに対応して必要な
VCO4への入力電圧がVo21 ,Vo2 2 ,Vo
23,・・・である場合を考える。あらかじめ容量比を Ca:Cb=Vo21 :Vdd−Vo21, Vo22 :Vdd−Vo22, Vo23 :Vdd−Vo23 ,・・・ と設定しておき、それぞれの分周率に応じて容量部20
xをDEMUX18で選択するように制御することによ
り、分周率を変更させて使用する場合でも、LPF4の
出力電圧Vo1を期待の周波数出力foを得る為に必要
なVCOへの入力電圧に近づけることができ、位相及び
周波数のズレを最小限におさえることが出来る。
【0025】以上より、入力信号周波数fiの入力時、
変更時、及び分周比の変更時のプルインタイムの短縮が
可能となる。
変更時、及び分周比の変更時のプルインタイムの短縮が
可能となる。
【0026】なお、分周率は1種類の場合もある。
【0027】また、アナログスイッチ19により接続し
ている時には、容量部20xが切り離されるので、PD
1の出力に対する応答性が実施形態1よりも良くなる。
従って、容量部20xのインピーダンスをローパスフィ
ルタ3のインピーダンスより大きくとっても、通常動作
時の応答性に問題が生じることはなくなる。
ている時には、容量部20xが切り離されるので、PD
1の出力に対する応答性が実施形態1よりも良くなる。
従って、容量部20xのインピーダンスをローパスフィ
ルタ3のインピーダンスより大きくとっても、通常動作
時の応答性に問題が生じることはなくなる。
【0028】
【発明の効果】以上説明したように、本発明のPLL回
路は、LPFの出力電圧を制御するために付加されたコ
ンデンサ、及び使用するコンデンサを分周比に応じて選
択するためのDEMUXとアナログスイッチからなる回
路で構成され、それらをLPFとVCOとの間に接続す
ることで、入力信号周波数が入力された時、変更された
時、及び分周比が変更された時に、入力信号周波数と帰
還信号周波数の位相及び周波数のズレをおさえることが
でき、プルインタイムの短縮が可能になる。
路は、LPFの出力電圧を制御するために付加されたコ
ンデンサ、及び使用するコンデンサを分周比に応じて選
択するためのDEMUXとアナログスイッチからなる回
路で構成され、それらをLPFとVCOとの間に接続す
ることで、入力信号周波数が入力された時、変更された
時、及び分周比が変更された時に、入力信号周波数と帰
還信号周波数の位相及び周波数のズレをおさえることが
でき、プルインタイムの短縮が可能になる。
【図1】本発明の実施形態1によるPLL回路の回路図
である。
である。
【図2】本発明の実施形態2によるPLL回路の回路図
である。
である。
【図3】図2のDEMUX18の内部構成を示す回路図
である。
である。
【図4】図2のアナログスイッチ19の内部構成を示す
回路図と、容量部20xの内部構成を示す回路図であ
る。
回路図と、容量部20xの内部構成を示す回路図であ
る。
【図5】従来のPLL回路の基本的な回路構成図であ
る。
る。
【図6】特開平8−228148号公報に記載の従来の
PLL回路の回路構成図である。
PLL回路の回路構成図である。
1 位相差検出器(PD) 2 チャージポンプ 3 ローパスフィルタ(LPF) 4 電圧制御発振器(VCO) 5 分周器 6 水晶発振器 7 PLL演算部 9 Pチャンネルトランジスタ 10 Nチャンネルトランジスタ 11,17,21 NOT回路 12,13 抵抗 14,15,16 コンデンサ 18 デマルチプレクサ(DEMUX) 19 アナログスイッチ 20x 容量部 22 AND回路 108 アナログスイッチ
Claims (4)
- 【請求項1】 電圧制御発振器と、該電圧制御発振器の
出力する信号の周波数を分周する分周器と、該分周器の
出力する分周信号と基準信号との位相を比較して、位相
進み信号と位相遅れ信号とを出力する位相差検出器と、
該位相進み信号と位相遅れ信号とに応じて、後段に接続
される低域濾過フィルタを充放電するチャージポンプと
を備え、前記電圧制御発振器の発振周波数が前記低域濾
過フィルタの出力により制御されるPLL回路におい
て、 仮想的に前記低域濾過フィルタの出力が前記電圧制御発
振器の制御端子に接続されていないときに前記制御端子
の電圧を前記電圧制御発振器の1個以上の所望の発振周
波数に応じたそれぞれ互いに異なった電圧にするための
1個以上の電圧印加手段と、 前記1個以上の電圧印加手段のうちの任意の1つを接続
するか又は1つも接続しない切替手段とを備え、前記切替手段は、スタンバイ信号と前記分周器の分周比
を指定する信号を入力して、スタンバイ信号がアクティ
ブであるときに前記1個以上の電圧印加手段のうち1つ
を選択する選択信号を出力し、スタンバイ信号がインア
クティブであるときにバイパス信号を出力するデマルチ
プレクサと、前記選択信号がアクティブであるときに対
応する前記電圧印加手段を接続する1個以上の個別接続
手段と、バイパス信号がアクティブであるときに、前記
低域濾過フィルタと前記制御端子とを短絡する短絡手段
とを備える ことを特徴とするPLL回路。 - 【請求項2】 前記電圧印加手段は、電源と前記制御端
子との間に接続される第1のコンデンサと前記制御端子
とグランド間に接続される第2のコンデンサであること
を特徴とする請求項1に記載のPLL回路。 - 【請求項3】 前記第1のコンデンサの容量Caと前記
第2のコンデンサの容量Cbは、前記電源の電圧をVD
D、前記所望の発振周波数に応じた電圧をVoとしたと
きに、 Ca:Cb=Vo:(VDD−Vo)を満たす ことを特徴とする請求項2に記載のPLL回
路。 - 【請求項4】 前記電圧印加手段のインピーダンスより
も前記低域濾過フィルタのインピーダンスが大きいこと
を特徴とする請求項1乃至3のいずれか1項に記載のP
LL回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9213216A JP3047968B2 (ja) | 1997-08-07 | 1997-08-07 | Pll回路 |
US09/124,761 US6084480A (en) | 1997-08-07 | 1998-07-29 | Phase locked loop circuit including voltage controlled oscillator and low pass filter |
TW087112667A TW418566B (en) | 1997-08-07 | 1998-07-30 | Phase locked loop circuit |
KR1019980032002A KR100319422B1 (ko) | 1997-08-07 | 1998-08-06 | 위상동기루프회로 |
EP98114841A EP0896434A1 (en) | 1997-08-07 | 1998-08-06 | Phase locked loop circuit |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9213216A JP3047968B2 (ja) | 1997-08-07 | 1997-08-07 | Pll回路 |
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Publication Number | Publication Date |
---|---|
JPH1155114A JPH1155114A (ja) | 1999-02-26 |
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Family
ID=16635463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9213216A Expired - Fee Related JP3047968B2 (ja) | 1997-08-07 | 1997-08-07 | Pll回路 |
Country Status (5)
Country | Link |
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EP (1) | EP0896434A1 (ja) |
JP (1) | JP3047968B2 (ja) |
KR (1) | KR100319422B1 (ja) |
TW (1) | TW418566B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101882952B1 (ko) * | 2012-04-05 | 2018-07-27 | 주식회사 엘지생활건강 | 세정용 조성물을 포함하며 세정력이 향상된 세척용 시트 |
KR102086070B1 (ko) * | 2018-07-20 | 2020-03-06 | 주식회사 엘지생활건강 | 세정용 조성물을 포함하며 세정력이 향상된 세척용 시트 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2339352B (en) * | 1998-06-30 | 2002-02-06 | Lsi Logic Corp | Testing analog to digital converters |
GB2361119A (en) * | 2000-04-07 | 2001-10-10 | Lucent Technologies Inc | Phase locked loop synthesisers |
JP4407031B2 (ja) * | 2000-09-21 | 2010-02-03 | ソニー株式会社 | 位相同期ループ回路および遅延同期ループ回路 |
US7304545B1 (en) | 2000-11-30 | 2007-12-04 | Marvell International Ltd. | High latency timing circuit |
US6732286B1 (en) | 2000-11-30 | 2004-05-04 | Marvell International, Ltd. | High latency timing circuit |
US6466100B2 (en) | 2001-01-08 | 2002-10-15 | International Business Machines Corporation | Linear voltage controlled oscillator transconductor with gain compensation |
FR2855341B1 (fr) | 2003-05-22 | 2005-08-05 | Eads Telecom | Circuit de commande de decalage en tension pour pll |
US7167056B2 (en) * | 2004-09-30 | 2007-01-23 | Texas Instruments Incorporated | High performance analog charge pumped phase locked loop (PLL) architecture with process and temperature compensation in closed loop bandwidth |
US7782096B2 (en) * | 2007-08-08 | 2010-08-24 | Texas Instruments Incorporated | Track-and-hold circuit with low distortion |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5776931A (en) * | 1980-10-30 | 1982-05-14 | Denki Kogyo Kk | Pll circuit |
JPS61106064A (ja) * | 1984-10-25 | 1986-05-24 | Yokogawa Hokushin Electric Corp | Dc/dcコンバ−タ |
JPS62181525A (ja) * | 1986-02-05 | 1987-08-08 | Yokogawa Electric Corp | 信号発生回路 |
JP2855628B2 (ja) * | 1988-05-11 | 1999-02-10 | セイコーエプソン株式会社 | 位相同期回路 |
EP0840456A3 (en) * | 1990-10-22 | 1999-08-25 | NEC Corporation | PLL frequency synthesizer capable of changing an output frequency at a high speed |
US5335365A (en) * | 1991-07-08 | 1994-08-02 | Motorola, Inc. | Frequency synthesizer with VCO output control |
JPH05304467A (ja) * | 1992-04-24 | 1993-11-16 | Ricoh Co Ltd | 発振回路 |
JPH0661852A (ja) * | 1992-08-04 | 1994-03-04 | Nec Corp | フェーズロックドループ |
-
1997
- 1997-08-07 JP JP9213216A patent/JP3047968B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-29 US US09/124,761 patent/US6084480A/en not_active Expired - Fee Related
- 1998-07-30 TW TW087112667A patent/TW418566B/zh active
- 1998-08-06 KR KR1019980032002A patent/KR100319422B1/ko not_active IP Right Cessation
- 1998-08-06 EP EP98114841A patent/EP0896434A1/en not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101882952B1 (ko) * | 2012-04-05 | 2018-07-27 | 주식회사 엘지생활건강 | 세정용 조성물을 포함하며 세정력이 향상된 세척용 시트 |
KR102086070B1 (ko) * | 2018-07-20 | 2020-03-06 | 주식회사 엘지생활건강 | 세정용 조성물을 포함하며 세정력이 향상된 세척용 시트 |
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Publication number | Publication date |
---|---|
KR100319422B1 (ko) | 2002-02-19 |
EP0896434A1 (en) | 1999-02-10 |
TW418566B (en) | 2001-01-11 |
US6084480A (en) | 2000-07-04 |
KR19990023417A (ko) | 1999-03-25 |
JPH1155114A (ja) | 1999-02-26 |
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