JP2763004B2 - 半導体装置 - Google Patents

半導体装置

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semiconductor device
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package
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康 高橋
一幸 宮沢
秀俊 岩井
雅也 村中
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Hitachi Ltd
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Hitachi ULSI Engineering Corp
Hitachi Ltd
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、異なる種類のパ
ッケージへの対応が可能な半導体チップに適用して有効
な技術に関するものである。 〔従来技術〕 従来、ダイナミックRAM（Random Access Memory）の
パッケージは、256kビットのダイナミックRAMまではデ
ュアル・インライン型パッケージ（DIP型パッケージ）
が主流であったが、1Mビット以上のダイナミックRAMで
は、リードを内側にＪ字状に曲げたスモールアウトライ
ンジェイリーディド型パッケージ（SOJ型パッケージ）
やジグザグ・インライン型パッケージ（ZIP型パッケー
ジ）などのDIP型パッケージ以外のパッケージに対する
要望も高まってきつつある。 なお、本発明に関連する先行技術文献としては、特願
昭60−58407号が挙げられる。 〔発明が解決しようとする問題点〕 しかしながら、本発明者の検討によれば、ダイナミッ
クRAMの大容量化に伴い半導体チップのチップサイズが
増大するため、同一の半導体チップで多種類のパッケー
ジに対応することが困難であるという問題があった。 本発明の目的は、同一の半導体チップで異なる種類の
パッケージに対応可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 半導体チップのボンディングパッドと外部端子接続用
リードとを接続し封止体に封止する半導体装置であっ
て、前記半導体チップが、矩形形状をなし、この半導体
チップのボンディングパッドを前記半導体チップ角度の
長辺側及び短辺側周縁部に配置し、これらのボンディン
グパッドの一部は、リード配置の異なる複数種のリード
フレームに対応させて、同一機能を有するものを複数設
け、前記半導体チップの下部に支持板及び半導体チップ
の二辺を横切って延在する一部の前記リード夫々を配
し、該支持板及び該一部のリード夫々に絶縁体を介して
半導体チップを固定し、前記一部のリードと前記ボンデ
ィングパッドとを接続する。 〔作用〕 上記した手段によれば、パッケージの種類に応じて使
用するボンディングパッドを選ぶことにより、同一の半
導体チップで異なる種類のパッケージに対応可能であ
る。 〔実施例〕 以下、本発明の実施例を図面を用いて具体的に説明す
る。 なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。 実施例Ｉ 第１図は、本発明の実施例ＩによるZIP型パッケージ
の内部構造を示す側面図であり、第２図は、第１図に示
すZIP型パッケージにおけるリードの形状を示す側面図
であり、第３図は、第１図に示すZIP型パッケージの外
観を示す側面図であり、第４図は、第３図に示すZIP型
パッケージの底面図であり、第５図は、第３図のＡ−Ａ
線に沿っての断面図である。 第１図〜第５図に示すように、実施例ＩによるZIP型
パッケージにおいては、例えば４ビット（例えば4M×１
ビット構成）のダイナミックRAMを構成する例えばシリ
コンチップのような半導体チップ１が樹脂２により封止
されている。なお、このZIP型パッケージのパッケージ
サイズは例えば350minである。符号L1〜L20はリードで
あって、この場合は20本ある。すなわち、この実施例Ｉ
によるZIP型パッケージは20ピンである（ただし、後述
のように実際に使用されているピンは18本である）。こ
れらのリードL1〜L20は、タブレスリードフレームを用
いて形成されたものである。これらのリードL1〜L20の
うちリードL4、L11、L12は、前記半導体チップ１の下側
を通って引き回されている。すなわち、半導体チップ１
の下側の領域もリードL4、L11、L12の引き回しのために
用いられている。これによって、この分だけパッケージ
サイズの縮小を図ることができる。また、符号３は、前
記半導体チップ１を支持するための支持板である。この
支持板３により前記半導体チップ１の大部分が支持され
ているが、部分的には前記リードL4、L11、L12により支
持されている。すなわち、前記半導体チップ１は、前記
支持板３及び前記リードL4、L11、L12により支持されて
いる。なお、この場合、半導体チップ１は、例えばポリ
イミド樹脂のシート４（第５図）を介して前記支持板３
及び前記リードL4、L11、L12上に載置されており、これ
によってこの支持板３とリードL4、L11、L12との間の電
気的絶縁及びこれらのリードL4、L11、L12間の電気的絶
縁を図ることができる。 第１図に示すように、前記半導体チップ１には、例え
ば４個のメモリセルアレイＭ−ARY、ＸデコーダＸ−DC
R、ＹデコーダＹ−DCR、ワード線ドライバＷ−DRV、周
辺回路PC等が設けられている。なお、前記メモリセルア
レイＭ−ARYは、例えばそれぞれ256kビットの４個の区
画に分割されている。また、この半導体チップ１の短辺
側の端部には、ボンディングパッドP1〜P35が設けられ
ている。そして、これらのボンディングパッドP1〜P35
のうち、ボンディングパッドP1〜P3、P5、P9〜P13、P20
〜P30と前記リードL1〜L8、L11〜L20とがワイヤーＷに
よりボンディングされている。このことからわかるよう
に、半導体チップ１には、実際には用いられていないボ
ンディングパッドP4、P6〜P8、P14〜P19、P31〜P35が設
けられている。これらは、ZIP型パッケージの代わりにS
OJ型パッケージやDIP型パッケージを用いる場合に使用
されるボンディングパッドである。このように、ZIP型
パッケージと異なる種類のパッケージに対応可能に半導
体チップ１にボンディングパッドP1〜P35が設けられて
いるので、同一の半導体チップ１でZIP型パッケージ以
外のパッケージに対応することができる。すなわち、ZI
P型パッケージ以外のパッケージを使用する要求が生じ
た場合に、半導体チップ１の設計をし直すことなく、使
用するパッケージを変更するだけでその要求を満足する
ことができる。 前記リード（ピン）L1〜L20の機能は第１図に示すと
おりである。ここで、A0〜A10はアドレス信号、Vccは電
源電位、Vssは接地電位、▲▼はカラム・アドレ
ス・ストローブ信号、▲▼はロウ・アドレス・ス
トローブ信号、▲▼はライト・イネーブル信号、Do
utはデータ出力、Dinはデータ入力である。なお、リー
ドL9、L10は実際には使用されていないリードであり、
これらはNCで表されている。また、VccのリードL15とボ
ンディングパッドP22、P23とは２本のワイヤーＷにより
ボンディングされ、また、VssのリードL4とボンディン
グパッドP12、P13とは２本のワイヤーＷによりボンディ
ングされているが、これは電源インピーダンスの低減を
図るためである。 実施例II 第６図は、本発明の実施例IIによるSOJ型パッケージ
の内部構造を示す平面図であり、第７図は、第６図に示
すSOJ型パッケージの外観を示す平面図であり、第８図
は、第７図に示すSOJ型パッケージの側面図であり、第
９図は、第７図に示すSOJ型パッケージのＢ−Ｂ線に沿
っての断面図である。 第６図〜第９図に示すように、実施例IIによるSOJ型
パッケージにおいては、実施例Ｉと同様な半導体チップ
１が樹脂２により封止されている。なお、このSOJ型パ
ッケージのパッケージサイズは例えば350milである。リ
ードL1〜L20は、実施例Ｉと異なり、タブ有りのリード
フレームを用いて形成されたものであり、前記半導体チ
ップ１はこれとほぼ同一形状のタイプTABのみによって
支持されている。なお、このように前記半導体チップ１
がタブTABのみによって支持されているため、実施例Ｉ
におけるように電気的絶縁のためのポリイミド樹脂シー
ト４を介さずに直接前記タブTAB上に半導体チップ１が
設けられている。また、この実施例IIにおいては、前記
半導体チップ１に設けられているボンディングパッドP1
〜P35のうち実際に使用されているのは、ボンディング
パッドP1〜P3、P5、P12、P13、P15〜P23、P31〜P35であ
る。そして、これらのボンディングパッドP1〜P3、P5、
P12、P13、P15〜P23、P31〜P35とリードL1〜L3、L5〜L
16、L18〜L20とがワイヤーＷによりボンディングされて
いる。なお、この実施例IIにおいては、リードL4、L17
は使用されていない。 上述のことからわかるように、この実施例IIによれ
ば、半導体チップ１に設けられているボンディングパッ
ドP1〜P35のうち、SOJ型パッケージ用にあらかじめ用意
されているものを用いることにより、半導体チップ１の
設計をし直すことなく、この半導体チップ１を組み込ん
だSOJ型パッケージを容易に得ることができる。 実施例III 第10図は、本発明の実施例IIIによるDIP型パッケージ
の内部構造を示す平面図であり、第１図は、第10図に示
すDIP型パッケージにおけるリードを示す平面図であ
り、第12図は、第10図に示すDIP型パッケージの外観を
示す平面図であり、第13図は、第12図に示すDIP型パッ
ケージの側面図であり、第14図は、第12図に示すDIP型
パッケージのＣ−Ｃ線に沿っての断面図である。 第10図〜第14図に示すように、実施例IIIによるDIP型
パッケージにおいては、実施例Ｉと同様な半導体チップ
１が樹脂２により封止されている。なお、このDIP型パ
ッケージのサイズは例えば300milである。リードL1〜L
18は、実施例Ｉと同様に、タブレスリードフレームを用
いて形成されたものである。この実施例IIIにおいて
は、実施例Ｉ、IIのように支持板３又はタブTABは設け
られておらず、半導体チップ１はシート４を介してリー
ドL2〜L8、L11〜L17によって支持されている。そして、
半導体チップ１の下側の領域全体がリードL1〜L18の引
き回しのために用いられている。これによって、パッケ
ージサイズの縮小を図ることができる。また、この実施
例IIIにおいては、前記半導体チップ１に設けられてい
るボンディングパッドP1〜P35のうち実際に使用されて
いるのは、ボンディングパッドP5〜P13、P22〜P32であ
る。そして、これらのボンディングパッドP5〜P13、P22
〜P32とリードL1〜L18とがワイヤーＷによりボンディン
グされている。 なお、この実施例IIIにおいては、半導体チップ１に
形成するアルミニウム配線をマスタースライス方式で変
更することにより、ボンディングパッドP9、P11、P24〜
P32の機能を実施例Ｉ、IIと変える必要がある。 上述のことからわかるように、この実施例IIIによれ
ば、半導体チップ１に設けられているボンディングパッ
ドP1〜P35のうち、DIP型パッケージ用にあらかじめ用意
されているものを用いることにより、アルミニウム配線
の変更を除いて半導体チップ１の設計をし直すことな
く、この半導体チップ１を組み込んだDIP型パッケージ
を容易に得ることができる。 以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。 例えば、リードL1〜L20の形状は必要に応じて変更可
能である。また、半導体チップ１により構成される4Mビ
ットのダイナミックRAMは例えば4M×１ビット構成とす
ることも可能である。さらに、本発明は、例えばスタチ
ックRAMのようなダイナミックRAM以外の半導体集積回路
装置に適用することが可能であることは勿論、ZIP型パ
ッケージと異なる種類のパッケージとしては上述のSOJ
型パッケージ及びDIP型パッケージ以外のパッケージを
用いることも可能である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 すなわち、同一の半導体チップで異なる種類のパッケ
ージに対応可能である。
【図面の簡単な説明】 第１図は、本発明の実施例ＩによるZIP型パッケージの
内部構造を示す側面図、 第２図は、第１図に示すZIP型パッケージにおけるリー
ドの形状を示す側面図、 第３図は、第１図に示すZIP型パッケージの外観を示す
側面図、 第４図は、第３図に示すZIP型パッケージの底面図、 第５図は、第３図のＡ−Ａ線に沿っての断面図、 第６図は、本発明の実施例IIによるSOJ型パッケージの
内部構造を示す平面図、 第７図は、第６図に示すSOJ型パッケージの外観を示す
平面図、 第８図は、第７図に示すSOJ型パッケージの側面図、 第９図は、第７図に示すSOJ型パッケージのＢ−Ｂ線に
沿っての断面図、 第10図は、本発明の実施例IIIによるDIP型パッケージの
内部構造を示す平面図、 第11図は、第10図に示すDIP型パッケージにおけるリー
ドを示す平面図、 第12図は、第10図に示すDIP型パッケージの外観を示す
平面図、 第13図は、第12図に示すDIP型パッケージの側面図、 第14図は、第12図に示すDIP型パッケージのＣ−Ｃ線に
沿っての断面図である。 図中、１……半導体チップ、２……樹脂、３……支持
板、４……シート、L1〜L20……リード、P1〜P35……ボ
ンディングパッド、Ｍ−ARY……メモリセルアレイであ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮沢 一幸 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 村中 雅也 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (56)参考文献 特開 昭60−98652（ＪＰ，Ａ) 特開 昭60−198835（ＪＰ，Ａ) 特開 昭60−171733（ＪＰ，Ａ) 特開 昭58−192354（ＪＰ，Ａ) 特開 昭58−207655（ＪＰ，Ａ) 特開 昭53−105970（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/50 H01L 21/60

Claims (1)

  1. (57)【特許請求の範囲】 １．半導体チップのボンディングパッドと外部端子接続
    用リードとを接続し封止体に封止する半導体装置であっ
    て、 前記半導体チップが、矩形形状をなし、この半導体チッ
    プのボンディングパッドを前記半導体チップ角部の長辺
    側及び短辺側周縁部に配置し、これらのボンディングパ
    ッドの一部は、リード配置の異なる複数種のリードフレ
    ームに対応させて、同一機能を有するものを複数設け、 前記半導体チップの下部に支持板及び半導体チップの二
    辺を横切って延在する一部の前記リード夫々を配し、該
    支持板及び該一部のリード夫々に絶縁体を介して半導体
    チップを固定し、前記一部のリードと前記ボンディング
    パッドとを接続したことを特徴とする半導体装置。 ２．前記半導体装置がジグザグ・インライン型パッケー
    ジに組み込まれていることを特徴とする特許請求の範囲
    第１項記載の半導体装置。 ３．前記半導体装置が樹脂封止型の半導体装置であるこ
    とを特徴とする特許請求の範囲第１項又は第２項記載の
    半導体装置。 ４．前記半導体チップによりダイナミックRAMが構成さ
    れていることを特徴とする特許請求の範囲第１項乃至第
    ３項のいずれか一項記載の半導体装置。 ５．前記ダイナミックRAMが4MビットのダイナミックRAM
    であることを特徴とする特許請求の範囲第４項記載の半
    導体装置。
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