JP2003187528A - Ｒｌｌ符号復調装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＬＬ符号復調において、エラー訂正回路の
負担を軽減し、システム全体としてエラー訂正能力の向
上を図る。 【解決手段】 ＲＬＬデコード部２０は、ＲＬＬ符号変
換回路１０から出力されたＲＬＬデータＤＲＬＬをデコ
ードデータＤＤＣに変換する。ＲＬＬデコード部２０
は、ＲＬＬ符号の規約を表す所定の関係に基づいてデコ
ードする正規デコーダ２１と、ＲＬＬデータにおける変
化ビットとその前または後のビットをデコード非対象ビ
ットとしてケアしないでデコードする不正規デコーダ２
２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＤ、ＣＤ−ＲＯ
Ｍ、ＤＶＤ等の光ディスクを再生する装置におけるＲＬ
Ｌの復調に関する技術に属する。

【０００２】

【従来の技術】以下、従来のＲＬＬ符号復調について、
図１９を用いて説明を行う。

【０００３】図１９はＣＤ等の光ディスクシステムの構
成を示す。ここでは特にＲＬＬデータ信号の信号処理に
必要な部分について説明する。

【０００４】図１９のシステムにおいて、光ピックアッ
プ１７１が、光ディスク１７０に当てたレーザー等の反
射信号からＲＦ信号を取り出す。アナログ回路から構成
されたヘッドアンプブロック１７２が、光ピックアップ
１７１の出力を一定レベルまで増幅し、ＲＦ信号ＳＲＦ
としてＲＬＬ符号変換回路１２７に入力する。ＲＬＬ符
号変換回路１２７は、ＲＦ信号ＳＲＦに対して符号化を
行い、ＲＬＬデータＤＲＬＬを出力する。デコーダ１１
２は、ｍビットのＲＬＬデータＤＲＬＬをｎビットのデ
コードデータＤＤＣに変換し、記録データの抽出を行
い、エラー訂正回路１１５に伝える。

【０００５】

【発明が解決しようとする課題】ここで、デコーダ１１
２は、入力されたＲＬＬデータＤＲＬＬがＲＬＬの規約
に違反しているか否かについて判断を行わない。また、
ＲＬＬの規約に違反したＲＬＬデータＤＲＬＬに対して
も、エラー訂正は行わない。したがって、ＲＬＬの規約
に違反したＲＬＬデータは、全て、エラー訂正回路１５
において処理を行うことになる。エラー訂正回路１５で
は、訂正可能なエラー数が決まっているため、エラー数
が処理能力を超えると、エラーは訂正されない。

【０００６】すなわち、図１９のシステムにおいて、Ｒ
ＬＬ規約に違反しているような比較的精度が要求されな
いエラーに対しても、エラー訂正回路１１５に伝達され
るまでは、エラーの訂正が行われないので、エラー訂正
回路１１５の処理の負担は極めて大きい。ところが、現
状のシステム構成において、エラー訂正回路の訂正能力
の向上を図った場合、回路規模が非常に増大する。ま
た、光ディスクシステムの高速化を図った場合、ＲＬＬ
符号がビットスリップを起こしやすいといった問題があ
る。

【０００７】前記の問題に鑑み、本発明は、ＲＬＬ符号
復調において、エラー訂正回路の負担を軽減し、かつ、
システム全体としてエラー訂正能力の向上を図り、記録
データの高速再生を可能にすることを課題とする。

【０００８】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、ＲＬＬ符号
復調装置として、入力されたＲＦ信号をＮＲＺＩ形式の
ＲＬＬデータに変換するＲＬＬ符号変換回路と、前記Ｒ
ＬＬ符号変換回路から出力されたＲＬＬデータをデコー
ドするＲＬＬデコード部と、前記ＲＬＬデコード部から
出力されたデコードデータに対し、エラー訂正を行うエ
ラー訂正回路とを備え、前記ＲＬＬデコード部は、ＲＬ
Ｌ符号の規約を表す所定の関係に基づいて、前記ＲＬＬ
データをデコードする正規デコーダと、前記所定の関係
において、ＲＬＬデータにおける変化ビット、およびこ
の変化ビットの時間的に前および後の少なくともいずれ
か一方のビットを、デコード非対象ビットとし、このデ
コード非対象ビットについてケアしないで、前記ＲＬＬ
デコードをデコードする不正規デコーダとを備えている
ものである。

【０００９】請求項１の発明によると、ＲＬＬデコード
部が、正規デコーダと、デコード非対象ビットについて
ケアしない不正規デコーダとを備えているので、ＲＬＬ
データが誤っていた場合でも、そのエラーの内容によっ
ては、デコードを行うことが可能になる。これにより、
後段のエラー訂正回路の負荷が軽減される。

【００１０】そして、請求項２の発明では、前記請求項
１のＲＬＬ符号復調装置における不正規デコーダは、連
続するデコード非対象ビットを入力とするＯＲ回路を備
え、前記ＯＲ回路の出力を含めてデコードを行うものと
する。

【００１１】また、請求項３の発明では、前記請求項１
のＲＬＬ符号復調装置における不正規デコーダは、連続
するデコード非対象ビットを入力とするＸＯＲ回路を備
え、前記ＸＯＲ回路の出力を含めてデコードを行うもの
とする。

【００１２】また、請求項４の発明では、前記請求項１
のＲＬＬ符号復調装置におけるＲＬＬデコード部は、前
記不正規デコーダから複数のデコード結果が出力された
とき、そのそれぞれをＲＬＬ符号に再び変調して元のＲ
ＬＬデータと比較し、最も誤りが少ないものを選択する
選択回路を備えたものとする。

【００１３】また、請求項５の発明では、前記請求項１
のＲＬＬ符号復調装置における不正規デコーダは、マー
ジングビットを含めてデコードを行うものとする。

【００１４】また、請求項６の発明では、前記請求項１
のＲＬＬ符号復調装置において、前記正規デコーダおよ
び不正規デコーダは、デコードが正常に実行されたと
き、デコードフラグをセットするものとし、前記ＲＬＬ
デコード部は、前記正規デコーダおよび不正規デコーダ
から出力されたデコード結果の中から、前記デコードフ
ラグを参照して、いずれか１つを選択するプライオリテ
ィ回路を備えているものとする。

【００１５】そして、請求項７の発明では、前記請求項
６のＲＬＬ符号復調装置において、前記ＲＬＬデコード
部は、前記ＲＬＬデータから傷成分を除去し、傷訂正デ
ータとして一時保持するとともに、除去したとき、傷訂
正フラグをセットする傷訂正制御ブロックを備え、前記
プライオリティ回路は、前記デコードフラグがいずれも
セットされておらず、かつ、前記傷訂正フラグがセット
されているとき、前記傷訂正制御ブロックに、前記傷訂
正データを前記正規デコードおよび不正規デコードに出
力するよう指示するものとする。

【００１６】また、請求項８の発明では、前記請求項６
のＲＬＬ符号復調装置において、前記プライオリティ回
路は、前記デコードフラグおよび傷訂正フラグがいずれ
もセットされていないとき、訂正不能と判断してリクエ
スト信号を出力するものとし、当該ＲＬＬ符号復調装置
は、前記プライオリティー回路からリクエスト信号が出
力されたとき、代替データを前記プライオリティ回路に
出力する代替データジェネレータを備えているものとす
る。

【００１７】そして、請求項９の発明では、前記請求項
８のＲＬＬ符号復調装置における代替データジェネレー
タは、前記代替データとして、ランダムなデータを出力
するものとする。

【００１８】また、請求項１０の発明では、前記請求項
８のＲＬＬ符号復調装置における代替データジェネレー
タは、前記代替データとして、シンドローム演算におい
て確実にエラーとなるデータ系列を出力するものとす
る。

【００１９】さらに、請求項１１の発明では、前記請求
項８のＲＬＬ符号復調装置は、前記プライオリティ回路
から出力されたリクエスト信号をカウントし、このカウ
ント値が所定値よりも大きいとき、システムが異常であ
ることを示すステータス信号を出力するエラーカウンタ
を備えているものとする。

【００２０】また、請求項１２の発明が講じた解決手段
は、ＲＬＬ符号復調装置として、入力されたＲＦ信号を
ＲＬＬデータに変換するＲＬＬ符号変換回路と、前記Ｒ
ＬＬ符号変換回路から出力されたＲＬＬデータから傷デ
ータ成分を除去する傷訂正回路と、前記傷訂正回路によ
って傷データ成分が除去されたＲＬＬデータをデコード
するデコーダと、前記デコーダから出力されたデコード
データに対し、エラー訂正を行うエラー訂正回路とを備
えたものである。

【００２１】請求項１２の発明によると、例えば傷のあ
るディスクから読み出されたＲＦ信号であっても、傷訂
正回路によって、ＲＬＬデータから傷データ成分が除去
されるので、デコードが可能になる。

【００２２】また、請求項１３の発明が講じた解決手段
は、ＲＬＬ符号復調装置として、入力されたＲＦデータ
をＮＲＺＩ形式のＲＬＬデータに変換するＲＬＬ符号変
換回路と、前記ＲＬＬ符号変換回路から出力されたＲＬ
Ｌデータをデコードする第１のＲＬＬデコード部と、前
記第１のＲＬＬデコード部から出力されたデコードデー
タに対し、エラー訂正を行うエラー訂正回路とを備え、
前記第１のＲＬＬデコード部は、ＲＬＬ符号の規約を表
す所定の関係に基づいて前記ＲＬＬデータをデコードす
るデコーダと、前記デコーダから出力されたデコード結
果をそれぞれ異なるタイミングでラッチする複数のラッ
チと、前記複数のラッチによってラッチされたデコード
結果のうちのいずれかを前記デコードデータとして選択
する選択回路とを備えたものである。

【００２３】請求項１３の発明によると、ＲＬＬデータ
のデコード結果が、複数のラッチによって、異なるタイ
ミングでラッチされるので、ジッタなどに起因するビッ
トシフトによるエラーについては、訂正可能となる。こ
れにより、後段のエラー訂正回路の負荷が軽減される。

【００２４】そして、請求項１４の発明では、前記請求
項１３のＲＬＬ符号復調装置において、前記デコーダ
は、デコードが正常に実行されたとき、デコードフラグ
をセットするものとし、前記複数のラッチは、デコード
結果と併せてデコードフラグをラッチするものとし、前
記選択回路は、デコード結果のうち、これに対応するデ
コードフラグがセットされているものを選択するものと
する。

【００２５】また、請求項１５の発明では、前記請求項
１３のＲＬＬ符号復調装置は、前記複数のラッチのラッ
チ動作のタイミングを制御するタイミング生成ブロック
を備えたものとし、前記タイミング生成ブロックは、前
記ＲＬＬデータとデータクロックとを受けて、ラッチタ
イミングを生成するラッチタイミング生成回路と、前記
データクロックを、前記ラッチタイミング生成回路から
リセット信号が出力される毎にカウントするクロックカ
ウンタとを備えたものとし、前記クロックカウンタは、
前記データクロックのカウント値を基にして、前記選択
回路に選択すべきラッチを指示するものとする。

【００２６】そして、請求項１６の発明では、前記請求
項１５のＲＬＬ符号復調装置におけるクロックカウンタ
は、前記データクロックのカウント値が所定の範囲にな
いとき、システムが異常であることを示すステータス信
号を出力するものとする。

【００２７】また、請求項１７の発明では、前記請求項
１３のＲＬＬ符号復調装置は、前記ＲＬＬ符号変換回路
から出力されたＲＬＬデータをデコードする第２のＲＬ
Ｌデコード部を備えたものとし、前記第２のＲＬＬデコ
ード部は、前記所定の関係において、ＲＬＬデータにお
ける変化ビットおよびこの変化ビットの時間的に前およ
び後の少なくともいずれか一方のビットをデコード非対
象ビットとし、このデコード非対象ビットについてケア
しないで前記ＲＬＬデータをデコードする不正規デコー
ダと、前記不正規デコーダから出力されたデコード結果
をそれぞれ異なるタイミングでラッチする複数のラッチ
と、前記複数のラッチによってラッチされたデコード結
果のうちのいずれかをデコードデータとして選択する選
択回路とを備えたものとする。

【００２８】そして、請求項１８の発明では、前記請求
項１７のＲＬＬ符号復調装置は、前記第１および第２の
ＲＬＬデコード部は、正常なデコード結果を選択出力す
るとき、選択フラグをセットするものとし、当該ＲＬＬ
符号復調装置は、前記第１および第２のＲＬＬデコード
部から出力されたデコード結果の中から、前記選択フラ
グを参照していずれか１つを選択するプライオリティ回
路を備えているものとする。

【００２９】そして、請求項１９の発明では、前記請求
項１８のＲＬＬ符号復調装置は、前記ＲＬＬデータにお
けるビット成分が所定個数以上連続して“０”であると
き、バーストエラーであることを示すＡＬＬゼロ信号を
出力するＡＬＬゼロ検出回路と、前記ＡＬＬゼロ検出回
路からＡＬＬゼロ信号を受けたとき、代替データを前記
プライオリティ回路に出力する代替データジェネレータ
とを備えているものとする。

【００３０】さらに、請求項２０の発明では、前記請求
項１９のＲＬＬ符号復調装置におけるＡＬＬゼロ信号
は、前記エラー訂正回路に入力されるものとする。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。

【００３２】（第１の実施形態）図１は本発明の第１の
実施形態に係るＲＬＬ符号復調装置の構成を示すブロッ
ク図である。図１において、１０は入力されたアナログ
ＲＦ信号ＳＲＦをＮＲＺＩ形式のＲＬＬデータＤＲＬＬ
に変換するＲＬＬ符号変換回路、２０はＲＬＬ符号変換
回路１０から出力されたＲＬＬデータＤＲＬＬをデコー
ドするＲＬＬデコード部、３０はＲＬＬデコード部２０
から出力されたデコードデータＤＤＣに対し、エラー訂
正を行うエラー訂正回路３０である。

【００３３】ＲＬＬ符号変換回路１０は、アナログＲＦ
信号ＳＲＦを２値化されたＲＦデータに変換するアナロ
グ−ディジタル（Ａ／Ｄ）変換回路１１と、Ａ／Ｄ変換
回路１１から出力された２値化されたＲＦデータをＮＲ
ＺＩ形式のＲＬＬデータＤＲＬＬに変換するＮＲＺ−Ｎ
ＲＺＩ変換回路１２とを備えている。また、ＲＬＬデコ
ード部２０は、ＲＬＬ符号の規約を表す所定の関係に基
づいてＲＬＬデータをデコードする正規デコーダ２１
と、ＲＬＬデータにおける一部のビットをデコード非対
象ビットとし、このデコード非対象ビットについてケア
しないで、ＲＬＬデータをデコードする不正規デコーダ
２２とを備えている。

【００３４】図１のＲＬＬ符号復調装置の動作について
説明する。

【００３５】例えば光ディスクから読み出されたアナロ
グＲＦ信号ＳＲＦは、ＲＬＬ符号変換回路１０に入力さ
れる。入力されたアナログＲＦ信号ＳＲＦは、ＲＬＬ符
号変換回路１０において、Ａ／Ｄ変換されるとともにＮ
ＲＺ形式からＮＲＺＩ形式に変換されて、ＲＬＬデータ
ＤＲＬＬとなる。ＲＬＬデータＤＲＬＬはＲＬＬデコー
ド部２０に入力される。入力されたＲＬＬデータＤＲＬ
Ｌは、ＲＬＬデコード部２０において、正規デコーダ２
１および不正規デコーダ２２にそれぞれ与えられ、デコ
ードされる。ＲＬＬデコード部２０から出力されたデコ
ードデータＤＤＣは、エラー訂正回路１５に伝達され、
エラー訂正が施される。

【００３６】図２は本実施形態におけるデコード論理の
特徴を示す図であり、（ａ）は正規デコーダ２１のデコ
ード論理、（ｂ）は不正規デコーダ２２のデコード論理
である。図２では、１６ビットのＲＬＬデータＤＲＬＬ
を２ビットのデコードデータＤＤＣに変換するものとし
ている。

【００３７】図２（ａ）から分かるように、正規デコー
ダ２１のデコード論理は、通常のデコードと同様であ
る。これに対して図２（ｂ）に示すように、不正規デコ
ーダ２２のデコード論理では、ＲＬＬデータＤＲＬＬに
おける変化ビット（“１”）と、時間的にその後のビッ
トをデコード非対象ビット（“Ｘ”と図示）としてお
り、これらのデコード非対象ビットについてはケアしな
いようになっている。

【００３８】図３はアナログＲＦ信号ＳＲＦに特性劣化
が生じた場合における，ＲＬＬデータＤＲＬＬの変化を
示す図である。図３（ａ）に破線で示すように、アナロ
グＲＦ信号ＳＲＦの信号波形が特性劣化に起因して変化
したとき、ＲＬＬデータＤＲＬＬは、図３（ｂ）に示す
正常時のものから図３（ｃ）に示すものに変化する。す
なわち、第３および第４番目のビットにエラーを含むこ
とになる。このとき、正規デコーダ２１では、そのデコ
ード論理において変換の対象とならないので、デコード
はなされない。これに対して、不正規デコーダ２２で
は、そのデコード論理において、第３および第４番目の
ビットはデコード非対象ビットに該当するので、正常に
デコードがなされ、この場合には、デコードデータＤＤ
Ｃとして“０１”が出力される。

【００３９】このように、不正規デコーダ２２では、例
えばビットスリップ等が生じて、ＲＬＬデータの変化ビ
ットが後ろにシフトしたようなエラーデータが入力され
た場合であっても、エラーのビットがデコード非対象ビ
ットに該当するため、デコードが可能になる。なお、正
規デコーダ２１でも不正規デコーダ２２でもデコードが
できなかった場合には、デコードデータＤＤＣはＲＬＬ
デコード部２０から出力されない。

【００４０】したがって、正規デコーダ２１と、不正規
ＲＬＬデコーダ２２とを組み合わせることによって、Ｒ
ＬＬデータが誤っていた場合でも、そのエラーの内容に
よっては、デコードを行うことが可能になる。

【００４１】なお、上述の例では、不正規デコーダ２２
のデコード論理において、ＲＬＬデータにおける変化ビ
ットとその時間的に後のビットをデコード非対象ビット
としたが、これ以外のビットを、デコード非対象ビット
としてもかまわない。

【００４２】図４は不正規デコーダ２２のデコード論理
の他の例を示す図である。同図中、（ａ）は変化ビット
とその時間的に前のビットをデコード非対象ビットとし
た例、（ｂ）は変化ビットとその時間的に前および後の
ビットをデコード非対象ビットとした例である。

【００４３】図５はアナログＲＦ信号ＳＲＦがジッタな
どの影響によってシフトした場合における，ＲＬＬデー
タＤＲＬＬの変化を示す図である。図５（ａ）に破線で
示すように、アナログＲＦ信号ＳＲＦはジッタなどの影
響によって、時間的に前にシフトしたり、後にシフトし
たりする。この場合、ＲＬＬデータＤＲＬＬも同様にジ
ッタ成分を持った状態で符号化される。例えば時間的に
前にシフトした場合には、ＲＬＬデータＤＲＬＬは、図
５（ｂ）に示す理想的なものから図５（ｃ）に示すもの
に変化する。すなわち、第２，３ビット、第１１，１２
ビットおよび第１４，１５ビットにエラーを含むことに
なる。

【００４４】このとき、正規デコーダ２１では、そのデ
コード論理において変換の対象とならないので、デコー
ドはなされない。これに対して、図４（ａ）に示すよう
なデコード論理、すなわち変化ビットとその前のビット
をデコード非対象ビットとする不正規デコーダ２２で
は、そのデコード論理において、第２，３ビット、第１
１，１２ビットおよび第１４，１５ビットがデコード非
対象ビットに該当するので、正常にデコードがなされ、
この場合には、デコードデータＤＤＣとして“０１”が
出力される。

【００４５】図６はＡ／Ｄ変換のためのＤＳＬ（Data S
lice）基準電圧がシフトした場合における，ＲＬＬデー
タＤＲＬＬの変化を示す図である。ＲＬＬ符号変換回路
１０におけるＡ／Ｄ変換回路１１において、ＤＳＬ方式
が用いられる場合があるが、その際にＤＳＬ基準電圧が
適正であるか否かが問題となる。ＤＳＬ基準電圧が適正
である場合には、図６（ｂ）に示すような正常なＲＬＬ
データＤＲＬＬが生成されるので、正規デコーダ２１に
おけるデコードが可能である。ところが、図６（ａ）に
破線で示すように、ＤＳＬ基準電圧がシフトした場合に
は、図６（ｃ）に示すような誤ったＲＬＬデータＤＲＬ
Ｌが生成される。すなわち、第２，３ビット、第１２，
１３ビットおよび第１４，１５ビットにエラーを含むこ
とになる。

【００４６】このとき、正規デコーダ２１では、そのデ
コード論理において変換の対象とならないので、デコー
ドはなされない。これに対して、図４（ｂ）に示すよう
なデコード論理、すなわち変化ビットとその前後のビッ
トをデコード非対象ビットとする不正規デコーダ２２で
は、そのデコード論理において、第２，３ビット、第１
２，１３ビットおよび第１４，１５ビットがデコード非
対象ビットに該当するので、正常にデコードがなされ、
この場合には、デコードデータＤＤＣとして“０１”が
出力される。

【００４７】したがって、正規デコーダ２１と、図４に
示すようなデコード論理を有する不正規ＲＬＬデコーダ
２２とを組み合わせることによっても、ＲＬＬデータが
誤っていた場合でも、そのエラーの内容によっては、デ
コードを行うことが可能になる。

【００４８】なお、ここでは、不正規デコーダは１個と
したが、不正規デコーダを複数種類設けてもかまわな
い。例えば、図２（ｂ）および図４（ａ），（ｂ）に示
すデコード論理をそれぞれ有する３種類の不正規デコー
ダを、正規デコーダと併せて設けてもよい。

【００４９】図７は不正規デコーダの構成例を示す図で
ある。まず、図７（ａ）の構成では、デコード非対象ビ
ットをデコーダ２２１に入力させないようにしている。
すなわち、デコード非対象ビットである第２，３ビッ
ト、第１２，１３ビットおよび第１５，１６ビットを入
力から外している。

【００５０】これに対して、図７（ｂ）の構成では、デ
コーダ２２１Ａの入力側に、連続するデコード非対象ビ
ットを入力とするＯＲゲート２２２を設けている。各Ｏ
Ｒゲート２２２の出力によって、入力となる連続するデ
コード非対象ビットに変化点（すなわち“１”）が含ま
れているか否かを判断することができる。デコーダ２２
１Ａは、デコード非対象ビット以外のビットのデータ
と、各ＯＲゲートの出力とを用いてデコードを行う。こ
れにより、デコードの対象となるビット数が増えるの
で、図７（ａ）の構成よりも訂正精度が高まる。

【００５１】また図７（ｃ）の構成では、デコーダ２２
１Ｂの入力側に、連続するデコード非対象ビットを入力
とするＸＯＲゲート２２３を設けている。各ＸＯＲゲー
ト２２３の出力によって、入力となる連続するデコード
非対象ビットに変化点が含まれ、かつ、その変化点が連
続していない状態か、そうでないかを判断することがで
きる。すなわち、図７（ｂ）の構成よりも、入力条件に
厳密さが増す。例えば図６のような、２Ｔ（「Ｔ」はビ
ット周期）以下の成分が発生した場合のような、変化点
が連続した状態においても、誤変換を起こすことがなく
なる。したがって、図７（ｂ）の構成よりもさらに訂正
精度が高まる。

【００５２】なお、デコーダの論理構造を変えることに
よって、ＯＲ回路２２２やＸＯＲ回路２２３の代わり
に、ＮＯＲ回路などの他の論理回路を用いることも、可
能になる。

【００５３】＜変形例＞図８は本実施形態の変形例に係
るＲＬＬ符号復調装置の構成を示すブロック図である。
図８において、図１と共通の構成要素には、図１と同一
の符号を付しており、ここではその詳細な説明を省略す
る。図８の構成では、不正規デコーダ２２の代わりに、
複数のデコード結果を出力可能な不正規デコーダ２３
と、この不正規デコーダ２３から出力された複数のデコ
ード結果の中からいずれか１つをデコードデータＤＤＣ
として選択出力する選択回路２４とを備えている。

【００５４】デコード非対象ビットについてケアしない
でデコードを行う場合、デコード結果として、複数の候
補が存在するときがある。

【００５５】選択回路２４は、不正規デコーダ２３から
出力された第１のデコード結果候補をＲＬＬ符号に再び
変調する第１の変調回路２４ａと、不正規デコーダ２３
から出力された第２のデコード結果候補をＲＬＬ符号に
再び変調する第２の変調回路２４ｂと、第１および第２
の変調回路２４ａ，２４ｂの出力と元のＲＬＬデータＤ
ＲＬＬとの比較を行う比較回路２４ｃとを備えている。
第１および第２の変調回路２４ａ，２４ｂはそれぞれ変
調テーブルを有しており、これを用いることによって、
第１および第２のデコード結果候補をＲＬＬ符号に変調
することが可能になる。

【００５６】比較回路２４ｃにおいて、第１のデコード
結果候補に係る誤りの個数と、第２のデコード結果候補
に係る誤りの個数とが得られる。そして、最も誤りが少
ない方のデコード結果候補を、デコードデータＤＤＣと
して選択する。

【００５７】本変形例によると、不正規デコーダ２３の
訂正処理に対して検証が行われることになるので、ＲＬ
Ｌデータの誤訂正を防ぐことができ、訂正精度が向上す
る。

【００５８】また、本実施形態に係る不正規デコーダ
を、マージングビットをデコード対象範囲に含めて、デ
コードを行うように構成してもよい。

【００５９】図９はＣＤのデータフォーマットを示す図
である。図９に示すように、ＣＤのデータフォーマット
の特徴の１つは、マージングビットが結合ビットとして
付与されている点である。マージングビットとしては、
ＤＳＶに基づいて、「０００」「１００」「０１０」
「００１」の４種類のデータが与えられている。

【００６０】図１０はマージングビットを含めた不正規
デコーダにおけるデコード論理を示す図である。同図
中、（ａ）は正規デコーダのデコード論理におけるＲＬ
Ｌデータの例、（ｂ）は不正規デコーダのデコード論理
におけるＲＬＬデータであって（ａ）に対応するもので
ある。

【００６１】そして、図１０（ｃ）は（ｂ）のＲＬＬデ
ータに４種類のマージングビットが付加された例であ
る。このように、４種類のマージングビットが付加され
た変換テーブルをそれぞれ準備する。これによって、デ
コードの対象となるビット数が１〜３ビット増えるの
で、誤訂正を起こす確率が減り、訂正精度が向上する。

【００６２】また、ＲＬＬ符号の制約を考慮して、付加
するマージングビットの種類を限定することも可能であ
る。すなわち、信号の変化点は、３Ｔから１１Ｔの間に
必ずあることを利用すると、図１０（ａ）に示すＲＬＬ
データ「０１０００１０００００１０」に付加される可
能性があるマージングビットは、「０ＸＸ」のみに特定
される。したがって、図１０（ｄ）に示す変換テーブル
のみを準備すればよい。これにより、デコーダの変換テ
ーブルの個数が減るので、回路規模を削減することがで
きる。

【００６３】また図１０（ｅ）はマージングビットをＲ
ＬＬデータの時間的に後に付加するだけでなく、時間的
に前にも付加する場合を示している。前に付加するマー
ジングビットは、ＲＬＬ符号の制約から、「ＸＸ０」の
みに特定されている。時間的に前後に付加することによ
って、デコードの対象となるビット数がさらに増えるの
で、誤訂正を起こす確率が減り、訂正精度がさらに向上
する。

【００６４】（第２の実施形態）図１１は本発明の第２
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１１において、図１と共通の構成要素
には図１と同一の符号を付している。図１１では、ＲＬ
Ｌ符号変換回路１０とデコーダ２６との間に、ＲＬＬデ
ータＤＲＬＬから傷データ成分を除去する傷訂正回路２
５が設けられている。ここでは傷訂正回路２５は、ＲＬ
ＬデータＤＲＬＬから２Ｔ以下の成分を検知し、検知し
た２Ｔ以下の成分を傷データ成分としてＲＬＬデータＤ
ＲＬＬから除去するものとする。

【００６５】ＣＤのＥＦＭフォーマットは、３Ｔから１
１Ｔの間と定められており、したがって、２Ｔ以下の成
分は、ＥＦＭフォーマットの規格外となる。そこで、傷
訂正回路２５は２Ｔ以下の成分を強制的に除去する。具
体的には、２Ｔ以下を示すＮＲＺＩ符号の「１１」を検
出し、これを「００」に置き換える。

【００６６】例えば、ＲＦ信号ＳＲＦが記録されたディ
スクに傷がある場合、従来の構成のエラー訂正回路にお
いてランダムエラーとして検出される誤りは、そのほと
んどが２Ｔ以下の成分である。したがって、本実施形態
のように、２Ｔ以下の成分を傷データ成分として除去す
る傷訂正回路２５を、デコーダ２６の前段に設けること
によって、傷のあるディスクから読み出されたＲＦ信号
ＳＲＦであっても、デコード可能になる。

【００６７】（第３の実施形態）図１２は本発明の第３
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１２において、図１と共通の構成要素
には図１と同一の符号を付している。図１２では、ＲＬ
Ｌデコード部４０が、１個の正規デコーダ４１と、３個
の不正規デコーダ４２，４３，４４とを備えている。不
正規デコーダ４２，４３，４４は、図２（ｂ）、図４
（ａ）および（ｂ）に示すようなデコード論理をそれぞ
れ有するものとする。また、正規デコーダ４１および不
正規デコーダ４２，４３，４４は、デコードが正常に実
行されたとき、デコード結果ＤＤＣ１〜ＤＤＣ４を出力
するとともに、デコードフラグＤＦＬ１〜ＤＦＬ４をセ
ットする。

【００６８】さらに、ＲＬＬデコード部４０は、正規デ
コーダ４１および不正規デコーダ４２，４３，４４から
出力されたデコード結果ＤＤＣ１〜ＤＤＣ４の中から、
いずれか１つを選択するプライオリティ回路４５を備え
ている。プライオリティ回路４５は、デコードフラグＤ
ＦＬ１〜ＤＦＬ４を参照して、予め決められた優先順位
に基づいて、デコード結果ＤＤＣ１〜ＤＤＣ４の中のい
ずれか１つをデコードデータＤＤＣとして選択する。

【００６９】図１の構成では、エラーのないＲＬＬデー
タＤＲＬＬがＲＬＬデコード部２０に入力された際に、
正規デコーダ２１と不正規デコーダ２２とから同一のデ
コードデータＤＣＣが出力される。このとき、デコード
データＤＣＣをエラー訂正回路３０に伝達するデータバ
スが競合を起こすおそれがある。

【００７０】しかしながら、本実施形態では、ＲＬＬデ
コード部４０内に設けられたプライオリティ回路４５
が、デコードフラグＤＦＬ１〜ＤＦＬ４を参照して、予
め決められた優先順位に基づいて、デコード結果ＤＤＣ
１〜ＤＤＣ４の中のいずれか１つをデコードデータＤＤ
Ｃとして選択するので、デコードデータＤＣＣをエラー
訂正回路３０に伝達するデータバスが競合を起こすこと
を防止することができる。また、エラーを含むＲＬＬデ
ータＤＲＬＬが入力された場合であっても、不正規デコ
ーダ４２，４３，４４間でのデータバスの競合が、回避
される。

【００７１】（第４の実施形態）図１３は本発明の第４
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１３において、図１２と共通の構成要
素には図１２と同一の符号が付してある。図１３の構成
では、ＲＬＬデコード部４０Ａは、バッファ４６と、傷
訂正回路４７とを有する傷訂正制御ブロック４８を備え
ている。この傷訂正制御ブロック４８はフィードバック
ループ構成をとっている。

【００７２】ＲＬＬデコード部４０Ａに入力されたＲＬ
ＬデータＤＲＬＬは、バッファ４６を通過し、正規デコ
ーダ４１および不正規デコーダ４２，４３，４４に伝達
されるとともに、傷訂正回路４７に伝達される。傷訂正
回路４７は、第２の実施形態と同様に、ＲＬＬデータＤ
ＲＬＬに対して傷データ成分を除去し、傷訂正データＤ
ＣＲとしてバッファ４６に供給する。すなわち、２Ｔ以
下の傷データ成分を検出し、それを除去したデータを傷
訂正データＤＣＲとして出力する。また訂正を実施した
際に、傷訂正フラグＣＦＬをセットする。この傷訂正フ
ラグＣＦＬはプライオリティ回路４５Ａに供給される。

【００７３】プライオリティ回路４５Ａは、第３の実施
形態と同様に、デコードフラグＤＦＬ１〜ＤＦＬ４を参
照して、予め決められた優先順位に基づいて、デコード
結果ＤＤＣ１〜ＤＤＣ４の中のいずれか１つをデコード
データＤＤＣとして選択する。さらに、デコードフラグ
ＤＦＬ１〜ＤＦＬ４がいずれもセットされておらず、か
つ、傷訂正フラグＣＦＬがセットされているときは、バ
ッファ４６に対して、一時的に保存している傷訂正デー
タＤＣＲを正規デコーダ４１および不正規デコーダ４
２，４３，４４に出力するよう指示する。

【００７４】すなわち、本実施形態では、ＲＬＬデータ
ＤＲＬＬに対して、まず、正規デコーダ４１および不正
規デコーダ４２，４３，４４のいずれかによって正常に
デコードされるか否かを判定する。そして、いずれのデ
コーダでも正常にデコードされないときに、傷訂正回路
４７による傷訂正が行われる。例えば、ディスクの傷以
外の要因（上述したＲＦ信号の特性劣化など）でＲＬＬ
データＤＲＬＬに２Ｔ以下の成分が生じた場合、デコー
ドの前に予め傷訂正を行うと、誤訂正になるおそれがあ
る。これに対して本実施形態では、このような誤訂正を
防ぐことが可能になる。

【００７５】（第５の実施形態）図１４は本発明の第５
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１４において、図１３と共通の構成要
素には図１３と同一の符号を付している。図１４の構成
では、代替データジェネレータ５０と、エラーカウンタ
５１と、システム制御ブロック５２とを新たに備えてい
る。

【００７６】図１４の構成において、プライオリティ回
路４５Ｂは、各デコードフラグＤＦＬ１〜ＤＦＬ４およ
び傷訂正フラグＣＦＬがいずれもセットされていないと
き、訂正不能と判断して、リクエスト信号ＳＲＱを出力
する。代替データジェネレータ５０はプライオリティ回
路４５Ｂから出力されたリクエスト信号ＳＲＱを受け
て、代替データＤＲＰＬをプライオリティ回路４５Ｂに
伝達する。これにより、ＲＬＬデータＤＲＬＬが訂正不
能であっても、エラー訂正回路３０にデータを連続して
伝達することが可能になる。

【００７７】代替データＤＰＲＬは「００」以外のデー
タであるのが好ましい。これにより、エラー訂正回路３
０のシンドローム演算において誤った訂正をする可能性
が低くなる。

【００７８】また、代替データジェネレータ５０を、代
替データＤＲＰＬとしてランダムなデータを生成するよ
うに構成してもよい。これにより、エラー訂正回路３０
のシンドローム演算において誤った訂正をする可能性が
さらに低くなる。あるいは、シンドローム演算において
確実にエラーとなるデータ系列を生成するように、代替
データジェネレータ５０を構成してもかまわない。これ
により、例えばバーストエラーのような長時間エラー信
号が入力されているような状態でも、エラー訂正回路３
０のシンドローム演算において誤った訂正をすることは
起こり得ない。

【００７９】また、プライオリティ回路４５Ｂから出力
されたリクエスト信号ＳＲＱは、エラーカウンタ５１に
も伝達される。エラーカウンタ５１は、ある一定周期で
入力されるクロック信号ＣＫを用いてリクエスト信号Ｓ
ＲＱをカウントする。そして、そのカウント値が所定値
よりも大きいとき、システムが異常であると判断し、シ
ステムが異常であることを示すステータス信号ＳＳＴを
出力する。このステータス信号ＳＳＴは例えばシステム
制御ブロック５２に伝達される。

【００８０】システム制御ブロック５２では、システム
コントローラ５３がステータス信号ＳＳＴを受けて、現
在のサーボ状態を判断し、サーボ回路５４を制御する。
例えば、明らかにＲＦ信号ＳＲＦが乱れる処理（トラバ
ースなど）の命令が、システムコントローラ５３からサ
ーボ回路５４に発行されていないにもかかわらず、ＲＬ
ＬデータＤＲＬＬが正しく読めない場合においては、何
らかのサーボ異常の可能性がある。このため、システム
制御ブロック５２によって、サーボ動作異常の検出およ
び処理を行うことにより、エラー訂正回路３０の結果を
受けて処理を行うよりも、事前に対策が打てるため、プ
レイアビリティー等の特性向上を得ることが可能とな
る。

【００８１】なお、図１２〜図１４の構成において、第
１の実施形態で述べたように、各不正規デコーダ４２〜
４４を、複数のデコード結果候補を出力可能なように構
成するとともに、その後段に、図８に示すような選択回
路をそれぞれ設けてもよい。これにより、訂正能力がさ
らに向上することになる。

【００８２】（第６の実施形態）図１５は本発明の第６
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１５において、図１と共通の構成要素
には、図１と同一の符号を付している。６０はＲＬＬ符
号変換回路１０から出力されたＲＬＬデータＤＲＬＬを
デコードする第１のＲＬＬデコード部としてのＲＬＬデ
コード部である。ＲＬＬデコード部６０は、ＲＬＬ符号
の規約を表す所定の関係に基づいてＲＬＬデータＤＲＬ
Ｌをデコードするデコーダ６１と、デコーダ６１から出
力されたデコード結果ＤＤＣＡをそれぞれ異なるタイミ
ングでラッチする複数のラッチ６２ａ，６２ｂ，６２ｃ
と、各ラッチ６２ａ，６２ｂ，６２ｃによってラッチさ
れたデコード結果ＤＤＣＡのうちのいずれかをデコード
データＤＤＣとして選択回路６４とを備えている。

【００８３】デコーダ６１は、データクロックＤＣＫの
タイミングに同期して、ＲＬＬデータＤＲＬＬに対して
逐次デコードを行い、かつ、デコードが正常に実行され
たとき、デコードフラグＤＦＬＡをセットする。ここ
で、データクロックＤＣＫは、ＲＬＬデータＤＲＬＬの
１ビットに相当する周期を有するクロック信号である。

【００８４】また、各ラッチ６２ａ，６２ｂ，６２ｃの
動作タイミングは、遅延回路６３ａ，６３ｂおよびラッ
チタイミング生成回路７１によって制御される。ラッチ
タイミング生成回路７１はＲＬＬデータＤＲＬＬとデー
タクロックＤＣＫを受け、ＲＬＬデータＤＲＬＬの同期
パターンを基準点としてデータクロックＤＣＫをカウン
トし、所定のタイミングでラッチタイミングＬＴＭを生
成する。ここでは、ＲＬＬデータＤＲＬＬの（ｍ−１）
ビット目のタイミングで、データクロックＤＣＫに同期
したラッチタイミングＬＴＭを生成するものとする。

【００８５】遅延回路６３ａ，６３ｂはそれぞれデータ
クロックＤＣＫの１クロック分の遅延を持つ。このた
め、図１５の構成では、ラッチ６２ａはＲＬＬデータＤ
ＲＬＬの（ｍ＋１）ビット目のタイミングで、ラッチ６
２ｂはｍビット目のタイミングで、ラッチ６２ｃは（ｍ
−１）ビット目のタイミングで、デコード結果ＤＤＣＡ
およびデコードフラグＤＦＬＡをラッチする。

【００８６】選択回路６４は、各ラッチ６２ａ，６２
ｂ，６２ｃから出力されたデコードフラグＤＦＬＡを参
照し、このうちセットされているデコードフラグＤＦＬ
Ａに対応するデコード結果ＤＤＣＡを、デコードデータ
ＤＤＣとして選択する。

【００８７】本実施形態によると、ＲＬＬデータＤＲＬ
Ｌのデコードが、本来のタイミングに加えて、その前後
のタイミングにおいても行われる。このため、ジッタな
どに起因するビットシフトによるエラーについては、訂
正可能となる。例えば、あるＲＬＬデータにおいてビッ
トシフトが生じたとき、それ以降のＲＬＬデータのデコ
ードタイミングが狂うために、ビットシフトしている状
態から復帰するまでの間のＲＬＬデータが全てエラーと
判断される場合がある。ところが本実施形態では、本来
のタイミングとその前後のタイミングにおいてデコード
が行われるので、ビットシフトによるエラーについては
訂正可能となる。

【００８８】なお、ＲＬＬデータのビットシフトによる
エラーに限って言えば、第１の実施形態における不正規
デコーダが不要となるので、回路規模を簡素化すること
が可能になる。

【００８９】（第７の実施形態）図１６は本発明の第７
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１６において、図１５と共通の構成要
素には図１５と同一の符号を付している。図１６の構成
では、タイミング生成ブロック７０とシステム制御ブロ
ック５２とを新たに備えている。

【００９０】タイミング生成ブロック７０は、ラッチタ
イミング生成回路７１Ａと、クロックカウンタ７２とを
備えている。ラッチタイミング生成回路７１Ａは、第６
の実施形態におけるラッチタイミング生成回路７１と同
様に、データクロックＤＣＫとＲＬＬデータＤＲＬＬを
入力し、ラッチタイミングＬＴＭを生成してＲＬＬデコ
ード部６０Ａに送る。さらに、ラッチタイミング生成回
路７１Ａは、リセット信号ＲＳを、ＲＬＬデータＤＲＬ
Ｌの同期パターンを用いて生成し、データクロックＤＣ
Ｋに同期して出力する。出力されたリセット信号ＲＳは
クロックカウンタ７２に供給される。

【００９１】クロックカウンタ７２はデータクロックＤ
ＣＫを、リセット信号ＲＳが入力される毎に、カウント
する。そして、そのカウント値に応じてラッチ選択信号
ＬＳＬを生成し、選択回路６４Ａに伝達する。選択回路
６４Ａは、クロックカウンタ７２から出力されたラッチ
選択信号ＬＳＬと、各ラッチ６２ａ，６２ｂ，６２ｃか
ら出力されたデコードフラグＤＦＬＡを参照し、どのデ
コード結果をデコードデータＤＤＣとして選択するかを
判断する。

【００９２】例えば、ＣＤフォーマットの場合、クロッ
クカウンタ７２は、ＳＹＮＣパターンと次のＳＹＮＣパ
ターンとの間のデータクロックＤＣＫをカウントする。
そして、そのカウント値が５８８よりも小さい場合は、
ラッチ６２ｃを選択するよう指示する信号（１ビット不
足したデータに対して補間処理を行う命令に相当）をラ
ッチ選択信号ＬＳＬとして出力する一方、カウント値が
５８８よりも大きい場合は、ラッチ６２ａを選択するよ
う指示する信号（１ビット多いデータに対して間引き処
理を行う命令に相当）をラッチ選択信号ＬＳＬとして出
力する。このラッチ選択信号ＬＳＬによる指示は、クロ
ックカウンタ７２によってデータクロックＤＣＫがカウ
ントされたデータの次のデータに対して有効になる。

【００９３】ラッチ選択信号ＬＳＬを受けたときの、選
択回路６４Ａのラッチ選択動作のタイミングとしては、
いろいろなものが考えられる。例えば、デコード対象デ
ータの最初から、指定されたラッチを選択する（補正対
象範囲は広いが、誤訂正する確率は高い）、デコード対
象データの最後のデータのみ、指定されたラッチを選択
する（補正対象範囲は狭いが、誤訂正する確率は低
い）、デコード対象データの後半分に対して、指定され
たラッチを選択する、あるいは、デコード対象データの
任意のＮビット目から、指定されたラッチを選択する、
などが考えられる。

【００９４】また、ＲＬＬデコード部６０Ａの前段にバ
ッファ回路を設けて、データ周期を遅らせることによっ
て、リアルタイムに対応させることも可能である。

【００９５】本実施形態によると、第６の実施形態より
も、ＲＬＬデータの訂正精度が向上する。例えば、一般
的に、データクロックＤＣＫはＲＦ信号ＳＲＦを基にし
てＰＬＬを用いて生成する。上述したように、ビットシ
フトが生じる要因としてＲＦ信号のジッタ成分が挙げら
れるが、この場合、ＰＬＬの位相誤差成分が収束するま
でには長い時間を要する。そこで本実施形態のように、
クロックカウンタ７２を設けることによって、ＰＬＬの
状態が適正か否かをモニタすることが可能になり、この
ため、ビットシフトが生じているか否かの判断も可能に
なる。そして、ビットシフトの発生情報を基にラッチ選
択信号ＬＳＬが出力されることにより、選択回路６４Ａ
は、どのラッチ６２ａ，６２ｂ，６２ｃの出力を用いれ
ばよいかを予め判断できる。

【００９６】また、本実施形態では、デコードフラグＤ
ＦＬＡも、ラッチ選択の判断に用いられるので、ＰＬＬ
が再びロックした状態においても対応できるので、訂正
精度がより一層向上する。

【００９７】また、クロックカウンタ７２は、データク
ロックＤＣＫのカウント値が所定の範囲にないとき、シ
ステムが異常であることを示すステータス信号ＳＳＴを
出力する。このステータス信号ＳＳＴはシステム制御ブ
ロック５２に伝達される。これにより、サーボシステム
のリカバリーを行うことが可能になる。

【００９８】（第８の実施形態）図１７は本発明の第８
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１７において、図１６と共通の構成要
素には図１６と同一の符号を付している。図１７の構成
では、第２のＲＬＬデコード部８０とプライオリティ回
路９０とを新たに備えている。

【００９９】第２のＲＬＬデコード部８０の構成は、第
１のＲＬＬデコード部６０Ｂとほぼ同様である。異なる
のは、第１の実施形態で示したような不正規デコーダ８
１を有する点である。すなわち、不正規デコーダ８１
は、デコード非対象ビットについてケアしないで、ＲＬ
ＬデータＤＲＬＬをデコードする。ここでは、デコード
非対象ビットは、変化ビットとその後のビットであるも
のとする。そして、デコード結果ＤＤＣＢを出力すると
ともに、正常にデコードできたとき、デコードフラグＤ
ＦＬＢをセットする。

【０１００】また、第１および第２のＲＬＬデコード部
６０Ｂ，８０において、選択回路６４Ｂ，８４は、正常
なデコード結果ＤＤＣ，ＤＤＣＸを出力するとき、選択
フラグＳＦＬ，ＳＦＬＸをセットする。プライオリティ
回路９０は、選択フラグＳＦＬ，ＳＦＬＸを参照し、予
め決められた優先順位に基づいて、デコード結果ＤＤ
Ｃ，ＤＤＣＸのいずれかを選択し、選択デコードデータ
ＳＤＤＣとしてエラー訂正回路３０に出力する。

【０１０１】本実施形態によると、図１５の構成では訂
正しきれない，ビットシフト以外のエラー（特性劣化に
伴うエラーなど）に対して、訂正を行うことが可能にな
る。また、第２のＲＬＬデコード部８０では、遅延回路
８３ａ，８３ｂによってラッチタイミングを変えること
によって、変化ビットとその前のビットをデコード非対
象ビットとする不正規デコーダが、実質的に実現されて
いる。したがって、回路規模が大幅に削減される。

【０１０２】（第９の実施形態）図１８は本発明の第９
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１８において、図１７と共通の構成要
素には図１７と同一の符号を付している。図１８の構成
では、代替データ生成ブロック９１を新たに備えてい
る。

【０１０３】代替データ生成ブロック９１は、ＲＬＬデ
ータＤＲＬＬおよびデータクロックＤＣＫ、並びにラッ
チタイミング生成回路７１Ａから出力されたラッチタイ
ミングＬＴＭを受けて、ＡＬＬゼロ信号ＳＺＲを出力す
るＡＬＬゼロ検出回路９３と、ＡＬＬゼロ信号ＳＺＲを
受けて代替データＤＰＲＬをプライオリティ回路９０に
伝達する代替データジェネレータ９２とを備えている。

【０１０４】ＡＬＬゼロ検出回路９３は、ＲＬＬデータ
ＤＲＬＬにおけるビット成分が、所定個数以上連続して
“０”であるとき、バーストエラーが生じていると判断
し、ＡＬＬゼロ信号ＳＺＲを出力する。このＡＬＬゼロ
信号ＳＺＲは、代替データジェネレータ９２の他に、プ
ライオリティ回路９０およびエラー訂正回路３０に伝達
される。これにより、プライオリティ回路９０およびエ
ラー訂正回路３０においても、バーストエラーの発生が
認識される。

【０１０５】代替データジェネレータ９２はＡＬＬゼロ
信号ＳＺＲを受けると、強制的に代替データＤＰＲＬを
出力する。また、プライオリティ回路９０からリクエス
ト信号ＳＲＱを受けたときも、代替データＤＰＲＬを出
力する。プライオリティ回路９０は、ＡＬＬゼロ信号Ｓ
ＺＲおよび選択フラグＳＦＬ，ＳＦＬＸを参照して、デ
コードが正常にできないと判断したときにリクエスト信
号ＳＲＱを出力する。

【０１０６】本実施形態によると、ＲＬＬデータＤＲＬ
Ｌが変換不能な場合であっても、デコードデータＳＤＤ
Ｃを出力することが可能になる。また、エラー訂正回路
３０において、これから扱うデータの信頼性が分かるた
め、誤訂正を防止することができる。

【０１０７】

【発明の効果】以上のように本発明によると、デコード
非対象ビットについてケアしない不正規デコーダを設け
ることによって、ＲＬＬデータが誤っていた場合でも、
そのエラーの内容によっては、デコードを行うことが可
能になる。また、ＲＬＬデータのデコード結果が、複数
のラッチによって、異なるタイミングでラッチされるの
で、ジッタなどに起因するビットシフトによるエラーに
ついては、訂正可能となる。これにより、後段のエラー
訂正回路の負荷が軽減される。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＲＬＬ符号復調
装置の構成を示すブロック図である。

【図２】正規デコーダおよび不正規デコーダのデコード
論理を示す図である。

【図３】特性劣化に起因するＲＬＬデータの変化と、不
正規デコーダの動作との関係を説明するための図であ
る。

【図４】不正規デコーダのデコード論理の他の例を示す
図である。

【図５】ジッタの影響に起因するＲＬＬデータの変化
と、不正規デコーダの動作との関係を説明するための図
である。

【図６】Ａ／Ｄ変換の基準電圧のシフトに起因するＲＬ
Ｌデータの変化と、不正規デコーダの動作との関係を説
明するための図である。

【図７】不正規デコーダの構成例を示す図である。

【図８】本発明の第１の実施形態の変形例に係るＲＬＬ
符号復調装置の構成を示すブロック図である。

【図９】ＣＤのデータフォーマットである。

【図１０】マージングビットを含めた不正規デコーダに
おけるデコード論理である。

【図１１】本発明の第２の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。

【図１２】本発明の第３の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。

【図１３】本発明の第４の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。

【図１４】本発明の第５の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。

【図１５】本発明の第６の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。

【図１６】本発明の第７の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。

【図１７】本発明の第８の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。

【図１８】本発明の第９の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。

【図１９】光ディスクシステムの概略構成図である。

【符号の説明】

１０ ＲＬＬ符号変換回路 ２０ ＲＬＬデコード部 ２１ 正規デコーダ ２２，２２Ａ，２２Ｂ，２３ 不正規デコーダ ２４ 選択回路 ２５ 傷訂正回路 ２６ デコーダ ３０ エラー訂正回路 ４０，４０Ａ，４０Ｂ ＲＬＬデコード部 ４１ 正規デコーダ ４２，４３，４４ 不正規デコーダ ４５，４５Ａ，４５Ｂ プライオリティ回路 ４８ 傷訂正制御ブロック ５０ 代替データジェネレータ ５１ エラーカウンタ ６０，６０Ａ，６０Ｂ ＲＬＬデコード部（第１のＲＬ
Ｌデコード部） ６１ デコーダ ６２ａ，６２ｂ，６２ｃ ラッチ ６４，６４Ａ 選択回路 ７０ タイミング生成ブロック ７１Ａ ラッチタイミング生成回路 ７２ クロックカウンタ ８０ 第２のＲＬＬデコード部 ８１ 不正規デコーダ ８２ａ，８２ｂ ラッチ ８４ 選択回路 ９０ プライオリティ回路 ９２ 代替データジェネレータ ９３ ＡＬＬゼロ検出回路 ２２２ ＯＲ回路 ２２３ ＸＯＲ回路 ＳＲＦ ＲＦ信号 ＤＲＬＬ ＲＬＬデータ ＤＤＣ デコードデータ ＤＤＣ１〜ＤＤＣ４ デコード結果 ＤＦＬ１〜ＤＦＬ４ デコードフラグ ＳＲＱ リクエスト信号 ＤＲＰＬ 代替データ ＳＳＴ ステータス信号 ＤＤＣＡ デコード結果 ＤＦＬＡ デコードフラグ ＳＦＬ，ＳＦＬＸ 選択フラグ ＳＲＱ リクエスト信号 ＳＺＲ ＡＬＬゼロ信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｂ 20/18 ５７２ Ｇ１１Ｂ 20/18 ５７２Ｃ ５７２Ｆ ５７４ ５７４Ｍ

Claims (20)

【特許請求の範囲】
1. 【請求項１】 入力されたＲＦ信号を、ＮＲＺＩ形式の
   ＲＬＬデータに変換するＲＬＬ符号変換回路と、 前記ＲＬＬ符号変換回路から出力されたＲＬＬデータ
   を、デコードするＲＬＬデコード部と、 前記ＲＬＬデコード部から出力されたデコードデータに
   対し、エラー訂正を行うエラー訂正回路とを備え、 前記ＲＬＬデコード部は、 ＲＬＬ符号の規約を表す所定の関係に基づいて、前記Ｒ
   ＬＬデータをデコードする正規デコーダと、 前記所定の関係において、ＲＬＬデータにおける変化ビ
   ット、およびこの変化ビットの時間的に前および後の少
   なくともいずれか一方のビットを、デコード非対象ビッ
   トとし、このデコード非対象ビットについてケアしない
   で、前記ＲＬＬデコードをデコードする不正規デコーダ
   とを備えていることを特徴とするＲＬＬ符号復調装置。
2. 【請求項２】 請求項１記載のＲＬＬ符号復調装置にお
   いて、 前記不正規デコーダは、 連続するデコード非対象ビットを入力とするＯＲ回路を
   備え、 前記ＯＲ回路の出力を含めて、デコードを行うものであ
   ることを特徴とするＲＬＬ符号復調装置。
3. 【請求項３】 請求項１記載のＲＬＬ符号復調装置にお
   いて、 前記不正規デコーダは、 連続するデコード非対象ビットを入力とするＸＯＲ回路
   を備え、 前記ＸＯＲ回路の出力を含めて、デコードを行うもので
   あることを特徴とするＲＬＬ符号復調装置。
4. 【請求項４】 請求項１記載のＲＬＬ符号復調装置にお
   いて、 前記ＲＬＬデコード部は、 前記不正規デコーダから複数のデコード結果が出力され
   たとき、そのそれぞれをＲＬＬ符号に再び変調して元の
   ＲＬＬデータと比較し、最も誤りが少ないものを、選択
   する選択回路を備えたものであることを特徴とするＲＬ
   Ｌ符号復調装置。
5. 【請求項５】 請求項１記載のＲＬＬ符号復調装置にお
   いて、 前記不正規デコーダは、 マージングビットを含めて、デコードを行うものである
   ことを特徴とするＲＬＬ符号復調装置。
6. 【請求項６】 請求項１記載のＲＬＬ符号復調装置にお
   いて、 前記正規デコーダおよび不正規デコーダは、デコードが
   正常に実行されたとき、デコードフラグをセットするも
   のであり、 前記ＲＬＬデコード部は、 前記正規デコーダおよび不正規デコーダから出力された
   デコード結果の中から、前記デコードフラグを参照し
   て、いずれか１つを選択するプライオリティ回路を備え
   ていることを特徴とするＲＬＬ符号復調装置。
7. 【請求項７】 請求項６記載のＲＬＬ符号復調装置にお
   いて、 前記ＲＬＬデコード部は、 前記ＲＬＬデータから傷成分を除去し、傷訂正データと
   して一時保持するとともに、除去したとき、傷訂正フラ
   グをセットする傷訂正制御ブロックを備え、 前記プライオリティ回路は、 前記デコードフラグがいずれもセットされておらず、か
   つ、前記傷訂正フラグがセットされているとき、前記傷
   訂正制御ブロックに、前記傷訂正データを前記正規デコ
   ードおよび不正規デコードに出力するよう指示するもの
   であることを特徴とするＲＬＬ符号復調装置。
8. 【請求項８】 請求項６記載のＲＬＬ符号復調装置にお
   いて、 前記プライオリティ回路は、前記デコードフラグおよび
   傷訂正フラグがいずれもセットされていないとき、訂正
   不能と判断して、リクエスト信号を出力するものであ
   り、 当該ＲＬＬ符号復調装置は、 前記プライオリティー回路からリクエスト信号が出力さ
   れたとき、代替データを前記プライオリティ回路に出力
   する代替データジェネレータを備えていることを特徴と
   するＲＬＬ符号復調装置。
9. 【請求項９】 請求項８記載のＲＬＬ符号復調装置にお
   いて、 前記代替データジェネレータは、 前記代替データとして、ランダムなデータを出力するも
   のであることを特徴とするＲＬＬ符号復調装置。
10. 【請求項１０】 請求項８記載のＲＬＬ符号復調装置に
    おいて、 前記代替データジェネレータは、 前記代替データとして、シンドローム演算において確実
    にエラーとなるデータ系列を出力するものであることを
    特徴とするＲＬＬ符号復調装置。
11. 【請求項１１】 請求項８記載のＲＬＬ符号復調装置に
    おいて、 前記プライオリティ回路から出力されたリクエスト信号
    をカウントし、このカウント値が所定値よりも大きいと
    き、システムが異常であることを示すステータス信号を
    出力するエラーカウンタを備えていることを特徴とする
    ＲＬＬ符号復調装置。
12. 【請求項１２】 入力されたＲＦ信号を、ＲＬＬデータ
    に変換するＲＬＬ符号変換回路と、 前記ＲＬＬ符号変換回路から出力されたＲＬＬデータか
    ら、傷データ成分を除去する傷訂正回路と、 前記傷訂正回路によって傷データ成分が除去されたＲＬ
    Ｌデータを、デコードするデコーダと、 前記デコーダから出力されたデコードデータに対し、エ
    ラー訂正を行うエラー訂正回路とを備えたことを特徴と
    するＲＬＬ符号復調装置。
13. 【請求項１３】 入力されたＲＦデータを、ＮＲＺＩ形
    式のＲＬＬデータに変換するＲＬＬ符号変換回路と、 前記ＲＬＬ符号変換回路から出力されたＲＬＬデータ
    を、デコードする第１のＲＬＬデコード部と、 前記第１のＲＬＬデコード部から出力されたデコードデ
    ータに対し、エラー訂正を行うエラー訂正回路とを備
    え、 前記第１のＲＬＬデコード部は、 ＲＬＬ符号の規約を表す所定の関係に基づいて、前記Ｒ
    ＬＬデータをデコードするデコーダと、 前記デコーダから出力されたデコード結果を、それぞれ
    異なるタイミングでラッチする複数のラッチと、 前記複数のラッチによってラッチされたデコード結果の
    うちのいずれかを、前記デコードデータとして選択する
    選択回路とを備えたものであることを特徴とするＲＬＬ
    符号復調装置。
14. 【請求項１４】 請求項１３記載のＲＬＬ符号復調装置
    において、 前記デコーダは、デコードが正常に実行されたとき、デ
    コードフラグをセットするものであり、 前記複数のラッチは、デコード結果と併せてデコードフ
    ラグをラッチするものであり、 前記選択回路は、デコード結果のうち、これに対応する
    デコードフラグがセットされているものを、選択するも
    のであることを特徴とするＲＬＬ符号復調装置。
15. 【請求項１５】 請求項１３記載のＲＬＬ符号復調装置
    において、 前記複数のラッチのラッチ動作のタイミングを制御する
    タイミング生成ブロックを備え、 前記タイミング生成ブロックは、 前記ＲＬＬデータと、データクロックとを受けて、ラッ
    チタイミングを生成するラッチタイミング生成回路と、 前記データクロックを、前記ラッチタイミング生成回路
    からリセット信号が出力される毎にカウントするクロッ
    クカウンタとを備えたものであり、 前記クロックカウンタは、前記データクロックのカウン
    ト値を基にして、前記選択回路に、選択すべきラッチを
    指示するものであることを特徴とするＲＬＬ符号復調装
    置。
16. 【請求項１６】 請求項１５記載のＲＬＬ符号復調装置
    において、 前記クロックカウンタは、前記データクロックのカウン
    ト値が所定の範囲にないとき、システムが異常であるこ
    とを示すステータス信号を出力することを特徴とするＲ
    ＬＬ符号復調装置。
17. 【請求項１７】 請求項１３記載のＲＬＬ符号復調装置
    において、 前記ＲＬＬ符号変換回路から出力されたＲＬＬデータ
    を、デコードする第２のＲＬＬデコード部を備え、 前記第２のＲＬＬデコード部は、 前記所定の関係において、ＲＬＬデータにおける変化ビ
    ット、およびこの変化ビットの時間的に前および後の少
    なくともいずれか一方のビットを、デコード非対象ビッ
    トとし、このデコード非対象ビットについてケアしない
    で、前記ＲＬＬデータをデコードする不正規デコーダ
    と、 前記不正規デコーダから出力されたデコード結果を、そ
    れぞれ異なるタイミングでラッチする複数のラッチと、 前記複数のラッチによってラッチされたデコード結果の
    うちのいずれかを、デコードデータとして選択する選択
    回路とを備えたものであることを特徴とするＲＬＬ符号
    復調装置。
18. 【請求項１８】 請求項１７記載のＲＬＬ符号復調装置
    において、 前記第１および第２のＲＬＬデコード部は、正常なデコ
    ード結果を選択出力するとき、選択フラグをセットする
    ものであり、 当該ＲＬＬ符号復調装置は、 前記第１および第２のＲＬＬデコード部から出力された
    デコード結果の中から、前記選択フラグを参照して、い
    ずれか１つを選択するプライオリティ回路を備えている
    ことを特徴とするＲＬＬ符号復調装置。
19. 【請求項１９】 請求項１８記載のＲＬＬ符号復調装置
    において、 前記ＲＬＬデータにおけるビット成分が、所定個数以上
    連続して“０”であるとき、バーストエラーであること
    を示すＡＬＬゼロ信号を出力するＡＬＬゼロ検出回路
    と、 前記ＡＬＬゼロ検出回路からＡＬＬゼロ信号を受けたと
    き、代替データを前記プライオリティ回路に出力する代
    替データジェネレータとを備えていることを特徴とする
    ＲＬＬ符号復調装置。
20. 【請求項２０】 請求項１９記載のＲＬＬ符号復調装置
    において、 前記ＡＬＬゼロ信号は、前記エラー訂正回路に入力され
    ることを特徴とするＲＬＬ符号復調装置。