JP2003187528A - Rll code demodulator - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To reduce the work load of an error correcting circuit in RLL code demodulation and to improve the error correcting capability for the entire system. <P>SOLUTION: An RLL decoding section 20 converts RLL data DRLL outputted from an RLL code converting circuit 10 into decoded data DDC. An RLL decoding section 20 is provided with a regular decoder 21 which conducts decoding based on a prescribed relationship that represents the rule of the RLL code and an irregular decoder 22 which conducts decoding without daring the changed bit and the bits before or after the bit in the RLL data as decoded non-object bits. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、ＣＤ、ＣＤ−ＲＯ
Ｍ、ＤＶＤ等の光ディスクを再生する装置におけるＲＬ
Ｌの復調に関する技術に属する。TECHNICAL FIELD The present invention relates to a CD and a CD-RO.
RL in a device for reproducing optical disks such as M and DVD
This belongs to the technology related to L demodulation.

【０００２】[0002]

【従来の技術】以下、従来のＲＬＬ符号復調について、
図１９を用いて説明を行う。2. Description of the Related Art The conventional RLL code demodulation will be described below.
A description will be given with reference to FIG.

【０００３】図１９はＣＤ等の光ディスクシステムの構
成を示す。ここでは特にＲＬＬデータ信号の信号処理に
必要な部分について説明する。FIG. 19 shows the structure of an optical disk system such as a CD. Here, particularly, a part necessary for signal processing of the RLL data signal will be described.

【０００４】図１９のシステムにおいて、光ピックアッ
プ１７１が、光ディスク１７０に当てたレーザー等の反
射信号からＲＦ信号を取り出す。アナログ回路から構成
されたヘッドアンプブロック１７２が、光ピックアップ
１７１の出力を一定レベルまで増幅し、ＲＦ信号ＳＲＦ
としてＲＬＬ符号変換回路１２７に入力する。ＲＬＬ符
号変換回路１２７は、ＲＦ信号ＳＲＦに対して符号化を
行い、ＲＬＬデータＤＲＬＬを出力する。デコーダ１１
２は、ｍビットのＲＬＬデータＤＲＬＬをｎビットのデ
コードデータＤＤＣに変換し、記録データの抽出を行
い、エラー訂正回路１１５に伝える。In the system of FIG. 19, an optical pickup 171 extracts an RF signal from a reflected signal of a laser or the like applied to the optical disc 170. A head amplifier block 172 composed of an analog circuit amplifies the output of the optical pickup 171 to a certain level and outputs an RF signal SRF.
Is input to the RLL code conversion circuit 127. The RLL code conversion circuit 127 encodes the RF signal SRF and outputs RLL data DRLL. Decoder 11
2 converts m-bit RLL data DRLL into n-bit decoded data DDC, extracts recording data, and transmits it to the error correction circuit 115.

【０００５】[0005]

【発明が解決しようとする課題】ここで、デコーダ１１
２は、入力されたＲＬＬデータＤＲＬＬがＲＬＬの規約
に違反しているか否かについて判断を行わない。また、
ＲＬＬの規約に違反したＲＬＬデータＤＲＬＬに対して
も、エラー訂正は行わない。したがって、ＲＬＬの規約
に違反したＲＬＬデータは、全て、エラー訂正回路１５
において処理を行うことになる。エラー訂正回路１５で
は、訂正可能なエラー数が決まっているため、エラー数
が処理能力を超えると、エラーは訂正されない。Here, the decoder 11 is used.
No. 2 does not judge whether the input RLL data DRLL violates the rules of RLL. Also,
No error correction is performed on the RLL data DRLL that violates the RLL rules. Therefore, all the RLL data that violates the RLL rules are all corrected by the error correction circuit 15.
Will be processed. In the error correction circuit 15, since the number of errors that can be corrected is determined, when the number of errors exceeds the processing capacity, the errors are not corrected.

【０００６】すなわち、図１９のシステムにおいて、Ｒ
ＬＬ規約に違反しているような比較的精度が要求されな
いエラーに対しても、エラー訂正回路１１５に伝達され
るまでは、エラーの訂正が行われないので、エラー訂正
回路１１５の処理の負担は極めて大きい。ところが、現
状のシステム構成において、エラー訂正回路の訂正能力
の向上を図った場合、回路規模が非常に増大する。ま
た、光ディスクシステムの高速化を図った場合、ＲＬＬ
符号がビットスリップを起こしやすいといった問題があ
る。That is, in the system of FIG.
Even for an error that does not require relatively high precision such as violating the LL protocol, the error is not corrected until the error is transmitted to the error correction circuit 115. Therefore, the processing load of the error correction circuit 115 is not increased. Extremely large. However, in the current system configuration, if the correction capability of the error correction circuit is improved, the circuit scale will be greatly increased. If the speed of the optical disk system is increased, RLL
There is a problem that the code easily causes bit slip.

【０００７】前記の問題に鑑み、本発明は、ＲＬＬ符号
復調において、エラー訂正回路の負担を軽減し、かつ、
システム全体としてエラー訂正能力の向上を図り、記録
データの高速再生を可能にすることを課題とする。In view of the above problems, the present invention reduces the load on the error correction circuit in RLL code demodulation, and
The problem is to improve the error correction capability of the entire system and to enable high-speed reproduction of recorded data.

【０００８】[0008]

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、ＲＬＬ符号
復調装置として、入力されたＲＦ信号をＮＲＺＩ形式の
ＲＬＬデータに変換するＲＬＬ符号変換回路と、前記Ｒ
ＬＬ符号変換回路から出力されたＲＬＬデータをデコー
ドするＲＬＬデコード部と、前記ＲＬＬデコード部から
出力されたデコードデータに対し、エラー訂正を行うエ
ラー訂正回路とを備え、前記ＲＬＬデコード部は、ＲＬ
Ｌ符号の規約を表す所定の関係に基づいて、前記ＲＬＬ
データをデコードする正規デコーダと、前記所定の関係
において、ＲＬＬデータにおける変化ビット、およびこ
の変化ビットの時間的に前および後の少なくともいずれ
か一方のビットを、デコード非対象ビットとし、このデ
コード非対象ビットについてケアしないで、前記ＲＬＬ
デコードをデコードする不正規デコーダとを備えている
ものである。In order to solve the above-mentioned problems, the solving means provided by the invention of claim 1 is, as an RLL code demodulating device, converting an inputted RF signal into RLL data of NRZI format. RLL code conversion circuit and R
The RLL decoding unit includes an RLL decoding unit that decodes the RLL data output from the LL code conversion circuit, and an error correction circuit that performs error correction on the decoded data output from the RLL decoding unit.
The RLL is based on a predetermined relationship that represents the convention of the L code.
A normal decoder that decodes data, and a change bit in the RLL data and at least one of the time bit before and after the change bit in the predetermined relationship are set as the decode non-target bits, and the decode non-target bits are set. Don't care about bits, RLL
And an irregular decoder for decoding the decoding.

【０００９】請求項１の発明によると、ＲＬＬデコード
部が、正規デコーダと、デコード非対象ビットについて
ケアしない不正規デコーダとを備えているので、ＲＬＬ
データが誤っていた場合でも、そのエラーの内容によっ
ては、デコードを行うことが可能になる。これにより、
後段のエラー訂正回路の負荷が軽減される。According to the first aspect of the present invention, the RLL decoding unit includes the regular decoder and the irregular decoder that does not care about the decoding non-target bit.
Even if the data is incorrect, depending on the content of the error, it becomes possible to perform decoding. This allows
The load on the error correction circuit in the subsequent stage is reduced.

【００１０】そして、請求項２の発明では、前記請求項
１のＲＬＬ符号復調装置における不正規デコーダは、連
続するデコード非対象ビットを入力とするＯＲ回路を備
え、前記ＯＲ回路の出力を含めてデコードを行うものと
する。Further, in the invention of claim 2, the irregular decoder in the RLL code demodulating device of claim 1 includes an OR circuit which inputs continuous decoding non-target bits, and includes an output of the OR circuit. Decoding shall be performed.

【００１１】また、請求項３の発明では、前記請求項１
のＲＬＬ符号復調装置における不正規デコーダは、連続
するデコード非対象ビットを入力とするＸＯＲ回路を備
え、前記ＸＯＲ回路の出力を含めてデコードを行うもの
とする。Further, in the invention of claim 3, the above-mentioned claim 1
The irregular decoder in the RLL code demodulator of (1) includes an XOR circuit having continuous decoding non-target bits as input, and performs decoding including the output of the XOR circuit.

【００１２】また、請求項４の発明では、前記請求項１
のＲＬＬ符号復調装置におけるＲＬＬデコード部は、前
記不正規デコーダから複数のデコード結果が出力された
とき、そのそれぞれをＲＬＬ符号に再び変調して元のＲ
ＬＬデータと比較し、最も誤りが少ないものを選択する
選択回路を備えたものとする。According to the invention of claim 4, the invention according to claim 1
When a plurality of decoding results are output from the irregular decoder, the RLL decoding unit in the RLL code demodulating device of FIG.
A selection circuit for comparing the LL data with the one having the least error is provided.

【００１３】また、請求項５の発明では、前記請求項１
のＲＬＬ符号復調装置における不正規デコーダは、マー
ジングビットを含めてデコードを行うものとする。According to the invention of claim 5, said claim 1
The irregular decoder in the RLL code demodulation device of 1 performs decoding including merging bits.

【００１４】また、請求項６の発明では、前記請求項１
のＲＬＬ符号復調装置において、前記正規デコーダおよ
び不正規デコーダは、デコードが正常に実行されたと
き、デコードフラグをセットするものとし、前記ＲＬＬ
デコード部は、前記正規デコーダおよび不正規デコーダ
から出力されたデコード結果の中から、前記デコードフ
ラグを参照して、いずれか１つを選択するプライオリテ
ィ回路を備えているものとする。According to the invention of claim 6, said claim 1
In the RLL code demodulating device, the normal decoder and the irregular decoder set a decode flag when the decoding is normally executed.
It is assumed that the decoding unit includes a priority circuit that selects any one of the decoding results output from the regular decoder and the irregular decoder by referring to the decode flag.

【００１５】そして、請求項７の発明では、前記請求項
６のＲＬＬ符号復調装置において、前記ＲＬＬデコード
部は、前記ＲＬＬデータから傷成分を除去し、傷訂正デ
ータとして一時保持するとともに、除去したとき、傷訂
正フラグをセットする傷訂正制御ブロックを備え、前記
プライオリティ回路は、前記デコードフラグがいずれも
セットされておらず、かつ、前記傷訂正フラグがセット
されているとき、前記傷訂正制御ブロックに、前記傷訂
正データを前記正規デコードおよび不正規デコードに出
力するよう指示するものとする。Further, in the invention of claim 7, in the RLL code demodulating device of claim 6, the RLL decoding section removes a flaw component from the RLL data, temporarily holds it as flaw correction data, and removes it. A defect correction control block for setting a defect correction flag, wherein the priority circuit has the defect correction control block when none of the decode flags is set and the defect correction flag is set. Then, it is instructed to output the flaw correction data to the regular decoding and the irregular decoding.

【００１６】また、請求項８の発明では、前記請求項６
のＲＬＬ符号復調装置において、前記プライオリティ回
路は、前記デコードフラグおよび傷訂正フラグがいずれ
もセットされていないとき、訂正不能と判断してリクエ
スト信号を出力するものとし、当該ＲＬＬ符号復調装置
は、前記プライオリティー回路からリクエスト信号が出
力されたとき、代替データを前記プライオリティ回路に
出力する代替データジェネレータを備えているものとす
る。Further, in the invention of claim 8, the invention according to claim 6
In the RLL code demodulation device, the priority circuit, when neither the decode flag nor the flaw correction flag is set, determines that the correction is impossible and outputs a request signal. It is assumed that a substitute data generator that outputs substitute data to the priority circuit when the request signal is output from the priority circuit is provided.

【００１７】そして、請求項９の発明では、前記請求項
８のＲＬＬ符号復調装置における代替データジェネレー
タは、前記代替データとして、ランダムなデータを出力
するものとする。Further, in the invention of claim 9, the alternative data generator in the RLL code demodulating device of claim 8 outputs random data as the alternative data.

【００１８】また、請求項１０の発明では、前記請求項
８のＲＬＬ符号復調装置における代替データジェネレー
タは、前記代替データとして、シンドローム演算におい
て確実にエラーとなるデータ系列を出力するものとす
る。According to the tenth aspect of the present invention, the alternative data generator in the RLL code demodulating device of the eighth aspect outputs as the alternative data a data sequence that causes an error in the syndrome operation without fail.

【００１９】さらに、請求項１１の発明では、前記請求
項８のＲＬＬ符号復調装置は、前記プライオリティ回路
から出力されたリクエスト信号をカウントし、このカウ
ント値が所定値よりも大きいとき、システムが異常であ
ることを示すステータス信号を出力するエラーカウンタ
を備えているものとする。Further, in the invention of claim 11, the RLL code demodulating device of claim 8 counts the request signal output from the priority circuit, and when the count value is larger than a predetermined value, the system is abnormal. It is assumed to have an error counter that outputs a status signal indicating that.

【００２０】また、請求項１２の発明が講じた解決手段
は、ＲＬＬ符号復調装置として、入力されたＲＦ信号を
ＲＬＬデータに変換するＲＬＬ符号変換回路と、前記Ｒ
ＬＬ符号変換回路から出力されたＲＬＬデータから傷デ
ータ成分を除去する傷訂正回路と、前記傷訂正回路によ
って傷データ成分が除去されたＲＬＬデータをデコード
するデコーダと、前記デコーダから出力されたデコード
データに対し、エラー訂正を行うエラー訂正回路とを備
えたものである。Further, the means for solving the problems of the twelfth aspect of the present invention is, as an RLL code demodulating device, an RLL code converting circuit for converting an input RF signal into RLL data, and the RLL code converting circuit.
A flaw correction circuit that removes a flaw data component from the RLL data output from the LL code conversion circuit, a decoder that decodes the RLL data from which the flaw data component has been removed by the flaw correction circuit, and decode data output from the decoder. On the other hand, it is provided with an error correction circuit for performing error correction.

【００２１】請求項１２の発明によると、例えば傷のあ
るディスクから読み出されたＲＦ信号であっても、傷訂
正回路によって、ＲＬＬデータから傷データ成分が除去
されるので、デコードが可能になる。According to the twelfth aspect of the present invention, even if the RF signal is read from, for example, a scratched disc, the scratch correction circuit removes the scratch data component from the RLL data, so that decoding is possible. .

【００２２】また、請求項１３の発明が講じた解決手段
は、ＲＬＬ符号復調装置として、入力されたＲＦデータ
をＮＲＺＩ形式のＲＬＬデータに変換するＲＬＬ符号変
換回路と、前記ＲＬＬ符号変換回路から出力されたＲＬ
Ｌデータをデコードする第１のＲＬＬデコード部と、前
記第１のＲＬＬデコード部から出力されたデコードデー
タに対し、エラー訂正を行うエラー訂正回路とを備え、
前記第１のＲＬＬデコード部は、ＲＬＬ符号の規約を表
す所定の関係に基づいて前記ＲＬＬデータをデコードす
るデコーダと、前記デコーダから出力されたデコード結
果をそれぞれ異なるタイミングでラッチする複数のラッ
チと、前記複数のラッチによってラッチされたデコード
結果のうちのいずれかを前記デコードデータとして選択
する選択回路とを備えたものである。The means for solving the problems of the thirteenth aspect of the present invention is, as an RLL code demodulation device, an RLL code conversion circuit for converting input RF data into RLL data in NRZI format, and an output from the RLL code conversion circuit. RL
A first RLL decoding unit that decodes L data; and an error correction circuit that performs error correction on the decoded data output from the first RLL decoding unit,
The first RLL decoding unit includes a decoder that decodes the RLL data based on a predetermined relationship that represents a RLL code convention, and a plurality of latches that latch the decoding results output from the decoder at different timings. And a selection circuit for selecting any of the decoding results latched by the plurality of latches as the decoding data.

【００２３】請求項１３の発明によると、ＲＬＬデータ
のデコード結果が、複数のラッチによって、異なるタイ
ミングでラッチされるので、ジッタなどに起因するビッ
トシフトによるエラーについては、訂正可能となる。こ
れにより、後段のエラー訂正回路の負荷が軽減される。According to the thirteenth aspect of the present invention, the decoding result of the RLL data is latched by the plurality of latches at different timings, so that the error due to the bit shift caused by the jitter or the like can be corrected. As a result, the load on the error correction circuit in the subsequent stage is reduced.

【００２４】そして、請求項１４の発明では、前記請求
項１３のＲＬＬ符号復調装置において、前記デコーダ
は、デコードが正常に実行されたとき、デコードフラグ
をセットするものとし、前記複数のラッチは、デコード
結果と併せてデコードフラグをラッチするものとし、前
記選択回路は、デコード結果のうち、これに対応するデ
コードフラグがセットされているものを選択するものと
する。According to a fourteenth aspect of the present invention, in the RLL code demodulating device of the thirteenth aspect, the decoder sets a decode flag when the decoding is normally executed, and the plurality of latches include: It is assumed that the decode flag is latched together with the decode result, and the selection circuit selects the decode result having the decode flag corresponding thereto set.

【００２５】また、請求項１５の発明では、前記請求項
１３のＲＬＬ符号復調装置は、前記複数のラッチのラッ
チ動作のタイミングを制御するタイミング生成ブロック
を備えたものとし、前記タイミング生成ブロックは、前
記ＲＬＬデータとデータクロックとを受けて、ラッチタ
イミングを生成するラッチタイミング生成回路と、前記
データクロックを、前記ラッチタイミング生成回路から
リセット信号が出力される毎にカウントするクロックカ
ウンタとを備えたものとし、前記クロックカウンタは、
前記データクロックのカウント値を基にして、前記選択
回路に選択すべきラッチを指示するものとする。Further, in the invention of claim 15, the RLL code demodulating device of claim 13 includes a timing generation block for controlling a timing of a latch operation of the plurality of latches, and the timing generation block includes: A latch timing generation circuit that receives the RLL data and the data clock and generates a latch timing, and a clock counter that counts the data clock each time a reset signal is output from the latch timing generation circuit. And the clock counter is
Based on the count value of the data clock, the selection circuit is instructed which latch should be selected.

【００２６】そして、請求項１６の発明では、前記請求
項１５のＲＬＬ符号復調装置におけるクロックカウンタ
は、前記データクロックのカウント値が所定の範囲にな
いとき、システムが異常であることを示すステータス信
号を出力するものとする。According to the sixteenth aspect of the present invention, the clock counter in the RLL code demodulating apparatus of the fifteenth aspect is a status signal indicating that the system is abnormal when the count value of the data clock is not within a predetermined range. Shall be output.

【００２７】また、請求項１７の発明では、前記請求項
１３のＲＬＬ符号復調装置は、前記ＲＬＬ符号変換回路
から出力されたＲＬＬデータをデコードする第２のＲＬ
Ｌデコード部を備えたものとし、前記第２のＲＬＬデコ
ード部は、前記所定の関係において、ＲＬＬデータにお
ける変化ビットおよびこの変化ビットの時間的に前およ
び後の少なくともいずれか一方のビットをデコード非対
象ビットとし、このデコード非対象ビットについてケア
しないで前記ＲＬＬデータをデコードする不正規デコー
ダと、前記不正規デコーダから出力されたデコード結果
をそれぞれ異なるタイミングでラッチする複数のラッチ
と、前記複数のラッチによってラッチされたデコード結
果のうちのいずれかをデコードデータとして選択する選
択回路とを備えたものとする。Further, in the invention of claim 17, the RLL code demodulating device of claim 13 is the second RL for decoding the RLL data output from the RLL code converting circuit.
The second RLL decoding unit is provided with an L decoding unit, and in the predetermined relationship, the second RLL decoding unit decodes the change bit in the RLL data and at least one bit before and after the change bit in time. An irregular decoder that decodes the RLL data as a target bit without care about the decoding non-target bit, a plurality of latches that latch the decoding result output from the irregular decoder at different timings, and a plurality of the latches. And a selection circuit that selects any one of the decoding results latched by as decoding data.

【００２８】そして、請求項１８の発明では、前記請求
項１７のＲＬＬ符号復調装置は、前記第１および第２の
ＲＬＬデコード部は、正常なデコード結果を選択出力す
るとき、選択フラグをセットするものとし、当該ＲＬＬ
符号復調装置は、前記第１および第２のＲＬＬデコード
部から出力されたデコード結果の中から、前記選択フラ
グを参照していずれか１つを選択するプライオリティ回
路を備えているものとする。According to the eighteenth aspect of the invention, in the RLL code demodulating device of the seventeenth aspect, the first and second RLL decoding units set a selection flag when selectively outputting a normal decoding result. The relevant RLL
It is assumed that the code demodulation device includes a priority circuit that selects one of the decoding results output from the first and second RLL decoding units by referring to the selection flag.

【００２９】そして、請求項１９の発明では、前記請求
項１８のＲＬＬ符号復調装置は、前記ＲＬＬデータにお
けるビット成分が所定個数以上連続して“０”であると
き、バーストエラーであることを示すＡＬＬゼロ信号を
出力するＡＬＬゼロ検出回路と、前記ＡＬＬゼロ検出回
路からＡＬＬゼロ信号を受けたとき、代替データを前記
プライオリティ回路に出力する代替データジェネレータ
とを備えているものとする。According to the nineteenth aspect of the invention, the RLL code demodulating apparatus of the eighteenth aspect indicates that a burst error occurs when the number of bit components in the RLL data is continuously "0" by a predetermined number or more. An ALL zero detection circuit that outputs an ALL zero signal and an alternative data generator that outputs alternative data to the priority circuit when an ALL zero signal is received from the ALL zero detection circuit are provided.

【００３０】さらに、請求項２０の発明では、前記請求
項１９のＲＬＬ符号復調装置におけるＡＬＬゼロ信号
は、前記エラー訂正回路に入力されるものとする。Further, in the invention of claim 20, the ALL zero signal in the RLL code demodulating device of claim 19 is input to the error correction circuit.

【００３１】[0031]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【００３２】（第１の実施形態）図１は本発明の第１の
実施形態に係るＲＬＬ符号復調装置の構成を示すブロッ
ク図である。図１において、１０は入力されたアナログ
ＲＦ信号ＳＲＦをＮＲＺＩ形式のＲＬＬデータＤＲＬＬ
に変換するＲＬＬ符号変換回路、２０はＲＬＬ符号変換
回路１０から出力されたＲＬＬデータＤＲＬＬをデコー
ドするＲＬＬデコード部、３０はＲＬＬデコード部２０
から出力されたデコードデータＤＤＣに対し、エラー訂
正を行うエラー訂正回路３０である。(First Embodiment) FIG. 1 is a block diagram showing the arrangement of an RLL code demodulator according to the first embodiment of the present invention. In FIG. 1, reference numeral 10 denotes an input analog RF signal SRF, which is RLL data DRLL in NRZI format.
RLL code conversion circuit for converting to RLL, 20 is an RLL decoding unit for decoding the RLL data DRLL output from the RLL code conversion circuit 10, and 30 is an RLL decoding unit 20.
The error correction circuit 30 performs error correction on the decoded data DDC output from the.

【００３３】ＲＬＬ符号変換回路１０は、アナログＲＦ
信号ＳＲＦを２値化されたＲＦデータに変換するアナロ
グ−ディジタル（Ａ／Ｄ）変換回路１１と、Ａ／Ｄ変換
回路１１から出力された２値化されたＲＦデータをＮＲ
ＺＩ形式のＲＬＬデータＤＲＬＬに変換するＮＲＺ−Ｎ
ＲＺＩ変換回路１２とを備えている。また、ＲＬＬデコ
ード部２０は、ＲＬＬ符号の規約を表す所定の関係に基
づいてＲＬＬデータをデコードする正規デコーダ２１
と、ＲＬＬデータにおける一部のビットをデコード非対
象ビットとし、このデコード非対象ビットについてケア
しないで、ＲＬＬデータをデコードする不正規デコーダ
２２とを備えている。The RLL code conversion circuit 10 is an analog RF
The analog-digital (A / D) conversion circuit 11 for converting the signal SRF into binarized RF data, and the binarized RF data output from the A / D conversion circuit 11 are converted into NR.
NRZ-N to convert to RLL data DRLL in ZI format
The RZI conversion circuit 12 is provided. The RLL decoding unit 20 also includes a regular decoder 21 that decodes the RLL data based on a predetermined relationship that represents the RLL code convention.
And a part of the bits in the RLL data that are not decoding target bits, and the irregular decoder 22 that decodes the RLL data without caring for the decoding non-target bits.

【００３４】図１のＲＬＬ符号復調装置の動作について
説明する。The operation of the RLL code demodulator of FIG. 1 will be described.

【００３５】例えば光ディスクから読み出されたアナロ
グＲＦ信号ＳＲＦは、ＲＬＬ符号変換回路１０に入力さ
れる。入力されたアナログＲＦ信号ＳＲＦは、ＲＬＬ符
号変換回路１０において、Ａ／Ｄ変換されるとともにＮ
ＲＺ形式からＮＲＺＩ形式に変換されて、ＲＬＬデータ
ＤＲＬＬとなる。ＲＬＬデータＤＲＬＬはＲＬＬデコー
ド部２０に入力される。入力されたＲＬＬデータＤＲＬ
Ｌは、ＲＬＬデコード部２０において、正規デコーダ２
１および不正規デコーダ２２にそれぞれ与えられ、デコ
ードされる。ＲＬＬデコード部２０から出力されたデコ
ードデータＤＤＣは、エラー訂正回路１５に伝達され、
エラー訂正が施される。For example, the analog RF signal SRF read from the optical disk is input to the RLL code conversion circuit 10. The input analog RF signal SRF is A / D converted in the RLL code conversion circuit 10 and at the same time N
The RZ format is converted to the NRZI format to become RLL data DRLL. The RLL data DRLL is input to the RLL decoding unit 20. Input RLL data DRL
L is the regular decoder 2 in the RLL decoding unit 20.
1 and the irregular decoder 22 and are decoded respectively. The decoded data DDC output from the RLL decoding unit 20 is transmitted to the error correction circuit 15,
Error correction is applied.

【００３６】図２は本実施形態におけるデコード論理の
特徴を示す図であり、（ａ）は正規デコーダ２１のデコ
ード論理、（ｂ）は不正規デコーダ２２のデコード論理
である。図２では、１６ビットのＲＬＬデータＤＲＬＬ
を２ビットのデコードデータＤＤＣに変換するものとし
ている。2A and 2B are diagrams showing the characteristics of the decoding logic in this embodiment. FIG. 2A shows the decoding logic of the regular decoder 21 and FIG. 2B shows the decoding logic of the irregular decoder 22. In FIG. 2, 16-bit RLL data DRLL
Is converted into 2-bit decoded data DDC.

【００３７】図２（ａ）から分かるように、正規デコー
ダ２１のデコード論理は、通常のデコードと同様であ
る。これに対して図２（ｂ）に示すように、不正規デコ
ーダ２２のデコード論理では、ＲＬＬデータＤＲＬＬに
おける変化ビット（“１”）と、時間的にその後のビッ
トをデコード非対象ビット（“Ｘ”と図示）としてお
り、これらのデコード非対象ビットについてはケアしな
いようになっている。As can be seen from FIG. 2A, the decoding logic of the normal decoder 21 is the same as the normal decoding. On the other hand, as shown in FIG. 2B, in the decoding logic of the irregular decoder 22, the change bit (“1”) in the RLL data DRLL and the bit that is temporally subsequent thereto are decoded non-target bits (“X”). "), And care is not taken regarding these non-decoded bits.

【００３８】図３はアナログＲＦ信号ＳＲＦに特性劣化
が生じた場合における，ＲＬＬデータＤＲＬＬの変化を
示す図である。図３（ａ）に破線で示すように、アナロ
グＲＦ信号ＳＲＦの信号波形が特性劣化に起因して変化
したとき、ＲＬＬデータＤＲＬＬは、図３（ｂ）に示す
正常時のものから図３（ｃ）に示すものに変化する。す
なわち、第３および第４番目のビットにエラーを含むこ
とになる。このとき、正規デコーダ２１では、そのデコ
ード論理において変換の対象とならないので、デコード
はなされない。これに対して、不正規デコーダ２２で
は、そのデコード論理において、第３および第４番目の
ビットはデコード非対象ビットに該当するので、正常に
デコードがなされ、この場合には、デコードデータＤＤ
Ｃとして“０１”が出力される。FIG. 3 is a diagram showing changes in the RLL data DRLL when the characteristic deterioration occurs in the analog RF signal SRF. As shown by the broken line in FIG. 3A, when the signal waveform of the analog RF signal SRF changes due to characteristic deterioration, the RLL data DRLL is changed from the normal state shown in FIG. Change to that shown in c). That is, the third and fourth bits contain an error. At this time, the normal decoder 21 does not perform decoding because it is not a target of conversion in its decoding logic. On the other hand, in the irregular decoder 22, since the third and fourth bits correspond to the non-decoding bits in the decoding logic, the decoding is normally performed. In this case, the decoding data DD
"01" is output as C.

【００３９】このように、不正規デコーダ２２では、例
えばビットスリップ等が生じて、ＲＬＬデータの変化ビ
ットが後ろにシフトしたようなエラーデータが入力され
た場合であっても、エラーのビットがデコード非対象ビ
ットに該当するため、デコードが可能になる。なお、正
規デコーダ２１でも不正規デコーダ２２でもデコードが
できなかった場合には、デコードデータＤＤＣはＲＬＬ
デコード部２０から出力されない。As described above, the irregular decoder 22 decodes the error bit even when error data such as a bit slip occurs and the change bit of the RLL data is shifted backward. Since it corresponds to a non-target bit, decoding becomes possible. If neither the regular decoder 21 nor the irregular decoder 22 is able to decode, the decoded data DDC is RLL.
It is not output from the decoding unit 20.

【００４０】したがって、正規デコーダ２１と、不正規
ＲＬＬデコーダ２２とを組み合わせることによって、Ｒ
ＬＬデータが誤っていた場合でも、そのエラーの内容に
よっては、デコードを行うことが可能になる。Therefore, by combining the regular decoder 21 and the irregular RLL decoder 22, R
Even if the LL data is erroneous, it is possible to perform decoding depending on the content of the error.

【００４１】なお、上述の例では、不正規デコーダ２２
のデコード論理において、ＲＬＬデータにおける変化ビ
ットとその時間的に後のビットをデコード非対象ビット
としたが、これ以外のビットを、デコード非対象ビット
としてもかまわない。In the above example, the irregular decoder 22
In the decoding logic, the change bit in the RLL data and the bit temporally subsequent thereto are the non-decoding bits, but the other bits may be the non-decoding bits.

【００４２】図４は不正規デコーダ２２のデコード論理
の他の例を示す図である。同図中、（ａ）は変化ビット
とその時間的に前のビットをデコード非対象ビットとし
た例、（ｂ）は変化ビットとその時間的に前および後の
ビットをデコード非対象ビットとした例である。FIG. 4 is a diagram showing another example of the decoding logic of the irregular decoder 22. In the figure, (a) shows an example in which a change bit and a bit preceding in time thereof are non-decoding bits, and (b) shows a change bit and bits preceding and subsequent in time thereof are non-decoding bits. Here is an example.

【００４３】図５はアナログＲＦ信号ＳＲＦがジッタな
どの影響によってシフトした場合における，ＲＬＬデー
タＤＲＬＬの変化を示す図である。図５（ａ）に破線で
示すように、アナログＲＦ信号ＳＲＦはジッタなどの影
響によって、時間的に前にシフトしたり、後にシフトし
たりする。この場合、ＲＬＬデータＤＲＬＬも同様にジ
ッタ成分を持った状態で符号化される。例えば時間的に
前にシフトした場合には、ＲＬＬデータＤＲＬＬは、図
５（ｂ）に示す理想的なものから図５（ｃ）に示すもの
に変化する。すなわち、第２，３ビット、第１１，１２
ビットおよび第１４，１５ビットにエラーを含むことに
なる。FIG. 5 is a diagram showing changes in the RLL data DRLL when the analog RF signal SRF is shifted due to the influence of jitter or the like. As indicated by the broken line in FIG. 5A, the analog RF signal SRF shifts forward or backward in time due to the influence of jitter or the like. In this case, the RLL data DRLL is similarly coded with a jitter component. For example, in the case of shifting in time forward, the RLL data DRLL changes from the ideal one shown in FIG. 5B to the one shown in FIG. 5C. That is, the second and third bits, the eleventh and twelfth
An error will be included in the bit and the 14th and 15th bits.

【００４４】このとき、正規デコーダ２１では、そのデ
コード論理において変換の対象とならないので、デコー
ドはなされない。これに対して、図４（ａ）に示すよう
なデコード論理、すなわち変化ビットとその前のビット
をデコード非対象ビットとする不正規デコーダ２２で
は、そのデコード論理において、第２，３ビット、第１
１，１２ビットおよび第１４，１５ビットがデコード非
対象ビットに該当するので、正常にデコードがなされ、
この場合には、デコードデータＤＤＣとして“０１”が
出力される。At this time, the normal decoder 21 does not perform the decoding because it is not the target of conversion in its decoding logic. On the other hand, in the decoding logic as shown in FIG. 4A, that is, in the irregular decoder 22 in which the change bit and the previous bit are the non-decoding bits, the second, third, 1
Since the 1st and 12th bits and the 14th and 15th bits correspond to the decoding non-target bits, the decoding is normally performed,
In this case, "01" is output as the decode data DDC.

【００４５】図６はＡ／Ｄ変換のためのＤＳＬ（Data S
lice）基準電圧がシフトした場合における，ＲＬＬデー
タＤＲＬＬの変化を示す図である。ＲＬＬ符号変換回路
１０におけるＡ／Ｄ変換回路１１において、ＤＳＬ方式
が用いられる場合があるが、その際にＤＳＬ基準電圧が
適正であるか否かが問題となる。ＤＳＬ基準電圧が適正
である場合には、図６（ｂ）に示すような正常なＲＬＬ
データＤＲＬＬが生成されるので、正規デコーダ２１に
おけるデコードが可能である。ところが、図６（ａ）に
破線で示すように、ＤＳＬ基準電圧がシフトした場合に
は、図６（ｃ）に示すような誤ったＲＬＬデータＤＲＬ
Ｌが生成される。すなわち、第２，３ビット、第１２，
１３ビットおよび第１４，１５ビットにエラーを含むこ
とになる。FIG. 6 shows a DSL (Data S) for A / D conversion.
(lice) is a diagram showing a change in RLL data DRLL when the reference voltage is shifted. The A / D conversion circuit 11 in the RLL code conversion circuit 10 may use the DSL method, but at that time, whether or not the DSL reference voltage is appropriate becomes a problem. When the DSL reference voltage is appropriate, a normal RLL as shown in FIG.
Since the data DRLL is generated, the normal decoder 21 can decode it. However, as shown by the broken line in FIG. 6A, when the DSL reference voltage is shifted, erroneous RLL data DRL as shown in FIG.
L is generated. That is, the 2nd and 3rd bits, the 12th,
An error will be included in the 13th bit and the 14th and 15th bits.

【００４６】このとき、正規デコーダ２１では、そのデ
コード論理において変換の対象とならないので、デコー
ドはなされない。これに対して、図４（ｂ）に示すよう
なデコード論理、すなわち変化ビットとその前後のビッ
トをデコード非対象ビットとする不正規デコーダ２２で
は、そのデコード論理において、第２，３ビット、第１
２，１３ビットおよび第１４，１５ビットがデコード非
対象ビットに該当するので、正常にデコードがなされ、
この場合には、デコードデータＤＤＣとして“０１”が
出力される。At this time, since the normal decoder 21 is not the target of conversion in its decoding logic, it is not decoded. On the other hand, in the decoding logic as shown in FIG. 4B, that is, in the irregular decoder 22 in which the change bit and the bits before and after the change bit are the non-decoding bits, the second, third, 1
Since the 2nd and 13th bits and the 14th and 15th bits correspond to the decoding non-target bits, the decoding is normally performed,
In this case, "01" is output as the decode data DDC.

【００４７】したがって、正規デコーダ２１と、図４に
示すようなデコード論理を有する不正規ＲＬＬデコーダ
２２とを組み合わせることによっても、ＲＬＬデータが
誤っていた場合でも、そのエラーの内容によっては、デ
コードを行うことが可能になる。Therefore, even if the normal decoder 21 and the irregular RLL decoder 22 having the decoding logic as shown in FIG. 4 are combined, even if the RLL data is erroneous, depending on the content of the error, the decoding may be performed. It will be possible to do.

【００４８】なお、ここでは、不正規デコーダは１個と
したが、不正規デコーダを複数種類設けてもかまわな
い。例えば、図２（ｂ）および図４（ａ），（ｂ）に示
すデコード論理をそれぞれ有する３種類の不正規デコー
ダを、正規デコーダと併せて設けてもよい。Although the number of irregular decoders is one here, plural types of irregular decoders may be provided. For example, three types of irregular decoders each having the decoding logic shown in FIG. 2B and FIGS. 4A and 4B may be provided together with the regular decoder.

【００４９】図７は不正規デコーダの構成例を示す図で
ある。まず、図７（ａ）の構成では、デコード非対象ビ
ットをデコーダ２２１に入力させないようにしている。
すなわち、デコード非対象ビットである第２，３ビッ
ト、第１２，１３ビットおよび第１５，１６ビットを入
力から外している。FIG. 7 is a diagram showing a configuration example of an irregular decoder. First, in the configuration of FIG. 7A, the non-decoding bits are not input to the decoder 221.
That is, the non-decoded bits 2, 3 and 12, 12 and 13 and 15 and 16 are excluded from the input.

【００５０】これに対して、図７（ｂ）の構成では、デ
コーダ２２１Ａの入力側に、連続するデコード非対象ビ
ットを入力とするＯＲゲート２２２を設けている。各Ｏ
Ｒゲート２２２の出力によって、入力となる連続するデ
コード非対象ビットに変化点（すなわち“１”）が含ま
れているか否かを判断することができる。デコーダ２２
１Ａは、デコード非対象ビット以外のビットのデータ
と、各ＯＲゲートの出力とを用いてデコードを行う。こ
れにより、デコードの対象となるビット数が増えるの
で、図７（ａ）の構成よりも訂正精度が高まる。On the other hand, in the configuration of FIG. 7B, the OR gate 222, which receives continuous decoding non-target bits, is provided on the input side of the decoder 221A. Each O
Based on the output of the R gate 222, it is possible to determine whether or not the change point (that is, “1”) is included in the continuous decoding non-target bits that are input. Decoder 22
1A performs decoding using the data of bits other than the non-decoding target bits and the output of each OR gate. As a result, the number of bits to be decoded is increased, so that the correction accuracy is higher than that of the configuration of FIG.

【００５１】また図７（ｃ）の構成では、デコーダ２２
１Ｂの入力側に、連続するデコード非対象ビットを入力
とするＸＯＲゲート２２３を設けている。各ＸＯＲゲー
ト２２３の出力によって、入力となる連続するデコード
非対象ビットに変化点が含まれ、かつ、その変化点が連
続していない状態か、そうでないかを判断することがで
きる。すなわち、図７（ｂ）の構成よりも、入力条件に
厳密さが増す。例えば図６のような、２Ｔ（「Ｔ」はビ
ット周期）以下の成分が発生した場合のような、変化点
が連続した状態においても、誤変換を起こすことがなく
なる。したがって、図７（ｂ）の構成よりもさらに訂正
精度が高まる。In the configuration of FIG. 7C, the decoder 22
On the input side of 1B, an XOR gate 223 is provided, which receives continuous decoding non-target bits. By the output of each XOR gate 223, it is possible to determine whether or not the continuous decoding non-target bits as the input include the change points and the change points are not continuous or not. That is, the input condition is more strict than in the configuration of FIG. For example, erroneous conversion does not occur even in a state where the change points are continuous, such as when a component of 2T (“T” is a bit period) or less as shown in FIG. Therefore, the correction accuracy is higher than that of the configuration of FIG.

【００５２】なお、デコーダの論理構造を変えることに
よって、ＯＲ回路２２２やＸＯＲ回路２２３の代わり
に、ＮＯＲ回路などの他の論理回路を用いることも、可
能になる。By changing the logical structure of the decoder, it is possible to use another logic circuit such as a NOR circuit instead of the OR circuit 222 and the XOR circuit 223.

【００５３】＜変形例＞図８は本実施形態の変形例に係
るＲＬＬ符号復調装置の構成を示すブロック図である。
図８において、図１と共通の構成要素には、図１と同一
の符号を付しており、ここではその詳細な説明を省略す
る。図８の構成では、不正規デコーダ２２の代わりに、
複数のデコード結果を出力可能な不正規デコーダ２３
と、この不正規デコーダ２３から出力された複数のデコ
ード結果の中からいずれか１つをデコードデータＤＤＣ
として選択出力する選択回路２４とを備えている。<Modification> FIG. 8 is a block diagram showing the arrangement of an RLL code demodulator according to a modification of the present embodiment.
8, constituent elements common to FIG. 1 are assigned the same reference numerals as those in FIG. 1, and detailed description thereof will be omitted here. In the configuration of FIG. 8, instead of the irregular decoder 22,
An irregular decoder 23 capable of outputting a plurality of decoding results
And one of the plurality of decoding results output from the irregular decoder 23 is decoded data DDC.
And a selection circuit 24 for selectively outputting as.

【００５４】デコード非対象ビットについてケアしない
でデコードを行う場合、デコード結果として、複数の候
補が存在するときがある。When decoding is performed without care for the non-decoding bits, there are cases where a plurality of candidates exist as the decoding result.

【００５５】選択回路２４は、不正規デコーダ２３から
出力された第１のデコード結果候補をＲＬＬ符号に再び
変調する第１の変調回路２４ａと、不正規デコーダ２３
から出力された第２のデコード結果候補をＲＬＬ符号に
再び変調する第２の変調回路２４ｂと、第１および第２
の変調回路２４ａ，２４ｂの出力と元のＲＬＬデータＤ
ＲＬＬとの比較を行う比較回路２４ｃとを備えている。
第１および第２の変調回路２４ａ，２４ｂはそれぞれ変
調テーブルを有しており、これを用いることによって、
第１および第２のデコード結果候補をＲＬＬ符号に変調
することが可能になる。The selection circuit 24 includes a first modulation circuit 24a for again modulating the first decoding result candidate output from the irregular decoder 23 into an RLL code, and the irregular decoder 23.
A second modulation circuit 24b for again modulating the second decoding result candidate output from the RLL code, and the first and second
Outputs of the modulation circuits 24a and 24b of the original and the original RLL data D
A comparison circuit 24c for comparing with RLL is provided.
The first and second modulation circuits 24a and 24b each have a modulation table, and by using this,
It becomes possible to modulate the first and second decoding result candidates into an RLL code.

【００５６】比較回路２４ｃにおいて、第１のデコード
結果候補に係る誤りの個数と、第２のデコード結果候補
に係る誤りの個数とが得られる。そして、最も誤りが少
ない方のデコード結果候補を、デコードデータＤＤＣと
して選択する。In the comparison circuit 24c, the number of errors related to the first decoding result candidate and the number of errors related to the second decoding result candidate are obtained. Then, the decoding result candidate with the smallest error is selected as the decoding data DDC.

【００５７】本変形例によると、不正規デコーダ２３の
訂正処理に対して検証が行われることになるので、ＲＬ
Ｌデータの誤訂正を防ぐことができ、訂正精度が向上す
る。According to this modification, since the correction processing of the irregular decoder 23 is verified, RL
It is possible to prevent erroneous correction of L data and improve correction accuracy.

【００５８】また、本実施形態に係る不正規デコーダ
を、マージングビットをデコード対象範囲に含めて、デ
コードを行うように構成してもよい。Further, the irregular decoder according to this embodiment may be configured to perform decoding by including the merging bit in the decoding target range.

【００５９】図９はＣＤのデータフォーマットを示す図
である。図９に示すように、ＣＤのデータフォーマット
の特徴の１つは、マージングビットが結合ビットとして
付与されている点である。マージングビットとしては、
ＤＳＶに基づいて、「０００」「１００」「０１０」
「００１」の４種類のデータが与えられている。FIG. 9 shows the data format of a CD. As shown in FIG. 9, one of the characteristics of the CD data format is that merging bits are added as combined bits. As a merging bit,
Based on DSV, "000", "100", "010"
Four kinds of data "001" are given.

【００６０】図１０はマージングビットを含めた不正規
デコーダにおけるデコード論理を示す図である。同図
中、（ａ）は正規デコーダのデコード論理におけるＲＬ
Ｌデータの例、（ｂ）は不正規デコーダのデコード論理
におけるＲＬＬデータであって（ａ）に対応するもので
ある。FIG. 10 is a diagram showing decoding logic in an irregular decoder including merging bits. In the figure, (a) shows RL in the decoding logic of the normal decoder.
An example of L data, (b) is RLL data in the decoding logic of the irregular decoder, and corresponds to (a).

【００６１】そして、図１０（ｃ）は（ｂ）のＲＬＬデ
ータに４種類のマージングビットが付加された例であ
る。このように、４種類のマージングビットが付加され
た変換テーブルをそれぞれ準備する。これによって、デ
コードの対象となるビット数が１〜３ビット増えるの
で、誤訂正を起こす確率が減り、訂正精度が向上する。FIG. 10C is an example in which four types of merging bits are added to the RLL data of FIG. 10B. In this way, the conversion tables to which the four types of merging bits are added are prepared. As a result, the number of bits to be decoded increases by 1 to 3 bits, the probability of erroneous correction is reduced, and the correction accuracy is improved.

【００６２】また、ＲＬＬ符号の制約を考慮して、付加
するマージングビットの種類を限定することも可能であ
る。すなわち、信号の変化点は、３Ｔから１１Ｔの間に
必ずあることを利用すると、図１０（ａ）に示すＲＬＬ
データ「０１０００１０００００１０」に付加される可
能性があるマージングビットは、「０ＸＸ」のみに特定
される。したがって、図１０（ｄ）に示す変換テーブル
のみを準備すればよい。これにより、デコーダの変換テ
ーブルの個数が減るので、回路規模を削減することがで
きる。It is also possible to limit the types of merging bits to be added in consideration of the restrictions of RLL code. That is, if the fact that the signal change point is always between 3T and 11T is used, the RLL shown in FIG.
The merging bit that may be added to the data “0100010000010” is specified only to “0XX”. Therefore, it suffices to prepare only the conversion table shown in FIG. As a result, the number of conversion tables of the decoder is reduced, so that the circuit scale can be reduced.

【００６３】また図１０（ｅ）はマージングビットをＲ
ＬＬデータの時間的に後に付加するだけでなく、時間的
に前にも付加する場合を示している。前に付加するマー
ジングビットは、ＲＬＬ符号の制約から、「ＸＸ０」の
みに特定されている。時間的に前後に付加することによ
って、デコードの対象となるビット数がさらに増えるの
で、誤訂正を起こす確率が減り、訂正精度がさらに向上
する。Further, FIG. 10 (e) shows the merging bit as R
The case where the LL data is added not only after the time but also before the LL data is shown. The merging bit to be added before is specified only to "XX0" due to the restriction of the RLL code. By adding them before and after temporally, the number of bits to be decoded is further increased, so that the probability of erroneous correction is reduced and the correction accuracy is further improved.

【００６４】（第２の実施形態）図１１は本発明の第２
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１１において、図１と共通の構成要素
には図１と同一の符号を付している。図１１では、ＲＬ
Ｌ符号変換回路１０とデコーダ２６との間に、ＲＬＬデ
ータＤＲＬＬから傷データ成分を除去する傷訂正回路２
５が設けられている。ここでは傷訂正回路２５は、ＲＬ
ＬデータＤＲＬＬから２Ｔ以下の成分を検知し、検知し
た２Ｔ以下の成分を傷データ成分としてＲＬＬデータＤ
ＲＬＬから除去するものとする。(Second Embodiment) FIG. 11 shows a second embodiment of the present invention.
3 is a block diagram showing a configuration of an RLL code demodulation device according to the embodiment of FIG. 11, constituent elements common to FIG. 1 are assigned the same reference numerals as those in FIG. In FIG. 11, RL
A flaw correction circuit 2 for removing a flaw data component from the RLL data DRLL between the L code conversion circuit 10 and the decoder 26.
5 are provided. Here, the flaw correction circuit 25 is
The component of 2T or less is detected from the L data DRLL, and the detected component of 2T or less is used as the scratch data component to the RLL data D.
It shall be removed from the RLL.

【００６５】ＣＤのＥＦＭフォーマットは、３Ｔから１
１Ｔの間と定められており、したがって、２Ｔ以下の成
分は、ＥＦＭフォーマットの規格外となる。そこで、傷
訂正回路２５は２Ｔ以下の成分を強制的に除去する。具
体的には、２Ｔ以下を示すＮＲＺＩ符号の「１１」を検
出し、これを「００」に置き換える。The EFM format of the CD is from 3T to 1
It is defined to be between 1T, and thus, components of 2T or less are out of the standard of the EFM format. Therefore, the flaw correction circuit 25 forcibly removes components of 2T or less. Specifically, "11" of the NRZI code indicating 2T or less is detected and replaced with "00".

【００６６】例えば、ＲＦ信号ＳＲＦが記録されたディ
スクに傷がある場合、従来の構成のエラー訂正回路にお
いてランダムエラーとして検出される誤りは、そのほと
んどが２Ｔ以下の成分である。したがって、本実施形態
のように、２Ｔ以下の成分を傷データ成分として除去す
る傷訂正回路２５を、デコーダ２６の前段に設けること
によって、傷のあるディスクから読み出されたＲＦ信号
ＳＲＦであっても、デコード可能になる。For example, when the disc on which the RF signal SRF is recorded is scratched, most of the errors detected as random errors in the error correction circuit having the conventional structure are components of 2T or less. Therefore, as in the present embodiment, by providing the scratch correction circuit 25 for removing the component of 2T or less as the scratch data component in the preceding stage of the decoder 26, the RF signal SRF read from the scratched disc can be obtained. Will also be decodable.

【００６７】（第３の実施形態）図１２は本発明の第３
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１２において、図１と共通の構成要素
には図１と同一の符号を付している。図１２では、ＲＬ
Ｌデコード部４０が、１個の正規デコーダ４１と、３個
の不正規デコーダ４２，４３，４４とを備えている。不
正規デコーダ４２，４３，４４は、図２（ｂ）、図４
（ａ）および（ｂ）に示すようなデコード論理をそれぞ
れ有するものとする。また、正規デコーダ４１および不
正規デコーダ４２，４３，４４は、デコードが正常に実
行されたとき、デコード結果ＤＤＣ１〜ＤＤＣ４を出力
するとともに、デコードフラグＤＦＬ１〜ＤＦＬ４をセ
ットする。(Third Embodiment) FIG. 12 shows a third embodiment of the present invention.
3 is a block diagram showing a configuration of an RLL code demodulation device according to the embodiment of FIG. 12, the same components as those in FIG. 1 are designated by the same reference numerals as those in FIG. In FIG. 12, RL
The L decoding unit 40 includes one regular decoder 41 and three irregular decoders 42, 43 and 44. The irregular decoders 42, 43, 44 are shown in FIG.
It is assumed that each has decoding logic as shown in (a) and (b). Further, the normal decoder 41 and the non-normal decoders 42, 43, 44 output the decoding results DDC1 to DDC4 and set the decoding flags DFL1 to DFL4 when the decoding is normally executed.

【００６８】さらに、ＲＬＬデコード部４０は、正規デ
コーダ４１および不正規デコーダ４２，４３，４４から
出力されたデコード結果ＤＤＣ１〜ＤＤＣ４の中から、
いずれか１つを選択するプライオリティ回路４５を備え
ている。プライオリティ回路４５は、デコードフラグＤ
ＦＬ１〜ＤＦＬ４を参照して、予め決められた優先順位
に基づいて、デコード結果ＤＤＣ１〜ＤＤＣ４の中のい
ずれか１つをデコードデータＤＤＣとして選択する。Further, the RLL decoding section 40 selects from the decoding results DDC1 to DDC4 output from the regular decoder 41 and the irregular decoders 42, 43 and 44,
A priority circuit 45 for selecting any one is provided. The priority circuit 45 uses the decode flag D.
With reference to FL1 to DFL4, any one of the decoding results DDC1 to DDC4 is selected as the decoding data DDC based on a predetermined priority order.

【００６９】図１の構成では、エラーのないＲＬＬデー
タＤＲＬＬがＲＬＬデコード部２０に入力された際に、
正規デコーダ２１と不正規デコーダ２２とから同一のデ
コードデータＤＣＣが出力される。このとき、デコード
データＤＣＣをエラー訂正回路３０に伝達するデータバ
スが競合を起こすおそれがある。In the configuration of FIG. 1, when the error-free RLL data DRLL is input to the RLL decoding unit 20,
The same decoded data DCC is output from the regular decoder 21 and the irregular decoder 22. At this time, there is a possibility that the data bus for transmitting the decoded data DCC to the error correction circuit 30 may conflict.

【００７０】しかしながら、本実施形態では、ＲＬＬデ
コード部４０内に設けられたプライオリティ回路４５
が、デコードフラグＤＦＬ１〜ＤＦＬ４を参照して、予
め決められた優先順位に基づいて、デコード結果ＤＤＣ
１〜ＤＤＣ４の中のいずれか１つをデコードデータＤＤ
Ｃとして選択するので、デコードデータＤＣＣをエラー
訂正回路３０に伝達するデータバスが競合を起こすこと
を防止することができる。また、エラーを含むＲＬＬデ
ータＤＲＬＬが入力された場合であっても、不正規デコ
ーダ４２，４３，４４間でのデータバスの競合が、回避
される。However, in the present embodiment, the priority circuit 45 provided in the RLL decoding section 40.
Refers to the decoding flags DFL1 to DFL4, and decodes the decoding result DDC based on a predetermined priority order.
Decode data DD from any one of 1 to DDC4
Since it is selected as C, it is possible to prevent contention of the data bus that transmits the decoded data DCC to the error correction circuit 30. Further, even when the RLL data DRLL including an error is input, the contention of the data bus between the irregular decoders 42, 43 and 44 is avoided.

【００７１】（第４の実施形態）図１３は本発明の第４
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１３において、図１２と共通の構成要
素には図１２と同一の符号が付してある。図１３の構成
では、ＲＬＬデコード部４０Ａは、バッファ４６と、傷
訂正回路４７とを有する傷訂正制御ブロック４８を備え
ている。この傷訂正制御ブロック４８はフィードバック
ループ構成をとっている。(Fourth Embodiment) FIG. 13 shows a fourth embodiment of the present invention.
3 is a block diagram showing a configuration of an RLL code demodulation device according to the embodiment of FIG. 13, the same components as those in FIG. 12 are designated by the same reference numerals as those in FIG. In the configuration of FIG. 13, the RLL decoding unit 40A includes a scratch correction control block 48 having a buffer 46 and a scratch correction circuit 47. The flaw correction control block 48 has a feedback loop configuration.

【００７２】ＲＬＬデコード部４０Ａに入力されたＲＬ
ＬデータＤＲＬＬは、バッファ４６を通過し、正規デコ
ーダ４１および不正規デコーダ４２，４３，４４に伝達
されるとともに、傷訂正回路４７に伝達される。傷訂正
回路４７は、第２の実施形態と同様に、ＲＬＬデータＤ
ＲＬＬに対して傷データ成分を除去し、傷訂正データＤ
ＣＲとしてバッファ４６に供給する。すなわち、２Ｔ以
下の傷データ成分を検出し、それを除去したデータを傷
訂正データＤＣＲとして出力する。また訂正を実施した
際に、傷訂正フラグＣＦＬをセットする。この傷訂正フ
ラグＣＦＬはプライオリティ回路４５Ａに供給される。RL input to RLL decoding unit 40A
The L data DRLL passes through the buffer 46, is transmitted to the regular decoder 41 and the irregular decoders 42, 43, 44, and is also transmitted to the flaw correction circuit 47. As in the second embodiment, the flaw correction circuit 47 uses the RLL data D.
The scratch data component is removed from the RLL, and the scratch correction data D
It is supplied to the buffer 46 as CR. That is, a flaw data component of 2T or less is detected, and data obtained by removing it is output as flaw correction data DCR. When the correction is performed, the flaw correction flag CFL is set. The flaw correction flag CFL is supplied to the priority circuit 45A.

【００７３】プライオリティ回路４５Ａは、第３の実施
形態と同様に、デコードフラグＤＦＬ１〜ＤＦＬ４を参
照して、予め決められた優先順位に基づいて、デコード
結果ＤＤＣ１〜ＤＤＣ４の中のいずれか１つをデコード
データＤＤＣとして選択する。さらに、デコードフラグ
ＤＦＬ１〜ＤＦＬ４がいずれもセットされておらず、か
つ、傷訂正フラグＣＦＬがセットされているときは、バ
ッファ４６に対して、一時的に保存している傷訂正デー
タＤＣＲを正規デコーダ４１および不正規デコーダ４
２，４３，４４に出力するよう指示する。Similar to the third embodiment, the priority circuit 45A refers to the decode flags DFL1 to DFL4 and sets any one of the decode results DDC1 to DDC4 on the basis of a predetermined priority. Selected as the decode data DDC. Furthermore, when none of the decode flags DFL1 to DFL4 are set and the flaw correction flag CFL is set, the flaw correction data DCR temporarily stored in the buffer 46 is decoded by the regular decoder. 41 and irregular decoder 4
2, 43, 44 are instructed to output.

【００７４】すなわち、本実施形態では、ＲＬＬデータ
ＤＲＬＬに対して、まず、正規デコーダ４１および不正
規デコーダ４２，４３，４４のいずれかによって正常に
デコードされるか否かを判定する。そして、いずれのデ
コーダでも正常にデコードされないときに、傷訂正回路
４７による傷訂正が行われる。例えば、ディスクの傷以
外の要因（上述したＲＦ信号の特性劣化など）でＲＬＬ
データＤＲＬＬに２Ｔ以下の成分が生じた場合、デコー
ドの前に予め傷訂正を行うと、誤訂正になるおそれがあ
る。これに対して本実施形態では、このような誤訂正を
防ぐことが可能になる。That is, in the present embodiment, it is first determined whether the RLL data DRLL is normally decoded by the regular decoder 41 or the irregular decoders 42, 43, 44. Then, when neither of the decoders decodes normally, the flaw correction circuit 47 performs flaw correction. For example, the RLL is caused by factors other than the scratch on the disc (such as the deterioration of the characteristics of the RF signal described above).
When a component of 2T or less occurs in the data DRLL, if flaw correction is performed in advance before decoding, there is a risk of erroneous correction. On the other hand, in the present embodiment, such erroneous correction can be prevented.

【００７５】（第５の実施形態）図１４は本発明の第５
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１４において、図１３と共通の構成要
素には図１３と同一の符号を付している。図１４の構成
では、代替データジェネレータ５０と、エラーカウンタ
５１と、システム制御ブロック５２とを新たに備えてい
る。(Fifth Embodiment) FIG. 14 shows the fifth embodiment of the present invention.
3 is a block diagram showing a configuration of an RLL code demodulation device according to the embodiment of FIG. 14, the same components as those of FIG. 13 are designated by the same reference numerals as those of FIG. In the configuration of FIG. 14, an alternative data generator 50, an error counter 51, and a system control block 52 are newly provided.

【００７６】図１４の構成において、プライオリティ回
路４５Ｂは、各デコードフラグＤＦＬ１〜ＤＦＬ４およ
び傷訂正フラグＣＦＬがいずれもセットされていないと
き、訂正不能と判断して、リクエスト信号ＳＲＱを出力
する。代替データジェネレータ５０はプライオリティ回
路４５Ｂから出力されたリクエスト信号ＳＲＱを受け
て、代替データＤＲＰＬをプライオリティ回路４５Ｂに
伝達する。これにより、ＲＬＬデータＤＲＬＬが訂正不
能であっても、エラー訂正回路３０にデータを連続して
伝達することが可能になる。In the configuration of FIG. 14, the priority circuit 45B determines that the correction is impossible and outputs the request signal SRQ when none of the decode flags DFL1 to DFL4 and the flaw correction flag CFL are set. The substitute data generator 50 receives the request signal SRQ output from the priority circuit 45B and transmits the substitute data DRPL to the priority circuit 45B. As a result, even if the RLL data DRLL cannot be corrected, the data can be continuously transmitted to the error correction circuit 30.

【００７７】代替データＤＰＲＬは「００」以外のデー
タであるのが好ましい。これにより、エラー訂正回路３
０のシンドローム演算において誤った訂正をする可能性
が低くなる。The substitute data DPRL is preferably data other than "00". As a result, the error correction circuit 3
The probability of erroneous correction in the 0 syndrome operation is reduced.

【００７８】また、代替データジェネレータ５０を、代
替データＤＲＰＬとしてランダムなデータを生成するよ
うに構成してもよい。これにより、エラー訂正回路３０
のシンドローム演算において誤った訂正をする可能性が
さらに低くなる。あるいは、シンドローム演算において
確実にエラーとなるデータ系列を生成するように、代替
データジェネレータ５０を構成してもかまわない。これ
により、例えばバーストエラーのような長時間エラー信
号が入力されているような状態でも、エラー訂正回路３
０のシンドローム演算において誤った訂正をすることは
起こり得ない。Alternatively, the alternative data generator 50 may be configured to generate random data as the alternative data DRPL. As a result, the error correction circuit 30
The possibility of making an erroneous correction in the syndrome calculation of is further reduced. Alternatively, the alternative data generator 50 may be configured so as to reliably generate a data series that causes an error in the syndrome calculation. As a result, the error correction circuit 3 can be used even when a long-time error signal such as a burst error is being input.
False corrections in 0 syndrome operations cannot occur.

【００７９】また、プライオリティ回路４５Ｂから出力
されたリクエスト信号ＳＲＱは、エラーカウンタ５１に
も伝達される。エラーカウンタ５１は、ある一定周期で
入力されるクロック信号ＣＫを用いてリクエスト信号Ｓ
ＲＱをカウントする。そして、そのカウント値が所定値
よりも大きいとき、システムが異常であると判断し、シ
ステムが異常であることを示すステータス信号ＳＳＴを
出力する。このステータス信号ＳＳＴは例えばシステム
制御ブロック５２に伝達される。The request signal SRQ output from the priority circuit 45B is also transmitted to the error counter 51. The error counter 51 uses the clock signal CK that is input at a certain fixed cycle to send the request signal S
Count the RQ. When the count value is larger than the predetermined value, it is determined that the system is abnormal, and the status signal SST indicating that the system is abnormal is output. The status signal SST is transmitted to the system control block 52, for example.

【００８０】システム制御ブロック５２では、システム
コントローラ５３がステータス信号ＳＳＴを受けて、現
在のサーボ状態を判断し、サーボ回路５４を制御する。
例えば、明らかにＲＦ信号ＳＲＦが乱れる処理（トラバ
ースなど）の命令が、システムコントローラ５３からサ
ーボ回路５４に発行されていないにもかかわらず、ＲＬ
ＬデータＤＲＬＬが正しく読めない場合においては、何
らかのサーボ異常の可能性がある。このため、システム
制御ブロック５２によって、サーボ動作異常の検出およ
び処理を行うことにより、エラー訂正回路３０の結果を
受けて処理を行うよりも、事前に対策が打てるため、プ
レイアビリティー等の特性向上を得ることが可能とな
る。In the system control block 52, the system controller 53 receives the status signal SST, judges the current servo state, and controls the servo circuit 54.
For example, even if the system controller 53 has not issued a command for processing (such as traverse) in which the RF signal SRF is obviously disturbed, the RL
If the L data DRLL cannot be read correctly, there is a possibility of some servo error. Therefore, since the system control block 52 detects and processes the servo operation abnormality and takes a measure in advance rather than performing the process by receiving the result of the error correction circuit 30, it is possible to improve the characteristics such as playability. It becomes possible to obtain.

【００８１】なお、図１２〜図１４の構成において、第
１の実施形態で述べたように、各不正規デコーダ４２〜
４４を、複数のデコード結果候補を出力可能なように構
成するとともに、その後段に、図８に示すような選択回
路をそれぞれ設けてもよい。これにより、訂正能力がさ
らに向上することになる。Note that, in the configurations of FIGS. 12 to 14, as described in the first embodiment, each of the irregular decoders 42 to 42.
44 may be configured to be able to output a plurality of decoding result candidates, and selection circuits as shown in FIG. 8 may be respectively provided at the subsequent stages. As a result, the correction capability is further improved.

【００８２】（第６の実施形態）図１５は本発明の第６
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１５において、図１と共通の構成要素
には、図１と同一の符号を付している。６０はＲＬＬ符
号変換回路１０から出力されたＲＬＬデータＤＲＬＬを
デコードする第１のＲＬＬデコード部としてのＲＬＬデ
コード部である。ＲＬＬデコード部６０は、ＲＬＬ符号
の規約を表す所定の関係に基づいてＲＬＬデータＤＲＬ
Ｌをデコードするデコーダ６１と、デコーダ６１から出
力されたデコード結果ＤＤＣＡをそれぞれ異なるタイミ
ングでラッチする複数のラッチ６２ａ，６２ｂ，６２ｃ
と、各ラッチ６２ａ，６２ｂ，６２ｃによってラッチさ
れたデコード結果ＤＤＣＡのうちのいずれかをデコード
データＤＤＣとして選択回路６４とを備えている。(Sixth Embodiment) FIG. 15 shows a sixth embodiment of the present invention.
3 is a block diagram showing a configuration of an RLL code demodulation device according to the embodiment of FIG. 15, constituent elements common to FIG. 1 are assigned the same reference numerals as those in FIG. Reference numeral 60 denotes an RLL decoding unit as a first RLL decoding unit that decodes the RLL data DRLL output from the RLL code conversion circuit 10. The RLL decoding unit 60 determines the RLL data DRL on the basis of a predetermined relationship indicating the RLL code convention.
A decoder 61 for decoding L and a plurality of latches 62a, 62b, 62c for latching the decoding result DDCA output from the decoder 61 at different timings.
And a selection circuit 64 using any one of the decoding results DDCA latched by the respective latches 62a, 62b and 62c as decoding data DDC.

【００８３】デコーダ６１は、データクロックＤＣＫの
タイミングに同期して、ＲＬＬデータＤＲＬＬに対して
逐次デコードを行い、かつ、デコードが正常に実行され
たとき、デコードフラグＤＦＬＡをセットする。ここ
で、データクロックＤＣＫは、ＲＬＬデータＤＲＬＬの
１ビットに相当する周期を有するクロック信号である。The decoder 61 sequentially decodes the RLL data DRLL in synchronization with the timing of the data clock DCK, and sets the decode flag DFLA when the decoding is normally executed. Here, the data clock DCK is a clock signal having a cycle corresponding to 1 bit of the RLL data DRLL.

【００８４】また、各ラッチ６２ａ，６２ｂ，６２ｃの
動作タイミングは、遅延回路６３ａ，６３ｂおよびラッ
チタイミング生成回路７１によって制御される。ラッチ
タイミング生成回路７１はＲＬＬデータＤＲＬＬとデー
タクロックＤＣＫを受け、ＲＬＬデータＤＲＬＬの同期
パターンを基準点としてデータクロックＤＣＫをカウン
トし、所定のタイミングでラッチタイミングＬＴＭを生
成する。ここでは、ＲＬＬデータＤＲＬＬの（ｍ−１）
ビット目のタイミングで、データクロックＤＣＫに同期
したラッチタイミングＬＴＭを生成するものとする。The operation timing of each latch 62a, 62b, 62c is controlled by delay circuits 63a, 63b and latch timing generation circuit 71. The latch timing generation circuit 71 receives the RLL data DRLL and the data clock DCK, counts the data clock DCK with the synchronization pattern of the RLL data DRLL as a reference point, and generates the latch timing LTM at a predetermined timing. Here, (m-1) of the RLL data DRLL
It is assumed that the latch timing LTM synchronized with the data clock DCK is generated at the timing of the bit.

【００８５】遅延回路６３ａ，６３ｂはそれぞれデータ
クロックＤＣＫの１クロック分の遅延を持つ。このた
め、図１５の構成では、ラッチ６２ａはＲＬＬデータＤ
ＲＬＬの（ｍ＋１）ビット目のタイミングで、ラッチ６
２ｂはｍビット目のタイミングで、ラッチ６２ｃは（ｍ
−１）ビット目のタイミングで、デコード結果ＤＤＣＡ
およびデコードフラグＤＦＬＡをラッチする。The delay circuits 63a and 63b each have a delay of one clock of the data clock DCK. Therefore, in the configuration shown in FIG. 15, the latch 62a operates as the RLL data D.
At the timing of the (m + 1) th bit of RLL, the latch 6
2b is the timing of the m-th bit, and the latch 62c is (m
-1) Decode result DDCA at the timing of the 1st bit
And the decode flag DFLA is latched.

【００８６】選択回路６４は、各ラッチ６２ａ，６２
ｂ，６２ｃから出力されたデコードフラグＤＦＬＡを参
照し、このうちセットされているデコードフラグＤＦＬ
Ａに対応するデコード結果ＤＤＣＡを、デコードデータ
ＤＤＣとして選択する。The selection circuit 64 includes latches 62a, 62
The decode flag DFLA output from the b and 62c is referred to, and the decode flag DFL set among them is set.
The decoding result DDCA corresponding to A is selected as the decoding data DDC.

【００８７】本実施形態によると、ＲＬＬデータＤＲＬ
Ｌのデコードが、本来のタイミングに加えて、その前後
のタイミングにおいても行われる。このため、ジッタな
どに起因するビットシフトによるエラーについては、訂
正可能となる。例えば、あるＲＬＬデータにおいてビッ
トシフトが生じたとき、それ以降のＲＬＬデータのデコ
ードタイミングが狂うために、ビットシフトしている状
態から復帰するまでの間のＲＬＬデータが全てエラーと
判断される場合がある。ところが本実施形態では、本来
のタイミングとその前後のタイミングにおいてデコード
が行われるので、ビットシフトによるエラーについては
訂正可能となる。According to this embodiment, the RLL data DRL is used.
Decoding of L is performed at the timing before and after the original timing in addition to the original timing. Therefore, it is possible to correct an error due to bit shift caused by jitter or the like. For example, when a bit shift occurs in a certain RLL data, the decoding timing of the subsequent RLL data is misaligned, so that all the RLL data from the bit-shifted state to the recovery may be determined to be in error. is there. However, in the present embodiment, since the decoding is performed at the original timing and the timings before and after the original timing, the error due to the bit shift can be corrected.

【００８８】なお、ＲＬＬデータのビットシフトによる
エラーに限って言えば、第１の実施形態における不正規
デコーダが不要となるので、回路規模を簡素化すること
が可能になる。As far as the error due to the bit shift of the RLL data is concerned, the irregular decoder in the first embodiment is not necessary, so that the circuit scale can be simplified.

【００８９】（第７の実施形態）図１６は本発明の第７
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１６において、図１５と共通の構成要
素には図１５と同一の符号を付している。図１６の構成
では、タイミング生成ブロック７０とシステム制御ブロ
ック５２とを新たに備えている。(Seventh Embodiment) FIG. 16 shows a seventh embodiment of the present invention.
3 is a block diagram showing a configuration of an RLL code demodulation device according to the embodiment of FIG. 16, constituent elements common to FIG. 15 are assigned the same reference numerals as those in FIG. In the configuration of FIG. 16, a timing generation block 70 and a system control block 52 are newly provided.

【００９０】タイミング生成ブロック７０は、ラッチタ
イミング生成回路７１Ａと、クロックカウンタ７２とを
備えている。ラッチタイミング生成回路７１Ａは、第６
の実施形態におけるラッチタイミング生成回路７１と同
様に、データクロックＤＣＫとＲＬＬデータＤＲＬＬを
入力し、ラッチタイミングＬＴＭを生成してＲＬＬデコ
ード部６０Ａに送る。さらに、ラッチタイミング生成回
路７１Ａは、リセット信号ＲＳを、ＲＬＬデータＤＲＬ
Ｌの同期パターンを用いて生成し、データクロックＤＣ
Ｋに同期して出力する。出力されたリセット信号ＲＳは
クロックカウンタ７２に供給される。The timing generation block 70 includes a latch timing generation circuit 71A and a clock counter 72. The latch timing generation circuit 71A has a sixth
Similar to the latch timing generation circuit 71 in the above embodiment, the data clock DCK and the RLL data DRLL are input, the latch timing LTM is generated and sent to the RLL decoding unit 60A. Further, the latch timing generation circuit 71A outputs the reset signal RS to the RLL data DRL.
Data clock DC generated using the L synchronization pattern
Output in synchronization with K. The output reset signal RS is supplied to the clock counter 72.

【００９１】クロックカウンタ７２はデータクロックＤ
ＣＫを、リセット信号ＲＳが入力される毎に、カウント
する。そして、そのカウント値に応じてラッチ選択信号
ＬＳＬを生成し、選択回路６４Ａに伝達する。選択回路
６４Ａは、クロックカウンタ７２から出力されたラッチ
選択信号ＬＳＬと、各ラッチ６２ａ，６２ｂ，６２ｃか
ら出力されたデコードフラグＤＦＬＡを参照し、どのデ
コード結果をデコードデータＤＤＣとして選択するかを
判断する。The clock counter 72 uses the data clock D
CK is counted every time the reset signal RS is input. Then, a latch selection signal LSL is generated according to the count value and transmitted to the selection circuit 64A. The selection circuit 64A refers to the latch selection signal LSL output from the clock counter 72 and the decode flag DFLA output from each latch 62a, 62b, 62c, and determines which decoding result is selected as the decode data DDC. .

【００９２】例えば、ＣＤフォーマットの場合、クロッ
クカウンタ７２は、ＳＹＮＣパターンと次のＳＹＮＣパ
ターンとの間のデータクロックＤＣＫをカウントする。
そして、そのカウント値が５８８よりも小さい場合は、
ラッチ６２ｃを選択するよう指示する信号（１ビット不
足したデータに対して補間処理を行う命令に相当）をラ
ッチ選択信号ＬＳＬとして出力する一方、カウント値が
５８８よりも大きい場合は、ラッチ６２ａを選択するよ
う指示する信号（１ビット多いデータに対して間引き処
理を行う命令に相当）をラッチ選択信号ＬＳＬとして出
力する。このラッチ選択信号ＬＳＬによる指示は、クロ
ックカウンタ７２によってデータクロックＤＣＫがカウ
ントされたデータの次のデータに対して有効になる。For example, in the case of the CD format, the clock counter 72 counts the data clock DCK between the SYNC pattern and the next SYNC pattern.
When the count value is smaller than 588,
A signal instructing to select the latch 62c (corresponding to an instruction to interpolate the data lacking 1 bit) is output as the latch selection signal LSL, and when the count value is larger than 588, the latch 62a is selected. A signal instructing to do so (corresponding to an instruction for thinning out data having one bit more) is output as a latch selection signal LSL. The instruction by the latch selection signal LSL is valid for the data next to the data for which the data clock DCK is counted by the clock counter 72.

【００９３】ラッチ選択信号ＬＳＬを受けたときの、選
択回路６４Ａのラッチ選択動作のタイミングとしては、
いろいろなものが考えられる。例えば、デコード対象デ
ータの最初から、指定されたラッチを選択する（補正対
象範囲は広いが、誤訂正する確率は高い）、デコード対
象データの最後のデータのみ、指定されたラッチを選択
する（補正対象範囲は狭いが、誤訂正する確率は低
い）、デコード対象データの後半分に対して、指定され
たラッチを選択する、あるいは、デコード対象データの
任意のＮビット目から、指定されたラッチを選択する、
などが考えられる。The timing of the latch selection operation of the selection circuit 64A when receiving the latch selection signal LSL is as follows.
Various things can be considered. For example, the specified latch is selected from the beginning of the decoding target data (the correction target range is wide, but the error correction probability is high), and the specified latch is selected only for the last data of the decoding target data (correction). The target range is narrow, but the probability of erroneous correction is low.) Select the specified latch for the latter half of the decoding target data, or select the specified latch from the Nth bit of the decoding target data. select,
And so on.

【００９４】また、ＲＬＬデコード部６０Ａの前段にバ
ッファ回路を設けて、データ周期を遅らせることによっ
て、リアルタイムに対応させることも可能である。It is also possible to provide a buffer circuit in the preceding stage of the RLL decoding section 60A and delay the data cycle so as to correspond in real time.

【００９５】本実施形態によると、第６の実施形態より
も、ＲＬＬデータの訂正精度が向上する。例えば、一般
的に、データクロックＤＣＫはＲＦ信号ＳＲＦを基にし
てＰＬＬを用いて生成する。上述したように、ビットシ
フトが生じる要因としてＲＦ信号のジッタ成分が挙げら
れるが、この場合、ＰＬＬの位相誤差成分が収束するま
でには長い時間を要する。そこで本実施形態のように、
クロックカウンタ７２を設けることによって、ＰＬＬの
状態が適正か否かをモニタすることが可能になり、この
ため、ビットシフトが生じているか否かの判断も可能に
なる。そして、ビットシフトの発生情報を基にラッチ選
択信号ＬＳＬが出力されることにより、選択回路６４Ａ
は、どのラッチ６２ａ，６２ｂ，６２ｃの出力を用いれ
ばよいかを予め判断できる。According to the present embodiment, the accuracy of correcting RLL data is improved as compared with the sixth embodiment. For example, generally, the data clock DCK is generated using a PLL based on the RF signal SRF. As described above, the jitter component of the RF signal can be mentioned as a factor causing the bit shift, but in this case, it takes a long time until the phase error component of the PLL converges. Therefore, as in this embodiment,
By providing the clock counter 72, it is possible to monitor whether or not the state of the PLL is proper, and thus it is also possible to judge whether or not a bit shift has occurred. Then, the latch selection signal LSL is output based on the bit shift occurrence information, so that the selection circuit 64A
Can determine in advance which output of the latches 62a, 62b, 62c should be used.

【００９６】また、本実施形態では、デコードフラグＤ
ＦＬＡも、ラッチ選択の判断に用いられるので、ＰＬＬ
が再びロックした状態においても対応できるので、訂正
精度がより一層向上する。Further, in this embodiment, the decode flag D
FLA is also used to judge latch selection, so PLL
The correction accuracy can be further improved because it can be applied even in the state of being locked again.

【００９７】また、クロックカウンタ７２は、データク
ロックＤＣＫのカウント値が所定の範囲にないとき、シ
ステムが異常であることを示すステータス信号ＳＳＴを
出力する。このステータス信号ＳＳＴはシステム制御ブ
ロック５２に伝達される。これにより、サーボシステム
のリカバリーを行うことが可能になる。Further, the clock counter 72 outputs the status signal SST indicating that the system is abnormal when the count value of the data clock DCK is not within the predetermined range. This status signal SST is transmitted to the system control block 52. This makes it possible to recover the servo system.

【００９８】（第８の実施形態）図１７は本発明の第８
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１７において、図１６と共通の構成要
素には図１６と同一の符号を付している。図１７の構成
では、第２のＲＬＬデコード部８０とプライオリティ回
路９０とを新たに備えている。(Eighth Embodiment) FIG. 17 shows an eighth embodiment of the present invention.
3 is a block diagram showing a configuration of an RLL code demodulation device according to the embodiment of FIG. In FIG. 17, the same components as those in FIG. 16 are designated by the same reference numerals. In the configuration of FIG. 17, a second RLL decoding unit 80 and a priority circuit 90 are newly provided.

【００９９】第２のＲＬＬデコード部８０の構成は、第
１のＲＬＬデコード部６０Ｂとほぼ同様である。異なる
のは、第１の実施形態で示したような不正規デコーダ８
１を有する点である。すなわち、不正規デコーダ８１
は、デコード非対象ビットについてケアしないで、ＲＬ
ＬデータＤＲＬＬをデコードする。ここでは、デコード
非対象ビットは、変化ビットとその後のビットであるも
のとする。そして、デコード結果ＤＤＣＢを出力すると
ともに、正常にデコードできたとき、デコードフラグＤ
ＦＬＢをセットする。The configuration of the second RLL decoding unit 80 is almost the same as that of the first RLL decoding unit 60B. The difference is that an irregular decoder 8 as shown in the first embodiment is used.
It is a point having 1. That is, the irregular decoder 81
Does not care about decoded non-target bits, RL
The L data DRLL is decoded. Here, it is assumed that the non-decoding bits are the change bit and the subsequent bits. Then, the decoding result DDCB is output, and when the decoding is successful, the decoding flag D
Set FLB.

【０１００】また、第１および第２のＲＬＬデコード部
６０Ｂ，８０において、選択回路６４Ｂ，８４は、正常
なデコード結果ＤＤＣ，ＤＤＣＸを出力するとき、選択
フラグＳＦＬ，ＳＦＬＸをセットする。プライオリティ
回路９０は、選択フラグＳＦＬ，ＳＦＬＸを参照し、予
め決められた優先順位に基づいて、デコード結果ＤＤ
Ｃ，ＤＤＣＸのいずれかを選択し、選択デコードデータ
ＳＤＤＣとしてエラー訂正回路３０に出力する。In the first and second RLL decoding units 60B and 80, the selection circuits 64B and 84 set the selection flags SFL and SFLX when outputting the normal decoding results DDC and DDCX. The priority circuit 90 refers to the selection flags SFL and SFLX, and decodes the decoding result DD based on a predetermined priority order.
Either C or DDCX is selected and output to the error correction circuit 30 as selected decoded data SDDC.

【０１０１】本実施形態によると、図１５の構成では訂
正しきれない，ビットシフト以外のエラー（特性劣化に
伴うエラーなど）に対して、訂正を行うことが可能にな
る。また、第２のＲＬＬデコード部８０では、遅延回路
８３ａ，８３ｂによってラッチタイミングを変えること
によって、変化ビットとその前のビットをデコード非対
象ビットとする不正規デコーダが、実質的に実現されて
いる。したがって、回路規模が大幅に削減される。According to the present embodiment, it is possible to correct an error (such as an error due to characteristic deterioration) other than the bit shift, which cannot be completely corrected by the configuration of FIG. Further, in the second RLL decoding unit 80, an irregular decoder in which the changed bit and the preceding bit are non-decoding bits is substantially realized by changing the latch timing by the delay circuits 83a and 83b. . Therefore, the circuit scale is significantly reduced.

【０１０２】（第９の実施形態）図１８は本発明の第９
の実施形態に係るＲＬＬ符号復調装置の構成を示すブロ
ック図である。図１８において、図１７と共通の構成要
素には図１７と同一の符号を付している。図１８の構成
では、代替データ生成ブロック９１を新たに備えてい
る。(Ninth Embodiment) FIG. 18 shows a ninth embodiment of the present invention.
3 is a block diagram showing a configuration of an RLL code demodulation device according to the embodiment of FIG. 18, constituent elements common to FIG. 17 are assigned the same reference numerals as those in FIG. In the configuration of FIG. 18, an alternative data generation block 91 is newly provided.

【０１０３】代替データ生成ブロック９１は、ＲＬＬデ
ータＤＲＬＬおよびデータクロックＤＣＫ、並びにラッ
チタイミング生成回路７１Ａから出力されたラッチタイ
ミングＬＴＭを受けて、ＡＬＬゼロ信号ＳＺＲを出力す
るＡＬＬゼロ検出回路９３と、ＡＬＬゼロ信号ＳＺＲを
受けて代替データＤＰＲＬをプライオリティ回路９０に
伝達する代替データジェネレータ９２とを備えている。The alternative data generation block 91 receives the RLL data DRLL, the data clock DCK, and the latch timing LTM output from the latch timing generation circuit 71A, and outputs an ALL zero signal SZR. And a substitute data generator 92 for receiving the zero signal SZR and transmitting the substitute data DPRL to the priority circuit 90.

【０１０４】ＡＬＬゼロ検出回路９３は、ＲＬＬデータ
ＤＲＬＬにおけるビット成分が、所定個数以上連続して
“０”であるとき、バーストエラーが生じていると判断
し、ＡＬＬゼロ信号ＳＺＲを出力する。このＡＬＬゼロ
信号ＳＺＲは、代替データジェネレータ９２の他に、プ
ライオリティ回路９０およびエラー訂正回路３０に伝達
される。これにより、プライオリティ回路９０およびエ
ラー訂正回路３０においても、バーストエラーの発生が
認識される。The ALL zero detection circuit 93 determines that a burst error has occurred and outputs an ALL zero signal SZR when the bit component in the RLL data DRLL is "0" continuously for a predetermined number or more. The ALL zero signal SZR is transmitted to the priority circuit 90 and the error correction circuit 30 in addition to the alternative data generator 92. As a result, the occurrence of a burst error is also recognized in the priority circuit 90 and the error correction circuit 30.

【０１０５】代替データジェネレータ９２はＡＬＬゼロ
信号ＳＺＲを受けると、強制的に代替データＤＰＲＬを
出力する。また、プライオリティ回路９０からリクエス
ト信号ＳＲＱを受けたときも、代替データＤＰＲＬを出
力する。プライオリティ回路９０は、ＡＬＬゼロ信号Ｓ
ＺＲおよび選択フラグＳＦＬ，ＳＦＬＸを参照して、デ
コードが正常にできないと判断したときにリクエスト信
号ＳＲＱを出力する。Upon receipt of ALL zero signal SZR, substitute data generator 92 forcibly outputs substitute data DPRL. Also, when receiving the request signal SRQ from the priority circuit 90, the substitute data DPRL is output. The priority circuit 90 uses the ALL zero signal S
The ZR and the selection flags SFL and SFLX are referred to, and when it is determined that the decoding cannot be normally performed, the request signal SRQ is output.

【０１０６】本実施形態によると、ＲＬＬデータＤＲＬ
Ｌが変換不能な場合であっても、デコードデータＳＤＤ
Ｃを出力することが可能になる。また、エラー訂正回路
３０において、これから扱うデータの信頼性が分かるた
め、誤訂正を防止することができる。According to this embodiment, the RLL data DRL is used.
Even if L cannot be converted, the decoded data SDD
It becomes possible to output C. In addition, since the error correction circuit 30 knows the reliability of the data to be handled, erroneous correction can be prevented.

【０１０７】[0107]

【発明の効果】以上のように本発明によると、デコード
非対象ビットについてケアしない不正規デコーダを設け
ることによって、ＲＬＬデータが誤っていた場合でも、
そのエラーの内容によっては、デコードを行うことが可
能になる。また、ＲＬＬデータのデコード結果が、複数
のラッチによって、異なるタイミングでラッチされるの
で、ジッタなどに起因するビットシフトによるエラーに
ついては、訂正可能となる。これにより、後段のエラー
訂正回路の負荷が軽減される。As described above, according to the present invention, even if the RLL data is erroneous, by providing the irregular decoder which does not care about the decoding non-target bit,
Decoding can be performed depending on the content of the error. Further, since the decoding result of the RLL data is latched by the plurality of latches at different timings, it is possible to correct the error due to the bit shift caused by the jitter or the like. As a result, the load on the error correction circuit in the subsequent stage is reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施形態に係るＲＬＬ符号復調
装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an RLL code demodulation device according to a first embodiment of the present invention.

【図２】正規デコーダおよび不正規デコーダのデコード
論理を示す図である。FIG. 2 is a diagram showing decoding logic of a regular decoder and an irregular decoder.

【図３】特性劣化に起因するＲＬＬデータの変化と、不
正規デコーダの動作との関係を説明するための図であ
る。FIG. 3 is a diagram for explaining a relationship between changes in RLL data due to characteristic deterioration and operations of an irregular decoder.

【図４】不正規デコーダのデコード論理の他の例を示す
図である。FIG. 4 is a diagram showing another example of decoding logic of an irregular decoder.

【図５】ジッタの影響に起因するＲＬＬデータの変化
と、不正規デコーダの動作との関係を説明するための図
である。FIG. 5 is a diagram for explaining the relationship between changes in RLL data due to the influence of jitter and the operation of an irregular decoder.

【図６】Ａ／Ｄ変換の基準電圧のシフトに起因するＲＬ
Ｌデータの変化と、不正規デコーダの動作との関係を説
明するための図である。FIG. 6 shows RL caused by shift of reference voltage for A / D conversion.
It is a figure for demonstrating the relationship between the change of L data, and the operation | movement of an irregular decoder.

【図７】不正規デコーダの構成例を示す図である。FIG. 7 is a diagram illustrating a configuration example of an irregular decoder.

【図８】本発明の第１の実施形態の変形例に係るＲＬＬ
符号復調装置の構成を示すブロック図である。FIG. 8 is an RLL according to a modified example of the first embodiment of the present invention.
It is a block diagram which shows the structure of a code demodulator.

【図９】ＣＤのデータフォーマットである。FIG. 9 is a CD data format.

【図１０】マージングビットを含めた不正規デコーダに
おけるデコード論理である。FIG. 10 is decoding logic in an irregular decoder including merging bits.

【図１１】本発明の第２の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。FIG. 11 is a block diagram showing a configuration of an RLL code demodulation device according to a second embodiment of the present invention.

【図１２】本発明の第３の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。FIG. 12 is a block diagram showing a configuration of an RLL code demodulation device according to a third embodiment of the present invention.

【図１３】本発明の第４の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。FIG. 13 is a block diagram showing a configuration of an RLL code demodulation device according to a fourth embodiment of the present invention.

【図１４】本発明の第５の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。FIG. 14 is a block diagram showing a configuration of an RLL code demodulation device according to a fifth embodiment of the present invention.

【図１５】本発明の第６の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。FIG. 15 is a block diagram showing a configuration of an RLL code demodulation device according to a sixth embodiment of the present invention.

【図１６】本発明の第７の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。FIG. 16 is a block diagram showing a configuration of an RLL code demodulation device according to a seventh embodiment of the present invention.

【図１７】本発明の第８の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。FIG. 17 is a block diagram showing a configuration of an RLL code demodulation device according to an eighth embodiment of the present invention.

【図１８】本発明の第９の実施形態に係るＲＬＬ符号復
調装置の構成を示すブロック図である。FIG. 18 is a block diagram showing a configuration of an RLL code demodulation device according to a ninth embodiment of the present invention.

【図１９】光ディスクシステムの概略構成図である。FIG. 19 is a schematic configuration diagram of an optical disc system.

【符号の説明】[Explanation of symbols]

１０ ＲＬＬ符号変換回路 ２０ ＲＬＬデコード部 ２１ 正規デコーダ ２２，２２Ａ，２２Ｂ，２３ 不正規デコーダ ２４ 選択回路 ２５ 傷訂正回路 ２６ デコーダ ３０ エラー訂正回路 ４０，４０Ａ，４０Ｂ ＲＬＬデコード部 ４１ 正規デコーダ ４２，４３，４４ 不正規デコーダ ４５，４５Ａ，４５Ｂ プライオリティ回路 ４８ 傷訂正制御ブロック ５０ 代替データジェネレータ ５１ エラーカウンタ ６０，６０Ａ，６０Ｂ ＲＬＬデコード部（第１のＲＬ
Ｌデコード部） ６１ デコーダ ６２ａ，６２ｂ，６２ｃ ラッチ ６４，６４Ａ 選択回路 ７０ タイミング生成ブロック ７１Ａ ラッチタイミング生成回路 ７２ クロックカウンタ ８０ 第２のＲＬＬデコード部 ８１ 不正規デコーダ ８２ａ，８２ｂ ラッチ ８４ 選択回路 ９０ プライオリティ回路 ９２ 代替データジェネレータ ９３ ＡＬＬゼロ検出回路 ２２２ ＯＲ回路 ２２３ ＸＯＲ回路 ＳＲＦ ＲＦ信号 ＤＲＬＬ ＲＬＬデータ ＤＤＣ デコードデータ ＤＤＣ１〜ＤＤＣ４ デコード結果 ＤＦＬ１〜ＤＦＬ４ デコードフラグ ＳＲＱ リクエスト信号 ＤＲＰＬ 代替データ ＳＳＴ ステータス信号 ＤＤＣＡ デコード結果 ＤＦＬＡ デコードフラグ ＳＦＬ，ＳＦＬＸ 選択フラグ ＳＲＱ リクエスト信号 ＳＺＲ ＡＬＬゼロ信号10 RLL code conversion circuit 20 RLL decoding section 21 regular decoder 22, 22A, 22B, 23 irregular decoder 24 selection circuit 25 flaw correction circuit 26 decoder 30 error correction circuit 40, 40A, 40B RLL decoding section 41 regular decoder 42, 43, 44 irregular decoder 45, 45A, 45B priority circuit 48 flaw correction control block 50 alternative data generator 51 error counter 60, 60A, 60B RLL decoding unit (first RL
L decoder section) 61 decoders 62a, 62b, 62c latches 64, 64A selection circuit 70 timing generation block 71A latch timing generation circuit 72 clock counter 80 second RLL decoding section 81 irregular decoders 82a, 82b latch 84 selection circuit 90 priority circuit 92 alternative data generator 93 ALL zero detection circuit 222 OR circuit 223 XOR circuit SRF RF signal DRLL RLL data DDC decode data DDC1 to DDC4 decode result DFL1 to DFL4 decode flag SRQ request signal DRPL alternative data SST status signal DDCA decode result DFLA decode flag SFL , SFLX selection flag SRQ request signal SZR ALL zero signal

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｂ 20/18 ５７２ Ｇ１１Ｂ 20/18 ５７２Ｃ ５７２Ｆ ５７４ ５７４Ｍ ─────────────────────────────────────────────────── ─── Continued Front Page (51) Int.Cl. ⁷ Identification Code FI Theme Coat (Reference) G11B 20/18 572 G11B 20/18 572C 572F 574 574M

Claims (20)

【特許請求の範囲】[Claims] 【請求項１】 入力されたＲＦ信号を、ＮＲＺＩ形式の
ＲＬＬデータに変換するＲＬＬ符号変換回路と、 前記ＲＬＬ符号変換回路から出力されたＲＬＬデータ
を、デコードするＲＬＬデコード部と、 前記ＲＬＬデコード部から出力されたデコードデータに
対し、エラー訂正を行うエラー訂正回路とを備え、 前記ＲＬＬデコード部は、 ＲＬＬ符号の規約を表す所定の関係に基づいて、前記Ｒ
ＬＬデータをデコードする正規デコーダと、 前記所定の関係において、ＲＬＬデータにおける変化ビ
ット、およびこの変化ビットの時間的に前および後の少
なくともいずれか一方のビットを、デコード非対象ビッ
トとし、このデコード非対象ビットについてケアしない
で、前記ＲＬＬデコードをデコードする不正規デコーダ
とを備えていることを特徴とするＲＬＬ符号復調装置。1. An RLL code conversion circuit for converting an input RF signal into RLL data in NRZI format, an RLL decoding unit for decoding the RLL data output from the RLL code conversion circuit, and the RLL decoding unit. An error correction circuit that performs error correction on the decoded data output from the RLL decoding unit is provided, and the RLL decoding unit is configured to perform the R correction on the basis of a predetermined relationship indicating a convention of the RLL code.
A normal decoder that decodes LL data, and in the above-mentioned predetermined relationship, a change bit in the RLL data and at least one bit before and after the change bit in time are defined as non-decoding target bits. An RLL code demodulation device, comprising: an irregular decoder that decodes the RLL decoding without caring for the target bit. 【請求項２】 請求項１記載のＲＬＬ符号復調装置にお
いて、 前記不正規デコーダは、 連続するデコード非対象ビットを入力とするＯＲ回路を
備え、 前記ＯＲ回路の出力を含めて、デコードを行うものであ
ることを特徴とするＲＬＬ符号復調装置。2. The RLL code demodulation device according to claim 1, wherein the irregular decoder includes an OR circuit that inputs continuous decoding non-target bits, and performs decoding including the output of the OR circuit. An RLL code demodulation device characterized by: 【請求項３】 請求項１記載のＲＬＬ符号復調装置にお
いて、 前記不正規デコーダは、 連続するデコード非対象ビットを入力とするＸＯＲ回路
を備え、 前記ＸＯＲ回路の出力を含めて、デコードを行うもので
あることを特徴とするＲＬＬ符号復調装置。3. The RLL code demodulation device according to claim 1, wherein the irregular decoder includes an XOR circuit that receives consecutive decoding non-target bits, and performs decoding including the output of the XOR circuit. An RLL code demodulation device characterized by: 【請求項４】 請求項１記載のＲＬＬ符号復調装置にお
いて、 前記ＲＬＬデコード部は、 前記不正規デコーダから複数のデコード結果が出力され
たとき、そのそれぞれをＲＬＬ符号に再び変調して元の
ＲＬＬデータと比較し、最も誤りが少ないものを、選択
する選択回路を備えたものであることを特徴とするＲＬ
Ｌ符号復調装置。4. The RLL code demodulation device according to claim 1, wherein the RLL decoding unit, when a plurality of decoding results are output from the irregular decoder, re-modulates each of them into an RLL code and outputs the original RLL. An RL characterized by having a selection circuit for selecting the data with the least error compared with the data.
L code demodulator. 【請求項５】 請求項１記載のＲＬＬ符号復調装置にお
いて、 前記不正規デコーダは、 マージングビットを含めて、デコードを行うものである
ことを特徴とするＲＬＬ符号復調装置。5. The RLL code demodulator according to claim 1, wherein the irregular decoder performs decoding including a merging bit. 【請求項６】 請求項１記載のＲＬＬ符号復調装置にお
いて、 前記正規デコーダおよび不正規デコーダは、デコードが
正常に実行されたとき、デコードフラグをセットするも
のであり、 前記ＲＬＬデコード部は、 前記正規デコーダおよび不正規デコーダから出力された
デコード結果の中から、前記デコードフラグを参照し
て、いずれか１つを選択するプライオリティ回路を備え
ていることを特徴とするＲＬＬ符号復調装置。6. The RLL code demodulation device according to claim 1, wherein the normal decoder and the non-normal decoder set a decode flag when the decoding is normally executed, and the RLL decoding unit includes: An RLL code demodulating device comprising a priority circuit that selects one of the decoding results output from the normal decoder and the non-normal decoder by referring to the decode flag. 【請求項７】 請求項６記載のＲＬＬ符号復調装置にお
いて、 前記ＲＬＬデコード部は、 前記ＲＬＬデータから傷成分を除去し、傷訂正データと
して一時保持するとともに、除去したとき、傷訂正フラ
グをセットする傷訂正制御ブロックを備え、 前記プライオリティ回路は、 前記デコードフラグがいずれもセットされておらず、か
つ、前記傷訂正フラグがセットされているとき、前記傷
訂正制御ブロックに、前記傷訂正データを前記正規デコ
ードおよび不正規デコードに出力するよう指示するもの
であることを特徴とするＲＬＬ符号復調装置。7. The RLL code demodulation device according to claim 6, wherein the RLL decoding unit removes a flaw component from the RLL data and temporarily holds it as flaw correction data, and when the RLL data is removed, sets a flaw correction flag. The flaw correction control block, wherein the priority circuit, when none of the decode flag is set, and the flaw correction flag is set, to the flaw correction control block, the flaw correction data, An RLL code demodulating device for instructing output to the normal decoding and the irregular decoding. 【請求項８】 請求項６記載のＲＬＬ符号復調装置にお
いて、 前記プライオリティ回路は、前記デコードフラグおよび
傷訂正フラグがいずれもセットされていないとき、訂正
不能と判断して、リクエスト信号を出力するものであ
り、 当該ＲＬＬ符号復調装置は、 前記プライオリティー回路からリクエスト信号が出力さ
れたとき、代替データを前記プライオリティ回路に出力
する代替データジェネレータを備えていることを特徴と
するＲＬＬ符号復調装置。8. The RLL code demodulator according to claim 6, wherein the priority circuit judges that the decoding is impossible and outputs a request signal when neither the decode flag nor the flaw correction flag is set. The RLL code demodulation device includes an alternative data generator that outputs alternative data to the priority circuit when a request signal is output from the priority circuit. 【請求項９】 請求項８記載のＲＬＬ符号復調装置にお
いて、 前記代替データジェネレータは、 前記代替データとして、ランダムなデータを出力するも
のであることを特徴とするＲＬＬ符号復調装置。9. The RLL code demodulator according to claim 8, wherein the alternative data generator outputs random data as the alternative data. 【請求項１０】 請求項８記載のＲＬＬ符号復調装置に
おいて、 前記代替データジェネレータは、 前記代替データとして、シンドローム演算において確実
にエラーとなるデータ系列を出力するものであることを
特徴とするＲＬＬ符号復調装置。10. The RLL code demodulating apparatus according to claim 8, wherein the alternative data generator outputs a data sequence that causes an error in a syndrome operation as the alternative data without fail. Demodulator. 【請求項１１】 請求項８記載のＲＬＬ符号復調装置に
おいて、 前記プライオリティ回路から出力されたリクエスト信号
をカウントし、このカウント値が所定値よりも大きいと
き、システムが異常であることを示すステータス信号を
出力するエラーカウンタを備えていることを特徴とする
ＲＬＬ符号復調装置。11. The RLL code demodulator according to claim 8, wherein the request signal output from the priority circuit is counted, and when the count value is greater than a predetermined value, a status signal indicating that the system is abnormal. An RLL code demodulation device comprising an error counter for outputting 【請求項１２】 入力されたＲＦ信号を、ＲＬＬデータ
に変換するＲＬＬ符号変換回路と、 前記ＲＬＬ符号変換回路から出力されたＲＬＬデータか
ら、傷データ成分を除去する傷訂正回路と、 前記傷訂正回路によって傷データ成分が除去されたＲＬ
Ｌデータを、デコードするデコーダと、 前記デコーダから出力されたデコードデータに対し、エ
ラー訂正を行うエラー訂正回路とを備えたことを特徴と
するＲＬＬ符号復調装置。12. A RLL code conversion circuit for converting an input RF signal into RLL data, a scratch correction circuit for removing a scratch data component from the RLL data output from the RLL code conversion circuit, and the scratch correction. RL with flaw data component removed by circuit
An RLL code demodulating device comprising: a decoder for decoding L data; and an error correction circuit for performing error correction on the decoded data output from the decoder. 【請求項１３】 入力されたＲＦデータを、ＮＲＺＩ形
式のＲＬＬデータに変換するＲＬＬ符号変換回路と、 前記ＲＬＬ符号変換回路から出力されたＲＬＬデータ
を、デコードする第１のＲＬＬデコード部と、 前記第１のＲＬＬデコード部から出力されたデコードデ
ータに対し、エラー訂正を行うエラー訂正回路とを備
え、 前記第１のＲＬＬデコード部は、 ＲＬＬ符号の規約を表す所定の関係に基づいて、前記Ｒ
ＬＬデータをデコードするデコーダと、 前記デコーダから出力されたデコード結果を、それぞれ
異なるタイミングでラッチする複数のラッチと、 前記複数のラッチによってラッチされたデコード結果の
うちのいずれかを、前記デコードデータとして選択する
選択回路とを備えたものであることを特徴とするＲＬＬ
符号復調装置。13. An RLL code conversion circuit for converting input RF data into RLL data in NRZI format, a first RLL decoding unit for decoding the RLL data output from the RLL code conversion circuit, An error correction circuit that performs an error correction on the decoded data output from the first RLL decoding unit is provided, and the first RLL decoding unit is configured to perform the R conversion on the basis of a predetermined relationship indicating a rule of the RLL code.
A decoder that decodes LL data, a plurality of latches that latch the decoding result output from the decoder at different timings, and one of the decoding results that are latched by the plurality of latches is the decoded data. RLL comprising a selection circuit for selecting
Code demodulator. 【請求項１４】 請求項１３記載のＲＬＬ符号復調装置
において、 前記デコーダは、デコードが正常に実行されたとき、デ
コードフラグをセットするものであり、 前記複数のラッチは、デコード結果と併せてデコードフ
ラグをラッチするものであり、 前記選択回路は、デコード結果のうち、これに対応する
デコードフラグがセットされているものを、選択するも
のであることを特徴とするＲＬＬ符号復調装置。14. The RLL code demodulator according to claim 13, wherein the decoder sets a decode flag when the decoding is normally executed, and the plurality of latches decode the decoding result together with the decoding result. An RLL code demodulation device for latching a flag, wherein the selection circuit selects one of decoding results for which a corresponding decoding flag is set. 【請求項１５】 請求項１３記載のＲＬＬ符号復調装置
において、 前記複数のラッチのラッチ動作のタイミングを制御する
タイミング生成ブロックを備え、 前記タイミング生成ブロックは、 前記ＲＬＬデータと、データクロックとを受けて、ラッ
チタイミングを生成するラッチタイミング生成回路と、 前記データクロックを、前記ラッチタイミング生成回路
からリセット信号が出力される毎にカウントするクロッ
クカウンタとを備えたものであり、 前記クロックカウンタは、前記データクロックのカウン
ト値を基にして、前記選択回路に、選択すべきラッチを
指示するものであることを特徴とするＲＬＬ符号復調装
置。15. The RLL code demodulation device according to claim 13, further comprising a timing generation block that controls a timing of a latch operation of the plurality of latches, the timing generation block receiving the RLL data and a data clock. And a clock counter that counts the data clock every time a reset signal is output from the latch timing generation circuit. An RLL code demodulating device, characterized in that the selection circuit is instructed to a latch to be selected based on a count value of a data clock. 【請求項１６】 請求項１５記載のＲＬＬ符号復調装置
において、 前記クロックカウンタは、前記データクロックのカウン
ト値が所定の範囲にないとき、システムが異常であるこ
とを示すステータス信号を出力することを特徴とするＲ
ＬＬ符号復調装置。16. The RLL code demodulator according to claim 15, wherein the clock counter outputs a status signal indicating that the system is abnormal when the count value of the data clock is not within a predetermined range. Characteristic R
LL code demodulator. 【請求項１７】 請求項１３記載のＲＬＬ符号復調装置
において、 前記ＲＬＬ符号変換回路から出力されたＲＬＬデータ
を、デコードする第２のＲＬＬデコード部を備え、 前記第２のＲＬＬデコード部は、 前記所定の関係において、ＲＬＬデータにおける変化ビ
ット、およびこの変化ビットの時間的に前および後の少
なくともいずれか一方のビットを、デコード非対象ビッ
トとし、このデコード非対象ビットについてケアしない
で、前記ＲＬＬデータをデコードする不正規デコーダ
と、 前記不正規デコーダから出力されたデコード結果を、そ
れぞれ異なるタイミングでラッチする複数のラッチと、 前記複数のラッチによってラッチされたデコード結果の
うちのいずれかを、デコードデータとして選択する選択
回路とを備えたものであることを特徴とするＲＬＬ符号
復調装置。17. The RLL code demodulation device according to claim 13, further comprising: a second RLL decoding unit that decodes the RLL data output from the RLL code conversion circuit, wherein the second RLL decoding unit includes the second RLL decoding unit. In the predetermined relationship, the change bit in the RLL data and at least one of the time bit before and after the change bit are set as the decoding non-target bits, and the decoding non-target bits are not cared. An abnormal decoder that decodes, a plurality of latches that latch the decoding result output from the abnormal decoder at different timings, and one of the decoding results latched by the plurality of latches And a selection circuit for selecting as RLL code demodulator according to claim. 【請求項１８】 請求項１７記載のＲＬＬ符号復調装置
において、 前記第１および第２のＲＬＬデコード部は、正常なデコ
ード結果を選択出力するとき、選択フラグをセットする
ものであり、 当該ＲＬＬ符号復調装置は、 前記第１および第２のＲＬＬデコード部から出力された
デコード結果の中から、前記選択フラグを参照して、い
ずれか１つを選択するプライオリティ回路を備えている
ことを特徴とするＲＬＬ符号復調装置。18. The RLL code demodulating apparatus according to claim 17, wherein the first and second RLL decoding units set a selection flag when selectively outputting a normal decoding result. The demodulation device includes a priority circuit that selects one of the decoding results output from the first and second RLL decoding units with reference to the selection flag. RLL code demodulator. 【請求項１９】 請求項１８記載のＲＬＬ符号復調装置
において、 前記ＲＬＬデータにおけるビット成分が、所定個数以上
連続して“０”であるとき、バーストエラーであること
を示すＡＬＬゼロ信号を出力するＡＬＬゼロ検出回路
と、 前記ＡＬＬゼロ検出回路からＡＬＬゼロ信号を受けたと
き、代替データを前記プライオリティ回路に出力する代
替データジェネレータとを備えていることを特徴とする
ＲＬＬ符号復調装置。19. The RLL code demodulating device according to claim 18, wherein when the bit component in the RLL data is “0” continuously for a predetermined number or more, an ALL zero signal indicating a burst error is output. An RLL code demodulating device comprising: an ALL zero detection circuit; and an alternative data generator that outputs alternative data to the priority circuit when an ALL zero signal is received from the ALL zero detection circuit. 【請求項２０】 請求項１９記載のＲＬＬ符号復調装置
において、 前記ＡＬＬゼロ信号は、前記エラー訂正回路に入力され
ることを特徴とするＲＬＬ符号復調装置。20. The RLL code demodulator according to claim 19, wherein the ALL zero signal is input to the error correction circuit.