JP2003173167A - 画像表示装置、走査線駆動回路、および表示装置のドライバ回路 - Google Patents

Abstract

(57)【要約】 【課題】 単純の制御のみで多重化画素構造の表示装置
を駆動し、なおかつ、ゲートドライバの構造を単純化す
る。 【解決手段】 画像表示装置１は、複数の画素電極と、
これらの画素電極のＯＮ／ＯＦＦを行う走査信号を供給
するための複数の走査線Ｇと、シフトパルスを生成する
パルス生成部９と、各走査線Ｇに対応して設けられるバ
ッファＢと、第一および第二のシフトレジスタＳＲ１，
ＳＲ２を交互にカスケード接続したシフトレジスタ部１
２と備えている。パルス発生部９からシフトレジスタ部
１２にシフトパルスを出力することにより、第一および
第二のシフトレジスタＳＲ１，ＳＲ２にシフトパルスを
伝搬させ、これによって、バッファＢから次のバッファ
Ｂの間を、１水平走査周期でシフトパルスが伝搬するよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像表示装置等に
係り、特に液晶表示装置の高精細化に寄与する技術に関
する。

【０００２】

【従来の技術】周知のように、アクティブマトリックス
駆動の表示装置においては、表示画素数が多くなるにつ
れて駆動ＩＣの数も多くなり、これがコスト高を招く一
因となっている。また、画面の高精細化に伴って画素間
隔が狭まり画素と駆動ＩＣとの接続が困難となってきて
いる。そこで、これらの問題を同時に解決するために、
隣接する２つ以上の画素に１本のデータ配線から時分割
で電位を与え、駆動ＩＣの数を減らすとともに接続端子
のピッチを大きくする多重化画素構造の表示装置が提案
されている（例えば、特開平５−２６５０４５号公報、
特開平６―１４８６８０号公報）。

【０００３】

【発明が解決しようとする課題】しかしながら、特開平
５−２６５０４５号公報や特開平６―１４８６８０号公
報に記載された技術によれば、１行の画素を駆動するの
に、２系統の走査線が必要とされている。この場合、単
純に２系統の走査線に異なるＯＮ／ＯＦＦ信号を供給し
て画素を駆動しようとすると、各走査線に出力すべきＯ
Ｎ／ＯＦＦ信号の波形の制御が複雑化してしまうととも
に、これらのＯＮ／ＯＦＦ信号の出力を制御するため
に、出力制御信号線も２系統必要となり、ゲートドライ
バの構造が複雑化してしまう。特に、こうした問題点
は、１本のデータ配線から３つ以上の画素に電位を与え
ようとする場合に、より一層顕著なものとなる。

【０００４】本発明は、このような技術的課題に基づい
てなされたもので、単純なＯＮ／ＯＦＦ信号の制御のみ
で多重化画素構造の表示装置を駆動することができ、な
おかつ、ゲートドライバの構造を単純化することができ
るような画像表示装置等を提供することを主たる目的と
する。

【０００５】

【課題を解決するための手段】かかる目的のもと、本発
明の画像表示装置は、表示信号を供給する複数の信号線
と、走査信号を供給する複数の走査線と、所定の信号線
に接続され、１水平走査周期の間に順次選択されるｍ
（ｍは、２以上の自然数）個の画素電極と、複数の走査
線の各入力端に接続された、走査信号を出力する出力回
路と、２つの出力回路の間に接続され、入力された信号
列を伝搬する伝搬回路と、を備え、ｍ個の画素電極は、
所定の複数の走査線から供給される走査信号の組み合わ
せによりその駆動が制御され、伝搬回路は、２つの出力
回路の間を１水平走査周期で、走査信号を伝搬させるこ
とを特徴としている。このような構成においては、走査
信号の時間幅を、１水平走査周期よりも大きく取ること
によって、複数の走査線を同時に選択制御することがで
きる。したがって、出力制御系統が複雑化することがな
い。

【０００６】この場合、画像表示装置が、１水平走査周
期の１／ｍ周期のクロック信号を発生するクロック信号
発生部をさらに有するとともに、信号列がｍ×ｍ個の信
号から構成され、伝搬回路は、出力回路のそれぞれに接
続されたシフトレジスタと、出力回路のそれぞれに接続
されたシフトレジスタの間に接続され、入力された前記
信号列を（ｍ−１）クロック後に出力する、部分的伝搬
回路と、を有することが好適である。これにより、１水
平走査周期を１／ｍ周期としたクロック信号を用いてシ
フトレジスタを駆動しても、シフトレジスタからシフト
レジスタへの信号の伝搬が、部分的伝搬回路により、１
水平走査周期とされることとなる。

【０００７】また、部分的伝搬回路は、（ｍ−１）個の
シフトレジスタをカスケード接続したものであることが
好適である。また、クロック信号発生部が、クロック信
号の周期を１水平走査周期内において異なる周期に調整
可能であれば、画素の駆動時間を、画素電極のタイプに
応じて変化させることができる。

【０００８】また、本発明は、走査線駆動回路の発明と
しても捉えることができる。すなわち、本発明が適用さ
れた走査線駆動回路は、画像表示装置の各走査線に接続
される出力端子と、出力端子の間に接続される伝搬回路
と、を有し、伝搬回路は、各走査線に対応する複数の第
一のシフトレジスタと、隣接する第一のシフトレジスタ
の間にカスケード接続される部分的伝搬回路とを備え、
部分的伝搬回路は、１つの第一のシフトレジスタに入力
された信号を、その入力時から１水平走査期間後に、他
の第一のシフトレジスタに伝搬させるものであることを
特徴としている。また、ここで、部分的伝搬回路は、単
数または複数の第二のシフトレジスタにより構成されて
いることが望ましい。さらに、各第一のシフトレジスタ
が、バッファを介して走査線への出力端子に接続され、
バッファが、同一の出力制御線に接続されていることが
好適である。これにより、複数のバッファについて、同
一の制御信号により、走査線への走査信号の供給を制御
することが可能である。

【０００９】また、本発明は、次のような画像表示装置
の発明としても捉えることができる。すなわち、本発明
が適用された画像表示装置は、複数の画素電極と、画素
電極の選択を行う走査信号を供給するための複数の走査
線と、所定数の信号を有する信号列を生成する信号列生
成部と、信号列の時間幅よりも短い時間間隔をもって、
走査線間において信号列を伝搬させる伝搬回路と、を備
えたことを特徴としている。このような構成により、複
数本の走査線に同時に信号列が存在する状態を実現する
ことができ、これにより、複数本の走査線を同時に選択
制御することができる。

【００１０】この場合、この画像表示装置が、１水平走
査期間においてｎ本の走査線を利用して画素を選択する
とともに、信号列に含まれる信号数がｎより多いことが
好適である。これにより、ｎ本の走査線のＯＮ／ＯＦＦ
を制御することができる。また伝搬回路は、信号列を、
走査線間を１水平走査期間で伝搬させるものであること
が好適である。また、この画像表示装置が、さらに、複
数の走査線のそれぞれに接続された出力バッファを有
し、各出力バッファは、同一の制御信号によって走査線
への走査信号の供給が制御されるものであれば、単一の
出力制御線により、出力バッファを制御することができ
る。

【００１１】また、本発明は、次のような走査線駆動回
路の発明としても捉えることができる。すなわち、本発
明が適用された走査線駆動回路は、画像表示装置の各走
査線に対応して設けられる複数のシフトレジスタと、互
いに隣接して位置するシフトレジスタ間に配置される部
分的伝搬回路と、画像表示装置の画素の多重化度を表す
多重化度信号を部分的伝搬回路に出力する多重化度信号
生成部とを備え、部分的伝搬回路は、多重化度に基づい
て設定される時間間隔をもって１つのシフトレジスタか
ら他のシフトレジスタへ所定の信号を伝搬することを特
徴としている。こうした構成により、走査線に接続され
たシフトレジスタ間に設けられた部分的伝搬回路が、画
素構造の多重化度に応じてシフトレジスタ間の信号の伝
搬間隔を決定するので、画素構造の多重化度の変化に対
応して、同時に選択すべき走査線数を変化させることが
できる。

【００１２】また、この場合、走査線駆動回路が、シフ
トレジスタおよび伝搬回路に周期信号を出力するクロッ
ク信号発生部を備え、多重化度信号によって表される多
重化度がｍ（ｍは２以上の自然数）である場合に、部分
的伝搬回路が、周期信号の（ｍ−１）周期の時間間隔を
もって、１つのシフトレジスタから他のシフトレジスタ
へ所定の信号を伝搬するものとされていてもよい。

【００１３】また、本発明は、表示装置のドライバ回路
の発明としても捉えることができる。すなわち、本発明
が適用された表示装置のドライバ回路は、複数の出力端
子と、出力端子のそれぞれに接続される出力回路と、出
力回路のそれぞれに接続されるシフトレジスタと、シフ
トレジスタの間にカスケード接続されたシフトレジスタ
と、出力回路の出力を制御する制御信号を伝送する出力
制御線と、を有することを特徴としている。

【００１４】さらに、本発明は、次のような画像表示装
置の発明としても捉えることができる。すなわち、本発
明が適用された画像表示装置は、マトリックス状に配置
された複数の画素と、複数の走査線と、複数の信号線
と、第１の水平走査周期内において選択される画素であ
って、１つの信号線に接続されたｍ（ｍは２以上の整
数）個の画素と、第１の水平走査周期の次の第２の水平
走査周期内において選択される画素であって、１つの信
号線に接続されたｍ個（ｍは２以上の整数）の画素と、
複数の走査線に接続された駆動回路と、を有し、駆動回
路は、複数の走査線に接続された複数の出力端子と、こ
れらの出力端子のそれぞれに接続された出力回路と、出
力回路のそれぞれに接続されたシフトレジスタと、シフ
トレジスタの間にカスケード接続された、（ｍ−１）個
のシフトレジスタと、出力回路の出力を制御する制御信
号を伝送する出力制御線と、を有することを特徴として
いる。

【００１５】また、本発明は、次のような画像表示装置
の発明としても捉えることができる。すなわち、本発明
が適用された画像表示装置は、マトリックス状に配置さ
れた複数の画素と、複数の走査線と、複数の信号線と、
第１の水平走査周期内において選択される画素であっ
て、複数の信号線のうちの所定の一信号線に接続された
ｍ（ｍは２以上の自然数）個の画素と、第１の水平走査
周期の次の第２の水平走査周期内において選択される画
素であって、所定の一信号線に接続された他のｍ個の画
素と、複数の走査線に接続された駆動回路と、を有し、
第１の水平走査周期において、ｍ個の画素はｎ本の走査
線からなる第１の走査線群を使用して選択されるととも
に、第２の水平走査周期において、他のｍ個の画素はｎ
本の走査線を一本シフトさせたｎ本の走査線からなる第
２の走査線群を使用して選択され、駆動回路は、クロッ
ク信号によって制御され、駆動回路に、ｎよりも大きい
ｌ個の信号から構成される信号列が入力され、信号列が
入力された駆動回路は、第１の水平走査周期において第
１の走査線群から選択された走査線の互いに異なる組み
合わせである第１の走査線グループから第ｍの走査線グ
ループに対して、第１から第ｍのタイミングで順次走査
信号を出力し、かつ、第１の水平走査周期における処理
が開始されてからｍクロック後に、第２の水平走査周期
において第２の走査線群から選択された走査線の互いに
異なる組み合わせである第１の走査線グループから第ｍ
の走査線グループに対して、第１から第ｍのタイミング
で順次走査信号を出力する処理を開始することを特徴と
している。この場合、ｌがｍ×ｍに等しく、かつ、ｎが
ｍに等しいことが好適である。

【００１６】

【発明の実施の形態】以下、添付図面に示す実施の形態
に基づいてこの発明を詳細に説明する。 ［第一の実施の形態］図１は、本発明の第一の実施の形
態の液晶表示装置（画像表示装置）１の要部の拡大構成
図、図２は、液晶表示装置１の全体構成図、図３は、液
晶表示装置１のアレイ基板Ａにおける表示領域Ｓ内の回
路構成の詳細を示す図である。図２に示すように、第一
の実施の形態の液晶表示装置１は、そのアレイ基板Ａに
画像を表示する表示領域Ｓを有している。そして、液晶
表示装置１は、表示領域Ｓ内に配置される画素電極に対
して信号線Ｄを介し表示信号を供給するデータドライバ
３と、表示領域Ｓ内に形成された薄膜トランジスタに対
してそのＯＮ／ＯＦＦを制御する走査信号を走査線Ｇを
介して供給するゲートドライバ（走査線駆動回路、表示
装置のドライバ回路）５と、データドライバ３およびゲ
ートドライバ５を制御するコントロール回路（走査線駆
動回路）６を備えている。

【００１７】表示領域Ｓには、画素電極がＭ×Ｎ（Ｍ，
Ｎは任意の正の整数）の数だけマトリックス状に配列さ
れている。図３に示すように、アレイ基板Ａの表示領域
Ｓにおいては、信号線Ｄｍを挟んで隣接する画素電極Ａ
１およびＢ１について、第１のＴＦＴ Ｍ１、第２のＴ
ＦＴ Ｍ２および第３のＴＦＴ Ｍ３の３つのＴＦＴが以
下のように配置されている。まず、第１のＴＦＴ Ｍ１
は、そのソース電極が信号線Ｄｍに、またそのドレイン
電極が画素電極Ａ１に接続する。また、第１のＴＦＴ
Ｍ１のゲート電極は第２のＴＦＴ Ｍ２のソース電極に
接続している。ここで、ＴＦＴは３端子のスイッチング
素子であり、信号線に接続される側をソース電極と、ま
た画素電極に接続される側をドレイン電極と呼ぶ例があ
るが、逆の例もある。つまり、ゲート電極を除く２つの
電極のいずれをソース電極と、またドレイン電極と呼ぶ
かは一義的に定まっていない。そこで以下では、ゲート
電極を除く２つの電極をともにソース／ドレイン電極と
呼ぶことにする。第２のＴＦＴ Ｍ２は、その一方のソ
ース／ドレイン電極が第１のＴＦＴ Ｍ１のゲート電極
に、他方のソース／ドレイン電極が走査線Ｇｎ＋２に接
続されている。したがって、第１のＴＦＴ Ｍ１のゲー
ト電極は第２のＴＦＴ Ｍ２を介して走査線Ｇｎ＋２に
接続されることになる。また、第２のＴＦＴ Ｍ２のゲ
ート電極は走査線Ｇｎ＋１に接続される。したがって、
隣接する２本の走査線Ｇｎ＋１とＧｎ＋２が同時に選択
電位になっている期間にのみ、第１のＴＦＴ Ｍ１がＯ
Ｎ状態となり信号線Ｄｍの電位が画素電極Ａ１に供給さ
れる。このことは、第２のＴＦＴ Ｍ２が第１のＴＦＴ
Ｍ１のＯＮ／ＯＦＦを制御することを示唆している。
第３のＴＦＴ Ｍ３は、その一方のソース／ドレイン電
極が信号線Ｄｍに、また他方のソース／ドレイン電極が
画素電極Ｂ１に接続されている。また、第３のＴＦＴ
Ｍ３のゲート電極は走査線Ｇｎ＋１に接続されている。
したがって、Ｇｎ＋１が選択電位になっているときに、
第３のＴＦＴ Ｍ３がＯＮになり信号線Ｄｍの電位が画
素電極Ｂ１に供給される。

【００１８】以上では第１のＴＦＴ Ｍ１〜第３のＴＦ
Ｔ Ｍ３からみたアレイ基板Ａの回路構成を説明した
が、画素電極Ａ１および画素電極Ｂ１からみたアレイ基
板Ａの回路構成を説明する。画素電極Ａ１および画素電
極Ｂ１は単一の信号線Ｄｍから表示信号が供給される。
つまり、信号線Ｄｍは、画素電極Ａ１および画素電極Ｂ
１に対して共通の信号線Ｄｍということができる。した
がって、画素がＭ×Ｎのマトリックス状に配列されてい
るのに対して、信号線ＤｍはＮ／２本となる。画素電極
Ａ１には第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２が
接続されており、第１のＴＦＴ Ｍ１は信号線Ｄｍに接
続されるとともに、第２のＴＦＴ Ｍ２に接続される。
第２のＴＦＴ Ｍ２のゲート電極は画素電極Ａ１の後段
の走査線Ｇｎ＋１に接続され、また第２のＴＦＴ Ｍ２
のドレイン電極は走査線Ｇｎ＋１の後段の走査線Ｇｎ＋
２に接続されている。ここで、画素電極Ａ１に信号線Ｄ
ｍの電位を供給するためには、第１のＴＦＴ Ｍ１がＯ
Ｎされる必要がある。そして、第１のＴＦＴ Ｍ１のゲ
ート電極は第２のＴＦＴ Ｍ２のソース／ドレイン電極
に接続され、かつ第２のＴＦＴ Ｍ２のゲート電極は自
己の走査線Ｇｎ＋１に、またソース／ドレイン電極は後
段の走査線Ｇｎ＋２に接続されているから、第１のＴＦ
Ｔ Ｍ１をＯＮするためには、第２のＴＦＴ Ｍ２がＯＮ
される必要がある。第２のＴＦＴ Ｍ２がＯＮされるた
めには、走査線Ｇｎ＋１および走査線Ｇｎ＋２がともに
選択されている必要がある。したがって、第１のＴＦＴ
Ｍ１および第２のＴＦＴ Ｍ２は、走査線Ｇｎ＋１およ
び走査線Ｇｎ＋２がともに選択されている際に走査信号
の通過を許容するスイッチング機構を構成する。かくし
て、画素電極Ａ１は、走査線Ｇｎ＋１からの走査信号お
よび走査線Ｇｎ＋２からの走査信号に基づき駆動され、
信号線Ｄｍからの電位を受ける。画素電極Ｂ１には第３
のＴＦＴ Ｍ３が接続されており、そのゲート電極は走
査線Ｇｎ＋１に接続されている。したがって、画素電極
Ａ２は自己の走査線Ｇｎ＋１が選択されると信号線Ｄｍ
から電位を供給される。以上では画素電極Ａ１および画
素電極Ｂ１について説明したが、画素電極Ａ２および画
素電極Ｂ２、画素電極Ｃ１および画素電極Ｄ１、画素電
極Ｃ２および画素電極Ｄ２、さらに他の画素についても
同様の構成が採用されている。

【００１９】次に、図１を参照して、ゲートドライバ５
およびコントロール回路６の構成について説明する。図
１に示すように、コントロール回路６には、出力可否制
御部８、パルス生成部（信号列生成部）９、およびクロ
ック信号生成部１０が設けられている。出力可否制御部
８は、ゲートドライバ５に対してＯＥ（Output Enabl
e）線（出力制御線）１１を介して出力制御信号を出力
するものであり、パルス生成部９は、ゲートドライバ５
から走査線Ｇに対して走査信号として入力すべきシフト
パルス（信号列）を生成するものである。またクロック
信号生成部１０は、ゲートドライバ５を駆動するための
クロック信号を出力するものである。なお、クロック信
号生成部１０は、任意のパルスについて、その立ち上が
りおよび立ち下がりのタイミングを制御することが可能
となっている。また、以下、同一のゲートドライバ５に
対して接続される走査線Ｇのうち、画面の走査方向のｎ
番目に位置する走査線Ｇを、走査線Ｇｎと表す。

【００２０】ゲートドライバ５には、出力制御信号、シ
フトパルス、およびクロック信号が入力されるシフトレ
ジスタ部（伝搬回路）１２が設けられている。シフトレ
ジスタ部１２は、第一のシフトレジスタＳＲ１と第二の
シフトレジスタ（部分的伝搬回路）ＳＲ２とを、交互に
カスケード接続した構成となっている。ここに、第一の
シフトレジスタＳＲ１は、各走査線Ｇに対応して設けら
れるとともに、バッファ（出力回路）Ｂを介して、走査
線Ｇの入力端に対し接続可能な出力端子Ｏｔに接続され
ている。また、第二のシフトレジスタＳＲ２は、互いに
隣接する第一のシフトレジスタＳＲ１間に配置されてい
る。こうした構成のシフトレジスタ部１２は、パルス生
成部９から出力されたシフトパルスを、クロック信号生
成部１０から出力されたクロック信号と同期をとりつ
つ、順次第一のシフトレジスタＳＲ１および第二のシフ
トレジスタＳＲ２に対して転送していくように機能す
る。また、第一のシフトレジスタＳＲ１と走査線Ｇとの
間に設けられたバッファＢは、ＯＥ線１１を介して入力
される二値信号である出力制御信号が「０」のときにＯ
Ｎに、出力制御信号が「１」であるときにＯＦＦとな
り、これにより、第一のシフトレジスタＳＲ１から走査
線Ｇへの走査信号の出力可否を制御する。

【００２１】次に、図４に示す走査信号のタイミングチ
ャート、図５に示すシフトパルスのタイミングチャー
ト、および図６〜図９の回路図を参照しつつ、この液晶
表示装置１の動作について説明する。図４において線図
ＧｎOut〜Ｇｎ＋５Outは、走査線Ｇｎ〜Ｇｎ＋５に出力
される走査信号の波形を示している。すなわち、これら
の線図が立ち上がっている部分は、当該走査線Ｇが選択
され、そうでない部分は当該走査線Ｇが非選択の状態と
なっている。また、図４における線図ＯＥは、ＯＥ線１
１に供給される出力制御信号の波形を示す。また、図４
および図５において線図ＤＣＰＶは、クロック信号生成
部１０において生成されるクロック信号の波形を、線図
ＳＤＩは、パルス生成部９において生成されるシフトパ
ルスの波形を示す。また、図４において、１Ｈは、表示
領域Ｓ内の一行の画素の走査周期（１水平走査周期）を
示す。図中に示すように、クロック信号ＤＣＰＶは、そ
の２周期が１水平走査周期（１Ｈ）に相当するように生
成される。一方、図中に示すように、シフトパルスＳＤ
Ｉは、その時間幅（立ち上がりから立ち下がりまでの時
間）が、２水平走査周期（２Ｈ）分の長さとなってお
り、さらに、クロック信号ＤＣＰＶの１周期ごとにその
ＯＮ／ＯＦＦが設定される４つ（２×２個）の信号によ
り構成されている。

【００２２】図５に示すように、パルス生成部９におい
てシフトパルスＳＤＩが生成されると、このシフトパル
スＳＤＩは、第一および第二のシフトレジスタＳＲ１お
よびＳＲ２を順次転送される。ここで、シフトパルスＳ
ＤＩは、クロック信号ＤＣＰＶの１周期ごとに、カスケ
ード接続された第一のシフトレジスタＳＲ１および第二
のシフトレジスタＳＲ２を順次転送されるから、互いに
隣接する第一のシフトレジスタＳＲ１および第二のシフ
トレジスタＳＲ２の内部にあるシフトパルスＳＤＩは、
図５のように、クロック信号ＤＣＰＶの１周期ずつ順次
ずれた状態とされる。しかしながら、第二のシフトレジ
スタＳＲ２は、走査線Ｇに接続されておらず、第一のシ
フトレジスタＳＲ１のみが走査線Ｇに対して走査信号を
出力する状態にある。したがって、出力制御信号ＯＥが
「０」であれば、図４に示すように、ｎの値が「１」変
化するごとに、走査信号は、図４のように、クロック信
号ＤＣＰＶの２周期、すなわち、１水平走査周期（１
Ｈ）分だけ遅れた状態で走査線Ｇに順次出力されること
となる。

【００２３】したがって、図４に示したように、シフト
パルスＳＤＩの時間幅を２水平走査周期（２Ｈ）分の長
さとしておけば、例えば、互いに隣接する走査線Ｇｎ＋
１およびＧｎ＋２からなる第１の走査線群を考えると、
双方の走査線Ｇｎ＋１およびＧｎ＋２に走査信号Ｇｎ＋
１OutおよびＧｎ＋２Outが出力される期間Ｔｂが、１水
平走査周期（１Ｈ）分継続することになる。すなわち、
期間Ｔｂにおいては、双方の走査線Ｇｎ＋１およびＧｎ
＋２に接続された画素を選択することができるのであ
る。具体的な画素の駆動方法は以下のようになる。すな
わち、シフトパルスＳＤＩが図４に示したような波形で
あるとすると、走査信号Ｇｎ＋１OutもＧｎ＋２Outも図
４に示したような波形となる。ここで期間Ｔｂの前半の
期間であるＴｂ１（第１のタイミング）においては、ま
ず、走査線Ｇｎ＋１およびＧｎ＋２の双方（第１の走査
線グループ）が選択されることとなるから、図６に示す
ように第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３がＯＮ
状態とされる。これによって、画素電極Ａ１、画素電極
Ｂ１および画素電極Ｄ１に、信号線Ｄｍから画素電極Ａ
１に与えるべき電位Ｖａ１が供給され、画素電極Ａ１の
電位Ｖａ１が決定される。なお、図６においては、走査
線Ｇｎ＋１と走査線Ｇｎ＋２が選択されていることを太
線で示している。一方、期間Ｔｂの後半の期間であるＴ
ｂ２（第２のタイミング）においては、走査線Ｇｎ＋２
が非選択電位となり、走査線Ｇｎ＋１のみ（第２の走査
線グループ）が選択されることとなるから、図７に示す
ように第３のＴＦＴ Ｍ３のみがＯＮ状態とされる。こ
こで、信号線Ｄｍから供給される電位が、画素電極Ｂ１
に与えるべき電位Ｖｂ１に変化することにより、画素電
極Ｂ１には電位Ｖｂ１が供給され、これにより、画素電
極Ｂ１の電位が決まる。このように、信号線Ｄｍの電位
を時分割で画素電極Ａ１および画素電極Ｂ１に供給する
ことができる。

【００２４】走査線Ｇｎ＋１が非選択電位になった後
に、信号線Ｄｍの電位は画素電極Ｃ１に与えるべき電位
Ｖｃ１に変化する。ここで、図４において、走査線Ｇｎ
＋１およびＧｎ＋２を一本シフトさせた走査線Ｇｎ＋２
およびＧｎ＋３からなる第２の走査線群を考え、この第
２の走査線群に出力される信号に対して着目すると、双
方の走査線Ｇｎ＋２およびＧｎ＋３に走査信号Ｇｎ＋２
OutもＧｎ＋３Outが出力される期間Ｔｃが、期間Ｔｂの
後、１水平走査周期（１Ｈ）分継続することになる。し
たがって、期間Ｔｃの前半の期間であるＴｃ１（第１の
タイミング）においては、走査線Ｇｎ＋２およびＧｎ＋
３の双方が選択されることにより、図８に示すように、
画素電極Ｃ１、画素電極Ｄ１および画素電極Ｆ１に、信
号線Ｄｍから画素電極Ｃ１に与えるべき電位Ｖｃ１が供
給され、これにより、画素電極Ｃ１の電位Ｖｃ１が決定
される。また、期間Ｔｃの後半の期間であるＴｂ２（第
２のタイミング）においては、走査線Ｇｎ＋３が非選択
電位となり、走査線Ｇｎ＋２のみが選択されることとな
るから、図９に示すように、信号線Ｄｍから供給される
電位が、画素電極Ｄ１に与えるべき電位Ｖｄ１に変化す
ることにより、画素電極Ｄ１には電位Ｖｄ１が供給さ
れ、これにより、画素電極Ｄ１の電位が決まる。

【００２５】以上述べたように、本第一の実施の形態に
おいては、各走査線Ｇに対応してバッファＢを設けると
ともに、シフトレジスタ部１２を、第一のシフトレジス
タＳＲ１および第二のシフトレジスタＳＲ２を交互に配
列してカスケード接続することにより形成している。そ
して、シフトレジスタ部１２の第一のシフトレジスタＳ
Ｒ１のみに対してバッファＢを接続し、カスケード接続
された第一のシフトレジスタＳＲ１および第二のシフト
レジスタＳＲ２に対してシフトパルスＳＤＩを順次伝搬
させることによって、シフトパルスＳＤＩを各バッファ
Ｂに供給するようになっている。そして、この場合、シ
フトレジスタ部１２を、１水平走査期間Ｈを画素の多重
化度「２」で除したＨ／２の周期のクロック信号ＤＣＰ
Ｖによって駆動することにより、一個おきに配置された
第一のシフトレジスタＳＲ１から、シフトパルスＳＤＩ
の時間幅２Ｈよりも短い時間間隔１ＨでシフトパルスＳ
ＤＩが各バッファＢに順次伝搬するようになっている。
こうした構成により、互いに隣接する走査線Ｇを１Ｈの
期間同時に選択することが可能となる。つまり、画素電
極Ａ１，Ｂ１（Ｃ１，Ｄ１、…）の駆動を、二本の走査
線Ｇｎ＋１，Ｇｎ＋２（Ｇｎ＋２，Ｇｎ＋３）から走査
信号Ｇｎ＋１OutもＧｎ＋２Out（Ｇｎ＋２OutもＧｎ＋
３Out）を供給することにより、１水平走査期間：１Ｈ
内に制御することができる。したがって、従来と異な
り、画素電極Ａ１，Ｂ１等の駆動を制御するために、走
査線Ｇを２系統配設したりＯＥ線１１を２系統設ける必
要がなく、同一のＯＥ線１１により同一の出力制御信号
ＯＥを供給することで制御を行うことができる。すなわ
ち、出力制御信号ＯＥによるバッファＢの制御やゲート
ドライバ５の構造を複雑化することなく、複数の走査線
Ｇを同時に選択することができ、多重画素構造を有する
液晶表示装置１の構造を単純化し、製造の容易化および
コストダウンを図ることができるのである。

【００２６】特に、本第一の実施の形態においては、シ
フトパルスＳＤＩが、クロック信号ＤＣＰＶの周期ご
と、すなわち、１水平走査期間Ｈを画素の多重化度で時
分割したＨ／２ごとにそのＯＮ／ＯＦＦが設定されると
ともに、シフトパルスＳＤＩの時間幅が１水平走査期間
Ｈにさらに１Ｈの期間（付加期間）を加えた期間と同一
の時間幅（１水平走査周期Ｈに多重化度「２」を乗じた
時間幅）２Ｈとされている。しかも各バッファＢ間をシ
フトパルスＳＤＩが伝搬する時間間隔が、クロック信号
ＤＣＰＶの周期の２倍、すなわち１Ｈとされている。し
たがって、隣接する走査線Ｇに同時に走査信号を供給す
ることができる期間を１Ｈとするとともに、１Ｈの期間
内でＨ／２の期間ごとに、画素Ａ１，Ｂ１（Ｃ１，Ｄ
１、…）の駆動制御を行うことが可能となる。これによ
り、多重化（２：１）の画素構造を有する液晶表示装置
１を良好に実現することができる。

【００２７】以上において、本発明の第一の実施の形態
を説明したが、本発明は上記第一の実施の形態に限定さ
れるものでなく、必要に応じて適宜他の構成を採用する
ようにすることができる。例えば、上記第一の実施の形
態において、クロック信号ＤＣＰＶは、均一の周波数で
信号を発するように動作していたが、これに限定され
ず、クロック信号生成部１０が、クロック信号ＤＣＰＶ
の各パルスの立ち上がりまたは立ち下がりのタイミング
を変化させて、不均一の周波数でクロック信号ＤＣＰＶ
を生成するようにしてもよい。すなわち、図３に示した
表示領域Ｓの画素電極Ａ１とＢ１とに着目した場合、画
素電極Ａ１には第一のＴＦＴ Ｍ１および第二のＴＦＴ
Ｍ２の２個のＴＦＴが付随しているが、画素電極Ｂ１
には、一個のＴＦＴ（第三のＴＦＴ Ｍ３）のみが付随
している。したがって、画素電極Ａ１，Ｂ１は、その特
性が異なり、書き込み時間についても異ならせることが
好ましいと考えられる。そこで、所定周期（例えば１水
平走査周期（１Ｈ））内で、クロック信号ＤＣＰＶの立
ち上がりまたは立ち下がりのタイミングを変化させ、走
査信号のタイミングを変化させるようにする。これによ
り、書き込み時間を画素電極Ａ１，Ｂ１で異ならせるこ
とができ、良好に画素電極Ａ１，Ｂ１のチャージを行う
ことが可能となる。また、これ以外にも、本発明の趣旨
を逸脱しない限り、上記実施の形態で挙げた構成を取捨
選択したり、他の構成に適宜変更することが可能であ
る。

【００２８】［第二の実施の形態］次に、本発明の第二
の実施の形態を説明する。図１０は、本発明の第二の実
施の形態の液晶表示装置（画像表示装置）１’の要部の
拡大構成図、図１１は、液晶表示装置１’のアレイ基板
Ａ’における表示領域Ｓ内の回路構成の詳細を示す図で
ある。なお、この第二の実施の形態の液晶表示装置１’
の全体的な構成は、図２に示した上記第一の実施の形態
の液晶表示装置１と同様であるために、本第二の実施の
形態では、上記第一の実施の形態との相違点のみを説明
する。上記第一の実施の形態では、２つの画素が１つの
信号線Ｄｍを共有していたのに対して、本第二の実施の
形態では、３つの画素が１つの信号線Ｄを共有する形態
となっている。すなわち、図１１に示すように、液晶表
示装置１’のアレイ基板Ａ’においては、信号線Ｄｍを
画素電極Ａ３１（画素電極Ｄ３１、画素電極Ｇ３１
…）、画素電極Ｂ３１（画素電極Ｅ３１、画素電極Ｈ３
１…）および画素電極Ｃ３１（画素電極Ｆ３１、画素電
極Ｉ３１…）の３つの画素が共有している。そして、画
素電極Ａ３１には、走査線Ｇｎ＋１および走査線Ｇｎ＋
３の両者が選択電位となったときに、信号線Ｄｍのデー
タ電位が供給される。また、画素電極Ｂ３１には、走査
線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位となったと
きに、信号線Ｄｍのデータ電位が供給される。また、画
素電極Ｃ３１は、走査線Ｇｎ＋１が選択電位となったと
きに、信号線Ｄｍのデータ電位が供給される。

【００２９】以上のような動作を行うために、本第二の
実施の形態ではスイッチング素子としての第１のＴＦＴ
Ｍ３１〜第５のＴＦＴ Ｍ３５の配置を以下に説明する
ように設定している。すなわち、図１１に示すように、
第１のＴＦＴ Ｍ３１は、その一方のソース／ドレイン
電極が画素電極Ａ３１に、また他方のソース／ドレイン
電極が信号線Ｄｍに接続する。また、第１のＴＦＴ Ｍ
３１のゲート電極は第２のＴＦＴ Ｍ３２のソース／ド
レイン電極に接続している。第２のＴＦＴ Ｍ３２は、
その一方のソース／ドレイン電極が走査線Ｇｎ＋３に、
またその他方のソース／ドレイン電極が第１のＴＦＴ
Ｍ３１のゲート電極に接続されている。したがって、第
１のＴＦＴ Ｍ３１のゲート電極は第２のＴＦＴ Ｍ３２
を介して走査線Ｇｎ＋３に接続されることになる。ま
た、第２のＴＦＴ Ｍ３２のゲート電極は走査線Ｇｎ＋
１に接続される。したがって、２本の走査線Ｇｎ＋１と
Ｇｎ＋３が同時に選択電位になっている期間にのみ、第
１のＴＦＴ Ｍ３１がＯＮになり信号線Ｄｍの電位が画
素電極Ａ３１に供給される。このことは、第２のＴＦＴ
Ｍ３２が第１のＴＦＴ Ｍ３１のＯＮ／ＯＦＦを制御す
るスイッチング素子であることを示している。第３のＴ
ＦＴ Ｍ３３は、その一方のソース／ドレイン電極が信
号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｃ
３１に接続されている。また、第３のＴＦＴ Ｍ３３の
ゲート電極は走査線Ｇｎ＋１に接続している。第４のＴ
ＦＴ Ｍ３４は、その一方のソース／ドレイン電極が信
号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂ
３１に接続されている。また、第４のＴＦＴ Ｍ３４の
ゲート電極は第５のＴＦＴ Ｍ３５のソース／ドレイン
電極に接続している。また、第５のＴＦＴ Ｍ３５は、
その一方のソース／ドレイン電極が走査線Ｇｎ＋２に、
また他方のソース／ドレイン電極が第４のＴＦＴ Ｍ３
４のゲート電極に接続されている。したがって、第４の
ＴＦＴ Ｍ３４のゲート電極は第５のＴＦＴ Ｍ３５を介
して走査線Ｇｎ＋２に接続されることになる。また、第
５のＴＦＴ Ｍ３５のゲート電極は走査線Ｇｎ＋１に接
続される。したがって、２本の走査線Ｇｎ＋１とＧｎ＋
２が同時に選択電位になっている期間にのみ、第４のＴ
ＦＴ Ｍ３４がＯＮになり信号線Ｄｍの電位が画素電極
Ｂ３１に供給される。このことは、第５のＴＦＴ Ｍ３
５が第４のＴＦＴ Ｍ３４のＯＮ／ＯＦＦを制御するス
イッチング素子であることを示している。

【００３０】また、以上では第１のＴＦＴ Ｍ３１〜第
５のＴＦＴ Ｍ３５からみたアレイ基板Ａ’の回路構成
であるが、画素電極Ａ３１〜画素電極Ｃ３１からみた液
晶表示装置１’の回路構成を説明する。画素電極Ａ３１
〜画素電極Ｃ３１には単一の信号線Ｄｍから表示信号が
供給される。つまり、信号線Ｄｍは、画素電極Ａ３１〜
画素電極Ｃ３１に対する共通の信号線Ｄｍとなってい
る。画素電極Ａ３１には第１のＴＦＴ Ｍ３１および第
２のＴＦＴ Ｍ３２が接続されており、第１のＴＦＴ Ｍ
３１は信号線Ｄｍに接続されるとともに、第２のＴＦＴ
Ｍ３２に接続される。第２のＴＦＴ Ｍ３２のゲート
電極は自己の走査線Ｇｎ＋１に接続され、また第２のＴ
ＦＴ Ｍ３２のソース／ドレイン電極は後段の走査線Ｇ
ｎ＋３に接続されている。ここで、画素電極Ａ３１に信
号線Ｄｍの電位を供給するためには、第１のＴＦＴ Ｍ
３１がＯＮされる必要がある。そして、第１のＴＦＴ
Ｍ３１のゲート電極は第２のＴＦＴ Ｍ３２のソース／
ドレイン電極に接続され、かつ第２のＴＦＴ Ｍ３２の
ゲート電極は画素電極Ａ３１および画素電極Ｂ３１より
も後段に位置する走査線Ｇｎ＋１に、またソース／ドレ
イン電極は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋３
に接続されているから、第１のＴＦＴ Ｍ３１をＯＮす
るためには、第２のＴＦＴＭ３２がＯＮとされる必要が
ある。第２のＴＦＴ Ｍ３２がＯＮとされるためには、
走査線Ｇｎ＋１および後段の走査線Ｇｎ＋３が選択電位
となる必要がある。このように、画素電極Ａ３１は、走
査線Ｇｎ＋１からの走査信号および走査線Ｇｎ＋３から
の走査信号に基づき駆動され、信号線Ｄｍからの電位を
受ける。

【００３１】画素電極Ｂ３１には第４のＴＦＴ Ｍ３４
および第５のＴＦＴ Ｍ３５が接続されており、第４の
ＴＦＴ Ｍ３４は信号線Ｄｍに接続されるとともに、第
５のＴＦＴ Ｍ３５に接続される。第５のＴＦＴ Ｍ３
５のゲート電極は走査線Ｇｎ＋１に接続され、また第５
のＴＦＴ Ｍ３５のソース／ドレイン電極は走査線Ｇｎ
＋２に接続されている。ここで、画素電極Ｂ３１に信号
線Ｄｍの電位を供給するためには、第４のＴＦＴ Ｍ３
４がＯＮとされる必要がある。そして、第４のＴＦＴ
Ｍ３４のゲート電極は第５のＴＦＴ Ｍ３５のソース／
ドレイン電極に接続され、かつ第５のＴＦＴ Ｍ３５の
ゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン
電極は走査線Ｇｎ＋２に接続されているから、第４のＴ
ＦＴ Ｍ３４をＯＮとするためには、第５のＴＦＴ Ｍ３
５がＯＮとされる必要がある。第５のＴＦＴ Ｍ３５が
ＯＮされるためには走査線Ｇｎ＋１および走査線Ｇｎ＋
２が選択電位となる必要がある。かくして、画素電極Ｂ
３１に対しては、自身より後段に位置する走査線Ｇｎ＋
１および後段の走査線Ｇｎ＋２が選択電位となったとき
にのみ信号線Ｄｍからの電位が供給される。また、画素
電極Ｃ３１には第３のＴＦＴ Ｍ３３が接続されてお
り、そのゲート電極は走査線Ｇｎ＋１に接続されてい
る。したがって、画素電極Ｃ３１は走査線Ｇｎ＋１が選
択されると信号線Ｄｍから電位が供給される。以上では
画素電極Ａ３１〜画素電極Ｃ３１について説明したが、
画素電極Ｄ３１〜画素電極Ｆ３１および画素電極Ｇ３１
〜画素電極Ｉ３１、さらに他の画素についても同様の構
成が採用されている。

【００３２】次に、図１０を参照して、本第二の実施の
形態のゲートドライバ５’（走査線駆動回路、表示装置
のドライバ回路）およびコントロール回路６（走査線駆
動回路）の構成について説明する。図１０に示すよう
に、本第二の実施の形態のコントロール回路６は、上記
第一の実施の形態と同様に、出力可否制御部８、パルス
生成部（信号列生成部）９、およびクロック信号生成部
１０を備えている。ゲートドライバ５’には、出力制御
信号、シフトパルス、およびクロック信号が入力される
シフトレジスタ部（伝搬回路）１２’が設けられてい
る。シフトレジスタ部１２’は、各走査線Ｇに対応して
設けられ、バッファ（出力回路）Ｂを介して走査線Ｇに
対し接続可能な出力端子Ｏｔに接続される第一のシフト
レジスタＳＲ１の他に、第二のシフトレジスタＳＲ２お
よび第三のシフトレジスタＳＲ３（部分的伝搬回路）を
備えている。これら第二のシフトレジスタＳＲ２および
第三のシフトレジスタＳＲ３は、１つの第一のシフトレ
ジスタＳＲ１に対応して１つずつ設けられており、順次
カスケード接続されている。つまり、第一、第二、第三
のシフトレジスタＳＲ１、ＳＲ２、ＳＲ３が、一本の走
査線Ｇに対応して一組ずつ配置され、走査線Ｇの数に対
応した複数組の第一、第二、第三のシフトレジスタＳＲ
１、ＳＲ２、ＳＲ３が互いにカスケード接続された状態
で配列されている。これによりシフトレジスタ部１２’
は、パルス生成部９から出力されたシフトパルスを、ク
ロック信号生成部１０から出力されたクロック信号と同
期をとりつつ、順次第一のシフトレジスタＳＲ１、第二
のシフトレジスタＳＲ２、第三のシフトレジスタＳＲ３
に対して転送していくことが可能となっている。なお、
第一のシフトレジスタＳＲ１と走査線Ｇとの間に設けら
れたバッファＢは、上記第一の実施の形態と同様の機能
を有するものである。

【００３３】次に、図１２に示す走査信号のタイミング
チャート、図１３に示すシフトパルスのタイミングチャ
ート、および図１４〜図１７の回路図を参照しつつ、こ
の液晶表示装置１’の動作について説明する。図１２に
おいて線図Ｇｎ＋１Out〜Ｇｎ＋６Outは、走査線Ｇｎ＋
１〜Ｇｎ＋６に出力される走査信号の波形を示してい
る。すなわち、これらの線図が立ち上がっている部分
は、当該走査線Ｇが選択され、そうでない部分は当該走
査線Ｇが非選択の状態となっている。また、図１２にお
ける線図ＯＥは、ＯＥ線１１に供給される制御信号の波
形を示す。また、図１２および図１３において線図ＴＣ
ＰＶは、クロック信号生成部１０において生成されるク
ロック信号の波形を、線図ＳＤＩは、パルス生成部９に
おいて生成されるシフトパルスの波形を示す。また、図
１２において、１Ｈは、表示領域Ｓ内の一行の画素の走
査周期（１水平走査周期）を示す。図中に示すように、
クロック信号ＴＣＰＶは、その３周期が１水平走査周期
（１Ｈ）に相当するように生成される。一方、図中に示
すように、シフトパルスＳＤＩは、その時間幅（立ち上
がりから立ち下がりまでの時間）が、３水平走査周期
（３Ｈ）分の長さとなっており、さらに、クロック信号
ＤＣＰＶの一周期ごとにそのＯＮ／ＯＦＦが設定される
９つ（３×３個）の信号により構成されている。

【００３４】図１３に示すように、パルス生成部９にお
いてシフトパルスＳＤＩが生成されると、このシフトパ
ルスＳＤＩは、第一、第二、第三のシフトレジスタＳＲ
１、ＳＲ２、ＳＲ３に順次伝搬する。ここで、シフトパ
ルスＳＤＩは、第一、第二、第三のシフトレジスタＳＲ
１、ＳＲ２、ＳＲ３に対し、クロック信号ＴＣＰＶの１
周期ごとに順次伝搬するから、互いに隣接する第一、第
二、第三のシフトレジスタＳＲ１、ＳＲ２、ＳＲ３の内
部にあるシフトパルスＳＤＩは、図１３のように、クロ
ック信号ＴＣＰＶの１周期ずつ順次ずれた状態とされ
る。しかしながら、この場合、第二のシフトレジスタＳ
Ｒ２および第三のシフトレジスタＳＲ３は、走査線Ｇに
接続されておらず、第一のシフトレジスタＳＲ１のみが
走査線Ｇに対して走査信号を出力する状態にある。した
がって、ＯＥ線１１が「０」であれば、ｎの値が「１」
変化するごとに、走査信号は、図４のように、クロック
信号ＴＣＰＶの３周期分、すなわち１水平走査周期（１
Ｈ）分だけ遅れた状態で走査線に出力されることとな
る。

【００３５】したがって、シフトパルスＳＤＩのパルス
幅を例えば３水平走査周期（３Ｈ）分の長さとしておけ
ば、例えば、互いに隣接する走査線Ｇｎ＋１、Ｇｎ＋
２、Ｇｎ＋３からなる第１の走査線群に着目すると、す
べての走査線Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３に対して走
査信号が出力される期間Ｔｄが、１水平走査周期（１
Ｈ）分継続することとなる。すなわち、時間Ｔｄにおい
ては、走査線Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３に接続され
た画素を選択することができるのである。

【００３６】具体的な画素の駆動方法は、以下のように
なる。すなわち、シフトパルスＳＤＩが図１２に示した
ような波形であるとすると、走査信号Ｇｎ＋１Out、Ｇ
ｎ＋２Out、Ｇｎ＋３Outも図１２に示したような波形と
なる。ここで期間Ｔｄを三分割した場合の最初の期間で
あるＴｄ１（第１のタイミング）においては、まず、走
査線Ｇｎ＋１およびＧｎ＋３（第１の走査線グループ）
が選択されることとなるから、第１のＴＦＴ Ｍ３１〜
第３のＴＦＴ Ｍ３３がＯＮとされる。したがって、図
１４に示すように画素電極Ａ３１、画素電極Ｃ３１およ
び画素電極Ｉ３１に、信号線Ｄｍから画素電極Ａ３１に
与えるべき電位Ｖａ１が供給される。これにより、画素
電極Ａ３１の電位Ｖａ１が決まる。そして、期間Ｔｄ１
の次の期間であるＴｄ２（第２のタイミング）では、信
号線Ｄｍから供給される電位は画素電極Ｂ３１に与える
べき電位Ｖｂ１に変わる。ここで、期間Ｔｄ２において
は、図１２に示すように、走査線Ｇｎ＋１および走査線
Ｇｎ＋２（第２の走査線グループ）が選択され、これに
より、図１５に示すように、第２のＴＦＴ Ｍ３２がＯ
ＦＦとなり、Ｇｎ＋３の電位（ＯＦＦ電位）を第１のＴ
ＦＴ Ｍ３１のゲート電極に供給することで第１のＴＦ
Ｔ Ｍ３１がＯＦＦになる。また第３のＴＦＴ Ｍ３３〜
第５のＴＦＴ Ｍ３５はＯＮとされる。したがって、画
素電極Ｂ３１、画素電極Ｃ３１および画素電極Ｆ３１に
電位Ｖｂ１が与えられる。これにより、画素電極Ｂ３１
の電位Ｖｂ１が決まる。さらに、期間Ｔｄのうちの最後
の期間であるＴｄ３（第３のタイミング）では、信号線
Ｄｍから供給される電位は画素電極Ｃ３１に与えるべき
電位Ｖｃ１に変わる。ここで、期間Ｔｄ３においては、
図１２に示すように、走査線Ｇｎ＋１のみ（第３の走査
線グループ）が選択電位となり、図１６に示すように、
第三のＴＦＴ Ｍ３３を通じて画素電極Ｃ３１に信号線
Ｄｍの電位Ｖｃ１が与えられ、これにより画素電極Ｃ３
１の電位Ｖｃ１が決まる。この後、走査線Ｇｎ＋１が非
選択電位となった後に、信号線Ｄｍからは画素電極Ｄ３
１に与えるべき電位Ｖｄ１に変わるとともに、以上と同
様の処理を、第１の走査線群Ｇｎ＋１〜Ｇｎ＋３から一
本走査線Ｇをシフトさせた走査線Ｇｎ＋２〜Ｇｎ＋４か
らなる第２の走査線群について行う。これにより、画素
電極Ｄ３１〜画素電極Ｆ３１の電位が時分割で決まる。
なお、第２の走査線群Ｇｎ＋２〜Ｇｎ＋４に対する処理
は、第１の走査線群Ｇｎ＋１〜Ｇｎ＋３に対する処理を
行った時間から１水平走査周期（１Ｈ）後に開始され
る。さらに、以後、第２の走査線群から一本ずつ走査線
Ｇをシフトさせた各走査線群について、１水平走査周期
（１Ｈ）ごとに同様の処理を行っていく。

【００３７】以上述べたように、この第二の実施の形態
においては、各走査線Ｇに対応してバッファＢを設ける
とともに、シフトレジスタ部１２’を第一、第二、第三
のシフトレジスタＳＲ１，ＳＲ２，ＳＲ３を繰り返し配
列してカスケード接続することにより形成している。そ
して、シフトレジスタ部１２’の第一のシフトレジスタ
ＳＲ１のみに対してバッファＢを接続して、これら第
一、第二、第三のシフトレジスタＳＲ１，ＳＲ２，ＳＲ
３に対してシフトパルスＳＤＩを順次伝搬することによ
って、シフトレジスタＳＤＩを、各バッファＢに供給す
るようになっている。さらにこの場合、シフトレジスタ
部１２’を、１水平走査期間Ｈを画素の多重化度「３」
で除したＨ／３の周期のクロック信号ＴＣＰＶによって
駆動することにより、第一のシフトレジスタＳＲ１か
ら、シフトパルスＳＤＩの時間幅３Ｈよりも短い時間間
隔１ＨでシフトパルスＳＤＩが各バッファＢに順次伝搬
する。こうした構成により、互いに隣接する３本の走査
線Ｇを１Ｈの期間同時に選択することが可能となる。つ
まり、画素電極Ａ３１，Ｂ３１，Ｃ３１（Ｄ３１，Ｅ３
１、…）の駆動を、三本の走査線Ｇｎ＋１，Ｇｎ＋２，
Ｇｎ＋３（Ｇｎ＋２，Ｇｎ＋３，Ｇｎ＋４、…）から走
査信号Ｇｎ＋１Out，Ｇｎ＋２Out，Ｇｎ＋３Out（Ｇｎ
＋１Out，Ｇｎ＋２Out，Ｇｎ＋３Out、…）を供給する
ことにより、１水平走査期間Ｈ内に制御することができ
る。したがって、画素電極Ａ３１，Ｂ３１，Ｃ３１等の
駆動を制御するために、走査線Ｇを３系統配設したりＯ
Ｅ線１１を３系統設ける必要がなく、同一のＯＥ線１１
により同一の出力制御信号ＯＥを供給することで制御を
行うことができる。すなわち、出力制御信号ＯＥによる
バッファＢの制御やゲートドライバ５’の構造を複雑化
することなく、複数の走査線Ｇを同時に選択することが
でき、多重画素構造を有する液晶表示装置１’の構造を
単純化して、製造の容易化およびコストダウンを図るこ
とができるのである。

【００３８】特に、本第二の実施の形態においては、シ
フトパルスＳＤＩがクロック信号ＴＣＰＶの周期ごと、
すなわち、１水平走査期間Ｈを画素の多重化度で時分割
したＨ／３ごとにそのＯＮ／ＯＦＦが設定されるととも
に、シフトパルスＳＤＩの時間幅が１水平走査期間Ｈに
さらに２Ｈの期間（付加期間）を加えた期間と同一の時
間幅（１水平走査周期Ｈに多重化度「３」を乗じた時間
幅）３Ｈとされており、しかも各バッファＢ間をシフト
パルスＳＤＩが伝搬する時間間隔が、クロック信号ＴＣ
ＰＶの周期の３倍、すなわち１Ｈとされているので、隣
接する三本の走査線Ｇに同時に走査信号を供給すること
ができる期間を１Ｈとするとともに、１Ｈの期間内でＨ
／３の期間ごとに、画素電極Ａ３１，Ｂ３１，Ｃ３１
（Ｄ３１，Ｅ３１，Ｆ３１、…）の駆動制御を行うこと
が可能であり、多重化（３：１）された画素構造を有す
る液晶表示装置１’を良好に実現することができる。

【００３９】以上において、本発明の第二の実施の形態
を説明したが、本発明は上記第二の実施の形態に限定さ
れるものでなく、必要に応じて適宜他の構成を採用する
ようにすることができる。例えば、この第二の実施の形
態においても、上記第一の実施の形態と同様に、クロッ
ク信号生成部１０が、クロック信号ＴＣＰＶの各パルス
の立ち上がりまたは立ち下がりのタイミングを変化させ
て、不均一の周波数でクロック信号ＴＣＰＶを生成する
ようにしてもよい。また、上記第二の実施の形態におい
ては、３：１の多重画素構造（１Ｈ内に３個の画素が選
択される画素構造）を有する液晶表示装置１’が駆動さ
れていたが、これを拡張して、本発明により、ｍを２以
上の任意の自然数とした場合に、ｍ：１の多重画素構造
を有する液晶表示装置を駆動することができる。すなわ
ち、バッファＢを介して走査線Ｇに接続された第一のシ
フトレジスタＳＲ１同士の間に、第一のシフトレジスタ
ＳＲ１と同一のクロック信号で動作する他のシフトレジ
スタをｍ−１個設けるとともに、クロック信号の周期を
１水平走査周期Ｈの１／ｍとし、さらにシフトパルスＳ
ＤＩの時間幅をｍＨとすることにより、ｍ本の走査線Ｇ
を同時に選択することができ、これによって、ｍ：１の
多重画素構造の表示装置を良好に駆動することができ
る。なお、この場合、ｍ個の画素を選択するのに、ｍ本
ではなく、ｍ本以下、または、ｍ本以上の走査線Ｇを選
択することも可能である。したがって、シフトパルスＳ
ＤＩの時間幅は、ｍＨより小さくてもよいし、また、ｍ
Ｈ以上であっても構わない。また、これ以外にも、本発
明の趣旨を逸脱しない限り、上記実施の形態で挙げた構
成を取捨選択したり、他の構成に適宜変更することが可
能である。

【００４０】［第三の実施の形態］次に、本発明の第三
の実施の形態について説明する。図１７は、本発明の第
三の実施の形態のゲートドライバ５” （走査線駆動回
路）およびコントロール回路６’（走査線駆動回路）の
拡大構成図である。このゲートドライバ５”およびコン
トロール回路６’は、図２に示した液晶表示装置１のゲ
ートドライバ５およびコントロール回路６に代えて設け
られるものとなっている。図１７中に示すように、コン
トロール回路６’には、上記第一および第二の実施の形
態と同様に、出力可否制御部８、パルス生成部（信号列
生成部）９、およびクロック信号生成部１０が設けられ
ているが、これに加えて、多重化度表示信号生成部１５
が設けられている。この多重化度表示信号生成部１５
は、表示領域Ｓ（図２参照）における画素の多重化度
（１行の画素において、同一の信号線から電位が供給さ
れる画素数）を表す多重化度表示信号を生成する。一
方、ゲートドライバ５”には、シフトレジスタ部（伝搬
回路）１２”が設けられている。シフトレジスタ部１
２”は、各走査線Ｇに対応して設けられるとともに、バ
ッファ（出力回路）Ｂを介して走査線Ｇに接続可能な出
力端子Ｏｔに対して接続される第一のシフトレジスタＳ
Ｒ１の他に、部分的伝搬回路１７を備えている。このシ
フトレジスタ部１２”は、これら第一のシフトレジスタ
ＳＲ１および部分的伝搬回路１７を一組Ｓｕとして、走
査線Ｇに対応した複数組Ｓｕ，Ｓｕ，…（図示略）がカ
スケード接続された構成となっている。部分的伝搬回路
１７は、パルス生成部９において生成されたシフトパル
スを通過させたり、あるいは、多重化度表示信号から供
給される多重化度表示信号に基づいて、単数または複数
のシフトレジスタと同様の機能を果たすようになってい
る。すなわち、多重化度表示信号が、表示領域Ｓの多重
化度として「ｍ（ｍは２以上の任意の自然数）」を示し
ていれば、部分的伝搬回路１７は、クロック信号と同期
して作動する（ｍ―１）個のシフトレジスタがカスケー
ド接続されるものとして、また、多重化度表示信号が、
表示領域Ｓの多重化度として「１」を表していれば、伝
搬回路は、シフトパルスをそのまま通過させる回路とし
て、それぞれ機能するようになっている。

【００４１】次に、このような構成を有するコントロー
ル回路６’およびゲートドライバ５”を、液晶表示装置
１の走査線Ｇに走査信号を出力するための回路とした場
合の動作について説明する。この場合、クロック信号生
成部１０は、そのｍ周期が、画面の１水平走査周期（１
Ｈ）に相当するようなクロック信号を出力する。また、
パルス生成部９は、その時間幅が、例えば、２水平走査
周期（２Ｈ）に相当するようなシフトパルス（信号列）
を出力する。なお、このシフトパルスは、クロック信号
の１周期ごとにそのＯＮ／ＯＦＦが設定されたものとさ
れる。ここで、パルス生成部９においてシフトパルスが
生成されると、このシフトパルスは、第一のシフトレジ
スタＳＲ１および部分的伝搬回路１７を順次転送され
る。ここで、隣接する２つの第一のシフトレジスタＳＲ
１、例えば、シフトパルスの伝搬方向にｎ番目に存在す
る第一のシフトレジスタＳＲ１（ｎ）と、ｎ＋１番目に
存在する第一のシフトレジスタＳＲ１（ｎ＋１）とに着
目すると、第一のシフトレジスタＳＲ１（ｎ）にあるシ
フトパルスＳＤＩは、部分的伝搬回路１７を通り、クロ
ック信号のｍ周期、すなわち１水平走査周期遅れて、次
の第一のシフトレジスタＳＲ１（ｎ＋１）に入力され
る。ここで、シフトパルスは、その時間幅が２水平走査
周期であるために、第一のシフトレジスタＳＲ１（ｎ）
およびＳＲ１（ｎ＋１）には、１水平走査周期（１Ｈ）
の長さの所定期間、同時にシフトパルスの一部が存在す
ることとなり、したがって、この所定期間を含む期間に
バッファＢを開放することにより、これら第一のシフト
レジスタＳＲ１（ｎ）、ＳＲ１（ｎ＋１）に接続された
走査線ＧｎおよびＧｎ＋１の双方に対して走査信号を出
力することが可能となる。さらに、シフトパルスＳＤＩ
の時間幅をより長い水平走査周期（ｍＨ）とすること
で、ｍ本の走査線Ｇからなる走査線群に走査信号を同時
に出力することが可能となるから、これら走査線Ｇの選
択または非選択を時間Ｈ／ｍごとに制御することによっ
て、ｍ重画素構造の表示領域Ｓにおける画素の駆動を制
御することができるのである。

【００４２】以上述べたように、この第三の実施の形態
においては、各走査線Ｇに対応してバッファＢを設ける
とともに、シフトレジスタ部１２”を第一のシフトレジ
スタＳＲ１および部分的伝搬回路１７を交互に配列して
カスケード接続することにより形成し、さらに、シフト
レジスタ部１２”の第一のシフトレジスタＳＲ１のみに
対してバッファＢを接続している。そして、これら第一
のシフトレジスタＳＲ１および部分的伝搬回路１７に対
してシフトパルスＳＤＩを順次伝搬することによって、
各バッファＢに供給するようになっている。この場合、
シフトレジスタ部１２”を、１水平走査期間Ｈを画素の
多重化度「ｍ」で除したＨ／ｍの周期のクロック信号に
よって駆動することにより、第一のシフトレジスタＳＲ
１から、シフトパルスＳＤＩの時間幅ｍＨよりも短い時
間間隔１ＨでシフトパルスＳＤＩが各バッファＢに順次
伝搬させることができる。これにより、互いに隣接する
ｍ本の走査線Ｇを１Ｈの期間同時に選択することが可能
となり、同一の信号線Ｄから信号が供給されるｍ個の画
素電極の駆動を、ｍ本の走査線Ｇから走査信号を供給す
ることにより、１水平走査期間Ｈ内に制御することがで
きる。したがって、ｍ個の画素電極の駆動を１水平走査
期間Ｈ内で制御するために、走査線Ｇをｍ系統配設した
りＯＥ線１１をｍ系統設ける必要がなく、同一のＯＥ線
１１により同一の出力制御信号ＯＥを供給することで制
御を行うことができる。すなわち、出力制御信号ＯＥに
よるバッファＢの制御やゲートドライバ５”の構造を複
雑化することなく、複数の走査線Ｇを同時に選択するこ
とができ、多重画素構造を有する液晶表示装置の構造を
単純化して、製造の容易化およびコストダウンを図るこ
とができる。さらに、上述のように形成したコントロー
ル回路６’およびゲートドライバ５”は、任意のｍ：１
の多重画素構造の表示装置に対して適用可能であるた
め、汎用性に優れている。

【００４３】以上において、本発明の第三の実施の形態
を説明したが、本発明は上記第三の実施の形態に限定さ
れるものでなく、必要に応じて適宜他の構成を採用する
ようにすることができる。例えば、この第三の実施の形
態においても、クロック信号生成部１０が、クロック信
号の各パルスの立ち上がりまたは立ち下がりのタイミン
グを変化させて、不均一の周波数でクロック信号を生成
するようにしてもよい。また、上記第三の実施の形態に
おいて、ｍ個の画素を選択するのに、ｍ本以下、また
は、ｍ本以上の走査線Ｇを選択するようにしてもよい。
したがって、シフトパルスの時間幅は、ｍＨより小さく
てもよいし、また、ｍＨ以上であっても構わない。ま
た、これ以外にも、本発明の趣旨を逸脱しない限り、上
記実施の形態で挙げた構成を取捨選択したり、他の構成
に適宜変更することが可能である。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
単純なＯＮ／ＯＦＦ信号の制御のみで多重化画素構造の
表示装置を駆動することができ、なおかつ、走査線駆動
回路にの構造を単純化することができる。

【図面の簡単な説明】

【図１】 本発明の第一の実施の形態の要部を示す、コ
ントロール回路およびゲートドライバのブロック図であ
る。

【図２】 本発明が適用された液晶表示装置の全体構成
図である。

【図３】 本発明の第一の実施の形態における液晶表示
装置のアレイ基板の構成を示す回路図である。

【図４】 同、クロック信号、シフトパルス、および走
査信号のタイミングチャートである。

【図５】 同、シフトパルスの伝搬のタイミングチャー
トである。

【図６】 同、液晶表示装置の回路の動作を示す図であ
る。

【図７】 同、液晶表示装置の回路の動作を示す図であ
って、図６の次段階を示す図である。

【図８】 同、液晶表示装置の回路の動作を示す図であ
って、図７の次段階を示す図である。

【図９】 同、液晶表示装置の回路の動作を示す図であ
って、図８の次段階を示す図である。

【図１０】 本発明の第二の実施の形態の要部を示す、
コントロール回路およびゲートドライバのブロック図で
ある。

【図１１】 本発明の第二の実施の形態における液晶表
示装置のアレイ基板の構成を示す回路図である。

【図１２】 同、クロック信号、シフトパルス、および
走査信号のタイミングチャートである。

【図１３】 同、シフトパルスの伝搬のタイミングチャ
ートである。

【図１４】 同、液晶表示装置の回路の動作を示す図で
ある。

【図１５】 同、液晶表示装置の回路の動作を示す図で
あって、図１４の次段階を示す図である。

【図１６】 同、液晶表示装置の回路の動作を示す図で
あって、図１５の次段階を示す図である。

【図１７】 本発明の第三の実施の形態の要部を示す、
コントロール回路およびゲートドライバのブロック図で
ある。

【符号の説明】

１、１’…液晶表示装置（画像表示装置）、３…データ
ドライバ、５、５’…ゲートドライバ（走査線駆動回
路、表示装置のドライバ回路）、５”…ゲートドライバ
（走査線駆動回路）、６、６’…コントロール回路（走
査線駆動回路）、９…パルス生成部（信号列生成部）、
１０…クロック信号生成部、１１…ＯＥ線（出力制御
線）、１２、１２’、１２”…シフトレジスタ部（伝搬
回路）、１５…多重化度表示信号生成部、１７…部分的
伝搬回路、Ｂ…バッファ（出力回路）、Ｄ，Ｄｍ…信号
線、ＤＣＰＶ、ＴＣＰＶ…クロック信号、Ｇ…走査線、
ＯＥ…出力制御信号、Ｏｔ…出力端子、ＳＤＩ…シフト
パルス（信号列）、ＳＲ１…第一のシフトレジスタ、Ｓ
Ｒ２…第二のシフトレジスタ（部分的伝搬回路）、ＳＲ
３…第三のシフトレジスタ（第二のシフトレジスタ、部
分的伝搬回路）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 神崎 英介 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 古立 学 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 2H093 NA16 NA23 NC10 NC13 NC14 NC15 NC16 NC22 NC23 NC25 NC26 NC34 NC40 ND06 ND48 ND49 5C006 AF42 BB13 BC03 BC20 BC24 BF03 FA41 5C080 AA10 BB05 DD22 DD27 DD28 FF09 JJ02 JJ04 JJ06

Claims (17)

【特許請求の範囲】
1. 【請求項１】 表示信号を供給する複数の信号線と、 走査信号を供給する複数の走査線と、 所定の信号線に接続され、１水平走査周期の間に順次選
   択されるｍ（ｍは、２以上の自然数）個の画素電極と、 前記複数の走査線の各入力端に接続された、前記走査信
   号を出力する出力回路と、 ２つの前記出力回路の間に接続され、入力された信号列
   を伝搬する伝搬回路と、 を備え、 前記ｍ個の画素電極は、所定の複数の走査線から供給さ
   れる走査信号の組み合わせによりその駆動が制御され、 前記伝搬回路は、前記２つの出力回路の間を１水平走査
   周期で、前記走査信号を伝搬させる、画像表示装置。
2. 【請求項２】 １水平走査周期の１／ｍ周期のクロック
   信号を発生するクロック信号発生部をさらに有し、 前記信号列はｍ×ｍ個の信号から構成され、 前記伝搬回路は、 前記出力回路のそれぞれに接続されたシフトレジスタ
   と、 前記出力回路のそれぞれに接続されたシフトレジスタの
   間に接続され、入力された前記信号列を（ｍ−１）クロ
   ック後に出力する、部分的伝搬回路と、 を有する請求項１に記載の画像表示装置。
3. 【請求項３】 前記部分的伝搬回路は、（ｍ−１）個の
   前記シフトレジスタをカスケード接続したものである、
   請求項２に記載の画像表示装置。
4. 【請求項４】 前記クロック信号発生部は、前記クロッ
   ク信号の周期を前記１水平走査周期内において異なる周
   期に調整可能である、請求項２に記載の画像表示装置。
5. 【請求項５】 画像表示装置の各走査線に接続される出
   力端子と、 前記出力端子の間に接続される伝搬回路と、 を有し、 前記伝搬回路は、 前記各走査線に対応する複数の第一のシフトレジスタ
   と、 隣接する前記第一のシフトレジスタの間にカスケード接
   続される部分的伝搬回路と、 を備え、 前記部分的伝搬回路は、１つの前記第一のシフトレジス
   タに入力された信号を、その入力時から１水平走査期間
   後に、他の前記第一のシフトレジスタに伝搬させるもの
   である、走査線駆動回路。
6. 【請求項６】 前記部分的伝搬回路は、単数または複数
   の第二のシフトレジスタにより構成されている、請求項
   ５に記載の走査線駆動回路。
7. 【請求項７】 前記各第一のシフトレジスタは、バッフ
   ァを介して前記走査線への出力端子に接続され、前記バ
   ッファは、同一の出力制御線に接続されている、請求項
   ５に記載の走査線駆動回路。
8. 【請求項８】 複数の画素電極と、 前記画素電極の選択を行う走査信号を供給するための複
   数の走査線と、 所定数の信号を有する信号列を生成する信号列生成部
   と、 前記信号列の時間幅よりも短い時間間隔をもって、前記
   走査線間において前記信号列を伝搬させる伝搬回路と、 を備えたことを特徴とする画像表示装置。
9. 【請求項９】 前記画像表示装置は、１水平走査期間に
   おいてｎ本の走査線を利用して画素を選択し、前記信号
   列に含まれる信号数はｎより多い、請求項８に記載の画
   像表示装置。
10. 【請求項１０】 前記伝搬回路は、前記信号列を、前記
    走査線間を１水平走査期間で伝搬させる、請求項９に記
    載の画像表示装置。
11. 【請求項１１】 さらに、前記複数の走査線のそれぞれ
    に接続された出力バッファを有し、前記各出力バッファ
    は、同一の制御信号によって前記走査線への走査信号の
    供給が制御される、請求項８に記載の画像表示装置。
12. 【請求項１２】 画像表示装置の各走査線に対応して設
    けられる複数のシフトレジスタと、 互いに隣接して位置する前記シフトレジスタ間に配置さ
    れる部分的伝搬回路と、 前記画像表示装置の画素の多重化度を表す多重化度信号
    を前記部分的伝搬回路に出力する多重化度信号生成部と
    を備え、 前記部分的伝搬回路は、前記多重化度に基づいて設定さ
    れる時間間隔をもって１つの前記シフトレジスタから他
    の前記シフトレジスタへ所定の信号を伝搬する、走査線
    駆動回路。
13. 【請求項１３】 前記シフトレジスタおよび前記部分的
    伝搬回路にクロック信号を出力するクロック信号発生部
    を備え、 前記多重化度信号によって表される前記多重化度がｍ
    （ｍは２以上の自然数）である場合に、前記部分的伝搬
    回路は、前記クロック信号の（ｍ−１）周期の時間間隔
    をもって、１つの前記シフトレジスタから他の前記シフ
    トレジスタへ前記所定の信号を伝搬する、請求項１２記
    載の走査線駆動回路。
14. 【請求項１４】 複数の出力端子と、 前記出力端子のそれぞれに接続される出力回路と、 前記出力回路のそれぞれに接続されるシフトレジスタ
    と、 前記シフトレジスタの間にカスケード接続されたシフト
    レジスタと、 前記出力回路の出力を制御する制御信号を伝送する出力
    制御線と、 を有する、表示装置のドライバ回路。
15. 【請求項１５】 マトリックス状に配置された複数の画
    素と、 複数の走査線と、 複数の信号線と、 第１の水平走査周期内において選択される画素であっ
    て、１つの信号線に接続されたｍ（ｍは２以上の自然
    数）個の画素と、 前記第１の水平走査周期の次の第２の水平走査周期内に
    おいて選択される画素であって、１つの信号線に接続さ
    れたｍ個（ｍは２以上の自然数）の画素と、 前記複数の走査線に接続された駆動回路と、 を有し、 前記駆動回路は、 前記複数の走査線に接続された複数の出力端子と、 前記出力端子のそれぞれに接続された出力回路と、 前記出力回路のそれぞれに接続されたシフトレジスタ
    と、 前記シフトレジスタの間にカスケード接続された、（ｍ
    −１）個のシフトレジスタと、 前記出力回路の出力を制御する制御信号を伝送する出力
    制御線と、 を有する、画像表示装置。
16. 【請求項１６】 マトリックス状に配置された複数の画
    素と、 複数の走査線と、 複数の信号線と、 第１の水平走査周期内において選択される画素であっ
    て、前記複数の信号線のうちの所定の一信号線に接続さ
    れたｍ個の画素と、 前記第１の水平走査周期の次の第２の水平走査周期内に
    おいて選択される画素であって、前記所定の一信号線に
    接続された他のｍ個の画素と、前記複数の走査線に接続
    された駆動回路と、 を有し、 前記第１の水平走査周期において、前記ｍ個の画素はｎ
    本の走査線からなる第１の走査線群を使用して選択され
    るとともに、前記第２の水平走査周期において、前記他
    のｍ個の画素は前記ｎ本の走査線を一本シフトさせたｎ
    本の走査線からなる第２の走査線群を使用して選択さ
    れ、 前記駆動回路は、クロック信号によって制御され、 前記駆動回路に、前記ｎよりも大きいｌ個の信号から構
    成される信号列が入力され、 前記信号列が入力された前記駆動回路は、前記第１の水
    平走査周期において前記第１の走査線群から選択された
    走査線の互いに異なる組み合わせである第１の走査線グ
    ループから第ｍの走査線グループに対して、第１から第
    ｍのタイミングで順次走査信号を出力し、かつ、前記第
    １の水平走査周期における処理が開始されてからｍクロ
    ック後に、前記第２の水平走査周期において前記第２の
    走査線群から選択された走査線の互いに異なる組み合わ
    せである第１の走査線グループから第ｍの走査線グルー
    プに対して、第１から第ｍのタイミングで順次走査信号
    を出力する処理を開始する、画像表示装置。
17. 【請求項１７】 前記ｌはｍ×ｍに等しく、前記ｎとｍ
    とが等しい、請求項１６に記載の画像表示装置。