JP2003173167A - 画像表示装置、走査線駆動回路、および表示装置のドライバ回路 - Google Patents
画像表示装置、走査線駆動回路、および表示装置のドライバ回路Info
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- JP2003173167A JP2003173167A JP2001305666A JP2001305666A JP2003173167A JP 2003173167 A JP2003173167 A JP 2003173167A JP 2001305666 A JP2001305666 A JP 2001305666A JP 2001305666 A JP2001305666 A JP 2001305666A JP 2003173167 A JP2003173167 A JP 2003173167A
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Abstract
(57)【要約】
【課題】 単純の制御のみで多重化画素構造の表示装置
を駆動し、なおかつ、ゲートドライバの構造を単純化す
る。 【解決手段】 画像表示装置1は、複数の画素電極と、
これらの画素電極のON/OFFを行う走査信号を供給
するための複数の走査線Gと、シフトパルスを生成する
パルス生成部9と、各走査線Gに対応して設けられるバ
ッファBと、第一および第二のシフトレジスタSR1,
SR2を交互にカスケード接続したシフトレジスタ部1
2と備えている。パルス発生部9からシフトレジスタ部
12にシフトパルスを出力することにより、第一および
第二のシフトレジスタSR1,SR2にシフトパルスを
伝搬させ、これによって、バッファBから次のバッファ
Bの間を、1水平走査周期でシフトパルスが伝搬するよ
うにする。
を駆動し、なおかつ、ゲートドライバの構造を単純化す
る。 【解決手段】 画像表示装置1は、複数の画素電極と、
これらの画素電極のON/OFFを行う走査信号を供給
するための複数の走査線Gと、シフトパルスを生成する
パルス生成部9と、各走査線Gに対応して設けられるバ
ッファBと、第一および第二のシフトレジスタSR1,
SR2を交互にカスケード接続したシフトレジスタ部1
2と備えている。パルス発生部9からシフトレジスタ部
12にシフトパルスを出力することにより、第一および
第二のシフトレジスタSR1,SR2にシフトパルスを
伝搬させ、これによって、バッファBから次のバッファ
Bの間を、1水平走査周期でシフトパルスが伝搬するよ
うにする。
Description
【0001】
【発明の属する技術分野】本発明は、画像表示装置等に
係り、特に液晶表示装置の高精細化に寄与する技術に関
する。
係り、特に液晶表示装置の高精細化に寄与する技術に関
する。
【0002】
【従来の技術】周知のように、アクティブマトリックス
駆動の表示装置においては、表示画素数が多くなるにつ
れて駆動ICの数も多くなり、これがコスト高を招く一
因となっている。また、画面の高精細化に伴って画素間
隔が狭まり画素と駆動ICとの接続が困難となってきて
いる。そこで、これらの問題を同時に解決するために、
隣接する2つ以上の画素に1本のデータ配線から時分割
で電位を与え、駆動ICの数を減らすとともに接続端子
のピッチを大きくする多重化画素構造の表示装置が提案
されている(例えば、特開平5−265045号公報、
特開平6―148680号公報)。
駆動の表示装置においては、表示画素数が多くなるにつ
れて駆動ICの数も多くなり、これがコスト高を招く一
因となっている。また、画面の高精細化に伴って画素間
隔が狭まり画素と駆動ICとの接続が困難となってきて
いる。そこで、これらの問題を同時に解決するために、
隣接する2つ以上の画素に1本のデータ配線から時分割
で電位を与え、駆動ICの数を減らすとともに接続端子
のピッチを大きくする多重化画素構造の表示装置が提案
されている(例えば、特開平5−265045号公報、
特開平6―148680号公報)。
【0003】
【発明が解決しようとする課題】しかしながら、特開平
5−265045号公報や特開平6―148680号公
報に記載された技術によれば、1行の画素を駆動するの
に、2系統の走査線が必要とされている。この場合、単
純に2系統の走査線に異なるON/OFF信号を供給し
て画素を駆動しようとすると、各走査線に出力すべきO
N/OFF信号の波形の制御が複雑化してしまうととも
に、これらのON/OFF信号の出力を制御するため
に、出力制御信号線も2系統必要となり、ゲートドライ
バの構造が複雑化してしまう。特に、こうした問題点
は、1本のデータ配線から3つ以上の画素に電位を与え
ようとする場合に、より一層顕著なものとなる。
5−265045号公報や特開平6―148680号公
報に記載された技術によれば、1行の画素を駆動するの
に、2系統の走査線が必要とされている。この場合、単
純に2系統の走査線に異なるON/OFF信号を供給し
て画素を駆動しようとすると、各走査線に出力すべきO
N/OFF信号の波形の制御が複雑化してしまうととも
に、これらのON/OFF信号の出力を制御するため
に、出力制御信号線も2系統必要となり、ゲートドライ
バの構造が複雑化してしまう。特に、こうした問題点
は、1本のデータ配線から3つ以上の画素に電位を与え
ようとする場合に、より一層顕著なものとなる。
【0004】本発明は、このような技術的課題に基づい
てなされたもので、単純なON/OFF信号の制御のみ
で多重化画素構造の表示装置を駆動することができ、な
おかつ、ゲートドライバの構造を単純化することができ
るような画像表示装置等を提供することを主たる目的と
する。
てなされたもので、単純なON/OFF信号の制御のみ
で多重化画素構造の表示装置を駆動することができ、な
おかつ、ゲートドライバの構造を単純化することができ
るような画像表示装置等を提供することを主たる目的と
する。
【0005】
【課題を解決するための手段】かかる目的のもと、本発
明の画像表示装置は、表示信号を供給する複数の信号線
と、走査信号を供給する複数の走査線と、所定の信号線
に接続され、1水平走査周期の間に順次選択されるm
(mは、2以上の自然数)個の画素電極と、複数の走査
線の各入力端に接続された、走査信号を出力する出力回
路と、2つの出力回路の間に接続され、入力された信号
列を伝搬する伝搬回路と、を備え、m個の画素電極は、
所定の複数の走査線から供給される走査信号の組み合わ
せによりその駆動が制御され、伝搬回路は、2つの出力
回路の間を1水平走査周期で、走査信号を伝搬させるこ
とを特徴としている。このような構成においては、走査
信号の時間幅を、1水平走査周期よりも大きく取ること
によって、複数の走査線を同時に選択制御することがで
きる。したがって、出力制御系統が複雑化することがな
い。
明の画像表示装置は、表示信号を供給する複数の信号線
と、走査信号を供給する複数の走査線と、所定の信号線
に接続され、1水平走査周期の間に順次選択されるm
(mは、2以上の自然数)個の画素電極と、複数の走査
線の各入力端に接続された、走査信号を出力する出力回
路と、2つの出力回路の間に接続され、入力された信号
列を伝搬する伝搬回路と、を備え、m個の画素電極は、
所定の複数の走査線から供給される走査信号の組み合わ
せによりその駆動が制御され、伝搬回路は、2つの出力
回路の間を1水平走査周期で、走査信号を伝搬させるこ
とを特徴としている。このような構成においては、走査
信号の時間幅を、1水平走査周期よりも大きく取ること
によって、複数の走査線を同時に選択制御することがで
きる。したがって、出力制御系統が複雑化することがな
い。
【0006】この場合、画像表示装置が、1水平走査周
期の1/m周期のクロック信号を発生するクロック信号
発生部をさらに有するとともに、信号列がm×m個の信
号から構成され、伝搬回路は、出力回路のそれぞれに接
続されたシフトレジスタと、出力回路のそれぞれに接続
されたシフトレジスタの間に接続され、入力された前記
信号列を(m−1)クロック後に出力する、部分的伝搬
回路と、を有することが好適である。これにより、1水
平走査周期を1/m周期としたクロック信号を用いてシ
フトレジスタを駆動しても、シフトレジスタからシフト
レジスタへの信号の伝搬が、部分的伝搬回路により、1
水平走査周期とされることとなる。
期の1/m周期のクロック信号を発生するクロック信号
発生部をさらに有するとともに、信号列がm×m個の信
号から構成され、伝搬回路は、出力回路のそれぞれに接
続されたシフトレジスタと、出力回路のそれぞれに接続
されたシフトレジスタの間に接続され、入力された前記
信号列を(m−1)クロック後に出力する、部分的伝搬
回路と、を有することが好適である。これにより、1水
平走査周期を1/m周期としたクロック信号を用いてシ
フトレジスタを駆動しても、シフトレジスタからシフト
レジスタへの信号の伝搬が、部分的伝搬回路により、1
水平走査周期とされることとなる。
【0007】また、部分的伝搬回路は、(m−1)個の
シフトレジスタをカスケード接続したものであることが
好適である。また、クロック信号発生部が、クロック信
号の周期を1水平走査周期内において異なる周期に調整
可能であれば、画素の駆動時間を、画素電極のタイプに
応じて変化させることができる。
シフトレジスタをカスケード接続したものであることが
好適である。また、クロック信号発生部が、クロック信
号の周期を1水平走査周期内において異なる周期に調整
可能であれば、画素の駆動時間を、画素電極のタイプに
応じて変化させることができる。
【0008】また、本発明は、走査線駆動回路の発明と
しても捉えることができる。すなわち、本発明が適用さ
れた走査線駆動回路は、画像表示装置の各走査線に接続
される出力端子と、出力端子の間に接続される伝搬回路
と、を有し、伝搬回路は、各走査線に対応する複数の第
一のシフトレジスタと、隣接する第一のシフトレジスタ
の間にカスケード接続される部分的伝搬回路とを備え、
部分的伝搬回路は、1つの第一のシフトレジスタに入力
された信号を、その入力時から1水平走査期間後に、他
の第一のシフトレジスタに伝搬させるものであることを
特徴としている。また、ここで、部分的伝搬回路は、単
数または複数の第二のシフトレジスタにより構成されて
いることが望ましい。さらに、各第一のシフトレジスタ
が、バッファを介して走査線への出力端子に接続され、
バッファが、同一の出力制御線に接続されていることが
好適である。これにより、複数のバッファについて、同
一の制御信号により、走査線への走査信号の供給を制御
することが可能である。
しても捉えることができる。すなわち、本発明が適用さ
れた走査線駆動回路は、画像表示装置の各走査線に接続
される出力端子と、出力端子の間に接続される伝搬回路
と、を有し、伝搬回路は、各走査線に対応する複数の第
一のシフトレジスタと、隣接する第一のシフトレジスタ
の間にカスケード接続される部分的伝搬回路とを備え、
部分的伝搬回路は、1つの第一のシフトレジスタに入力
された信号を、その入力時から1水平走査期間後に、他
の第一のシフトレジスタに伝搬させるものであることを
特徴としている。また、ここで、部分的伝搬回路は、単
数または複数の第二のシフトレジスタにより構成されて
いることが望ましい。さらに、各第一のシフトレジスタ
が、バッファを介して走査線への出力端子に接続され、
バッファが、同一の出力制御線に接続されていることが
好適である。これにより、複数のバッファについて、同
一の制御信号により、走査線への走査信号の供給を制御
することが可能である。
【0009】また、本発明は、次のような画像表示装置
の発明としても捉えることができる。すなわち、本発明
が適用された画像表示装置は、複数の画素電極と、画素
電極の選択を行う走査信号を供給するための複数の走査
線と、所定数の信号を有する信号列を生成する信号列生
成部と、信号列の時間幅よりも短い時間間隔をもって、
走査線間において信号列を伝搬させる伝搬回路と、を備
えたことを特徴としている。このような構成により、複
数本の走査線に同時に信号列が存在する状態を実現する
ことができ、これにより、複数本の走査線を同時に選択
制御することができる。
の発明としても捉えることができる。すなわち、本発明
が適用された画像表示装置は、複数の画素電極と、画素
電極の選択を行う走査信号を供給するための複数の走査
線と、所定数の信号を有する信号列を生成する信号列生
成部と、信号列の時間幅よりも短い時間間隔をもって、
走査線間において信号列を伝搬させる伝搬回路と、を備
えたことを特徴としている。このような構成により、複
数本の走査線に同時に信号列が存在する状態を実現する
ことができ、これにより、複数本の走査線を同時に選択
制御することができる。
【0010】この場合、この画像表示装置が、1水平走
査期間においてn本の走査線を利用して画素を選択する
とともに、信号列に含まれる信号数がnより多いことが
好適である。これにより、n本の走査線のON/OFF
を制御することができる。また伝搬回路は、信号列を、
走査線間を1水平走査期間で伝搬させるものであること
が好適である。また、この画像表示装置が、さらに、複
数の走査線のそれぞれに接続された出力バッファを有
し、各出力バッファは、同一の制御信号によって走査線
への走査信号の供給が制御されるものであれば、単一の
出力制御線により、出力バッファを制御することができ
る。
査期間においてn本の走査線を利用して画素を選択する
とともに、信号列に含まれる信号数がnより多いことが
好適である。これにより、n本の走査線のON/OFF
を制御することができる。また伝搬回路は、信号列を、
走査線間を1水平走査期間で伝搬させるものであること
が好適である。また、この画像表示装置が、さらに、複
数の走査線のそれぞれに接続された出力バッファを有
し、各出力バッファは、同一の制御信号によって走査線
への走査信号の供給が制御されるものであれば、単一の
出力制御線により、出力バッファを制御することができ
る。
【0011】また、本発明は、次のような走査線駆動回
路の発明としても捉えることができる。すなわち、本発
明が適用された走査線駆動回路は、画像表示装置の各走
査線に対応して設けられる複数のシフトレジスタと、互
いに隣接して位置するシフトレジスタ間に配置される部
分的伝搬回路と、画像表示装置の画素の多重化度を表す
多重化度信号を部分的伝搬回路に出力する多重化度信号
生成部とを備え、部分的伝搬回路は、多重化度に基づい
て設定される時間間隔をもって1つのシフトレジスタか
ら他のシフトレジスタへ所定の信号を伝搬することを特
徴としている。こうした構成により、走査線に接続され
たシフトレジスタ間に設けられた部分的伝搬回路が、画
素構造の多重化度に応じてシフトレジスタ間の信号の伝
搬間隔を決定するので、画素構造の多重化度の変化に対
応して、同時に選択すべき走査線数を変化させることが
できる。
路の発明としても捉えることができる。すなわち、本発
明が適用された走査線駆動回路は、画像表示装置の各走
査線に対応して設けられる複数のシフトレジスタと、互
いに隣接して位置するシフトレジスタ間に配置される部
分的伝搬回路と、画像表示装置の画素の多重化度を表す
多重化度信号を部分的伝搬回路に出力する多重化度信号
生成部とを備え、部分的伝搬回路は、多重化度に基づい
て設定される時間間隔をもって1つのシフトレジスタか
ら他のシフトレジスタへ所定の信号を伝搬することを特
徴としている。こうした構成により、走査線に接続され
たシフトレジスタ間に設けられた部分的伝搬回路が、画
素構造の多重化度に応じてシフトレジスタ間の信号の伝
搬間隔を決定するので、画素構造の多重化度の変化に対
応して、同時に選択すべき走査線数を変化させることが
できる。
【0012】また、この場合、走査線駆動回路が、シフ
トレジスタおよび伝搬回路に周期信号を出力するクロッ
ク信号発生部を備え、多重化度信号によって表される多
重化度がm(mは2以上の自然数)である場合に、部分
的伝搬回路が、周期信号の(m−1)周期の時間間隔を
もって、1つのシフトレジスタから他のシフトレジスタ
へ所定の信号を伝搬するものとされていてもよい。
トレジスタおよび伝搬回路に周期信号を出力するクロッ
ク信号発生部を備え、多重化度信号によって表される多
重化度がm(mは2以上の自然数)である場合に、部分
的伝搬回路が、周期信号の(m−1)周期の時間間隔を
もって、1つのシフトレジスタから他のシフトレジスタ
へ所定の信号を伝搬するものとされていてもよい。
【0013】また、本発明は、表示装置のドライバ回路
の発明としても捉えることができる。すなわち、本発明
が適用された表示装置のドライバ回路は、複数の出力端
子と、出力端子のそれぞれに接続される出力回路と、出
力回路のそれぞれに接続されるシフトレジスタと、シフ
トレジスタの間にカスケード接続されたシフトレジスタ
と、出力回路の出力を制御する制御信号を伝送する出力
制御線と、を有することを特徴としている。
の発明としても捉えることができる。すなわち、本発明
が適用された表示装置のドライバ回路は、複数の出力端
子と、出力端子のそれぞれに接続される出力回路と、出
力回路のそれぞれに接続されるシフトレジスタと、シフ
トレジスタの間にカスケード接続されたシフトレジスタ
と、出力回路の出力を制御する制御信号を伝送する出力
制御線と、を有することを特徴としている。
【0014】さらに、本発明は、次のような画像表示装
置の発明としても捉えることができる。すなわち、本発
明が適用された画像表示装置は、マトリックス状に配置
された複数の画素と、複数の走査線と、複数の信号線
と、第1の水平走査周期内において選択される画素であ
って、1つの信号線に接続されたm(mは2以上の整
数)個の画素と、第1の水平走査周期の次の第2の水平
走査周期内において選択される画素であって、1つの信
号線に接続されたm個(mは2以上の整数)の画素と、
複数の走査線に接続された駆動回路と、を有し、駆動回
路は、複数の走査線に接続された複数の出力端子と、こ
れらの出力端子のそれぞれに接続された出力回路と、出
力回路のそれぞれに接続されたシフトレジスタと、シフ
トレジスタの間にカスケード接続された、(m−1)個
のシフトレジスタと、出力回路の出力を制御する制御信
号を伝送する出力制御線と、を有することを特徴として
いる。
置の発明としても捉えることができる。すなわち、本発
明が適用された画像表示装置は、マトリックス状に配置
された複数の画素と、複数の走査線と、複数の信号線
と、第1の水平走査周期内において選択される画素であ
って、1つの信号線に接続されたm(mは2以上の整
数)個の画素と、第1の水平走査周期の次の第2の水平
走査周期内において選択される画素であって、1つの信
号線に接続されたm個(mは2以上の整数)の画素と、
複数の走査線に接続された駆動回路と、を有し、駆動回
路は、複数の走査線に接続された複数の出力端子と、こ
れらの出力端子のそれぞれに接続された出力回路と、出
力回路のそれぞれに接続されたシフトレジスタと、シフ
トレジスタの間にカスケード接続された、(m−1)個
のシフトレジスタと、出力回路の出力を制御する制御信
号を伝送する出力制御線と、を有することを特徴として
いる。
【0015】また、本発明は、次のような画像表示装置
の発明としても捉えることができる。すなわち、本発明
が適用された画像表示装置は、マトリックス状に配置さ
れた複数の画素と、複数の走査線と、複数の信号線と、
第1の水平走査周期内において選択される画素であっ
て、複数の信号線のうちの所定の一信号線に接続された
m(mは2以上の自然数)個の画素と、第1の水平走査
周期の次の第2の水平走査周期内において選択される画
素であって、所定の一信号線に接続された他のm個の画
素と、複数の走査線に接続された駆動回路と、を有し、
第1の水平走査周期において、m個の画素はn本の走査
線からなる第1の走査線群を使用して選択されるととも
に、第2の水平走査周期において、他のm個の画素はn
本の走査線を一本シフトさせたn本の走査線からなる第
2の走査線群を使用して選択され、駆動回路は、クロッ
ク信号によって制御され、駆動回路に、nよりも大きい
l個の信号から構成される信号列が入力され、信号列が
入力された駆動回路は、第1の水平走査周期において第
1の走査線群から選択された走査線の互いに異なる組み
合わせである第1の走査線グループから第mの走査線グ
ループに対して、第1から第mのタイミングで順次走査
信号を出力し、かつ、第1の水平走査周期における処理
が開始されてからmクロック後に、第2の水平走査周期
において第2の走査線群から選択された走査線の互いに
異なる組み合わせである第1の走査線グループから第m
の走査線グループに対して、第1から第mのタイミング
で順次走査信号を出力する処理を開始することを特徴と
している。この場合、lがm×mに等しく、かつ、nが
mに等しいことが好適である。
の発明としても捉えることができる。すなわち、本発明
が適用された画像表示装置は、マトリックス状に配置さ
れた複数の画素と、複数の走査線と、複数の信号線と、
第1の水平走査周期内において選択される画素であっ
て、複数の信号線のうちの所定の一信号線に接続された
m(mは2以上の自然数)個の画素と、第1の水平走査
周期の次の第2の水平走査周期内において選択される画
素であって、所定の一信号線に接続された他のm個の画
素と、複数の走査線に接続された駆動回路と、を有し、
第1の水平走査周期において、m個の画素はn本の走査
線からなる第1の走査線群を使用して選択されるととも
に、第2の水平走査周期において、他のm個の画素はn
本の走査線を一本シフトさせたn本の走査線からなる第
2の走査線群を使用して選択され、駆動回路は、クロッ
ク信号によって制御され、駆動回路に、nよりも大きい
l個の信号から構成される信号列が入力され、信号列が
入力された駆動回路は、第1の水平走査周期において第
1の走査線群から選択された走査線の互いに異なる組み
合わせである第1の走査線グループから第mの走査線グ
ループに対して、第1から第mのタイミングで順次走査
信号を出力し、かつ、第1の水平走査周期における処理
が開始されてからmクロック後に、第2の水平走査周期
において第2の走査線群から選択された走査線の互いに
異なる組み合わせである第1の走査線グループから第m
の走査線グループに対して、第1から第mのタイミング
で順次走査信号を出力する処理を開始することを特徴と
している。この場合、lがm×mに等しく、かつ、nが
mに等しいことが好適である。
【0016】
【発明の実施の形態】以下、添付図面に示す実施の形態
に基づいてこの発明を詳細に説明する。 [第一の実施の形態]図1は、本発明の第一の実施の形
態の液晶表示装置(画像表示装置)1の要部の拡大構成
図、図2は、液晶表示装置1の全体構成図、図3は、液
晶表示装置1のアレイ基板Aにおける表示領域S内の回
路構成の詳細を示す図である。図2に示すように、第一
の実施の形態の液晶表示装置1は、そのアレイ基板Aに
画像を表示する表示領域Sを有している。そして、液晶
表示装置1は、表示領域S内に配置される画素電極に対
して信号線Dを介し表示信号を供給するデータドライバ
3と、表示領域S内に形成された薄膜トランジスタに対
してそのON/OFFを制御する走査信号を走査線Gを
介して供給するゲートドライバ(走査線駆動回路、表示
装置のドライバ回路)5と、データドライバ3およびゲ
ートドライバ5を制御するコントロール回路(走査線駆
動回路)6を備えている。
に基づいてこの発明を詳細に説明する。 [第一の実施の形態]図1は、本発明の第一の実施の形
態の液晶表示装置(画像表示装置)1の要部の拡大構成
図、図2は、液晶表示装置1の全体構成図、図3は、液
晶表示装置1のアレイ基板Aにおける表示領域S内の回
路構成の詳細を示す図である。図2に示すように、第一
の実施の形態の液晶表示装置1は、そのアレイ基板Aに
画像を表示する表示領域Sを有している。そして、液晶
表示装置1は、表示領域S内に配置される画素電極に対
して信号線Dを介し表示信号を供給するデータドライバ
3と、表示領域S内に形成された薄膜トランジスタに対
してそのON/OFFを制御する走査信号を走査線Gを
介して供給するゲートドライバ(走査線駆動回路、表示
装置のドライバ回路)5と、データドライバ3およびゲ
ートドライバ5を制御するコントロール回路(走査線駆
動回路)6を備えている。
【0017】表示領域Sには、画素電極がM×N(M,
Nは任意の正の整数)の数だけマトリックス状に配列さ
れている。図3に示すように、アレイ基板Aの表示領域
Sにおいては、信号線Dmを挟んで隣接する画素電極A
1およびB1について、第1のTFT M1、第2のT
FT M2および第3のTFT M3の3つのTFTが以
下のように配置されている。まず、第1のTFT M1
は、そのソース電極が信号線Dmに、またそのドレイン
電極が画素電極A1に接続する。また、第1のTFT
M1のゲート電極は第2のTFT M2のソース電極に
接続している。ここで、TFTは3端子のスイッチング
素子であり、信号線に接続される側をソース電極と、ま
た画素電極に接続される側をドレイン電極と呼ぶ例があ
るが、逆の例もある。つまり、ゲート電極を除く2つの
電極のいずれをソース電極と、またドレイン電極と呼ぶ
かは一義的に定まっていない。そこで以下では、ゲート
電極を除く2つの電極をともにソース/ドレイン電極と
呼ぶことにする。第2のTFT M2は、その一方のソ
ース/ドレイン電極が第1のTFT M1のゲート電極
に、他方のソース/ドレイン電極が走査線Gn+2に接
続されている。したがって、第1のTFT M1のゲー
ト電極は第2のTFT M2を介して走査線Gn+2に
接続されることになる。また、第2のTFT M2のゲ
ート電極は走査線Gn+1に接続される。したがって、
隣接する2本の走査線Gn+1とGn+2が同時に選択
電位になっている期間にのみ、第1のTFT M1がO
N状態となり信号線Dmの電位が画素電極A1に供給さ
れる。このことは、第2のTFT M2が第1のTFT
M1のON/OFFを制御することを示唆している。
第3のTFT M3は、その一方のソース/ドレイン電
極が信号線Dmに、また他方のソース/ドレイン電極が
画素電極B1に接続されている。また、第3のTFT
M3のゲート電極は走査線Gn+1に接続されている。
したがって、Gn+1が選択電位になっているときに、
第3のTFT M3がONになり信号線Dmの電位が画
素電極B1に供給される。
Nは任意の正の整数)の数だけマトリックス状に配列さ
れている。図3に示すように、アレイ基板Aの表示領域
Sにおいては、信号線Dmを挟んで隣接する画素電極A
1およびB1について、第1のTFT M1、第2のT
FT M2および第3のTFT M3の3つのTFTが以
下のように配置されている。まず、第1のTFT M1
は、そのソース電極が信号線Dmに、またそのドレイン
電極が画素電極A1に接続する。また、第1のTFT
M1のゲート電極は第2のTFT M2のソース電極に
接続している。ここで、TFTは3端子のスイッチング
素子であり、信号線に接続される側をソース電極と、ま
た画素電極に接続される側をドレイン電極と呼ぶ例があ
るが、逆の例もある。つまり、ゲート電極を除く2つの
電極のいずれをソース電極と、またドレイン電極と呼ぶ
かは一義的に定まっていない。そこで以下では、ゲート
電極を除く2つの電極をともにソース/ドレイン電極と
呼ぶことにする。第2のTFT M2は、その一方のソ
ース/ドレイン電極が第1のTFT M1のゲート電極
に、他方のソース/ドレイン電極が走査線Gn+2に接
続されている。したがって、第1のTFT M1のゲー
ト電極は第2のTFT M2を介して走査線Gn+2に
接続されることになる。また、第2のTFT M2のゲ
ート電極は走査線Gn+1に接続される。したがって、
隣接する2本の走査線Gn+1とGn+2が同時に選択
電位になっている期間にのみ、第1のTFT M1がO
N状態となり信号線Dmの電位が画素電極A1に供給さ
れる。このことは、第2のTFT M2が第1のTFT
M1のON/OFFを制御することを示唆している。
第3のTFT M3は、その一方のソース/ドレイン電
極が信号線Dmに、また他方のソース/ドレイン電極が
画素電極B1に接続されている。また、第3のTFT
M3のゲート電極は走査線Gn+1に接続されている。
したがって、Gn+1が選択電位になっているときに、
第3のTFT M3がONになり信号線Dmの電位が画
素電極B1に供給される。
【0018】以上では第1のTFT M1〜第3のTF
T M3からみたアレイ基板Aの回路構成を説明した
が、画素電極A1および画素電極B1からみたアレイ基
板Aの回路構成を説明する。画素電極A1および画素電
極B1は単一の信号線Dmから表示信号が供給される。
つまり、信号線Dmは、画素電極A1および画素電極B
1に対して共通の信号線Dmということができる。した
がって、画素がM×Nのマトリックス状に配列されてい
るのに対して、信号線DmはN/2本となる。画素電極
A1には第1のTFT M1および第2のTFT M2が
接続されており、第1のTFT M1は信号線Dmに接
続されるとともに、第2のTFT M2に接続される。
第2のTFT M2のゲート電極は画素電極A1の後段
の走査線Gn+1に接続され、また第2のTFT M2
のドレイン電極は走査線Gn+1の後段の走査線Gn+
2に接続されている。ここで、画素電極A1に信号線D
mの電位を供給するためには、第1のTFT M1がO
Nされる必要がある。そして、第1のTFT M1のゲ
ート電極は第2のTFT M2のソース/ドレイン電極
に接続され、かつ第2のTFT M2のゲート電極は自
己の走査線Gn+1に、またソース/ドレイン電極は後
段の走査線Gn+2に接続されているから、第1のTF
T M1をONするためには、第2のTFT M2がON
される必要がある。第2のTFT M2がONされるた
めには、走査線Gn+1および走査線Gn+2がともに
選択されている必要がある。したがって、第1のTFT
M1および第2のTFT M2は、走査線Gn+1およ
び走査線Gn+2がともに選択されている際に走査信号
の通過を許容するスイッチング機構を構成する。かくし
て、画素電極A1は、走査線Gn+1からの走査信号お
よび走査線Gn+2からの走査信号に基づき駆動され、
信号線Dmからの電位を受ける。画素電極B1には第3
のTFT M3が接続されており、そのゲート電極は走
査線Gn+1に接続されている。したがって、画素電極
A2は自己の走査線Gn+1が選択されると信号線Dm
から電位を供給される。以上では画素電極A1および画
素電極B1について説明したが、画素電極A2および画
素電極B2、画素電極C1および画素電極D1、画素電
極C2および画素電極D2、さらに他の画素についても
同様の構成が採用されている。
T M3からみたアレイ基板Aの回路構成を説明した
が、画素電極A1および画素電極B1からみたアレイ基
板Aの回路構成を説明する。画素電極A1および画素電
極B1は単一の信号線Dmから表示信号が供給される。
つまり、信号線Dmは、画素電極A1および画素電極B
1に対して共通の信号線Dmということができる。した
がって、画素がM×Nのマトリックス状に配列されてい
るのに対して、信号線DmはN/2本となる。画素電極
A1には第1のTFT M1および第2のTFT M2が
接続されており、第1のTFT M1は信号線Dmに接
続されるとともに、第2のTFT M2に接続される。
第2のTFT M2のゲート電極は画素電極A1の後段
の走査線Gn+1に接続され、また第2のTFT M2
のドレイン電極は走査線Gn+1の後段の走査線Gn+
2に接続されている。ここで、画素電極A1に信号線D
mの電位を供給するためには、第1のTFT M1がO
Nされる必要がある。そして、第1のTFT M1のゲ
ート電極は第2のTFT M2のソース/ドレイン電極
に接続され、かつ第2のTFT M2のゲート電極は自
己の走査線Gn+1に、またソース/ドレイン電極は後
段の走査線Gn+2に接続されているから、第1のTF
T M1をONするためには、第2のTFT M2がON
される必要がある。第2のTFT M2がONされるた
めには、走査線Gn+1および走査線Gn+2がともに
選択されている必要がある。したがって、第1のTFT
M1および第2のTFT M2は、走査線Gn+1およ
び走査線Gn+2がともに選択されている際に走査信号
の通過を許容するスイッチング機構を構成する。かくし
て、画素電極A1は、走査線Gn+1からの走査信号お
よび走査線Gn+2からの走査信号に基づき駆動され、
信号線Dmからの電位を受ける。画素電極B1には第3
のTFT M3が接続されており、そのゲート電極は走
査線Gn+1に接続されている。したがって、画素電極
A2は自己の走査線Gn+1が選択されると信号線Dm
から電位を供給される。以上では画素電極A1および画
素電極B1について説明したが、画素電極A2および画
素電極B2、画素電極C1および画素電極D1、画素電
極C2および画素電極D2、さらに他の画素についても
同様の構成が採用されている。
【0019】次に、図1を参照して、ゲートドライバ5
およびコントロール回路6の構成について説明する。図
1に示すように、コントロール回路6には、出力可否制
御部8、パルス生成部(信号列生成部)9、およびクロ
ック信号生成部10が設けられている。出力可否制御部
8は、ゲートドライバ5に対してOE(Output Enabl
e)線(出力制御線)11を介して出力制御信号を出力
するものであり、パルス生成部9は、ゲートドライバ5
から走査線Gに対して走査信号として入力すべきシフト
パルス(信号列)を生成するものである。またクロック
信号生成部10は、ゲートドライバ5を駆動するための
クロック信号を出力するものである。なお、クロック信
号生成部10は、任意のパルスについて、その立ち上が
りおよび立ち下がりのタイミングを制御することが可能
となっている。また、以下、同一のゲートドライバ5に
対して接続される走査線Gのうち、画面の走査方向のn
番目に位置する走査線Gを、走査線Gnと表す。
およびコントロール回路6の構成について説明する。図
1に示すように、コントロール回路6には、出力可否制
御部8、パルス生成部(信号列生成部)9、およびクロ
ック信号生成部10が設けられている。出力可否制御部
8は、ゲートドライバ5に対してOE(Output Enabl
e)線(出力制御線)11を介して出力制御信号を出力
するものであり、パルス生成部9は、ゲートドライバ5
から走査線Gに対して走査信号として入力すべきシフト
パルス(信号列)を生成するものである。またクロック
信号生成部10は、ゲートドライバ5を駆動するための
クロック信号を出力するものである。なお、クロック信
号生成部10は、任意のパルスについて、その立ち上が
りおよび立ち下がりのタイミングを制御することが可能
となっている。また、以下、同一のゲートドライバ5に
対して接続される走査線Gのうち、画面の走査方向のn
番目に位置する走査線Gを、走査線Gnと表す。
【0020】ゲートドライバ5には、出力制御信号、シ
フトパルス、およびクロック信号が入力されるシフトレ
ジスタ部(伝搬回路)12が設けられている。シフトレ
ジスタ部12は、第一のシフトレジスタSR1と第二の
シフトレジスタ(部分的伝搬回路)SR2とを、交互に
カスケード接続した構成となっている。ここに、第一の
シフトレジスタSR1は、各走査線Gに対応して設けら
れるとともに、バッファ(出力回路)Bを介して、走査
線Gの入力端に対し接続可能な出力端子Otに接続され
ている。また、第二のシフトレジスタSR2は、互いに
隣接する第一のシフトレジスタSR1間に配置されてい
る。こうした構成のシフトレジスタ部12は、パルス生
成部9から出力されたシフトパルスを、クロック信号生
成部10から出力されたクロック信号と同期をとりつ
つ、順次第一のシフトレジスタSR1および第二のシフ
トレジスタSR2に対して転送していくように機能す
る。また、第一のシフトレジスタSR1と走査線Gとの
間に設けられたバッファBは、OE線11を介して入力
される二値信号である出力制御信号が「0」のときにO
Nに、出力制御信号が「1」であるときにOFFとな
り、これにより、第一のシフトレジスタSR1から走査
線Gへの走査信号の出力可否を制御する。
フトパルス、およびクロック信号が入力されるシフトレ
ジスタ部(伝搬回路)12が設けられている。シフトレ
ジスタ部12は、第一のシフトレジスタSR1と第二の
シフトレジスタ(部分的伝搬回路)SR2とを、交互に
カスケード接続した構成となっている。ここに、第一の
シフトレジスタSR1は、各走査線Gに対応して設けら
れるとともに、バッファ(出力回路)Bを介して、走査
線Gの入力端に対し接続可能な出力端子Otに接続され
ている。また、第二のシフトレジスタSR2は、互いに
隣接する第一のシフトレジスタSR1間に配置されてい
る。こうした構成のシフトレジスタ部12は、パルス生
成部9から出力されたシフトパルスを、クロック信号生
成部10から出力されたクロック信号と同期をとりつ
つ、順次第一のシフトレジスタSR1および第二のシフ
トレジスタSR2に対して転送していくように機能す
る。また、第一のシフトレジスタSR1と走査線Gとの
間に設けられたバッファBは、OE線11を介して入力
される二値信号である出力制御信号が「0」のときにO
Nに、出力制御信号が「1」であるときにOFFとな
り、これにより、第一のシフトレジスタSR1から走査
線Gへの走査信号の出力可否を制御する。
【0021】次に、図4に示す走査信号のタイミングチ
ャート、図5に示すシフトパルスのタイミングチャー
ト、および図6〜図9の回路図を参照しつつ、この液晶
表示装置1の動作について説明する。図4において線図
GnOut〜Gn+5Outは、走査線Gn〜Gn+5に出力
される走査信号の波形を示している。すなわち、これら
の線図が立ち上がっている部分は、当該走査線Gが選択
され、そうでない部分は当該走査線Gが非選択の状態と
なっている。また、図4における線図OEは、OE線1
1に供給される出力制御信号の波形を示す。また、図4
および図5において線図DCPVは、クロック信号生成
部10において生成されるクロック信号の波形を、線図
SDIは、パルス生成部9において生成されるシフトパ
ルスの波形を示す。また、図4において、1Hは、表示
領域S内の一行の画素の走査周期(1水平走査周期)を
示す。図中に示すように、クロック信号DCPVは、そ
の2周期が1水平走査周期(1H)に相当するように生
成される。一方、図中に示すように、シフトパルスSD
Iは、その時間幅(立ち上がりから立ち下がりまでの時
間)が、2水平走査周期(2H)分の長さとなってお
り、さらに、クロック信号DCPVの1周期ごとにその
ON/OFFが設定される4つ(2×2個)の信号によ
り構成されている。
ャート、図5に示すシフトパルスのタイミングチャー
ト、および図6〜図9の回路図を参照しつつ、この液晶
表示装置1の動作について説明する。図4において線図
GnOut〜Gn+5Outは、走査線Gn〜Gn+5に出力
される走査信号の波形を示している。すなわち、これら
の線図が立ち上がっている部分は、当該走査線Gが選択
され、そうでない部分は当該走査線Gが非選択の状態と
なっている。また、図4における線図OEは、OE線1
1に供給される出力制御信号の波形を示す。また、図4
および図5において線図DCPVは、クロック信号生成
部10において生成されるクロック信号の波形を、線図
SDIは、パルス生成部9において生成されるシフトパ
ルスの波形を示す。また、図4において、1Hは、表示
領域S内の一行の画素の走査周期(1水平走査周期)を
示す。図中に示すように、クロック信号DCPVは、そ
の2周期が1水平走査周期(1H)に相当するように生
成される。一方、図中に示すように、シフトパルスSD
Iは、その時間幅(立ち上がりから立ち下がりまでの時
間)が、2水平走査周期(2H)分の長さとなってお
り、さらに、クロック信号DCPVの1周期ごとにその
ON/OFFが設定される4つ(2×2個)の信号によ
り構成されている。
【0022】図5に示すように、パルス生成部9におい
てシフトパルスSDIが生成されると、このシフトパル
スSDIは、第一および第二のシフトレジスタSR1お
よびSR2を順次転送される。ここで、シフトパルスS
DIは、クロック信号DCPVの1周期ごとに、カスケ
ード接続された第一のシフトレジスタSR1および第二
のシフトレジスタSR2を順次転送されるから、互いに
隣接する第一のシフトレジスタSR1および第二のシフ
トレジスタSR2の内部にあるシフトパルスSDIは、
図5のように、クロック信号DCPVの1周期ずつ順次
ずれた状態とされる。しかしながら、第二のシフトレジ
スタSR2は、走査線Gに接続されておらず、第一のシ
フトレジスタSR1のみが走査線Gに対して走査信号を
出力する状態にある。したがって、出力制御信号OEが
「0」であれば、図4に示すように、nの値が「1」変
化するごとに、走査信号は、図4のように、クロック信
号DCPVの2周期、すなわち、1水平走査周期(1
H)分だけ遅れた状態で走査線Gに順次出力されること
となる。
てシフトパルスSDIが生成されると、このシフトパル
スSDIは、第一および第二のシフトレジスタSR1お
よびSR2を順次転送される。ここで、シフトパルスS
DIは、クロック信号DCPVの1周期ごとに、カスケ
ード接続された第一のシフトレジスタSR1および第二
のシフトレジスタSR2を順次転送されるから、互いに
隣接する第一のシフトレジスタSR1および第二のシフ
トレジスタSR2の内部にあるシフトパルスSDIは、
図5のように、クロック信号DCPVの1周期ずつ順次
ずれた状態とされる。しかしながら、第二のシフトレジ
スタSR2は、走査線Gに接続されておらず、第一のシ
フトレジスタSR1のみが走査線Gに対して走査信号を
出力する状態にある。したがって、出力制御信号OEが
「0」であれば、図4に示すように、nの値が「1」変
化するごとに、走査信号は、図4のように、クロック信
号DCPVの2周期、すなわち、1水平走査周期(1
H)分だけ遅れた状態で走査線Gに順次出力されること
となる。
【0023】したがって、図4に示したように、シフト
パルスSDIの時間幅を2水平走査周期(2H)分の長
さとしておけば、例えば、互いに隣接する走査線Gn+
1およびGn+2からなる第1の走査線群を考えると、
双方の走査線Gn+1およびGn+2に走査信号Gn+
1OutおよびGn+2Outが出力される期間Tbが、1水
平走査周期(1H)分継続することになる。すなわち、
期間Tbにおいては、双方の走査線Gn+1およびGn
+2に接続された画素を選択することができるのであ
る。具体的な画素の駆動方法は以下のようになる。すな
わち、シフトパルスSDIが図4に示したような波形で
あるとすると、走査信号Gn+1OutもGn+2Outも図
4に示したような波形となる。ここで期間Tbの前半の
期間であるTb1(第1のタイミング)においては、ま
ず、走査線Gn+1およびGn+2の双方(第1の走査
線グループ)が選択されることとなるから、図6に示す
ように第1のTFT M1〜第3のTFT M3がON
状態とされる。これによって、画素電極A1、画素電極
B1および画素電極D1に、信号線Dmから画素電極A
1に与えるべき電位Va1が供給され、画素電極A1の
電位Va1が決定される。なお、図6においては、走査
線Gn+1と走査線Gn+2が選択されていることを太
線で示している。一方、期間Tbの後半の期間であるT
b2(第2のタイミング)においては、走査線Gn+2
が非選択電位となり、走査線Gn+1のみ(第2の走査
線グループ)が選択されることとなるから、図7に示す
ように第3のTFT M3のみがON状態とされる。こ
こで、信号線Dmから供給される電位が、画素電極B1
に与えるべき電位Vb1に変化することにより、画素電
極B1には電位Vb1が供給され、これにより、画素電
極B1の電位が決まる。このように、信号線Dmの電位
を時分割で画素電極A1および画素電極B1に供給する
ことができる。
パルスSDIの時間幅を2水平走査周期(2H)分の長
さとしておけば、例えば、互いに隣接する走査線Gn+
1およびGn+2からなる第1の走査線群を考えると、
双方の走査線Gn+1およびGn+2に走査信号Gn+
1OutおよびGn+2Outが出力される期間Tbが、1水
平走査周期(1H)分継続することになる。すなわち、
期間Tbにおいては、双方の走査線Gn+1およびGn
+2に接続された画素を選択することができるのであ
る。具体的な画素の駆動方法は以下のようになる。すな
わち、シフトパルスSDIが図4に示したような波形で
あるとすると、走査信号Gn+1OutもGn+2Outも図
4に示したような波形となる。ここで期間Tbの前半の
期間であるTb1(第1のタイミング)においては、ま
ず、走査線Gn+1およびGn+2の双方(第1の走査
線グループ)が選択されることとなるから、図6に示す
ように第1のTFT M1〜第3のTFT M3がON
状態とされる。これによって、画素電極A1、画素電極
B1および画素電極D1に、信号線Dmから画素電極A
1に与えるべき電位Va1が供給され、画素電極A1の
電位Va1が決定される。なお、図6においては、走査
線Gn+1と走査線Gn+2が選択されていることを太
線で示している。一方、期間Tbの後半の期間であるT
b2(第2のタイミング)においては、走査線Gn+2
が非選択電位となり、走査線Gn+1のみ(第2の走査
線グループ)が選択されることとなるから、図7に示す
ように第3のTFT M3のみがON状態とされる。こ
こで、信号線Dmから供給される電位が、画素電極B1
に与えるべき電位Vb1に変化することにより、画素電
極B1には電位Vb1が供給され、これにより、画素電
極B1の電位が決まる。このように、信号線Dmの電位
を時分割で画素電極A1および画素電極B1に供給する
ことができる。
【0024】走査線Gn+1が非選択電位になった後
に、信号線Dmの電位は画素電極C1に与えるべき電位
Vc1に変化する。ここで、図4において、走査線Gn
+1およびGn+2を一本シフトさせた走査線Gn+2
およびGn+3からなる第2の走査線群を考え、この第
2の走査線群に出力される信号に対して着目すると、双
方の走査線Gn+2およびGn+3に走査信号Gn+2
OutもGn+3Outが出力される期間Tcが、期間Tbの
後、1水平走査周期(1H)分継続することになる。し
たがって、期間Tcの前半の期間であるTc1(第1の
タイミング)においては、走査線Gn+2およびGn+
3の双方が選択されることにより、図8に示すように、
画素電極C1、画素電極D1および画素電極F1に、信
号線Dmから画素電極C1に与えるべき電位Vc1が供
給され、これにより、画素電極C1の電位Vc1が決定
される。また、期間Tcの後半の期間であるTb2(第
2のタイミング)においては、走査線Gn+3が非選択
電位となり、走査線Gn+2のみが選択されることとな
るから、図9に示すように、信号線Dmから供給される
電位が、画素電極D1に与えるべき電位Vd1に変化す
ることにより、画素電極D1には電位Vd1が供給さ
れ、これにより、画素電極D1の電位が決まる。
に、信号線Dmの電位は画素電極C1に与えるべき電位
Vc1に変化する。ここで、図4において、走査線Gn
+1およびGn+2を一本シフトさせた走査線Gn+2
およびGn+3からなる第2の走査線群を考え、この第
2の走査線群に出力される信号に対して着目すると、双
方の走査線Gn+2およびGn+3に走査信号Gn+2
OutもGn+3Outが出力される期間Tcが、期間Tbの
後、1水平走査周期(1H)分継続することになる。し
たがって、期間Tcの前半の期間であるTc1(第1の
タイミング)においては、走査線Gn+2およびGn+
3の双方が選択されることにより、図8に示すように、
画素電極C1、画素電極D1および画素電極F1に、信
号線Dmから画素電極C1に与えるべき電位Vc1が供
給され、これにより、画素電極C1の電位Vc1が決定
される。また、期間Tcの後半の期間であるTb2(第
2のタイミング)においては、走査線Gn+3が非選択
電位となり、走査線Gn+2のみが選択されることとな
るから、図9に示すように、信号線Dmから供給される
電位が、画素電極D1に与えるべき電位Vd1に変化す
ることにより、画素電極D1には電位Vd1が供給さ
れ、これにより、画素電極D1の電位が決まる。
【0025】以上述べたように、本第一の実施の形態に
おいては、各走査線Gに対応してバッファBを設けると
ともに、シフトレジスタ部12を、第一のシフトレジス
タSR1および第二のシフトレジスタSR2を交互に配
列してカスケード接続することにより形成している。そ
して、シフトレジスタ部12の第一のシフトレジスタS
R1のみに対してバッファBを接続し、カスケード接続
された第一のシフトレジスタSR1および第二のシフト
レジスタSR2に対してシフトパルスSDIを順次伝搬
させることによって、シフトパルスSDIを各バッファ
Bに供給するようになっている。そして、この場合、シ
フトレジスタ部12を、1水平走査期間Hを画素の多重
化度「2」で除したH/2の周期のクロック信号DCP
Vによって駆動することにより、一個おきに配置された
第一のシフトレジスタSR1から、シフトパルスSDI
の時間幅2Hよりも短い時間間隔1HでシフトパルスS
DIが各バッファBに順次伝搬するようになっている。
こうした構成により、互いに隣接する走査線Gを1Hの
期間同時に選択することが可能となる。つまり、画素電
極A1,B1(C1,D1、…)の駆動を、二本の走査
線Gn+1,Gn+2(Gn+2,Gn+3)から走査
信号Gn+1OutもGn+2Out(Gn+2OutもGn+
3Out)を供給することにより、1水平走査期間:1H
内に制御することができる。したがって、従来と異な
り、画素電極A1,B1等の駆動を制御するために、走
査線Gを2系統配設したりOE線11を2系統設ける必
要がなく、同一のOE線11により同一の出力制御信号
OEを供給することで制御を行うことができる。すなわ
ち、出力制御信号OEによるバッファBの制御やゲート
ドライバ5の構造を複雑化することなく、複数の走査線
Gを同時に選択することができ、多重画素構造を有する
液晶表示装置1の構造を単純化し、製造の容易化および
コストダウンを図ることができるのである。
おいては、各走査線Gに対応してバッファBを設けると
ともに、シフトレジスタ部12を、第一のシフトレジス
タSR1および第二のシフトレジスタSR2を交互に配
列してカスケード接続することにより形成している。そ
して、シフトレジスタ部12の第一のシフトレジスタS
R1のみに対してバッファBを接続し、カスケード接続
された第一のシフトレジスタSR1および第二のシフト
レジスタSR2に対してシフトパルスSDIを順次伝搬
させることによって、シフトパルスSDIを各バッファ
Bに供給するようになっている。そして、この場合、シ
フトレジスタ部12を、1水平走査期間Hを画素の多重
化度「2」で除したH/2の周期のクロック信号DCP
Vによって駆動することにより、一個おきに配置された
第一のシフトレジスタSR1から、シフトパルスSDI
の時間幅2Hよりも短い時間間隔1HでシフトパルスS
DIが各バッファBに順次伝搬するようになっている。
こうした構成により、互いに隣接する走査線Gを1Hの
期間同時に選択することが可能となる。つまり、画素電
極A1,B1(C1,D1、…)の駆動を、二本の走査
線Gn+1,Gn+2(Gn+2,Gn+3)から走査
信号Gn+1OutもGn+2Out(Gn+2OutもGn+
3Out)を供給することにより、1水平走査期間:1H
内に制御することができる。したがって、従来と異な
り、画素電極A1,B1等の駆動を制御するために、走
査線Gを2系統配設したりOE線11を2系統設ける必
要がなく、同一のOE線11により同一の出力制御信号
OEを供給することで制御を行うことができる。すなわ
ち、出力制御信号OEによるバッファBの制御やゲート
ドライバ5の構造を複雑化することなく、複数の走査線
Gを同時に選択することができ、多重画素構造を有する
液晶表示装置1の構造を単純化し、製造の容易化および
コストダウンを図ることができるのである。
【0026】特に、本第一の実施の形態においては、シ
フトパルスSDIが、クロック信号DCPVの周期ご
と、すなわち、1水平走査期間Hを画素の多重化度で時
分割したH/2ごとにそのON/OFFが設定されると
ともに、シフトパルスSDIの時間幅が1水平走査期間
Hにさらに1Hの期間(付加期間)を加えた期間と同一
の時間幅(1水平走査周期Hに多重化度「2」を乗じた
時間幅)2Hとされている。しかも各バッファB間をシ
フトパルスSDIが伝搬する時間間隔が、クロック信号
DCPVの周期の2倍、すなわち1Hとされている。し
たがって、隣接する走査線Gに同時に走査信号を供給す
ることができる期間を1Hとするとともに、1Hの期間
内でH/2の期間ごとに、画素A1,B1(C1,D
1、…)の駆動制御を行うことが可能となる。これによ
り、多重化(2:1)の画素構造を有する液晶表示装置
1を良好に実現することができる。
フトパルスSDIが、クロック信号DCPVの周期ご
と、すなわち、1水平走査期間Hを画素の多重化度で時
分割したH/2ごとにそのON/OFFが設定されると
ともに、シフトパルスSDIの時間幅が1水平走査期間
Hにさらに1Hの期間(付加期間)を加えた期間と同一
の時間幅(1水平走査周期Hに多重化度「2」を乗じた
時間幅)2Hとされている。しかも各バッファB間をシ
フトパルスSDIが伝搬する時間間隔が、クロック信号
DCPVの周期の2倍、すなわち1Hとされている。し
たがって、隣接する走査線Gに同時に走査信号を供給す
ることができる期間を1Hとするとともに、1Hの期間
内でH/2の期間ごとに、画素A1,B1(C1,D
1、…)の駆動制御を行うことが可能となる。これによ
り、多重化(2:1)の画素構造を有する液晶表示装置
1を良好に実現することができる。
【0027】以上において、本発明の第一の実施の形態
を説明したが、本発明は上記第一の実施の形態に限定さ
れるものでなく、必要に応じて適宜他の構成を採用する
ようにすることができる。例えば、上記第一の実施の形
態において、クロック信号DCPVは、均一の周波数で
信号を発するように動作していたが、これに限定され
ず、クロック信号生成部10が、クロック信号DCPV
の各パルスの立ち上がりまたは立ち下がりのタイミング
を変化させて、不均一の周波数でクロック信号DCPV
を生成するようにしてもよい。すなわち、図3に示した
表示領域Sの画素電極A1とB1とに着目した場合、画
素電極A1には第一のTFT M1および第二のTFT
M2の2個のTFTが付随しているが、画素電極B1
には、一個のTFT(第三のTFT M3)のみが付随
している。したがって、画素電極A1,B1は、その特
性が異なり、書き込み時間についても異ならせることが
好ましいと考えられる。そこで、所定周期(例えば1水
平走査周期(1H))内で、クロック信号DCPVの立
ち上がりまたは立ち下がりのタイミングを変化させ、走
査信号のタイミングを変化させるようにする。これによ
り、書き込み時間を画素電極A1,B1で異ならせるこ
とができ、良好に画素電極A1,B1のチャージを行う
ことが可能となる。また、これ以外にも、本発明の趣旨
を逸脱しない限り、上記実施の形態で挙げた構成を取捨
選択したり、他の構成に適宜変更することが可能であ
る。
を説明したが、本発明は上記第一の実施の形態に限定さ
れるものでなく、必要に応じて適宜他の構成を採用する
ようにすることができる。例えば、上記第一の実施の形
態において、クロック信号DCPVは、均一の周波数で
信号を発するように動作していたが、これに限定され
ず、クロック信号生成部10が、クロック信号DCPV
の各パルスの立ち上がりまたは立ち下がりのタイミング
を変化させて、不均一の周波数でクロック信号DCPV
を生成するようにしてもよい。すなわち、図3に示した
表示領域Sの画素電極A1とB1とに着目した場合、画
素電極A1には第一のTFT M1および第二のTFT
M2の2個のTFTが付随しているが、画素電極B1
には、一個のTFT(第三のTFT M3)のみが付随
している。したがって、画素電極A1,B1は、その特
性が異なり、書き込み時間についても異ならせることが
好ましいと考えられる。そこで、所定周期(例えば1水
平走査周期(1H))内で、クロック信号DCPVの立
ち上がりまたは立ち下がりのタイミングを変化させ、走
査信号のタイミングを変化させるようにする。これによ
り、書き込み時間を画素電極A1,B1で異ならせるこ
とができ、良好に画素電極A1,B1のチャージを行う
ことが可能となる。また、これ以外にも、本発明の趣旨
を逸脱しない限り、上記実施の形態で挙げた構成を取捨
選択したり、他の構成に適宜変更することが可能であ
る。
【0028】[第二の実施の形態]次に、本発明の第二
の実施の形態を説明する。図10は、本発明の第二の実
施の形態の液晶表示装置(画像表示装置)1’の要部の
拡大構成図、図11は、液晶表示装置1’のアレイ基板
A’における表示領域S内の回路構成の詳細を示す図で
ある。なお、この第二の実施の形態の液晶表示装置1’
の全体的な構成は、図2に示した上記第一の実施の形態
の液晶表示装置1と同様であるために、本第二の実施の
形態では、上記第一の実施の形態との相違点のみを説明
する。上記第一の実施の形態では、2つの画素が1つの
信号線Dmを共有していたのに対して、本第二の実施の
形態では、3つの画素が1つの信号線Dを共有する形態
となっている。すなわち、図11に示すように、液晶表
示装置1’のアレイ基板A’においては、信号線Dmを
画素電極A31(画素電極D31、画素電極G31
…)、画素電極B31(画素電極E31、画素電極H3
1…)および画素電極C31(画素電極F31、画素電
極I31…)の3つの画素が共有している。そして、画
素電極A31には、走査線Gn+1および走査線Gn+
3の両者が選択電位となったときに、信号線Dmのデー
タ電位が供給される。また、画素電極B31には、走査
線Gn+1および走査線Gn+2が選択電位となったと
きに、信号線Dmのデータ電位が供給される。また、画
素電極C31は、走査線Gn+1が選択電位となったと
きに、信号線Dmのデータ電位が供給される。
の実施の形態を説明する。図10は、本発明の第二の実
施の形態の液晶表示装置(画像表示装置)1’の要部の
拡大構成図、図11は、液晶表示装置1’のアレイ基板
A’における表示領域S内の回路構成の詳細を示す図で
ある。なお、この第二の実施の形態の液晶表示装置1’
の全体的な構成は、図2に示した上記第一の実施の形態
の液晶表示装置1と同様であるために、本第二の実施の
形態では、上記第一の実施の形態との相違点のみを説明
する。上記第一の実施の形態では、2つの画素が1つの
信号線Dmを共有していたのに対して、本第二の実施の
形態では、3つの画素が1つの信号線Dを共有する形態
となっている。すなわち、図11に示すように、液晶表
示装置1’のアレイ基板A’においては、信号線Dmを
画素電極A31(画素電極D31、画素電極G31
…)、画素電極B31(画素電極E31、画素電極H3
1…)および画素電極C31(画素電極F31、画素電
極I31…)の3つの画素が共有している。そして、画
素電極A31には、走査線Gn+1および走査線Gn+
3の両者が選択電位となったときに、信号線Dmのデー
タ電位が供給される。また、画素電極B31には、走査
線Gn+1および走査線Gn+2が選択電位となったと
きに、信号線Dmのデータ電位が供給される。また、画
素電極C31は、走査線Gn+1が選択電位となったと
きに、信号線Dmのデータ電位が供給される。
【0029】以上のような動作を行うために、本第二の
実施の形態ではスイッチング素子としての第1のTFT
M31〜第5のTFT M35の配置を以下に説明する
ように設定している。すなわち、図11に示すように、
第1のTFT M31は、その一方のソース/ドレイン
電極が画素電極A31に、また他方のソース/ドレイン
電極が信号線Dmに接続する。また、第1のTFT M
31のゲート電極は第2のTFT M32のソース/ド
レイン電極に接続している。第2のTFT M32は、
その一方のソース/ドレイン電極が走査線Gn+3に、
またその他方のソース/ドレイン電極が第1のTFT
M31のゲート電極に接続されている。したがって、第
1のTFT M31のゲート電極は第2のTFT M32
を介して走査線Gn+3に接続されることになる。ま
た、第2のTFT M32のゲート電極は走査線Gn+
1に接続される。したがって、2本の走査線Gn+1と
Gn+3が同時に選択電位になっている期間にのみ、第
1のTFT M31がONになり信号線Dmの電位が画
素電極A31に供給される。このことは、第2のTFT
M32が第1のTFT M31のON/OFFを制御す
るスイッチング素子であることを示している。第3のT
FT M33は、その一方のソース/ドレイン電極が信
号線Dmに、他方のソース/ドレイン電極が画素電極C
31に接続されている。また、第3のTFT M33の
ゲート電極は走査線Gn+1に接続している。第4のT
FT M34は、その一方のソース/ドレイン電極が信
号線Dmに、他方のソース/ドレイン電極が画素電極B
31に接続されている。また、第4のTFT M34の
ゲート電極は第5のTFT M35のソース/ドレイン
電極に接続している。また、第5のTFT M35は、
その一方のソース/ドレイン電極が走査線Gn+2に、
また他方のソース/ドレイン電極が第4のTFT M3
4のゲート電極に接続されている。したがって、第4の
TFT M34のゲート電極は第5のTFT M35を介
して走査線Gn+2に接続されることになる。また、第
5のTFT M35のゲート電極は走査線Gn+1に接
続される。したがって、2本の走査線Gn+1とGn+
2が同時に選択電位になっている期間にのみ、第4のT
FT M34がONになり信号線Dmの電位が画素電極
B31に供給される。このことは、第5のTFT M3
5が第4のTFT M34のON/OFFを制御するス
イッチング素子であることを示している。
実施の形態ではスイッチング素子としての第1のTFT
M31〜第5のTFT M35の配置を以下に説明する
ように設定している。すなわち、図11に示すように、
第1のTFT M31は、その一方のソース/ドレイン
電極が画素電極A31に、また他方のソース/ドレイン
電極が信号線Dmに接続する。また、第1のTFT M
31のゲート電極は第2のTFT M32のソース/ド
レイン電極に接続している。第2のTFT M32は、
その一方のソース/ドレイン電極が走査線Gn+3に、
またその他方のソース/ドレイン電極が第1のTFT
M31のゲート電極に接続されている。したがって、第
1のTFT M31のゲート電極は第2のTFT M32
を介して走査線Gn+3に接続されることになる。ま
た、第2のTFT M32のゲート電極は走査線Gn+
1に接続される。したがって、2本の走査線Gn+1と
Gn+3が同時に選択電位になっている期間にのみ、第
1のTFT M31がONになり信号線Dmの電位が画
素電極A31に供給される。このことは、第2のTFT
M32が第1のTFT M31のON/OFFを制御す
るスイッチング素子であることを示している。第3のT
FT M33は、その一方のソース/ドレイン電極が信
号線Dmに、他方のソース/ドレイン電極が画素電極C
31に接続されている。また、第3のTFT M33の
ゲート電極は走査線Gn+1に接続している。第4のT
FT M34は、その一方のソース/ドレイン電極が信
号線Dmに、他方のソース/ドレイン電極が画素電極B
31に接続されている。また、第4のTFT M34の
ゲート電極は第5のTFT M35のソース/ドレイン
電極に接続している。また、第5のTFT M35は、
その一方のソース/ドレイン電極が走査線Gn+2に、
また他方のソース/ドレイン電極が第4のTFT M3
4のゲート電極に接続されている。したがって、第4の
TFT M34のゲート電極は第5のTFT M35を介
して走査線Gn+2に接続されることになる。また、第
5のTFT M35のゲート電極は走査線Gn+1に接
続される。したがって、2本の走査線Gn+1とGn+
2が同時に選択電位になっている期間にのみ、第4のT
FT M34がONになり信号線Dmの電位が画素電極
B31に供給される。このことは、第5のTFT M3
5が第4のTFT M34のON/OFFを制御するス
イッチング素子であることを示している。
【0030】また、以上では第1のTFT M31〜第
5のTFT M35からみたアレイ基板A’の回路構成
であるが、画素電極A31〜画素電極C31からみた液
晶表示装置1’の回路構成を説明する。画素電極A31
〜画素電極C31には単一の信号線Dmから表示信号が
供給される。つまり、信号線Dmは、画素電極A31〜
画素電極C31に対する共通の信号線Dmとなってい
る。画素電極A31には第1のTFT M31および第
2のTFT M32が接続されており、第1のTFT M
31は信号線Dmに接続されるとともに、第2のTFT
M32に接続される。第2のTFT M32のゲート
電極は自己の走査線Gn+1に接続され、また第2のT
FT M32のソース/ドレイン電極は後段の走査線G
n+3に接続されている。ここで、画素電極A31に信
号線Dmの電位を供給するためには、第1のTFT M
31がONされる必要がある。そして、第1のTFT
M31のゲート電極は第2のTFT M32のソース/
ドレイン電極に接続され、かつ第2のTFT M32の
ゲート電極は画素電極A31および画素電極B31より
も後段に位置する走査線Gn+1に、またソース/ドレ
イン電極は走査線Gn+1よりも後段の走査線Gn+3
に接続されているから、第1のTFT M31をONす
るためには、第2のTFTM32がONとされる必要が
ある。第2のTFT M32がONとされるためには、
走査線Gn+1および後段の走査線Gn+3が選択電位
となる必要がある。このように、画素電極A31は、走
査線Gn+1からの走査信号および走査線Gn+3から
の走査信号に基づき駆動され、信号線Dmからの電位を
受ける。
5のTFT M35からみたアレイ基板A’の回路構成
であるが、画素電極A31〜画素電極C31からみた液
晶表示装置1’の回路構成を説明する。画素電極A31
〜画素電極C31には単一の信号線Dmから表示信号が
供給される。つまり、信号線Dmは、画素電極A31〜
画素電極C31に対する共通の信号線Dmとなってい
る。画素電極A31には第1のTFT M31および第
2のTFT M32が接続されており、第1のTFT M
31は信号線Dmに接続されるとともに、第2のTFT
M32に接続される。第2のTFT M32のゲート
電極は自己の走査線Gn+1に接続され、また第2のT
FT M32のソース/ドレイン電極は後段の走査線G
n+3に接続されている。ここで、画素電極A31に信
号線Dmの電位を供給するためには、第1のTFT M
31がONされる必要がある。そして、第1のTFT
M31のゲート電極は第2のTFT M32のソース/
ドレイン電極に接続され、かつ第2のTFT M32の
ゲート電極は画素電極A31および画素電極B31より
も後段に位置する走査線Gn+1に、またソース/ドレ
イン電極は走査線Gn+1よりも後段の走査線Gn+3
に接続されているから、第1のTFT M31をONす
るためには、第2のTFTM32がONとされる必要が
ある。第2のTFT M32がONとされるためには、
走査線Gn+1および後段の走査線Gn+3が選択電位
となる必要がある。このように、画素電極A31は、走
査線Gn+1からの走査信号および走査線Gn+3から
の走査信号に基づき駆動され、信号線Dmからの電位を
受ける。
【0031】画素電極B31には第4のTFT M34
および第5のTFT M35が接続されており、第4の
TFT M34は信号線Dmに接続されるとともに、第
5のTFT M35に接続される。第5のTFT M3
5のゲート電極は走査線Gn+1に接続され、また第5
のTFT M35のソース/ドレイン電極は走査線Gn
+2に接続されている。ここで、画素電極B31に信号
線Dmの電位を供給するためには、第4のTFT M3
4がONとされる必要がある。そして、第4のTFT
M34のゲート電極は第5のTFT M35のソース/
ドレイン電極に接続され、かつ第5のTFT M35の
ゲート電極は走査線Gn+1に、またソース/ドレイン
電極は走査線Gn+2に接続されているから、第4のT
FT M34をONとするためには、第5のTFT M3
5がONとされる必要がある。第5のTFT M35が
ONされるためには走査線Gn+1および走査線Gn+
2が選択電位となる必要がある。かくして、画素電極B
31に対しては、自身より後段に位置する走査線Gn+
1および後段の走査線Gn+2が選択電位となったとき
にのみ信号線Dmからの電位が供給される。また、画素
電極C31には第3のTFT M33が接続されてお
り、そのゲート電極は走査線Gn+1に接続されてい
る。したがって、画素電極C31は走査線Gn+1が選
択されると信号線Dmから電位が供給される。以上では
画素電極A31〜画素電極C31について説明したが、
画素電極D31〜画素電極F31および画素電極G31
〜画素電極I31、さらに他の画素についても同様の構
成が採用されている。
および第5のTFT M35が接続されており、第4の
TFT M34は信号線Dmに接続されるとともに、第
5のTFT M35に接続される。第5のTFT M3
5のゲート電極は走査線Gn+1に接続され、また第5
のTFT M35のソース/ドレイン電極は走査線Gn
+2に接続されている。ここで、画素電極B31に信号
線Dmの電位を供給するためには、第4のTFT M3
4がONとされる必要がある。そして、第4のTFT
M34のゲート電極は第5のTFT M35のソース/
ドレイン電極に接続され、かつ第5のTFT M35の
ゲート電極は走査線Gn+1に、またソース/ドレイン
電極は走査線Gn+2に接続されているから、第4のT
FT M34をONとするためには、第5のTFT M3
5がONとされる必要がある。第5のTFT M35が
ONされるためには走査線Gn+1および走査線Gn+
2が選択電位となる必要がある。かくして、画素電極B
31に対しては、自身より後段に位置する走査線Gn+
1および後段の走査線Gn+2が選択電位となったとき
にのみ信号線Dmからの電位が供給される。また、画素
電極C31には第3のTFT M33が接続されてお
り、そのゲート電極は走査線Gn+1に接続されてい
る。したがって、画素電極C31は走査線Gn+1が選
択されると信号線Dmから電位が供給される。以上では
画素電極A31〜画素電極C31について説明したが、
画素電極D31〜画素電極F31および画素電極G31
〜画素電極I31、さらに他の画素についても同様の構
成が採用されている。
【0032】次に、図10を参照して、本第二の実施の
形態のゲートドライバ5’(走査線駆動回路、表示装置
のドライバ回路)およびコントロール回路6(走査線駆
動回路)の構成について説明する。図10に示すよう
に、本第二の実施の形態のコントロール回路6は、上記
第一の実施の形態と同様に、出力可否制御部8、パルス
生成部(信号列生成部)9、およびクロック信号生成部
10を備えている。ゲートドライバ5’には、出力制御
信号、シフトパルス、およびクロック信号が入力される
シフトレジスタ部(伝搬回路)12’が設けられてい
る。シフトレジスタ部12’は、各走査線Gに対応して
設けられ、バッファ(出力回路)Bを介して走査線Gに
対し接続可能な出力端子Otに接続される第一のシフト
レジスタSR1の他に、第二のシフトレジスタSR2お
よび第三のシフトレジスタSR3(部分的伝搬回路)を
備えている。これら第二のシフトレジスタSR2および
第三のシフトレジスタSR3は、1つの第一のシフトレ
ジスタSR1に対応して1つずつ設けられており、順次
カスケード接続されている。つまり、第一、第二、第三
のシフトレジスタSR1、SR2、SR3が、一本の走
査線Gに対応して一組ずつ配置され、走査線Gの数に対
応した複数組の第一、第二、第三のシフトレジスタSR
1、SR2、SR3が互いにカスケード接続された状態
で配列されている。これによりシフトレジスタ部12’
は、パルス生成部9から出力されたシフトパルスを、ク
ロック信号生成部10から出力されたクロック信号と同
期をとりつつ、順次第一のシフトレジスタSR1、第二
のシフトレジスタSR2、第三のシフトレジスタSR3
に対して転送していくことが可能となっている。なお、
第一のシフトレジスタSR1と走査線Gとの間に設けら
れたバッファBは、上記第一の実施の形態と同様の機能
を有するものである。
形態のゲートドライバ5’(走査線駆動回路、表示装置
のドライバ回路)およびコントロール回路6(走査線駆
動回路)の構成について説明する。図10に示すよう
に、本第二の実施の形態のコントロール回路6は、上記
第一の実施の形態と同様に、出力可否制御部8、パルス
生成部(信号列生成部)9、およびクロック信号生成部
10を備えている。ゲートドライバ5’には、出力制御
信号、シフトパルス、およびクロック信号が入力される
シフトレジスタ部(伝搬回路)12’が設けられてい
る。シフトレジスタ部12’は、各走査線Gに対応して
設けられ、バッファ(出力回路)Bを介して走査線Gに
対し接続可能な出力端子Otに接続される第一のシフト
レジスタSR1の他に、第二のシフトレジスタSR2お
よび第三のシフトレジスタSR3(部分的伝搬回路)を
備えている。これら第二のシフトレジスタSR2および
第三のシフトレジスタSR3は、1つの第一のシフトレ
ジスタSR1に対応して1つずつ設けられており、順次
カスケード接続されている。つまり、第一、第二、第三
のシフトレジスタSR1、SR2、SR3が、一本の走
査線Gに対応して一組ずつ配置され、走査線Gの数に対
応した複数組の第一、第二、第三のシフトレジスタSR
1、SR2、SR3が互いにカスケード接続された状態
で配列されている。これによりシフトレジスタ部12’
は、パルス生成部9から出力されたシフトパルスを、ク
ロック信号生成部10から出力されたクロック信号と同
期をとりつつ、順次第一のシフトレジスタSR1、第二
のシフトレジスタSR2、第三のシフトレジスタSR3
に対して転送していくことが可能となっている。なお、
第一のシフトレジスタSR1と走査線Gとの間に設けら
れたバッファBは、上記第一の実施の形態と同様の機能
を有するものである。
【0033】次に、図12に示す走査信号のタイミング
チャート、図13に示すシフトパルスのタイミングチャ
ート、および図14〜図17の回路図を参照しつつ、こ
の液晶表示装置1’の動作について説明する。図12に
おいて線図Gn+1Out〜Gn+6Outは、走査線Gn+
1〜Gn+6に出力される走査信号の波形を示してい
る。すなわち、これらの線図が立ち上がっている部分
は、当該走査線Gが選択され、そうでない部分は当該走
査線Gが非選択の状態となっている。また、図12にお
ける線図OEは、OE線11に供給される制御信号の波
形を示す。また、図12および図13において線図TC
PVは、クロック信号生成部10において生成されるク
ロック信号の波形を、線図SDIは、パルス生成部9に
おいて生成されるシフトパルスの波形を示す。また、図
12において、1Hは、表示領域S内の一行の画素の走
査周期(1水平走査周期)を示す。図中に示すように、
クロック信号TCPVは、その3周期が1水平走査周期
(1H)に相当するように生成される。一方、図中に示
すように、シフトパルスSDIは、その時間幅(立ち上
がりから立ち下がりまでの時間)が、3水平走査周期
(3H)分の長さとなっており、さらに、クロック信号
DCPVの一周期ごとにそのON/OFFが設定される
9つ(3×3個)の信号により構成されている。
チャート、図13に示すシフトパルスのタイミングチャ
ート、および図14〜図17の回路図を参照しつつ、こ
の液晶表示装置1’の動作について説明する。図12に
おいて線図Gn+1Out〜Gn+6Outは、走査線Gn+
1〜Gn+6に出力される走査信号の波形を示してい
る。すなわち、これらの線図が立ち上がっている部分
は、当該走査線Gが選択され、そうでない部分は当該走
査線Gが非選択の状態となっている。また、図12にお
ける線図OEは、OE線11に供給される制御信号の波
形を示す。また、図12および図13において線図TC
PVは、クロック信号生成部10において生成されるク
ロック信号の波形を、線図SDIは、パルス生成部9に
おいて生成されるシフトパルスの波形を示す。また、図
12において、1Hは、表示領域S内の一行の画素の走
査周期(1水平走査周期)を示す。図中に示すように、
クロック信号TCPVは、その3周期が1水平走査周期
(1H)に相当するように生成される。一方、図中に示
すように、シフトパルスSDIは、その時間幅(立ち上
がりから立ち下がりまでの時間)が、3水平走査周期
(3H)分の長さとなっており、さらに、クロック信号
DCPVの一周期ごとにそのON/OFFが設定される
9つ(3×3個)の信号により構成されている。
【0034】図13に示すように、パルス生成部9にお
いてシフトパルスSDIが生成されると、このシフトパ
ルスSDIは、第一、第二、第三のシフトレジスタSR
1、SR2、SR3に順次伝搬する。ここで、シフトパ
ルスSDIは、第一、第二、第三のシフトレジスタSR
1、SR2、SR3に対し、クロック信号TCPVの1
周期ごとに順次伝搬するから、互いに隣接する第一、第
二、第三のシフトレジスタSR1、SR2、SR3の内
部にあるシフトパルスSDIは、図13のように、クロ
ック信号TCPVの1周期ずつ順次ずれた状態とされ
る。しかしながら、この場合、第二のシフトレジスタS
R2および第三のシフトレジスタSR3は、走査線Gに
接続されておらず、第一のシフトレジスタSR1のみが
走査線Gに対して走査信号を出力する状態にある。した
がって、OE線11が「0」であれば、nの値が「1」
変化するごとに、走査信号は、図4のように、クロック
信号TCPVの3周期分、すなわち1水平走査周期(1
H)分だけ遅れた状態で走査線に出力されることとな
る。
いてシフトパルスSDIが生成されると、このシフトパ
ルスSDIは、第一、第二、第三のシフトレジスタSR
1、SR2、SR3に順次伝搬する。ここで、シフトパ
ルスSDIは、第一、第二、第三のシフトレジスタSR
1、SR2、SR3に対し、クロック信号TCPVの1
周期ごとに順次伝搬するから、互いに隣接する第一、第
二、第三のシフトレジスタSR1、SR2、SR3の内
部にあるシフトパルスSDIは、図13のように、クロ
ック信号TCPVの1周期ずつ順次ずれた状態とされ
る。しかしながら、この場合、第二のシフトレジスタS
R2および第三のシフトレジスタSR3は、走査線Gに
接続されておらず、第一のシフトレジスタSR1のみが
走査線Gに対して走査信号を出力する状態にある。した
がって、OE線11が「0」であれば、nの値が「1」
変化するごとに、走査信号は、図4のように、クロック
信号TCPVの3周期分、すなわち1水平走査周期(1
H)分だけ遅れた状態で走査線に出力されることとな
る。
【0035】したがって、シフトパルスSDIのパルス
幅を例えば3水平走査周期(3H)分の長さとしておけ
ば、例えば、互いに隣接する走査線Gn+1、Gn+
2、Gn+3からなる第1の走査線群に着目すると、す
べての走査線Gn+1、Gn+2、Gn+3に対して走
査信号が出力される期間Tdが、1水平走査周期(1
H)分継続することとなる。すなわち、時間Tdにおい
ては、走査線Gn+1、Gn+2、Gn+3に接続され
た画素を選択することができるのである。
幅を例えば3水平走査周期(3H)分の長さとしておけ
ば、例えば、互いに隣接する走査線Gn+1、Gn+
2、Gn+3からなる第1の走査線群に着目すると、す
べての走査線Gn+1、Gn+2、Gn+3に対して走
査信号が出力される期間Tdが、1水平走査周期(1
H)分継続することとなる。すなわち、時間Tdにおい
ては、走査線Gn+1、Gn+2、Gn+3に接続され
た画素を選択することができるのである。
【0036】具体的な画素の駆動方法は、以下のように
なる。すなわち、シフトパルスSDIが図12に示した
ような波形であるとすると、走査信号Gn+1Out、G
n+2Out、Gn+3Outも図12に示したような波形と
なる。ここで期間Tdを三分割した場合の最初の期間で
あるTd1(第1のタイミング)においては、まず、走
査線Gn+1およびGn+3(第1の走査線グループ)
が選択されることとなるから、第1のTFT M31〜
第3のTFT M33がONとされる。したがって、図
14に示すように画素電極A31、画素電極C31およ
び画素電極I31に、信号線Dmから画素電極A31に
与えるべき電位Va1が供給される。これにより、画素
電極A31の電位Va1が決まる。そして、期間Td1
の次の期間であるTd2(第2のタイミング)では、信
号線Dmから供給される電位は画素電極B31に与える
べき電位Vb1に変わる。ここで、期間Td2において
は、図12に示すように、走査線Gn+1および走査線
Gn+2(第2の走査線グループ)が選択され、これに
より、図15に示すように、第2のTFT M32がO
FFとなり、Gn+3の電位(OFF電位)を第1のT
FT M31のゲート電極に供給することで第1のTF
T M31がOFFになる。また第3のTFT M33〜
第5のTFT M35はONとされる。したがって、画
素電極B31、画素電極C31および画素電極F31に
電位Vb1が与えられる。これにより、画素電極B31
の電位Vb1が決まる。さらに、期間Tdのうちの最後
の期間であるTd3(第3のタイミング)では、信号線
Dmから供給される電位は画素電極C31に与えるべき
電位Vc1に変わる。ここで、期間Td3においては、
図12に示すように、走査線Gn+1のみ(第3の走査
線グループ)が選択電位となり、図16に示すように、
第三のTFT M33を通じて画素電極C31に信号線
Dmの電位Vc1が与えられ、これにより画素電極C3
1の電位Vc1が決まる。この後、走査線Gn+1が非
選択電位となった後に、信号線Dmからは画素電極D3
1に与えるべき電位Vd1に変わるとともに、以上と同
様の処理を、第1の走査線群Gn+1〜Gn+3から一
本走査線Gをシフトさせた走査線Gn+2〜Gn+4か
らなる第2の走査線群について行う。これにより、画素
電極D31〜画素電極F31の電位が時分割で決まる。
なお、第2の走査線群Gn+2〜Gn+4に対する処理
は、第1の走査線群Gn+1〜Gn+3に対する処理を
行った時間から1水平走査周期(1H)後に開始され
る。さらに、以後、第2の走査線群から一本ずつ走査線
Gをシフトさせた各走査線群について、1水平走査周期
(1H)ごとに同様の処理を行っていく。
なる。すなわち、シフトパルスSDIが図12に示した
ような波形であるとすると、走査信号Gn+1Out、G
n+2Out、Gn+3Outも図12に示したような波形と
なる。ここで期間Tdを三分割した場合の最初の期間で
あるTd1(第1のタイミング)においては、まず、走
査線Gn+1およびGn+3(第1の走査線グループ)
が選択されることとなるから、第1のTFT M31〜
第3のTFT M33がONとされる。したがって、図
14に示すように画素電極A31、画素電極C31およ
び画素電極I31に、信号線Dmから画素電極A31に
与えるべき電位Va1が供給される。これにより、画素
電極A31の電位Va1が決まる。そして、期間Td1
の次の期間であるTd2(第2のタイミング)では、信
号線Dmから供給される電位は画素電極B31に与える
べき電位Vb1に変わる。ここで、期間Td2において
は、図12に示すように、走査線Gn+1および走査線
Gn+2(第2の走査線グループ)が選択され、これに
より、図15に示すように、第2のTFT M32がO
FFとなり、Gn+3の電位(OFF電位)を第1のT
FT M31のゲート電極に供給することで第1のTF
T M31がOFFになる。また第3のTFT M33〜
第5のTFT M35はONとされる。したがって、画
素電極B31、画素電極C31および画素電極F31に
電位Vb1が与えられる。これにより、画素電極B31
の電位Vb1が決まる。さらに、期間Tdのうちの最後
の期間であるTd3(第3のタイミング)では、信号線
Dmから供給される電位は画素電極C31に与えるべき
電位Vc1に変わる。ここで、期間Td3においては、
図12に示すように、走査線Gn+1のみ(第3の走査
線グループ)が選択電位となり、図16に示すように、
第三のTFT M33を通じて画素電極C31に信号線
Dmの電位Vc1が与えられ、これにより画素電極C3
1の電位Vc1が決まる。この後、走査線Gn+1が非
選択電位となった後に、信号線Dmからは画素電極D3
1に与えるべき電位Vd1に変わるとともに、以上と同
様の処理を、第1の走査線群Gn+1〜Gn+3から一
本走査線Gをシフトさせた走査線Gn+2〜Gn+4か
らなる第2の走査線群について行う。これにより、画素
電極D31〜画素電極F31の電位が時分割で決まる。
なお、第2の走査線群Gn+2〜Gn+4に対する処理
は、第1の走査線群Gn+1〜Gn+3に対する処理を
行った時間から1水平走査周期(1H)後に開始され
る。さらに、以後、第2の走査線群から一本ずつ走査線
Gをシフトさせた各走査線群について、1水平走査周期
(1H)ごとに同様の処理を行っていく。
【0037】以上述べたように、この第二の実施の形態
においては、各走査線Gに対応してバッファBを設ける
とともに、シフトレジスタ部12’を第一、第二、第三
のシフトレジスタSR1,SR2,SR3を繰り返し配
列してカスケード接続することにより形成している。そ
して、シフトレジスタ部12’の第一のシフトレジスタ
SR1のみに対してバッファBを接続して、これら第
一、第二、第三のシフトレジスタSR1,SR2,SR
3に対してシフトパルスSDIを順次伝搬することによ
って、シフトレジスタSDIを、各バッファBに供給す
るようになっている。さらにこの場合、シフトレジスタ
部12’を、1水平走査期間Hを画素の多重化度「3」
で除したH/3の周期のクロック信号TCPVによって
駆動することにより、第一のシフトレジスタSR1か
ら、シフトパルスSDIの時間幅3Hよりも短い時間間
隔1HでシフトパルスSDIが各バッファBに順次伝搬
する。こうした構成により、互いに隣接する3本の走査
線Gを1Hの期間同時に選択することが可能となる。つ
まり、画素電極A31,B31,C31(D31,E3
1、…)の駆動を、三本の走査線Gn+1,Gn+2,
Gn+3(Gn+2,Gn+3,Gn+4、…)から走
査信号Gn+1Out,Gn+2Out,Gn+3Out(Gn
+1Out,Gn+2Out,Gn+3Out、…)を供給する
ことにより、1水平走査期間H内に制御することができ
る。したがって、画素電極A31,B31,C31等の
駆動を制御するために、走査線Gを3系統配設したりO
E線11を3系統設ける必要がなく、同一のOE線11
により同一の出力制御信号OEを供給することで制御を
行うことができる。すなわち、出力制御信号OEによる
バッファBの制御やゲートドライバ5’の構造を複雑化
することなく、複数の走査線Gを同時に選択することが
でき、多重画素構造を有する液晶表示装置1’の構造を
単純化して、製造の容易化およびコストダウンを図るこ
とができるのである。
においては、各走査線Gに対応してバッファBを設ける
とともに、シフトレジスタ部12’を第一、第二、第三
のシフトレジスタSR1,SR2,SR3を繰り返し配
列してカスケード接続することにより形成している。そ
して、シフトレジスタ部12’の第一のシフトレジスタ
SR1のみに対してバッファBを接続して、これら第
一、第二、第三のシフトレジスタSR1,SR2,SR
3に対してシフトパルスSDIを順次伝搬することによ
って、シフトレジスタSDIを、各バッファBに供給す
るようになっている。さらにこの場合、シフトレジスタ
部12’を、1水平走査期間Hを画素の多重化度「3」
で除したH/3の周期のクロック信号TCPVによって
駆動することにより、第一のシフトレジスタSR1か
ら、シフトパルスSDIの時間幅3Hよりも短い時間間
隔1HでシフトパルスSDIが各バッファBに順次伝搬
する。こうした構成により、互いに隣接する3本の走査
線Gを1Hの期間同時に選択することが可能となる。つ
まり、画素電極A31,B31,C31(D31,E3
1、…)の駆動を、三本の走査線Gn+1,Gn+2,
Gn+3(Gn+2,Gn+3,Gn+4、…)から走
査信号Gn+1Out,Gn+2Out,Gn+3Out(Gn
+1Out,Gn+2Out,Gn+3Out、…)を供給する
ことにより、1水平走査期間H内に制御することができ
る。したがって、画素電極A31,B31,C31等の
駆動を制御するために、走査線Gを3系統配設したりO
E線11を3系統設ける必要がなく、同一のOE線11
により同一の出力制御信号OEを供給することで制御を
行うことができる。すなわち、出力制御信号OEによる
バッファBの制御やゲートドライバ5’の構造を複雑化
することなく、複数の走査線Gを同時に選択することが
でき、多重画素構造を有する液晶表示装置1’の構造を
単純化して、製造の容易化およびコストダウンを図るこ
とができるのである。
【0038】特に、本第二の実施の形態においては、シ
フトパルスSDIがクロック信号TCPVの周期ごと、
すなわち、1水平走査期間Hを画素の多重化度で時分割
したH/3ごとにそのON/OFFが設定されるととも
に、シフトパルスSDIの時間幅が1水平走査期間Hに
さらに2Hの期間(付加期間)を加えた期間と同一の時
間幅(1水平走査周期Hに多重化度「3」を乗じた時間
幅)3Hとされており、しかも各バッファB間をシフト
パルスSDIが伝搬する時間間隔が、クロック信号TC
PVの周期の3倍、すなわち1Hとされているので、隣
接する三本の走査線Gに同時に走査信号を供給すること
ができる期間を1Hとするとともに、1Hの期間内でH
/3の期間ごとに、画素電極A31,B31,C31
(D31,E31,F31、…)の駆動制御を行うこと
が可能であり、多重化(3:1)された画素構造を有す
る液晶表示装置1’を良好に実現することができる。
フトパルスSDIがクロック信号TCPVの周期ごと、
すなわち、1水平走査期間Hを画素の多重化度で時分割
したH/3ごとにそのON/OFFが設定されるととも
に、シフトパルスSDIの時間幅が1水平走査期間Hに
さらに2Hの期間(付加期間)を加えた期間と同一の時
間幅(1水平走査周期Hに多重化度「3」を乗じた時間
幅)3Hとされており、しかも各バッファB間をシフト
パルスSDIが伝搬する時間間隔が、クロック信号TC
PVの周期の3倍、すなわち1Hとされているので、隣
接する三本の走査線Gに同時に走査信号を供給すること
ができる期間を1Hとするとともに、1Hの期間内でH
/3の期間ごとに、画素電極A31,B31,C31
(D31,E31,F31、…)の駆動制御を行うこと
が可能であり、多重化(3:1)された画素構造を有す
る液晶表示装置1’を良好に実現することができる。
【0039】以上において、本発明の第二の実施の形態
を説明したが、本発明は上記第二の実施の形態に限定さ
れるものでなく、必要に応じて適宜他の構成を採用する
ようにすることができる。例えば、この第二の実施の形
態においても、上記第一の実施の形態と同様に、クロッ
ク信号生成部10が、クロック信号TCPVの各パルス
の立ち上がりまたは立ち下がりのタイミングを変化させ
て、不均一の周波数でクロック信号TCPVを生成する
ようにしてもよい。また、上記第二の実施の形態におい
ては、3:1の多重画素構造(1H内に3個の画素が選
択される画素構造)を有する液晶表示装置1’が駆動さ
れていたが、これを拡張して、本発明により、mを2以
上の任意の自然数とした場合に、m:1の多重画素構造
を有する液晶表示装置を駆動することができる。すなわ
ち、バッファBを介して走査線Gに接続された第一のシ
フトレジスタSR1同士の間に、第一のシフトレジスタ
SR1と同一のクロック信号で動作する他のシフトレジ
スタをm−1個設けるとともに、クロック信号の周期を
1水平走査周期Hの1/mとし、さらにシフトパルスS
DIの時間幅をmHとすることにより、m本の走査線G
を同時に選択することができ、これによって、m:1の
多重画素構造の表示装置を良好に駆動することができ
る。なお、この場合、m個の画素を選択するのに、m本
ではなく、m本以下、または、m本以上の走査線Gを選
択することも可能である。したがって、シフトパルスS
DIの時間幅は、mHより小さくてもよいし、また、m
H以上であっても構わない。また、これ以外にも、本発
明の趣旨を逸脱しない限り、上記実施の形態で挙げた構
成を取捨選択したり、他の構成に適宜変更することが可
能である。
を説明したが、本発明は上記第二の実施の形態に限定さ
れるものでなく、必要に応じて適宜他の構成を採用する
ようにすることができる。例えば、この第二の実施の形
態においても、上記第一の実施の形態と同様に、クロッ
ク信号生成部10が、クロック信号TCPVの各パルス
の立ち上がりまたは立ち下がりのタイミングを変化させ
て、不均一の周波数でクロック信号TCPVを生成する
ようにしてもよい。また、上記第二の実施の形態におい
ては、3:1の多重画素構造(1H内に3個の画素が選
択される画素構造)を有する液晶表示装置1’が駆動さ
れていたが、これを拡張して、本発明により、mを2以
上の任意の自然数とした場合に、m:1の多重画素構造
を有する液晶表示装置を駆動することができる。すなわ
ち、バッファBを介して走査線Gに接続された第一のシ
フトレジスタSR1同士の間に、第一のシフトレジスタ
SR1と同一のクロック信号で動作する他のシフトレジ
スタをm−1個設けるとともに、クロック信号の周期を
1水平走査周期Hの1/mとし、さらにシフトパルスS
DIの時間幅をmHとすることにより、m本の走査線G
を同時に選択することができ、これによって、m:1の
多重画素構造の表示装置を良好に駆動することができ
る。なお、この場合、m個の画素を選択するのに、m本
ではなく、m本以下、または、m本以上の走査線Gを選
択することも可能である。したがって、シフトパルスS
DIの時間幅は、mHより小さくてもよいし、また、m
H以上であっても構わない。また、これ以外にも、本発
明の趣旨を逸脱しない限り、上記実施の形態で挙げた構
成を取捨選択したり、他の構成に適宜変更することが可
能である。
【0040】[第三の実施の形態]次に、本発明の第三
の実施の形態について説明する。図17は、本発明の第
三の実施の形態のゲートドライバ5” (走査線駆動回
路)およびコントロール回路6’(走査線駆動回路)の
拡大構成図である。このゲートドライバ5”およびコン
トロール回路6’は、図2に示した液晶表示装置1のゲ
ートドライバ5およびコントロール回路6に代えて設け
られるものとなっている。図17中に示すように、コン
トロール回路6’には、上記第一および第二の実施の形
態と同様に、出力可否制御部8、パルス生成部(信号列
生成部)9、およびクロック信号生成部10が設けられ
ているが、これに加えて、多重化度表示信号生成部15
が設けられている。この多重化度表示信号生成部15
は、表示領域S(図2参照)における画素の多重化度
(1行の画素において、同一の信号線から電位が供給さ
れる画素数)を表す多重化度表示信号を生成する。一
方、ゲートドライバ5”には、シフトレジスタ部(伝搬
回路)12”が設けられている。シフトレジスタ部1
2”は、各走査線Gに対応して設けられるとともに、バ
ッファ(出力回路)Bを介して走査線Gに接続可能な出
力端子Otに対して接続される第一のシフトレジスタS
R1の他に、部分的伝搬回路17を備えている。このシ
フトレジスタ部12”は、これら第一のシフトレジスタ
SR1および部分的伝搬回路17を一組Suとして、走
査線Gに対応した複数組Su,Su,…(図示略)がカ
スケード接続された構成となっている。部分的伝搬回路
17は、パルス生成部9において生成されたシフトパル
スを通過させたり、あるいは、多重化度表示信号から供
給される多重化度表示信号に基づいて、単数または複数
のシフトレジスタと同様の機能を果たすようになってい
る。すなわち、多重化度表示信号が、表示領域Sの多重
化度として「m(mは2以上の任意の自然数)」を示し
ていれば、部分的伝搬回路17は、クロック信号と同期
して作動する(m―1)個のシフトレジスタがカスケー
ド接続されるものとして、また、多重化度表示信号が、
表示領域Sの多重化度として「1」を表していれば、伝
搬回路は、シフトパルスをそのまま通過させる回路とし
て、それぞれ機能するようになっている。
の実施の形態について説明する。図17は、本発明の第
三の実施の形態のゲートドライバ5” (走査線駆動回
路)およびコントロール回路6’(走査線駆動回路)の
拡大構成図である。このゲートドライバ5”およびコン
トロール回路6’は、図2に示した液晶表示装置1のゲ
ートドライバ5およびコントロール回路6に代えて設け
られるものとなっている。図17中に示すように、コン
トロール回路6’には、上記第一および第二の実施の形
態と同様に、出力可否制御部8、パルス生成部(信号列
生成部)9、およびクロック信号生成部10が設けられ
ているが、これに加えて、多重化度表示信号生成部15
が設けられている。この多重化度表示信号生成部15
は、表示領域S(図2参照)における画素の多重化度
(1行の画素において、同一の信号線から電位が供給さ
れる画素数)を表す多重化度表示信号を生成する。一
方、ゲートドライバ5”には、シフトレジスタ部(伝搬
回路)12”が設けられている。シフトレジスタ部1
2”は、各走査線Gに対応して設けられるとともに、バ
ッファ(出力回路)Bを介して走査線Gに接続可能な出
力端子Otに対して接続される第一のシフトレジスタS
R1の他に、部分的伝搬回路17を備えている。このシ
フトレジスタ部12”は、これら第一のシフトレジスタ
SR1および部分的伝搬回路17を一組Suとして、走
査線Gに対応した複数組Su,Su,…(図示略)がカ
スケード接続された構成となっている。部分的伝搬回路
17は、パルス生成部9において生成されたシフトパル
スを通過させたり、あるいは、多重化度表示信号から供
給される多重化度表示信号に基づいて、単数または複数
のシフトレジスタと同様の機能を果たすようになってい
る。すなわち、多重化度表示信号が、表示領域Sの多重
化度として「m(mは2以上の任意の自然数)」を示し
ていれば、部分的伝搬回路17は、クロック信号と同期
して作動する(m―1)個のシフトレジスタがカスケー
ド接続されるものとして、また、多重化度表示信号が、
表示領域Sの多重化度として「1」を表していれば、伝
搬回路は、シフトパルスをそのまま通過させる回路とし
て、それぞれ機能するようになっている。
【0041】次に、このような構成を有するコントロー
ル回路6’およびゲートドライバ5”を、液晶表示装置
1の走査線Gに走査信号を出力するための回路とした場
合の動作について説明する。この場合、クロック信号生
成部10は、そのm周期が、画面の1水平走査周期(1
H)に相当するようなクロック信号を出力する。また、
パルス生成部9は、その時間幅が、例えば、2水平走査
周期(2H)に相当するようなシフトパルス(信号列)
を出力する。なお、このシフトパルスは、クロック信号
の1周期ごとにそのON/OFFが設定されたものとさ
れる。ここで、パルス生成部9においてシフトパルスが
生成されると、このシフトパルスは、第一のシフトレジ
スタSR1および部分的伝搬回路17を順次転送され
る。ここで、隣接する2つの第一のシフトレジスタSR
1、例えば、シフトパルスの伝搬方向にn番目に存在す
る第一のシフトレジスタSR1(n)と、n+1番目に
存在する第一のシフトレジスタSR1(n+1)とに着
目すると、第一のシフトレジスタSR1(n)にあるシ
フトパルスSDIは、部分的伝搬回路17を通り、クロ
ック信号のm周期、すなわち1水平走査周期遅れて、次
の第一のシフトレジスタSR1(n+1)に入力され
る。ここで、シフトパルスは、その時間幅が2水平走査
周期であるために、第一のシフトレジスタSR1(n)
およびSR1(n+1)には、1水平走査周期(1H)
の長さの所定期間、同時にシフトパルスの一部が存在す
ることとなり、したがって、この所定期間を含む期間に
バッファBを開放することにより、これら第一のシフト
レジスタSR1(n)、SR1(n+1)に接続された
走査線GnおよびGn+1の双方に対して走査信号を出
力することが可能となる。さらに、シフトパルスSDI
の時間幅をより長い水平走査周期(mH)とすること
で、m本の走査線Gからなる走査線群に走査信号を同時
に出力することが可能となるから、これら走査線Gの選
択または非選択を時間H/mごとに制御することによっ
て、m重画素構造の表示領域Sにおける画素の駆動を制
御することができるのである。
ル回路6’およびゲートドライバ5”を、液晶表示装置
1の走査線Gに走査信号を出力するための回路とした場
合の動作について説明する。この場合、クロック信号生
成部10は、そのm周期が、画面の1水平走査周期(1
H)に相当するようなクロック信号を出力する。また、
パルス生成部9は、その時間幅が、例えば、2水平走査
周期(2H)に相当するようなシフトパルス(信号列)
を出力する。なお、このシフトパルスは、クロック信号
の1周期ごとにそのON/OFFが設定されたものとさ
れる。ここで、パルス生成部9においてシフトパルスが
生成されると、このシフトパルスは、第一のシフトレジ
スタSR1および部分的伝搬回路17を順次転送され
る。ここで、隣接する2つの第一のシフトレジスタSR
1、例えば、シフトパルスの伝搬方向にn番目に存在す
る第一のシフトレジスタSR1(n)と、n+1番目に
存在する第一のシフトレジスタSR1(n+1)とに着
目すると、第一のシフトレジスタSR1(n)にあるシ
フトパルスSDIは、部分的伝搬回路17を通り、クロ
ック信号のm周期、すなわち1水平走査周期遅れて、次
の第一のシフトレジスタSR1(n+1)に入力され
る。ここで、シフトパルスは、その時間幅が2水平走査
周期であるために、第一のシフトレジスタSR1(n)
およびSR1(n+1)には、1水平走査周期(1H)
の長さの所定期間、同時にシフトパルスの一部が存在す
ることとなり、したがって、この所定期間を含む期間に
バッファBを開放することにより、これら第一のシフト
レジスタSR1(n)、SR1(n+1)に接続された
走査線GnおよびGn+1の双方に対して走査信号を出
力することが可能となる。さらに、シフトパルスSDI
の時間幅をより長い水平走査周期(mH)とすること
で、m本の走査線Gからなる走査線群に走査信号を同時
に出力することが可能となるから、これら走査線Gの選
択または非選択を時間H/mごとに制御することによっ
て、m重画素構造の表示領域Sにおける画素の駆動を制
御することができるのである。
【0042】以上述べたように、この第三の実施の形態
においては、各走査線Gに対応してバッファBを設ける
とともに、シフトレジスタ部12”を第一のシフトレジ
スタSR1および部分的伝搬回路17を交互に配列して
カスケード接続することにより形成し、さらに、シフト
レジスタ部12”の第一のシフトレジスタSR1のみに
対してバッファBを接続している。そして、これら第一
のシフトレジスタSR1および部分的伝搬回路17に対
してシフトパルスSDIを順次伝搬することによって、
各バッファBに供給するようになっている。この場合、
シフトレジスタ部12”を、1水平走査期間Hを画素の
多重化度「m」で除したH/mの周期のクロック信号に
よって駆動することにより、第一のシフトレジスタSR
1から、シフトパルスSDIの時間幅mHよりも短い時
間間隔1HでシフトパルスSDIが各バッファBに順次
伝搬させることができる。これにより、互いに隣接する
m本の走査線Gを1Hの期間同時に選択することが可能
となり、同一の信号線Dから信号が供給されるm個の画
素電極の駆動を、m本の走査線Gから走査信号を供給す
ることにより、1水平走査期間H内に制御することがで
きる。したがって、m個の画素電極の駆動を1水平走査
期間H内で制御するために、走査線Gをm系統配設した
りOE線11をm系統設ける必要がなく、同一のOE線
11により同一の出力制御信号OEを供給することで制
御を行うことができる。すなわち、出力制御信号OEに
よるバッファBの制御やゲートドライバ5”の構造を複
雑化することなく、複数の走査線Gを同時に選択するこ
とができ、多重画素構造を有する液晶表示装置の構造を
単純化して、製造の容易化およびコストダウンを図るこ
とができる。さらに、上述のように形成したコントロー
ル回路6’およびゲートドライバ5”は、任意のm:1
の多重画素構造の表示装置に対して適用可能であるた
め、汎用性に優れている。
においては、各走査線Gに対応してバッファBを設ける
とともに、シフトレジスタ部12”を第一のシフトレジ
スタSR1および部分的伝搬回路17を交互に配列して
カスケード接続することにより形成し、さらに、シフト
レジスタ部12”の第一のシフトレジスタSR1のみに
対してバッファBを接続している。そして、これら第一
のシフトレジスタSR1および部分的伝搬回路17に対
してシフトパルスSDIを順次伝搬することによって、
各バッファBに供給するようになっている。この場合、
シフトレジスタ部12”を、1水平走査期間Hを画素の
多重化度「m」で除したH/mの周期のクロック信号に
よって駆動することにより、第一のシフトレジスタSR
1から、シフトパルスSDIの時間幅mHよりも短い時
間間隔1HでシフトパルスSDIが各バッファBに順次
伝搬させることができる。これにより、互いに隣接する
m本の走査線Gを1Hの期間同時に選択することが可能
となり、同一の信号線Dから信号が供給されるm個の画
素電極の駆動を、m本の走査線Gから走査信号を供給す
ることにより、1水平走査期間H内に制御することがで
きる。したがって、m個の画素電極の駆動を1水平走査
期間H内で制御するために、走査線Gをm系統配設した
りOE線11をm系統設ける必要がなく、同一のOE線
11により同一の出力制御信号OEを供給することで制
御を行うことができる。すなわち、出力制御信号OEに
よるバッファBの制御やゲートドライバ5”の構造を複
雑化することなく、複数の走査線Gを同時に選択するこ
とができ、多重画素構造を有する液晶表示装置の構造を
単純化して、製造の容易化およびコストダウンを図るこ
とができる。さらに、上述のように形成したコントロー
ル回路6’およびゲートドライバ5”は、任意のm:1
の多重画素構造の表示装置に対して適用可能であるた
め、汎用性に優れている。
【0043】以上において、本発明の第三の実施の形態
を説明したが、本発明は上記第三の実施の形態に限定さ
れるものでなく、必要に応じて適宜他の構成を採用する
ようにすることができる。例えば、この第三の実施の形
態においても、クロック信号生成部10が、クロック信
号の各パルスの立ち上がりまたは立ち下がりのタイミン
グを変化させて、不均一の周波数でクロック信号を生成
するようにしてもよい。また、上記第三の実施の形態に
おいて、m個の画素を選択するのに、m本以下、また
は、m本以上の走査線Gを選択するようにしてもよい。
したがって、シフトパルスの時間幅は、mHより小さく
てもよいし、また、mH以上であっても構わない。ま
た、これ以外にも、本発明の趣旨を逸脱しない限り、上
記実施の形態で挙げた構成を取捨選択したり、他の構成
に適宜変更することが可能である。
を説明したが、本発明は上記第三の実施の形態に限定さ
れるものでなく、必要に応じて適宜他の構成を採用する
ようにすることができる。例えば、この第三の実施の形
態においても、クロック信号生成部10が、クロック信
号の各パルスの立ち上がりまたは立ち下がりのタイミン
グを変化させて、不均一の周波数でクロック信号を生成
するようにしてもよい。また、上記第三の実施の形態に
おいて、m個の画素を選択するのに、m本以下、また
は、m本以上の走査線Gを選択するようにしてもよい。
したがって、シフトパルスの時間幅は、mHより小さく
てもよいし、また、mH以上であっても構わない。ま
た、これ以外にも、本発明の趣旨を逸脱しない限り、上
記実施の形態で挙げた構成を取捨選択したり、他の構成
に適宜変更することが可能である。
【0044】
【発明の効果】以上説明したように、本発明によれば、
単純なON/OFF信号の制御のみで多重化画素構造の
表示装置を駆動することができ、なおかつ、走査線駆動
回路にの構造を単純化することができる。
単純なON/OFF信号の制御のみで多重化画素構造の
表示装置を駆動することができ、なおかつ、走査線駆動
回路にの構造を単純化することができる。
【図1】 本発明の第一の実施の形態の要部を示す、コ
ントロール回路およびゲートドライバのブロック図であ
る。
ントロール回路およびゲートドライバのブロック図であ
る。
【図2】 本発明が適用された液晶表示装置の全体構成
図である。
図である。
【図3】 本発明の第一の実施の形態における液晶表示
装置のアレイ基板の構成を示す回路図である。
装置のアレイ基板の構成を示す回路図である。
【図4】 同、クロック信号、シフトパルス、および走
査信号のタイミングチャートである。
査信号のタイミングチャートである。
【図5】 同、シフトパルスの伝搬のタイミングチャー
トである。
トである。
【図6】 同、液晶表示装置の回路の動作を示す図であ
る。
る。
【図7】 同、液晶表示装置の回路の動作を示す図であ
って、図6の次段階を示す図である。
って、図6の次段階を示す図である。
【図8】 同、液晶表示装置の回路の動作を示す図であ
って、図7の次段階を示す図である。
って、図7の次段階を示す図である。
【図9】 同、液晶表示装置の回路の動作を示す図であ
って、図8の次段階を示す図である。
って、図8の次段階を示す図である。
【図10】 本発明の第二の実施の形態の要部を示す、
コントロール回路およびゲートドライバのブロック図で
ある。
コントロール回路およびゲートドライバのブロック図で
ある。
【図11】 本発明の第二の実施の形態における液晶表
示装置のアレイ基板の構成を示す回路図である。
示装置のアレイ基板の構成を示す回路図である。
【図12】 同、クロック信号、シフトパルス、および
走査信号のタイミングチャートである。
走査信号のタイミングチャートである。
【図13】 同、シフトパルスの伝搬のタイミングチャ
ートである。
ートである。
【図14】 同、液晶表示装置の回路の動作を示す図で
ある。
ある。
【図15】 同、液晶表示装置の回路の動作を示す図で
あって、図14の次段階を示す図である。
あって、図14の次段階を示す図である。
【図16】 同、液晶表示装置の回路の動作を示す図で
あって、図15の次段階を示す図である。
あって、図15の次段階を示す図である。
【図17】 本発明の第三の実施の形態の要部を示す、
コントロール回路およびゲートドライバのブロック図で
ある。
コントロール回路およびゲートドライバのブロック図で
ある。
1、1’…液晶表示装置(画像表示装置)、3…データ
ドライバ、5、5’…ゲートドライバ(走査線駆動回
路、表示装置のドライバ回路)、5”…ゲートドライバ
(走査線駆動回路)、6、6’…コントロール回路(走
査線駆動回路)、9…パルス生成部(信号列生成部)、
10…クロック信号生成部、11…OE線(出力制御
線)、12、12’、12”…シフトレジスタ部(伝搬
回路)、15…多重化度表示信号生成部、17…部分的
伝搬回路、B…バッファ(出力回路)、D,Dm…信号
線、DCPV、TCPV…クロック信号、G…走査線、
OE…出力制御信号、Ot…出力端子、SDI…シフト
パルス(信号列)、SR1…第一のシフトレジスタ、S
R2…第二のシフトレジスタ(部分的伝搬回路)、SR
3…第三のシフトレジスタ(第二のシフトレジスタ、部
分的伝搬回路)
ドライバ、5、5’…ゲートドライバ(走査線駆動回
路、表示装置のドライバ回路)、5”…ゲートドライバ
(走査線駆動回路)、6、6’…コントロール回路(走
査線駆動回路)、9…パルス生成部(信号列生成部)、
10…クロック信号生成部、11…OE線(出力制御
線)、12、12’、12”…シフトレジスタ部(伝搬
回路)、15…多重化度表示信号生成部、17…部分的
伝搬回路、B…バッファ(出力回路)、D,Dm…信号
線、DCPV、TCPV…クロック信号、G…走査線、
OE…出力制御信号、Ot…出力端子、SDI…シフト
パルス(信号列)、SR1…第一のシフトレジスタ、S
R2…第二のシフトレジスタ(部分的伝搬回路)、SR
3…第三のシフトレジスタ(第二のシフトレジスタ、部
分的伝搬回路)
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 神崎 英介
神奈川県大和市下鶴間1623番地14 日本ア
イ・ビー・エム株式会社 大和事業所内
(72)発明者 古立 学
神奈川県大和市下鶴間1623番地14 日本ア
イ・ビー・エム株式会社 大和事業所内
Fターム(参考) 2H093 NA16 NA23 NC10 NC13 NC14
NC15 NC16 NC22 NC23 NC25
NC26 NC34 NC40 ND06 ND48
ND49
5C006 AF42 BB13 BC03 BC20 BC24
BF03 FA41
5C080 AA10 BB05 DD22 DD27 DD28
FF09 JJ02 JJ04 JJ06
Claims (17)
- 【請求項1】 表示信号を供給する複数の信号線と、 走査信号を供給する複数の走査線と、 所定の信号線に接続され、1水平走査周期の間に順次選
択されるm(mは、2以上の自然数)個の画素電極と、 前記複数の走査線の各入力端に接続された、前記走査信
号を出力する出力回路と、 2つの前記出力回路の間に接続され、入力された信号列
を伝搬する伝搬回路と、 を備え、 前記m個の画素電極は、所定の複数の走査線から供給さ
れる走査信号の組み合わせによりその駆動が制御され、 前記伝搬回路は、前記2つの出力回路の間を1水平走査
周期で、前記走査信号を伝搬させる、画像表示装置。 - 【請求項2】 1水平走査周期の1/m周期のクロック
信号を発生するクロック信号発生部をさらに有し、 前記信号列はm×m個の信号から構成され、 前記伝搬回路は、 前記出力回路のそれぞれに接続されたシフトレジスタ
と、 前記出力回路のそれぞれに接続されたシフトレジスタの
間に接続され、入力された前記信号列を(m−1)クロ
ック後に出力する、部分的伝搬回路と、 を有する請求項1に記載の画像表示装置。 - 【請求項3】 前記部分的伝搬回路は、(m−1)個の
前記シフトレジスタをカスケード接続したものである、
請求項2に記載の画像表示装置。 - 【請求項4】 前記クロック信号発生部は、前記クロッ
ク信号の周期を前記1水平走査周期内において異なる周
期に調整可能である、請求項2に記載の画像表示装置。 - 【請求項5】 画像表示装置の各走査線に接続される出
力端子と、 前記出力端子の間に接続される伝搬回路と、 を有し、 前記伝搬回路は、 前記各走査線に対応する複数の第一のシフトレジスタ
と、 隣接する前記第一のシフトレジスタの間にカスケード接
続される部分的伝搬回路と、 を備え、 前記部分的伝搬回路は、1つの前記第一のシフトレジス
タに入力された信号を、その入力時から1水平走査期間
後に、他の前記第一のシフトレジスタに伝搬させるもの
である、走査線駆動回路。 - 【請求項6】 前記部分的伝搬回路は、単数または複数
の第二のシフトレジスタにより構成されている、請求項
5に記載の走査線駆動回路。 - 【請求項7】 前記各第一のシフトレジスタは、バッフ
ァを介して前記走査線への出力端子に接続され、前記バ
ッファは、同一の出力制御線に接続されている、請求項
5に記載の走査線駆動回路。 - 【請求項8】 複数の画素電極と、 前記画素電極の選択を行う走査信号を供給するための複
数の走査線と、 所定数の信号を有する信号列を生成する信号列生成部
と、 前記信号列の時間幅よりも短い時間間隔をもって、前記
走査線間において前記信号列を伝搬させる伝搬回路と、 を備えたことを特徴とする画像表示装置。 - 【請求項9】 前記画像表示装置は、1水平走査期間に
おいてn本の走査線を利用して画素を選択し、前記信号
列に含まれる信号数はnより多い、請求項8に記載の画
像表示装置。 - 【請求項10】 前記伝搬回路は、前記信号列を、前記
走査線間を1水平走査期間で伝搬させる、請求項9に記
載の画像表示装置。 - 【請求項11】 さらに、前記複数の走査線のそれぞれ
に接続された出力バッファを有し、前記各出力バッファ
は、同一の制御信号によって前記走査線への走査信号の
供給が制御される、請求項8に記載の画像表示装置。 - 【請求項12】 画像表示装置の各走査線に対応して設
けられる複数のシフトレジスタと、 互いに隣接して位置する前記シフトレジスタ間に配置さ
れる部分的伝搬回路と、 前記画像表示装置の画素の多重化度を表す多重化度信号
を前記部分的伝搬回路に出力する多重化度信号生成部と
を備え、 前記部分的伝搬回路は、前記多重化度に基づいて設定さ
れる時間間隔をもって1つの前記シフトレジスタから他
の前記シフトレジスタへ所定の信号を伝搬する、走査線
駆動回路。 - 【請求項13】 前記シフトレジスタおよび前記部分的
伝搬回路にクロック信号を出力するクロック信号発生部
を備え、 前記多重化度信号によって表される前記多重化度がm
(mは2以上の自然数)である場合に、前記部分的伝搬
回路は、前記クロック信号の(m−1)周期の時間間隔
をもって、1つの前記シフトレジスタから他の前記シフ
トレジスタへ前記所定の信号を伝搬する、請求項12記
載の走査線駆動回路。 - 【請求項14】 複数の出力端子と、 前記出力端子のそれぞれに接続される出力回路と、 前記出力回路のそれぞれに接続されるシフトレジスタ
と、 前記シフトレジスタの間にカスケード接続されたシフト
レジスタと、 前記出力回路の出力を制御する制御信号を伝送する出力
制御線と、 を有する、表示装置のドライバ回路。 - 【請求項15】 マトリックス状に配置された複数の画
素と、 複数の走査線と、 複数の信号線と、 第1の水平走査周期内において選択される画素であっ
て、1つの信号線に接続されたm(mは2以上の自然
数)個の画素と、 前記第1の水平走査周期の次の第2の水平走査周期内に
おいて選択される画素であって、1つの信号線に接続さ
れたm個(mは2以上の自然数)の画素と、 前記複数の走査線に接続された駆動回路と、 を有し、 前記駆動回路は、 前記複数の走査線に接続された複数の出力端子と、 前記出力端子のそれぞれに接続された出力回路と、 前記出力回路のそれぞれに接続されたシフトレジスタ
と、 前記シフトレジスタの間にカスケード接続された、(m
−1)個のシフトレジスタと、 前記出力回路の出力を制御する制御信号を伝送する出力
制御線と、 を有する、画像表示装置。 - 【請求項16】 マトリックス状に配置された複数の画
素と、 複数の走査線と、 複数の信号線と、 第1の水平走査周期内において選択される画素であっ
て、前記複数の信号線のうちの所定の一信号線に接続さ
れたm個の画素と、 前記第1の水平走査周期の次の第2の水平走査周期内に
おいて選択される画素であって、前記所定の一信号線に
接続された他のm個の画素と、前記複数の走査線に接続
された駆動回路と、 を有し、 前記第1の水平走査周期において、前記m個の画素はn
本の走査線からなる第1の走査線群を使用して選択され
るとともに、前記第2の水平走査周期において、前記他
のm個の画素は前記n本の走査線を一本シフトさせたn
本の走査線からなる第2の走査線群を使用して選択さ
れ、 前記駆動回路は、クロック信号によって制御され、 前記駆動回路に、前記nよりも大きいl個の信号から構
成される信号列が入力され、 前記信号列が入力された前記駆動回路は、前記第1の水
平走査周期において前記第1の走査線群から選択された
走査線の互いに異なる組み合わせである第1の走査線グ
ループから第mの走査線グループに対して、第1から第
mのタイミングで順次走査信号を出力し、かつ、前記第
1の水平走査周期における処理が開始されてからmクロ
ック後に、前記第2の水平走査周期において前記第2の
走査線群から選択された走査線の互いに異なる組み合わ
せである第1の走査線グループから第mの走査線グルー
プに対して、第1から第mのタイミングで順次走査信号
を出力する処理を開始する、画像表示装置。 - 【請求項17】 前記lはm×mに等しく、前記nとm
とが等しい、請求項16に記載の画像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001305666A JP2003173167A (ja) | 2001-09-26 | 2001-10-01 | 画像表示装置、走査線駆動回路、および表示装置のドライバ回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001295016 | 2001-09-26 | ||
JP2001-295016 | 2001-09-26 | ||
JP2001305666A JP2003173167A (ja) | 2001-09-26 | 2001-10-01 | 画像表示装置、走査線駆動回路、および表示装置のドライバ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003173167A true JP2003173167A (ja) | 2003-06-20 |
Family
ID=26622993
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001305666A Pending JP2003173167A (ja) | 2001-09-26 | 2001-10-01 | 画像表示装置、走査線駆動回路、および表示装置のドライバ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003173167A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005189834A (ja) * | 2003-12-03 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその試験方法 |
JP2007034311A (ja) * | 2005-07-28 | 2007-02-08 | Samsung Electronics Co Ltd | 表示装置用スキャン駆動装置、それを含む表示装置及び表示装置の駆動方法 |
KR101512336B1 (ko) * | 2008-12-29 | 2015-04-15 | 삼성디스플레이 주식회사 | 게이트 구동회로 및 이를 구비한 표시 장치 |
JP2016173872A (ja) * | 2009-06-25 | 2016-09-29 | 株式会社半導体エネルギー研究所 | シフトレジスタ |
-
2001
- 2001-10-01 JP JP2001305666A patent/JP2003173167A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005189834A (ja) * | 2003-12-03 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその試験方法 |
JP2007034311A (ja) * | 2005-07-28 | 2007-02-08 | Samsung Electronics Co Ltd | 表示装置用スキャン駆動装置、それを含む表示装置及び表示装置の駆動方法 |
KR101129426B1 (ko) * | 2005-07-28 | 2012-03-27 | 삼성전자주식회사 | 표시장치용 스캔구동장치, 이를 포함하는 표시장치 및표시장치 구동방법 |
US8305324B2 (en) | 2005-07-28 | 2012-11-06 | Samsung Display Co., Ltd. | Scan driver, display device having the same and method of driving a display device |
US8872752B2 (en) | 2005-07-28 | 2014-10-28 | Samsung Display Co., Ltd. | Scan driver, display device having the same and method of driving a display device |
KR101512336B1 (ko) * | 2008-12-29 | 2015-04-15 | 삼성디스플레이 주식회사 | 게이트 구동회로 및 이를 구비한 표시 장치 |
JP2016173872A (ja) * | 2009-06-25 | 2016-09-29 | 株式会社半導体エネルギー研究所 | シフトレジスタ |
US9761190B2 (en) | 2009-06-25 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US10593274B2 (en) | 2009-06-25 | 2020-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising driver circuit |
US11037513B2 (en) | 2009-06-25 | 2021-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
US11373609B2 (en) | 2009-06-25 | 2022-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistors with different channel lengths |
US11568830B2 (en) | 2009-06-25 | 2023-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
US11942057B2 (en) | 2009-06-25 | 2024-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
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