JP2003168749A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Abstract
間の多結晶Si層間絶縁膜を薄膜化し、高速化,高信頼
化,低消費電力化を図る。 【解決手段】 シリコン酸化膜(107),シリコン窒
化膜(108),五酸化タンタル(109),シリコン
酸化膜(110)を積層して、浮遊ゲート(106)と
制御ゲート(111)との間の層間絶縁膜とする。 【効果】 シリコン窒化膜上(108)上に形成した五
酸化タンタルは誘電率50以上とシリコン酸化膜上より
も誘電率が高く、多結晶Si層間絶縁膜が薄膜化でき
る。
Description
憶装置及びその製造方法に係り、特に微細化,高集積
化,高速化,高信頼化の可能な技術に関する。
構造に浮遊ゲートを導入した不揮発性メモリは、簡素な
構造のために微細化や高集積化が容易であり、シリコン
集積回路における標準的な不揮発性メモリセル構造とな
っている。特に、電気的な一括消去を可能にしたフラッ
シュメモリは、小型大容量の不揮発性半導体記憶装置の
実現に適しており、携帯情報機器に不可欠なメモリとし
て、大容量化,高速化,低消費電力化,高信頼化の開発
努力が続けられている。
タゲート積層構造は、通常多結晶シリコン膜からなる浮
遊ゲートと制御ゲートの二種の導電層を有する。さら
に、この二種導電層を分離する層間絶縁膜およびMOS
トランジスタのチャネルが形成されるシリコン基板表面
と浮遊ゲートとを分離するトンネル絶縁膜が配置され、
機能的には絶縁膜二層と導電膜二層の4層が積層された
構造を持つ。等価回路的には、制御ゲート/層間絶縁膜
/浮遊ゲートで形成されるキャパシタC1と、浮遊ゲー
ト/トンネル絶縁膜/チャネルで形成されるキャパシタ
C2とが直列に接続された構造になっている。
浮遊ゲートに蓄えられた電荷の有無によりMOSトラン
ジスタのチャネルを形成するのに必要な制御ゲート電圧
が異なることが利用されている。浮遊ゲートへの電荷注
入は、制御ゲートに比較的高電圧を与え、シリコン基板
表面からトンネル絶縁膜キャパシタC2を介して浮遊ゲ
ートに電荷を流れ込ませることによっている。トンネル
絶縁膜キャパシタC2は、電荷を通過させるという絶縁
膜の信頼性にとって極めて過酷な条件を満たす必要があ
り、かつ、浮遊ゲートに蓄積された電荷を情報保持動作
時に逃がさないという性質を有する必要から、通常はシ
リコン酸化膜が用いられる。浮遊ゲートへの電荷注入動
作時には、注入された電荷が層間絶縁膜キャパシタC1
を通じて制御ゲートに漏れ出すと、注入が効率良く行え
ない。このため、通常層間絶縁膜キャパシタC1には高
電界が加わっても漏れ電流が小さいキャパシタ構造が採
用され、一般的に層間絶縁膜にはシリコン窒化膜をシリ
コン酸化膜で挟んだいわゆるONO構造が用いられてい
る。
行うには、C1とC2の直列構造に加わる制御ゲート電
圧が、なるだけトンネル絶縁膜キャパシタC2にかかる
ようにすることが重要である。この効率を上げること
で、高速の情報記憶が可能になる。このため、C1とC
2の容量はC1がC2よりもなるだけ大きいことが望ま
しい。これはC1を構成する層間絶縁膜の膜厚をできる
だけ薄くすることに相当する。しかしながら、先に述べ
た理由により、C1は高電界が加わっても漏れ電流が小
さくなくてはならない。この二つの相反する技術課題を
いかに解決するかが、フラッシュメモリ用層間絶縁膜の
最も重要な課題である。
造は、この課題に対する最も広く用いられている技術で
ある。シリコン窒化膜はシリコン酸化膜の約二倍の誘電
率を持ち、リーク電流を小さくできる。同様に、誘電率
の高い絶縁膜を用いる技術として、アルミナや五酸化タ
ンタルを用いる技術が提案されている。これについて
は、1997 シンポジウム・オン・VLSIテクノロ
ジー・ダイジェスト・オブ・テクニカル・ペーパーズ
(1997年)第117頁から118頁(1997Sy
mposium on VLSI Technology
Digest ofTechnical Papers
(1997)pp.117−118)で論じられてい
る。また、アルミナにジルコニウムやシリコンを添加し
て同様な効果を得る技術については、1998 インタ
ーナショナル・エレクトロン・デバイス・ミーティング
テクニカルダイジェスト(1998年)605頁から
608頁(1998 IEDM Technical D
igest(1998)pp.605−608)で論じ
られている。
コン酸化膜の約7倍の誘電率が利用できるので、効果は
大きい。シリコン酸化膜やシリコン酸窒化膜上への五酸
化タンタル膜の積層あるいはシリコン酸化膜で五酸化タ
ンタル膜を挟む構造が知られている。この種の構造とし
ては、例えば、特開2000−195856,特開20
00−49241,特開平11−260938,特開2
001−15714が挙げられる。
来技術は、通常のシリコン集積回路プロセスで実現でき
る五酸化タンタルの二つの結晶相のうち、誘電率の小さ
い相あるいは非晶質の五酸化タンタルしか利用できな
い、という問題点があった。
記憶装置で必須の周辺回路領域の作製方法には何ら触れ
られていない。発明者らの検討によれば、五酸化タンタ
ルの構成元素であるタンタルが、特に堆積後の熱処理時
に周辺回路領域のトランジスタに拡散して性能を劣化さ
せるという問題があった。
タルによる性能劣化が問題にならない不揮発性半導体記
憶装置においては、五酸化タンタルを周辺回路領域に用
いないことが、工程を複雑にするという問題があった。
電率を持つ五酸化タンタルをフラッシュメモリセルの多
結晶シリコン層間絶縁膜に適用して、高集積,高速,低
消費電力,高信頼性のフラッシュメモリを実現すること
を目的とする。さらに本発明では、多結晶シリコン層間
絶縁膜を周辺回路領域にも適用し、工程を簡略化して安
価なフラッシュメモリを実現することを目的とする。
に、本発明では、浮遊ゲートと制御ゲートの間に形成さ
れた多結晶シリコン層間絶縁膜を少なくとも第1の酸化
シリコン層と、窒素とシリコンとを主要構成元素とする
層と、五酸化タンタル層の3層を含む積層膜とした。こ
の構成により、五酸化タンタルを誘電率の高い相に結晶
化させ、かつリーク電流を下げることが可能である。
らにこの浮遊ゲートに電気的に接続された第2の浮遊ゲ
ートを持つ構造にも適用できる。
補助ゲートを持つ構造にも適用できる。
制御ゲートが浮遊ゲートと同一平面上にも存在する不揮
発性半導体装置にも適用できる。
む多結晶シリコン層間絶縁膜を浮遊ゲート上に形成する
際に、浮遊ゲートと同時形成される多結晶シリコン層を
周辺回路トランジスタのゲート絶縁膜上に配置して拡散
バリアとし、結晶化が終了した後でこの拡散バリアを取
り除いた。
ジスタに五酸化タンタルを含む絶縁膜をゲート絶縁膜や
キャパシタ絶縁膜として用いる方法についても開示す
る。
て、図1から4を元に、まず概説する。本図はNOR型
のフラッシュメモリのメモリセル部分の断面図であり、
図1の断面はワード線(制御ゲート線)に平行な方向、
図3の断面はワード線に垂直な方向で示した。図中浮遊
ゲート(106)と制御ゲート(111)の間に、4層
からなる積層絶縁膜が形成されてあり、各層は、浮遊ゲ
ートに接している側から、シリコン酸化膜(107),
シリコン窒化膜(108),五酸化タンタル膜(10
9),シリコン酸化膜(110)である。以降、この構
造をONTO構造と呼ぶことにする。
造順序に従って説明する。なお、周辺回路を含めた具体
的な製造方法は、後に実施例1〜4として開示する。
面上に、ウェル(103,104),素子分離(10
2),トンネル酸化膜(105)及び浮遊ゲート(10
6)を形成する。ここで浮遊ゲート(106)は多結晶
シリコンから構成されている。この浮遊ゲート上に、ま
ずCVD法によってシリコン酸化膜(107)を2n
m、続いてCVD法によってシリコン窒化膜(108)
を4nm形成した。五酸化タンタル膜(109)は、ペ
ンタエトキシタンタルと酸素を原料とするCVD法で基
板温度450℃で形成した。膜厚は10nmである。こ
の五酸化タンタルを常圧酸素中800℃で30分間熱処
理し、結晶化した。次に再びCVD法により、シリコン
酸化膜(110)を3nm形成した。更に、ポリシリコ
ンよりなる制御ゲート(111)を積層、加工し、必要
に応じて浮遊ゲートの不要部分を除去して、ポリシリコ
ン層間キャパシタが形成される。その後周知の技術によ
り、パンチスルーストッパ(301),ソースおよびド
レイン拡散層(302),配線層間絶縁膜(112),
コンタクトホール開口と配線(303)を形成し、図1
および図3のメモリセル構造を得た。
あるシリコン酸化膜,五酸化タンタル膜,シリコン酸化
膜の3層構造を用いた例を、図2(ワード線並行方向断
面)と図4(ワード線垂直方向断面)に示す。以降、こ
の3層の積層構造をOTO構造と呼ぶことにする。浮遊
ゲート(106)形成までと、制御ゲート(111)形
成以降の工程は、全て図1および図3に示した本発明の
場合と同一にしたので、ここではポリシリコン層絶縁膜
構造部分だけを説明することにする。
上にシリコン酸化膜(201)を4nm形成した後、五
酸化タンタル膜(202)は、ペンタエトキシタンタル
と酸素を原料とするCVD法で基板温度450℃で形成
した。膜厚は10nmである。この五酸化タンタルを常
圧酸素中800℃で30分間熱処理し、結晶化した。次
に再びCVD法により、シリコン酸化膜(110)を3
nm形成した。この後、制御ゲート(111)形成以降
の工程を経て、図2および図4の構造を得た。すなわ
ち、本発明のONTO構造を用いたメモリセルの、公知
のOTO構造を用いたメモリセルに対する差は、シリコ
ン窒化膜(108)形成工程の有無である。
層間絶縁膜の電気特性を比較した。図1から図4では、
五酸化タンタルの膜厚は10nmの場合を示したが、図
5では、五酸化タンタルの堆積膜厚を10nmから80
nmまで変化させた場合の、シリコン酸化膜換算膜厚を
示している。シリコン酸化膜とシリコン窒化膜の膜厚は
固定である。まず、各点を結んだ直線を堆積膜厚0nm
に外挿した値は、OTO構造においては浮遊ゲート界面
と制御ゲート界面のシリコン酸化膜の膜厚の和に相当
し、ONTO構造においては、浮遊ゲート界面のシリコ
ン酸化膜,シリコン窒化膜のシリコン酸化膜換算膜厚及
び制御ゲート界面のシリコン酸化膜の3層の和に相当し
ている。ONTO構造,OTO構造ともに約7nmであ
る。次に、各点を結んだ直線の傾きは、五酸化タンタル
の誘電率とシリコン酸化膜の誘電率の比を与える。これ
より求めた比誘電率は、OTO構造の場合約30,ON
TO構造の場合約60であった。いずれの構造の五酸化
タンタル膜も、エックス線回折法により、結晶化してい
ることを確認した。
いはβ相と呼ばれる長周期構造の結晶相になった場合、
25という値が知られており、OTO構造ではβ相への
結晶化が起きたと考えられる。一方、本発明により、O
NTO構造とすると、五酸化タンタルの結晶化が起きる
際の下地であるシリコン窒化膜の効果によって、δ相と
して知られる高誘電率相への結晶化が起きるものと推測
される。
化膜換算膜厚約8nmを実現する場合、OTO構造では
五酸化タンタル膜厚は10nmまで薄膜化する必要があ
るが、ONTO構造では20nmの薄膜化で十分であ
る。広く知られているように、絶縁膜を薄膜化すると、
ピンホールなどの欠陥が入る確率が増え、製造歩留まり
が低下する。本発明により、厚い五酸化タンタル膜を用
いることができ、フラッシュメモリの歩留まりを向上す
ることができた。
微小なリーク電流が浮遊ゲートに蓄積された電荷の消失
を招き、情報保持特性が劣化する。絶縁膜を5nm程度
以下に薄膜化すると、トンネル効果による低電界リーク
電流が顕著になる。図6は、OTO構造とONTO構造
のリーク電流を比較したものである。ONTO構造とす
ることで、高電界部分のリーク電流の低減に加え、低電
界のリーク電流も低減していることがわかる。
化タンタルと、金属シリコンの電子親和力の差は、約
0.3eVと小さく、シリコンから電子が容易に注入さ
れる。従って、シリコンと直接接触させることはでき
ず、界面にシリコン酸化膜を形成することによってはじ
めてリーク電流が低減できる。しかしながら、微細なフ
ラッシュメモリに必要な薄い膜厚を実現するには、界面
のシリコン酸化膜は4nmのように、薄くせざるを得な
い。界面シリコン酸化膜をトンネルした電子は、電子親
和力の差が小さいゆえに、五酸化タンタルの伝導帯中に
入りやすく、リーク電流を生じさせる。OTO構造で
は、低電界のリーク電流を実用に耐えるレベルまで下げ
ることはできなかったが、これはシリコン酸化膜上に直
接形成した五酸化タンタルがβ相であることに起因する
と思われる。
δ相に結晶化することにより、シリコンとの電子親和力
の差が大きくなる。これにより、五酸化タンタル自身も
トンネルバリアの一部として作用することになり、図6
に示したような低電界リーク電流の低減につながったも
のと解釈できる。従って、本発明のONTO構造では、
電極のシリコンと五酸化タンタルの界面に存在するシリ
コン酸化膜とシリコン窒化膜の厚さをトンネル電流が顕
著になる5nm以下にすることが可能であった。この結
果、従来のOTO構造よりもシリコン酸化膜換算膜厚の
薄膜化ができた。
シリコン窒化膜を用いる構造も検討した。その結果、少
なくとも広く用いられるアンモニアとシランを原料とす
る熱CVD法では、五酸化タンタルが還元されてリーク
電流が急増することがわかった。図7に示したOTN構
造(浮遊ゲート側から、シリコン酸化膜,五酸化タンタ
ル膜,シリコン窒化膜の構造)のリーク電流のごとく、
全く絶縁性が失われる。この現象は、δ相の五酸化タン
タル膜についても同様であった。このため、プラズマC
VD法など、より低温で還元性の弱い形成方法によるシ
リコン窒化膜堆積が、リーク電流劣化の防止に必要であ
った。なお、五酸化タンタルの誘電率は、五酸化タンタ
ル上へのシリコン窒化膜形成に影響は受けなかった。す
なわち、OTN構造では約30のままで、一方、シリコ
ン窒化膜,五酸化タンタル,シリコン窒化膜構造(以降
NTN構造)では約60であった。すなわち、五酸化タ
ンタル膜形成の下地材料のみで、誘電率が決定されてい
ることは明らかである。換言すると、本発明の効果は、
五酸化タンタル膜を形成する下地としてシリコン窒化膜
を用い、高誘電率相に結晶化させることに由来してお
り、五酸化タンタルとシリコン窒化膜との接触ではな
い。リーク電流増大を起こさない低ダメージのシリコン
窒化膜を五酸化タンタル上に形成したNTN構造も、本
発明の好適な実施例の一つであるが、最も好適な実施形
態は、浮遊ゲート界面にシリコン窒化膜が存在し、制御
ゲート界面には存在しないONTO構造である。
膜を介することなく直接制御ゲートを形成する方法も考
えられる。この場合、制御ゲートのポリシリコンが、ポ
リシリコン自身の成膜中、またはその後の工程における
熱処理により酸化され、実質的に本発明のONTO構造
となることがわかった。図7中でONT構造(浮遊ゲー
ト側からシリコン酸化膜,シリコン窒化膜,五酸化タン
タル膜の3層構造)とした例は、工程上制御ゲート界面
のシリコン酸化膜堆積は存在しないものの、制御ゲート
のポリシリコンが五酸化タンタル界面から約1nm酸化
されてシリコン酸化膜になった状態であることが判明し
ており、実質的にONTO構造である。負電圧側の低電
界リーク電流が高いが、これは制御ゲート界面のシリコ
ン酸化膜が図1および図3の場合と比較して遥かに薄い
ことに起因している。ポリシリコン膜堆積条件の高温化
や、その後の工程における熱処理を高温化、長時間化す
ることによってより厚いシリコン酸化膜を形成し、図6
のONTO構造と同等のリーク電流特性が得られた。
ン窒化膜)中の酸素の影響を調べた。すなわち、図1お
よび図3におけるシリコン窒化膜(108)を、シリコ
ン酸窒化膜としたメモリセルと比較した。シリコン酸窒
化膜は、熱CVDで形成した約2nmの窒化シリコン膜
を850℃の乾燥酸素中で15分熱処理して酸化したも
のを用いた。エックス線光電子分光による組成分析で、
このシリコン酸窒化膜中の酸素と窒素の原子数比は、お
よそ2:1になっていると見積もられた。
電容量から求めた五酸化タンタル比誘電率のウェハ面内
累積分布である。シリコン酸窒化膜とした場合の比誘電
率は、図1および図3のシリコン窒化膜の場合と、図2
および図4のシリコン酸化膜との中間的な値となり、シ
リコン窒化膜には及ばないが、誘電率増大の効果はあっ
た。しかしながら、誘電率の面内分布は非常に大きくな
ってしまった。シリコン窒化膜上で結晶化させた場合は
概ね50以上の比誘電率が確保できるが、シリコン酸窒
化膜上では、ほとんどシリコン酸化膜上と変わらない比
誘電率約30のチップから50を越える比誘電率を示す
チップまで大きくばらついている。このため、メモリセ
ルの書込/消去特性のばらつきも大きくなって、メモリ
の製造には適さないことが分かった。従って、高誘電率
五酸化タンタルの利用には、シリコン酸窒化膜ではな
く、シリコン窒化膜を用いることが必須である。なお、
シリコン窒化膜を用いた場合であっても、五酸化タンタ
ルの結晶化熱処理や、その後の工程の熱履歴により、シ
リコン窒化膜中に酸素が拡散することは言うまでもな
い。950℃の酸素中酸化処理によりこの影響を見たと
ころ、シリコン窒化膜(108)の中にはほぼ窒素と同
数の酸素原子の拡散が確認されたが、五酸化タンタル膜
の誘電率低下は見られなかった。すなわち、五酸化タン
タルの結晶化が完了した後に窒化膜中に拡散した酸素
は、五酸化タンタルの誘電率を低下させることはない。
さらに、この場合には、シリコン酸窒化膜上に五酸化タ
ンタルを堆積して結晶化した場合に見られた誘電率の面
内ばらつきは、発生しなかった。従って、例えば特開2
000−195856,特開2001−15714に開
示されているようなシリコン酸窒化膜上に五酸化タンタ
ルを形成する技術と本発明とは、明確に異なる効果をも
たらすものである。
面O層(シリコン酸化膜)の効果を調べた。図9は、図
1または図3の浮遊ゲート(106)とシリコン窒化膜
(108)の間に配置されてあるシリコン酸化膜(10
7)の有無で、浮遊ゲート(106)と制御ゲート(1
11)の間のリーク電流の電圧依存性を比較したもので
ある。明らかなように、シリコン酸化膜が存在しない場
合には、低電圧におけるリーク電流が増大してしまっ
た。シリコン窒化膜と金属シリコンの間の電子に対する
バリアが低く、かつ、シリコン窒化膜には電子のトラッ
プが多数存在することにより、浮遊ゲートから電子が漏
れ出してしまうことによると思われる。このため、シリ
コン酸化膜(107)を取り除くと、メモリセルの情報
保持特性が劣化して、適用は不可能であった。
に、本発明のONTO構造を用いることで、五酸化タン
タルの高誘電率相を用いて十分にリーク電流が小さくば
らつきも少ないポリシリコン層間絶縁膜が実現できる。
次に、このONTO構造を適用するフラッシュメモリの
製造工程について、周辺回路との関わりを含めてより具
体的に開示する。 ≪実施例1≫本実施例では、ONTO構造中の五酸化タ
ンタル膜の堆積時に、周辺回路トランジスタのゲート絶
縁膜やシリコン界面が露出されることを避けて、ポリシ
リコンで被覆された状態で結晶化を行うことにより、周
辺回路のトランジスタの待機時漏れ電流などの特性を向
上させた例を開示する。本実施例は、NOR型と通称さ
れるメモリセル構成を採用した例である。
工程の主要部分を図10および図11に示す。不揮発性
半導体記憶装置は大別して、(1)メモリセルを行列状
に配置したメモリセル領域と(2)メモリセルの選択や
情報の読み書きなどを司る周辺回路領域に区分される。
さらに周辺回路領域は、(2−1)10V以上のような
情報書き換えに必要な電圧を加わる高電圧系と(2−
2)3.3Vのような相対的に低い電圧を扱う低電圧系
の2種類に区分することができる。図中ではそれぞれの
領域を最上部に記した矢印で表示した。図10および図
11は、メモリセル領域についてはワード線(制御ゲー
ト線)に並行な断面を、周辺回路領域についてはトラン
ジスタのゲートに垂直な断面を示している。
板(1001)に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域(1002)を形
成する。(図10(a))次に、イオン打ち込みによ
り、メモリセル分離領域(1003),Pウェル領域
(1004),Nウェル領域(1005)を形成した
(図10(b))。
006),周辺回路高電圧系のゲート絶縁膜(100
7),同じく低電圧系のゲート絶縁膜(1008)を熱
酸化で形成した。まず全面に熱酸化法で30nmのシリ
コン酸化膜を形成した。次に周知のリソグラフィー技術
により、高電圧系をフォトレジストで被覆した後(図示
せず)、メモリセル領域と低電圧系とを緩衝弗酸で薄膜
化し、膜厚を9nmにした(図10(c))。
となる燐を添加した多結晶シリコン膜(1009)を1
50nm堆積した。(図10(d))。
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
はそのまま残した。この結果、多結晶シリコン膜(10
09)はメモリセル領域の1009aと、周辺回路領域
の1009bとなる(図10(e))。
縁膜(1010)を形成した。まず、浮遊ゲート界面O
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱CVD法で2nm形成した。次にN層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱CVD法で、4nm形成した。次にT層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
CVD法により、10nm形成したのち、酸素中800
℃で5分間熱処理して結晶化した。制御ゲート界面O層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱CVD法で3nm形成した。以上で、ONTO構造を
持つ層間絶縁膜(1010)が形成された。なお、周辺
回路領域は、多結晶シリコン膜(1009b)で被覆さ
れているため、タンタル原子がトランジスタのゲート絶
縁膜(1007,1008)近傍に到達することはない
(図10(f))。
結晶シリコン膜(1011)を200nm堆積した。
(図11(a))。
のリソグラフィーとドライエッチング技術によりパター
ニングし、メモリセルの制御ゲート(1010a)を形
成し、引き続いてONTO膜(1010)の不要部分を
除去した。これにより、周辺回路領域は、多結晶シリコ
ン層(1009b)が露出した状態になる(図11
(b))。
を、周知のリソグラフィーとドライエッチング技術によ
り加工し、周辺回路領域のゲート電極を形成した。これ
により、多結晶シリコン層(1009b)はゲート電極
(1009c)となる。この際、メモリセル領域はフォ
トレジストで被覆されない状態にしておき、同時に多結
晶シリコン層(1009b)は浮遊ゲート(1009
d)となる(図11(c))。
域のトランジスタのソース/ドレイン領域(1112)
およびメモリセル領域のソース/ドレイン領域を形成し
た(図11(d))。断面図の都合上、メモリセル領域
は図示されていないが、図3の301および302に相
当する。
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した。図11には示されてい
ないが、図3の112および303に相当する。
層を2nm、N層を4nm、T層を10nm、制御ゲー
ト界面O層を3nmとしたが、動作電圧やトンネル絶縁
膜の厚さとの相対関係により、別の膜厚構成が最適な選
択となり得るのは言うまでもない。この場合、浮遊ゲー
ト界面O層の膜厚は1nmから5nmの範囲、N層の膜
厚は1.5nmから10nmの範囲、T層の膜厚は3n
m以上、制御ゲート界面O層の膜厚は2nmから5nm
の範囲とするのが好適である。
と、五酸化タンタルの結晶化時にN層が完全に酸化され
て酸素バリア性を失い、酸化シリコン膜を透過した酸素
が多結晶シリコンを酸化してしまう現象が見出された。
このため、N層の膜厚は少なくとも1.5nm、望まし
くは2nm以上とすることが必要であった。制御ゲート
界面O層は、低電界リーク電流を低減するため、浮遊ゲ
ート界面O層よりも約1nm厚い2nmが下限であっ
た。これ以下の膜厚とすると、図7のONT構造の如
く、低電界でのリーク電流が増大して適用できなかっ
た。
な原料を用いた熱CVDとしたが、他の製造技術も適用
可能である。例えばO層とN層には、プラズマCVD
法、シリコン膜の酸化法と直接窒化法、例えばテトラエ
トキシシランなど、シラン以外の材料を用いるCVD法
が適用可能であった。特に窒化シリコン層を3nm以下
にする場合には、CVDで形成した多結晶シリコン膜ま
たは酸化シリコン膜を直接窒化する方法が好適であっ
た。この直接窒化には、アンモニアを主成分とする雰囲
気中で700℃,10分程度の熱処理を行う熱窒化法
と、窒素プラズマ中で400℃,5分程度の処理を行う
方法が有効であった。
ッタ法による成膜も可能であり、結晶化には亜酸化窒素
やオゾンの適用も可能であった。本発明の効果を得るに
は五酸化タンタルを結晶化することが必須である。この
ために必要な熱処理温度は700℃以上であり、これ以
下では十分な結晶化は起きなかった。より好適な温度は
酸化剤によって異なった。酸素を酸化剤とする場合は8
00℃、亜酸化窒素を用いた場合には750℃が好適で
あった。また、五酸化タンタルにニオブを添加すること
により、酸素中での結晶化を700℃以下に低温化する
ことも可能であった。また、五酸化タンタル膜を複数回
に分けて堆積する方法は、特に五酸化タンタルの欠陥を
減らす効果があり、不揮発性記憶装置の製造歩留まり向
上に有効であった。五酸化タンタル膜厚が15nmとす
る場合、5nmをまず堆積し、結晶化した後に、再度1
0nmを堆積し、結晶化を行った。2回目の五酸化タン
タルの堆積を2回に分けて、5nmの堆積と結晶化を3
回繰り返すことでも、歩留まり向上の効果を得ることが
できる。 ≪実施例2≫本実施例では、ONTO構造中の五酸化タ
ンタル膜の堆積時に、周辺回路トランジスタのゲート絶
縁膜やシリコン界面が露出されることを避けて、ポリシ
リコンで被覆された状態で結晶化を行うことにより、周
辺回路のトランジスタの待機時漏れ電流などの特性を向
上させた他の実施例を開示する。本実施例は、AND型
と通称されるメモリセル構成を採用した例である。
工程の主要部分を図12から図14に示す。実施例1と
同様、メモリセル領域,周辺回路領域,高電圧系,低電
圧系の区分を最上部に記した矢印で表示した。また、実
施例1同様、メモリセル領域についてはワード線(制御
ゲート線)に並行な断面を、周辺回路領域についてはト
ランジスタのゲートに垂直な断面を示している。
板(1001)に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域(1002)を形
成する。(図12(a))次に、イオン打ち込みによ
り、メモリセル分離領域(1003),Pウェル領域
(1004),Nウェル領域(1005)を形成した
(図12(b))。
006),周辺回路高電圧系のゲート絶縁膜(100
7),同じく低電圧系のゲート絶縁膜(1008)を熱
酸化で形成した。まず全面に熱酸化法で30nmのシリ
コン酸化膜を形成した。次に周知のリソグラフィー技術
により、高電圧系をフォトレジストで被覆した後(図示
せず)、メモリセル領域と低電圧系とを緩衝弗酸で薄膜
化し、膜厚を9nmにした(図12(c))。
膜となる、燐を添加した多結晶シリコン膜(1201)
を150nm堆積した。(図12(d))。
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
はそのまま残した。この結果、多結晶シリコン膜(12
01)はメモリセル領域の1201aと、周辺回路領域
の1201bとなる(図12(e))。
領域のソース/ドレイン領域を形成した(図12
(f))。
モリセル領域の多結晶シリコン(1201a)の間隙を
完全に埋めこむように堆積した。(図13(a))。
研磨法により削り、多結晶シリコン(1201a,12
01b)を表面に露出させた(図13(b))。
た多結晶シリコン膜(1204)を50nm堆積した
(図13(c))。
フィーとドライエッチングによりパターニングした。こ
の結果、多結晶シリコン膜(1204)は、1204a
となる(図13(d))。
縁膜(1010)を形成した。まず、浮遊ゲート界面O
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱CVD法で2nm形成した。次にN層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱CVD法で、4nm形成した。次にT層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
CVD法により、10nm形成したのち、酸素中800
℃で5分間熱処理して結晶化した。制御ゲート界面O層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱CVD法で3nm形成した。以上で、ONTO構造を
持つ層間絶縁膜(1010)が形成された。なお、周辺
回路領域は、多結晶シリコン膜(1201b)で被覆さ
れているため、タンタル原子がトランジスタのゲート絶
縁膜(1007,1008)近傍に到達することはない
(図13(e))。
ングにより、メモリ領域以外のONTO層間絶縁膜(1
010)を除去した(図13(f))。
域に残っていた多結晶シリコン(1201b)をドライ
エッチングにより除去した(図14(a))。
結晶シリコン膜(1205)を200nm堆積した。
(図14(b))。
のリソグラフィーとドライエッチング技術によりパター
ニングし、メモリセルの制御ゲート(1205a)を形
成した。この時同時に、周辺回路領域では、多結晶シリ
コン層(1205)がトランジスタのゲート電極のパタ
ーンに加工されて、1205bとなる(図14
(c))。
010)の不要部分を除去し、引き続き多結晶シリコン
層(1204a)を除去した。断面の都合上、この加工
は図示していない。これにより、多結晶シリコン層(1
204a)は、浮遊ゲートに加工される。
域のトランジスタのソース/ドレイン領域(1112)
を形成した(図14(d))。
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した(図示せず)。
を保持したまま、ONTO構造により、従来のONO構
造やOTO構造と比較して浮遊ゲート/制御ゲート層間
絶縁膜の薄膜化が図れる。本実施例の効果は、実施例1
と同等であるが、本実施例のANDメモリセル構造は、
特に高集積大容量のメモリセルに適した構造であり、多
値セルの実現を容易にする本発明の効果は特記される。
の膜厚選択や形成方法に、実施例1で注記した別方式が
可能であることは言うまでもない。 ≪実施例3≫本実施例では、ONTO構造中の五酸化タ
ンタル膜の堆積時に、周辺回路トランジスタのゲート絶
縁膜やシリコン界面が露出されることを避けて、ポリシ
リコンで被覆された状態で結晶化を行うことにより、周
辺回路のトランジスタの待機時漏れ電流などの特性を向
上させた他の実施例を開示する。本実施例では、メモリ
セル領域に浮遊ゲート、制御ゲートとは異なる第3のゲ
ート(以降補助ゲートと呼ぶことにする)を配し、メモ
リセル間分離を行わせた例である。
工程の主要部分を図15から図17に示す。実施例1と
同様、メモリセル領域,周辺回路領域,高電圧系,低電
圧系の区分を最上部に記した矢印で表示した。また、実
施例1同様、メモリセル領域についてはワード線(制御
ゲート線)に並行な断面を、周辺回路領域についてはト
ランジスタのゲートに垂直な断面を示している。
板(1001)に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域(1002)を形
成する。(図15(a))次に、イオン打ち込みによ
り、メモリセル分離領域(1003),Pウェル領域
(1004),Nウェル領域(1005)を形成した
(図15(b))。
助ゲート下のゲート絶縁膜となるシリコン酸化膜(15
01),周辺回路高電圧系のゲート絶縁膜(100
7),同じく低電圧系のゲート絶縁膜(1008)を熱
酸化で形成した。まず全面に熱酸化法で30nmのシリ
コン酸化膜を形成した。次に周知のリソグラフィー技術
により、高電圧系をフォトレジストで被覆した後(図示
せず)、メモリセル領域と低電圧系とを緩衝弗酸で薄膜
化し、膜厚を9nmにした(図15(c))。
スタのゲート電極となる、燐を添加した多結晶シリコン
膜(1502)を60nm、さらにシリコン酸化膜(1
503)を150nm堆積した。(図15(d))。
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
とシリコン酸化膜はそのまま残した。この結果、多結晶
シリコン膜(1502)とシリコン酸化膜(1503)
はそれぞれ、メモリセル領域の1502aと1503
a、周辺回路領域の1502bと1503bになる(図
15(e))。
リセル領域のソース/ドレイン領域(1504)を形成
した(図15(f))。
VD法で40nm堆積した(図16(a))。
チング法により全面加工し、メモリセル領域の段差側壁
部分のシリコン酸化膜だけを残した。この結果、シリコ
ン酸化膜(1505)は1505aとなる(図16
(b))。
晶シリコン膜(1506)を40nm堆積した(図16
(c))。
に残った溝を完全に埋めるようにフォトレジストを塗布
し、これをドライエッチングにより全面加工して、補助
ゲート間の溝だけにフォトレジストを残した(図示せ
ず)。このフォトレジストをマスクとしてさらに多結晶
シリコン膜(1506)をドライエッチングした。この
結果、多結晶シリコン膜(1506)は補助ゲート間の
溝だけに残り、1506aとなる(図16(d))。
縁膜(1010)を形成した。まず、浮遊ゲート界面O
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱CVD法で2nm形成した。次にN層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱CVD法で、4nm形成した。次にT層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
CVD法により、10nm形成したのち、酸素中800
℃で5分間熱処理して結晶化した。制御ゲート界面O層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱CVD法で3nm形成した。以上で、ONTO構造を
持つ層間絶縁膜(1010)が形成された。なお、周辺
回路領域は、多結晶シリコン膜(1502b)と酸化シ
リコン膜(1503b)で被覆されているため、タンタ
ル原子がトランジスタのゲート絶縁膜(1007,10
08)近傍に到達することはない(図16(e))。
晶シリコン膜(1507)を200nm堆積した。(図
16(f))。
のリソグラフィーとドライエッチング技術によりパター
ニングし、メモリセルの制御ゲート(1507a)を形
成した。この時、周辺回路領域にはエッチングマスクが
形成されないようにし、多結晶シリコン膜(1507)
は除去された。続いて、同一エッチングマスクでONT
O膜(1010)の不要部分を除去した。この結果ON
TO膜は1010aとなる(図17(a))、次に、シ
リコン酸化膜(1502b)と多結晶シリコン(150
3b)を、周知のリソグラフィとドライエッチングによ
って、周辺回路領域のトランジスタのゲート電極に加工
した。この結果シリコン酸化膜と多結晶シリコンは、そ
れぞれ1502c,1503cとなる(図17
(b))。このとき、メモリセル領域にはエッチングマ
スクが存在しないようにし、まずシリコン酸化膜を完全
にエッチングし、引き続き多結晶シリコンのエッチング
を行った。断面の都合上、メモリセル領域の加工は図示
していない。これにより、多結晶シリコン層(1506
a)は、浮遊ゲートに加工される。
域のトランジスタのソース/ドレイン領域(1112)
を形成した(図17(c))。
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した(図示せず)。
を保持したまま、ONTO構造により、従来のONO構
造やOTO構造と比較して浮遊ゲート/制御ゲート層間
絶縁膜の薄膜化が図れる。本実施例の効果は、実施例1
と同等であるが、本実施例の補助ゲートつきANDメモ
リセル構造は、メモリセルの微細化が容易なことから、
特に高集積大容量のメモリセルに適した構造であり、多
値セルの実現を容易にする本発明の効果は特記される。
の膜厚選択や形成方法に、実施例1で注記した別方式が
可能であることは言うまでもない。≪実施例4≫本実施
例では、実施例1から3とは異なり、ONTO構造を周
辺回路トランジスタのゲート絶縁膜に積極的に利用する
好適な実施例を示す。特に、厚膜のゲート絶縁膜を利用
する高電圧系トランジスタをONTO構造ゲート絶縁膜
とした例である。本実施例では、AND型と通称される
メモリセル構成を採用した。
工程の主要部分を図18から図20に示す。実施例1と
同様、メモリセル領域,周辺回路領域,高電圧系,低電
圧系の区分を最上部に記した矢印で表示した。また、実
施例1同様、メモリセル領域についてはワード線(制御
ゲート線)に並行な断面を、周辺回路領域についてはト
ランジスタのゲートに垂直な断面を示している。
板(1001)に、メモリセル間及び周辺回路領域のト
ランジスタ間を分離する素子分離領域(1002)を形
成する。(図18(a))次に、イオン打ち込みによ
り、メモリセル分離領域(1003),Pウェル領域
(1004),Nウェル領域(1005)を形成した
(図18(b))。
006),周辺回路高電圧系のシリコン表面保護酸化膜
(1801),同じく低電圧系のゲート絶縁膜(100
8)を熱酸化で形成した。膜厚は9nmとした(図18
(c))。
染保護被膜となる、燐を添加した多結晶シリコン膜(1
802)を150nm堆積した。(図18(d))。
フィーとドライエッチング技術を用いてパターニングし
た。ここでパターニングをするのはメモリセル領域だけ
であり、それ以外の周辺回路領域は、多結晶シリコン膜
はそのまま残した。この結果、多結晶シリコン膜(18
02)はメモリセル領域の1802aと、周辺回路領域
の1802bとなる(図18(e))。
領域のソース/ドレイン領域(1202)を形成した
(図18(f))。
モリセル領域の多結晶シリコン(1802a)の間隙を
完全に埋めこむように堆積した。(図19(a))。
研磨法により削り、多結晶シリコン(1802a,18
02b)を表面に露出させた(図19(b))。
た多結晶シリコン膜(1803)を50nm堆積した。
この結果、周辺回路領域には多結晶シリコン膜2層(1
802b,1803)が積層されている(図19
(c))。
グラフィーとドライエッチングによりパターニングし
た。このとき、周辺回路領域の低電圧系はドライエッチ
ングされないパターンとした。なお、メモリセル領域は
多結晶シリコン2層ではなく多結晶シリコン(180
3)とシリコン酸化膜(1203)の積層なので、上部
多結晶シリコン(1803)だけがパターニングされ
る。この結果、多結晶シリコン膜(1803)と(18
02b)は、それぞれ1803a,1803b,180
2cとなる(図19(d))。
保護膜(1801)を除去し、シリコン表面を露出させ
た(図19(e))。
縁膜(1804)を形成した。まず、浮遊ゲート界面O
層となるシリコン酸化膜を、シランと亜酸化窒素を原料
とした熱CVD法で2nm形成した。次にN層となるシ
リコン窒化膜を、モノシランとアンモニアを原料とした
熱CVD法で、4nm形成した。次にT層の五酸化タン
タルを、ペンタエトキシタンタルと酸素を原料とする熱
CVD法により、10nm形成したのち、酸素中800
℃で5分間熱処理して結晶化した。制御ゲート界面O層
のシリコン酸化膜は、シランと亜酸化窒素を原料とした
熱CVD法で3nm形成した。以上で、ONTO構造を
持つ層間絶縁膜(1804)が形成された。このONT
O構造膜は、周辺回路領域高電圧系のゲート絶縁膜とな
る。なお、低電圧系は、実施例2と同様多結晶シリコン
膜(1803b,1802c)で被覆されているため、
タンタル原子がトランジスタのゲート絶縁膜(100
8)近傍に到達することはない(図19(f))。
系のゲート電極となる燐を添加した多結晶シリコン膜
(1805)を200nm堆積した。(図20
(a))。
フィとドライエッチングにより、制御ゲートと高電圧系
のゲート電極のパターンに加工した。この結果、多結晶
シリコン膜(1805)は、1805aと1805bと
なる。なお、このとき低電圧系の多結晶シリコン膜は全
て除去されるパターンとした(図20(b))。
トパターンを形成し(図示せず)、メモリセル領域の不
要なONTO膜と低電圧系のONTO膜を除去した。こ
の結果ONTO膜(1804)は、1804aとなる。
引き続きメモリセル領域の第2のポリシリコン膜(18
03a)を加工し、浮遊ゲート(1803c)を形成す
るとともに、低電圧系の上層多結晶シリコン(1803
b)を除去した(図20(c))。
チングにより、周辺回路領域低電圧系の多結晶シリコン
(1802c)をゲート電極にパターニングした。この
結果1802cは1802dとなる(図20(d))。
域のトランジスタのソース/ドレイン領域(1012)
を形成した(図20(e))。
線や周辺回路領域トランジスタへのコンタクトホールを
開口した後、配線層を形成した(図示せず)。
絶縁膜を形成する必要がなく、また、ONTO膜で形成
したゲート絶縁膜の信頼性はシリコン酸化膜と比較して
遥かに高いので、トランジスタの微細化に有利であっ
た。また、本実施例では内部高電圧発生回路のキャパシ
タにONTO構造を採用することができ、チップ面積が
縮小できる利点もあった。
の膜厚選択や形成方法に、実施例1で注記した別方式が
可能であることは言うまでもない。また、ONTO構造
を用いると、周辺回路低電圧系のゲート酸化膜に必要と
されるシリコン酸化膜換算膜厚が、層間絶縁膜でも実現
できるため、低電圧系をもONTOゲート絶縁膜にする
実施例も有効であった。
施形態を開示した。これらの例はいずれもスタックトゲ
ート型と呼ばれるメモリセルを採用しているが、ONT
O構造のもつ大きな静電容量と低電界での低いリーク電
流、高い信頼性は、スプリットゲート型フラッシュメモ
リーセルの浮遊ゲート−制御ゲート間絶縁膜や消去ゲー
ト−浮遊ゲート間絶縁膜としても有効であった。図21
はその一例で、メモリセル領域の断面を示した。周辺回
路領域の作成方法は、実施例1と同様に、浮遊ゲートを
タンタル元素汚染のバリアとして用い、制御ゲートを周
辺回路領域のゲート電極とする方法、あるいは、実施例
4のようにONTO構造を周辺トランジスタのゲート絶
縁膜にする方法が有効である。ONTO構造の作製方法
は、実施例1と同様であるが、特に浮遊ゲートの段差側
壁を用いるスプリットゲート構造においては、CVDに
よる製造の容易な本技術を用いることで均一な膜厚、膜
質での形成がなされる。このため、スプリットゲート型
セルの課題である高集積化についても、有効な手段であ
る。
したまま、ONTO構造により、従来のONO構造やO
TO構造と比較して浮遊ゲート/制御ゲート層間絶縁膜
の薄膜化が図れる。これは、制御ゲート/層間絶縁膜/
浮遊ゲートで形成されるキャパシタC1と、浮遊ゲート
/トンネル絶縁膜/チャネルで形成されるキャパシタC
2とが直列に接続された構造をもつ、不揮発性半導体記
憶装置においては、C1/C2比を増大させ、結果とし
て制御ゲートに与えられた電位がより効率良く浮遊ゲー
トに伝わることになる。
置への第1の効果として、書き込み/消去電圧が低減で
きることが挙げられる。この結果、高電圧系や高電圧発
生回路への負担が軽減され、チップ面積の縮小が可能で
あるとともに、消費電力の低減が図れた。
て、書き込み/消去電圧を一定にした場合には、C2に
かかる電圧が上昇する。これは、トンネル絶縁膜を相対
的に厚くすることを可能にし、不揮発性記憶装置の書き
換え信頼性の向上が図れた。
して、同じく書き込み/消去電圧を一定にした場合に
は、C2にかかる電圧が上昇する。トンネル絶縁膜を同
じ膜厚とした場合、書き込み/消去動作に要する時間を
短縮でき、高速化が図れた。
して、多値セルの実現を容易にすることが挙げられる。
単一閾値のセルと比較して、多値セルではセル一個に複
数ビットを記憶させるためにチップ面積の縮小が可能で
あるが、一方で、トランジスタ閾値をより大きく変化さ
せる必要がある。これは浮遊ゲートに蓄積される電荷量
を増やすことに対応し、書き換えの信頼性や動作速度と
トレードオフが存在する。本発明の第2,第3の利点を
多値セルに適用することにより、このトレードオフを解
消することが可能であった。
遊ゲートと制御ゲートの間に形成された多結晶シリコン
層間絶縁膜を少なくとも第1の酸化シリコン層と、窒素
とシリコンとを主要構成元素とする層と、五酸化タンタ
ル層の3層を含む積層膜とした。この構成で、五酸化タ
ンタルを誘電率の高い相に結晶化させ、かつリーク電流
を下げることが可能である。
らにこの浮遊ゲートに電気的に接続された第2の浮遊ゲ
ートを持つ構造にも適用できる。
補助ゲートを持つ構造にも適用できる。
制御ゲートが浮遊ゲートと同一平面上にも存在する不揮
発性半導体装置にも適用できる。
む多結晶シリコン層間絶縁膜を浮遊ゲート上に形成する
際に、タンタル元素を周辺回路領域に侵入させないため
に、浮遊ゲートと同時形成される多結晶シリコン層を周
辺回路トランジスタのゲート絶縁膜上に配置して拡散バ
リアとした。結晶化が終了した後でこの拡散バリアを取
り除くことでタンタル元素の拡散が回避された。メモリ
セル領域の制御ゲートが周辺回路領域のゲート電極とし
て作用する。
成する際に、浮遊ゲートと同時形成される多結晶シリコ
ン層を周辺回路トランジスタのゲート絶縁膜上に配置し
て拡散バリアとし、結晶化後でこの拡散バリアを取り除
いたので、タンタル元素の周辺回路領域への拡散が回避
された。このため、周辺回路領域のトランジスタの性能
が高まった。
ジスタに五酸化タンタルを含む絶縁膜をゲート絶縁膜や
キャパシタ絶縁膜として用たので、工程の簡略化やチッ
プ面積の縮小を図れた。
の、メモリセル領域におけるワード線に平行方向の断面
図である。
セル領域におけるワード線に平行方向の断面図である。
の、メモリセル領域におけるワード線に垂直方向の断面
図である。
セル領域におけるワード線に垂直方向の断面図である。
ンタルの比誘電率を従来技術と本発明で比較した図であ
る。
技術と本発明で比較した図である。
合のリーク電流をあらわす図である。
ンタルの比誘電率の累積分布を比較した図である。
合のリーク電流をあらわす図である。
である。
である。
である。
である。
である。
である。
である。
である。
である。
である。
である。
置の、メモリセル領域におけるワード線に垂直方向の断
面図である。
8・・・シリコン窒化膜、109・・・五酸化タンタル、11
0・・・シリコン酸化膜、111・・・制御ゲート、100
9,1009a,1009b・・・多結晶シリコン膜、1
010,1010a・・・積層多結晶シリコン層間絶縁
膜、1201,1201a,1201b,1204,1
204a・・・多結晶シリコン膜 1502,1502a,1502b・・・多結晶シリコン
膜、1804・・・積層多結晶シリコン層間絶縁膜および
周辺回路領域高電圧系ゲート絶縁膜、505・・・浮遊ゲ
ート、506・・・積層多結晶シリコン層間絶縁膜、50
7・・・制御ゲート。
Claims (36)
- 【請求項1】半導体基板内に形成された第1ウェル領域
と、前記第1ウェル領域中に形成されたソース又はドレ
インとなる第1拡散層と、前記第1ウェル上にトンネル
絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲー
ト上部に多結晶シリコン層間絶縁膜を介して形成された
制御ゲートとを有する第1MOS型電界効果トランジス
タを1つのメモリセルとして、前記メモリセルが複数個
行列上に配置されたメモリセルアレイから構成されたメ
モリセル領域を有する不揮発性半導体記憶装置におい
て、 前記多結晶シリコン層間絶縁膜が、少なくとも、第1の
酸化シリコン層と、窒素とシリコンとを主構成元素とす
る層と、五酸化タンタル層の3層を含む積層膜で構成さ
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項2】請求項1に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜が、少なくと
も、第1の酸化シリコン層と、窒素とシリコンを主構成
元素とする層と、五酸化タンタル層と、第2の酸化シリ
コン層の4層を含む積層膜で構成されていることを特徴
とする不揮発性半導体記憶装置。 - 【請求項3】請求項1に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する前
記窒素とシリコンを主構成元素とする層に含有される酸
素の原子数密度が窒素の原子数密度よりも小さいことを
特徴とする不揮発性半導体記憶装置。 - 【請求項4】請求項1に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する第
1の酸化シリコン膜の膜厚が5nm以下であることを特
徴とする不揮発性半導体記憶装置。 - 【請求項5】請求項1に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する前
記窒素とシリコンを主構成元素とする層の膜厚が1.5
nm以上であることを特徴とする不揮発性半導体記憶装
置。 - 【請求項6】請求項2に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する第
2の酸化シリコン膜の膜厚が2nm以上であることを特
徴とする不揮発性半導体記憶装置。 - 【請求項7】半導体基板内に形成された第1ウェル領域
と、前記第1ウェル領域中に形成されたソース又はドレ
インとなる第1拡散層と、前記第1ウェル上にトンネル
絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲー
ト上部に多結晶シリコン層間絶縁膜を介して形成された
制御ゲートとを有する第1MOS型電界効果トランジス
タを1つのメモリセルとして、前記メモリセルが複数個
行列上に配置されたメモリセルアレイから構成されたメ
モリセル領域を有する不揮発性半導体記憶装置におい
て、 前記多結晶シリコン層間絶縁膜が積層膜で構成されてお
り、その少なくとも1層が五酸化タンタル層であって、
その比誘電率が50以上であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項8】請求項7に記載の不揮発性半導体記憶装置
において、前記五酸化タンタル層が、少なくとも酸化シ
リコン層を含む層を介して浮遊ゲートに接していること
を特徴とする不揮発性半導体記憶装置。 - 【請求項9】請求項8に記載の不揮発性半導体記憶装置
において、前記多結晶シリコン層間絶縁膜を構成する前
記酸化シリコン層を含む層が、窒素を含有していること
を特徴とする不揮発性半導体記憶装置。 - 【請求項10】請求項7に記載の不揮発性半導体記憶装
置において、前記五酸化タンタル層が、少なくとも酸化
シリコン層を含む層を介して制御ゲートに接しているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項11】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲ
ート上部に多結晶シリコン層間絶縁膜を介して形成され
た制御ゲートとを有する第1MOS型電界効果トランジ
スタを1つのメモリセルとして、前記メモリセルが複数
個行列上に配置されたメモリセルアレイから構成された
メモリセル領域と、 半導体基板内に形成された第2ウェル領域と、前記第2
ウェル領域中に形成されたソース又はドレインとなる第
2拡散層と、前記第2ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第2MOS型電界効果
トランジスタを1つの単位として、前記第2MOS型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、周辺回
路領域のゲート電極の多結晶シリコンの膜厚とメモリセ
ル領域の制御ゲートを構成する多結晶シリコンの膜厚と
が等しく形成されてあることを特徴とする不揮発性半導
体記憶装置。 - 【請求項12】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲ
ート上部に多結晶シリコン層間絶縁膜を介して形成され
た制御ゲートとを有する第1MOS型電界効果トランジ
スタを1つのメモリセルとして、前記メモリセルが複数
個行列上に配置されたメモリセルアレイから構成された
メモリセル領域と、 半導体基板内に形成された第2ウェル領域と、前記第2
ウェル領域中に形成されたソース又はドレインとなる第
2拡散層と、前記第2ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第2MOS型電界効果
トランジスタを1つの単位として、前記第2MOS型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、前記第
2MOS電界効果トランジスタの少なくとも一部が前記
五酸化タンタル層を含む積層膜をゲート絶縁膜としてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項13】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された第1浮遊ゲートと、前記第
1浮遊ゲート上部に電気的に接続された第2浮遊ゲート
と、前記第2浮遊ゲートと多結晶シリコン層間絶縁膜を
介して形成された制御ゲートとを有する第1MOS型電
界効果トランジスタを1つのメモリセルとして、前記メ
モリセルが複数個行列上に配置されたメモリセルアレイ
から構成されたメモリセル領域を有する不揮発性半導体
記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも、第1の
酸化シリコン層と、窒素とシリコンとを主構成元素とす
る層と、五酸化タンタル層の3層を含む積層膜で構成さ
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項14】請求項13に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜が、少な
くとも、第1の酸化シリコン層と、窒素とシリコンを主
構成元素とする層と、五酸化タンタル層と、第2の酸化
シリコン層の4層を含む積層膜で構成されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項15】請求項13に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記窒素とシリコンを主構成元素とする層に含有され
る酸素の原子数密度が窒素の原子数密度よりも小さいこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項16】請求項13に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る第1の酸化シリコン膜の膜厚が5nm以下であること
を特徴とする不揮発性半導体記憶装置。 - 【請求項17】請求項13に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記窒素とシリコンを主構成元素とする層の膜厚が
1.5nm以上であることを特徴とする不揮発性半導体
記憶装置。 - 【請求項18】請求項14に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る第2の酸化シリコン膜の膜厚が2nm以上であること
を特徴とする不揮発性半導体記憶装置。 - 【請求項19】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された第1浮遊ゲートと、前記第
1浮遊ゲート上部に電気的に接続された第2浮遊ゲート
と、前記第2浮遊ゲートと多結晶シリコン層間絶縁膜を
介して形成された制御ゲートとを有する第1MOS型電
界効果トランジスタを1つのメモリセルとして、前記メ
モリセルが複数個行列上に配置されたメモリセルアレイ
から構成されたメモリセル領域を有する不揮発性半導体
記憶装置において、 前記多結晶シリコン層間絶縁膜が積層膜で構成されてお
り、その少なくとも1層が五酸化タンタル層であって、
その比誘電率が50以上であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項20】請求項19に記載の不揮発性半導体記憶
装置において、前記五酸化タンタル層が、少なくとも酸
化シリコン層を含む層を介して浮遊ゲートに接している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項21】請求項20に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記酸化シリコン層を含む層が、窒素を含有している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項22】請求項19に記載の不揮発性半導体記憶
装置において、前記五酸化タンタル層が、少なくとも酸
化シリコン層を含む層を介して制御ゲートに接している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項23】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された第1浮遊ゲートと、前記第
1浮遊ゲート上部に電気的に接続された第2浮遊ゲート
と、前記第2浮遊ゲートと多結晶シリコン層間絶縁膜を
介して形成された制御ゲートとを有する第1MOS型電
界効果トランジスタを1つのメモリセルとして、前記メ
モリセルが複数個行列上に配置されたメモリセルアレイ
から構成されたメモリセル領域と、 半導体基板内に形成された第2ウェル領域と、前記第2
ウェル領域中に形成されたソース又はドレインとなる第
2拡散層と、前記第2ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第2MOS型電界効果
トランジスタを1つの単位として、前記第2MOS型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、周辺回
路領域のゲート電極の多結晶シリコンの膜厚とメモリセ
ル領域の制御ゲートを構成する多結晶シリコンの膜厚と
が等しく形成されてあることを特徴とする不揮発性半導
体記憶装置。 - 【請求項24】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された第1浮遊ゲートと、前記第
1浮遊ゲート上部に電気的に接続された第2浮遊ゲート
と、前記第2浮遊ゲートと多結晶シリコン層間絶縁膜を
介して形成された制御ゲートとを有する第1MOS型電
界効果トランジスタを1つのメモリセルとして、前記メ
モリセルが複数個行列上に配置されたメモリセルアレイ
から構成されたメモリセル領域と、 半導体基板内に形成された第2ウェル領域と、前記第2
ウェル領域中に形成されたソース又はドレインとなる第
2拡散層と、前記第2ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第2MOS型電界効果
トランジスタを1つの単位として、前記第2MOS型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、前記第
2MOS電界効果トランジスタの少なくとも一部が前記
五酸化タンタル層を含む積層膜をゲート絶縁膜としてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項25】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記第1ウ
ェル上と前記浮遊ゲート上部に多結晶シリコン層間絶縁
膜を介して形成された制御ゲートとを有する第1MOS
型電界効果トランジスタを1つのメモリセルとして、前
記メモリセルが複数個行列上に配置されたメモリセルア
レイから構成されたメモリセル領域を有する不揮発性半
導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも、第1の
酸化シリコン層と、窒素とシリコンとを主構成元素とす
る層と、五酸化タンタル層の3層を含む積層膜で構成さ
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項26】請求項25に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜が、少な
くとも、第1の酸化シリコン層と、窒素とシリコンを主
構成元素とする層と、五酸化タンタル層と、第2の酸化
シリコン層の4層を含む積層膜で構成されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項27】請求項25に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記窒素とシリコンを主構成元素とする層に含有され
る酸素の原子数密度が窒素の原子数密度よりも小さいこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項28】請求項25に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る第1の酸化シリコン膜の膜厚が5nm以下であること
を特徴とする不揮発性半導体記憶装置。 - 【請求項29】請求項25に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記窒素とシリコンを主構成元素とする層の膜厚が
1.5nm以上であることを特徴とする不揮発性半導体
記憶装置。 - 【請求項30】請求項26に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る第2の酸化シリコン膜の膜厚が2nm以上であること
を特徴とする不揮発性半導体記憶装置。 - 【請求項31】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記第1ウ
ェル上と前記浮遊ゲート上部に多結晶シリコン層間絶縁
膜を介して形成された制御ゲートとを有する第1MOS
型電界効果トランジスタを1つのメモリセルとして、前
記メモリセルが複数個行列上に配置されたメモリセルア
レイから構成されたメモリセル領域を有する不揮発性半
導体記憶装置において、 前記多結晶シリコン層間絶縁膜が積層膜で構成されてお
り、その少なくとも1層が五酸化タンタル層であって、
その比誘電率が50以上であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項32】請求項31に記載の不揮発性半導体記憶
装置において、前記五酸化タンタル層が、少なくとも酸
化シリコン層を含む層を介して浮遊ゲートに接している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項33】請求項32に記載の不揮発性半導体記憶
装置において、前記多結晶シリコン層間絶縁膜を構成す
る前記酸化シリコン層を含む層が、窒素を含有している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項34】請求項31に記載の不揮発性半導体記憶
装置において、前記五酸化タンタル層が、少なくとも酸
化シリコン層を含む層を介して制御ゲートに接している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項35】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記第1ウ
ェル上と前記浮遊ゲート上部に多結晶シリコン層間絶縁
膜を介して形成された制御ゲートとを有する第1MOS
型電界効果トランジスタを1つのメモリセルとして、前
記メモリセルが複数個行列上に配置されたメモリセルア
レイから構成されたメモリセル領域と、 半導体基板内に形成された第2ウェル領域と、前記第2
ウェル領域中に形成されたソース又はドレインとなる第
2拡散層と、前記第2ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第2MOS型電界効果
トランジスタを1つの単位として、前記第2MOS型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、周辺回
路領域のゲート電極の多結晶シリコンの膜厚とメモリセ
ル領域の制御ゲートを構成する多結晶シリコンの膜厚と
が等しく形成されてあることを特徴とする不揮発性半導
体記憶装置。 - 【請求項36】半導体基板内に形成された第1ウェル領
域と、前記第1ウェル領域中に形成されたソース又はド
レインとなる第1拡散層と、前記第1ウェル上にトンネ
ル絶縁膜を介して形成された浮遊ゲートと、前記第1ウ
ェル上と前記浮遊ゲート上部に多結晶シリコン層間絶縁
膜を介して形成された制御ゲートとを有する第1MOS
型電界効果トランジスタを1つのメモリセルとして、前
記メモリセルが複数個行列上に配置されたメモリセルア
レイから構成されたメモリセル領域と、 半導体基板内に形成された第2ウェル領域と、前記第2
ウェル領域中に形成されたソース又はドレインとなる第
2拡散層と、前記第2ウェル上にゲート絶縁膜を介して
形成されたゲート電極とを有する第2MOS型電界効果
トランジスタを1つの単位として、前記第2MOS型電
界効果トランジスタが複数個配置された周辺回路領域と
からなる不揮発性半導体記憶装置において、 前記多結晶シリコン層間絶縁膜が、少なくとも五酸化タ
ンタル層を含む積層膜で構成されており、かつ、前記第
2MOS電界効果トランジスタの少なくとも一部が前記
五酸化タンタル層を含む積層膜をゲート絶縁膜としてい
ることを特徴とする不揮発性半導体記憶装置。
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086525A (ja) * | 2004-09-16 | 2006-03-30 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
JP2007287859A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
JP2009164624A (ja) * | 2009-03-09 | 2009-07-23 | Toshiba Corp | 半導体装置の製造方法 |
JP2009536791A (ja) * | 2006-05-10 | 2009-10-15 | マイクロン テクノロジー, インク. | マイクロ電子工学装置のための電子部品、およびその製造方法 |
US7960230B2 (en) | 2004-09-22 | 2011-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US8264026B2 (en) | 2009-01-28 | 2012-09-11 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of manufacturing the same |
JP2018037631A (ja) * | 2016-08-30 | 2018-03-08 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリデバイスの製造方法 |
JP2018534775A (ja) * | 2015-10-12 | 2018-11-22 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | メモリアレイ及び論理デバイスを形成する方法 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7098105B2 (en) * | 2004-05-26 | 2006-08-29 | Micron Technology, Inc. | Methods for forming semiconductor structures |
KR100590220B1 (ko) * | 2004-08-04 | 2006-06-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
US7442976B2 (en) | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
US20060202269A1 (en) * | 2005-03-08 | 2006-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Wireless chip and electronic appliance having the same |
KR100689203B1 (ko) * | 2005-04-22 | 2007-03-08 | 경북대학교 산학협력단 | 플래시 메모리 소자 |
US7868320B2 (en) | 2005-05-31 | 2011-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
US7476933B2 (en) | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
US7626224B2 (en) * | 2006-09-13 | 2009-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with split gate memory cell and fabrication method thereof |
KR101043508B1 (ko) * | 2006-10-13 | 2011-06-23 | 가부시키가이샤 고베 세이코쇼 | 박막 트랜지스터 기판 및 표시 디바이스 |
US7495282B2 (en) * | 2007-01-12 | 2009-02-24 | Sandisk Corporation | NAND memory with virtual channel |
US7439134B1 (en) * | 2007-04-20 | 2008-10-21 | Freescale Semiconductor, Inc. | Method for process integration of non-volatile memory cell transistors with transistors of another type |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
KR101858521B1 (ko) * | 2011-06-13 | 2018-06-28 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
JPH04176172A (ja) | 1990-11-07 | 1992-06-23 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
JP3105288B2 (ja) | 1991-05-10 | 2000-10-30 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
JPH0677402A (ja) * | 1992-07-02 | 1994-03-18 | Natl Semiconductor Corp <Ns> | 半導体デバイス用誘電体構造及びその製造方法 |
JPH07183409A (ja) | 1993-12-24 | 1995-07-21 | Seiko Epson Corp | 半導体装置とその製造方法 |
KR100232200B1 (ko) * | 1997-05-26 | 1999-12-01 | 김영환 | 비휘발성 메모리 소자 및 제조 방법 |
US6008091A (en) | 1998-01-27 | 1999-12-28 | Lucent Technologies Inc. | Floating gate avalanche injection MOS transistors with high K dielectric control gates |
US6207505B1 (en) * | 1998-03-23 | 2001-03-27 | Texas Instruments-Acer Incorporated | Method for forming high density nonvolatile memories with high capacitive-coupling ratio |
JP3513018B2 (ja) | 1998-06-30 | 2004-03-31 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2000049241A (ja) | 1998-07-28 | 2000-02-18 | Matsushita Electron Corp | 半導体メモリ装置およびその製造方法 |
KR100455737B1 (ko) * | 1998-12-30 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의게이트산화막형성방법 |
JP2000216360A (ja) | 1999-01-26 | 2000-08-04 | Hitachi Ltd | 半導体メモリ素子 |
US6309927B1 (en) * | 1999-03-05 | 2001-10-30 | Advanced Micro Devices, Inc. | Method of forming high K tantalum pentoxide Ta2O5 instead of ONO stacked films to increase coupling ratio and improve reliability for flash memory devices |
JP2001015714A (ja) | 1999-04-28 | 2001-01-19 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
KR100351450B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
KR20010066386A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 플래시 메모리의 게이트전극 제조방법 |
JP4078014B2 (ja) * | 2000-05-26 | 2008-04-23 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びその製造方法 |
JP2002124650A (ja) * | 2000-10-17 | 2002-04-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
2001
- 2001-12-03 JP JP2001368081A patent/JP2003168749A/ja active Pending
-
2002
- 2002-12-02 WO PCT/JP2002/012599 patent/WO2003049196A1/ja active Application Filing
- 2002-12-02 US US10/496,000 patent/US7034355B2/en not_active Expired - Lifetime
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086525A (ja) * | 2004-09-16 | 2006-03-30 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
US7960230B2 (en) | 2004-09-22 | 2011-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US8076711B2 (en) | 2004-09-22 | 2011-12-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US8318561B2 (en) | 2004-09-22 | 2012-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2007287859A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
US8008152B2 (en) | 2006-04-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
JP2009536791A (ja) * | 2006-05-10 | 2009-10-15 | マイクロン テクノロジー, インク. | マイクロ電子工学装置のための電子部品、およびその製造方法 |
US8264026B2 (en) | 2009-01-28 | 2012-09-11 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of manufacturing the same |
JP2009164624A (ja) * | 2009-03-09 | 2009-07-23 | Toshiba Corp | 半導体装置の製造方法 |
JP2018534775A (ja) * | 2015-10-12 | 2018-11-22 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | メモリアレイ及び論理デバイスを形成する方法 |
JP2018037631A (ja) * | 2016-08-30 | 2018-03-08 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリデバイスの製造方法 |
Also Published As
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