JP2023101772A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】簡単な構造で耐圧を向上させることができ、かつ終端構造部の長さを短縮できる。【解決手段】p+ベース層3は、活性部102の外周において半導体基体のおもて面とn-型炭化珪素エピタキシャル層1との間に、終端構造部101に接して設けられている。半導体基体のおもて面に層間絶縁膜21,5が重畳する。終端構造部101は、活性部102の外側に配置され、第1,2JTE領域6,7と、n+型チャネルストッパ領域4と、を有する。第1,2JTE領域6,7は、p+ベース層3に連続して設けられ、n-型炭化珪素エピタキシャル層1とのpn接合を形成する。第2JTE領域7の外側の先端は、半導体基体のおもて面から離れた深さに位置して層間絶縁膜5とは接触せず、かつ、深さ方向における当該先端と層間絶縁膜5との間の距離に対して、半導体基体のおもて面に平行な方向における当該先端とn+型チャネルストッパ領域4との間の距離が長い。【選択図】図1
Description
この発明は、ワイドバンドギャップ半導体縦型MOSFET等の半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン(Si)が用いられている。パワー半導体装置は、バイポーラトランジスタやIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやIGBTは、MOSFETに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数kHz程度のスイッチング周波数での使用が限界であり、IGBTは数十kHz程度のスイッチング周波数での使用が限界である。一方、パワーMOSFETは、バイポーラトランジスタやIGBTに比べて電流密度が低く大電流化が難しいが、数MHz程度までの高速スイッチング動作が可能である。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、IGBTやパワーMOSFETはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製(製造)可能な半導体材料として炭化珪素(SiC)が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが3eVと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより1桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素以外の、シリコンよりもバンドギャップが広い半導体(以下、ワイドバンドギャップ半導体とする)である例えば窒化ガリウム(GaN)にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の低抵抗化および高耐圧化を図ることができる。
ワイドバンドギャップ半導体を用いたパワー半導体装置において、オフ状態で耐圧を保持するために素子外周部に終端構造部に耐圧構造を設ける必要がある。代表的な例としてメサ部に接合終端構造(JTE:Junction Termination Extension)を形成する方法がある(例えば、下記非特許文献1、2参照)。なお終端構造部領域は横幅が短いほど素子面積を小さくできるため好ましい。
Ranbir Singh,et al.,"SiC Power Schottky and PiN Diodes",IEEE Transactions on Electron Devices,Vol.49,No.4,APRIL,2002.
Dai Okamoto,et al.,"13-kV,20-A 4H-SiC PiN Diodes for Power System Applications",Materials Science Forμm,Vol.778-780,pp 855-858,2014
図17は、従来の半導体装置の終端構造部の構成を示す断面図である。従来の終端構造部101においてメサ部のように活性領域(活性部)102と高さが異なる領域でパターニングを実施する際に、フォトリソグラフィの焦点深度が異なるためにプロセス難易度が向上してしまう。このため、終端構造部101は活性部102と同じ高さにする方が好ましい。図17の半導体装置は、n+型炭化珪素基板2上に形成されたn-型炭化珪素エピタキシャル層1のおもて面側に形成されたp+型ベース層3、n+型チャネルストッパ領域4、層間絶縁膜5、第1JTE領域(p型層)6、第2JTE領域(p-型層)7を有している。
図18は、従来のメサ部を形成しない場合の半導体装置の終端構造部の構成を示す断面図である。終端構造部101と活性部102を同じ高さにした場合、活性部102端に形成されるp+型ベース層3のコーナー部に電界集中が生じて耐圧低下を招いてしまう。
図19は、従来の終端構造部のシミュレーションによる耐圧計算結果を示す図である。図19(a)は、1200V耐圧クラスの図17の終端構造部101の耐圧、図19(b)は、1200V耐圧クラスの図18の終端構造部101の耐圧を示す。図17の構造よりも図18の構造の方が耐圧低下していることがわかる。
また、終端構造部101を短くする目的においては、縦方向のp型層6,7ドーズ量を活性部102の端から素子端部に向けて濃度が低くなるように次第にグラデーションを設けることが好ましい。しかしながら、従来の終端構造部101で横方向グラデーションを実現する例として、空間変調構造を用いるとパターニング精度の関係でプロセスバラつきが生じやすくプロセス難易度が高くなる問題が生じる。
この発明は上述した従来技術による問題点を解消するため、簡単な構造で耐圧を向上させることができ、かつ終端構造部の長さを短縮できる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され耐圧構造が形成された終端構造部と、を含み、各半導体層が半導体基体に形成された半導体装置であって、前記半導体層としての第1導電型のドリフト層と、前記終端構造部よりも内側において前記半導体基体のおもて面と前記ドリフト層との間に設けられ、前記終端構造部に接する、前記半導体層としての第2導電型のベース層と、前記活性領域から前記終端構造部にわたって前記半導体基体のおもて面に重畳する層間絶縁膜と、を備える。前記終端構造部は、前記ベース層から連続する第2導電型の第1半導体層と、前記ドリフト層に連続し、かつ前記第1半導体層と接してpn接合を形成する第1導電型の第2半導体層と、前記第1半導体層よりも外側に、前記第1半導体層と離れて設けられたチャネルストッパ層と、を有する。前記第1半導体層の外側の先端は、前記半導体基体のおもて面から離れた深さに位置して前記層間絶縁膜とは接触せず、かつ、深さ方向における当該先端と前記層間絶縁膜との間の距離に対して、前記半導体基体のおもて面に平行な方向における当該先端と前記チャネルストッパ層との間の距離が長いことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、電流が流れる活性領域と、前記活性領域の外側に配置され耐圧構造が形成された終端構造部と、を含み、各半導体層が半導体基体に形成され、前記活性領域にゲート電極が埋め込まれたトレンチを含むMOSゲート構造を有する半導体装置の製造方法であって、前記半導体層としての第1導電型のドリフト層を形成する工程を行う。前記ドリフト層の上に、前記MOSゲート構造と前記終端構造部との間に配置されて前記終端構造部に接する前記半導体層としての第2導電型のベース層の少なくとも一部と、前記トレンチの底部に接する前記半導体層としての第2導電型のトレンチ底半導体層と、を同時に形成する工程を行う。前記活性領域内に、前記MOSゲート構造の第2導電型のチャネル領域を形成する工程を行う。前記終端構造部における前記ドリフト層の上に、前記半導体層としての第2導電型の第1半導体層を形成する工程を行う。前記チャネル領域の上に、前記ベース層に電気的に接続して、前記チャネル領域よりも高不純物濃度の前記半導体層としての第2導電型の高濃度半導体層を形成する工程を行う。前記高濃度半導体層を形成する工程を、前記第1半導体層を形成する工程よりも後に実施し、前記第1半導体層の表面の位置を、深さ方向において、前記高濃度半導体層の表面の位置よりも前記半導体基体内の深い位置にすることを特徴とする。
本発明にかかる半導体装置および半導体装置の製造方法によれば、メサ部を設けない終端構造部の耐圧を向上させることができ、かつ終端構造部の横方向長さを短くできる効果を有する。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。+および-を含めたnやpの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“-”はその直後の指数につくバーを意味しており、指数の前に“-”を付けることで負の指数をあらわしている。
(実施の形態1)
本実施形態にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態1においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。また、第1導電型をn型とし、第2導電型をp型とした例について説明する。
本実施形態にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態1においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。また、第1導電型をn型とし、第2導電型をp型とした例について説明する。
図1は、実施の形態1にかかる炭化珪素半導体装置の終端構造部の構成を示す断面図である。n+型炭化珪素基板(ワイドバンドギャップ半導体基板)2の第1主面、例えば(0001)面(Si面)、にn-型炭化珪素エピタキシャル層(ワイドバンドギャップ半導体堆積層)1が堆積されている。
n+型炭化珪素基板2は、例えば窒素(N)がドーピングされた炭化珪素単結晶基板である。n-型炭化珪素エピタキシャル層1は、n+型炭化珪素基板2よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度n型ドリフト層(ドリフト層)である。以下、n+型炭化珪素基板2単体、またはn+型炭化珪素基板2とn-型炭化珪素エピタキシャル層1を併せて炭化珪素半導体基板とする。
そして、n-型炭化珪素エピタキシャル層1のおもて面側には、活性領域(活性部)102にp+型ベース層(p+層)3が形成され、終端構造部101には、p+型ベース層3に接する第1JTE領域6、第2JTE領域7(p型層6,p-型層7:第1半導体層)が形成され、終端構造部101の端部にはn+型チャネルストッパ領域(チャネルストッパ層)4が形成される。そして、活性部102端のp+層3の下部とJTE領域であるp型層6、p-型層7の下部の高さを±0.3μm以内に配置する。p型層6、p-型層7は、p+層3の高さ(深さ)方向でみて底部がp+層3と同じ位置であり、p+層3よりも高さが低い。
図2は、実施の形態1の終端構造部のシミュレーションによる耐圧計算結果を示す図である。図1に示した終端構造部101の構造によれば、活性部102端のp+層3のコーナー部に集中する電界を緩和することができ耐圧が向上できる。なお、JTE領域であるp型層6の方がp-型層7よりも不純物濃度が濃い方が好ましい。
図3は、実施の形態1にかかる半導体装置の活性部の構造例を示す断面図である。n-型炭化珪素エピタキシャル層1の第1主面側には濃いn層(第1n型CSL領域)15aが形成されており、濃いn型領域15aはn+型炭化珪素基板2よりも低くn型炭化珪素エピタキシャル層1よりも高い不純物濃度で、例えば窒素がドーピングされている。
n+型炭化珪素基板2のn-型炭化珪素エピタキシャル層1側に対して反対側の表面(炭化珪素半導体基体の裏面)には、裏面電極が設けられドレイン電極を構成する。炭化珪素基板表面にフォトリソグラフィによるパターニングと窒素をイオン注入することで終端構造部101には形成されないようにn層15aを形成する。
n層15a部分には、パターニングとアルミニウムをイオン注入により複数のp+層(トレンチ底半導体層)3aが形成されている。p+層3aの活性化不純物濃度は、1.0×1017~1.0×1019cm-3程度、深さは0.1~1.5μm程度が好ましい。そして、窒素を添加したエピタキシャル成長によりn-層1と同等の濃度の炭化珪素を0.1~1.5μm堆積してIIの領域を形成する。
また、フォトリソグラフィによるパターニングと窒素をイオン注入することで、終端構造部101には形成されないように、第2n型CSL領域(n層)15bがn層15a上に形成されている。この際、n層15bは、n-層1と同じ程度の濃度領域ができないように形成されている。
また、パターニングとアルミニウムをイオン注入することでp+層3aと電気的に接続されるようにp+層3bが形成されている。p+層3bの活性化不純物濃度は1.0×1017~1.0×1019cm-3程度、深さは0.2~2.0μm程度が好ましい。窒素、もしくはアルミニウムを添加したエピタキシャル成長により炭化珪素を0.1~1.5μm堆積してIIIの領域を形成する。
そして、フォトリソグラフィによるパターニングとアルミニウムをイオン注入することで終端構造部101には形成させないようにp型チャネル領域(p層)16が形成されている。p層16の活性化不純物濃度は1.0×1016~1.0×1019cm-3程度、深さは0.3~1.5μm程度が好ましい。また、フォトリソグラフィによるパターニングとリン、もしくは砒素、もしくは窒素をイオン注入することでn型ソース領域(n+層)17が形成されている。n+層17の活性化不純物濃度は1.0×1018~1.0×1020cm-3程度、深さは0.05~0.5μm程度が好ましい。
また、フォトリソグラフィによるパターニングとアルミニウムをイオン注入することでp+層3bに電気的に接続されるようにp型領域(p+層:高濃度半導体層)18が形成されている。p+層18の活性化不純物濃度は1.0×1017~1.0×1020cm-3程度、深さは0.2~2.0μm程度が好ましい。
また、カーボン膜を0.01~5.0μm程度堆積させた後にアニールを1500℃~1900℃で実施し、イオン注入した不純物を活性化する。フォトリソグラフィによるパターニングとドライエッチングによりトレンチ19をp+層3aを貫かないように形成されている。トレンチ19は幅0.1~1.5μm、深さ0.2~2.0μm程度が好ましい。トレンチ19内を覆うようにポリシリコンの絶縁膜が堆積され、絶縁膜は例えば減圧CVD法により600~900℃程度の高温で成膜するHTO(High Temperature Oxide)膜を厚さ30nm~200nmで形成されている。
トレンチ19内を埋めるように絶縁膜を堆積した後、トレンチ19内の少なくとも2/3の深さのポリシリコンを残すようにエッチングしてゲート電極20が形成されている。また、酸化膜を厚さ0.1~3.0μm程度堆積した後にパターニングとエッチングにより層間絶縁膜21が形成されている。
また、蒸着もしくはスパッタ法によりチタン、ニッケル、タングステン、アルミニウムのいずれか一種類以上を総厚さ0.5~8.0μm程度堆積し、パターニングとエッチングによりソース電極22が形成されている。以上により、実施の形態1に示される活性部が構成されている。
図3では、3つのトレンチ構造のみを図示しているが、さらに多くのトレンチMOS構造が並列に配置されていてもよい。なお、活性部102内のp+層18、もしくはソース電極22は、終端構造部101の半導体層3と接する。
図1に示した炭化珪素半導体装置の終端構造部101のp+層3は図3に示した活性部102のp+層3aと同じものを想定しているが、異なっていても構わない。
図4~図8は、実施の形態1にかかる半導体装置の終端構造部の製造工程を示す断面図である。これらの図を用いて終端構造部の製造工程を順に説明する。
はじめに、図4に示すように、n+型炭化珪素基板2に窒素を添加したエピタキシャル成長法によりn-層1a(ドリフト層、第2半導体層)を形成する。n-層1aの濃度は1.0×1014~1.0×1017cm-3程度、厚さ4μm~100μm程度が好ましい。n+型炭化珪素基板2側の表面(炭化珪素半導体基体の裏面)には、裏面電極が設けられドレイン電極を構成する。
つぎに、図5に示すように、炭化珪素半導体基体の第1主面側にパターニングとアルミニウムをイオン注入することでp+型ベース層(p+層)3aを形成する。p+層3aの活性化不純物濃度は1.0×1017~1.0×1019cm-3程度、深さは0.1~1.5μm程度が好ましい。また、p+層3aの側部の位置にパターニングとアルミニウムをイオン注入することでp-層6を形成する。p-層6の活性化不純物濃度は1.0×1016~1.0×1018cm-3程度、深さは0.1~1.5μm程度が好ましい。さらに、p-層6の側部にパターニングとアルミニウムをイオン注入することでp-層6よりも活性化不純物濃度が低くなるようにp-層7を形成する。p-層7の活性化不純物濃度は8.0×1015~8.0×1017cm-3程度、深さは0.1~1.5μm程度が好ましい。
つぎに、図6に示すように、炭化珪素基板1側のおもて面側に窒素を添加したエピタキシャル成長法によりn-層1bを形成することでIIの領域(第2半導体層)を形成する。n-層1bの濃度は1.0×1014~1.0×1017cm-3程度でn-層1aと同等の濃度、厚さ0.1μm~1.5μm程度が好ましい。そして、p+層3a上の位置には、パターニングとアルミニウムをイオン注入によりp+層3aと電気的に接続されるようにp+層3bを形成する。p+層3bの活性化不純物濃度は1.0×1017~1.0×1019cm-3程度、深さは0.2~2.0μm程度が好ましい。
つぎに、図7に示すように、炭化珪素基板1側のおもて面側に窒素を添加したエピタキシャル成長法によりn-層1cを形成することでIIIの領域を形成する。n-層1cの濃度は1.0×1014~1.0×1017cm-3程度でn-層1aと同等の濃度、厚さ0.1μm~1.5μm程度が好ましい。そして、p+層3b上の位置には、パターニングとアルミニウムをイオン注入によりp+層3a,3bと電気的に接続されるようにp+層3cを形成する。p+層3cの活性化不純物濃度は1.0×1017~1.0×1020cm-3程度、深さは0.2~2.0μm程度が好ましい。なお、p+層3cは、活性部102のp+層18と同時に形成しても構わない。
この後、フォトリソグラフィによるパターニングとリン、もしくは砒素、もしくは窒素をイオン注入することでn-層1cの端部にn+型チャネルストッパ領域(n+層)4を形成する。n+層4の活性化不純物濃度は1.0×1018~1.0×1020cm-3程度、深さは0.05~0.5μm程度が好ましい。なお、n+層4は、活性部のn+層17と同時に形成しても構わない。そして、カーボン膜を0.01~5.0μm程度堆積させた後にアニールを1500℃~1900℃で実施し、イオン注入した不純物を活性化する。
つぎに、図8に示すように酸化膜を厚さ0.1~3.0μm程度堆積し層間絶縁膜5を形成する。なお、層間絶縁膜5は、活性部の層間絶縁膜21と同時に形成しても構わない。以上説明した工程により実施の形態1の終端構造部101を形成できる。
(実施の形態2)
本実施形態にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態2においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。
本実施形態にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態2においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。
図9は、実施の形態2にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態2においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
また、終端構造部101の作製方法について、実施の形態1で説明したp+層3a形成までの工程(図4および図5の一部)と同様である。
図9に示すように、p+層3aの底部の位置を同じとし、パターニングとアルミニウムをイオン注入することで端部の方向に複数のp型ガードリング領域(p+層:ガードリング)8を形成する。p+層8の活性化不純物濃度は1.0×1017~1.0×1019cm-3程度、深さは0.1~1.5μm程度が好ましい。なお、p+層8はp+層3aと同時に形成しても構わない。
この後、炭化珪素基板1側の表面に窒素を添加したエピタキシャル成長法によりn-層1bを形成することでIIの領域を形成する。その後は実施の形態1と同様の工程で作製する。以上説明した工程により実施の形態2の終端構造部101を形成できる。
図9に示すように、活性部102端のp+層3と離してp+層8が炭化珪素基板1に埋め込まれ複数配置され、p+層3とp+層8の下部の高さは±0.3μm以内である。p+層8はガードリング構造として機能し、p+層8のコーナー部の電界集中を緩和することで耐圧向上できる。なお、p+層8の濃度はp+層3と同じ濃度であれば1回のイオン注入で形成できるため好ましい。p+層8の間の横方向間隔は狭い方が好ましく、最も活性部102の端に近い箇所は0.01μm~1.0μm程度がよい。また、活性部102の端から離れるにつれて間隔を段階的に広くすることがより好ましい。
(実施の形態3)
図10は、実施の形態3にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態3においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態3においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図10は、実施の形態3にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態3においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態3においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
また、終端構造部101の作製方法は、実施の形態1で説明したp-層6形成までの工程(図4および図5)と同様である。つぎに、炭化珪素基板1側の表面に窒素を添加したエピタキシャル成長法によりn-層1b(図6参照)を形成する。n-層1bの濃度は1.0×1014~1.0×1017cm-3程度でn-層1aと同等の濃度、厚さ0.1μm~1.5μm程度が好ましい。つぎに、p+層3aの位置にパターニングとアルミニウムをイオン注入によりp+層3aと電気的に接続されるようにp+層3bを形成する(図6参照)。
つぎに、図10に示すように、パターニングとアルミニウムをイオン注入により第3JTE領域(p-層:第1半導体層)9を少なくとも一部がp-層6の上部に位置するように形成する。p-層9の活性化不純物濃度は1.0×1016~1.0×1018cm-3程度、深さは0.1~1.5μm程度が好ましい。
そして、炭化珪素基板1側の表面に窒素を添加したエピタキシャル成長法によりn-層1c(図7参照)を形成する。n-層1cの濃度は1.0×1014~1.0×1017cm-3程度でn-層1aと同等の濃度、厚さ0.1μm~1.5μm程度が好ましい。つぎに、図10に示すように、パターニングとアルミニウムをイオン注入により第4JTE領域(p-層)10を少なくとも一部がp-層6の上部に位置するように形成する。p-層9の活性化不純物濃度は1.0×1016~1.0×1018cm-3程度、深さは0.1~1.5μm程度が好ましい。その後は実施の形態1と同様の工程で作製する。以上説明した工程により実施の形態2の終端構造部101を形成できる。
図10に示す構造によれば、実施の形態1(図1)と同様の効果が得られる。図10では、実施の形態1(図1)と異なり終端構造部101内で横方向にp-濃度を変えずに高さ方向に濃度勾配をつけて耐圧保持できる構造である。p-層6は活性部端のp+層3の下部の高さと±0.3μm以内に配置する。なお、p-層のドーズ量で示される高さ方向のアクセプタ濃度の積分値は、図中のa線ドーズ量>b線ドーズ量>c線ドーズ量、とすることで終端構造部101の横方向にグラデーションが形成され、実施の形態1(図1)と同様の耐圧が得られる。
(実施の形態4)
図11は、実施の形態4にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態4においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態4においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図11は、実施の形態4にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態4においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態4においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
また、終端構造部101の作製方法は、実施の形態1で説明したp+層3b形成までの工程(図4~図6)と同様である。つぎに、図11に示すように、パターニングとアルミニウムをイオン注入によりp-層9を少なくとも一部がp-層6の上部に位置するように形成する。p-層9の活性化不純物濃度は1.0×1016~1.0×1018cm-3程度、深さは0.1~1.5μm程度が好ましい。つぎに、パターニングとアルミニウムをイオン注入により第5JTE領域(p-層)12を少なくとも一部がp-層7の上部に位置しp-層9と連結するように形成する。p-層12の活性化不純物濃度は1.0×1016~1.0×1018cm-3程度、深さは0.1~1.5μm程度が好ましい。
つぎに、炭化珪素基板1側の表面に窒素を添加したエピタキシャル成長法によりn-層1cを形成する(図7参照)。n-層1cの濃度は1.0×1014~1.0×1017cm-3程度でn-層1aと同等の濃度、厚さ0.1μm~1.5μm程度が好ましい。パターニングとアルミニウムをイオン注入によりp+層3aと電気的に接続されるようにp+層3cを形成する(図7参照)。p+層3cの活性化不純物濃度は1.0×1017~1.0×1020cm-3程度、深さは0.2~2.0μm程度が好ましい。なお、p+層3cは、活性部102のp+層18と同時に形成しても構わない。
この後、パターニングとアルミニウムをイオン注入によりp-層10を少なくとも一部がp-層9の上部に位置するように形成する。p-層10の活性化不純物濃度は1.0×1016~1.0×1018cm-3程度、深さは0.1~1.5μm程度が好ましい。つぎに、パターニングとアルミニウムをイオン注入により第6JTE領域(p-層)14を少なくとも一部がp-層12の上部に位置しp-層10と連結するように形成する。p-層14の活性化不純物濃度は1.0×1016~1.0×1018cm-3程度、深さは0.1~1.5μm程度が好ましい。その後は実施の形態1と同様の工程で作製する。以上説明した工程により実施の形態4の終端構造部101を形成できる。
図11に示す終端構造部101の例では、p-層7のおもて面側はp-層9,12に接している。また、p-層12のおもて面側はp-層10,14に接している。
図11に示す終端構造部101によれば、実施の形態1(図4)に示した構造に加えてp-層6,7よりもおもて面側にp-層9,10,12,14を形成している。なお、p-層のドーズ量で示される高さ方向のアクセプタ濃度の積分値は、図11に示すa線ドーズ量>b線ドーズ量>c線ドーズ量>d線ドーズ量>e線ドーズ量>f線ドーズ量、となるようにp-層6,7,9,12,10,14を形成することで、ドーズ量が活性部102の端から離れるほど低くなるために好ましい。
例えば、p-層6よりもp-層9を活性部102の端から離す、p-層9よりもp-層10を活性部102の端から離す、p-層7よりもp-層12を活性部102の端から離す、p-層12よりもp-層14を活性部102の端から離すように形成することが好ましい。また、高さ方向領域に少なくとも2段以上の濃度勾配を持つことで耐圧保持の効果が得られる。このような実施の形態4によれば、実施の形態1(図1)よりも終端構造部101の横方向の長さを短くできる。
(実施の形態5)
図12は、実施の形態5にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態5においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態5においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図12は、実施の形態5にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態5においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態5においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
また、終端構造部101の作製方法は、実施の形態1で説明したp+層3b形成までの工程(図4~図6)と同様である。つぎに、炭化珪素基板1側の表面に窒素を添加したエピタキシャル成長法によりn-層1cを形成する(図7参照)。その後、実施の形態4と同様にp-層10と、p-層14を形成する。その後は実施の形態1と同様の工程で作製する。以上説明した工程により実施の形態5の終端構造部101を形成できる。
図12の構造によれば、終端構造部101の高さ方向領域の濃度勾配を最小の2段として、構造及び製造を簡単に行え、かつ耐圧を保持できる。
(実施の形態6)
図13は、実施の形態6にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態6においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態6においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図13は、実施の形態6にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態6においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態6においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
また、終端構造部101の作製方法は実施の形態1で説明したp+層3c形成までの工程(図4~図6)と同様である。つぎに、パターニングとアルミニウムをイオン注入によりp-層10を形成する。p-層10の活性化不純物濃度は1.0×1016~1.0×1018cm-3程度、深さは0.1~1.5μm程度が好ましい。その後は実施の形態1と同様の工程で作製する。以上説明した工程により実施の形態6の終端構造部101を形成できる。
図13の終端構造部101の構造によれば、実施の形態(図1)に加えて、横方向に単一の濃度のp-層10を設けるのみであり、横方向にグラデーションを設けなくても同様に耐圧保持の効果が得られる。
(実施の形態7)
図14は、実施の形態7にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態7においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態7においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図14は、実施の形態7にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態7においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態7においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
また、終端構造部101の作製方法は実施の形態1で説明したp+層3c形成までの工程(図4~図6)と同様である。つぎに、炭化珪素基板1側の表面に窒素を添加したエピタキシャル成長法によりn-層1cを形成する(図7参照)。その後は実施の形態1と同様の工程で作成する。以上説明した工程により実施の形態6の終端構造部101を形成できる。
図14の終端構造部101の構造に示すように、実施の形態1(図1)に対し、p-層層の上下の位置関係が入れ変わった場合でも、同様に耐圧保持でき横方向の長さを短くできる効果が得られる。
(実施の形態8)
図15は、実施の形態8にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態8においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態8においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図15は、実施の形態8にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態8においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態8においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
また、終端構造部101の作製方法は実施の形態2のp+層3bの形成までの工程(図9)と同様である。この後、p+層3bのおもて面側にパターニングとアルミニウムをイオン注入によりp-層9を形成する。p-層9の活性化不純物濃度は1.0×1016~1.0×1018cm-3程度、深さは0.1~1.5μm程度が好ましい。その後は実施の形態3と同様に作成する(図10参照、p-層9のおもて面側にp-層10などを作成)。以上説明した工程により実施の形態8の終端構造部101を形成できる。
図15に示した終端構造部101の構造では、p+層8にp-層9が接し、p-層9にp-層10が接し、p-層9よりもp-層10の方が端部位置まで伸びて形成されている。
図15に示した終端構造部101の構造によれば、実施の形態2(図9)に比して横方向の長さを短くできる。すなわち、p+層8よりもおもて面側に配置されたp-層9,10により下部のp+層8で緩和する電界を調整することができるために終端構造部101の横方向長さを短くすることができる。
(実施の形態9)
図16は、実施の形態9にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態9においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態9においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
図16は、実施の形態9にかかる半導体装置の終端構造部の構成を示す断面図である。実施の形態9においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、MOSFETを例に説明する。実施の形態9においても活性部102の構造例は、実施の形態1(図3)と同様であり、活性部102の作製方法についても実施の形態1と同様である。
また、終端構造部101の作製方法は実施の形態3のp+層3cの形成までの工程(図10)と同様である。この後、p-層9のおもて面側パターニングとアルミニウムをイオン注入することで複数のp+層8を形成する。p+層8の活性化不純物濃度は1.0×1017~1.0×1019cm-3程度、深さは0.1~1.5μm程度が好ましい。なお、p+層8はp+層3c、もしくは活性部102のp+層18と同時に形成しても構わない。
この後、フォトリソグラフィによるパターニングとリン、もしくは砒素、もしくは窒素をイオン注入することでn+層4を形成する。n+層4の活性化不純物濃度は1.0×1018~1.0×1020cm-3程度、深さは0.05~0.5μm程度が好ましい。なお、n+層4は、活性部102のn+層17と同時に形成しても構わない。その後は実施の形態1と同様の工程で作製する。以上説明した工程により実施の形態9の終端構造部101を形成できる。
図16に示した終端構造部101の構造では、下層からみてp-層6のおもて面側にp-層9が接し、p-層6よりもp-層9の方が端部位置まで伸びて形成されている。また、p-層9のおもて面側に複数のp+層8が接して形成されている。p+層8は、p+層3に接していない。
図16に示した終端構造部101の構造によれば、実施の形態2(図9)と比べてp+層8とp-層9の上下の位置関係が入れ変わった場合でも、同様に耐圧保持でき横方向の長さを短くできる効果が得られる。
以上において本実施形態では、炭化珪素でできた炭化珪素基板の主面を(0001)面とし当該(0001)面上にMOSを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本実施形態は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
以上のように、本実施形態にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
1(1a,1b、1c) n-型炭化珪素エピタキシャル層(n-層)
2 n+型炭化珪素基板
3(3a,3b、3c) p+ベース層(p+層)
4 n+型チャネルストッパ領域(n+層)
5 層間絶縁膜
6 第1JTE領域(p型層)
7 第2JTE領域(p-型層)
8 p型ガードリング領域(p+層)
9 第3JTE領域(p-層)
10 第4JTE領域(p-層)
12 第5JTE領域(p-層)
14 第6JTE領域(p-層)
15a,15b n型CSL領域(n層)
16 p型チャネル領域(p層)
17 n型ソース領域(n+層)
18 p型領域(p+層)
19 トレンチ
20 ゲート電極
21 層間絶縁膜
22 ソース電極
2 n+型炭化珪素基板
3(3a,3b、3c) p+ベース層(p+層)
4 n+型チャネルストッパ領域(n+層)
5 層間絶縁膜
6 第1JTE領域(p型層)
7 第2JTE領域(p-型層)
8 p型ガードリング領域(p+層)
9 第3JTE領域(p-層)
10 第4JTE領域(p-層)
12 第5JTE領域(p-層)
14 第6JTE領域(p-層)
15a,15b n型CSL領域(n層)
16 p型チャネル領域(p層)
17 n型ソース領域(n+層)
18 p型領域(p+層)
19 トレンチ
20 ゲート電極
21 層間絶縁膜
22 ソース電極
Claims (16)
- 電流が流れる活性領域と、前記活性領域の外側に配置され耐圧構造が形成された終端構造部と、を含み、各半導体層が半導体基体に形成された半導体装置であって、
前記半導体層としての第1導電型のドリフト層と、
前記終端構造部よりも内側において前記半導体基体のおもて面と前記ドリフト層との間に設けられ、前記終端構造部に接する、前記半導体層としての第2導電型のベース層と、
前記活性領域から前記終端構造部にわたって前記半導体基体のおもて面に重畳する層間絶縁膜と、
を備え、
前記終端構造部は、
前記ベース層から連続する第2導電型の第1半導体層と、
前記ドリフト層に連続し、かつ前記第1半導体層と接してpn接合を形成する第1導電型の第2半導体層と、
前記第1半導体層よりも外側に、前記第1半導体層と離れて設けられたチャネルストッパ層と、を有し、
前記第1半導体層の外側の先端は、前記半導体基体のおもて面から離れた深さに位置して前記層間絶縁膜とは接触せず、かつ、深さ方向における当該先端と前記層間絶縁膜との間の距離に対して、前記半導体基体のおもて面に平行な方向における当該先端と前記チャネルストッパ層との間の距離が長いことを特徴とする半導体装置。 - 前記第1半導体層の外側の前記先端は、深さ方向において、前記チャネルストッパ層の前記層間絶縁膜側の表面よりも前記半導体基体内の深い位置に設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記チャネルストッパ層は、0.05μm~0.5μmの深さで形成されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2半導体層は、前記第1半導体層の外側の前記先端の周囲を囲み、
前記第1半導体層の外側の前記先端の前記pn接合によって形成される空乏層が前記層間絶縁膜側へも拡がることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。 - 前記第1半導体層は、前記ベース層よりも不純物濃度が低いことを特徴とする請求項1から4のいずれか1項に記載の半導体装置。
- 前記第1半導体層は、前記ベース層側から外側に向かうにしたがって不純物濃度が低くなることを特徴とする請求項5に記載の半導体装置。
- 前記第1半導体層の下部は、前記ベース層側から外側に向かうにしたがって前記半導体基体のおもて面から浅い深さに位置することを特徴とする請求項1から5のいずれか1項に記載の半導体装置。
- 前記活性領域は、ゲート電極が埋め込まれたトレンチを含むMOSゲート構造を有することを特徴とする請求項1から7のいずれか1項に記載の半導体装置。
- 前記ベース層は、前記トレンチよりも前記半導体基体の裏面側に深く形成されていることを特徴とする請求項8に記載の半導体装置。
- 前記第1半導体層は、前記トレンチよりも前記半導体基体の裏面側に深く形成されていることを特徴とする請求項8または9に記載の半導体装置。
- 前記ベース層および前記第1半導体層は、深さ方向における端部が同じ位置であることを特徴とする請求項1から10のいずれか1項に記載の半導体装置。
- 前記ベース層および前記第1半導体層は、深さ方向における端部の位置の差が±0.2μmの範囲内であることを特徴とする請求項1から10のいずれか1項に記載の半導体装置。
- 前記層間絶縁膜の厚さは、0.1μm~3.0μmであることを特徴とする請求項1から12のいずれか1項に記載の半導体装置。
- 前記ベース層の不純物濃度は、1.0×1017cm-3~1.0×1019cm-3であることを特徴とする請求項1から13のいずれか1項に記載の半導体装置。
- 電流が流れる活性領域と、前記活性領域の外側に配置され耐圧構造が形成された終端構造部と、を含み、各半導体層が半導体基体に形成され、前記活性領域にゲート電極が埋め込まれたトレンチを含むMOSゲート構造を有する半導体装置の製造方法であって、
前記半導体層としての第1導電型のドリフト層を形成する工程と、
前記ドリフト層の上に、前記MOSゲート構造と前記終端構造部との間に配置されて前記終端構造部に接する前記半導体層としての第2導電型のベース層の少なくとも一部と、前記トレンチの底部に接する前記半導体層としての第2導電型のトレンチ底半導体層と、を同時に形成する工程と、
前記活性領域内に、前記MOSゲート構造の第2導電型のチャネル領域を形成する工程と、
前記終端構造部における前記ドリフト層の上に、前記半導体層としての第2導電型の第1半導体層を形成する工程と、
前記チャネル領域の上に、前記ベース層に電気的に接続して、前記チャネル領域よりも高不純物濃度の前記半導体層としての第2導電型の高濃度半導体層を形成する工程と、
を含み、
前記高濃度半導体層を形成する工程を、前記第1半導体層を形成する工程よりも後に実施し、
前記第1半導体層の表面の位置を、深さ方向において、前記高濃度半導体層の表面の位置よりも前記半導体基体内の深い位置にすることを特徴とする半導体装置の製造方法。 - 前記第1半導体層を形成する工程では、前記第1半導体層として複数のガードリングを形成することを特徴とする請求項15に記載の半導体装置の製造方法。
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