JP2003142683A - 半導体装置および半導体製造方法 - Google Patents
半導体装置および半導体製造方法Info
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- JP2003142683A JP2003142683A JP2001337224A JP2001337224A JP2003142683A JP 2003142683 A JP2003142683 A JP 2003142683A JP 2001337224 A JP2001337224 A JP 2001337224A JP 2001337224 A JP2001337224 A JP 2001337224A JP 2003142683 A JP2003142683 A JP 2003142683A
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- peripheral circuit
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- electrode
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Abstract
(57)【要約】
【課題】 ポリメタル電極を持つ半導体装置におけるコ
ンタクト抵抗特性を適切に改善する。 【解決手段】 ポリシリコンからなるゲート電極12
と、ゲート電極12にバリアメタル11を介して被覆形
成されゲート電極12とともにポリメタル電極を構成す
る高融点メタル10と、前記ポリメタル電極に対する電
気的接続を確保するためのコンタクト部材17とを備え
たものにおいて、前記コンタクト部材17が高融点メタ
ル10およびバリアメタル11を貫通してゲート電極1
2まで達しているようにした。
ンタクト抵抗特性を適切に改善する。 【解決手段】 ポリシリコンからなるゲート電極12
と、ゲート電極12にバリアメタル11を介して被覆形
成されゲート電極12とともにポリメタル電極を構成す
る高融点メタル10と、前記ポリメタル電極に対する電
気的接続を確保するためのコンタクト部材17とを備え
たものにおいて、前記コンタクト部材17が高融点メタ
ル10およびバリアメタル11を貫通してゲート電極1
2まで達しているようにした。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置およ
び半導体製造方法、特に、Siデバイスの構造並びにそ
の製法に関するものである。
び半導体製造方法、特に、Siデバイスの構造並びにそ
の製法に関するものである。
【0002】
【従来の技術】図1はSiデバイスの配線,コンタクト
構造部分を示す平面図である。図2はそのA−A線にお
ける従来装置の構成を示す断面図である。
構造部分を示す平面図である。図2はそのA−A線にお
ける従来装置の構成を示す断面図である。
【0003】図1において、1はトランジスタを構成す
るゲート電極、2はコンタクト、3はトランジスタを構
成する活性領域である。また、図2の12はゲート電極
を構成するPあるいはN型の不純物を含むポリシリコン
膜、10はW等の高融点メタル、11はポリシリコン膜
とW膜の反応を抑制するためのバリアメタルである。以
下、W等の高融点メタル/バリアメタル/ポリシリコン
からなる構成を持つ本ゲート構造をポリメタル電極と呼
ぶ。
るゲート電極、2はコンタクト、3はトランジスタを構
成する活性領域である。また、図2の12はゲート電極
を構成するPあるいはN型の不純物を含むポリシリコン
膜、10はW等の高融点メタル、11はポリシリコン膜
とW膜の反応を抑制するためのバリアメタルである。以
下、W等の高融点メタル/バリアメタル/ポリシリコン
からなる構成を持つ本ゲート構造をポリメタル電極と呼
ぶ。
【0004】近年デバイスの微細化によって、半導体デ
バイスに使用する各種配線層の幅が微細化されるため、
配線層の低抵抗化が必須となっている。トランジスタを
構成するゲート電極も同様で、ポリシリコン電極ポリサ
イド電極(シリサイド膜とポリシリコンの重ね膜)、ポ
リメタル電極、更にはメタル電極と使用されるゲート電
極は、近年低抵抗化されようとしている。
バイスに使用する各種配線層の幅が微細化されるため、
配線層の低抵抗化が必須となっている。トランジスタを
構成するゲート電極も同様で、ポリシリコン電極ポリサ
イド電極(シリサイド膜とポリシリコンの重ね膜)、ポ
リメタル電極、更にはメタル電極と使用されるゲート電
極は、近年低抵抗化されようとしている。
【0005】その一つのポリメタル電極は、高融点メタ
ルを使用するため、低抵抗でありながら、且つ、後工程
の熱処理に対する耐性も強く近年実用化されようとして
いる。しかしながら、ポリメタル電極は高融点メタルと
ポリシリコンの間に両者の反応を抑制するためのバリア
メタルが要るため、バリアメタルの種類によっては後工
程の熱処理による変質によって、このバリアメタルが高
抵抗層になるので、Wとポリシリコン間の界面抵抗が上
昇するといった問題があった。特に、高速のロジック回
路に使われている短距離ゲート電極は、この界面抵抗の
上昇によって、インバータ遅延を引き起し、結果とし
て、デバイスの高速化を阻害するといった欠点があっ
た。例としては、Wとポリシリコンの間にバリアメタル
としてWNを用いたポリメタル電極で、上記の現象が確
認されている。
ルを使用するため、低抵抗でありながら、且つ、後工程
の熱処理に対する耐性も強く近年実用化されようとして
いる。しかしながら、ポリメタル電極は高融点メタルと
ポリシリコンの間に両者の反応を抑制するためのバリア
メタルが要るため、バリアメタルの種類によっては後工
程の熱処理による変質によって、このバリアメタルが高
抵抗層になるので、Wとポリシリコン間の界面抵抗が上
昇するといった問題があった。特に、高速のロジック回
路に使われている短距離ゲート電極は、この界面抵抗の
上昇によって、インバータ遅延を引き起し、結果とし
て、デバイスの高速化を阻害するといった欠点があっ
た。例としては、Wとポリシリコンの間にバリアメタル
としてWNを用いたポリメタル電極で、上記の現象が確
認されている。
【0006】また、W等の高融点メタルは従来から使用
されてきた酸(H2SO4,HCL,HNO3)やアルカ
リ(NH4OH)と過水(H2O2)の混合液からなる洗
浄液を使用できないため、レジスト残渣や異物などの除
去が不十分であるとか、コンタクト抵抗が安定しないと
いった問題があった。
されてきた酸(H2SO4,HCL,HNO3)やアルカ
リ(NH4OH)と過水(H2O2)の混合液からなる洗
浄液を使用できないため、レジスト残渣や異物などの除
去が不十分であるとか、コンタクト抵抗が安定しないと
いった問題があった。
【0007】ちなみに、W/WN/ポリシリコンで構成
されるポリメタル電極は、Wが非常にポピュラーな金属
であること、また、エッチングが従来の延長線の技術で
可能なこと、さらには、ゲートエッチング時のダメージ
除去対策として行う再酸化プロセスをH2/H2O雰囲気
で行えば、Wを酸化させずにポリシリコンのみ選択的に
酸化できるなどの特徴がある。
されるポリメタル電極は、Wが非常にポピュラーな金属
であること、また、エッチングが従来の延長線の技術で
可能なこと、さらには、ゲートエッチング時のダメージ
除去対策として行う再酸化プロセスをH2/H2O雰囲気
で行えば、Wを酸化させずにポリシリコンのみ選択的に
酸化できるなどの特徴がある。
【0008】
【発明が解決しようとする課題】この発明は、ポリメタ
ル電極を持つ半導体装置におけるコンタクト抵抗特性を
適切に改善できる、半導体装置および半導体製造方法を
得ようとするものである。
ル電極を持つ半導体装置におけるコンタクト抵抗特性を
適切に改善できる、半導体装置および半導体製造方法を
得ようとするものである。
【0009】
【課題を解決するための手段】第1の発明に係る半導体
装置では、ポリシリコンからなるゲート電極と、前記ゲ
ート電極にバリアメタルを介して被覆形成され前記ゲー
ト電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に対する電気的接続を確保する
ためのコンタクト部材とを備えたものにおいて、前記コ
ンタクト部材が前記ゲート電極まで達しているようにし
たものである。
装置では、ポリシリコンからなるゲート電極と、前記ゲ
ート電極にバリアメタルを介して被覆形成され前記ゲー
ト電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に対する電気的接続を確保する
ためのコンタクト部材とを備えたものにおいて、前記コ
ンタクト部材が前記ゲート電極まで達しているようにし
たものである。
【0010】第2の発明に係る半導体装置では、半導体
基板に設けられたポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に接続され前記ポリメタ
ル電極に対する電気的接続を確保するための第1のコン
タクト部材と、前記半導体基板における活性領域に接続
され前記半導体基板における活性領域に対する電気的接
続を確保するための第2のコンタクト部材とを備えたも
のにおいて、前記第1および第2のコンタクト部材のう
ち、前記第2のコンタクト部材の前記半導体基板におけ
る活性領域への接続部のみにコンタクト抵抗を安定させ
るためのシリサイド膜を設けたものである。
基板に設けられたポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に接続され前記ポリメタ
ル電極に対する電気的接続を確保するための第1のコン
タクト部材と、前記半導体基板における活性領域に接続
され前記半導体基板における活性領域に対する電気的接
続を確保するための第2のコンタクト部材とを備えたも
のにおいて、前記第1および第2のコンタクト部材のう
ち、前記第2のコンタクト部材の前記半導体基板におけ
る活性領域への接続部のみにコンタクト抵抗を安定させ
るためのシリサイド膜を設けたものである。
【0011】第3の発明に係る半導体装置では、ポリシ
リコンからなるゲート電極と、前記ゲート電極にバリア
メタルを介して被覆形成され前記ゲート電極とともにポ
リメタル電極を構成する高融点メタルと、前記ポリメタ
ル電極に対する電気的接続を確保するためのコンタクト
部材とを備えたものにおいて、前記コンタクト部材が前
記ゲート電極まで達しているとともに、前記コンタクト
部材の側壁として窒化膜を設けたものである。
リコンからなるゲート電極と、前記ゲート電極にバリア
メタルを介して被覆形成され前記ゲート電極とともにポ
リメタル電極を構成する高融点メタルと、前記ポリメタ
ル電極に対する電気的接続を確保するためのコンタクト
部材とを備えたものにおいて、前記コンタクト部材が前
記ゲート電極まで達しているとともに、前記コンタクト
部材の側壁として窒化膜を設けたものである。
【0012】第4の発明に係る半導体装置では、半導体
基板に設けられたポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に接続され前記ポリメタ
ル電極に対する電気的接続を確保するための第1のコン
タクト部材と、前記半導体基板における活性領域に接続
され前記半導体基板における活性領域に対する電気的接
続を確保するための第2のコンタクト部材とを備えたも
のにおいて、前記第1のコンタクト部材が前記バリアメ
タルおよび高融点メタルを貫通してポリシリコンからな
る前記ゲート電極まで達しているとともに、前記第1の
コンタクト部材の側壁として窒化膜を設け、かつ、前記
第2のコンタクト部材の側壁として窒化膜を設けたもの
である。
基板に設けられたポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に接続され前記ポリメタ
ル電極に対する電気的接続を確保するための第1のコン
タクト部材と、前記半導体基板における活性領域に接続
され前記半導体基板における活性領域に対する電気的接
続を確保するための第2のコンタクト部材とを備えたも
のにおいて、前記第1のコンタクト部材が前記バリアメ
タルおよび高融点メタルを貫通してポリシリコンからな
る前記ゲート電極まで達しているとともに、前記第1の
コンタクト部材の側壁として窒化膜を設け、かつ、前記
第2のコンタクト部材の側壁として窒化膜を設けたもの
である。
【0013】第5の発明に係る半導体装置では、ポリシ
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部ポリ
メタル電極を構成する高融点メタルと、前記メモリセル
部ポリメタル電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極にバリアメタル
を介して被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部ポリメタル電極を構成する高融点メタル
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成するものにおいて、前記周辺回路部コ
ンタクト部材が前記ロジック部ゲート電極まで達してい
るようにし、かつ、前記メモリセル部コンタクト部材は
前記メモリセル部ポリメタル電極を構成する高融点メタ
ルで止まっているようにしたものである。
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部ポリ
メタル電極を構成する高融点メタルと、前記メモリセル
部ポリメタル電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極にバリアメタル
を介して被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部ポリメタル電極を構成する高融点メタル
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成するものにおいて、前記周辺回路部コ
ンタクト部材が前記ロジック部ゲート電極まで達してい
るようにし、かつ、前記メモリセル部コンタクト部材は
前記メモリセル部ポリメタル電極を構成する高融点メタ
ルで止まっているようにしたものである。
【0014】第6の発明に係る半導体装置では、第5の
発明において、前記メモリセル部ポリメタル電極にメタ
ル絶縁膜を被覆したものである。
発明において、前記メモリセル部ポリメタル電極にメタ
ル絶縁膜を被覆したものである。
【0015】第7の発明に係る半導体装置では、第5の
発明において、前記メモリセル部ポリメタル電極および
前記周辺回路部ポリメタル電極にメタル絶縁膜を被覆す
るとともに、前記メモリセル部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚が前記周辺回路部ポリメタル電極
を被覆するメタル絶縁膜の膜厚よりも大きく設定されて
いることを特徴とするものである。
発明において、前記メモリセル部ポリメタル電極および
前記周辺回路部ポリメタル電極にメタル絶縁膜を被覆す
るとともに、前記メモリセル部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚が前記周辺回路部ポリメタル電極
を被覆するメタル絶縁膜の膜厚よりも大きく設定されて
いることを特徴とするものである。
【0016】第8の発明に係る半導体装置では、ポリシ
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部ポリ
メタル電極を構成する高融点メタルと、前記メモリセル
部ポリメタル電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極にバリアメタル
を介して被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部ポリメタル電極を構成する高融点メタル
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成するものにおいて、前記メモリセル部
ポリメタル電極と周辺回路部ポリメタル電極とで異なっ
た材質のバリアメタルを適用するようにしたものであ
る。
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部ポリ
メタル電極を構成する高融点メタルと、前記メモリセル
部ポリメタル電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極にバリアメタル
を介して被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部ポリメタル電極を構成する高融点メタル
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成するものにおいて、前記メモリセル部
ポリメタル電極と周辺回路部ポリメタル電極とで異なっ
た材質のバリアメタルを適用するようにしたものであ
る。
【0017】第9の発明に係る半導体装置では、ポリシ
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部電極
を構成する高融点メタルと、前記メモリセル部電極に対
する電気的接続を確保するためのメモリセル部コンタク
ト部材とを備えてメモリセル部を構成するとともに、ポ
リシリコンからなる周辺回路部ゲート電極と、前記周辺
回路部ゲート電極に被覆形成され前記周辺回路部ゲート
電極とともに周辺回路部電極を構成するシリサイド膜
と、前記周辺回路部電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材とを備えて周辺回路部
を構成することにより、前記メモリセル部電極にポリメ
タルゲート構造を適用し、前記周辺回路部電極にサリサ
イド構造を適用するようにしたものである。
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部電極
を構成する高融点メタルと、前記メモリセル部電極に対
する電気的接続を確保するためのメモリセル部コンタク
ト部材とを備えてメモリセル部を構成するとともに、ポ
リシリコンからなる周辺回路部ゲート電極と、前記周辺
回路部ゲート電極に被覆形成され前記周辺回路部ゲート
電極とともに周辺回路部電極を構成するシリサイド膜
と、前記周辺回路部電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材とを備えて周辺回路部
を構成することにより、前記メモリセル部電極にポリメ
タルゲート構造を適用し、前記周辺回路部電極にサリサ
イド構造を適用するようにしたものである。
【0018】第10の発明に係る半導体装置では、第5
の発明において、前記メモリセル部ポリメタル電極を被
覆する高融点メタルの膜厚が前記周辺回路部ポリメタル
電極を被覆する高融点メタルの膜厚より大きく設定され
ているものである。
の発明において、前記メモリセル部ポリメタル電極を被
覆する高融点メタルの膜厚が前記周辺回路部ポリメタル
電極を被覆する高融点メタルの膜厚より大きく設定され
ているものである。
【0019】第11の発明に係る半導体装置では、ポリ
シリコンからなるメモリセル部ゲート電極と、前記メモ
リセル部ゲート電極にバリアメタルを介して被覆形成さ
れ前記メモリセル部ゲート電極とともにメモリセル部ポ
リメタル電極を構成する高融点メタルと、前記メモリセ
ル部ポリメタル電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてスタックトセ
ルによるメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極にバリアメタルを介して被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部ポリメタル電極を
構成する高融点メタルと、前記周辺回路部ポリメタル電
極に対する電気的接続を確保するための周辺回路部コン
タクト部材とを備えて周辺回路部を構成するものにおい
て、前記周辺回路部コンタクト部材が前記周辺回路部ゲ
ート電極まで達しているようにし、かつ、前記メモリセ
ル部コンタクト部材は前記メモリセル部ポリメタル電極
を構成する高融点メタルで止まっているようにしたもの
であって、スタックトセルによる前記メモリセル部ポリ
メタル電極および前記周辺回路部ポリメタル電極にメタ
ル絶縁膜を被覆するとともに、前記メモリセル部ポリメ
タル電極を被覆するメタル絶縁膜の膜厚が前記周辺回路
部ポリメタル電極を被覆するメタル絶縁膜の膜厚よりも
大きく設定されているものである。
シリコンからなるメモリセル部ゲート電極と、前記メモ
リセル部ゲート電極にバリアメタルを介して被覆形成さ
れ前記メモリセル部ゲート電極とともにメモリセル部ポ
リメタル電極を構成する高融点メタルと、前記メモリセ
ル部ポリメタル電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてスタックトセ
ルによるメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極にバリアメタルを介して被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部ポリメタル電極を
構成する高融点メタルと、前記周辺回路部ポリメタル電
極に対する電気的接続を確保するための周辺回路部コン
タクト部材とを備えて周辺回路部を構成するものにおい
て、前記周辺回路部コンタクト部材が前記周辺回路部ゲ
ート電極まで達しているようにし、かつ、前記メモリセ
ル部コンタクト部材は前記メモリセル部ポリメタル電極
を構成する高融点メタルで止まっているようにしたもの
であって、スタックトセルによる前記メモリセル部ポリ
メタル電極および前記周辺回路部ポリメタル電極にメタ
ル絶縁膜を被覆するとともに、前記メモリセル部ポリメ
タル電極を被覆するメタル絶縁膜の膜厚が前記周辺回路
部ポリメタル電極を被覆するメタル絶縁膜の膜厚よりも
大きく設定されているものである。
【0020】第12の発明に係る半導体装置では、ポリ
シリコンからなるメモリセル部ゲート電極と、前記メモ
リセル部ゲート電極にバリアメタルを介して被覆形成さ
れ前記メモリセル部ゲート電極とともにメモリセル部電
極を構成する高融点メタルと、前記メモリセル部電極に
対する電気的接続を確保するためのメモリセル部コンタ
クト部材とを備えてスタックトセルによるメモリセル部
を構成するとともに、ポリシリコンからなる周辺回路部
ゲート電極と、前記周辺回路部ゲート電極に被覆形成さ
れ前記周辺回路部ゲート電極とともに周辺回路部電極を
構成するシリサイド膜と、前記周辺回路部電極に対する
電気的接続を確保するための周辺回路部コンタクト部材
とを備えて周辺回路部を構成することにより、スタック
トセルによる前記メモリセル部電極にポリメタルゲート
構造を適用し、前記周辺回路部電極にサリサイド構造を
適用するようにしたものである。
シリコンからなるメモリセル部ゲート電極と、前記メモ
リセル部ゲート電極にバリアメタルを介して被覆形成さ
れ前記メモリセル部ゲート電極とともにメモリセル部電
極を構成する高融点メタルと、前記メモリセル部電極に
対する電気的接続を確保するためのメモリセル部コンタ
クト部材とを備えてスタックトセルによるメモリセル部
を構成するとともに、ポリシリコンからなる周辺回路部
ゲート電極と、前記周辺回路部ゲート電極に被覆形成さ
れ前記周辺回路部ゲート電極とともに周辺回路部電極を
構成するシリサイド膜と、前記周辺回路部電極に対する
電気的接続を確保するための周辺回路部コンタクト部材
とを備えて周辺回路部を構成することにより、スタック
トセルによる前記メモリセル部電極にポリメタルゲート
構造を適用し、前記周辺回路部電極にサリサイド構造を
適用するようにしたものである。
【0021】第13の発明に係る半導体製造方法では、
ポリシリコンからなるゲート電極と、前記ゲート電極に
バリアメタルを介して被覆形成され前記ゲート電極とと
もにポリメタル電極を構成する高融点メタルと、前記ポ
リメタル電極に対する電気的接続を確保するためのコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記コンタクト部材を充填するためのコンタクトホール
を前記高融点メタルおよびバリアメタルを貫通して前記
ゲート電極に達するよう形成する工程と、前記コンタク
トホールに前記コンタクト部材を充填する工程とを含む
ものである。
ポリシリコンからなるゲート電極と、前記ゲート電極に
バリアメタルを介して被覆形成され前記ゲート電極とと
もにポリメタル電極を構成する高融点メタルと、前記ポ
リメタル電極に対する電気的接続を確保するためのコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記コンタクト部材を充填するためのコンタクトホール
を前記高融点メタルおよびバリアメタルを貫通して前記
ゲート電極に達するよう形成する工程と、前記コンタク
トホールに前記コンタクト部材を充填する工程とを含む
ものである。
【0022】第14の発明に係る半導体製造方法では、
半導体基板に設けられたポリシリコンからなるゲート電
極と、前記ゲート電極にバリアメタルを介して被覆形成
され前記ゲート電極とともにポリメタル電極を構成する
高融点メタルと、前記ポリメタル電極に接続され前記ポ
リメタル電極に対する電気的接続を確保するための第1
のコンタクト部材と、前記半導体基板における活性領域
に接続され前記半導体基板における活性領域に対する電
気的接続を確保するための第2のコンタクト部材とを備
えた半導体装置を製造するにあたり、前記第1および第
2のコンタクト部材のうち、前記第2のコンタクト部材
の前記半導体基板における活性領域への接続部のみにコ
ンタクト抵抗を安定させるためのシリサイド膜を設ける
工程を含むものである。
半導体基板に設けられたポリシリコンからなるゲート電
極と、前記ゲート電極にバリアメタルを介して被覆形成
され前記ゲート電極とともにポリメタル電極を構成する
高融点メタルと、前記ポリメタル電極に接続され前記ポ
リメタル電極に対する電気的接続を確保するための第1
のコンタクト部材と、前記半導体基板における活性領域
に接続され前記半導体基板における活性領域に対する電
気的接続を確保するための第2のコンタクト部材とを備
えた半導体装置を製造するにあたり、前記第1および第
2のコンタクト部材のうち、前記第2のコンタクト部材
の前記半導体基板における活性領域への接続部のみにコ
ンタクト抵抗を安定させるためのシリサイド膜を設ける
工程を含むものである。
【0023】第15の発明に係る半導体製造方法では、
ポリシリコンからなるゲート電極と、前記ゲート電極に
バリアメタルを介して被覆形成され前記ゲート電極とと
もにポリメタル電極を構成する高融点メタルと、前記ポ
リメタル電極に対する電気的接続を確保するためのコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記コンタクト部材を充填するためのコンタクトホール
を前記高融点メタルおよびバリアメタルを貫通して前記
ゲート電極に達するよう形成する工程と、前記コンタク
トホールに前記コンタクト部材の側壁としての窒化膜を
設ける工程と、前記コンタクトホールに前記コンタクト
部材の側壁としての窒化膜を設けた後、前記コンタクト
ホールを洗浄する工程と、前記コンタクトホールの洗浄
後に前記コンタクトホールへ前記コンタクト部材を充填
する工程とを含むものである。
ポリシリコンからなるゲート電極と、前記ゲート電極に
バリアメタルを介して被覆形成され前記ゲート電極とと
もにポリメタル電極を構成する高融点メタルと、前記ポ
リメタル電極に対する電気的接続を確保するためのコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記コンタクト部材を充填するためのコンタクトホール
を前記高融点メタルおよびバリアメタルを貫通して前記
ゲート電極に達するよう形成する工程と、前記コンタク
トホールに前記コンタクト部材の側壁としての窒化膜を
設ける工程と、前記コンタクトホールに前記コンタクト
部材の側壁としての窒化膜を設けた後、前記コンタクト
ホールを洗浄する工程と、前記コンタクトホールの洗浄
後に前記コンタクトホールへ前記コンタクト部材を充填
する工程とを含むものである。
【0024】第16の発明に係る半導体製造方法では、
半導体基板に設けられたポリシリコンからなるゲート電
極と、前記ゲート電極にバリアメタルを介して被覆形成
され前記ゲート電極とともにポリメタル電極を構成する
高融点メタルと、前記ポリメタル電極に接続され前記ポ
リメタル電極に対する電気的接続を確保するための第1
のコンタクト部材と、前記半導体基板における活性領域
に接続され前記半導体基板における活性領域に対する電
気的接続を確保するための第2のコンタクト部材とを備
えた半導体装置を製造するにあたり、前記第1のコンタ
クト部材を充填するための第1のコンタクトホールを前
記高融点メタルおよびバリアメタルを貫通して前記ゲー
ト電極に達するよう形成する工程と、前記第2のコンタ
クト部材を充填するための第2のコンタクトホールを形
成する工程と、前記第1および第2のコンタクトホール
に前記第1および第2のコンタクト部材の側壁としての
窒化膜をそれぞれ設ける工程と、前記第1および第2の
コンタクトホールに前記第1および第2のコンタクト部
材をそれぞれ充填する工程とを含むものである。
半導体基板に設けられたポリシリコンからなるゲート電
極と、前記ゲート電極にバリアメタルを介して被覆形成
され前記ゲート電極とともにポリメタル電極を構成する
高融点メタルと、前記ポリメタル電極に接続され前記ポ
リメタル電極に対する電気的接続を確保するための第1
のコンタクト部材と、前記半導体基板における活性領域
に接続され前記半導体基板における活性領域に対する電
気的接続を確保するための第2のコンタクト部材とを備
えた半導体装置を製造するにあたり、前記第1のコンタ
クト部材を充填するための第1のコンタクトホールを前
記高融点メタルおよびバリアメタルを貫通して前記ゲー
ト電極に達するよう形成する工程と、前記第2のコンタ
クト部材を充填するための第2のコンタクトホールを形
成する工程と、前記第1および第2のコンタクトホール
に前記第1および第2のコンタクト部材の側壁としての
窒化膜をそれぞれ設ける工程と、前記第1および第2の
コンタクトホールに前記第1および第2のコンタクト部
材をそれぞれ充填する工程とを含むものである。
【0025】第17の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極にバリア
メタルを介して被覆形成され前記周辺回路部ゲート電極
とともに周辺回路部ポリメタル電極を構成する高融点メ
タルと、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材とを備
えて周辺回路部を構成する半導体装置を製造するにあた
り、前記周辺回路コンタクト部材を充填するための周辺
回路コンタクトホールを前記高融点メタルおよびバリア
メタルを貫通して前記周辺回路ゲート電極に達するよう
形成する工程と、前記メモリセルコンタクト部材を充填
するためのメモリセルコンタクトホールをメモリセル部
ポリメタル電極を構成する高融点メタルで止まるように
形成する工程と、前記メモリセルコンタクトホールおよ
び周辺回路コンタクトホールに前記メモリセルコンタク
ト部材および周辺回路コンタクト部材をそれぞれ充填す
る工程とを含むものである。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極にバリア
メタルを介して被覆形成され前記周辺回路部ゲート電極
とともに周辺回路部ポリメタル電極を構成する高融点メ
タルと、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材とを備
えて周辺回路部を構成する半導体装置を製造するにあた
り、前記周辺回路コンタクト部材を充填するための周辺
回路コンタクトホールを前記高融点メタルおよびバリア
メタルを貫通して前記周辺回路ゲート電極に達するよう
形成する工程と、前記メモリセルコンタクト部材を充填
するためのメモリセルコンタクトホールをメモリセル部
ポリメタル電極を構成する高融点メタルで止まるように
形成する工程と、前記メモリセルコンタクトホールおよ
び周辺回路コンタクトホールに前記メモリセルコンタク
ト部材および周辺回路コンタクト部材をそれぞれ充填す
る工程とを含むものである。
【0026】第18の発明に係る半導体製造方法では、
第17の発明において、前記メモリセル部ポリメタル電
極にメタル絶縁膜を被覆する工程と、メモリセル部コン
タクトホールをエッチングによりメタル絶縁膜を貫通し
て形成するメモリセル部コンタクトホール形成工程と、
前記メモリセル部コンタクトホール形成工程と同時に周
辺回路部コンタクトホールをエッチングにより高融点メ
タルおよびバリアメタルを貫通して形成する周辺回路部
コンタクトホール形成工程とを含むものである。
第17の発明において、前記メモリセル部ポリメタル電
極にメタル絶縁膜を被覆する工程と、メモリセル部コン
タクトホールをエッチングによりメタル絶縁膜を貫通し
て形成するメモリセル部コンタクトホール形成工程と、
前記メモリセル部コンタクトホール形成工程と同時に周
辺回路部コンタクトホールをエッチングにより高融点メ
タルおよびバリアメタルを貫通して形成する周辺回路部
コンタクトホール形成工程とを含むものである。
【0027】第19の発明に係る半導体製造方法では、
第17の発明において、前記メモリセル部ポリメタル電
極および前記周辺回路部ポリメタル電極にメタル絶縁膜
を被覆形成するにあたり、前記メモリセル部ポリメタル
電極を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポ
リメタル電極を被覆するメタル絶縁膜の膜厚よりも大き
くなるように形成するとともに、メモリセル部コンタク
トホールをエッチングによりメタル絶縁膜を貫通して形
成するメモリセル部コンタクトホール形成工程と、前記
メモリセル部コンタクトホール形成工程と同時に周辺回
路部コンタクトホールをエッチングによりメタル絶縁
膜,高融点メタルおよびバリアメタルを貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むもので
ある。
第17の発明において、前記メモリセル部ポリメタル電
極および前記周辺回路部ポリメタル電極にメタル絶縁膜
を被覆形成するにあたり、前記メモリセル部ポリメタル
電極を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポ
リメタル電極を被覆するメタル絶縁膜の膜厚よりも大き
くなるように形成するとともに、メモリセル部コンタク
トホールをエッチングによりメタル絶縁膜を貫通して形
成するメモリセル部コンタクトホール形成工程と、前記
メモリセル部コンタクトホール形成工程と同時に周辺回
路部コンタクトホールをエッチングによりメタル絶縁
膜,高融点メタルおよびバリアメタルを貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むもので
ある。
【0028】第20の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極にバリア
メタルを介して被覆形成され前記周辺回路部ゲート電極
とともに周辺回路部ポリメタル電極を構成する高融点メ
タルと、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材とを備
えて周辺回路部を構成する半導体装置を製造するにあた
り、前記メモリセル部ゲート電極に所定の材質からなる
第1のバリアメタルを介して高融点メタルを被覆形成す
る工程と、前記周辺回路部ゲート電極に前記第1のバリ
アメタルと異なる材質からなる第2のバリアメタルを介
して高融点メタルを被覆形成する工程とを含むものであ
る。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極にバリア
メタルを介して被覆形成され前記周辺回路部ゲート電極
とともに周辺回路部ポリメタル電極を構成する高融点メ
タルと、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材とを備
えて周辺回路部を構成する半導体装置を製造するにあた
り、前記メモリセル部ゲート電極に所定の材質からなる
第1のバリアメタルを介して高融点メタルを被覆形成す
る工程と、前記周辺回路部ゲート電極に前記第1のバリ
アメタルと異なる材質からなる第2のバリアメタルを介
して高融点メタルを被覆形成する工程とを含むものであ
る。
【0029】第21の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部電極を構成する高融点メタルと、前記メモリセル部電
極に対する電気的接続を確保するためのメモリセル部コ
ンタクト部材とを備えてメモリセル部を構成するととも
に、ポリシリコンからなる周辺回路部ゲート電極と、前
記周辺回路部ゲート電極に被覆形成され前記周辺回路部
ゲート電極とともに周辺回路部電極を構成するシリサイ
ド膜と、前記周辺回路部電極に対する電気的接続を確保
するための周辺回路部コンタクト部材とを備えて周辺回
路部を構成する半導体装置を製造するにあたり、前記周
辺回路部ゲート電極にシリサイド膜を被覆形成し前記周
辺回路部電極においてサリサイド構造を構成する工程を
含むものである。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部電極を構成する高融点メタルと、前記メモリセル部電
極に対する電気的接続を確保するためのメモリセル部コ
ンタクト部材とを備えてメモリセル部を構成するととも
に、ポリシリコンからなる周辺回路部ゲート電極と、前
記周辺回路部ゲート電極に被覆形成され前記周辺回路部
ゲート電極とともに周辺回路部電極を構成するシリサイ
ド膜と、前記周辺回路部電極に対する電気的接続を確保
するための周辺回路部コンタクト部材とを備えて周辺回
路部を構成する半導体装置を製造するにあたり、前記周
辺回路部ゲート電極にシリサイド膜を被覆形成し前記周
辺回路部電極においてサリサイド構造を構成する工程を
含むものである。
【0030】第22の発明に係る半導体製造方法では、
第17の発明において、前記メモリセル部ポリメタル電
極および前記周辺回路部ポリメタル電極に高融点メタル
を被覆形成するにあたり、前記メモリセル部ポリメタル
電極を被覆する高融点メタルの膜厚が前記周辺回路部ポ
リメタル電極を被覆する高融点メタルの膜厚よりも大き
くなるように形成するとともに、メモリセル部コンタク
トホールをエッチングにより高融点メタルで止まるよう
に形成するメモリセル部コンタクトホール形成工程と、
前記メモリセル部コンタクトホール形成工程と同時に周
辺回路部コンタクトホールをエッチングにより高融点メ
タルおよびバリアメタルを貫通して形成する周辺回路部
コンタクトホール形成工程とを含むものである。
第17の発明において、前記メモリセル部ポリメタル電
極および前記周辺回路部ポリメタル電極に高融点メタル
を被覆形成するにあたり、前記メモリセル部ポリメタル
電極を被覆する高融点メタルの膜厚が前記周辺回路部ポ
リメタル電極を被覆する高融点メタルの膜厚よりも大き
くなるように形成するとともに、メモリセル部コンタク
トホールをエッチングにより高融点メタルで止まるよう
に形成するメモリセル部コンタクトホール形成工程と、
前記メモリセル部コンタクトホール形成工程と同時に周
辺回路部コンタクトホールをエッチングにより高融点メ
タルおよびバリアメタルを貫通して形成する周辺回路部
コンタクトホール形成工程とを含むものである。
【0031】第23の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてスタック
トセルによるメモリセル部を構成するとともに、ポリシ
リコンからなる周辺回路部ゲート電極と、前記周辺回路
部ゲート電極にバリアメタルを介して被覆形成され前記
周辺回路部ゲート電極とともに周辺回路部ポリメタル電
極を構成する高融点メタルと、前記周辺回路部ポリメタ
ル電極に対する電気的接続を確保するための周辺回路部
コンタクト部材とを備えて周辺回路部を構成するものに
おいて、前記周辺回路部コンタクト部材が前記周辺回路
部ゲート電極まで達しているようにし、かつ、前記メモ
リセル部コンタクト部材は前記メモリセル部ポリメタル
電極を構成する高融点メタルで止まっているようにした
半導体装置の製造方法であって、スタックトセルによる
前記メモリセル部ポリメタル電極および前記周辺回路部
ポリメタル電極にメタル絶縁膜を被覆形成するにあた
り、前記メモリセル部ポリメタル電極を被覆するメタル
絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚よりも大きくなるように形成する
とともに、メモリセル部コンタクトホールをエッチング
によりメタル絶縁膜を貫通して形成するメモリセル部コ
ンタクトホール形成工程と、前記メモリセル部コンタク
トホール形成工程と同時に周辺回路部コンタクトホール
をエッチングによりメタル絶縁膜,高融点メタルおよび
バリアメタルを貫通して形成する周辺回路部コンタクト
ホール形成工程とを含むものである。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてスタック
トセルによるメモリセル部を構成するとともに、ポリシ
リコンからなる周辺回路部ゲート電極と、前記周辺回路
部ゲート電極にバリアメタルを介して被覆形成され前記
周辺回路部ゲート電極とともに周辺回路部ポリメタル電
極を構成する高融点メタルと、前記周辺回路部ポリメタ
ル電極に対する電気的接続を確保するための周辺回路部
コンタクト部材とを備えて周辺回路部を構成するものに
おいて、前記周辺回路部コンタクト部材が前記周辺回路
部ゲート電極まで達しているようにし、かつ、前記メモ
リセル部コンタクト部材は前記メモリセル部ポリメタル
電極を構成する高融点メタルで止まっているようにした
半導体装置の製造方法であって、スタックトセルによる
前記メモリセル部ポリメタル電極および前記周辺回路部
ポリメタル電極にメタル絶縁膜を被覆形成するにあた
り、前記メモリセル部ポリメタル電極を被覆するメタル
絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚よりも大きくなるように形成する
とともに、メモリセル部コンタクトホールをエッチング
によりメタル絶縁膜を貫通して形成するメモリセル部コ
ンタクトホール形成工程と、前記メモリセル部コンタク
トホール形成工程と同時に周辺回路部コンタクトホール
をエッチングによりメタル絶縁膜,高融点メタルおよび
バリアメタルを貫通して形成する周辺回路部コンタクト
ホール形成工程とを含むものである。
【0032】第24の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部電極を構成する高融点メタルと、前記メモリセル部電
極に対する電気的接続を確保するためのメモリセル部コ
ンタクト部材とを備えてスタックトセルによるメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極に被覆形
成され前記周辺回路部ゲート電極とともに周辺回路部電
極を構成するシリサイド膜と、前記周辺回路部電極に対
する電気的接続を確保するための周辺回路部コンタクト
部材とを備えて周辺回路部を構成する半導体装置を製造
するにあたり、前記周辺回路部ゲート電極にシリサイド
膜を被覆形成し前記周辺回路部電極においてサリサイド
構造を構成する工程を含むものである。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部電極を構成する高融点メタルと、前記メモリセル部電
極に対する電気的接続を確保するためのメモリセル部コ
ンタクト部材とを備えてスタックトセルによるメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極に被覆形
成され前記周辺回路部ゲート電極とともに周辺回路部電
極を構成するシリサイド膜と、前記周辺回路部電極に対
する電気的接続を確保するための周辺回路部コンタクト
部材とを備えて周辺回路部を構成する半導体装置を製造
するにあたり、前記周辺回路部ゲート電極にシリサイド
膜を被覆形成し前記周辺回路部電極においてサリサイド
構造を構成する工程を含むものである。
【0033】
【発明の実施の形態】実施の形態1.この発明による実
施の形態1を図1ないし図3について説明する。図1は
Siデバイスの配線,コンタクト構造部分を示す平面図
である。図2は図1のA−A線における実施の形態1で
のメタル配線形成前の構成を示す断面図である。図3は
図1のA−A線における実施の形態1でのメタル配線形
成後の構成を示す断面図である。
施の形態1を図1ないし図3について説明する。図1は
Siデバイスの配線,コンタクト構造部分を示す平面図
である。図2は図1のA−A線における実施の形態1で
のメタル配線形成前の構成を示す断面図である。図3は
図1のA−A線における実施の形態1でのメタル配線形
成後の構成を示す断面図である。
【0034】図において、1はトランジスタを構成する
ゲート電極、2はコンタクト、3はトランジスタを構成
する活性領域である。4は分離酸化膜、5は層間絶縁
膜、6aはゲート電極上コンタクトホール、7は不純物
活性層、8は基板上コンタクトホール、9はシリコン基
板、10はポリメタル電極を構成するW等の高融点メタ
ルである。11はWNなどのバリアメタルで、後工程の
熱処理でW,Si,O,Nを含むバリア層に成ると考え
られている。12はポリメタル電極を構成するポリシリ
コン膜からなるゲート電極である。16はTiN/Ti
などのバリアメタル、17はW等の高融点メタルや、A
L,Cuなどのメタル配線材からなるコンタクト部材で
ある。
ゲート電極、2はコンタクト、3はトランジスタを構成
する活性領域である。4は分離酸化膜、5は層間絶縁
膜、6aはゲート電極上コンタクトホール、7は不純物
活性層、8は基板上コンタクトホール、9はシリコン基
板、10はポリメタル電極を構成するW等の高融点メタ
ルである。11はWNなどのバリアメタルで、後工程の
熱処理でW,Si,O,Nを含むバリア層に成ると考え
られている。12はポリメタル電極を構成するポリシリ
コン膜からなるゲート電極である。16はTiN/Ti
などのバリアメタル、17はW等の高融点メタルや、A
L,Cuなどのメタル配線材からなるコンタクト部材で
ある。
【0035】この図2を見れば明らかなように、ポリメ
タル電極上のコンタクトホール6aがW等の高融点メタ
ル10とWNなどからなるバリア層11を貫通してポリ
シリコン膜12まで達している。こうすれば、W等の高
融点メタル10とポリシリコン膜12の間の界面抵抗の
問題を解決できる。
タル電極上のコンタクトホール6aがW等の高融点メタ
ル10とWNなどからなるバリア層11を貫通してポリ
シリコン膜12まで達している。こうすれば、W等の高
融点メタル10とポリシリコン膜12の間の界面抵抗の
問題を解決できる。
【0036】ここで、コンタクトホール6aおよびコン
タクトホール8は、層間絶縁膜5にフォトエッチング技
術を用いてエッチングにより開口加工されるものであ
る。図3に示すように、開口されたコンタクトホール6
aおよびコンタクトホール8には、その周面および底面
にTiN/Tiなどのバリアメタル16が被覆形成され
た後、W等の高融点メタルや、AL,Cuなどのメタル
配線材からなるコンタクト部材が成長形成され充填され
る。開口されたコンタクトホール6aおよびコンタクト
ホール8の周面および底面に被覆形成されたTiN/T
iなどのバリアメタル16は、WNなどのバリアメタル
11と材質的に異なり、バリアメタル16の被覆部分で
は上述した界面抵抗の問題は本来的に生じないものであ
る。
タクトホール8は、層間絶縁膜5にフォトエッチング技
術を用いてエッチングにより開口加工されるものであ
る。図3に示すように、開口されたコンタクトホール6
aおよびコンタクトホール8には、その周面および底面
にTiN/Tiなどのバリアメタル16が被覆形成され
た後、W等の高融点メタルや、AL,Cuなどのメタル
配線材からなるコンタクト部材が成長形成され充填され
る。開口されたコンタクトホール6aおよびコンタクト
ホール8の周面および底面に被覆形成されたTiN/T
iなどのバリアメタル16は、WNなどのバリアメタル
11と材質的に異なり、バリアメタル16の被覆部分で
は上述した界面抵抗の問題は本来的に生じないものであ
る。
【0037】この発明による実施の形態1によれば、ポ
リシリコンからなるゲート電極12と、前記ゲート電極
12にバリアメタル11を介在して被覆形成され前記ゲ
ート電極12とともにポリメタル電極を構成する高融点
メタル10と、前記ポリメタル電極12に対する電気的
接続を確保するためコンタクトホール6aに充填された
コンタクト部材17とを備えたものにおいて、前記コン
タクト部材17が前記高融点メタル10およびバリアメ
タル11を貫通して前記ゲート電極12まで達している
ようにしたので、コンタクトホール6aに充填されたコ
ンタクト部材17をゲート電極12に直結することによ
りポリメタル電極を持つ半導体装置におけるコンタクト
抵抗特性を適切に改善できる半導体装置を得ることがで
きる。
リシリコンからなるゲート電極12と、前記ゲート電極
12にバリアメタル11を介在して被覆形成され前記ゲ
ート電極12とともにポリメタル電極を構成する高融点
メタル10と、前記ポリメタル電極12に対する電気的
接続を確保するためコンタクトホール6aに充填された
コンタクト部材17とを備えたものにおいて、前記コン
タクト部材17が前記高融点メタル10およびバリアメ
タル11を貫通して前記ゲート電極12まで達している
ようにしたので、コンタクトホール6aに充填されたコ
ンタクト部材17をゲート電極12に直結することによ
りポリメタル電極を持つ半導体装置におけるコンタクト
抵抗特性を適切に改善できる半導体装置を得ることがで
きる。
【0038】また、この発明による実施の形態1によれ
ば、ポリシリコンからなるゲート電極12と、前記ゲー
ト電極12にバリアメタル11を介在して被覆形成され
前記ゲート電極12とともにポリメタル電極を構成する
高融点メタル10と、前記ポリメタル電極12に対する
電気的接続を確保するためコンタクトホール6aに充填
されるコンタクト部材とを備えた半導体装置を製造する
にあたり、前記コンタクト部材17を充填するためのコ
ンタクトホール6aを前記高融点メタル10およびバリ
アメタル11を貫通して前記ゲート電極12に達するよ
う形成する工程と、前記コンタクトホール6aに前記コ
ンタクト部材17を充填する工程とを含むので、コンタ
クトホール6aに充填されたコンタクト部材17をゲー
ト電極12に直結して形成することによりポリメタル電
極を持つ半導体装置におけるコンタクト抵抗特性を適切
に改善できる半導体製造方法を得ることができる。
ば、ポリシリコンからなるゲート電極12と、前記ゲー
ト電極12にバリアメタル11を介在して被覆形成され
前記ゲート電極12とともにポリメタル電極を構成する
高融点メタル10と、前記ポリメタル電極12に対する
電気的接続を確保するためコンタクトホール6aに充填
されるコンタクト部材とを備えた半導体装置を製造する
にあたり、前記コンタクト部材17を充填するためのコ
ンタクトホール6aを前記高融点メタル10およびバリ
アメタル11を貫通して前記ゲート電極12に達するよ
う形成する工程と、前記コンタクトホール6aに前記コ
ンタクト部材17を充填する工程とを含むので、コンタ
クトホール6aに充填されたコンタクト部材17をゲー
ト電極12に直結して形成することによりポリメタル電
極を持つ半導体装置におけるコンタクト抵抗特性を適切
に改善できる半導体製造方法を得ることができる。
【0039】実施の形態2.この発明による実施の形態
2を図4および図5について説明する。図4は図1のA
−A線における実施の形態2でのメタル配線形成前の構
成を示す断面図である。図5は図1のA−A線における
実施の形態2でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態2において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態1におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
2を図4および図5について説明する。図4は図1のA
−A線における実施の形態2でのメタル配線形成前の構
成を示す断面図である。図5は図1のA−A線における
実施の形態2でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態2において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態1におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
【0040】図4を参照して、15は基板上コンタクト
底面にのみ形成された厚いシリサイド膜で、洗浄不十分
なコンタクトでもコンタクト抵抗を安定させることがで
きる。また、この厚いシリサイド膜15には、Co,T
i,Taなどのシリサイド膜が用いられる。
底面にのみ形成された厚いシリサイド膜で、洗浄不十分
なコンタクトでもコンタクト抵抗を安定させることがで
きる。また、この厚いシリサイド膜15には、Co,T
i,Taなどのシリサイド膜が用いられる。
【0041】ここで、シリサイド膜15は、シリコン基
板9にイオン注入により形成された不純物活性層7にコ
ンタクトホール8の底面部分に対応して形成されている
ものであって、図5に示す通りコンタクトホール8に充
填されるコンタクト部材17と不純物活性層7との接続
部において形成され、その部分におけるコンタクト抵抗
を安定化させる作用を有するものである。
板9にイオン注入により形成された不純物活性層7にコ
ンタクトホール8の底面部分に対応して形成されている
ものであって、図5に示す通りコンタクトホール8に充
填されるコンタクト部材17と不純物活性層7との接続
部において形成され、その部分におけるコンタクト抵抗
を安定化させる作用を有するものである。
【0042】図5に示すように、コンタクトホール6a
およびコンタクトホール8には、バリアメタル16が被
覆されるとともに、コンタクト部材17が充填される。
シリサイド膜15は、バリアメタル16を介在してコン
タクトホール8に充填されたコンタクト部材17に接続
される。コンタクトホール6aは高融点メタル10で止
まっており、コンタクトホール6aに充填されたコンタ
クト部材17はバリアメタル16を介在して高融点メタ
ル10に接続される。
およびコンタクトホール8には、バリアメタル16が被
覆されるとともに、コンタクト部材17が充填される。
シリサイド膜15は、バリアメタル16を介在してコン
タクトホール8に充填されたコンタクト部材17に接続
される。コンタクトホール6aは高融点メタル10で止
まっており、コンタクトホール6aに充填されたコンタ
クト部材17はバリアメタル16を介在して高融点メタ
ル10に接続される。
【0043】この発明による実施の形態2によれば、半
導体基板9に設けられたポリシリコンからなるゲート電
極12と、前記ゲート電極12にバリアメタル11を介
在して被覆形成され前記ゲート電極12とともにポリメ
タル電極を構成する高融点メタル10と、前記ポリメタ
ル電極10に接続され前記ポリメタル電極10に対する
電気的接続を確保するためコンタクトホール6aに充填
された第1のコンタクト部材と、前記半導体基板9にお
ける不純物活性層7からなる活性領域に接続され前記半
導体基板9における不純物活性層7からなる活性領域に
対する電気的接続を確保するためコンタクトホール8に
充填された第2のコンタクト部材17とを備えたものに
おいて、前記第1および第2のコンタクト部材17のう
ち、前記コンタクトホール8に充填された第2のコンタ
クト部材17の前記半導体基板9における不純物活性層
7からなる活性領域への接続部のみにコンタクト抵抗を
安定させるためのシリサイド膜15を設けたので、シリ
サイド膜を設けることによりポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
効果を奏するものである。
導体基板9に設けられたポリシリコンからなるゲート電
極12と、前記ゲート電極12にバリアメタル11を介
在して被覆形成され前記ゲート電極12とともにポリメ
タル電極を構成する高融点メタル10と、前記ポリメタ
ル電極10に接続され前記ポリメタル電極10に対する
電気的接続を確保するためコンタクトホール6aに充填
された第1のコンタクト部材と、前記半導体基板9にお
ける不純物活性層7からなる活性領域に接続され前記半
導体基板9における不純物活性層7からなる活性領域に
対する電気的接続を確保するためコンタクトホール8に
充填された第2のコンタクト部材17とを備えたものに
おいて、前記第1および第2のコンタクト部材17のう
ち、前記コンタクトホール8に充填された第2のコンタ
クト部材17の前記半導体基板9における不純物活性層
7からなる活性領域への接続部のみにコンタクト抵抗を
安定させるためのシリサイド膜15を設けたので、シリ
サイド膜を設けることによりポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
効果を奏するものである。
【0044】また、この発明による実施の形態2によれ
ば、半導体基板に設けられたポリシリコンからなるゲー
ト電極と、前記ゲート電極にバリアメタルを介在して被
覆形成され前記ゲート電極とともにポリメタル電極を構
成する高融点メタルと、前記ポリメタル電極に接続され
前記ポリメタル電極に対する電気的接続を確保するため
の第1のコンタクト部材と、前記半導体基板における活
性領域に接続され前記半導体基板における活性領域に対
する電気的接続を確保するための第2のコンタクト部材
とを備えた半導体装置を製造するにあたり、前記第1お
よび第2のコンタクト部材のうち、前記第2のコンタク
ト部材の前記半導体基板における活性領域への接続部の
みにコンタクト抵抗を安定させるためのシリサイド膜を
形成する工程を含むので、シリサイド膜を形成すること
によりポリメタル電極を持つ半導体装置におけるコンタ
クト抵抗特性を適切に改善できる半導体製造方法を得る
ことができるものである。
ば、半導体基板に設けられたポリシリコンからなるゲー
ト電極と、前記ゲート電極にバリアメタルを介在して被
覆形成され前記ゲート電極とともにポリメタル電極を構
成する高融点メタルと、前記ポリメタル電極に接続され
前記ポリメタル電極に対する電気的接続を確保するため
の第1のコンタクト部材と、前記半導体基板における活
性領域に接続され前記半導体基板における活性領域に対
する電気的接続を確保するための第2のコンタクト部材
とを備えた半導体装置を製造するにあたり、前記第1お
よび第2のコンタクト部材のうち、前記第2のコンタク
ト部材の前記半導体基板における活性領域への接続部の
みにコンタクト抵抗を安定させるためのシリサイド膜を
形成する工程を含むので、シリサイド膜を形成すること
によりポリメタル電極を持つ半導体装置におけるコンタ
クト抵抗特性を適切に改善できる半導体製造方法を得る
ことができるものである。
【0045】実施の形態3.この発明による実施の形態
3を図6および図7について説明する。図6は図1のA
−A線における実施の形態3でのメタル配線形成前の構
成を示す断面図である。図7は図1のA−A線における
実施の形態3でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態3において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態1におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
3を図6および図7について説明する。図6は図1のA
−A線における実施の形態3でのメタル配線形成前の構
成を示す断面図である。図7は図1のA−A線における
実施の形態3でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態3において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態1におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
【0046】図6および図7を参照して、13はポリメ
タル電極を構成する高融点メタル10上に形成された窒
化膜、14はコンタクトホール6bに充填されるポリメ
タルゲート電極上コンタクト部材17の内壁に形成され
た側壁窒化膜である。この実施の形態3では、実施の形
態1と同様に、コンタクトホール6bに充填されるポリ
メタル電極上コンタクト部材17の底面がW等の高融点
メタル10とバリア層11を貫通してポリシリコン膜か
らなるゲート電極12まで達している。こうすれば、界
面抵抗の問題を解決しつつ、且つ窒化膜の保護によりW
膜を溶解させることなく、十分な洗浄が行える。
タル電極を構成する高融点メタル10上に形成された窒
化膜、14はコンタクトホール6bに充填されるポリメ
タルゲート電極上コンタクト部材17の内壁に形成され
た側壁窒化膜である。この実施の形態3では、実施の形
態1と同様に、コンタクトホール6bに充填されるポリ
メタル電極上コンタクト部材17の底面がW等の高融点
メタル10とバリア層11を貫通してポリシリコン膜か
らなるゲート電極12まで達している。こうすれば、界
面抵抗の問題を解決しつつ、且つ窒化膜の保護によりW
膜を溶解させることなく、十分な洗浄が行える。
【0047】窒化膜13は、ゲート電極12にバリアメ
タルを介在して被覆され、ゲート電極とともにポリシリ
コン電極を構成するW等の高融点メタル10に被覆形成
されている。コンタクトホール6bは窒化膜13,高融
点メタル10および,バリアメタル11を貫通してゲー
ト電極12に達するよう形成され、その内壁に側壁窒化
膜が形成されるとともに、バリアメタル16を介在して
コンタクト部材17が充填される。コンタクトホール6
bと同時形成されるコンタクトホール8には、バリアメ
タル16を介在してコンタクト部材17が充填される。
タルを介在して被覆され、ゲート電極とともにポリシリ
コン電極を構成するW等の高融点メタル10に被覆形成
されている。コンタクトホール6bは窒化膜13,高融
点メタル10および,バリアメタル11を貫通してゲー
ト電極12に達するよう形成され、その内壁に側壁窒化
膜が形成されるとともに、バリアメタル16を介在して
コンタクト部材17が充填される。コンタクトホール6
bと同時形成されるコンタクトホール8には、バリアメ
タル16を介在してコンタクト部材17が充填される。
【0048】この発明による実施の形態3によれば、ポ
リシリコンからなるゲート電極12と、前記ゲート電極
12にバリアメタル11を介在して被覆形成され前記ゲ
ート電極12とともにポリメタル電極を構成するW等か
らなる高融点メタル10と、前記ポリメタル電極に対す
る電気的接続を確保するためコンタクトホール6bに充
填されたコンタクト部材とを備えたものにおいて、前記
コンタクトホール6bに充填されたコンタクト部材17
が前記ゲート電極12まで達しているとともに、前記コ
ンタクトホール6bに充填されたコンタクト部材17の
側壁として窒化膜14を設けたので、ポリメタル電極を
持つ半導体装置におけるコンタクト抵抗特性を適切に改
善できるとともに、コンタクト部材の側壁として窒化膜
を設けることによりポリメタル電極を構成するW等から
なる高融点メタルを確実に保護できる半導体装置を得る
ことができる。
リシリコンからなるゲート電極12と、前記ゲート電極
12にバリアメタル11を介在して被覆形成され前記ゲ
ート電極12とともにポリメタル電極を構成するW等か
らなる高融点メタル10と、前記ポリメタル電極に対す
る電気的接続を確保するためコンタクトホール6bに充
填されたコンタクト部材とを備えたものにおいて、前記
コンタクトホール6bに充填されたコンタクト部材17
が前記ゲート電極12まで達しているとともに、前記コ
ンタクトホール6bに充填されたコンタクト部材17の
側壁として窒化膜14を設けたので、ポリメタル電極を
持つ半導体装置におけるコンタクト抵抗特性を適切に改
善できるとともに、コンタクト部材の側壁として窒化膜
を設けることによりポリメタル電極を構成するW等から
なる高融点メタルを確実に保護できる半導体装置を得る
ことができる。
【0049】また、この発明による実施の形態3によれ
ば、ポリシリコンからなるゲート電極12と、前記ゲー
ト電極12にバリアメタル10を介在して被覆形成され
前記ゲート電極12とともにポリメタル電極を構成する
W等からなる高融点メタル10と、前記ポリメタル電極
12に対する電気的接続を確保するためのコンタクト部
材17とを備えた半導体装置を製造するにあたり、前記
ゲート電極12とともにポリメタル電極を構成するW等
からなる高融点メタル10に窒化膜13を被覆形成する
工程と、前記コンタクト部材17を充填するためのコン
タクトホール6bを前記W等からなる高融点メタル10
およびバリアメタル11を貫通して前記ゲート電極12
に達するよう形成する工程と、前記コンタクトホール6
bに前記コンタクト部材の側壁としての窒化膜14を形
成する工程と、前記コンタクトホールに前記コンタクト
部材の側壁としての窒化膜14を形成した後、前記コン
タクトホールを洗浄する工程と、前記コンタクトホール
の洗浄後に前記コンタクトホールへ前記コンタクト部材
を充填する工程とを含むので、ポリメタル電極を持つ半
導体装置におけるコンタクト抵抗特性を適切に改善でき
るとともに、ポリメタル電極を構成するW等からなる高
融点メタルに窒化膜を形成し、かつ、コンタクト部材の
側壁として窒化膜を形成することにより、コンタクトホ
ール等の十分な洗浄を行ってもポリメタル電極を構成す
るW等からなる高融点メタルを確実に保護できる半導体
製造方法を得ることができる。
ば、ポリシリコンからなるゲート電極12と、前記ゲー
ト電極12にバリアメタル10を介在して被覆形成され
前記ゲート電極12とともにポリメタル電極を構成する
W等からなる高融点メタル10と、前記ポリメタル電極
12に対する電気的接続を確保するためのコンタクト部
材17とを備えた半導体装置を製造するにあたり、前記
ゲート電極12とともにポリメタル電極を構成するW等
からなる高融点メタル10に窒化膜13を被覆形成する
工程と、前記コンタクト部材17を充填するためのコン
タクトホール6bを前記W等からなる高融点メタル10
およびバリアメタル11を貫通して前記ゲート電極12
に達するよう形成する工程と、前記コンタクトホール6
bに前記コンタクト部材の側壁としての窒化膜14を形
成する工程と、前記コンタクトホールに前記コンタクト
部材の側壁としての窒化膜14を形成した後、前記コン
タクトホールを洗浄する工程と、前記コンタクトホール
の洗浄後に前記コンタクトホールへ前記コンタクト部材
を充填する工程とを含むので、ポリメタル電極を持つ半
導体装置におけるコンタクト抵抗特性を適切に改善でき
るとともに、ポリメタル電極を構成するW等からなる高
融点メタルに窒化膜を形成し、かつ、コンタクト部材の
側壁として窒化膜を形成することにより、コンタクトホ
ール等の十分な洗浄を行ってもポリメタル電極を構成す
るW等からなる高融点メタルを確実に保護できる半導体
製造方法を得ることができる。
【0050】実施の形態4.この発明による実施の形態
4を図8および図9について説明する。図8は図1のA
−A線における実施の形態4でのメタル配線形成前の構
成を示す断面図である。図9は図1のA−A線における
実施の形態4でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態4において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態3におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
4を図8および図9について説明する。図8は図1のA
−A線における実施の形態4でのメタル配線形成前の構
成を示す断面図である。図9は図1のA−A線における
実施の形態4でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態4において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態3におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
【0051】図8および9を参照して、14aは基板上
コンタクトホール内に形成された窒化膜サイドウオール
である。この実施の形態4では、実施の形態3の効果を
維持しつつ、最悪、基板上コンタクトホール8aが重ね
ずれ等で高融点メタル10,バリアメタル11,ゲート
電極および窒化膜13からなるポリメタル電極を削って
しまった時でも、上記窒化膜サイドウオール14aによ
ってポリメタル電極とコンタクトホール8aに充填され
るコンタクト部材17とのショートを防ぐことができ
る。
コンタクトホール内に形成された窒化膜サイドウオール
である。この実施の形態4では、実施の形態3の効果を
維持しつつ、最悪、基板上コンタクトホール8aが重ね
ずれ等で高融点メタル10,バリアメタル11,ゲート
電極および窒化膜13からなるポリメタル電極を削って
しまった時でも、上記窒化膜サイドウオール14aによ
ってポリメタル電極とコンタクトホール8aに充填され
るコンタクト部材17とのショートを防ぐことができ
る。
【0052】この発明による実施の形態4によれば、半
導体基板に設けられたポリシリコンからなるゲート電極
12と、前記ゲート電極12にバリアメタル11を介在
して被覆形成され前記ゲート電極12とともにポリメタ
ル電極を構成する高融点メタル10と、前記ポリメタル
電極に接続され前記ポリメタル電極に対する電気的接続
を確保するためコンタクトホール6bに充填された第1
のコンタクト部材17と、前記半導体基板における活性
領域に接続され前記半導体基板における活性領域に対す
る電気的接続を確保するためコンタクトホール8aに充
填された第2のコンタクト部材17とを備えたものにお
いて、前記コンタクトホール6bに充填された第1のコ
ンタクト部材17が前記高融点メタル10およびバリア
メタル11を貫通してポリシリコンからなる前記ゲート
電極12まで達しているとともに、前記コンタクトホー
ル6bに充填された第1のコンタクト部材の側壁として
窒化膜を設け、かつ、前記コンタクトホール8aに充填
された第2のコンタクト部材の側壁として窒化膜を設け
たので、ポリメタル電極を持つ半導体装置におけるコン
タクト抵抗特性を適切に改善できるとともに、電気的シ
ョートを確実に防止できる半導体装置を得ることができ
る。
導体基板に設けられたポリシリコンからなるゲート電極
12と、前記ゲート電極12にバリアメタル11を介在
して被覆形成され前記ゲート電極12とともにポリメタ
ル電極を構成する高融点メタル10と、前記ポリメタル
電極に接続され前記ポリメタル電極に対する電気的接続
を確保するためコンタクトホール6bに充填された第1
のコンタクト部材17と、前記半導体基板における活性
領域に接続され前記半導体基板における活性領域に対す
る電気的接続を確保するためコンタクトホール8aに充
填された第2のコンタクト部材17とを備えたものにお
いて、前記コンタクトホール6bに充填された第1のコ
ンタクト部材17が前記高融点メタル10およびバリア
メタル11を貫通してポリシリコンからなる前記ゲート
電極12まで達しているとともに、前記コンタクトホー
ル6bに充填された第1のコンタクト部材の側壁として
窒化膜を設け、かつ、前記コンタクトホール8aに充填
された第2のコンタクト部材の側壁として窒化膜を設け
たので、ポリメタル電極を持つ半導体装置におけるコン
タクト抵抗特性を適切に改善できるとともに、電気的シ
ョートを確実に防止できる半導体装置を得ることができ
る。
【0053】また、この発明による実施の形態4によれ
ば、半導体基板に設けられたポリシリコンからなるゲー
ト電極12と、前記ゲート電極12にバリアメタルを介
在して被覆形成され前記ゲート電極12とともにポリメ
タル電極を構成する高融点メタルと、前記ポリメタル電
極に接続され前記ポリメタル電極に対する電気的接続を
確保するためコンタクトホール6bに充填される第1の
コンタクト部材と、前記半導体基板における活性領域に
接続され前記半導体基板における活性領域に対する電気
的接続を確保するためコンタクトホール8aに充填され
る第2のコンタクト部材とを備えた半導体装置を製造す
るにあたり、前記第1のコンタクト部材を充填するため
の第1のコンタクトホール6bを前記高融点メタル10
およびバリアメタル11を貫通して前記ゲート電極12
に達するよう形成する工程と、前記第2のコンタクト部
材を充填するための第2のコンタクトホール8aを形成
する工程と、前記第1および第2のコンタクトホール6
b,8aに前記第1および第2のコンタクト部材17の
側壁としての窒化膜14,14aをそれぞれ設ける工程
と、前記第1および第2のコンタクトホール6b,8a
に前記第1および第2のコンタクト部材17をそれぞれ
充填する工程とを含むので、ポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
とともに、電気的ショートを確実に防止できる半導体製
造方法を得ることができる。
ば、半導体基板に設けられたポリシリコンからなるゲー
ト電極12と、前記ゲート電極12にバリアメタルを介
在して被覆形成され前記ゲート電極12とともにポリメ
タル電極を構成する高融点メタルと、前記ポリメタル電
極に接続され前記ポリメタル電極に対する電気的接続を
確保するためコンタクトホール6bに充填される第1の
コンタクト部材と、前記半導体基板における活性領域に
接続され前記半導体基板における活性領域に対する電気
的接続を確保するためコンタクトホール8aに充填され
る第2のコンタクト部材とを備えた半導体装置を製造す
るにあたり、前記第1のコンタクト部材を充填するため
の第1のコンタクトホール6bを前記高融点メタル10
およびバリアメタル11を貫通して前記ゲート電極12
に達するよう形成する工程と、前記第2のコンタクト部
材を充填するための第2のコンタクトホール8aを形成
する工程と、前記第1および第2のコンタクトホール6
b,8aに前記第1および第2のコンタクト部材17の
側壁としての窒化膜14,14aをそれぞれ設ける工程
と、前記第1および第2のコンタクトホール6b,8a
に前記第1および第2のコンタクト部材17をそれぞれ
充填する工程とを含むので、ポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
とともに、電気的ショートを確実に防止できる半導体製
造方法を得ることができる。
【0054】実施の形態5.この発明による実施の形態
5を図10および図11について説明する。図10は一
般的なDRAMやeDRAMなどの半導体デバイスのレ
イアウトを示す平面図である。図11は図10のB−B
線における実施の形態5での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態5において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態1におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
5を図10および図11について説明する。図10は一
般的なDRAMやeDRAMなどの半導体デバイスのレ
イアウトを示す平面図である。図11は図10のB−B
線における実施の形態5での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態5において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態1におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
【0055】一般的なDRAMやeDRAMなどの半導
体デバイスの平面レイアウトを示す図10において、通
常はDRAM回路部としてのメモリセル部とロジック回
路からなる周辺回路部に分かれている。1はトランジス
タを構成するゲート電極、2はコンタクト、3はトラン
ジスタを構成する活性領域である。18はロジック回路
部の活性領域上コンタクト、20はDRAMメモリセル
MCのワードライン、19はDRAMワードライン上コ
ンタクトである。
体デバイスの平面レイアウトを示す図10において、通
常はDRAM回路部としてのメモリセル部とロジック回
路からなる周辺回路部に分かれている。1はトランジス
タを構成するゲート電極、2はコンタクト、3はトラン
ジスタを構成する活性領域である。18はロジック回路
部の活性領域上コンタクト、20はDRAMメモリセル
MCのワードライン、19はDRAMワードライン上コ
ンタクトである。
【0056】図11を参照して、これは図10のB−B
線における断面図で、左側がDRAMワードライン上コ
ンタクト、右側が回路部のゲート電極上コンタクトを示
している。4は半導体基板に形成された分離酸化膜、5
は相間絶縁膜、6aはメモリセル部コンタクトホール、
8は周辺回路部コンタクトホールである。10はポリメ
タル電極を構成するW等の高融点メタルである。11は
WNなどのバリアメタルで、後工程の熱処理でW,S
i,O,Nを含むバリア層に成ると考えられている。1
2はポリメタル電極を構成するポリシリコン膜からなる
ゲート電極である。16はTiN/Tiなどのバリアメ
タル、17はW等の高融点メタルや、AL,Cuなどの
メタル配線材からなるコンタクト部材である。
線における断面図で、左側がDRAMワードライン上コ
ンタクト、右側が回路部のゲート電極上コンタクトを示
している。4は半導体基板に形成された分離酸化膜、5
は相間絶縁膜、6aはメモリセル部コンタクトホール、
8は周辺回路部コンタクトホールである。10はポリメ
タル電極を構成するW等の高融点メタルである。11は
WNなどのバリアメタルで、後工程の熱処理でW,S
i,O,Nを含むバリア層に成ると考えられている。1
2はポリメタル電極を構成するポリシリコン膜からなる
ゲート電極である。16はTiN/Tiなどのバリアメ
タル、17はW等の高融点メタルや、AL,Cuなどの
メタル配線材からなるコンタクト部材である。
【0057】メモリセル部コンタクトホール6aおよび
周辺回路部コンタクトホール8は、層間絶縁膜5に同時
工程で、または、別工程で形成される。メモリセル部コ
ンタクトホール6aは、DRAM回路部としてのメモリ
セル部に形成され、メモリセル部ゲート電極12にバリ
アメタル11を介在して被覆形成されメモリセル部ゲー
ト電極12とともにポリメタル電極を構成するメモリセ
ル部高融点メタル10で止まっている。周辺回路部コン
タクトホール8は、ロジック回路部からなる周辺回路部
に形成され、周辺回路部ゲート電極12にバリアメタル
11を介在して被覆形成され周辺回路部ゲート電極12
とともにポリメタル電極を構成する周辺回路部高融点メ
タル10およびバリアメタル11を貫通して周辺回路部
ゲート電極12に達している。メモリセル部コンタクト
ホール6aには、バリアメタル16を介在してコンタク
ト部材17が充填され、周辺回路部コンタクトホール8
にも、メモリセル部コンタクトホール6aへのコンタク
ト部材17の充填と同時にバリアメタル16を介在して
コンタクト部材17が充填される。ここで、メモリセル
部ゲート電極12はDRAM回路部としてのメモリセル
部におけるワードラインをオン/オフするための電極を
構成するものである。また、周辺回路部ゲート電極12
はロジック回路からなる周辺回路部における論理演算の
ための電気的接続をオン/オフするための電極を構成す
るものである。
周辺回路部コンタクトホール8は、層間絶縁膜5に同時
工程で、または、別工程で形成される。メモリセル部コ
ンタクトホール6aは、DRAM回路部としてのメモリ
セル部に形成され、メモリセル部ゲート電極12にバリ
アメタル11を介在して被覆形成されメモリセル部ゲー
ト電極12とともにポリメタル電極を構成するメモリセ
ル部高融点メタル10で止まっている。周辺回路部コン
タクトホール8は、ロジック回路部からなる周辺回路部
に形成され、周辺回路部ゲート電極12にバリアメタル
11を介在して被覆形成され周辺回路部ゲート電極12
とともにポリメタル電極を構成する周辺回路部高融点メ
タル10およびバリアメタル11を貫通して周辺回路部
ゲート電極12に達している。メモリセル部コンタクト
ホール6aには、バリアメタル16を介在してコンタク
ト部材17が充填され、周辺回路部コンタクトホール8
にも、メモリセル部コンタクトホール6aへのコンタク
ト部材17の充填と同時にバリアメタル16を介在して
コンタクト部材17が充填される。ここで、メモリセル
部ゲート電極12はDRAM回路部としてのメモリセル
部におけるワードラインをオン/オフするための電極を
構成するものである。また、周辺回路部ゲート電極12
はロジック回路からなる周辺回路部における論理演算の
ための電気的接続をオン/オフするための電極を構成す
るものである。
【0058】この実施の形態5では、ロジック回路部か
らなる周辺回路のみに実施の形態1の構造を適用したも
ので、こうすればDRAMセルのワードライン下のゲー
ト絶縁膜にCHエッチング時のダメージを与えず、その
ゲート絶縁膜の信頼性を維持したまま、ロジック回路部
においては、先に述べた界面抵抗による問題点をも解決
できる。
らなる周辺回路のみに実施の形態1の構造を適用したも
ので、こうすればDRAMセルのワードライン下のゲー
ト絶縁膜にCHエッチング時のダメージを与えず、その
ゲート絶縁膜の信頼性を維持したまま、ロジック回路部
においては、先に述べた界面抵抗による問題点をも解決
できる。
【0059】この発明による実施の形態5によれば、ポ
リシリコンからなるメモリセル部ゲート電極12と、前
記メモリセル部ゲート電極12にバリアメタル11を介
在して被覆形成され前記メモリセル部ゲート電極12と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タル10と、前記メモリセル部ポリメタル電極に対する
電気的接続を確保するためコンタクトホール6aに充填
されたメモリセル部コンタクト部材17とを備えてメモ
リセル部を構成するとともに、ポリシリコンからなる周
辺回路部ゲート電極12と、前記周辺回路部ゲート電極
12にバリアメタル11を介在して被覆形成され前記周
辺回路部ゲート電極12とともに周辺回路部ポリメタル
電極を構成する高融点メタル10と、前記周辺回路部ポ
リメタル電極に対する電気的接続を確保するためコンタ
クトホール8に充填された周辺回路部コンタクト部材と
を備えて周辺回路部を構成するものにおいて、前記コン
タクトホール6aに充填された周辺回路部コンタクト部
材17が前記ロジック部ゲート電極12まで達している
ようにし、かつ、前記コンタクトホール8も充填された
メモリセル部コンタクト部材17は前記メモリセル部ポ
リメタル電極を構成する高融点メタル10で止まってい
るようにしたので、周辺回路部ではコンタクト抵抗特性
を極力確保し、メモリセル部ではゲート絶縁膜の信頼性
を維持することにより、ポリメタル電極を持つメモリセ
ル部および周辺回路部で構成される半導体装置における
コンタクト抵抗特性を適切に改善できる半導体装置を得
ることができるものである。
リシリコンからなるメモリセル部ゲート電極12と、前
記メモリセル部ゲート電極12にバリアメタル11を介
在して被覆形成され前記メモリセル部ゲート電極12と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タル10と、前記メモリセル部ポリメタル電極に対する
電気的接続を確保するためコンタクトホール6aに充填
されたメモリセル部コンタクト部材17とを備えてメモ
リセル部を構成するとともに、ポリシリコンからなる周
辺回路部ゲート電極12と、前記周辺回路部ゲート電極
12にバリアメタル11を介在して被覆形成され前記周
辺回路部ゲート電極12とともに周辺回路部ポリメタル
電極を構成する高融点メタル10と、前記周辺回路部ポ
リメタル電極に対する電気的接続を確保するためコンタ
クトホール8に充填された周辺回路部コンタクト部材と
を備えて周辺回路部を構成するものにおいて、前記コン
タクトホール6aに充填された周辺回路部コンタクト部
材17が前記ロジック部ゲート電極12まで達している
ようにし、かつ、前記コンタクトホール8も充填された
メモリセル部コンタクト部材17は前記メモリセル部ポ
リメタル電極を構成する高融点メタル10で止まってい
るようにしたので、周辺回路部ではコンタクト抵抗特性
を極力確保し、メモリセル部ではゲート絶縁膜の信頼性
を維持することにより、ポリメタル電極を持つメモリセ
ル部および周辺回路部で構成される半導体装置における
コンタクト抵抗特性を適切に改善できる半導体装置を得
ることができるものである。
【0060】また、この発明による実施の形態5によれ
ば、ポリシリコンからなるメモリセル部ゲート電極12
と、前記メモリセル部ゲート電極12にバリアメタル1
1を介在して被覆形成され前記メモリセル部ゲート電極
12とともにメモリセル部ポリメタル電極を構成する高
融点メタル10と、前記メモリセル部ポリメタル電極に
対する電気的接続を確保するためコンタクトホール6a
に充填されるメモリセル部コンタクト部材17とを備え
てメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極12と、前記周辺回路部ゲー
ト電極12にバリアメタル11を介在して被覆形成され
前記周辺回路部ゲート電極12とともに周辺回路部ポリ
メタル電極を構成する高融点メタル10と、前記周辺回
路部ポリメタル電極に対する電気的接続を確保するため
コンタクトホール8に充填される周辺回路部コンタクト
部材17とを備えて周辺回路部を構成する半導体装置を
製造するにあたり、前記周辺回路コンタクト部材17を
充填するための周辺回路コンタクトホール8を前記高融
点メタル10およびバリアメタル11を貫通して前記周
辺回路ゲート電極12に達するよう形成する工程と、前
記メモリセルコンタクト部材17を充填するためのメモ
リセルコンタクトホール6aをメモリセル部ポリメタル
電極を構成する高融点メタル10で止まるように形成す
る工程と、前記メモリセルコンタクトホール6aおよび
周辺回路コンタクトホール8に前記メモリセルコンタク
ト部材17および周辺回路コンタクト部材17をそれぞ
れ充填する工程とを含むので、周辺回路部ではコンタク
ト抵抗特性を極力確保し、メモリセル部ではゲート絶縁
膜の信頼性を維持することができ、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体製造方法を得ることができるものである。
ば、ポリシリコンからなるメモリセル部ゲート電極12
と、前記メモリセル部ゲート電極12にバリアメタル1
1を介在して被覆形成され前記メモリセル部ゲート電極
12とともにメモリセル部ポリメタル電極を構成する高
融点メタル10と、前記メモリセル部ポリメタル電極に
対する電気的接続を確保するためコンタクトホール6a
に充填されるメモリセル部コンタクト部材17とを備え
てメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極12と、前記周辺回路部ゲー
ト電極12にバリアメタル11を介在して被覆形成され
前記周辺回路部ゲート電極12とともに周辺回路部ポリ
メタル電極を構成する高融点メタル10と、前記周辺回
路部ポリメタル電極に対する電気的接続を確保するため
コンタクトホール8に充填される周辺回路部コンタクト
部材17とを備えて周辺回路部を構成する半導体装置を
製造するにあたり、前記周辺回路コンタクト部材17を
充填するための周辺回路コンタクトホール8を前記高融
点メタル10およびバリアメタル11を貫通して前記周
辺回路ゲート電極12に達するよう形成する工程と、前
記メモリセルコンタクト部材17を充填するためのメモ
リセルコンタクトホール6aをメモリセル部ポリメタル
電極を構成する高融点メタル10で止まるように形成す
る工程と、前記メモリセルコンタクトホール6aおよび
周辺回路コンタクトホール8に前記メモリセルコンタク
ト部材17および周辺回路コンタクト部材17をそれぞ
れ充填する工程とを含むので、周辺回路部ではコンタク
ト抵抗特性を極力確保し、メモリセル部ではゲート絶縁
膜の信頼性を維持することができ、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体製造方法を得ることができるものである。
【0061】実施の形態6.この発明による実施の形態
6を図12について説明する。図12は図10のB−B
線における実施の形態6での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態6において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態5におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
6を図12について説明する。図12は図10のB−B
線における実施の形態6での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態6において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態5におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
【0062】図12を参照して、この実施の形態6で
は、DRAMワードラインの最上層のみにCHエッチン
グ時のストッパーとなる絶縁膜13を設けたもので、こ
うすれば、DRAMワードライン上のコンタクトとロジ
ック回路部のゲート電極上コンタクトを同時にエッチン
グすることができる。つまり、同時にエッチングしても
ロジック回路部のゲート電極上コンタクトの底面のみ
が、ゲート電極のポリシリコンまで達するため、界面抵
抗の問題を解決できる。一方、DRAMワードライン上
のコンタクトは最上層のストッパー膜13の効果のた
め、コンタクト底面がポリメタル電極のメタル10上で
止まる。
は、DRAMワードラインの最上層のみにCHエッチン
グ時のストッパーとなる絶縁膜13を設けたもので、こ
うすれば、DRAMワードライン上のコンタクトとロジ
ック回路部のゲート電極上コンタクトを同時にエッチン
グすることができる。つまり、同時にエッチングしても
ロジック回路部のゲート電極上コンタクトの底面のみ
が、ゲート電極のポリシリコンまで達するため、界面抵
抗の問題を解決できる。一方、DRAMワードライン上
のコンタクトは最上層のストッパー膜13の効果のた
め、コンタクト底面がポリメタル電極のメタル10上で
止まる。
【0063】なお、DRAMワードラインの最上層膜1
3はSiN膜やAl2O3,Ta2O5などのメタル絶縁膜
で、DRAMセル内の微細化に必須なセルフアラインエ
ッチング時のストッパー膜に使用できる。
3はSiN膜やAl2O3,Ta2O5などのメタル絶縁膜
で、DRAMセル内の微細化に必須なセルフアラインエ
ッチング時のストッパー膜に使用できる。
【0064】ここで、DRAMワードラインを構成する
メモリセル部ゲート電極12にバリアメタル11を介在
して被覆形成されているメモリセル部高融点メタル10
には、上述のようにメタル絶縁膜13が被覆形成され
る。メモリセル部コンタクトホール6aは、メモリセル
部コンタクトホール形成工程において、層間絶縁膜5に
エッチングにより形成され、メタル絶縁膜13を貫通し
高融点メタル10で止まっている。周辺回路部コンタク
トホール8は、メモリセル部コンタクトホール形成工程
と同時に、層間絶縁膜5にエッチングにより形成され、
高融点メタル10およびバリアメタル11を貫通してゲ
ート電極12に達している。メモリセル部コンタクトホ
ール6aおよび周辺回路部コンタクトホール8には、そ
れぞれバリアメタル16を介在してコンタクト部材17
が充填される。
メモリセル部ゲート電極12にバリアメタル11を介在
して被覆形成されているメモリセル部高融点メタル10
には、上述のようにメタル絶縁膜13が被覆形成され
る。メモリセル部コンタクトホール6aは、メモリセル
部コンタクトホール形成工程において、層間絶縁膜5に
エッチングにより形成され、メタル絶縁膜13を貫通し
高融点メタル10で止まっている。周辺回路部コンタク
トホール8は、メモリセル部コンタクトホール形成工程
と同時に、層間絶縁膜5にエッチングにより形成され、
高融点メタル10およびバリアメタル11を貫通してゲ
ート電極12に達している。メモリセル部コンタクトホ
ール6aおよび周辺回路部コンタクトホール8には、そ
れぞれバリアメタル16を介在してコンタクト部材17
が充填される。
【0065】この発明による実施の形態6によれば、実
施の形態5における構成に加えて、前記メモリセル部ポ
リメタル電極に窒化膜13等のメタル絶縁膜を被覆した
ので、ポリメタル電極を持つメモリセル部および周辺回
路部で構成される半導体装置におけるコンタクト抵抗特
性を適切に改善できるとともに、比較的容易に製造でき
る構成の半導体装置を得ることができるものである。
施の形態5における構成に加えて、前記メモリセル部ポ
リメタル電極に窒化膜13等のメタル絶縁膜を被覆した
ので、ポリメタル電極を持つメモリセル部および周辺回
路部で構成される半導体装置におけるコンタクト抵抗特
性を適切に改善できるとともに、比較的容易に製造でき
る構成の半導体装置を得ることができるものである。
【0066】また、この発明による実施の形態6によれ
ば、実施の形態5における製造方法工程に加えて、前記
メモリセル部ポリメタル電極に窒化膜13等のメタル絶
縁膜を被覆する工程と、メモリセル部コンタクトホール
6aをエッチングにより窒化膜13等のメタル絶縁膜を
貫通して形成するメモリセル部コンタクトホール形成工
程と、メモリセル部コンタクトホール形成工程と同時に
周辺回路部コンタクトホール8をエッチングにより高融
点メタル10およびバリアメタル11を貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成される半導体装置におけるコンタクト抵抗特性を適
切に改善できるとともに、メモリセル部コンタクトホー
ルの形成と周辺回路部コンタクトホールの形成とを同時
に行うことができ製造工程を簡素化できる半導体製造方
法を得ることができるものである。
ば、実施の形態5における製造方法工程に加えて、前記
メモリセル部ポリメタル電極に窒化膜13等のメタル絶
縁膜を被覆する工程と、メモリセル部コンタクトホール
6aをエッチングにより窒化膜13等のメタル絶縁膜を
貫通して形成するメモリセル部コンタクトホール形成工
程と、メモリセル部コンタクトホール形成工程と同時に
周辺回路部コンタクトホール8をエッチングにより高融
点メタル10およびバリアメタル11を貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成される半導体装置におけるコンタクト抵抗特性を適
切に改善できるとともに、メモリセル部コンタクトホー
ルの形成と周辺回路部コンタクトホールの形成とを同時
に行うことができ製造工程を簡素化できる半導体製造方
法を得ることができるものである。
【0067】実施の形態7.この発明による実施の形態
7を図13について説明する。図13は図10のB−B
線における実施の形態7での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態7において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態6におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
7を図13について説明する。図13は図10のB−B
線における実施の形態7での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態7において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態6におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
【0068】図13を参照して、この実施の形態7で
は、DRAMワードラインとロジック回路ゲート電極と
もに最上層にSiN膜などの絶縁膜13,13aを有し
ているがDRAMワードライン上の絶縁膜13がロジッ
ク回路部ゲート電極上の絶縁膜13aよりも厚いことが
特徴である。
は、DRAMワードラインとロジック回路ゲート電極と
もに最上層にSiN膜などの絶縁膜13,13aを有し
ているがDRAMワードライン上の絶縁膜13がロジッ
ク回路部ゲート電極上の絶縁膜13aよりも厚いことが
特徴である。
【0069】こうすれば、実施の形態6と同様にDRA
Mワードライン上のコンタクトとロジック回路部のゲー
ト電極上コンタクトを同時にエッチングすることがで
き、且つ界面抵抗の問題も解決できる。
Mワードライン上のコンタクトとロジック回路部のゲー
ト電極上コンタクトを同時にエッチングすることがで
き、且つ界面抵抗の問題も解決できる。
【0070】この発明による実施の形態7によれば、実
施の形態6の構成において、前記メモリセル部ポリメタ
ル電極および前記周辺回路部ポリメタル電極に窒化膜等
のメタル絶縁膜を被覆するとともに、前記メモリセル部
ポリメタル電極を被覆する窒化膜等のメタル絶縁膜13
の膜厚が前記周辺回路部ポリメタル電極を被覆する窒化
膜等のメタル絶縁膜13aの膜厚よりも大きく設定され
ているので、ポリメタル電極を持つメモリセル部および
周辺回路部で構成される半導体装置におけるコンタクト
抵抗特性を適切に改善できるとともに、比較的容易に製
造できる構成の半導体装置を得ることができるものであ
る。
施の形態6の構成において、前記メモリセル部ポリメタ
ル電極および前記周辺回路部ポリメタル電極に窒化膜等
のメタル絶縁膜を被覆するとともに、前記メモリセル部
ポリメタル電極を被覆する窒化膜等のメタル絶縁膜13
の膜厚が前記周辺回路部ポリメタル電極を被覆する窒化
膜等のメタル絶縁膜13aの膜厚よりも大きく設定され
ているので、ポリメタル電極を持つメモリセル部および
周辺回路部で構成される半導体装置におけるコンタクト
抵抗特性を適切に改善できるとともに、比較的容易に製
造できる構成の半導体装置を得ることができるものであ
る。
【0071】また、この発明による実施の形態7によれ
ば、実施の形態6の製造方法工程において、前記メモリ
セル部ポリメタル電極および前記周辺回路部ポリメタル
電極に窒化膜等のメタル絶縁膜を被覆形成するにあた
り、前記メモリセル部ポリメタル電極を被覆する窒化膜
13の膜厚が前記周辺回路部ポリメタル電極を被覆する
窒化膜13aの膜厚よりも大きくなるように形成すると
ともに、メモリセル部コンタクトホール6aをエッチン
グにより窒化膜13等のメタル絶縁膜を貫通して形成す
るメモリセル部コンタクトホール形成工程と、メモリセ
ル部コンタクトホール形成工程と同時に周辺回路部コン
タクトホール8をエッチングにより窒化膜13a等のメ
タル絶縁膜,高融点メタル10およびバリアメタル11
を貫通して形成する周辺回路部コンタクトホール形成工
程とを含むので、ポリメタル電極を持つメモリセル部お
よび周辺回路部で構成される半導体装置におけるコンタ
クト抵抗特性を適切に改善できるとともに、メモリセル
部コンタクトホールの形成と周辺回路部コンタクトホー
ルの形成とを同時に行うことができ製造工程を簡素化で
きる半導体製造方法を得ることができるものである。
ば、実施の形態6の製造方法工程において、前記メモリ
セル部ポリメタル電極および前記周辺回路部ポリメタル
電極に窒化膜等のメタル絶縁膜を被覆形成するにあた
り、前記メモリセル部ポリメタル電極を被覆する窒化膜
13の膜厚が前記周辺回路部ポリメタル電極を被覆する
窒化膜13aの膜厚よりも大きくなるように形成すると
ともに、メモリセル部コンタクトホール6aをエッチン
グにより窒化膜13等のメタル絶縁膜を貫通して形成す
るメモリセル部コンタクトホール形成工程と、メモリセ
ル部コンタクトホール形成工程と同時に周辺回路部コン
タクトホール8をエッチングにより窒化膜13a等のメ
タル絶縁膜,高融点メタル10およびバリアメタル11
を貫通して形成する周辺回路部コンタクトホール形成工
程とを含むので、ポリメタル電極を持つメモリセル部お
よび周辺回路部で構成される半導体装置におけるコンタ
クト抵抗特性を適切に改善できるとともに、メモリセル
部コンタクトホールの形成と周辺回路部コンタクトホー
ルの形成とを同時に行うことができ製造工程を簡素化で
きる半導体製造方法を得ることができるものである。
【0072】実施の形態8.この発明による実施の形態
8を図14について説明する。図14は図10のB−B
線における実施の形態8での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態8において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態7におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
8を図14について説明する。図14は図10のB−B
線における実施の形態8での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態8において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態7におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
【0073】図14を参照して、この実施の形態8で
は、ポリメタル電極に使われているバリアメタルに関し
て、DRAMワードラインとロジック回路部のゲート電
極で異なったものを用いた構造である。例えば、DRA
Mワードラインのポリメタル電極のバリアメタル11と
して、WNを、ロジック回路部のゲート電極のバリアメ
タル21にはTiN/Tiを用いる。特にTiN/Ti
に関しては、熱処理に対してTiがシリサイド膜を形成
し、TiNがバリア層としての働きをするために、界面
抵抗を低く保ちながら、W等のメタルとシリコンの反応
を抑制することができる。但し、TiN/Tiバリアは
ゲートエッチング後の酸化処理(ゲートリーク対策)に
対して耐性がないため、DRAMワードラインのバリア
メタルには、選択的な酸化H2/H2O雰囲気によりWを
酸化せずにポリシリコンのみ酸化できるWNを用いてい
る。こうすれば、界面抵抗の問題を解決しつつ、DRA
Mセルのリーク低減も可能になる。
は、ポリメタル電極に使われているバリアメタルに関し
て、DRAMワードラインとロジック回路部のゲート電
極で異なったものを用いた構造である。例えば、DRA
Mワードラインのポリメタル電極のバリアメタル11と
して、WNを、ロジック回路部のゲート電極のバリアメ
タル21にはTiN/Tiを用いる。特にTiN/Ti
に関しては、熱処理に対してTiがシリサイド膜を形成
し、TiNがバリア層としての働きをするために、界面
抵抗を低く保ちながら、W等のメタルとシリコンの反応
を抑制することができる。但し、TiN/Tiバリアは
ゲートエッチング後の酸化処理(ゲートリーク対策)に
対して耐性がないため、DRAMワードラインのバリア
メタルには、選択的な酸化H2/H2O雰囲気によりWを
酸化せずにポリシリコンのみ酸化できるWNを用いてい
る。こうすれば、界面抵抗の問題を解決しつつ、DRA
Mセルのリーク低減も可能になる。
【0074】この発明による実施の形態8によれば、ポ
リシリコンからなるメモリセル部ゲート電極12と、前
記メモリセル部ゲート電極12にバリアメタル11を介
在して被覆形成され前記メモリセル部ゲート電極12と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タル10と、前記メモリセル部ポリメタル電極に対する
電気的接続を確保するためのメモリセル部コンタクト部
材17とを備えてメモリセル部を構成するとともに、ポ
リシリコンからなる周辺回路部ゲート電極12と、前記
周辺回路部ゲート電極12にバリアメタル11を介在し
て被覆形成され前記周辺回路部ゲート電極12とともに
周辺回路部ポリメタル電極を構成する高融点メタル10
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材17とを備
えて周辺回路部を構成するものにおいて、前記メモリセ
ル部ポリメタル電極のバリアメタル11としてWN等を
用い、ロジック回路部のゲート電極のバリアメタル21
にはTiN/Ti等を用いて、前記メモリセル部ポリメ
タル電極と周辺回路部ポリメタル電極とで異なった材質
のバリアメタルを適用するようにしたので、周辺回路部
ではコンタクト抵抗特性を極力向上し、メモリセル部で
はリーク特性を確保することができ、ポリメタル電極を
持つメモリセル部および周辺回路部で構成される半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体装置を得ることができる。
リシリコンからなるメモリセル部ゲート電極12と、前
記メモリセル部ゲート電極12にバリアメタル11を介
在して被覆形成され前記メモリセル部ゲート電極12と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タル10と、前記メモリセル部ポリメタル電極に対する
電気的接続を確保するためのメモリセル部コンタクト部
材17とを備えてメモリセル部を構成するとともに、ポ
リシリコンからなる周辺回路部ゲート電極12と、前記
周辺回路部ゲート電極12にバリアメタル11を介在し
て被覆形成され前記周辺回路部ゲート電極12とともに
周辺回路部ポリメタル電極を構成する高融点メタル10
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材17とを備
えて周辺回路部を構成するものにおいて、前記メモリセ
ル部ポリメタル電極のバリアメタル11としてWN等を
用い、ロジック回路部のゲート電極のバリアメタル21
にはTiN/Ti等を用いて、前記メモリセル部ポリメ
タル電極と周辺回路部ポリメタル電極とで異なった材質
のバリアメタルを適用するようにしたので、周辺回路部
ではコンタクト抵抗特性を極力向上し、メモリセル部で
はリーク特性を確保することができ、ポリメタル電極を
持つメモリセル部および周辺回路部で構成される半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体装置を得ることができる。
【0075】また、この発明による実施の形態8によれ
ば、ポリシリコンからなるメモリセル部ゲート電極12
と、前記メモリセル部ゲート電極12にバリアメタル1
1を介在して被覆形成され前記メモリセル部ゲート電極
12とともにメモリセル部ポリメタル電極を構成する高
融点メタル10と、前記メモリセル部ポリメタル電極に
対する電気的接続を確保するためのメモリセル部コンタ
クト部材17とを備えてメモリセル部を構成するととも
に、ポリシリコンからなる周辺回路部ゲート電極12
と、前記周辺回路部ゲート電極12にバリアメタルを介
在して被覆形成され前記周辺回路部ゲート電極12とと
もに周辺回路部ポリメタル電極を構成する高融点メタル
10と、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材17と
を備えて周辺回路部を構成する半導体装置を製造するに
あたり、前記メモリセル部ゲート電極12に所定の材質
からなる第1のバリアメタル11を介在して高融点メタ
ル10を被覆形成する工程と、前記周辺回路部ゲート電
極12に前記第1のバリアメタル11と異なる材質から
なる第2のバリアメタル21を介在して高融点メタル1
0を被覆形成する工程とを含むので、周辺回路部ではコ
ンタクト抵抗特性を極力向上し、メモリセル部ではリー
ク特性を確保することができ、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できる半導体製
造方法を得ることができるものである。
ば、ポリシリコンからなるメモリセル部ゲート電極12
と、前記メモリセル部ゲート電極12にバリアメタル1
1を介在して被覆形成され前記メモリセル部ゲート電極
12とともにメモリセル部ポリメタル電極を構成する高
融点メタル10と、前記メモリセル部ポリメタル電極に
対する電気的接続を確保するためのメモリセル部コンタ
クト部材17とを備えてメモリセル部を構成するととも
に、ポリシリコンからなる周辺回路部ゲート電極12
と、前記周辺回路部ゲート電極12にバリアメタルを介
在して被覆形成され前記周辺回路部ゲート電極12とと
もに周辺回路部ポリメタル電極を構成する高融点メタル
10と、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材17と
を備えて周辺回路部を構成する半導体装置を製造するに
あたり、前記メモリセル部ゲート電極12に所定の材質
からなる第1のバリアメタル11を介在して高融点メタ
ル10を被覆形成する工程と、前記周辺回路部ゲート電
極12に前記第1のバリアメタル11と異なる材質から
なる第2のバリアメタル21を介在して高融点メタル1
0を被覆形成する工程とを含むので、周辺回路部ではコ
ンタクト抵抗特性を極力向上し、メモリセル部ではリー
ク特性を確保することができ、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できる半導体製
造方法を得ることができるものである。
【0076】実施の形態9.この発明による実施の形態
9を図15について説明する。図15は図10のB−B
線における実施の形態9での構成を示す断面図である。
図中、同一符号は同一または相当部分を示すものであ
る。この実施の形態9において、ここで説明する特有の
構成および製造方法以外の構成および製造方法について
は、先に説明した実施の形態8におけるものと同一の構
成および製造方法を含むものであり、同様の作用を奏す
るものである。
9を図15について説明する。図15は図10のB−B
線における実施の形態9での構成を示す断面図である。
図中、同一符号は同一または相当部分を示すものであ
る。この実施の形態9において、ここで説明する特有の
構成および製造方法以外の構成および製造方法について
は、先に説明した実施の形態8におけるものと同一の構
成および製造方法を含むものであり、同様の作用を奏す
るものである。
【0077】図15において、10はポリメタル電極を
構成するW等の高融点メタルである。11はWNなどの
バリアメタルで、後工程の熱処理でW,Si,O,Nを
含むバリア層に成ると考えられている。12はポリメタ
ル電極を構成するポリシリコン膜からなるゲート電極で
ある。13はSiN膜やAl2O3,Ta2O5などのメタ
ル絶縁膜である。16はTiN/Tiなどのバリアメタ
ル、17はW等の高融点メタルや、AL,Cuなどのメ
タル配線材からなるコンタクト部材である。22はロジ
ック回路部のシリサイド膜で通常CoSi,TiSi,
Wsi等のメタルシリサイド膜である。23,24はト
ランジスタのサイドウオール膜で通常シリコン酸化膜か
SiN膜が用いられる。
構成するW等の高融点メタルである。11はWNなどの
バリアメタルで、後工程の熱処理でW,Si,O,Nを
含むバリア層に成ると考えられている。12はポリメタ
ル電極を構成するポリシリコン膜からなるゲート電極で
ある。13はSiN膜やAl2O3,Ta2O5などのメタ
ル絶縁膜である。16はTiN/Tiなどのバリアメタ
ル、17はW等の高融点メタルや、AL,Cuなどのメ
タル配線材からなるコンタクト部材である。22はロジ
ック回路部のシリサイド膜で通常CoSi,TiSi,
Wsi等のメタルシリサイド膜である。23,24はト
ランジスタのサイドウオール膜で通常シリコン酸化膜か
SiN膜が用いられる。
【0078】図15を参照して、この実施の形態9で
は、DRAMワードラインにポリメタル電極、ロジック
回路のゲート電極にシリサイド膜を用いているのが特徴
で、こうすれば界面抵抗の問題を解決できる。また、D
RAMワードラインの最上層にSiN膜等の絶縁層が存
在するためにDRAMセルの微細化に必須のセルアライ
ンエッチング技術を適用することができる。
は、DRAMワードラインにポリメタル電極、ロジック
回路のゲート電極にシリサイド膜を用いているのが特徴
で、こうすれば界面抵抗の問題を解決できる。また、D
RAMワードラインの最上層にSiN膜等の絶縁層が存
在するためにDRAMセルの微細化に必須のセルアライ
ンエッチング技術を適用することができる。
【0079】この発明による実施の形態9によれば、ポ
リシリコンからなるメモリセル部ゲート電極12と、前
記メモリセル部ゲート電極12にバリアメタルを介在し
て被覆形成され前記メモリセル部ゲート電極12ととも
にメモリセル部電極を構成する高融点メタル10と、高
融点メタル10に被覆形成された窒化膜等からなるメタ
ル絶縁膜13と、前記メモリセル部電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材17
とを備えてメモリセル部を構成するとともに、ポリシリ
コンからなる周辺回路部ゲート電極12と、前記周辺回
路部ゲート電極12に被覆形成され前記周辺回路部ゲー
ト電極12とともに周辺回路部電極を構成するシリサイ
ド膜22と、前記周辺回路部電極に対する電気的接続を
確保するための周辺回路部コンタクト部材17とを備え
て周辺回路部を構成することにより、前記ゲート電極1
2,バリアメタル11,高融点メタル10およびメタル
絶縁膜13からなるメモリセル部電極にポリメタルゲー
ト構造を適用し、前記ゲート電極12およびシリサイド
膜22からなる周辺回路部電極にサリサイド構造を適用
するようにしたので、周辺回路部ではサリサイド構造の
採用によりコンタクト抵抗特性を極力向上し、メモリセ
ル部では所要の加工技術を適用できる構成として、ポリ
メタル電極を持つメモリセル部および周辺回路部で構成
される半導体装置におけるコンタクト抵抗特性を適切に
改善できる半導体装置を得ることができるものである。
リシリコンからなるメモリセル部ゲート電極12と、前
記メモリセル部ゲート電極12にバリアメタルを介在し
て被覆形成され前記メモリセル部ゲート電極12ととも
にメモリセル部電極を構成する高融点メタル10と、高
融点メタル10に被覆形成された窒化膜等からなるメタ
ル絶縁膜13と、前記メモリセル部電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材17
とを備えてメモリセル部を構成するとともに、ポリシリ
コンからなる周辺回路部ゲート電極12と、前記周辺回
路部ゲート電極12に被覆形成され前記周辺回路部ゲー
ト電極12とともに周辺回路部電極を構成するシリサイ
ド膜22と、前記周辺回路部電極に対する電気的接続を
確保するための周辺回路部コンタクト部材17とを備え
て周辺回路部を構成することにより、前記ゲート電極1
2,バリアメタル11,高融点メタル10およびメタル
絶縁膜13からなるメモリセル部電極にポリメタルゲー
ト構造を適用し、前記ゲート電極12およびシリサイド
膜22からなる周辺回路部電極にサリサイド構造を適用
するようにしたので、周辺回路部ではサリサイド構造の
採用によりコンタクト抵抗特性を極力向上し、メモリセ
ル部では所要の加工技術を適用できる構成として、ポリ
メタル電極を持つメモリセル部および周辺回路部で構成
される半導体装置におけるコンタクト抵抗特性を適切に
改善できる半導体装置を得ることができるものである。
【0080】また、この発明による実施の形態9によれ
ば、ポリシリコンからなるメモリセル部ゲート電極12
と、前記メモリセル部ゲート電極12にバリアメタル1
1を介在して被覆形成され前記メモリセル部ゲート電極
12とともにメモリセル部電極を構成する高融点メタル
10と、前記メモリセル部電極に対する電気的接続を確
保するためのメモリセル部コンタクト部材17とを備え
てメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極12と、前記周辺回路部ゲー
ト電極12に被覆形成され前記周辺回路部ゲート電極1
2とともに周辺回路部電極を構成するシリサイド膜22
と、前記周辺回路部電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材17とを備えて周辺回
路部を構成する半導体装置を製造するにあたり、前記周
辺回路部ゲート電極12にシリサイド膜22を被覆形成
し前記周辺回路部電極においてサリサイド構造を構成す
る工程を含むので、周辺回路部ではサリサイド構造の採
用によりコンタクト抵抗特性を極力向上し、メモリセル
部では所要の加工技術を適用でき、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体装置を得ることができるものである。
ば、ポリシリコンからなるメモリセル部ゲート電極12
と、前記メモリセル部ゲート電極12にバリアメタル1
1を介在して被覆形成され前記メモリセル部ゲート電極
12とともにメモリセル部電極を構成する高融点メタル
10と、前記メモリセル部電極に対する電気的接続を確
保するためのメモリセル部コンタクト部材17とを備え
てメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極12と、前記周辺回路部ゲー
ト電極12に被覆形成され前記周辺回路部ゲート電極1
2とともに周辺回路部電極を構成するシリサイド膜22
と、前記周辺回路部電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材17とを備えて周辺回
路部を構成する半導体装置を製造するにあたり、前記周
辺回路部ゲート電極12にシリサイド膜22を被覆形成
し前記周辺回路部電極においてサリサイド構造を構成す
る工程を含むので、周辺回路部ではサリサイド構造の採
用によりコンタクト抵抗特性を極力向上し、メモリセル
部では所要の加工技術を適用でき、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体装置を得ることができるものである。
【0081】実施の形態10.この発明による実施の形
態10を図16について説明する。図16は図10のB
−B線における実施の形態10での構成を示す断面図で
ある。この実施の形態10において、ここで説明する特
有の構成および製造方法以外の構成および製造方法につ
いては、先に説明した実施の形態5ないし実施の形態9
におけるものと同一の構成および製造方法を含むもので
あり、同様の作用を奏するものである。
態10を図16について説明する。図16は図10のB
−B線における実施の形態10での構成を示す断面図で
ある。この実施の形態10において、ここで説明する特
有の構成および製造方法以外の構成および製造方法につ
いては、先に説明した実施の形態5ないし実施の形態9
におけるものと同一の構成および製造方法を含むもので
あり、同様の作用を奏するものである。
【0082】図16を参照して、この実施の形態10で
は、DRAMワードラインとロジック部ゲート電極のポ
リメタル電極12のW膜厚をDRAMワードラインの方
が、ロジック部ゲート電極より厚くしたことが特徴であ
る。こうすれば、実施の形態6と同様にDRAMワード
ライン上のコンタクトとロジック回路部のゲート電極上
コンタクトを同時にエッチングすることができ、且つ界
面抵抗の問題も解決できる。
は、DRAMワードラインとロジック部ゲート電極のポ
リメタル電極12のW膜厚をDRAMワードラインの方
が、ロジック部ゲート電極より厚くしたことが特徴であ
る。こうすれば、実施の形態6と同様にDRAMワード
ライン上のコンタクトとロジック回路部のゲート電極上
コンタクトを同時にエッチングすることができ、且つ界
面抵抗の問題も解決できる。
【0083】図16において、10はDRAM回路部と
してのメモリセル部ゲート電極12にバリアメタル11
を介在して被覆形成された高融点メタル、10aはロジ
ック回路部としての周辺回路部ゲート電極12にバリア
メタル11を介在して被覆形成された高融点メタル、1
3は高融点メタル10,10aにそれぞれ被覆形成され
たSiN膜やAl2O3,Ta2O5などのメタル絶縁膜で
ある。
してのメモリセル部ゲート電極12にバリアメタル11
を介在して被覆形成された高融点メタル、10aはロジ
ック回路部としての周辺回路部ゲート電極12にバリア
メタル11を介在して被覆形成された高融点メタル、1
3は高融点メタル10,10aにそれぞれ被覆形成され
たSiN膜やAl2O3,Ta2O5などのメタル絶縁膜で
ある。
【0084】メモリセル部コンタクトホール6aは、メ
モリセル部コンタクトホール形成工程において、エッチ
ングにより層間絶縁膜5に形成され、メタル絶縁膜13
を貫通して高融点メタル10で止まっている。周辺回路
部コンタクトホール8は、周辺回路部コンタクトホール
形成工程において、メモリセル部コンタクトホール形成
工程と同時にエッチングにより層間絶縁膜5に形成さ
れ、メタル絶縁膜13および高融点メタル10aを貫通
してゲート電極12に達している。メモリセル部コンタ
クトホール6aおよび周辺回路部コンタクトホール8に
は、それぞれバリアメタル16を介在してコンタクト部
材17が充填される。
モリセル部コンタクトホール形成工程において、エッチ
ングにより層間絶縁膜5に形成され、メタル絶縁膜13
を貫通して高融点メタル10で止まっている。周辺回路
部コンタクトホール8は、周辺回路部コンタクトホール
形成工程において、メモリセル部コンタクトホール形成
工程と同時にエッチングにより層間絶縁膜5に形成さ
れ、メタル絶縁膜13および高融点メタル10aを貫通
してゲート電極12に達している。メモリセル部コンタ
クトホール6aおよび周辺回路部コンタクトホール8に
は、それぞれバリアメタル16を介在してコンタクト部
材17が充填される。
【0085】この発明による実施の形態10によれば、
実施の形態5の構成において、前記メモリセル部ポリメ
タル電極および前記周辺回路部ポリメタル電極を高融点
メタルで被覆したものであって、前記メモリセル部ポリ
メタル電極を被覆する高融点メタルの膜厚が前記周辺回
路部ポリメタル電極を被覆する高融点メタルの膜厚より
大きく設定されているので、ポリメタル電極を持つメモ
リセル部および周辺回路部で構成される半導体装置にお
けるコンタクト抵抗特性を適切に改善できるとともに、
比較的容易に製造できる構成を持つ半導体装置を得るこ
とができるものである。
実施の形態5の構成において、前記メモリセル部ポリメ
タル電極および前記周辺回路部ポリメタル電極を高融点
メタルで被覆したものであって、前記メモリセル部ポリ
メタル電極を被覆する高融点メタルの膜厚が前記周辺回
路部ポリメタル電極を被覆する高融点メタルの膜厚より
大きく設定されているので、ポリメタル電極を持つメモ
リセル部および周辺回路部で構成される半導体装置にお
けるコンタクト抵抗特性を適切に改善できるとともに、
比較的容易に製造できる構成を持つ半導体装置を得るこ
とができるものである。
【0086】また、この発明による実施の形態10によ
れば、実施の形態5における製造方法工程に加えて、前
記メモリセル部ポリメタル電極および前記周辺回路部ポ
リメタル電極に高融点メタルを被覆形成するにあたり、
前記メモリセル部ポリメタル電極を被覆する高融点メタ
ルの膜厚が前記周辺回路部ポリメタル電極を被覆する高
融点メタルの膜厚よりも大きくなるように形成するとと
もに、メモリセル部コンタクトホール6aをエッチング
によりメタル絶縁膜13を貫通して高融点メタル10で
止まるように形成するメモリセル部コンタクトホール形
成工程と、前記メモリセル部コンタクトホール形成工程
と同時に周辺回路部コンタクトホール8をエッチングに
よりメタル絶縁膜13,高融点メタル10aおよびバリ
アメタル11を貫通して形成する周辺回路部コンタクト
ホール形成工程とを含むので、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できるととも
に、メモリセル部コンタクトホールの形成と周辺回路部
コンタクトホールの形成とを同時に行うことができ製造
工程を簡素化できる半導体製造方法を得ることができる
ものである。
れば、実施の形態5における製造方法工程に加えて、前
記メモリセル部ポリメタル電極および前記周辺回路部ポ
リメタル電極に高融点メタルを被覆形成するにあたり、
前記メモリセル部ポリメタル電極を被覆する高融点メタ
ルの膜厚が前記周辺回路部ポリメタル電極を被覆する高
融点メタルの膜厚よりも大きくなるように形成するとと
もに、メモリセル部コンタクトホール6aをエッチング
によりメタル絶縁膜13を貫通して高融点メタル10で
止まるように形成するメモリセル部コンタクトホール形
成工程と、前記メモリセル部コンタクトホール形成工程
と同時に周辺回路部コンタクトホール8をエッチングに
よりメタル絶縁膜13,高融点メタル10aおよびバリ
アメタル11を貫通して形成する周辺回路部コンタクト
ホール形成工程とを含むので、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できるととも
に、メモリセル部コンタクトホールの形成と周辺回路部
コンタクトホールの形成とを同時に行うことができ製造
工程を簡素化できる半導体製造方法を得ることができる
ものである。
【0087】実施の形態11.この発明による実施の形
態11を図17ないし図24について説明する。図17
は図10のC−C線における実施の形態11でのゲート
電極形成時の構成を示す断面図である。図18は図10
のC−C線における実施の形態11でのサイドウォール
形成後の構成を示す断面図である。図19は図10のC
−C線における実施の形態11での層間絶縁膜〈1〉形
成後の構成を示す断面図である。図20は図10のC−
C線における実施の形態11での層間絶縁膜〈2〉およ
びプラグ形成後の構成を示す断面図である。図21は図
10のC−C線における実施の形態11での層間絶縁膜
〈3〉およびプラグ形成後の構成を示す断面図である。
図22は図10のC−C線における実施の形態11での
キャパシタ筒状電極形成前の構成を示す断面図である。
図23は図10のC−C線における実施の形態11での
キャパシタ筒状電極形成後の構成を示す断面図である。
図24は図10のC−C線における実施の形態11での
キャパシタ上部電極形成後の構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態11において、ここで説明する特有の構成および
製造方法以外の構成および製造方法については、先に説
明した実施の形態7におけるものと同一の構成および製
造方法を含むものであり、同様の作用を奏するものであ
る。
態11を図17ないし図24について説明する。図17
は図10のC−C線における実施の形態11でのゲート
電極形成時の構成を示す断面図である。図18は図10
のC−C線における実施の形態11でのサイドウォール
形成後の構成を示す断面図である。図19は図10のC
−C線における実施の形態11での層間絶縁膜〈1〉形
成後の構成を示す断面図である。図20は図10のC−
C線における実施の形態11での層間絶縁膜〈2〉およ
びプラグ形成後の構成を示す断面図である。図21は図
10のC−C線における実施の形態11での層間絶縁膜
〈3〉およびプラグ形成後の構成を示す断面図である。
図22は図10のC−C線における実施の形態11での
キャパシタ筒状電極形成前の構成を示す断面図である。
図23は図10のC−C線における実施の形態11での
キャパシタ筒状電極形成後の構成を示す断面図である。
図24は図10のC−C線における実施の形態11での
キャパシタ上部電極形成後の構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態11において、ここで説明する特有の構成および
製造方法以外の構成および製造方法については、先に説
明した実施の形態7におけるものと同一の構成および製
造方法を含むものであり、同様の作用を奏するものであ
る。
【0088】図において、25はレジストパターン、2
6は低濃度不純物層、27は高濃度不純物層、28はゲ
ート絶縁膜、29a,29bはSiN膜からなるメタル
絶縁膜、30a,30bはW膜等からなる高融点メタ
ル、31a,31bはバリアメタル、32a,32bは
ポリシリコン膜からなるゲート電極、33は分離領域、
34はウエル領域1、35はウエル領域2、36は下敷
きSiN膜、37は層間絶縁膜〈1〉、38はポリシリ
コンパッド、39は層間絶縁膜〈2〉、40はW等の高
融点メタル配線、41はTiN/Tiなどのバリアメタ
ル、42は層間絶縁膜〈3〉である。43はポリシリコ
ンや高融点メタル、あるいはそれらのシリサイド膜など
からなるプラグ、44,46もポリシリコンや高融点メ
タル、Ru、Pt等の貴金属膜、あるいはそれらのシリ
サイド膜である。45は筒状キャパシタ電極を形成する
ためのシリコン酸化膜、47はポリシリコンや高融点メ
タル44からなる筒状電極、48はキャパシタ絶縁膜で
SiN,SiO膜やそれらの重ね膜、あるいはTa
2O5,Al2O3,BST等の高誘電体膜、そして、49
はキャパシタを形成する上部電極で、ポリシリコンや高
融点メタル、Ru,Pt等の貴金属膜、あるいはそれら
のシリサイド膜である。
6は低濃度不純物層、27は高濃度不純物層、28はゲ
ート絶縁膜、29a,29bはSiN膜からなるメタル
絶縁膜、30a,30bはW膜等からなる高融点メタ
ル、31a,31bはバリアメタル、32a,32bは
ポリシリコン膜からなるゲート電極、33は分離領域、
34はウエル領域1、35はウエル領域2、36は下敷
きSiN膜、37は層間絶縁膜〈1〉、38はポリシリ
コンパッド、39は層間絶縁膜〈2〉、40はW等の高
融点メタル配線、41はTiN/Tiなどのバリアメタ
ル、42は層間絶縁膜〈3〉である。43はポリシリコ
ンや高融点メタル、あるいはそれらのシリサイド膜など
からなるプラグ、44,46もポリシリコンや高融点メ
タル、Ru、Pt等の貴金属膜、あるいはそれらのシリ
サイド膜である。45は筒状キャパシタ電極を形成する
ためのシリコン酸化膜、47はポリシリコンや高融点メ
タル44からなる筒状電極、48はキャパシタ絶縁膜で
SiN,SiO膜やそれらの重ね膜、あるいはTa
2O5,Al2O3,BST等の高誘電体膜、そして、49
はキャパシタを形成する上部電極で、ポリシリコンや高
融点メタル、Ru,Pt等の貴金属膜、あるいはそれら
のシリサイド膜である。
【0089】この実施の形態11は、実施の形態7をD
RAMやeDRAMのスタックトセルに適用したもの
で、スタックトセルのキャパシタ電極に筒状のキャパシ
タ電極を用いたものである。
RAMやeDRAMのスタックトセルに適用したもの
で、スタックトセルのキャパシタ電極に筒状のキャパシ
タ電極を用いたものである。
【0090】この発明による実施の形態11によれば、
ポリシリコンからなるメモリセル部ゲート電極32a
と、前記メモリセル部ゲート電極32aにバリアメタル
を介在して被覆形成され前記メモリセル部ゲート電極3
2aとともにメモリセル部ポリメタル電極を構成する高
融点メタル30aと、前記メモリセル部ポリメタル電極
に対する電気的接続を確保するためのメモリセル部コン
タクト部材とを備えてスタックトセルによるメモリセル
部を構成するとともに、ポリシリコンからなる周辺回路
部ゲート電極32bと、前記周辺回路部ゲート電極32
bにバリアメタルを介在して被覆形成され前記周辺回路
部ゲート電極32bとともに周辺回路部ポリメタル電極
を構成する高融点メタル30bと、前記周辺回路部ポリ
メタル電極に対する電気的接続を確保するための周辺回
路部コンタクト部材とを備えて周辺回路部を構成するも
のにおいて、前記周辺回路部コンタクト部材が前記周辺
回路部ゲート電極32bまで達しているようにし、か
つ、前記メモリセル部コンタクト部材は前記メモリセル
部ポリメタル電極を構成する高融点メタル30aで止ま
っているようにしたものであって、スタックトセルによ
る前記メモリセル部ポリメタル電極および前記周辺回路
部ポリメタル電極に窒化膜からなるメタル絶縁膜30
a,30bを被覆するとともに、前記メモリセル部ポリ
メタル電極を被覆する前記メタル絶縁膜29aの膜厚が
前記周辺回路部ポリメタル電極を被覆するメタル絶縁膜
29bの膜厚よりも大きく設定されているので、ポリメ
タル電極を持つメモリセル部および周辺回路部で構成さ
れるスタックトセルによる半導体装置におけるコンタク
ト抵抗特性を適切に改善できるとともに、比較的容易に
製造できる構成の半導体装置を得ることができるもので
ある。
ポリシリコンからなるメモリセル部ゲート電極32a
と、前記メモリセル部ゲート電極32aにバリアメタル
を介在して被覆形成され前記メモリセル部ゲート電極3
2aとともにメモリセル部ポリメタル電極を構成する高
融点メタル30aと、前記メモリセル部ポリメタル電極
に対する電気的接続を確保するためのメモリセル部コン
タクト部材とを備えてスタックトセルによるメモリセル
部を構成するとともに、ポリシリコンからなる周辺回路
部ゲート電極32bと、前記周辺回路部ゲート電極32
bにバリアメタルを介在して被覆形成され前記周辺回路
部ゲート電極32bとともに周辺回路部ポリメタル電極
を構成する高融点メタル30bと、前記周辺回路部ポリ
メタル電極に対する電気的接続を確保するための周辺回
路部コンタクト部材とを備えて周辺回路部を構成するも
のにおいて、前記周辺回路部コンタクト部材が前記周辺
回路部ゲート電極32bまで達しているようにし、か
つ、前記メモリセル部コンタクト部材は前記メモリセル
部ポリメタル電極を構成する高融点メタル30aで止ま
っているようにしたものであって、スタックトセルによ
る前記メモリセル部ポリメタル電極および前記周辺回路
部ポリメタル電極に窒化膜からなるメタル絶縁膜30
a,30bを被覆するとともに、前記メモリセル部ポリ
メタル電極を被覆する前記メタル絶縁膜29aの膜厚が
前記周辺回路部ポリメタル電極を被覆するメタル絶縁膜
29bの膜厚よりも大きく設定されているので、ポリメ
タル電極を持つメモリセル部および周辺回路部で構成さ
れるスタックトセルによる半導体装置におけるコンタク
ト抵抗特性を適切に改善できるとともに、比較的容易に
製造できる構成の半導体装置を得ることができるもので
ある。
【0091】また、この発明による実施の形態11によ
れば、ポリシリコンからなるメモリセル部ゲート電極3
2aと、前記メモリセル部ゲート電極32aにバリアメ
タル31aを介在して被覆形成され前記メモリセル部ゲ
ート電極32aとともにメモリセル部ポリメタル電極を
構成する高融点メタル30aと、前記メモリセル部ポリ
メタル電極に対する電気的接続を確保するためのメモリ
セル部コンタクト部材とを備えてスタックトセルによる
メモリセル部を構成するとともに、ポリシリコンからな
る周辺回路部ゲート電極32bと、前記周辺回路部ゲー
ト電極32bにバリアメタル31bを介在して被覆形成
され前記周辺回路部ゲート電極32bとともに周辺回路
部ポリメタル電極を構成する高融点メタル30bと、前
記周辺回路部ポリメタル電極に対する電気的接続を確保
するための周辺回路部コンタクト部材とを備えて周辺回
路部を構成するものにおいて、前記周辺回路部コンタク
ト部材が前記周辺回路部ゲート電極32bまで達してい
るようにし、かつ、前記メモリセル部コンタクト部材は
前記メモリセル部ポリメタル電極を構成する高融点メタ
ル29aで止まっているようにした半導体装置の製造方
法であって、スタックトセルによる前記メモリセル部ポ
リメタル電極および前記周辺回路部ポリメタル電極に窒
化膜からなるメタル絶縁膜29a,29bを被覆形成す
るにあたり、前記メモリセル部ポリメタル電極を被覆す
る窒化膜からなるメタル絶縁膜29aの膜厚が前記周辺
回路部ポリメタル電極を被覆する窒化膜からなるメタル
絶縁膜29bの膜厚よりも大きくなるように形成すると
ともに、メモリセル部コンタクトホールをエッチングに
よりメタル絶縁膜29aを貫通して形成するメモリセル
部コンタクトホール形成工程と、前記メモリセル部コン
タクトホール形成工程と同時に周辺回路部コンタクトホ
ールをエッチングによりメタル絶縁膜29b,高融点メ
タル30bおよびバリアメタル31bを貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成されるスタックトセルによる半導体装置におけるコ
ンタクト抵抗特性を適切に改善できるとともに、メモリ
セル部コンタクトホールの形成と周辺回路部コンタクト
ホールの形成とを同時に行うことができ製造工程を簡素
化できる半導体製造方法を得ることができるものであ
る。
れば、ポリシリコンからなるメモリセル部ゲート電極3
2aと、前記メモリセル部ゲート電極32aにバリアメ
タル31aを介在して被覆形成され前記メモリセル部ゲ
ート電極32aとともにメモリセル部ポリメタル電極を
構成する高融点メタル30aと、前記メモリセル部ポリ
メタル電極に対する電気的接続を確保するためのメモリ
セル部コンタクト部材とを備えてスタックトセルによる
メモリセル部を構成するとともに、ポリシリコンからな
る周辺回路部ゲート電極32bと、前記周辺回路部ゲー
ト電極32bにバリアメタル31bを介在して被覆形成
され前記周辺回路部ゲート電極32bとともに周辺回路
部ポリメタル電極を構成する高融点メタル30bと、前
記周辺回路部ポリメタル電極に対する電気的接続を確保
するための周辺回路部コンタクト部材とを備えて周辺回
路部を構成するものにおいて、前記周辺回路部コンタク
ト部材が前記周辺回路部ゲート電極32bまで達してい
るようにし、かつ、前記メモリセル部コンタクト部材は
前記メモリセル部ポリメタル電極を構成する高融点メタ
ル29aで止まっているようにした半導体装置の製造方
法であって、スタックトセルによる前記メモリセル部ポ
リメタル電極および前記周辺回路部ポリメタル電極に窒
化膜からなるメタル絶縁膜29a,29bを被覆形成す
るにあたり、前記メモリセル部ポリメタル電極を被覆す
る窒化膜からなるメタル絶縁膜29aの膜厚が前記周辺
回路部ポリメタル電極を被覆する窒化膜からなるメタル
絶縁膜29bの膜厚よりも大きくなるように形成すると
ともに、メモリセル部コンタクトホールをエッチングに
よりメタル絶縁膜29aを貫通して形成するメモリセル
部コンタクトホール形成工程と、前記メモリセル部コン
タクトホール形成工程と同時に周辺回路部コンタクトホ
ールをエッチングによりメタル絶縁膜29b,高融点メ
タル30bおよびバリアメタル31bを貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成されるスタックトセルによる半導体装置におけるコ
ンタクト抵抗特性を適切に改善できるとともに、メモリ
セル部コンタクトホールの形成と周辺回路部コンタクト
ホールの形成とを同時に行うことができ製造工程を簡素
化できる半導体製造方法を得ることができるものであ
る。
【0092】実施の形態12.この発明による実施の形
態12を図25ないし図32について説明する。図25
は図10のC−C線における実施の形態12でのゲート
電極形成時の構成を示す断面図である。図26は図10
のC−C線における実施の形態11でのメモリセル部下
敷きSiN膜形成後の構成を示す断面図である。図27
は図10のC−C線における実施の形態11での周辺回
路部ゲート電極としてのシリサイド膜形成後の構成を示
す断面図である。図28は図10のC−C線における実
施の形態11での周辺回路部下敷きSiN膜形成後の構
成を示す断面図である。図29は図10のC−C線にお
ける実施の形態12での層間絶縁膜〈1〉形成後の構成
を示す断面図である。図30は図10のC−C線におけ
る実施の形態12での層間絶縁膜〈2〉およびプラグ形
成後の構成を示す断面図である。図31は図10のC−
C線における実施の形態12でのキャパシタ筒状電極形
成後の構成を示す断面図である。図32は図10のC−
C線における実施の形態12でのキャパシタ上部電極形
成後の構成を示す断面図である。図中、同一符号は同一
または相当部分を示す。この実施の形態12において、
ここで説明する特有の構成および製造方法以外の構成お
よび製造方法については、先に説明した実施の形態9お
よび実施の形態11におけるものと同一の構成および製
造方法を含むものであり、同様の作用を奏するものであ
る。
態12を図25ないし図32について説明する。図25
は図10のC−C線における実施の形態12でのゲート
電極形成時の構成を示す断面図である。図26は図10
のC−C線における実施の形態11でのメモリセル部下
敷きSiN膜形成後の構成を示す断面図である。図27
は図10のC−C線における実施の形態11での周辺回
路部ゲート電極としてのシリサイド膜形成後の構成を示
す断面図である。図28は図10のC−C線における実
施の形態11での周辺回路部下敷きSiN膜形成後の構
成を示す断面図である。図29は図10のC−C線にお
ける実施の形態12での層間絶縁膜〈1〉形成後の構成
を示す断面図である。図30は図10のC−C線におけ
る実施の形態12での層間絶縁膜〈2〉およびプラグ形
成後の構成を示す断面図である。図31は図10のC−
C線における実施の形態12でのキャパシタ筒状電極形
成後の構成を示す断面図である。図32は図10のC−
C線における実施の形態12でのキャパシタ上部電極形
成後の構成を示す断面図である。図中、同一符号は同一
または相当部分を示す。この実施の形態12において、
ここで説明する特有の構成および製造方法以外の構成お
よび製造方法については、先に説明した実施の形態9お
よび実施の形態11におけるものと同一の構成および製
造方法を含むものであり、同様の作用を奏するものであ
る。
【0093】50は周辺回路部ゲート電極32bに被覆
形成されたシリサイド膜であって、通常、CoSi,T
iSi,WSi等のメタルシリサイド膜である。51は
下敷きSiN膜である。
形成されたシリサイド膜であって、通常、CoSi,T
iSi,WSi等のメタルシリサイド膜である。51は
下敷きSiN膜である。
【0094】この実施の形態12は、実施の形態9をD
RAMやeDRAMのスタックトセルに適用したもの
で、スタックトセルのキャパシタ電極に筒状のキャパシ
タ電極を用いたものである。
RAMやeDRAMのスタックトセルに適用したもの
で、スタックトセルのキャパシタ電極に筒状のキャパシ
タ電極を用いたものである。
【0095】この発明による実施の形態12によれば、
ポリシリコンからなるメモリセル部ゲート電極32a
と、前記メモリセル部ゲート電極32aにバリアメタル
31aを介在して被覆形成され前記メモリセル部ゲート
電極32aとともにメモリセル部電極を構成する高融点
メタル30aと、前記メモリセル部電極32aに対する
電気的接続を確保するためのメモリセル部コンタクト部
材とを備えてスタックトセルによるメモリセル部を構成
するとともに、ポリシリコンからなる周辺回路部ゲート
電極32bと、前記周辺回路部ゲート電極32bに被覆
形成され前記周辺回路部ゲート電極32bとともに周辺
回路部電極を構成するシリサイド膜50と、前記周辺回
路部電極に対する電気的接続を確保するための周辺回路
部コンタクト部材とを備えて周辺回路部を構成すること
により、スタックトセルによる前記メモリセル部電極に
ポリメタルゲート構造を適用し、前記周辺回路部電極に
サリサイド構造を適用するようにしたので、周辺回路部
ではサリサイド構造の採用によりコンタクト抵抗特性を
極力向上し、メモリセル部では所要の加工技術を適用で
きる構成として、ポリメタル電極を持つメモリセル部お
よび周辺回路部で構成されるスタックトセルによる半導
体装置におけるコンタクト抵抗特性を適切に改善できる
半導体装置を得ることができるものである。
ポリシリコンからなるメモリセル部ゲート電極32a
と、前記メモリセル部ゲート電極32aにバリアメタル
31aを介在して被覆形成され前記メモリセル部ゲート
電極32aとともにメモリセル部電極を構成する高融点
メタル30aと、前記メモリセル部電極32aに対する
電気的接続を確保するためのメモリセル部コンタクト部
材とを備えてスタックトセルによるメモリセル部を構成
するとともに、ポリシリコンからなる周辺回路部ゲート
電極32bと、前記周辺回路部ゲート電極32bに被覆
形成され前記周辺回路部ゲート電極32bとともに周辺
回路部電極を構成するシリサイド膜50と、前記周辺回
路部電極に対する電気的接続を確保するための周辺回路
部コンタクト部材とを備えて周辺回路部を構成すること
により、スタックトセルによる前記メモリセル部電極に
ポリメタルゲート構造を適用し、前記周辺回路部電極に
サリサイド構造を適用するようにしたので、周辺回路部
ではサリサイド構造の採用によりコンタクト抵抗特性を
極力向上し、メモリセル部では所要の加工技術を適用で
きる構成として、ポリメタル電極を持つメモリセル部お
よび周辺回路部で構成されるスタックトセルによる半導
体装置におけるコンタクト抵抗特性を適切に改善できる
半導体装置を得ることができるものである。
【0096】また、この発明による実施の形態12によ
れば、ポリシリコンからなるメモリセル部ゲート電極
と、前記メモリセル部ゲート電極にバリアメタルを介在
して被覆形成され前記メモリセル部ゲート電極とともに
メモリセル部電極を構成する高融点メタルと、前記メモ
リセル部電極に対する電気的接続を確保するためのメモ
リセル部コンタクト部材とを備えてスタックトセルによ
るメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極と、前記周辺回路部ゲート電
極に被覆形成され前記周辺回路部ゲート電極とともに周
辺回路部電極を構成するシリサイド膜と、前記周辺回路
部電極に対する電気的接続を確保するための周辺回路部
コンタクト部材とを備えて周辺回路部を構成する半導体
装置を製造するにあたり、前記周辺回路部ゲート電極に
シリサイド膜を被覆形成し前記周辺回路部電極において
サリサイド構造を構成する工程を含むので、周辺回路部
ではサリサイド構造の採用によりコンタクト抵抗特性を
極力向上し、メモリセル部では所要の加工技術を適用で
き、ポリメタル電極を持つメモリセル部および周辺回路
部で構成されるスタックトセルによる半導体装置におけ
るコンタクト抵抗特性を適切に改善できる半導体装置を
得ることができるものである。
れば、ポリシリコンからなるメモリセル部ゲート電極
と、前記メモリセル部ゲート電極にバリアメタルを介在
して被覆形成され前記メモリセル部ゲート電極とともに
メモリセル部電極を構成する高融点メタルと、前記メモ
リセル部電極に対する電気的接続を確保するためのメモ
リセル部コンタクト部材とを備えてスタックトセルによ
るメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極と、前記周辺回路部ゲート電
極に被覆形成され前記周辺回路部ゲート電極とともに周
辺回路部電極を構成するシリサイド膜と、前記周辺回路
部電極に対する電気的接続を確保するための周辺回路部
コンタクト部材とを備えて周辺回路部を構成する半導体
装置を製造するにあたり、前記周辺回路部ゲート電極に
シリサイド膜を被覆形成し前記周辺回路部電極において
サリサイド構造を構成する工程を含むので、周辺回路部
ではサリサイド構造の採用によりコンタクト抵抗特性を
極力向上し、メモリセル部では所要の加工技術を適用で
き、ポリメタル電極を持つメモリセル部および周辺回路
部で構成されるスタックトセルによる半導体装置におけ
るコンタクト抵抗特性を適切に改善できる半導体装置を
得ることができるものである。
【0097】
【発明の効果】第1の発明によれば、ポリシリコンから
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えたものにおいて、前記コンタクト部材が前記ゲート
電極まで達しているので、コンタクト部材をゲート電極
に直結することによりポリメタル電極を持つ半導体装置
におけるコンタクト抵抗特性を適切に改善できる半導体
装置を得ることができる。
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えたものにおいて、前記コンタクト部材が前記ゲート
電極まで達しているので、コンタクト部材をゲート電極
に直結することによりポリメタル電極を持つ半導体装置
におけるコンタクト抵抗特性を適切に改善できる半導体
装置を得ることができる。
【0098】第2の発明によれば、半導体基板に設けら
れたポリシリコンからなるゲート電極と、前記ゲート電
極にバリアメタルを介在して被覆形成され前記ゲート電
極とともにポリメタル電極を構成する高融点メタルと、
前記ポリメタル電極に接続され前記ポリメタル電極に対
する電気的接続を確保するための第1のコンタクト部材
と、前記半導体基板における活性領域に接続され前記半
導体基板における活性領域に対する電気的接続を確保す
るための第2のコンタクト部材とを備えたものにおい
て、前記第1および第2のコンタクト部材のうち、前記
第2のコンタクト部材の前記半導体基板における活性領
域への接続部のみにコンタクト抵抗を安定させるための
シリサイド膜を設けたので、シリサイド膜を設けること
によりポリメタル電極を持つ半導体装置におけるコンタ
クト抵抗特性を適切に改善できる半導体装置を得ること
ができる。
れたポリシリコンからなるゲート電極と、前記ゲート電
極にバリアメタルを介在して被覆形成され前記ゲート電
極とともにポリメタル電極を構成する高融点メタルと、
前記ポリメタル電極に接続され前記ポリメタル電極に対
する電気的接続を確保するための第1のコンタクト部材
と、前記半導体基板における活性領域に接続され前記半
導体基板における活性領域に対する電気的接続を確保す
るための第2のコンタクト部材とを備えたものにおい
て、前記第1および第2のコンタクト部材のうち、前記
第2のコンタクト部材の前記半導体基板における活性領
域への接続部のみにコンタクト抵抗を安定させるための
シリサイド膜を設けたので、シリサイド膜を設けること
によりポリメタル電極を持つ半導体装置におけるコンタ
クト抵抗特性を適切に改善できる半導体装置を得ること
ができる。
【0099】第3の発明によれば、ポリシリコンからな
るゲート電極と、前記ゲート電極にバリアメタルを介在
して被覆形成され前記ゲート電極とともにポリメタル電
極を構成する高融点メタルと、前記ポリメタル電極に対
する電気的接続を確保するためのコンタクト部材とを備
えたものにおいて、前記コンタクト部材が前記ゲート電
極まで達しているとともに、前記コンタクト部材の側壁
として窒化膜を設けたので、ポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
とともに、コンタクト部材の側壁として窒化膜を設ける
ことによりポリメタル電極を構成する高融点メタルを確
実に保護できる半導体装置を得ることができる。
るゲート電極と、前記ゲート電極にバリアメタルを介在
して被覆形成され前記ゲート電極とともにポリメタル電
極を構成する高融点メタルと、前記ポリメタル電極に対
する電気的接続を確保するためのコンタクト部材とを備
えたものにおいて、前記コンタクト部材が前記ゲート電
極まで達しているとともに、前記コンタクト部材の側壁
として窒化膜を設けたので、ポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
とともに、コンタクト部材の側壁として窒化膜を設ける
ことによりポリメタル電極を構成する高融点メタルを確
実に保護できる半導体装置を得ることができる。
【0100】第4の発明によれば、半導体基板に設けら
れたポリシリコンからなるゲート電極と、前記ゲート電
極にバリアメタルを介在して被覆形成され前記ゲート電
極とともにポリメタル電極を構成する高融点メタルと、
前記ポリメタル電極に接続され前記ポリメタル電極に対
する電気的接続を確保するための第1のコンタクト部材
と、前記半導体基板における活性領域に接続され前記半
導体基板における活性領域に対する電気的接続を確保す
るための第2のコンタクト部材とを備えたものにおい
て、前記第1のコンタクト部材が前記バリアメタルおよ
び高融点メタルを貫通してポリシリコンからなる前記ゲ
ート電極まで達しているとともに、前記第1のコンタク
ト部材の側壁として窒化膜を設け、かつ、前記第2のコ
ンタクト部材の側壁として窒化膜を設けたので、ポリメ
タル電極を持つ半導体装置におけるコンタクト抵抗特性
を適切に改善できるとともに、電気的ショートを確実に
防止できる半導体装置を得ることができる。
れたポリシリコンからなるゲート電極と、前記ゲート電
極にバリアメタルを介在して被覆形成され前記ゲート電
極とともにポリメタル電極を構成する高融点メタルと、
前記ポリメタル電極に接続され前記ポリメタル電極に対
する電気的接続を確保するための第1のコンタクト部材
と、前記半導体基板における活性領域に接続され前記半
導体基板における活性領域に対する電気的接続を確保す
るための第2のコンタクト部材とを備えたものにおい
て、前記第1のコンタクト部材が前記バリアメタルおよ
び高融点メタルを貫通してポリシリコンからなる前記ゲ
ート電極まで達しているとともに、前記第1のコンタク
ト部材の側壁として窒化膜を設け、かつ、前記第2のコ
ンタクト部材の側壁として窒化膜を設けたので、ポリメ
タル電極を持つ半導体装置におけるコンタクト抵抗特性
を適切に改善できるとともに、電気的ショートを確実に
防止できる半導体装置を得ることができる。
【0101】第5の発明によれば、ポリシリコンからな
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてメモリセル部を構成すると
ともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成するものにおいて、前記周辺回路部コンタクト
部材が前記ロジック部ゲート電極まで達しているように
し、かつ、前記メモリセル部コンタクト部材は前記メモ
リセル部ポリメタル電極を構成する高融点メタルで止ま
っているようにしたので、周辺回路部ではコンタクト抵
抗特性を極力確保し、メモリセル部ではゲート絶縁膜の
信頼性を維持することにより、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できる半導体装
置を得ることができる。
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてメモリセル部を構成すると
ともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成するものにおいて、前記周辺回路部コンタクト
部材が前記ロジック部ゲート電極まで達しているように
し、かつ、前記メモリセル部コンタクト部材は前記メモ
リセル部ポリメタル電極を構成する高融点メタルで止ま
っているようにしたので、周辺回路部ではコンタクト抵
抗特性を極力確保し、メモリセル部ではゲート絶縁膜の
信頼性を維持することにより、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できる半導体装
置を得ることができる。
【0102】第6の発明によれば、第5の発明におい
て、前記メモリセル部ポリメタル電極にメタル絶縁膜を
被覆したので、ポリメタル電極を持つメモリセル部およ
び周辺回路部で構成される半導体装置におけるコンタク
ト抵抗特性を適切に改善できるとともに、比較的容易に
製造できる構成の半導体装置を得ることができる。
て、前記メモリセル部ポリメタル電極にメタル絶縁膜を
被覆したので、ポリメタル電極を持つメモリセル部およ
び周辺回路部で構成される半導体装置におけるコンタク
ト抵抗特性を適切に改善できるとともに、比較的容易に
製造できる構成の半導体装置を得ることができる。
【0103】第7の発明によれば、第5の発明におい
て、前記メモリセル部ポリメタル電極および前記周辺回
路部ポリメタル電極にメタル絶縁膜を被覆するととも
に、前記メモリセル部ポリメタル電極を被覆するメタル
絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚よりも大きく設定されているの
で、ポリメタル電極を持つメモリセル部および周辺回路
部で構成される半導体装置におけるコンタクト抵抗特性
を適切に改善できるとともに、比較的容易に製造できる
構成の半導体装置を得ることができる。
て、前記メモリセル部ポリメタル電極および前記周辺回
路部ポリメタル電極にメタル絶縁膜を被覆するととも
に、前記メモリセル部ポリメタル電極を被覆するメタル
絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚よりも大きく設定されているの
で、ポリメタル電極を持つメモリセル部および周辺回路
部で構成される半導体装置におけるコンタクト抵抗特性
を適切に改善できるとともに、比較的容易に製造できる
構成の半導体装置を得ることができる。
【0104】第8の発明によれば、ポリシリコンからな
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてメモリセル部を構成すると
ともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成するものにおいて、前記メモリセル部ポリメタ
ル電極と周辺回路部ポリメタル電極とで異なった材質の
バリアメタルを適用するようにしたので、周辺回路部で
はコンタクト抵抗特性を極力向上し、メモリセル部では
リーク特性を確保することができ、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体装置を得ることができる。
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてメモリセル部を構成すると
ともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成するものにおいて、前記メモリセル部ポリメタ
ル電極と周辺回路部ポリメタル電極とで異なった材質の
バリアメタルを適用するようにしたので、周辺回路部で
はコンタクト抵抗特性を極力向上し、メモリセル部では
リーク特性を確保することができ、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体装置を得ることができる。
【0105】第9の発明によれば、ポリシリコンからな
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部電極を構成する
高融点メタルと、前記メモリセル部電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材とを
備えてメモリセル部を構成するとともに、ポリシリコン
からなる周辺回路部ゲート電極と、前記周辺回路部ゲー
ト電極に被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部電極を構成するシリサイド膜と、前記周辺
回路部電極に対する電気的接続を確保するための周辺回
路部コンタクト部材とを備えて周辺回路部を構成するこ
とにより、前記メモリセル部電極にポリメタルゲート構
造を適用し、前記周辺回路部電極にサリサイド構造を適
用するようにしたので、周辺回路部ではサリサイド構造
の採用によりコンタクト抵抗特性を極力向上し、メモリ
セル部では所要の加工技術を適用できる構成として、ポ
リメタル電極を持つメモリセル部および周辺回路部で構
成される半導体装置におけるコンタクト抵抗特性を適切
に改善できる半導体装置を得ることができる。
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部電極を構成する
高融点メタルと、前記メモリセル部電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材とを
備えてメモリセル部を構成するとともに、ポリシリコン
からなる周辺回路部ゲート電極と、前記周辺回路部ゲー
ト電極に被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部電極を構成するシリサイド膜と、前記周辺
回路部電極に対する電気的接続を確保するための周辺回
路部コンタクト部材とを備えて周辺回路部を構成するこ
とにより、前記メモリセル部電極にポリメタルゲート構
造を適用し、前記周辺回路部電極にサリサイド構造を適
用するようにしたので、周辺回路部ではサリサイド構造
の採用によりコンタクト抵抗特性を極力向上し、メモリ
セル部では所要の加工技術を適用できる構成として、ポ
リメタル電極を持つメモリセル部および周辺回路部で構
成される半導体装置におけるコンタクト抵抗特性を適切
に改善できる半導体装置を得ることができる。
【0106】第10の発明によれば、第5の発明におい
て、前記メモリセル部ポリメタル電極を被覆する高融点
メタルの膜厚が前記周辺回路部ポリメタル電極を被覆す
る高融点メタルの膜厚より大きく設定されているので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成される半導体装置におけるコンタクト抵抗特性を適
切に改善できるとともに、比較的容易に製造できる構成
を持つ半導体装置を得ることができる。
て、前記メモリセル部ポリメタル電極を被覆する高融点
メタルの膜厚が前記周辺回路部ポリメタル電極を被覆す
る高融点メタルの膜厚より大きく設定されているので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成される半導体装置におけるコンタクト抵抗特性を適
切に改善できるとともに、比較的容易に製造できる構成
を持つ半導体装置を得ることができる。
【0107】第11の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてスタックトセルによるメ
モリセル部を構成するとともに、ポリシリコンからなる
周辺回路部ゲート電極と、前記周辺回路部ゲート電極に
バリアメタルを介在して被覆形成され前記周辺回路部ゲ
ート電極とともに周辺回路部ポリメタル電極を構成する
高融点メタルと、前記周辺回路部ポリメタル電極に対す
る電気的接続を確保するための周辺回路部コンタクト部
材とを備えて周辺回路部を構成するものにおいて、前記
周辺回路部コンタクト部材が前記周辺回路部ゲート電極
まで達しているようにし、かつ、前記メモリセル部コン
タクト部材は前記メモリセル部ポリメタル電極を構成す
る高融点メタルで止まっているようにしたものであっ
て、スタックトセルによる前記メモリセル部ポリメタル
電極および前記周辺回路部ポリメタル電極にメタル絶縁
膜を被覆するとともに、前記メモリセル部ポリメタル電
極を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポリ
メタル電極を被覆するメタル絶縁膜の膜厚よりも大きく
設定されているので、ポリメタル電極を持つメモリセル
部および周辺回路部で構成されるスタックトセルによる
半導体装置におけるコンタクト抵抗特性を適切に改善で
きるとともに、比較的容易に製造できる構成の半導体装
置を得ることができる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてスタックトセルによるメ
モリセル部を構成するとともに、ポリシリコンからなる
周辺回路部ゲート電極と、前記周辺回路部ゲート電極に
バリアメタルを介在して被覆形成され前記周辺回路部ゲ
ート電極とともに周辺回路部ポリメタル電極を構成する
高融点メタルと、前記周辺回路部ポリメタル電極に対す
る電気的接続を確保するための周辺回路部コンタクト部
材とを備えて周辺回路部を構成するものにおいて、前記
周辺回路部コンタクト部材が前記周辺回路部ゲート電極
まで達しているようにし、かつ、前記メモリセル部コン
タクト部材は前記メモリセル部ポリメタル電極を構成す
る高融点メタルで止まっているようにしたものであっ
て、スタックトセルによる前記メモリセル部ポリメタル
電極および前記周辺回路部ポリメタル電極にメタル絶縁
膜を被覆するとともに、前記メモリセル部ポリメタル電
極を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポリ
メタル電極を被覆するメタル絶縁膜の膜厚よりも大きく
設定されているので、ポリメタル電極を持つメモリセル
部および周辺回路部で構成されるスタックトセルによる
半導体装置におけるコンタクト抵抗特性を適切に改善で
きるとともに、比較的容易に製造できる構成の半導体装
置を得ることができる。
【0108】第12の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極に被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部電極を構成するシ
リサイド膜と、前記周辺回路部電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成することにより、スタックトセルによ
る前記メモリセル部電極にポリメタルゲート構造を適用
し、前記周辺回路部電極にサリサイド構造を適用するよ
うにしたので、周辺回路部ではサリサイド構造の採用に
よりコンタクト抵抗特性を極力向上し、メモリセル部で
は所要の加工技術を適用できる構成として、ポリメタル
電極を持つメモリセル部および周辺回路部で構成される
スタックトセルによる半導体装置におけるコンタクト抵
抗特性を適切に改善できる半導体装置を得ることができ
る。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極に被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部電極を構成するシ
リサイド膜と、前記周辺回路部電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成することにより、スタックトセルによ
る前記メモリセル部電極にポリメタルゲート構造を適用
し、前記周辺回路部電極にサリサイド構造を適用するよ
うにしたので、周辺回路部ではサリサイド構造の採用に
よりコンタクト抵抗特性を極力向上し、メモリセル部で
は所要の加工技術を適用できる構成として、ポリメタル
電極を持つメモリセル部および周辺回路部で構成される
スタックトセルによる半導体装置におけるコンタクト抵
抗特性を適切に改善できる半導体装置を得ることができ
る。
【0109】第13の発明によれば、ポリシリコンから
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えた半導体装置を製造するにあたり、前記コンタクト
部材を充填するためのコンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記ゲート電極に達
するよう形成する工程と、前記コンタクトホールに前記
コンタクト部材を充填する工程とを含むので、コンタク
トホールに充填されたコンタクト部材をゲート電極に直
結して形成することによりポリメタル電極を持つ半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体製造方法を得ることができる。
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えた半導体装置を製造するにあたり、前記コンタクト
部材を充填するためのコンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記ゲート電極に達
するよう形成する工程と、前記コンタクトホールに前記
コンタクト部材を充填する工程とを含むので、コンタク
トホールに充填されたコンタクト部材をゲート電極に直
結して形成することによりポリメタル電極を持つ半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体製造方法を得ることができる。
【0110】第14の発明によれば、半導体基板に設け
られたポリシリコンからなるゲート電極と、前記ゲート
電極にバリアメタルを介在して被覆形成され前記ゲート
電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に接続され前記ポリメタル電極
に対する電気的接続を確保するための第1のコンタクト
部材と、前記半導体基板における活性領域に接続され前
記半導体基板における活性領域に対する電気的接続を確
保するための第2のコンタクト部材とを備えた半導体装
置を製造するにあたり、前記第1および第2のコンタク
ト部材のうち、前記第2のコンタクト部材の前記半導体
基板における活性領域への接続部のみにコンタクト抵抗
を安定させるためのシリサイド膜を設ける工程を含むの
で、シリサイド膜を形成することによりポリメタル電極
を持つ半導体装置におけるコンタクト抵抗特性を適切に
改善できる半導体製造方法を得ることができる。
られたポリシリコンからなるゲート電極と、前記ゲート
電極にバリアメタルを介在して被覆形成され前記ゲート
電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に接続され前記ポリメタル電極
に対する電気的接続を確保するための第1のコンタクト
部材と、前記半導体基板における活性領域に接続され前
記半導体基板における活性領域に対する電気的接続を確
保するための第2のコンタクト部材とを備えた半導体装
置を製造するにあたり、前記第1および第2のコンタク
ト部材のうち、前記第2のコンタクト部材の前記半導体
基板における活性領域への接続部のみにコンタクト抵抗
を安定させるためのシリサイド膜を設ける工程を含むの
で、シリサイド膜を形成することによりポリメタル電極
を持つ半導体装置におけるコンタクト抵抗特性を適切に
改善できる半導体製造方法を得ることができる。
【0111】第15の発明によれば、ポリシリコンから
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えた半導体装置を製造するにあたり、前記コンタクト
部材を充填するためのコンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記ゲート電極に達
するよう形成する工程と、前記コンタクトホールに前記
コンタクト部材の側壁としての窒化膜を形成する工程
と、前記コンタクトホールに前記コンタクト部材の側壁
としての窒化膜を形成した後、前記コンタクトホールを
洗浄する工程と、前記コンタクトホールの洗浄後に前記
コンタクトホールへ前記コンタクト部材を充填する工程
とを含むので、ポリメタル電極を持つ半導体装置におけ
るコンタクト抵抗特性を適切に改善できるとともに、コ
ンタクト部材の側壁として窒化膜を形成することによ
り、コンタクトホール等の十分な洗浄を行ってもポリメ
タル電極を構成する高融点メタルを確実に保護できる半
導体製造方法を得ることができる。
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えた半導体装置を製造するにあたり、前記コンタクト
部材を充填するためのコンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記ゲート電極に達
するよう形成する工程と、前記コンタクトホールに前記
コンタクト部材の側壁としての窒化膜を形成する工程
と、前記コンタクトホールに前記コンタクト部材の側壁
としての窒化膜を形成した後、前記コンタクトホールを
洗浄する工程と、前記コンタクトホールの洗浄後に前記
コンタクトホールへ前記コンタクト部材を充填する工程
とを含むので、ポリメタル電極を持つ半導体装置におけ
るコンタクト抵抗特性を適切に改善できるとともに、コ
ンタクト部材の側壁として窒化膜を形成することによ
り、コンタクトホール等の十分な洗浄を行ってもポリメ
タル電極を構成する高融点メタルを確実に保護できる半
導体製造方法を得ることができる。
【0112】第16の発明によれば、半導体基板に設け
られたポリシリコンからなるゲート電極と、前記ゲート
電極にバリアメタルを介在して被覆形成され前記ゲート
電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に接続され前記ポリメタル電極
に対する電気的接続を確保するための第1のコンタクト
部材と、前記半導体基板における活性領域に接続され前
記半導体基板における活性領域に対する電気的接続を確
保するための第2のコンタクト部材とを備えた半導体装
置を製造するにあたり、前記第1のコンタクト部材を充
填するための第1のコンタクトホールを前記高融点メタ
ルおよびバリアメタルを貫通して前記ゲート電極に達す
るよう形成する工程と、前記第2のコンタクト部材を充
填するための第2のコンタクトホールを形成する工程
と、前記第1および第2のコンタクトホールに前記第1
および第2のコンタクト部材の側壁としての窒化膜をそ
れぞれ設ける工程と、前記第1および第2のコンタクト
ホールに前記第1および第2のコンタクト部材をそれぞ
れ充填する工程とを含むので、ポリメタル電極を持つ半
導体装置におけるコンタクト抵抗特性を適切に改善でき
るとともに、電気的ショートを確実に防止できる半導体
製造方法を得ることができる。
られたポリシリコンからなるゲート電極と、前記ゲート
電極にバリアメタルを介在して被覆形成され前記ゲート
電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に接続され前記ポリメタル電極
に対する電気的接続を確保するための第1のコンタクト
部材と、前記半導体基板における活性領域に接続され前
記半導体基板における活性領域に対する電気的接続を確
保するための第2のコンタクト部材とを備えた半導体装
置を製造するにあたり、前記第1のコンタクト部材を充
填するための第1のコンタクトホールを前記高融点メタ
ルおよびバリアメタルを貫通して前記ゲート電極に達す
るよう形成する工程と、前記第2のコンタクト部材を充
填するための第2のコンタクトホールを形成する工程
と、前記第1および第2のコンタクトホールに前記第1
および第2のコンタクト部材の側壁としての窒化膜をそ
れぞれ設ける工程と、前記第1および第2のコンタクト
ホールに前記第1および第2のコンタクト部材をそれぞ
れ充填する工程とを含むので、ポリメタル電極を持つ半
導体装置におけるコンタクト抵抗特性を適切に改善でき
るとともに、電気的ショートを確実に防止できる半導体
製造方法を得ることができる。
【0113】第17の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成する半導体装置を製造するにあたり、前記周辺
回路コンタクト部材を充填するための周辺回路コンタク
トホールを前記高融点メタルおよびバリアメタルを貫通
して前記周辺回路ゲート電極に達するよう形成する工程
と、前記メモリセルコンタクト部材を充填するためのメ
モリセルコンタクトホールをメモリセル部ポリメタル電
極を構成する高融点メタルで止まるように形成する工程
と、前記メモリセルコンタクトホールおよび周辺回路コ
ンタクトホールに前記メモリセルコンタクト部材および
周辺回路コンタクト部材をそれぞれ充填する工程とを含
むので、周辺回路部ではコンタクト抵抗特性を極力確保
し、メモリセル部ではゲート絶縁膜の信頼性を維持する
ことができ、ポリメタル電極を持つメモリセル部および
周辺回路部で構成される半導体装置におけるコンタクト
抵抗特性を適切に改善できる半導体製造方法を得ること
ができる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成する半導体装置を製造するにあたり、前記周辺
回路コンタクト部材を充填するための周辺回路コンタク
トホールを前記高融点メタルおよびバリアメタルを貫通
して前記周辺回路ゲート電極に達するよう形成する工程
と、前記メモリセルコンタクト部材を充填するためのメ
モリセルコンタクトホールをメモリセル部ポリメタル電
極を構成する高融点メタルで止まるように形成する工程
と、前記メモリセルコンタクトホールおよび周辺回路コ
ンタクトホールに前記メモリセルコンタクト部材および
周辺回路コンタクト部材をそれぞれ充填する工程とを含
むので、周辺回路部ではコンタクト抵抗特性を極力確保
し、メモリセル部ではゲート絶縁膜の信頼性を維持する
ことができ、ポリメタル電極を持つメモリセル部および
周辺回路部で構成される半導体装置におけるコンタクト
抵抗特性を適切に改善できる半導体製造方法を得ること
ができる。
【0114】第18の発明によれば、第17の発明にお
いて、前記メモリセル部ポリメタル電極にメタル絶縁膜
を被覆する工程と、メモリセル部コンタクトホールをエ
ッチングによりメタル絶縁膜を貫通して形成するメモリ
セル部コンタクトホール形成工程と、前記メモリセル部
コンタクトホール形成工程と同時に周辺回路部コンタク
トホールをエッチングにより高融点メタルおよびバリア
メタルを貫通して形成する周辺回路部コンタクトホール
形成工程とを含むので、ポリメタル電極を持つメモリセ
ル部および周辺回路部で構成される半導体装置における
コンタクト抵抗特性を適切に改善できるとともに、メモ
リセル部コンタクトホールの形成と周辺回路部コンタク
トホールの形成とを同時に行うことができ製造工程を簡
素化できる半導体製造方法を得ることができる。
いて、前記メモリセル部ポリメタル電極にメタル絶縁膜
を被覆する工程と、メモリセル部コンタクトホールをエ
ッチングによりメタル絶縁膜を貫通して形成するメモリ
セル部コンタクトホール形成工程と、前記メモリセル部
コンタクトホール形成工程と同時に周辺回路部コンタク
トホールをエッチングにより高融点メタルおよびバリア
メタルを貫通して形成する周辺回路部コンタクトホール
形成工程とを含むので、ポリメタル電極を持つメモリセ
ル部および周辺回路部で構成される半導体装置における
コンタクト抵抗特性を適切に改善できるとともに、メモ
リセル部コンタクトホールの形成と周辺回路部コンタク
トホールの形成とを同時に行うことができ製造工程を簡
素化できる半導体製造方法を得ることができる。
【0115】第19の発明によれば、第17の発明にお
いて、前記メモリセル部ポリメタル電極および前記周辺
回路部ポリメタル電極にメタル絶縁膜を被覆形成するに
あたり、前記メモリセル部ポリメタル電極を被覆するメ
タル絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被
覆するメタル絶縁膜の膜厚よりも大きくなるように形成
するとともに、メモリセル部コンタクトホールをエッチ
ングによりメタル絶縁膜を貫通して形成するメモリセル
部コンタクトホール形成工程と、前記メモリセル部コン
タクトホール形成工程と同時に周辺回路部コンタクトホ
ールをエッチングによりメタル絶縁膜,高融点メタルお
よびバリアメタルを貫通して形成する周辺回路部コンタ
クトホール形成工程とを含むので、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できるとと
もに、メモリセル部コンタクトホールの形成と周辺回路
部コンタクトホールの形成とを同時に行うことができ製
造工程を簡素化できる半導体製造方法を得ることができ
る。
いて、前記メモリセル部ポリメタル電極および前記周辺
回路部ポリメタル電極にメタル絶縁膜を被覆形成するに
あたり、前記メモリセル部ポリメタル電極を被覆するメ
タル絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被
覆するメタル絶縁膜の膜厚よりも大きくなるように形成
するとともに、メモリセル部コンタクトホールをエッチ
ングによりメタル絶縁膜を貫通して形成するメモリセル
部コンタクトホール形成工程と、前記メモリセル部コン
タクトホール形成工程と同時に周辺回路部コンタクトホ
ールをエッチングによりメタル絶縁膜,高融点メタルお
よびバリアメタルを貫通して形成する周辺回路部コンタ
クトホール形成工程とを含むので、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できるとと
もに、メモリセル部コンタクトホールの形成と周辺回路
部コンタクトホールの形成とを同時に行うことができ製
造工程を簡素化できる半導体製造方法を得ることができ
る。
【0116】第20の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成する半導体装置を製造するにあたり、前記メモ
リセル部ゲート電極に所定の材質からなる第1のバリア
メタルを介在して高融点メタルを被覆形成する工程と、
前記周辺回路部ゲート電極に前記第1のバリアメタルと
異なる材質からなる第2のバリアメタルを介在して高融
点メタルを被覆形成する工程とを含むので、周辺回路部
ではコンタクト抵抗特性を極力向上し、メモリセル部で
はリーク特性を確保することができ、ポリメタル電極を
持つメモリセル部および周辺回路部で構成される半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体製造方法を得ることができる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成する半導体装置を製造するにあたり、前記メモ
リセル部ゲート電極に所定の材質からなる第1のバリア
メタルを介在して高融点メタルを被覆形成する工程と、
前記周辺回路部ゲート電極に前記第1のバリアメタルと
異なる材質からなる第2のバリアメタルを介在して高融
点メタルを被覆形成する工程とを含むので、周辺回路部
ではコンタクト抵抗特性を極力向上し、メモリセル部で
はリーク特性を確保することができ、ポリメタル電極を
持つメモリセル部および周辺回路部で構成される半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体製造方法を得ることができる。
【0117】第21の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極に被覆形成され前記周辺回路部ゲート電極とと
もに周辺回路部電極を構成するシリサイド膜と、前記周
辺回路部電極に対する電気的接続を確保するための周辺
回路部コンタクト部材とを備えて周辺回路部を構成する
半導体装置を製造するにあたり、前記周辺回路部ゲート
電極にシリサイド膜を被覆形成し前記周辺回路部電極に
おいてサリサイド構造を構成する工程を含むので、周辺
回路部ではサリサイド構造の採用によりコンタクト抵抗
特性を極力向上し、メモリセル部では所要の加工技術を
適用でき、ポリメタル電極を持つメモリセル部および周
辺回路部で構成される半導体装置におけるコンタクト抵
抗特性を適切に改善できる半導体製造方法を得ることが
できる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極に被覆形成され前記周辺回路部ゲート電極とと
もに周辺回路部電極を構成するシリサイド膜と、前記周
辺回路部電極に対する電気的接続を確保するための周辺
回路部コンタクト部材とを備えて周辺回路部を構成する
半導体装置を製造するにあたり、前記周辺回路部ゲート
電極にシリサイド膜を被覆形成し前記周辺回路部電極に
おいてサリサイド構造を構成する工程を含むので、周辺
回路部ではサリサイド構造の採用によりコンタクト抵抗
特性を極力向上し、メモリセル部では所要の加工技術を
適用でき、ポリメタル電極を持つメモリセル部および周
辺回路部で構成される半導体装置におけるコンタクト抵
抗特性を適切に改善できる半導体製造方法を得ることが
できる。
【0118】第22の発明によれば、第17の発明にお
いて、前記メモリセル部ポリメタル電極および前記周辺
回路部ポリメタル電極に高融点メタルを被覆形成するに
あたり、前記メモリセル部ポリメタル電極を被覆する高
融点メタルの膜厚が前記周辺回路部ポリメタル電極を被
覆する高融点メタルの膜厚よりも大きくなるように形成
するとともに、メモリセル部コンタクトホールをエッチ
ングにより高融点メタルでとまるように形成するメモリ
セル部コンタクトホール形成工程と、前記メモリセル部
コンタクトホール形成工程と同時に周辺回路部コンタク
トホールをエッチングにより高融点メタルおよびバリア
メタルを貫通して形成する周辺回路部コンタクトホール
形成工程とを含むので、メモリセル部コンタクトホール
の形成と周辺回路部コンタクトホールの形成とを同時に
行うことができ製造工程を簡素化できる半導体製造方法
を得ることができる。
いて、前記メモリセル部ポリメタル電極および前記周辺
回路部ポリメタル電極に高融点メタルを被覆形成するに
あたり、前記メモリセル部ポリメタル電極を被覆する高
融点メタルの膜厚が前記周辺回路部ポリメタル電極を被
覆する高融点メタルの膜厚よりも大きくなるように形成
するとともに、メモリセル部コンタクトホールをエッチ
ングにより高融点メタルでとまるように形成するメモリ
セル部コンタクトホール形成工程と、前記メモリセル部
コンタクトホール形成工程と同時に周辺回路部コンタク
トホールをエッチングにより高融点メタルおよびバリア
メタルを貫通して形成する周辺回路部コンタクトホール
形成工程とを含むので、メモリセル部コンタクトホール
の形成と周辺回路部コンタクトホールの形成とを同時に
行うことができ製造工程を簡素化できる半導体製造方法
を得ることができる。
【0119】第23の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてスタックトセルによるメモ
リセル部を構成するとともに、ポリシリコンからなる周
辺回路部ゲート電極と、前記周辺回路部ゲート電極にバ
リアメタルを介して被覆形成され前記周辺回路部ゲート
電極とともに周辺回路部ポリメタル電極を構成する高融
点メタルと、前記周辺回路部ポリメタル電極に対する電
気的接続を確保するための周辺回路部コンタクト部材と
を備えて周辺回路部を構成するものにおいて、前記周辺
回路部コンタクト部材が前記周辺回路部ゲート電極まで
達しているようにし、かつ、前記メモリセル部コンタク
ト部材は前記メモリセル部ポリメタル電極を構成する高
融点メタルで止まっているようにした半導体装置の製造
方法であって、スタックトセルによる前記メモリセル部
ポリメタル電極および前記周辺回路部ポリメタル電極に
メタル絶縁膜を被覆形成するにあたり、前記メモリセル
部ポリメタル電極を被覆するメタル絶縁膜の膜厚が前記
周辺回路部ポリメタル電極を被覆するメタル絶縁膜の膜
厚よりも大きくなるように形成するとともに、メモリセ
ル部コンタクトホールをエッチングによりメタル絶縁膜
を貫通して形成するメモリセル部コンタクトホール形成
工程と、前記メモリセル部コンタクトホール形成工程と
同時に周辺回路部コンタクトホールをエッチングにより
メタル絶縁膜,高融点メタルおよびバリアメタルを貫通
して形成する周辺回路部コンタクトホール形成工程とを
含むので、ポリメタル電極を持つメモリセル部および周
辺回路部で構成されるスタックトセルによる半導体装置
におけるコンタクト抵抗特性を適切に改善できるととも
に、メモリセル部コンタクトホールの形成と周辺回路部
コンタクトホールの形成とを同時に行うことができ製造
工程を簡素化できる半導体製造方法を得ることができ
る。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてスタックトセルによるメモ
リセル部を構成するとともに、ポリシリコンからなる周
辺回路部ゲート電極と、前記周辺回路部ゲート電極にバ
リアメタルを介して被覆形成され前記周辺回路部ゲート
電極とともに周辺回路部ポリメタル電極を構成する高融
点メタルと、前記周辺回路部ポリメタル電極に対する電
気的接続を確保するための周辺回路部コンタクト部材と
を備えて周辺回路部を構成するものにおいて、前記周辺
回路部コンタクト部材が前記周辺回路部ゲート電極まで
達しているようにし、かつ、前記メモリセル部コンタク
ト部材は前記メモリセル部ポリメタル電極を構成する高
融点メタルで止まっているようにした半導体装置の製造
方法であって、スタックトセルによる前記メモリセル部
ポリメタル電極および前記周辺回路部ポリメタル電極に
メタル絶縁膜を被覆形成するにあたり、前記メモリセル
部ポリメタル電極を被覆するメタル絶縁膜の膜厚が前記
周辺回路部ポリメタル電極を被覆するメタル絶縁膜の膜
厚よりも大きくなるように形成するとともに、メモリセ
ル部コンタクトホールをエッチングによりメタル絶縁膜
を貫通して形成するメモリセル部コンタクトホール形成
工程と、前記メモリセル部コンタクトホール形成工程と
同時に周辺回路部コンタクトホールをエッチングにより
メタル絶縁膜,高融点メタルおよびバリアメタルを貫通
して形成する周辺回路部コンタクトホール形成工程とを
含むので、ポリメタル電極を持つメモリセル部および周
辺回路部で構成されるスタックトセルによる半導体装置
におけるコンタクト抵抗特性を適切に改善できるととも
に、メモリセル部コンタクトホールの形成と周辺回路部
コンタクトホールの形成とを同時に行うことができ製造
工程を簡素化できる半導体製造方法を得ることができ
る。
【0120】第24の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極に被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部電極を構成するシ
リサイド膜と、前記周辺回路部電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成する半導体装置を製造するにあたり、
前記周辺回路部ゲート電極にシリサイド膜を被覆形成し
前記周辺回路部電極においてサリサイド構造を構成する
工程を含むので、周辺回路部ではサリサイド構造の採用
によりコンタクト抵抗特性を極力向上し、メモリセル部
では所要の加工技術を適用でき、ポリメタル電極を持つ
メモリセル部および周辺回路部で構成されるスタックト
セルによる半導体装置におけるコンタクト抵抗特性を適
切に改善できる半導体製造方法を得ることができる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極に被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部電極を構成するシ
リサイド膜と、前記周辺回路部電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成する半導体装置を製造するにあたり、
前記周辺回路部ゲート電極にシリサイド膜を被覆形成し
前記周辺回路部電極においてサリサイド構造を構成する
工程を含むので、周辺回路部ではサリサイド構造の採用
によりコンタクト抵抗特性を極力向上し、メモリセル部
では所要の加工技術を適用でき、ポリメタル電極を持つ
メモリセル部および周辺回路部で構成されるスタックト
セルによる半導体装置におけるコンタクト抵抗特性を適
切に改善できる半導体製造方法を得ることができる。
【図1】 この発明による実施の形態および従来装置に
おけるSiデバイスの配線,コンタクト構造部分を示す
平面図である。
おけるSiデバイスの配線,コンタクト構造部分を示す
平面図である。
【図2】 図1のA−A線における実施の形態1でのメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
【図3】 図1のA−A線における実施の形態1でのメ
タル配線形成後の構成を示す断面図である。
タル配線形成後の構成を示す断面図である。
【図4】 図1のA−A線における実施の形態2でのメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
【図5】 図1のA−A線における実施の形態2でのメ
タル配線形成後の構成を示す断面図である。
タル配線形成後の構成を示す断面図である。
【図6】 図1のA−A線における実施の形態3でのメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
【図7】 図1のA−A線における実施の形態3でのメ
タル配線形成後の構成を示す断面図である。
タル配線形成後の構成を示す断面図である。
【図8】 図1のA−A線における実施の形態4でのメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
【図9】 図1のA−A線における実施の形態4でのメ
タル配線形成後の構成を示す断面図である。
タル配線形成後の構成を示す断面図である。
【図10】 この発明による実施の形態におけるDRA
MやeDRAMなどの半導体デバイスのレイアウトを示
す平面図である。
MやeDRAMなどの半導体デバイスのレイアウトを示
す平面図である。
【図11】 図10のB−B線における実施の形態5で
の構成を示す断面図である。
の構成を示す断面図である。
【図12】 図10のB−B線における実施の形態6で
の構成を示す断面図である。
の構成を示す断面図である。
【図13】 図10のB−B線における実施の形態7で
の構成を示す断面図である。
の構成を示す断面図である。
【図14】 図10のB−B線における実施の形態8で
の構成を示す断面図である。
の構成を示す断面図である。
【図15】 図10のB−B線における実施の形態9で
の構成を示す断面図である。
の構成を示す断面図である。
【図16】 図10のB−B線における実施の形態10
での構成を示す断面図である。
での構成を示す断面図である。
【図17】 図10のC−C線における実施の形態11
でのゲート電極形成時の構成を示す断面図である。
でのゲート電極形成時の構成を示す断面図である。
【図18】 図10のC−C線における実施の形態11
でのサイドウォール形成後の構成を示す断面図である。
でのサイドウォール形成後の構成を示す断面図である。
【図19】 図10のC−C線における実施の形態11
での層間絶縁膜〈1〉形成後の構成を示す断面図であ
る。
での層間絶縁膜〈1〉形成後の構成を示す断面図であ
る。
【図20】 図10のC−C線における実施の形態11
での層間絶縁膜〈2〉およびプラグ形成後の構成を示す
断面図である。
での層間絶縁膜〈2〉およびプラグ形成後の構成を示す
断面図である。
【図21】 図10のC−C線における実施の形態11
での層間絶縁膜〈3〉およびプラグ形成後の構成を示す
断面図である。
での層間絶縁膜〈3〉およびプラグ形成後の構成を示す
断面図である。
【図22】 図10のC−C線における実施の形態11
でのキャパシタ筒状電極形成前の構成を示す断面図であ
る。
でのキャパシタ筒状電極形成前の構成を示す断面図であ
る。
【図23】 図10のC−C線における実施の形態11
でのキャパシタ筒状電極形成後の構成を示す断面図であ
る。
でのキャパシタ筒状電極形成後の構成を示す断面図であ
る。
【図24】 図10のC−C線における実施の形態11
でのキャパシタ上部電極形成後の構成を示す断面図であ
る。
でのキャパシタ上部電極形成後の構成を示す断面図であ
る。
【図25】 図10のC−C線における実施の形態12
でのゲート電極形成時の構成を示す断面図である。
でのゲート電極形成時の構成を示す断面図である。
【図26】 図10のC−C線における実施の形態12
でのメモリセル部下敷きSiN膜形成後の構成を示す断
面図である。
でのメモリセル部下敷きSiN膜形成後の構成を示す断
面図である。
【図27】 図10のC−C線における実施の形態12
での周辺回路部ゲート電極としてのシリサイド膜形成後
の構成を示す断面図である。
での周辺回路部ゲート電極としてのシリサイド膜形成後
の構成を示す断面図である。
【図28】 図10のC−C線における実施の形態12
での周辺回路部下敷きSiN膜形成後の構成を示す断面
図である。
での周辺回路部下敷きSiN膜形成後の構成を示す断面
図である。
【図29】 図10のC−C線における実施の形態12
での層間絶縁膜〈1〉形成後の構成を示す断面図であ
る。
での層間絶縁膜〈1〉形成後の構成を示す断面図であ
る。
【図30】 図10のC−C線における実施の形態12
での層間絶縁膜〈2〉およびプラグ形成後の構成を示す
断面図である。
での層間絶縁膜〈2〉およびプラグ形成後の構成を示す
断面図である。
【図31】 図10のC−C線における実施の形態12
でのキャパシタ筒状電極形成後の構成を示す断面図であ
る。
でのキャパシタ筒状電極形成後の構成を示す断面図であ
る。
【図32】 図10のC−C線における実施の形態12
でのキャパシタ上部電極形成後の構成を示す断面図であ
る。
でのキャパシタ上部電極形成後の構成を示す断面図であ
る。
【図33】 図1のA−A線における従来技術によるメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
1 トランジスタを構成するゲート電極、2 コンタク
ト、3 トランジスタを構成する活性領域、4 分離酸
化膜、5 層間絶縁膜、6a ゲート電極上コンタクト
ホール、7 不純物活性層、8 基板上コンタクトホー
ル、9 シリコン基板、10 ポリメタル電極を構成す
るW等の高融点メタル、11 WNなどのバリアメタ
ル、12 ポリメタル電極を構成するポリシリコン膜、
13,13a メタル絶縁膜、16 バリアメタル、1
7 コンタクト部材、29a,29b メタル絶縁膜、
30a,30b W等の高融点メタル、31a,31b
WNなどのバリアメタル、32a,32b ポリメタ
ル電極を構成するポリシリコン膜。
ト、3 トランジスタを構成する活性領域、4 分離酸
化膜、5 層間絶縁膜、6a ゲート電極上コンタクト
ホール、7 不純物活性層、8 基板上コンタクトホー
ル、9 シリコン基板、10 ポリメタル電極を構成す
るW等の高融点メタル、11 WNなどのバリアメタ
ル、12 ポリメタル電極を構成するポリシリコン膜、
13,13a メタル絶縁膜、16 バリアメタル、1
7 コンタクト部材、29a,29b メタル絶縁膜、
30a,30b W等の高融点メタル、31a,31b
WNなどのバリアメタル、32a,32b ポリメタ
ル電極を構成するポリシリコン膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H01L 27/108 H01L 27/10 681F
681A
621C
Fターム(参考) 4M104 AA01 BB01 BB04 BB30 CC05
DD04 DD17 DD22 EE05 EE09
EE17 FF13 FF14 FF17 FF18
FF22 FF27 FF28 FF29 GG09
GG16 HH05 HH16 HH20
5F033 HH08 HH11 HH18 HH19 HH33
JJ01 JJ08 JJ11 JJ18 JJ19
JJ33 KK01 KK04 KK19 KK26
KK27 KK30 KK34 MM07 MM08
MM13 NN06 NN07 NN13 QQ07
QQ09 QQ10 QQ25 QQ39 QQ92
RR03 RR04 RR06 TT07 TT08
VV06 VV16 XX09 XX28 XX31
XX34
5F083 AD24 GA02 GA28 GA30 JA02
JA06 JA14 JA32 JA35 JA36
JA37 JA38 JA39 JA40 MA06
MA17 PR10 ZA01 ZA12
5F140 AA00 AC32 BA01 BF04 BF20
BF21 BF25 BF27 BF42 BF59
BF60 BJ01 BJ07 BJ08 BJ11
BJ15 BJ17 BJ20 BJ23 BJ27
CA02 CA03 CB04 CE20 CF05
Claims (24)
- 【請求項1】 ポリシリコンからなるゲート電極と、前
記ゲート電極にバリアメタルを介して被覆形成され前記
ゲート電極とともにポリメタル電極を構成する高融点メ
タルと、前記ポリメタル電極に対する電気的接続を確保
するためのコンタクト部材とを備えたものにおいて、前
記コンタクト部材が前記ゲート電極まで達していること
を特徴とする半導体装置。 - 【請求項2】 半導体基板に設けられたポリシリコンか
らなるゲート電極と、前記ゲート電極にバリアメタルを
介して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
接続され前記ポリメタル電極に対する電気的接続を確保
するための第1のコンタクト部材と、前記半導体基板に
おける活性領域に接続され前記半導体基板における活性
領域に対する電気的接続を確保するための第2のコンタ
クト部材とを備えたものにおいて、前記第1および第2
のコンタクト部材のうち、前記第2のコンタクト部材の
前記半導体基板における活性領域への接続部のみにコン
タクト抵抗を安定させるためのシリサイド膜を設けたこ
とを特徴とする半導体装置。 - 【請求項3】 ポリシリコンからなるゲート電極と、前
記ゲート電極にバリアメタルを介して被覆形成され前記
ゲート電極とともにポリメタル電極を構成する高融点メ
タルと、前記ポリメタル電極に対する電気的接続を確保
するためのコンタクト部材とを備えたものにおいて、前
記コンタクト部材が前記ゲート電極まで達しているとと
もに、前記コンタクト部材の側壁として窒化膜を設けた
ことを特徴とする半導体装置。 - 【請求項4】 半導体基板に設けられたポリシリコンか
らなるゲート電極と、前記ゲート電極にバリアメタルを
介して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
接続され前記ポリメタル電極に対する電気的接続を確保
するための第1のコンタクト部材と、前記半導体基板に
おける活性領域に接続され前記半導体基板における活性
領域に対する電気的接続を確保するための第2のコンタ
クト部材とを備えたものにおいて、前記第1のコンタク
ト部材が前記バリアメタルおよび高融点メタルを貫通し
てポリシリコンからなる前記ゲート電極まで達している
とともに、前記第1のコンタクト部材の側壁として窒化
膜を設け、かつ、前記第2のコンタクト部材の側壁とし
て窒化膜を設けたことを特徴とする半導体装置。 - 【請求項5】 ポリシリコンからなるメモリセル部ゲー
ト電極と、前記メモリセル部ゲート電極にバリアメタル
を介して被覆形成され前記メモリセル部ゲート電極とと
もにメモリセル部ポリメタル電極を構成する高融点メタ
ルと、前記メモリセル部ポリメタル電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材とを
備えてメモリセル部を構成するとともに、ポリシリコン
からなる周辺回路部ゲート電極と、前記周辺回路部ゲー
ト電極にバリアメタルを介して被覆形成され前記周辺回
路部ゲート電極とともに周辺回路部ポリメタル電極を構
成する高融点メタルと、前記周辺回路部ポリメタル電極
に対する電気的接続を確保するための周辺回路部コンタ
クト部材とを備えて周辺回路部を構成するものにおい
て、前記周辺回路部コンタクト部材が前記ロジック部ゲ
ート電極まで達しているようにし、かつ、前記メモリセ
ル部コンタクト部材は前記メモリセル部ポリメタル電極
を構成する高融点メタルで止まっているようにしたこと
を特徴とする半導体装置。 - 【請求項6】 前記メモリセル部ポリメタル電極にメタ
ル絶縁膜を被覆したことを特徴とする請求項5に記載の
半導体装置。 - 【請求項7】 前記メモリセル部ポリメタル電極および
前記周辺回路部ポリメタル電極にメタル絶縁膜を被覆す
るとともに、前記メモリセル部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚が前記周辺回路部ポリメタル電極
を被覆するメタル絶縁膜の膜厚よりも大きく設定されて
いることを特徴とする請求項5に記載の半導体装置。 - 【請求項8】 ポリシリコンからなるメモリセル部ゲー
ト電極と、前記メモリセル部ゲート電極にバリアメタル
を介して被覆形成され前記メモリセル部ゲート電極とと
もにメモリセル部ポリメタル電極を構成する高融点メタ
ルと、前記メモリセル部ポリメタル電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材とを
備えてメモリセル部を構成するとともに、ポリシリコン
からなる周辺回路部ゲート電極と、前記周辺回路部ゲー
ト電極にバリアメタルを介して被覆形成され前記周辺回
路部ゲート電極とともに周辺回路部ポリメタル電極を構
成する高融点メタルと、前記周辺回路部ポリメタル電極
に対する電気的接続を確保するための周辺回路部コンタ
クト部材とを備えて周辺回路部を構成するものにおい
て、前記メモリセル部ポリメタル電極と周辺回路部ポリ
メタル電極とで異なった材質のバリアメタルを適用する
ようにしたことを特徴とする半導体装置。 - 【請求項9】 ポリシリコンからなるメモリセル部ゲー
ト電極と、前記メモリセル部ゲート電極にバリアメタル
を介して被覆形成され前記メモリセル部ゲート電極とと
もにメモリセル部電極を構成する高融点メタルと、前記
メモリセル部電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極に被覆形成され
前記周辺回路部ゲート電極とともに周辺回路部電極を構
成するシリサイド膜と、前記周辺回路部電極に対する電
気的接続を確保するための周辺回路部コンタクト部材と
を備えて周辺回路部を構成することにより、前記メモリ
セル部電極にポリメタルゲート構造を適用し、前記周辺
回路部電極にサリサイド構造を適用するようにしたこと
を特徴とする半導体装置。 - 【請求項10】 前記メモリセル部ポリメタル電極を被
覆する高融点メタルの膜厚が前記周辺回路部ポリメタル
電極を被覆する高融点メタルの膜厚より大きく設定され
ていることを特徴とする請求項5に記載の半導体装置。 - 【請求項11】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タルと、前記メモリセル部ポリメタル電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介して
被覆形成され前記周辺回路部ゲート電極とともに周辺回
路部ポリメタル電極を構成する高融点メタルと、前記周
辺回路部ポリメタル電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材とを備えて周辺回路部
を構成するものにおいて、前記周辺回路部コンタクト部
材が前記周辺回路部ゲート電極まで達しているように
し、かつ、前記メモリセル部コンタクト部材は前記メモ
リセル部ポリメタル電極を構成する高融点メタルで止ま
っているようにしたものであって、スタックトセルによ
る前記メモリセル部ポリメタル電極および前記周辺回路
部ポリメタル電極にメタル絶縁膜を被覆するとともに、
前記メモリセル部ポリメタル電極を被覆するメタル絶縁
膜の膜厚が前記周辺回路部ポリメタル電極を被覆するメ
タル絶縁膜の膜厚よりも大きく設定されていることを特
徴とする半導体装置。 - 【請求項12】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部電極を構成する高融点メタルと、前
記メモリセル部電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてスタックトセ
ルによるメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極に被覆形成され前記周辺回路部ゲート電極とと
もに周辺回路部電極を構成するシリサイド膜と、前記周
辺回路部電極に対する電気的接続を確保するための周辺
回路部コンタクト部材とを備えて周辺回路部を構成する
ことにより、スタックトセルによる前記メモリセル部電
極にポリメタルゲート構造を適用し、前記周辺回路部電
極にサリサイド構造を適用するようにしたことを特徴と
する半導体装置。 - 【請求項13】 ポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に対する電気的接続を確
保するためのコンタクト部材とを備えた半導体装置を製
造するにあたり、前記コンタクト部材を充填するための
コンタクトホールを前記高融点メタルおよびバリアメタ
ルを貫通して前記ゲート電極に達するよう形成する工程
と、前記コンタクトホールに前記コンタクト部材を充填
する工程とを含むことを特徴とする半導体製造方法。 - 【請求項14】 半導体基板に設けられたポリシリコン
からなるゲート電極と、前記ゲート電極にバリアメタル
を介して被覆形成され前記ゲート電極とともにポリメタ
ル電極を構成する高融点メタルと、前記ポリメタル電極
に接続され前記ポリメタル電極に対する電気的接続を確
保するための第1のコンタクト部材と、前記半導体基板
における活性領域に接続され前記半導体基板における活
性領域に対する電気的接続を確保するための第2のコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記第1および第2のコンタクト部材のうち、前記第2
のコンタクト部材の前記半導体基板における活性領域へ
の接続部のみにコンタクト抵抗を安定させるためのシリ
サイド膜を設ける工程を含むことを特徴とする半導体製
造方法。 - 【請求項15】 ポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に対する電気的接続を確
保するためのコンタクト部材とを備えた半導体装置を製
造するにあたり、前記コンタクト部材を充填するための
コンタクトホールを前記高融点メタルおよびバリアメタ
ルを貫通して前記ゲート電極に達するよう形成する工程
と、前記コンタクトホールに前記コンタクト部材の側壁
としての窒化膜を設ける工程と、前記コンタクトホール
に前記コンタクト部材の側壁としての窒化膜を設けた
後、前記コンタクトホールを洗浄する工程と、前記コン
タクトホールの洗浄後に前記コンタクトホールへ前記コ
ンタクト部材を充填する工程とを含むことを特徴とする
半導体製造方法。 - 【請求項16】 半導体基板に設けられたポリシリコン
からなるゲート電極と、前記ゲート電極にバリアメタル
を介して被覆形成され前記ゲート電極とともにポリメタ
ル電極を構成する高融点メタルと、前記ポリメタル電極
に接続され前記ポリメタル電極に対する電気的接続を確
保するための第1のコンタクト部材と、前記半導体基板
における活性領域に接続され前記半導体基板における活
性領域に対する電気的接続を確保するための第2のコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記第1のコンタクト部材を充填するための第1のコン
タクトホールを前記高融点メタルおよびバリアメタルを
貫通して前記ゲート電極に達するよう形成する工程と、
前記第2のコンタクト部材を充填するための第2のコン
タクトホールを形成する工程と、前記第1および第2の
コンタクトホールに前記第1および第2のコンタクト部
材の側壁としての窒化膜をそれぞれ設ける工程と、前記
第1および第2のコンタクトホールに前記第1および第
2のコンタクト部材をそれぞれ充填する工程とを含むこ
とを特徴とする半導体製造方法。 - 【請求項17】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タルと、前記メモリセル部ポリメタル電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極にバリアメタルを介して被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部ポリメタル電極を
構成する高融点メタルと、前記周辺回路部ポリメタル電
極に対する電気的接続を確保するための周辺回路部コン
タクト部材とを備えて周辺回路部を構成する半導体装置
を製造するにあたり、前記周辺回路コンタクト部材を充
填するための周辺回路コンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記周辺回路ゲート
電極に達するよう形成する工程と、前記メモリセルコン
タクト部材を充填するためのメモリセルコンタクトホー
ルをメモリセル部ポリメタル電極を構成する高融点メタ
ルで止まるように形成する工程と、前記メモリセルコン
タクトホールおよび周辺回路コンタクトホールに前記メ
モリセルコンタクト部材および周辺回路コンタクト部材
をそれぞれ充填する工程とを含むことを特徴とする半導
体製造方法。 - 【請求項18】 前記メモリセル部ポリメタル電極にメ
タル絶縁膜を被覆する工程と、メモリセル部コンタクト
ホールをエッチングによりメタル絶縁膜を貫通して形成
するメモリセル部コンタクトホール形成工程と、前記メ
モリセル部コンタクトホール形成工程と同時に周辺回路
部コンタクトホールをエッチングにより高融点メタルお
よびバリアメタルを貫通して形成する周辺回路部コンタ
クトホール形成工程とを含むことを特徴とする請求項1
7に記載の半導体製造方法。 - 【請求項19】 前記メモリセル部ポリメタル電極およ
び前記周辺回路部ポリメタル電極にメタル絶縁膜を被覆
形成するにあたり、前記メモリセル部ポリメタル電極を
被覆するメタル絶縁膜の膜厚が前記周辺回路部ポリメタ
ル電極を被覆するメタル絶縁膜の膜厚よりも大きくなる
ように形成するとともに、メモリセル部コンタクトホー
ルをエッチングによりメタル絶縁膜を貫通して形成する
メモリセル部コンタクトホール形成工程と、前記メモリ
セル部コンタクトホール形成工程と同時に周辺回路部コ
ンタクトホールをエッチングによりメタル絶縁膜,高融
点メタルおよびバリアメタルを貫通して形成する周辺回
路部コンタクトホール形成工程とを含むことを特徴とす
る請求項17に記載の半導体製造方法。 - 【請求項20】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タルと、前記メモリセル部ポリメタル電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極にバリアメタルを介して被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部ポリメタル電極を
構成する高融点メタルと、前記周辺回路部ポリメタル電
極に対する電気的接続を確保するための周辺回路部コン
タクト部材とを備えて周辺回路部を構成する半導体装置
を製造するにあたり、前記メモリセル部ゲート電極に所
定の材質からなる第1のバリアメタルを介して高融点メ
タルを被覆形成する工程と、前記周辺回路部ゲート電極
に前記第1のバリアメタルと異なる材質からなる第2の
バリアメタルを介して高融点メタルを被覆形成する工程
とを含むことを特徴とする半導体製造方法。 - 【請求項21】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部電極を構成する高融点メタルと、前
記メモリセル部電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてメモリセル部
を構成するとともに、ポリシリコンからなる周辺回路部
ゲート電極と、前記周辺回路部ゲート電極に被覆形成さ
れ前記周辺回路部ゲート電極とともに周辺回路部電極を
構成するシリサイド膜と、前記周辺回路部電極に対する
電気的接続を確保するための周辺回路部コンタクト部材
とを備えて周辺回路部を構成する半導体装置を製造する
にあたり、前記周辺回路部ゲート電極にシリサイド膜を
被覆形成し前記周辺回路部電極においてサリサイド構造
を構成する工程を含むことを特徴とする半導体製造方
法。 - 【請求項22】 前記メモリセル部ポリメタル電極およ
び前記周辺回路部ポリメタル電極に高融点メタルを被覆
形成するにあたり、前記メモリセル部ポリメタル電極を
被覆する高融点メタルの膜厚が前記周辺回路部ポリメタ
ル電極を被覆する高融点メタルの膜厚よりも大きくなる
ように形成するとともに、メモリセル部コンタクトホー
ルをエッチングにより高融点メタルで止まるように形成
するメモリセル部コンタクトホール形成工程と、前記メ
モリセル部コンタクトホール形成工程と同時に周辺回路
部コンタクトホールをエッチングにより高融点メタルお
よびバリアメタルを貫通して形成する周辺回路部コンタ
クトホール形成工程とを含むことを特徴とする請求項1
7に記載の半導体製造方法。 - 【請求項23】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タルと、前記メモリセル部ポリメタル電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介して
被覆形成され前記周辺回路部ゲート電極とともに周辺回
路部ポリメタル電極を構成する高融点メタルと、前記周
辺回路部ポリメタル電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材とを備えて周辺回路部
を構成するものにおいて、前記周辺回路部コンタクト部
材が前記周辺回路部ゲート電極まで達しているように
し、かつ、前記メモリセル部コンタクト部材は前記メモ
リセル部ポリメタル電極を構成する高融点メタルで止ま
っているようにした半導体装置の製造方法であって、ス
タックトセルによる前記メモリセル部ポリメタル電極お
よび前記周辺回路部ポリメタル電極にメタル絶縁膜を被
覆形成するにあたり、前記メモリセル部ポリメタル電極
を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポリメ
タル電極を被覆するメタル絶縁膜の膜厚よりも大きくな
るように形成するとともに、メモリセル部コンタクトホ
ールをエッチングによりメタル絶縁膜を貫通して形成す
るメモリセル部コンタクトホール形成工程と、前記メモ
リセル部コンタクトホール形成工程と同時に周辺回路部
コンタクトホールをエッチングによりメタル絶縁膜,高
融点メタルおよびバリアメタルを貫通して形成する周辺
回路部コンタクトホール形成工程とを含むことを特徴と
する半導体製造方法。 - 【請求項24】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部電極を構成する高融点メタルと、前
記メモリセル部電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてスタックトセ
ルによるメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極に被覆形成され前記周辺回路部ゲート電極とと
もに周辺回路部電極を構成するシリサイド膜と、前記周
辺回路部電極に対する電気的接続を確保するための周辺
回路部コンタクト部材とを備えて周辺回路部を構成する
半導体装置を製造するにあたり、前記周辺回路部ゲート
電極にシリサイド膜を被覆形成し前記周辺回路部電極に
おいてサリサイド構造を構成する工程を含むことを特徴
とする半導体製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001337224A JP2003142683A (ja) | 2001-11-02 | 2001-11-02 | 半導体装置および半導体製造方法 |
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JP2001337224A JP2003142683A (ja) | 2001-11-02 | 2001-11-02 | 半導体装置および半導体製造方法 |
Publications (1)
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---|---|
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ID=19151904
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JP (1) | JP2003142683A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100035392A1 (en) * | 2005-02-25 | 2010-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
US7776687B2 (en) | 2006-05-03 | 2010-08-17 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate contact structure capable of reducing interfacial resistance and method of forming the same |
US10411058B2 (en) | 2016-12-27 | 2019-09-10 | Canon Kabushiki Kaisha | Semiconductor apparatus, system, and method of producing semiconductor apparatus |
-
2001
- 2001-11-02 JP JP2001337224A patent/JP2003142683A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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US20100035392A1 (en) * | 2005-02-25 | 2010-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
US8203189B2 (en) | 2005-02-25 | 2012-06-19 | Kabushiki Kaisha Toshiba | Semiconductor device including gate electrode having a laminate structure and plug electrically connected thereto |
US8592924B2 (en) | 2005-02-25 | 2013-11-26 | Kabushiki Kaisha Toshiba | Semiconductor device including gate electrode having a laminate structure and a plug electrically connected thereto |
US7776687B2 (en) | 2006-05-03 | 2010-08-17 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate contact structure capable of reducing interfacial resistance and method of forming the same |
US8188532B2 (en) | 2006-05-03 | 2012-05-29 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate contact structure capable of reducing interfacial resistance |
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