JP2003142630A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 半田の接合状態を目視で確認することも可能
で、かつ半田付け時に使用したフラックスの洗浄も容易
な半導体装置を提供する。 【解決手段】 半導体素子１１の底部に形成されている
各電極パッド１３に半田バンプ１４を設け、半田バンプ
１４を介して下部の基板１２上の接続端子１６に電気的
に接続された半導体装置１０において、接続端子１６の
直下の基板材１２ａに開口部１５、１５ａを設け、しか
も接続端子１６は開口部１５、１５ａをブリッジしてい
る。これによって、電極パッド１３と接続端子１６の接
合部分の非破壊検査が容易となり、更には、フラックス
の洗浄が容易に行える。
で、かつ半田付け時に使用したフラックスの洗浄も容易
な半導体装置を提供する。 【解決手段】 半導体素子１１の底部に形成されている
各電極パッド１３に半田バンプ１４を設け、半田バンプ
１４を介して下部の基板１２上の接続端子１６に電気的
に接続された半導体装置１０において、接続端子１６の
直下の基板材１２ａに開口部１５、１５ａを設け、しか
も接続端子１６は開口部１５、１５ａをブリッジしてい
る。これによって、電極パッド１３と接続端子１６の接
合部分の非破壊検査が容易となり、更には、フラックス
の洗浄が容易に行える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の底部
に形成されている各電極パッドに、半田バンプを介して
下部の基板上の接続端子との電気的接続が行われる所謂
フリップチップ接続の半導体装置に関する。
に形成されている各電極パッドに、半田バンプを介して
下部の基板上の接続端子との電気的接続が行われる所謂
フリップチップ接続の半導体装置に関する。
【０００２】
【従来の技術】半導体装置の小型化及び高集積化を実現
する方法として、図３（Ａ）、（Ｂ）の半導体装置５０
に示すように、半導体素子５１の各電極パッドと回路基
板５２の接続端子との間を半田バンプ５３等によって接
続したフリップチップ接続が注目されている。このフリ
ップチップ接続によれば、従来のワイヤボンディングに
比較して実装面積を小さくすることができると共に、パ
ッケージの高さも小さくすることができるという特徴が
ある。なお、５４はポッティング樹脂を示す。
する方法として、図３（Ａ）、（Ｂ）の半導体装置５０
に示すように、半導体素子５１の各電極パッドと回路基
板５２の接続端子との間を半田バンプ５３等によって接
続したフリップチップ接続が注目されている。このフリ
ップチップ接続によれば、従来のワイヤボンディングに
比較して実装面積を小さくすることができると共に、パ
ッケージの高さも小さくすることができるという特徴が
ある。なお、５４はポッティング樹脂を示す。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
フリップチップ接続構造の半導体装置５０においては、
半導体素子５１と回路基板５２との接続後は、半田接合
部の状態を目視で確認できないために、接続状態の確認
は、オープンショート（ＯＳ）テストのみで行ってい
た。ここで、オープンショートテストは、通常樹脂封止
後に行われるので、接続不良が発見されたときは、既に
組立が完了した状態となってしまう。このため、半田接
合時において発生していた不良品は、そのまま後の工程
に搬送され、組立が行われてしまうので、この間の工程
費用、材料費用及び検査費用が無駄になるという問題が
あった。
フリップチップ接続構造の半導体装置５０においては、
半導体素子５１と回路基板５２との接続後は、半田接合
部の状態を目視で確認できないために、接続状態の確認
は、オープンショート（ＯＳ）テストのみで行ってい
た。ここで、オープンショートテストは、通常樹脂封止
後に行われるので、接続不良が発見されたときは、既に
組立が完了した状態となってしまう。このため、半田接
合時において発生していた不良品は、そのまま後の工程
に搬送され、組立が行われてしまうので、この間の工程
費用、材料費用及び検査費用が無駄になるという問題が
あった。
【０００４】更には、半田接合時には、部品及びパター
ン表面の酸化物除去、半田付け中の再酸化防止、並びに
溶融半田の表面張力を低下させる目的でフラックスを使
用し、半田付け性を向上させているが、半田付けが完了
した後は、フラックスを実質的に完全に洗浄及び除去し
ないと、フラックス成分の塩素等が原因で、半田や他の
金属の腐食あるいはマイグレーション等が起こり、ショ
ート障害の原因となることがある。フラックスの洗浄
は、浸漬洗浄、スプレー洗浄等が一般的だが、フリップ
チップ接続の場合、各半田バンプ間のギャップが狭いた
めに洗浄液の進入が困難となり、フラックスの十分な洗
浄が行えないという問題があった。本発明はかかる事情
に鑑みてなされたもので、半田の接合状態を目視で確認
することも可能で、かつ半田付け時に使用したフラック
スの洗浄も容易な半導体装置を提供することを目的とす
る。
ン表面の酸化物除去、半田付け中の再酸化防止、並びに
溶融半田の表面張力を低下させる目的でフラックスを使
用し、半田付け性を向上させているが、半田付けが完了
した後は、フラックスを実質的に完全に洗浄及び除去し
ないと、フラックス成分の塩素等が原因で、半田や他の
金属の腐食あるいはマイグレーション等が起こり、ショ
ート障害の原因となることがある。フラックスの洗浄
は、浸漬洗浄、スプレー洗浄等が一般的だが、フリップ
チップ接続の場合、各半田バンプ間のギャップが狭いた
めに洗浄液の進入が困難となり、フラックスの十分な洗
浄が行えないという問題があった。本発明はかかる事情
に鑑みてなされたもので、半田の接合状態を目視で確認
することも可能で、かつ半田付け時に使用したフラック
スの洗浄も容易な半導体装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】前記目的に沿う本発明に
係る半導体装置は、半導体素子の底部に形成されている
各電極パッドに半田バンプを設け、該半田バンプを介し
て、例えば下部の基板上の接続端子に電気的に接続され
た半導体装置において、前記接続端子の直下の基板材に
開口部を設け、しかも前記接続端子は前記開口部をブリ
ッジしている。これによって、開口部を底から覗けば、
接合された状態の半田バンプ又は電極パッドが見えるの
で、半田の接合状態を確認できる。更に、開口部を洗浄
液が通るので、半導体素子の底部や基板上の接続端子及
びその回りを洗浄できる。ここで、本発明に係る半導体
装置において、前記開口部は前記各半田バンプが接続さ
れる接続端子毎に設けられていてもよいし、前記半田バ
ンプが接続される前記接続端子は１又は２以上の群に分
けられ、各群毎に前記開口部が設けられていてもよい。
係る半導体装置は、半導体素子の底部に形成されている
各電極パッドに半田バンプを設け、該半田バンプを介し
て、例えば下部の基板上の接続端子に電気的に接続され
た半導体装置において、前記接続端子の直下の基板材に
開口部を設け、しかも前記接続端子は前記開口部をブリ
ッジしている。これによって、開口部を底から覗けば、
接合された状態の半田バンプ又は電極パッドが見えるの
で、半田の接合状態を確認できる。更に、開口部を洗浄
液が通るので、半導体素子の底部や基板上の接続端子及
びその回りを洗浄できる。ここで、本発明に係る半導体
装置において、前記開口部は前記各半田バンプが接続さ
れる接続端子毎に設けられていてもよいし、前記半田バ
ンプが接続される前記接続端子は１又は２以上の群に分
けられ、各群毎に前記開口部が設けられていてもよい。
【０００６】
【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図１（Ａ）は本発明の第１
の実施の形態に係る半導体装置の断面図、（Ｂ）は同底
面図、図２は本発明の第２の実施の形態に係る半導体装
置の説明図である。
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図１（Ａ）は本発明の第１
の実施の形態に係る半導体装置の断面図、（Ｂ）は同底
面図、図２は本発明の第２の実施の形態に係る半導体装
置の説明図である。
【０００７】図１（Ａ）、（Ｂ）に示すように、本発明
の第１の実施の形態に係る半導体装置１０は、半導体素
子１１と、これが搭載されている基板１２とを有してい
る。半導体素子１１は、底部に複数の電極パッド１３が
形成されて、この電極パッド１３には半田バンプ１４が
それぞれ印刷されている。基板１２は、基板材１２ａと
その上の導体回路パターンとを備えている。基板材１２
ａはガラスエポキシ樹脂板又は耐熱樹脂シートからなっ
て、搭載される半導体素子１１の電極パッド１３に対応
する部分には、複数の電極パッド１３が覗く開口部１
５、１５ａが設けられ、その上に表面側に形成されてい
る導体回路パターンの一部である接続端子１６が例えば
２つの群に分けられて開口部１５、１５ａをそれぞれ跨
ぐように、即ち開口部１５、１５ａをブリッジするよう
にして配置されている。
の第１の実施の形態に係る半導体装置１０は、半導体素
子１１と、これが搭載されている基板１２とを有してい
る。半導体素子１１は、底部に複数の電極パッド１３が
形成されて、この電極パッド１３には半田バンプ１４が
それぞれ印刷されている。基板１２は、基板材１２ａと
その上の導体回路パターンとを備えている。基板材１２
ａはガラスエポキシ樹脂板又は耐熱樹脂シートからなっ
て、搭載される半導体素子１１の電極パッド１３に対応
する部分には、複数の電極パッド１３が覗く開口部１
５、１５ａが設けられ、その上に表面側に形成されてい
る導体回路パターンの一部である接続端子１６が例えば
２つの群に分けられて開口部１５、１５ａをそれぞれ跨
ぐように、即ち開口部１５、１５ａをブリッジするよう
にして配置されている。
【０００８】基板１２はこの実施の形態では半導体素子
１１より少し大きい程度となっているが、半導体素子１
１に比較して更に大きくなって、その他の半導体素子
や、抵抗、コンデンサ等の受動素子が搭載されるもので
あってもよい。基板材１２ａの表面側には半導体素子１
１に対応する導体回路が形成され、必要な場合には、基
板材１２ａに形成されたスルーホール等を介して裏面側
にも配線されている。半導体素子１１の外周部はポッテ
ィング樹脂１７によって封止され、最終的には必要な場
合に、開口部１５、１５ａも樹脂によって封止される。
１１より少し大きい程度となっているが、半導体素子１
１に比較して更に大きくなって、その他の半導体素子
や、抵抗、コンデンサ等の受動素子が搭載されるもので
あってもよい。基板材１２ａの表面側には半導体素子１
１に対応する導体回路が形成され、必要な場合には、基
板材１２ａに形成されたスルーホール等を介して裏面側
にも配線されている。半導体素子１１の外周部はポッテ
ィング樹脂１７によって封止され、最終的には必要な場
合に、開口部１５、１５ａも樹脂によって封止される。
【０００９】この半導体装置１０の製造方法について説
明すると、予め所定広さの基板材１２ａを用意し、これ
にプレス加工又はエッチング加工によって開口部１５、
１５ａを形成する。次に薄い銅板を用意し、基板材１２
ａの表面側に貼着し、更にエッチング加工を行って、表
面側に導体回路パターンを形成した基板１２を製造す
る。導体回路パターンには開口部１５、１５ａを跨ぐ、
即ちブリッジする接続端子１６が含まれる。なお、接続
端子１６の表面には金めっき等の貴金属めっきをしてお
くのが好ましい。一方、半導体素子１１の裏面側に形成
されている電極パッド１３には半田バンプ１４を印刷す
る。印刷は所定の回数行って十分な高さを確保する。な
お、印刷の代わりにめっきを行って半田バンプを形成し
てもよい。半田バンプ１４の形成された半導体素子１１
を、接続端子１６を含む導体回路パターンを備えた基板
１２の所定位置に載せてリフロー炉に入れて２００℃前
後の加熱を行い、半田バンプ１４を溶解させて、電極パ
ッド１３と接続端子１６との電気的接合を行う。
明すると、予め所定広さの基板材１２ａを用意し、これ
にプレス加工又はエッチング加工によって開口部１５、
１５ａを形成する。次に薄い銅板を用意し、基板材１２
ａの表面側に貼着し、更にエッチング加工を行って、表
面側に導体回路パターンを形成した基板１２を製造す
る。導体回路パターンには開口部１５、１５ａを跨ぐ、
即ちブリッジする接続端子１６が含まれる。なお、接続
端子１６の表面には金めっき等の貴金属めっきをしてお
くのが好ましい。一方、半導体素子１１の裏面側に形成
されている電極パッド１３には半田バンプ１４を印刷す
る。印刷は所定の回数行って十分な高さを確保する。な
お、印刷の代わりにめっきを行って半田バンプを形成し
てもよい。半田バンプ１４の形成された半導体素子１１
を、接続端子１６を含む導体回路パターンを備えた基板
１２の所定位置に載せてリフロー炉に入れて２００℃前
後の加熱を行い、半田バンプ１４を溶解させて、電極パ
ッド１３と接続端子１６との電気的接合を行う。
【００１０】この後、洗浄液にて半田バンプ１４周囲の
フラックスを洗浄し、乾燥して目視検査を行う。勿論、
目視検査に代えてテレビカメラ等を使用する画像処理に
よって検査を行ってもよい。この場合、基板１２の裏面
側から開口部１５、１５ａを介して半導体素子１１の電
極パッド部分を覗くようにする。異常がある場合には、
電極パッド１３と接続端子１６の接合がなされていない
か、隣り合う接続端子１６が半田等によってショートし
ていることになる。異常が発見されない場合には、半導
体素子１１の周囲をポッティング樹脂１７で封止する。
なお、開口部１５、１５ａの間から樹脂を流して半導体
素子１１と回路パターンとの間を封止するのが好まし
い。図１においては、基板（回路基板）１２の出力端子
は省略している。
フラックスを洗浄し、乾燥して目視検査を行う。勿論、
目視検査に代えてテレビカメラ等を使用する画像処理に
よって検査を行ってもよい。この場合、基板１２の裏面
側から開口部１５、１５ａを介して半導体素子１１の電
極パッド部分を覗くようにする。異常がある場合には、
電極パッド１３と接続端子１６の接合がなされていない
か、隣り合う接続端子１６が半田等によってショートし
ていることになる。異常が発見されない場合には、半導
体素子１１の周囲をポッティング樹脂１７で封止する。
なお、開口部１５、１５ａの間から樹脂を流して半導体
素子１１と回路パターンとの間を封止するのが好まし
い。図１においては、基板（回路基板）１２の出力端子
は省略している。
【００１１】図２に示す本発明の第２の実施の形態に係
る半導体装置１９について説明するが、基板材２０に
は、半導体素子２１の電極パッド２２に対応する部分に
それぞれ開口部２３が設けられている。この開口部２３
はこの実施の形態では四角形であるが、内部の電極パッ
ド２２がある程度視認できる大きさであれば、丸、角い
ずれであってもよい。基板材２０の表面側には導体回路
パターンが形成され、この導体回路パターンには開口部
２３を横切る接続端子２４が設けられている。接続端子
２４の表面には金めっきがなされている。電極パッド２
２と接続端子２４とは予め各電極パッド２２の表面上に
形成された半田バンプ２５によって接合されている。こ
の半導体装置１９の製造は、第１の実施の形態に係る半
導体装置１０と同一であるので省略する。
る半導体装置１９について説明するが、基板材２０に
は、半導体素子２１の電極パッド２２に対応する部分に
それぞれ開口部２３が設けられている。この開口部２３
はこの実施の形態では四角形であるが、内部の電極パッ
ド２２がある程度視認できる大きさであれば、丸、角い
ずれであってもよい。基板材２０の表面側には導体回路
パターンが形成され、この導体回路パターンには開口部
２３を横切る接続端子２４が設けられている。接続端子
２４の表面には金めっきがなされている。電極パッド２
２と接続端子２４とは予め各電極パッド２２の表面上に
形成された半田バンプ２５によって接合されている。こ
の半導体装置１９の製造は、第１の実施の形態に係る半
導体装置１０と同一であるので省略する。
【００１２】前記実施の形態では、理解に容易にするた
め、少数の電極パッドを有する半導体素子に本発明を適
用した場合について記載したが、多数の電極パッドを有
する半導体素子に適用できることは当然である。また、
前記実施の形態においては、半導体素子の封止にはポッ
ティング樹脂を用いたが、トランスファ型のモールド樹
脂を使用する場合にも本発明は適用される。
め、少数の電極パッドを有する半導体素子に本発明を適
用した場合について記載したが、多数の電極パッドを有
する半導体素子に適用できることは当然である。また、
前記実施の形態においては、半導体素子の封止にはポッ
ティング樹脂を用いたが、トランスファ型のモールド樹
脂を使用する場合にも本発明は適用される。
【００１３】
【発明の効果】請求項１〜３記載の半導体装置において
は、接続端子の直下の基板に開口部を設け、しかも接続
端子は開口部をブリッジしているので、半田接合後の状
態を非破壊で検査できる。また、開口部を通じて洗浄液
を内部に侵入させることができるので、フラックス等の
洗浄が容易となる。特に、請求項２記載の半導体装置に
おいては、開口部は各半田バンプが接続される接続端子
毎に設けられているので、導体回路パターンの支持が強
固となる。そして、請求項３記載の半導体装置において
は、半田バンプが接続される接続端子は１又は２以上の
群に分けられ、各群毎に開口部が設けられているので、
半田接合の状態の視認性が向上すると共に、洗浄液の流
れも良くなる。
は、接続端子の直下の基板に開口部を設け、しかも接続
端子は開口部をブリッジしているので、半田接合後の状
態を非破壊で検査できる。また、開口部を通じて洗浄液
を内部に侵入させることができるので、フラックス等の
洗浄が容易となる。特に、請求項２記載の半導体装置に
おいては、開口部は各半田バンプが接続される接続端子
毎に設けられているので、導体回路パターンの支持が強
固となる。そして、請求項３記載の半導体装置において
は、半田バンプが接続される接続端子は１又は２以上の
群に分けられ、各群毎に開口部が設けられているので、
半田接合の状態の視認性が向上すると共に、洗浄液の流
れも良くなる。
【図１】（Ａ）は本発明の第１の実施の形態に係る半導
体装置の断面図、（Ｂ）は同底面図である。
体装置の断面図、（Ｂ）は同底面図である。
【図２】本発明の第２の実施の形態に係る半導体装置の
説明図である。
説明図である。
【図３】（Ａ）は従来例に係る半導体装置の断面図、
（Ｂ）は同底面図である。
（Ｂ）は同底面図である。
１０：半導体装置、１１：半導体素子、１２：基板、１
２ａ：基板材、１３：電極パッド、１４：半田バンプ、
１５、１５ａ：開口部、１６：接続端子、１７：ポッテ
ィング樹脂、１９：半導体装置、２０：基板材、２１：
半導体素子、２２：電極パッド、２３：開口部、２４：
接続端子、２５：半田バンプ
２ａ：基板材、１３：電極パッド、１４：半田バンプ、
１５、１５ａ：開口部、１６：接続端子、１７：ポッテ
ィング樹脂、１９：半導体装置、２０：基板材、２１：
半導体素子、２２：電極パッド、２３：開口部、２４：
接続端子、２５：半田バンプ
Claims (3)
- 【請求項１】 半導体素子の底部に形成されている各電
極パッドに半田バンプを設け、該半田バンプを介して基
板上の接続端子に電気的に接続された半導体装置におい
て、前記接続端子の直下の基板材に開口部を設け、しか
も前記接続端子は前記開口部をブリッジしていることを
特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記開口部は前記各半田バンプが接続される接続端子毎に
設けられていることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記半田バンプが接続される前記接続端子は１又は２以上
の群に分けられ、各群毎に前記開口部が設けられている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335062A JP2003142630A (ja) | 2001-10-31 | 2001-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335062A JP2003142630A (ja) | 2001-10-31 | 2001-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142630A true JP2003142630A (ja) | 2003-05-16 |
Family
ID=19150094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001335062A Pending JP2003142630A (ja) | 2001-10-31 | 2001-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003142630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109256359A (zh) * | 2017-07-14 | 2019-01-22 | 格科微电子（上海）有限公司 | 图像传感器的封装结构 |
-
2001
- 2001-10-31 JP JP2001335062A patent/JP2003142630A/ja active Pending
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| CN109256359A (zh) * | 2017-07-14 | 2019-01-22 | 格科微电子（上海）有限公司 | 图像传感器的封装结构 |
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