JP2003133559A - 半導体装置およびそのレイアウト方法 - Google Patents
半導体装置およびそのレイアウト方法Info
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Abstract
ズマプロセス中のチャージアップによる半導体素子の劣
化を防止する。 【解決手段】第1の配線層が、不純物拡散領域に、直接
か、または、第1の配線層より下層の配線層の配線を介
して接続された、少なくとも1つの配線を有し、少なく
とも1つの配線の総面積と不純物拡散領域の面積との第
1の比か、もしくは、少なくとも1つの配線上に設けら
れる接続孔の総面積と不純物拡散領域の面積との第2の
比が、第1および第2の比に対してそれぞれ定められた
所定の値を超える場合に、不純物拡散領域に第1の配線
層の配線もしくは第1の配線層より下層の配線層の配線
を介してダミー不純物拡散領域を接続する。
Description
On-Insulator)基板を用いる半導体装置、および、その
レイアウト方法に関するものである。
ズマエッチング、スパッタリング、プラズマCVD(化
学気相成長)、イオン注入など様々なプラズマプロセス
が使用されている。
金属配線やその他の構造が形成された半導体基板に、荷
電粒子(イオン、電子)が入射すると、半導体基板に接
続されていない浮遊状態の金属配線に電荷が蓄積され、
チャージアップ現象が発生する。この金属配線にMOS
(Metal-Oxide Semiconductor )型半導体素子(MOS
型トランジスタ)のゲート電極が接続されていると、ゲ
ート電極の下のゲート絶縁膜にプラズマダメージが発生
する場合がある。すなわち、高電圧が印加されて、その
品質が劣化したり、さらには絶縁破壊を起こす場合があ
る。
ラズマダメージが発生する原理を表す一例の断面図であ
る。ここで、図8は、第1金属配線のプラズマエッチン
グ工程、図9は、図8に続く第2コンタクトホールのプ
ラズマエッチング工程、図10は、図9に続くパッシベ
ーション膜のプラズマエッチング工程であり、プラズマ
ダメージにより、それぞれMOS型トランジスタのゲー
ト電極が破壊される様子を概念的に表している。
体基板)64の表面上には、フィールド酸化膜66を介
して分離された2つのMOS型トランジスタ68,70
が形成されている。
シリコン基板64の表面近傍に、ソース領域およびドレ
イン領域となる2つの不純物拡散領域72,74が形成
され、これら2つの不純物拡散領域72,74の間のシ
リコン基板64の上に、ゲート絶縁膜76を介して、紙
面に対して垂直方向に延在するゲート電極78が形成さ
れている。左側のMOS型トランジスタ70は、右側の
MOSトランジスタ68を90゜回転したもので、ゲー
ト電極28は、図中左右方向に延在している。
8,70が形成されたシリコン基板64の上に第1層間
絶縁膜48が形成され、この第1層間絶縁膜48に開孔
された第1コンタクトホール26を介して、左側のMO
S型トランジスタ70のゲート電極28は、第1層間絶
縁膜48の上に形成された第1金属配線16と接続され
ている。
の金属膜を堆積し、その上にフォトレジスト34を形成
し、このフォトレジスト34をマスクとしてプラズマエ
ッチングしているところである。
は、エッチングされた後の第1金属配線16の側面から
入射し、この第1金属配線16の側面積に応じて、第1
の金属配線16、第1コンタクトホール26および左側
のMOS型トランジスタ70のゲート電極28に電荷が
蓄積される。そして、その蓄積量が限界量を超えると、
ゲート電極28の下のゲート絶縁膜76の特性が劣化な
いしはゲート絶縁膜76が破壊される。
線16が形成された半導体装置の上に第2層間絶縁膜8
0を形成し、この第2層間絶縁膜80の上にフォトレジ
スト82を形成し、このフォトレジスト82をマスクと
して、第2層間絶縁膜80をプラズマエッチングして、
複数の第2コンタクトホール84を開孔しているところ
である。
第2コンタクトホール84の穴底に露出した第1金属配
線16の表面から入射し、これら複数の第2コンタクト
ホール84の底面積に応じて、第1金属配線16、第1
コンタクトホール26および左側のMOS型トランジス
タ70のゲート電極28に電荷が蓄積される。そして、
その蓄積量が限界量を超えると、ゲート電極28の下の
ゲート絶縁膜76の特性が劣化ないしはゲート絶縁膜7
6が破壊される。
絶縁膜80に第2コンタクトホール84が開孔された半
導体装置の上にパッドとなる第2金属配線86を形成
し、この第2金属配線86が形成された半導体装置の上
にパッシベーション膜88を形成し、このパッシベーシ
ョン膜88の上にフォトレジスト90を形成し、このフ
ォトレジスト90をマスクとしてパッシベーション膜8
8をプラズマエッチングし、パッド開口部92を開孔し
ているところである。
開口部92の穴底に露出した第2金属配線86の表面か
ら入射し、このパッド開口部92の平面積に応じて、第
2金属配線86、第2コンタクトホール84、第1金属
配線16、第1コンタクトホール26および左側のMO
S型トランジスタ70のゲート電極28に電荷が蓄積さ
れる。そして、その蓄積量が限界量を超えると、ゲート
電極28の下のゲート絶縁膜76の特性が劣化ないしは
ゲート絶縁膜76が破壊される。
金属配線は荷電粒子を捕獲するアンテナとして作用し、
ゲート電極に直接、ないしは下層の配線層の配線を介し
て接続された金属配線のプラズマエッチング時の平面積
(上面積)や側面積、または、この金属配線上のコンタ
クトホールやパッド開口部の平面積の増加に応じてゲー
ト絶縁膜の劣化は著しくなる。この現象は、一般的にア
ンテナ効果と呼ばれている。
ジを緩和するためには、例えば特開平8−97416
号、特開平11−186394号、特開平11−297
836号公報等に開示されているように、アンテナルー
ルと呼ばれるレイアウト設計上の制限を設けたり、抵抗
やダイオード等の保護用素子を設けるのが一般的であ
る。例えば、不純物拡散領域に接続されていない金属配
線をゲート電極に接続する場合、従来より、ゲート電極
の面積に対する金属配線の面積の比(アンテナ比)を所
定の値以下に制限することが行われている。
は、半導体基板に接続されていない金属配線をゲート電
極に接続する場合にのみ適用される。図11に示すよう
に、金属配線16の一部が不純物拡散領域74に接続さ
れていれば、プラズマプロセス中に入射した荷電粒子が
不純物拡散領域74を通してシリコン基板64中に放出
されるため、ゲート電極28に高電圧が印加されること
はなく、ゲート絶縁膜76の特性が劣化したり、絶縁破
壊されるということもない。
I基板を用いる半導体装置では、不純物拡散領域72,
74が埋め込み酸化膜36によりシリコン支持基板38
と絶縁分離されているため、プラズマプロセス中に入射
した荷電粒子を放出する経路が遮断される。従って、ア
ンテナ効果により、図中左側のMOS型トランジスタ7
0のゲート絶縁膜76よりもむしろ右側のMOS型トラ
ンジスタ68の不純物拡散領域74の下の埋め込み酸化
膜36が先に絶縁破壊され易い。
OS型トランジスタのソースまたはドレインである場
合、埋め込み酸化膜には損傷を与えない比較的軽度なチ
ャージアップであっても、MOS型トランジスタに損傷
を与え、ソース−ドレイン間のリーク電流の増加や、し
きい値電圧の変動等の問題を引き起こす場合もある。
止するための技術は存在するが、SOI基板を用いた半
導体装置の埋め込み酸化膜36の絶縁破壊を防止する技
術は何ら提案されていなかった。
題点を解消し、プラズマプロセス中における半導体素子
の損傷のないSOI基板を用いる半導体装置、および、
プラズマプロセス中のチャージアップによる半導体素子
の破壊を防止することができる半導体装置のレイアウト
方法を提供することにある。
に、本発明は、SOI基板の活性層内に形成された不純
物拡散領域を有するMOSトランジスタと、第1の配線
層とを有する半導体装置において、前記第1の配線層
が、前記不純物拡散領域に、直接か、または、該第1の
配線層より下層の配線層の配線を介して接続された、少
なくとも1つの配線を有し、前記少なくとも1つの配線
の総面積と前記不純物拡散領域の面積との比が、前記第
1の配線層の加工、もしくは該第1の配線層を覆う絶縁
層の堆積のためのプラズマプロセスにおいて前記MOS
トランジスタの特性を劣化させない、所定の値以下であ
ることを特徴とする半導体装置を提供するものである。
形成された不純物拡散領域を有するMOSトランジスタ
と、第1の配線層とを有する半導体装置において、前記
第1の配線層が、前記不純物拡散領域に、直接か、また
は、該第1の配線層より下層の配線層の配線を介して接
続された、少なくとも1つの配線を有し、前記少なくと
も1つの配線上に設けられる接続孔の総面積と前記不純
物拡散層の面積との比が、該接続孔形成のためのプラズ
マプロセスにおいて前記MOSトランジスタの特性を劣
化させない、所定の値以下であることを特徴とする半導
体装置を提供する。
形成された不純物拡散領域を有するMOSトランジスタ
と、第1の配線層とを有する半導体装置において、前記
第1の配線層が、前記不純物拡散領域に、直接か、また
は、該第1の配線層より下層の配線層の配線を介して接
続された、少なくとも1つの配線を有し、前記活性層内
にさらに、前記不純物拡散領域に前記第1の配線層の配
線もしくは前記第1の配線層より下層の配線層の配線を
介して接続された、ダミー不純物拡散領域を有すること
を特徴とする半導体装置を提供する。
形成された不純物拡散領域を有するMOSトランジスタ
と、第1の配線層とを有し、前記第1の配線層が、前記
不純物拡散領域に、直接か、または、該第1の配線層よ
り下層の配線層の配線を介して接続された、少なくとも
1つの配線を有する半導体装置のレイアウト方法であっ
て、前記少なくとも1つの配線の総面積と前記不純物拡
散領域の面積との比を算出し、該算出した比が所定の値
を超える場合に、(1)前記不純物拡散領域に、前記第
1の配線層の配線もしくは前記第1の配線層より下層の
配線層の配線を介して接続される、ダミー不純物拡散領
域の挿入、(2)前記不純物拡散領域に、前記第1の配
線層の配線もしくは前記第1の配線層より下層の配線層
の配線を介して接続される、保護ダイオードの挿入、
(3)前記少なくとも1つの配線の分割、および、前記
第1の配線層より上層の配線層の配線による接続、
(4)前記少なくとも1つの配線、もしくは、該少なく
とも1つの配線を前記不純物拡散領域に接続する前記第
1の配線層より下層の配線層の配線の、分割、および、
バッファの挿入、のいずれかの対策を行うことを特徴と
する半導体装置のレイアウト方法を提供するものであ
る。
形成された不純物拡散領域を有するMOSトランジスタ
と、第1の配線層とを有し、前記第1の配線層が、前記
不純物拡散領域に、直接か、または、該第1の配線層よ
り下層の配線層の配線を介して接続された、少なくとも
1つの配線を有する半導体装置のレイアウト方法であっ
て、前記少なくとも1つの配線上に設けられる接続孔の
総面積と前記不純物拡散領域の面積との比を算出し、該
算出した比が所定の値を超える場合に、(1)前記不純
物拡散領域に、前記第1の配線層の配線もしくは前記第
1の配線層より下層の配線層の配線を介して接続され
る、ダミー不純物拡散領域の挿入、(2)前記不純物拡
散領域に、前記第1の配線層の配線もしくは前記第1の
配線層より下層の配線層の配線を介して接続される、保
護ダイオードの挿入、(3)前記少なくとも1つの配線
の分割、および、前記第1の配線層より上層の配線層の
配線による接続、(4)前記少なくとも1つの配線、も
しくは、該少なくとも1つの配線を前記不純物拡散領域
に接続する前記第1の配線層より下層の配線層の配線
の、分割、および、バッファの挿入、のいずれかの対策
を行うことを特徴とする半導体装置のレイアウト方法を
提供する。
散領域の挿入であるのが好ましい。
施例に基づいて、本発明の半導体装置およびそのレイア
ウト方法を詳細に説明する。
る半導体装置の一実施例のレイアウト概念図である。同
図に示す半導体装置10は、不純物拡散領域が埋め込み
酸化膜によりシリコン支持基板から絶縁分離された、す
なわち、SOI(Silicon-On-Insulator)基板の活性層
内に形成されたものである。そして、このような不純物
拡散領域を有する2つのCMOS(相補型MOS)イン
バータ12,14が所定間隔離れた位置に配置され、第
1金属配線16を介して直列に接続されている。
は、P型およびN型MOSFET(電界効果トランジス
タ)18および20を備えている。
域)22,24のソース領域は、それぞれ第1コンタク
トホール(接続孔)26を介して電源配線およびグラン
ド配線に接続されている。また、P型およびN型拡散領
域22,24のドレイン領域は、第1コンタクトホール
26を介して共に第1金属配線16に接続されている。
また、P型およびN型拡散領域22,24の上を通過
し、その左側のソース領域と右側のドレイン領域とを分
けるようにゲート電極28が形成されている。
属配線16の総面積と第1金属配線16が接続されたP
型およびN型拡散領域22,24(ドレイン領域)の面
積との比は、第1金属配線16の加工(パターニン
グ)、もしくは第1金属配線16を覆う第1層間絶縁膜
(絶縁層)(図3参照)48の堆積のためのプラズマプ
ロセスにおいて、P型およびN型MOSFET18およ
び20の特性を劣化させない、所定の値以下に制限され
ている。
プラズマプロセス中に、プラズマ雰囲気に晒される第1
金属配線16の合計面積である。第1金属配線16の加
工工程では第1金属配線16の側面積、第1層間絶縁膜
の堆積工程では第1金属配線16の平面積と側面積の合
計である。複数の第1金属層配線が同一の不純物拡散層
にコンタクトホールを介して接続されている場合には、
その複数の第1金属配線の面積の合計が、第1金属配線
の総面積になる。また、P型およびN型拡散領域22,
24の面積とは、SOI基板の活性層内に形成され、第
1金属配線16にコンタクトホール26を介して接続さ
れた不純物拡散領域22,24の合計平面積である。
(側面積)とインバータ12,14のP型およびN型拡
散領域22,24の面積との比(アンテナ比)を10
0:1に制限する。これにより、例えばインバータ1
2,14のドレイン領域22,24の合計面積が4μm
2 である場合、第1金属配線16の総面積は400μm
2が上限となる。第1金属配線の厚さが0.4μmであ
るとすると、その配線長は400÷(0.4×2)=5
00μm以下に制限される。
その金属配線16に接続される不純物拡散領域の面積と
の比を所定の値以下に制限することにより、第1金属配
線16および不純物拡散領域22,24に蓄積される電
荷量を低く抑えることができるため、第1金属配線16
の加工工程や、第1層間絶縁膜の堆積工程でのプラズマ
プロセスにおいて、P型およびN型MOSFET18お
よび20の特性の劣化を防止することができる。
を適用する半導体装置の別の実施例のレイアウト概念図
である。同図に示す半導体装置30は、図1に示す半導
体装置10において、さらに、2つのMOSインバータ
12,14の間を接続する第1金属配線16に第1コン
タクトホール26を介してダミーの不純物拡散領域32
を不純物拡散領域22,24と並列に接続したものであ
る。これにより、ダミー不純物拡散領域32は容量素子
として用いられる。
は、従来の半導体装置のゲート絶縁膜に対するプラズマ
ダメージ対策として、金属配線とゲート電極との間にダ
イオードおよび抵抗を構成するN型拡散層を介在させる
ことが提案されている。この従来技術のN型拡散層とは
異なり、本願発明のダミー不純物拡散領域32は、埋め
込み酸化膜によりシリコン支持基板から絶縁分離されて
いるため、ダイオードとしては機能しない。また、この
従来技術では、金属配線を切断し、N型拡散層を抵抗と
して直列に接続する。これに対して本発明では、金属配
線を切断することなく、ダミー不純物拡散領域32を不
純物拡散領域22,24と並列に接続する。
の制限を満足するように、第1金属配線16の総面積と
不純物拡散領域22,24の面積との第1の比か、もし
くは、第1金属配線16上に設けられるコンタクトホー
ルの総面積と不純物拡散領域22,24の面積との第2
の比が、これら第1および第2の比に対してそれぞれ定
められた所定の値を超える場合に接続される。
可能性が高い箇所には、実際に超えているかいないかの
検証を行うことなく、ダミー不純物拡散領域32を接続
し、もしくはその他の方法による対策を行い、実際に所
定の値を超えた場合であってもプラズマダメージによる
劣化が起きないようにすることも可能である。例えば、
半導体装置内の回路ブロックの出力端子と、同一半導体
装置内の他の回路ブロックの入力端子とを接続する配線
は、数mm以上の長さを有する場合が多い。このため、
回路ブロックの出力端子を構成するMOSトランジスタ
の不純物拡散領域と、出力端子に接続される配線の面積
との比は、所定の値を超える可能性が高い。
ト34をマスクとする第1金属配線16の加工工程で、
その側面から入射した荷電粒子は、不純物拡散領域25
(22,24)/埋め込み酸化膜36/シリコン支持基
板38により構成されるキャパシタに蓄積され、埋め込
み酸化膜36の両端に電圧が印加される。プラズマプロ
セスで入射する電荷が一定量であるとすると、キャパシ
タの容量が大きいほど埋め込み酸化膜36に印加される
電圧は低下し、その絶縁破壊を防止できる。
物拡散領域25(すなわち、CMOSインバータ12の
P型およびN型ドレイン拡散領域22,24)と並列に
ダミー不純物拡散領域32を付加することにより、合計
のキャパシタが増加して、埋め込み酸化膜36に印加さ
れる電圧が低下する。すなわち、アンテナ比を本来の不
純物拡散領域25とダミー不純物拡散領域32の合計で
計算すればよく、アンテナ比を低減することが可能にな
る。
の個数は1つに限定されず、必要に応じて、1本の第1
金属配線16に複数個のダミー不純物拡散領域32を並
列に接続してもよい。
場合には、別の第1コンタクト孔26を介して別の第1
金属配線16を不純物拡散領域22,24に接続し、そ
の配線にダミー不純物拡散領域32を接続するようにし
てもよい。
持基板38に形成されるダイオードを接続してもよい。
図4には、支持基板38と、その表面に形成された反対
導電型の拡散領域との間に形成されたダイオード(P/
N接合)を、第1金属配線16に接続した半導体装置4
0の断面図を示す。図では、P型の支持基板を利用する
場合を例に、N型不純物拡散領域39を支持基板の表面
に形成した例を示した。
のためには、例えば、MOSトランジスタ68,70の
ゲート電極28およびその側壁のサイドウォール29を
形成した後に、N型不純物拡散領域39を形成すべき位
置のフィールド酸化膜66および埋め込み酸化膜36を
エッチングして開口を形成する。そして、NチャネルM
OSトランジスタのソース、ドレイン領域を構成するN
型拡散領域24の形成と同時に、この開口の底面の支持
基板38の表面にN型不純物拡散領域39の形成を行
う。その後、MOSトランジスタ68,70を覆うとと
もに、埋め込み酸化膜36に形成した開口を埋め込む層
間絶縁膜48を堆積する。そしてこの層間絶縁膜48
に、MOSトランジスタ68,70のソース、ドレイン
領域やゲート電極に接続するための第1コンタクト孔2
6を形成すると同時に、N型不純物拡散層39に接続す
るための第1コンタクト孔26を形成し、第1金属配線
16に接続する。
純物拡散領域39との間に形成されたP/N接合が、不
純物拡散領域22,24とシリコン支持基板38との間
のキャパシタに並列に接続される。そして、プラズマプ
ロセスで入射し、蓄積された電荷によって不純物拡散領
域22,24とシリコン支持基板38との間のキャパシ
タに印加される電圧が高くなると、P/N接合に電流が
流れ、電荷が逃がされる。この結果、埋め込み酸化膜3
6に印加される電圧は低下し、その絶縁破壊を防止でき
る。
32やダイオードを接続する代わりに、図5の半導体装
置50のように、第1金属配線16を途中で分割し、バ
ッファ42を挿入してもよい。バッファ42は、2つの
MOSインバータ44,46を直列に接続したものであ
り、論理は変化しない。このバッファ42を挿入するこ
とにより、第1金属配線16が2つに分割され、アンテ
ナ比を低減することができる。
に限定されず、必要に応じて、1本の第1金属配線16
に複数個のバッファ42を直列に接続し、第1の金属配
線16を複数に分割してもよい。
不純物拡散領域32を接続すると、信号の伝搬経路に余
分な容量が付加されるため、インバータ12からインバ
ータ14への信号の伝搬遅延が増大する。これに対し、
バッファ42を挿入する場合、この遅延の問題が生じな
いという利点がある。しかし、バッファ42を挿入する
場合、第1金属配線16にダミー不純物拡散領域32を
接続するよりも大きなレイアウト面積を必要とする。
挿入して第1金属配線16を分割する代わりに、アンテ
ナ比を満足するように第1金属配線16を分割し、分割
後の配線を第1金属配線16よりも上層の配線を介して
接続してもよい。この場合、第1金属配線16の加工工
程時に上層の配線は存在せず、第1金属配線16は電気
的に分断されているため、バッファ42を挿入した場合
と同様の効果を得ることができる。
を適用する半導体装置の別の実施例のレイアウト概念図
である。同図に示す半導体装置60は、図1,2および
5の場合と同じく、不純物拡散領域が埋め込み酸化膜に
よりシリコン支持基板から絶縁分離されたSOI基板
(図3参照)を用いて形成されたものであり、CMOS
インバータ52が、第1金属配線16および第2コンタ
クトホール54を介してパッド56に接続されている。
60の外部に引き出すための電極であり、第1金属配線
16が形成される第1金属配線層の上層に積層された第
2金属配線層で形成されている。また、第2コンタクト
ホール54は、パッド56の外周部に沿って形成されて
いる。半導体装置60上の全面にはパッシベーション膜
があり、パッド56上部のパッシベーション膜が開孔さ
れ、パッド開口部58が形成されている。なお、インバ
ータ52の構成は、図1に示すインバータ12,14と
同じである。
属配線16上に設けられる第2コンタクトホール54の
総面積(あるいは、第2コンタクトホール54の寸法が
一定である場合には、その個数)とインバータ52のP
型およびN型ドレイン拡散領域(不純物拡散領域)2
2,24の面積との比は、第2コンタクトホール54の
形成のためのプラズマプロセスにおいて、P型およびN
型MOSFET18および20の特性を劣化させない、
所定の値以下に制限されている。
ラズマプロセスとしては、第2コンタクトホール54の
開口のためのドライエッチングプロセスや、開口された
コンタクトホール54内に配線を形成する金属を堆積す
るためのスパッタプロセスがある。いずれの場合にも、
アンテナルールの対象となる第2コンタクトホール54
の総面積とは、プラズマプロセス中に、プラズマ雰囲気
に晒される、第1金属配線16上に設けられた第2コン
タクトホール54の穴底の合計面積である。
タ52のP型およびN型ドレイン拡散領域22,24の
面積との比も、パッド開口部58を形成するためのプラ
ズマプロセスにおいて、P型およびN型MOSFET1
8および20の特性を劣化させない、所定の値以下に制
限されている。
型およびN型ドレイン拡散領域22,24の面積と第2
コンタクトホール56の個数との比を1μm2 当たり5
個に制限し、P型およびN型ドレイン拡散領域22,2
4の面積とパッド開口部58の面積との比を1:100
に制限する。これにより、例えば不純物拡散領域の面積
が20μm2 の場合、第2コンタクトホールの個数は1
00個が上限となり、パッド開口部58の面積は200
0μm2 が上限となる。
れる第2コンタクトホール54の総面積や、パッド開口
部58の面積とインバータ52のP型およびN型ドレイ
ン拡散領域22,24の面積との比を所定の値以下に制
限することにより、第2コンタクトホールやパッド開口
部58の形成工程でのプラズマプロセスにおいて、P型
およびN型MOSFET18および20の特性の劣化を
防止することができる。
を適用する半導体装置の別の実施例のレイアウト概念図
である。同図に示す半導体装置70は、図6に示す半導
体装置60において、さらに、パッド56の下層の同形
の第1金属配線16の下に、第1コンタクトホール26
を介してダミーの不純物拡散領域62を不純物拡散領域
22,24と並列に接続したものである。これにより、
ダミー不純物拡散領域62は容量素子として用いられ
る。
の制限を満足するように、第1金属配線16の総面積と
不純物拡散領域22,24の面積との第1の比か、もし
くは、第1金属配線16上に設けられる第2コンタクト
ホール54の総面積と不純物拡散領域22,24の面積
との第2の比が、これら第1および第2の比に対してそ
れぞれ定められた所定の値を超える場合に接続される。
なお、ダミー不純物拡散領域62の代わりに、図4に示
されるようなダイオード(P/N接合)を接続してもよ
い。
対して、P型およびN型拡散領域22,24と並列にダ
ミー不純物拡散領域62を付加することにより、合計の
キャパシタが増加されるので、アンテナ比を低減するこ
とが可能になる。
て説明したが、本発明はこれに限定されず、第1金属配
線16よりも上層の金属配線の場合にも同様に適用可能
である。下層に金属配線がある場合、プラズマ雰囲気に
晒される上層の金属配線は、下層の金属配線や下層のコ
ンタクトホールを介して電気的にMOSトランジスタの
不純物拡散領域に接続される。また、同一の配線層の複
数の金属配線が、下層の金属配線やコンタクトホールを
通じて、同一の不純物拡散領域に接続される場合もあ
る。その場合には、アンテナ比は、同一の配線層の複数
の金属配線の総面積で評価する。配線の材料も限定され
ず、アルミ、タングステン等の各種の金属の他、シリサ
イド、ポリサイド等の従来公知の配線材料が全て利用可
能である。
の仕様、例えば埋め込み酸化膜の膜厚や、プラズマプロ
セスで使用されている製造装置の種類、製造条件等に強
く依存するため、実施例の値に限定されず、埋め込み酸
化膜やMOSETに損傷を与えない範囲で、適宜最適な
値に設定すればよい。
には、特開平11−186394号や特開平11−29
7836号に示されたように、回路ブロック(セル)の
配置およびその間の配線を行った段階で、自動レイアウ
ト装置の機能を利用して、アンテナ比の算出および、算
出された比が所定の値を超える部分の抽出を自動的に行
う。そして、抽出された部分に対して、適切な対策を、
やはり自動レイアウト装置の機能を利用して、自動で、
もしくは作業者が適切な対策を選択することによって、
行う。
の「総面積」は、前述のように、第1金属配線16の加
工工程では第1金属配線の側面積であり、第1金属配線
16上への第1層間絶縁膜堆積工程では、第1金属配線
の平面積と側面積との合計である。従って、第1金属配
線の側面積と、平面積と側面積の合計とのそれぞれにつ
いてアンテナ比を算出し、そのそれぞれに対して定めた
所定の値との比較を行うことが好ましい。しかし、金属
配線の加工工程と層間絶縁膜の堆積工程とのいずれか一
方によるプラズマダメージの方が他方によるダメージに
比較して大きい場合には、ダメージの大きい方に対応す
る総面積のみを求めてアンテナ比を算出し、所定の値と
の比較を行うようにしてもよい。もしくは、金属配線の
平面積と側面積とのそれぞれについてアンテナ比を算出
し、加工工程と層間絶縁膜堆積工程との両方におけるプ
ラズマダメージを考慮してそれぞれに対して定めた所定
の値との比較を行うようにしてもよい。
製造プロセスによって決まっているため、配線の周辺長
を求めることによって側面積を求めることができる。さ
らに、配線の長さのみを求めることによっても、側面積
を近似的に求めることができる。平面積についても、現
実に使用される配線の幅が実質的に一定とみなせる場合
には、配線の長さを求めることによって近似的に求める
ことができる。従って、配線の総面積と不純物拡散領域
の面積との比の算出、および算出した比の所定の値との
比較は、近似的には、配線の長さと不純物拡散領域との
面積比を求め、その比について定めた所定の値と比較す
ることによって行うこともできる。
対して行うことも可能であるし、所定の値を超える可能
性が高いと予想される部分のみについて行うことも可能
である。例えば、前述した回路ブロックの出力端子の場
合、出力端子を構成する最終段のMOSトランジスタに
は、ほぼ同一の寸法のものが使用されることが多い。従
って、不純物拡散領域の面積はほぼ一定であると考えら
れる。このような場合には、出力端子に接続される各配
線層の配線の長さのみを調べることによって、アンテナ
比を近似的に算出することも可能である。
の総面積、もしくは接続孔の総面積と不純物拡散領域の
面積との比の算出は、必ずしも厳密に行う必要はない。
結果としてプラズマダメージによる劣化を防止できれ
ば、さまざまな実用的な近似方法によって効率的に算出
を行い、その算出方法に合わせた余裕を持って設定した
所定の値との比較を行えばよい。
方法は、基本的に以上のようなものである。以上、本発
明の半導体装置およびそのレイアウト方法について詳細
に説明したが、本発明は上記実施例に限定されず、本発
明の主旨を逸脱しない範囲において、種々の改良や変更
をしてもよいのはもちろんである。
板と反対導電型の不純物拡散領域を形成し、第1金属配
線16に接続して、プラズマダメージによる素子劣化防
止のためのダイオードとして使用した例を示した。同様
の製造工程で、支持基板と同一導電型の不純物拡散領域
を支持基板表面に形成することも可能である。このよう
な同一導電型の不純物拡散領域を、第1コンタクト孔2
6、第1金属配線16およびさらに上層の金属配線を介
してパッドに接続し、さらに、そのパッドを介して、半
導体装置を格納するパッケージの端子に接続することも
可能である。そして、接続された端子をグランド端子と
することにより、もしくは、特定の電位を印加する端子
とすることにより、支持基板の電位を固定することが可
能になる。
おいては、フリップチップBGA(Ball Grid Array )
等の、支持基板の裏面がパッケージ端子に接続されない
種類のパッケージに格納した場合、支持基板の電位を固
定することができなかった。このため、支持基板電位の
変動によって半導体装置の動作の不安定性が発生すると
いう問題があった。
不純物拡散領域を形成し、パッドを介してパッケージの
端子に接続することにより、従来のパッケージ技術をそ
のまま利用しながら、このような問題を解決することが
できる。
ば、SOI基板上に形成された不純物拡散領域に接続さ
れる配線層の総面積、コンタクトホールの総面積やパッ
ド開口部の面積を所定の値以下に制限することにより、
プラズマプロセス中のチャージアップによる半導体素子
の破壊を防止することができ、信頼性の高い半導体装置
を実現すると共に、半導体装置の製造歩留りを向上させ
ることができる。また、ダミー不純物拡散領域を付加し
たり、バッファを挿入することにより、また、下層の配
線を分割し、かつ分割後の配線を上層の配線を介して接
続することにより、アンテナ比を低減することが可能に
なり、回路設計上の制約を大幅に緩和することができ
る。
置の一実施例のレイアウト概念図である。
置の別の実施例のレイアウト概念図である。
ある。
ある。
置の別の実施例のレイアウト概念図である。
置の別の実施例のレイアウト概念図である。
置の別の実施例のレイアウト概念図である。
原理を表す一例の断面図である。
原理を表す別の例の断面図である。
る原理を表す別の例の断面図である。
ない場合の原理を表す一例の断面図である。
埋め込み酸化膜でプラズマダメージが発生する原理を表
す一例の断面図である。
Claims (6)
- 【請求項1】SOI基板の活性層内に形成された不純物
拡散領域を有するMOSトランジスタと、第1の配線層
とを有する半導体装置において、 前記第1の配線層が、前記不純物拡散領域に、直接か、
または、該第1の配線層より下層の配線層の配線を介し
て接続された、少なくとも1つの配線を有し、 前記少なくとも1つの配線の総面積と前記不純物拡散領
域の面積との比が、前記第1の配線層の加工、もしくは
該第1の配線層を覆う絶縁層の堆積のためのプラズマプ
ロセスにおいて前記MOSトランジスタの特性を劣化さ
せない、所定の値以下であることを特徴とする半導体装
置。 - 【請求項2】SOI基板の活性層内に形成された不純物
拡散領域を有するMOSトランジスタと、第1の配線層
とを有する半導体装置において、 前記第1の配線層が、前記不純物拡散領域に、直接か、
または、該第1の配線層より下層の配線層の配線を介し
て接続された、少なくとも1つの配線を有し、 前記少なくとも1つの配線上に設けられる接続孔の総面
積と前記不純物拡散領域の面積との比が、該接続孔形成
のためのプラズマプロセスにおいて前記MOSトランジ
スタの特性を劣化させない、所定の値以下であることを
特徴とする半導体装置。 - 【請求項3】SOI基板の活性層内に形成された不純物
拡散領域を有するMOSトランジスタと、第1の配線層
とを有する半導体装置において、 前記第1の配線層が、前記不純物拡散領域に、直接か、
または、該第1の配線層より下層の配線層の配線を介し
て接続された、少なくとも1つの配線を有し、 前記活性層内にさらに、前記不純物拡散領域に前記第1
の配線層の配線もしくは前記第1の配線層より下層の配
線層の配線を介して接続された、ダミー不純物拡散領域
を有することを特徴とする半導体装置。 - 【請求項4】SOI基板の活性層内に形成された不純物
拡散領域を有するMOSトランジスタと、第1の配線層
とを有し、 前記第1の配線層が、前記不純物拡散領域に、直接か、
または、該第1の配線層より下層の配線層の配線を介し
て接続された、少なくとも1つの配線を有する半導体装
置のレイアウト方法であって、 前記少なくとも1つの配線の総面積と前記不純物拡散領
域の面積との比を算出し、該算出した比が所定の値を超
える場合に、(1)前記不純物拡散領域に、前記第1の
配線層の配線もしくは前記第1の配線層より下層の配線
層の配線を介して接続される、ダミー不純物拡散領域の
挿入、(2)前記不純物拡散領域に、前記第1の配線層
の配線もしくは前記第1の配線層より下層の配線層の配
線を介して接続される、保護ダイオードの挿入、(3)
前記少なくとも1つの配線の分割、および、前記第1の
配線層より上層の配線層の配線による接続、(4)前記
少なくとも1つの配線、もしくは、該少なくとも1つの
配線を前記不純物拡散領域に接続する前記第1の配線層
より下層の配線層の配線の、分割、および、バッファの
挿入、のいずれかの対策を行うことを特徴とする半導体
装置のレイアウト方法。 - 【請求項5】SOI基板の活性層内に形成された不純物
拡散領域を有するMOSトランジスタと、第1の配線層
とを有し、 前記第1の配線層が、前記不純物拡散領域に、直接か、
または、該第1の配線層より下層の配線層の配線を介し
て接続された、少なくとも1つの配線を有する半導体装
置のレイアウト方法であって、 前記少なくとも1つの配線上に設けられる接続孔の総面
積と前記不純物拡散領域の面積との比を算出し、該算出
した比が所定の値を超える場合に、(1)前記不純物拡
散領域に、前記第1の配線層の配線もしくは前記第1の
配線層より下層の配線層の配線を介して接続される、ダ
ミー不純物拡散領域の挿入、(2)前記不純物拡散領域
に、前記第1の配線層の配線もしくは前記第1の配線層
より下層の配線層の配線を介して接続される、保護ダイ
オードの挿入、(3)前記少なくとも1つの配線の分
割、および、前記第1の配線層より上層の配線層の配線
による接続、(4)前記少なくとも1つの配線、もしく
は、該少なくとも1つの配線を前記不純物拡散領域に接
続する前記第1の配線層より下層の配線層の配線の、分
割、および、バッファの挿入、のいずれかの対策を行う
ことを特徴とする半導体装置のレイアウト方法。 - 【請求項6】前記対策が、前記ダミー不純物拡散領域の
挿入であることを特徴とする請求項4または5に記載の
半導体装置のレイアウト方法。
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