JP3527034B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は電界効果トランジ
スタ、特に論理回路を構成する電界効果トランジスタの
構成に関する。
【０００２】
【従来の技術】電界効果トランジスタは、ＩＣ（集積回
路）を構成するに際して極めて重要な半導体装置であ
る。特に、論理回路を構成するＩＣでは不可欠のもので
ある。
【０００３】また最近は、ガラス等の絶縁基板上に、シ
リコン薄膜を用いた絶縁ゲイト型電界効果トランジスタ
を直接設ける技術が注目を集めている。
【０００４】この技術は、例えばアクティブマトリクス
型の液晶表示装置において、画素のスイッチングのみで
なく、画素を駆動するための周辺回路を構成する電界効
果トランジスタもガラス基板上に直接設けることを可能
とする。これにより、ＩＣチップを外付けする場合に比
較して製造コストを大幅に低減することができる。
【０００５】このような駆動回路は、数ＭＨｚ〜数十Ｍ
Ｈｚ以上の高い周波数を基準とした動作が要求されるた
め、結晶性の高い多結晶シリコン薄膜や単結晶シリコン
薄膜で半導体層が構成された、高速動作が可能な電界効
果トランジスタが用いられる。
【０００６】
【従来技術の問題点】一方、ノートブック型のパーソナ
ルコンピュータのような携帯型の情報入出力機器の普及
に伴い、より長時間使用するために、これらの機器を構
成する集積回路や表示装置における消費電力の低減が求
められている。
【０００７】同時に、扱う情報量の高密度化に伴い、集
積回路の集積度の向上も求められている。
【０００８】集積回路における電力消費の要因は数多く
あるが、集積回路を構成する電界効果トランジスタ自体
の電力消費も無視できない。
【０００９】特に数ＭＨｚ以上の高周波信号を用いて電
界効果トランジスタを駆動する場合、種々の寄生容量に
よる電力の消費が大きな問題となってくる。
【００１０】図８に一般的な薄膜型電界効果トランジス
タの断面構造を示す。図８において、ガラス等の絶縁表
面を有する基板８２０上には、酸化珪素膜でなる下地膜
８２１が設けられている。
【００１１】その上に多結晶シリコンでなる島状半導体
領域８０１が設けられている。その上にゲイト絶縁膜８
２２を介してゲイト電極８０５が設けられている。島状
半導体領域８０１のうち、ゲイト電極８０５下の領域は
チャネル形成領域となる。
【００１２】また、島状半導体領域８０１のうち、ゲイ
ト電極の左側にソース領域８０２、右側にドレイン領域
８０３が設けられており、それぞれリン等のＮ型不純物
が添加され、Ｎチャネル型薄膜トランジスタを構成して
いる。ソース領域８０２とドレイン領域８０３との間に
チャネル形成領域が配置されている。
【００１３】ソース領域８０２には、ソース電極８０６
が、層間絶縁膜８２３に設けられたコンタクトホール８
０７を介して電気的に接続されている。さらに、ドレイ
ン領域８０３には、ドレイン電極８０８が層間絶縁膜８
２３に設けられたコンタクトホール８０９を介して電気
的に接続されている。
【００１４】図８に示す電界効果トランジスタは、プレ
ナー型と呼ばれる、ゲイト電極とソース電極、ドレイン
電極が、共にチャネルを形成する半導体に対して上側に
設けられる構造を有している。他方、ゲイト電極とソー
ス電極、ドレイン電極が、共にチャネルを形成する半導
体の下側に設けられる構成は、逆プレナー型とよばれ
る。
【００１５】このプレナー型や逆プレナー型といった、
ゲイト電極とソースおよびドレイン電極が比較的近接し
て設けられている構造の電界効果トランジスタでは、ゲ
イト電極とソースやドレイン電極との間に配線間寄生容
量ＣW が発生する。
【００１６】もちろん、スタガー型、逆スタガー型とい
われる、ゲイト電極とソース・ドレイン電極とでチャネ
ルを形成する半導体を挟む構造の電界効果トランジスタ
においても、配線間寄生容量は生じている。プレナー
型、逆プレナー型はスタガー型、逆スタガー型に比べ
て、その構造上配線間の寄生容量が生じやすい。
【００１７】ここで、配線間寄生容量をＣW 〔Ｆ〕、ゲ
イト入力容量（ゲイト絶縁膜を誘電体として生じる容
量）をＣｇ〔Ｆ〕、周波数をｆ〔Ｈｚ〕、電源電圧をＶ
〔Ｖ〕とすると、消費電力Ｗは、Ｗ＝（Ｃｇ＋ＣW ）Ｖ
2 ｆで示される値となる。
【００１８】したがって、電界効果トランジスタにおい
て、ゲイト電極と、ソース電極またはドレイン電極との
間に印加される入力信号の電圧Ｖあるいは周波数ｆが増
大するほど、消費電力Ｗも増大する。
【００１９】ここで、ゲイト入力容量Ｃｇは、電界効果
トランジスタにおいてはその構造自体に付きまとう問題
であり、低減することは困難である。
【００２０】そこで、電界効果トランジスタを駆動する
に際してその消費電力を低減するためには、ゲイト電極
とソースまたはドレイン電極との間に生じる配線間寄生
容量ＣW を低減することが効果的であると考えられる。
【００２１】容量の大きさは、対向する一対の電極間の
距離に反比例するから、配線間寄生容量Ｃw を小さくす
るためには、ゲイト電極とソース電極やドレイン電極と
の間の距離を大きくすればよい。厳密に言えば、ゲイト
電極の側端部あるいは側端面と、ソース電極やドレン電
極のゲイト側の側端部あるいは側端面との間の距離を拡
大すればよい。
【００２２】ところが、電界効果トランジスタを集積化
して配置する際は、各電界効果トランジスタを構成する
半導体領域の大きさや配置の状態は、集積度を極力高め
るように成される。
【００２３】そのため、ソース電極やドレイン電極が、
半導体でなるソース領域やドレイン領域と重なる領域
は、電気的接続を得るために最低限必要な大きさである
場合が多い。
【００２４】すると、ソース領域やドレイン領域を構成
する半導体層の大きさを変えずに、単に、ソース電極お
よびドレイン電極を設ける位置をゲイト電極の外側へ移
動するだけでは、ソースやドレインを構成する半導体層
との電気的接続が不十分あるいは不良となる可能性があ
る。
【００２５】したがって、ゲイト電極とソース電極やド
レイン電極との間の距離を大きくするためには、半導体
層で構成されるソース領域およびドレイン領域を外側へ
延長する必要がある。
【００２６】しかしこのようにすると、当然のことなが
ら素子一つ当たりの大きさが大きくなる。結果として集
積度が低下してしまうことは明らかである。
【００２７】
【発明が解決しようとする課題】本願発明はこのよう
な、配線間の容量による電力消費を低減し、かつ高い集
積度で集積化可能な半導体装置を提供することを目的と
する。
【００２８】
【課題を解決するための手段】上記課題を解決するため
に、本明細書で開示する主要な発明の一つは、ソース領
域、ドレイン領域およびこれらの間に配置されたチャネ
ル形成領域を有する半導体層と、前記チャネル形成領域
上にゲイト絶縁膜を介して配置されたゲイト電極と、前
記ソース領域に接続されたソース電極と、前記ドレイン
領域に接続されたドレイン電極とでなる電界効果トラン
ジスタにおいて、前記ゲイト電極と、前記ソース電極ま
たはドレイン電極の一方の間の距離は、前記ゲイト電極
と、前記ソース電極またはドレイン電極の他方との間の
距離より大きいことを特徴とする半導体装置である。
【００２９】また、他の構成は、ソース領域、ドレイン
領域およびこれらの間に配置されたチャネル形成領域を
有する半導体層と、前記チャネル形成領域上にゲイト絶
縁膜を介して配置されたゲイト電極と、前記ソース領域
に接続されたソース電極と、前記ドレイン領域に接続さ
れたドレイン電極とでなる電界効果トランジスタにおい
て、前記ゲイト電極と、前記ソース電極またはドレイン
電極の一方との間に印加される電気信号の周波数は、前
記ゲイト電極と、前記ソース電極またはドレイン電極の
他方との間に印加される電気信号の周波数より高く、前
記ゲイト電極と、前記ソース電極またはドレイン電極の
一方との間の距離は、前記ゲイト電極と、前記ソース電
極またはドレイン電極の他方との間の距離より大きいこ
とを特徴とする半導体装置である。
【００３０】すなわち本発明は、電界効果トランジスタ
を構成するゲイト電極とソース電極、およびゲイト電極
とドレイン電極のうち、電極間に印加される電気信号の
周波数が高い側の電極間距離を、周波数が低い側よりも
長くするものである。
【００３１】このようにすることで、高い周波数の信号
が印加される電界効果トランジスタにおいて、消費電力
を低減しつつ、電界効果トランジスタを構成する半導体
層の大きさ増大を抑えることができる。
【００３２】特に、数ＭＨｚ以上の高周波で駆動される
集積回路を構成する電界効果トランジスタに対し、本発
明の構造を採用することで、高い集積度を有し、かつ消
費電力の小さい集積回路を提供することができる。
【００３３】さらに、本発明の電界効果トランジスタを
作製するには、従来の作製工程において、マクスパター
ンのみを変更するだけでよい。したがって、従来の製造
装置、ラインをそのまま使用することができ、本発明構
造を採用することに伴う設備投資額や製造コストの増加
も極めて少なくできる。
【００３４】本明細書で開示する他の主要な発明の一つ
は、基板上に第１および第２の電界効果トランジスタが
配置され、前記第１および第２の電界効果トランジスタ
は、それぞれ、ソース領域、ドレイン領域およびこれら
の間に配置されたチャネル形成領域を有する半導体層
と、前記チャネル形成領域上にゲイト絶縁膜を介して配
置されたゲイト電極と、前記ソース領域に接続されたソ
ース電極と、前記ドレイン領域に接続されたドレイン電
極とで構成され、前記第１および第２の電界効果トラン
ジスタの少なくとも一方は、前記ゲイト電極と、前記ソ
ース電極またはドレイン電極の一方との間の距離が、前
記ゲイト電極と、前記ソース電極またはドレイン電極の
他方との間の距離より大きいことを特徴とする半導体装
置である。
【００３５】上記構成において、前記ゲイト電極と、前
記ソースまたはドレイン電極の一方との電極間と、前記
ゲイト電極と、前記ソースまたはドレイン電極の他方と
の電極間とにおいて、電極間の距離が大きい側のほう
が、電極間の距離が小さい側より高い周波数が印加され
るものであることが好ましい。
【００３６】また、他の構成の一つは、基板上に第１お
よび第２の電界効果トランジスタが配置され、前記第１
および第２の電界効果トランジスタは、それぞれ、ソー
ス領域、ドレイン領域およびこれらの間に配置されたチ
ャネル形成領域を有する半導体層と、前記チャネル形成
領域上にゲイト絶縁膜を介して配置されたゲイト電極
と、前記ソース領域に接続されたソース電極と、前記ド
レイン領域に接続されたドレイン電極とで構成され、前
記第２の電界効果トランジスタのチャネル幅は、前記第
１の電界効果トランジスタのチャネル幅より大きく、前
記第２の電界効果トランジスタは、前記ゲイト電極と、
前記ソース電極またはドレイン電極の一方との間の距離
が、前記ゲイト電極と、前記ソース電極またはドレイン
電極の他方との間の距離より大きいことを特徴とする半
導体装置である。
【００３７】この構成において、前記第１の電界効果ト
ランジスタはＮチャネル型であり、前記第２の電界効果
トランジスタはＰチャネル型であることがより好まし
い。
【００３８】このように、基板上にチャネル幅の異なる
複数の電界効果トランジスタを設け、チャネル幅の大き
い電界効果トランジスタの、ゲイト−ソース間およびゲ
イト−ドレイン間のうち、周波数の高い側の電極間距離
を大きくしてもよい。
【００３９】すなわち、チャネル幅の大きい電界効果ト
ランジスタの方が、対向する電極同士の面積が大きくな
るため、ゲイト電極とソース電極またはドレイン電極と
の間の容量も大きくなる。この問題を解決するために
も、チャネル幅の大きい電界効果トランジスタのほうに
本願発明構成を採用することで、効果的に消費電力を低
減できる。
【００４０】もちろん、複数の電界効果トランジスタを
配置する面積を大きく得ることができるのであれば、全
ての電界効果トランジスタに本願構成を採用することが
好ましいことは言うまでもない。
【００４１】また、上記した複数の電界効果トランジス
タで構成された半導体装置において、前記第１および第
２の電界効果トランジスタは、ゲイト電極が共通に設け
られて、入力端子を構成し、前記第１および第２の電界
効果トランジスタのソース電極およびドレイン電極の一
方が共通に設けられて、出力端子を構成し、前記第１の
電界効果トランジスタのソース電極またはドイレン電極
の一方は、電源線または接地線に接続され、前記第２の
電界効果トランジスタのソース電極またはドレイン電極
の他方は、接地線または電源線に接続されることによ
り、インバータ回路を構成することはさらに好ましい。
【００４２】本発明構成の半導体装置は、特にインバー
タ回路に適用すると効果的に消費電力の低減が可能であ
る。詳細は実施例に示す。
【００４３】また、上記インバータ回路を複数配置し
て、バッファ回路、フリップフロップ回路、デコーダ回
路等を構成することで、消費電力の効果的な低減が可能
である。
【００４４】また、本明細書で開示する他の主要な発明
の一つは、基板上に集積化して配置された複数の電界効
果トランジスタが所定の回路を構成して設けられ、前記
電界効果トランジスタは、ソース領域、ドレイン領域お
よびこれらの間に配置されたチャネル形成領域を有する
半導体層と、前記チャネル形成領域上にゲイト絶縁膜を
介して配置されたゲイト電極と、前記ソース領域に接続
されたソース電極と、前記ドレイン領域に接続されたド
レイン電極とでなり、前記回路の一部を構成する前記電
界効果トランジスタの、前記ゲイト電極と、前記ソース
電極またはドレイン電極の一方の間の距離は、前記ゲイ
ト電極と、前記ソース電極またはドレイン電極の他方と
の間の距離より大きいことを特徴とする半導体装置であ
る。
【００４５】すなわち、回路を構成する電界効果トラン
ジスタのうち、電極間に印加される周波数が高く、消費
電力の増加が見込まれる部分のみ、周波数の高い側の電
極間距離を大きくする。これにより、回路全体の大きさ
の増加を最小限に保ちつつ、消費電力を効果的に低減す
ることができる。
【００４６】また、上記した各半導体装置において、電
界効果トランジスタとして薄膜トランジスタとすること
は好ましい。
【００４７】また、上記した薄膜トランジスタは、絶縁
表面を有する基板上に設けられていることは好ましい。
【００４８】ガラス等の絶縁表面を有する基板上に設け
られた薄膜トランジスタの場合、シリコンウエハー等の
半導体基板上に形成された薄膜トランジスタに比較し
て、電気配線間の容量の消費電力に対する影響は大き
い。これは、半導体基板上に薄膜トランジスタを形成し
た場合、配線間の容量より、配線と半導体基板との容量
の方が相対的に大きく、配線間の容量の消費電力に対す
る影響が相対的に小さいためである。
【００４９】したがって、本発明構成は、絶縁表面を有
する基板上に設けられた薄膜トランジスタ、及び該薄膜
トランジスタで構成された回路に対して、特に消費電力
の低減効果を大きくできる。
【００５０】さらに、絶縁表面を有する基板として、ガ
ラス基板を用いることは好ましい。したがって、ガラス
基板上に周辺駆動回路と画素回路とを設けるモノリシッ
ク型の電気光学装置、例えばアクティブマトリクス型の
液晶電気光学装置において、周辺駆動回路を構成する半
導体装置に、本発明構成を用いることで、効果的な消費
電力の低減が可能となる。その結果、電気光学装置の低
消費電力化が可能となる。
【００５１】なお、以下に示す実施例では、主としてガ
ラス基板上に形成された薄膜トランジスタについて示し
た。しかし、本発明はこれに限定されることはない。例
えば、シリコンウエハー等の半導体基板上に形成された
ＭＯＳ ＦＥＴにおいても、周波数の高い側の電極間の
み、その間隔を拡大することで、本発明の効果は得られ
る。
【００５２】以下に実施例を示し、本願発明を詳細に説
明する。なお、以下の実施例において、薄膜トランジス
タのゲイト−ドレイン間と、ゲイト−ソース間のうち、
印加される周波数が高くなる側を原則的にゲイト−ドレ
イン間として説明をしている。しかし、実質的には、ゲ
イト−ドレイン間でも、ゲイト−ソース間でも、周波数
が高い側の電極間距離を大きくすることは本発明構成の
範囲であることはいうまでもない。
【００５３】
【実施例】
〔実施例１〕実施例１は、インバーター回路の消費電力
を低減する構成を示す。図１にインバータ回路の上面図
を示す。図１に示すインバータ回路は、Ｎチャネル型薄
膜トランジスタ１００とＰチャネル型薄膜トランジスタ
１２０を用いた相補型の構成を有し、図３に示す等価回
路に対応する構成を有している。
【００５４】図１において、ゲイト電極１０５は、Ｎチ
ャネル型薄膜トランスタ１００とＰチャネル型薄膜トラ
ンジスタ１２０とで共通な電極である。このゲイト電極
１０５には入力信号が印加される。
【００５５】Ｎチャネル型薄膜トランジスタのソース電
極１０６は、電位ＶDDを呈する配線（図示せず）に接続
されている。また、Ｐチャネル型薄膜トランジスタのソ
ース電極１２６は、接地電位を呈する配線（図示せず）
に接続されている。またドレイン電極１０８は、インバ
ータ回路の演算出力を後段へ出力する。
【００５６】図１において、Ｎチャネル型薄膜トランジ
スタ１００上におけるゲイト電極１０５の側端面１１０
と、ソース電極１０６の側端面１１１との間の距離をＤ
１とする。またゲイト電極１０５の側端面１１２とドレ
イン電極１０８の側端面１１３との距離をＤ２とする。
これらは、Ｄ１＜Ｄ２の関係となるように設けられてい
る。
【００５７】同様に、Ｐチャネル型薄膜トランジスタ１
２０上におけるゲイト電極１０５の側端面１３０と、ソ
ース電極１２６の側端面１３１との間の距離をＤ１’と
する。また、ゲイト電極１０５の側端面１３２とドレイ
ン電極１０８の側端面１３３との距離をＤ２’とする。
これらは、Ｄ１’＜Ｄ２’の関係となるように設けられ
ている。
【００５８】電界効果トランジスタにおいて、Ｄ１とＤ
２、あるいはＤ１’とＤ２’にこのような距離関係を持
たせることが、本発明において最も重要なポンイトであ
る。
【００５９】なお、本実施例では、Ｄ１＝Ｄ１’、Ｄ２
＝Ｄ２’とする。また、Ｄ２、Ｄ２’は、Ｄ１、Ｄ１’
の２倍の長さとする。
【００６０】Ｄ１およびＤ１’は通常、素子の集積度を
高めるために、形成可能なパターン幅の最小値付近の値
とされる。すなわち１〜５μｍ程度、例えば２μｍとさ
れる。
【００６１】図２に、図１のＱ−Ｑ’断面を示す。図２
において、ガラス基板２０１上には、酸化珪素膜でなる
下地膜２０２が設けられており、その上にＮチャネル型
薄膜トランジスタ１００が設けられている。
【００６２】Ｎチャネル型薄膜トランジスタ１００は、
多結晶シリコンでなる島状半導体領域１０１上に、ゲイ
ト絶縁膜２０２を介してゲイト電極１０５が設けられて
いる。島状半導体領域１０１のうち、ゲイト電極１０５
下の領域はチャネル形成領域となる。
【００６３】また、島状半導体領域１０１のうち、ゲイ
ト電極の左側にソース領域１０２、右側にドレイン領域
１０３がもうけられており、それぞれリン等のＮ型不純
物が添加されている。また、チャネル形成領域は、島状
半導体領域１０１のうちソース領域１０２とドレイン領
域１０３との間に配置される。
【００６４】また、ソース領域１０２には、ソース電極
１０６がコンタクトホール１０７を介して電気的に接続
されている。
【００６５】さらに、ドレイン領域１０３には、ドレイ
ン電極１０８がコンタクトホール１０９を介して電気的
に接続されている。
【００６６】同様にＰチャネル型薄膜トランジスタ１２
０は、多結晶シリコンでなる島状半導体領域１２１上
に、ゲイト絶縁膜を介して、Ｎチャネル型薄膜トランジ
スタ１２０と共通なゲイト電極１０５が設けられてい
る。島状半導体領域１２１のうち、ゲイト電極１０５下
の領域はチャネル形成領域となる。
【００６７】島状半導体領域１２１のうち、ゲイト電極
１０５の左側にソース領域１２２、右側にドレイン領域
１２３が設けられており、それぞれボロン等のＰ型不純
物が添加されている。また、チャネル形成領域は、島状
半導体領域１２１のうちソース領域１２２とドレイン領
域１２３との間に配置される。
【００６８】また、ソース領域１２２には、ソース電極
１２６がコンタクトホール１２７を介して電気的に接続
されている。
【００６９】さらに、ドレイン領域１２３には、ドレイ
ン電極１０８がコンタクトホール１２９を介して電気的
に接続されている。
【００７０】ドレイン電極１０８は、Ｎチャネル型薄膜
トランジスタ１００のドレイン領域１０３と、Ｐチャネ
ル型薄膜トランジスタ１２０のドレイン領域１２３を、
電気的に接続している。このようにして、インバータ回
路が構成されている。
【００７１】このインバータ回路は、Ｎチャネル型薄膜
トランジスタ１００と、Ｐチャネル型薄膜トランジスタ
１２０共に、印加される信号の周波数が高いゲイト電極
−ドレイン電極間の距離Ｄ２、Ｄ２’を、ゲイト電極−
ソース電極間の距離Ｄ１、Ｄ１’の２倍とした。
【００７２】その結果、インバータ回路全体で、回路配
置に必要な面積の増大を最小限に抑えて、効率的な消費
電力の低減を行うことができる。
【００７３】もちろん、回路を配置するスペースに余裕
があれば、ゲイト電極−ソース電極間の距離Ｄ１、Ｄ
１’に対するゲイト電極−ドレイン電極間の距離Ｄ２、
Ｄ２’をさらに大きくすることで、消費電力の更なる低
減を図ることができる。
【００７４】ここで、上記した構成および効果につい
て、等価回路を用いて詳細に説明する。図３に、図１の
インバータ回路の等価回路を示す。図３には、インバー
タ回路であって、Ｎチャネル型トランジスタ３０２とＰ
チャネル型トランジスタ３０３とで、ゲイトを共通にし
て入力端子３０１とし、ドレインを共通にして出力端子
３０４とした構成が示されている。
【００７５】Ｐチャネル型トランジスタ３０３のソース
３０６に電位ＶDDを呈する配線が接続されている。ま
た、Ｎチャネル型トランジスタ３０２のソース３０５
は、接地電位に接続されている。
【００７６】入力信号は、Ｈｉｇｈ（以下Ｈ）またはＬ
ｏｗ（以下Ｌ）を示す信号である。ここではＨ信号は電
位ＶDDを有し、Ｌ信号は接地電位である。ＶDDは、例え
ば＋１５Ｖとする。
【００７７】ここで、入力端子３０１に入力信号Ｈ、す
なわち電位ＶDDが入力されたとき、Ｎチャネル型トラン
ジスタ３０２はＯＮとなる。他方、Ｐチャネル型トラン
ジスタはＯＦＦとなる。したがって、出力端子３０４の
電位は、接地電位ＧＮＤとなり、後段へ出力信号Ｌを出
力する。
【００７８】逆に、入力端子３０１にＬすなわち接地電
位ＧＮＤが入力されたとき、Ｎ型チャネル型トランジス
タ３０２はＯＦＦとなる。他方、Ｐチャネル型トランジ
スタはＯＮとなる。したがって、出力端子３０４の電位
は、電位ＶDDとなり、後段に出力信号Ｈを出力する。
【００７９】
【００８０】
【００８１】
【００８２】
【００８３】
【００８４】
【００８５】ここで、周波数、容量と消費電力の関係を
考える。配線間寄生容量をＣW 〔Ｆ〕、ゲイト入力容量
（ゲイト絶縁膜を誘電体として生じる容量）をＣｇ
〔Ｆ〕、周波数をｆ〔Ｈｚ〕、電源電圧をＶ〔Ｖ〕とす
ると、消費電力Ｗは、Ｗ＝（Ｃｇ＋ＣW ）Ｖ2 ｆで表せ
ることは前述した。すなわち、消費電力Ｗは、周波数に
比例する。
【００８６】またコンデンサーの容量Ｃは、電極間の誘
電率をε、電極面積をＳ〔ｍ2 〕、電極間距離をｄ
〔ｍ〕としたとき、Ｃ＝εＳ／ｄで表される。ゆえに、
容量が生じる電極間の距離を大きくすると、容量は低下
する。配線間寄生容量をＣW もこれに準じる。
【００８７】また、このインバータ回路を構成する電界
効果トランジスタが、容量の存在により消費する電力Ｗ
は、ゲイト電極とソース電極間での消費電力と、ゲイト
電極とドレイン電極間での消費電力との和である。
【００８８】したがって、電界効果トランジスタのゲイ
ト電極とソース電極間の距離、あるいは、ゲイト電極と
ドレイン電極との距離が増大するほど、消費電力Ｗは低
減される。
【００８９】ところが、電極間距離を大きくするなら
ば、それに比例して当然電界効果トランジスタを構成す
る半導体層の大きさも大きくする必要がある。半導体層
の大きさが大きくなれば、集積化したときの集積度は当
然低下してしまう。
【００９０】そこで、印加される周波数が高い側の電極
間距離を、印加される周波数が低い側の電極間距離より
大きくする。この点が本願発明において最も特徴的なこ
とである。
【００９１】これは、周波数が高い場合の方が、電極間
距離が拡大した際に、容量が大きく低減されるためであ
る。その結果、消費電力の低減効果も大きくなる。
【００９２】つまり、電界効果トランジスタに設けられ
た電極のうち、電極間に印加される信号の周波数が高く
なる側の電極間距離ｄを増大させて配線間容量ＣW を低
減させる方が、電極間に印加される周波数が低くなる側
の電極間距離を増加させるより、消費電力は効果的に低
減される。
【００９３】加えて、配線間寄生容量を低減するため
に、ゲイト電極とソース電極、およびゲイト電極とドレ
イン電極の両方の距離を増大させるより、どちらか一方
のみの電極間距離を拡大した方が、電界効果トランジス
タを配設するために必要な面積の増加は小さくてすむ。
【００９４】したがって、実施例１で示したインバータ
回路を用いて構成される集積回路は、高い集積度を維持
しつつ、消費電力が低減される。
【００９５】また、印加される信号電圧の振幅が大きい
側の電極間距離を、振幅が小さい側の電極間距離より大
きくしても、消費電力の低減への寄与は大きい。
【００９６】〔実施例２〕実施例２では、Ｐチャネル型
トランジスタのチャネル幅を、Ｎチャネル型トランジス
タより大きくした例を示す。
【００９７】電界効果トランジスタにおいては、Ｐチャ
ネル型トランジスタの移動度はＮチャネル型トランジス
タの移動度の約半分の値となる。
【００９８】従って、Ｐチャネル型トランジスタのチャ
ネル幅（ソース・ドレイン方向に対して垂直かつ基板面
に対して水平な方向のチャネルの長さ）をＮチャネル型
トランジスタのチャネル幅より大きく、例えば２倍とす
ることで、Ｐチャネル型トランジスタとＮチャネル型ト
ランジスタの電流駆動能力のバランスをとることがしば
しば行われる。
【００９９】図４は実施例２で示すインバータ回路の構
成を示す。図４に示すインバータ回路は、回路を構成す
るＮチャネル型およびＰチャネル型のＴＦＴにおいて、
Ｐチャネル型ＴＦＴのチャネル幅をＮチャネル型のＴＦ
Ｔの２倍とした例である。
【０１００】図４に示す回路は、Ｐチャネル型ＴＦＴの
チャネル幅以外は、図１に示すインバータ回路と同一の
構成を有している。
【０１０１】図４において、ゲイト電極４０５は、Ｎチ
ャネル型薄膜トランスタ４００とＰチャネル型薄膜トラ
ンジスタ４２０とで共通な電極である。このゲイト電極
４０５には入力信号が印加される。
【０１０２】Ｎチャネル型薄膜トランジスタのソース電
極４０６は、コンタクトホール４０７を介してソースに
接続されており、かつ接地電位を呈する配線（図示せ
ず）に接続されている。
【０１０３】また、Ｐチャネル型薄膜トランジスタのソ
ース電極４２６は、コンタクトホール４２７を介してソ
ースに接続されており、かつ電位ＶDDを呈する配線（図
示せず）に接続されている。
【０１０４】またドレイン電極４０８は、コンタクトホ
ール４０９、４２９を介して両薄膜トランジスタのドレ
インに接続されており、インバータ回路の演算出力を後
段へ出力する。
【０１０５】図４において、Ｎチャネル型薄膜トランジ
スタ４００上におけるゲイト電極４０５の側端面４１０
と、ソース電極４０６の側端面４１１との間の距離をＤ
１とする。またゲイト電極４０５の側端面４１２とドレ
イン電極４０８の側端面４１３との距離をＤ２とする。
【０１０６】同様に、Ｐチャネル型薄膜トランジスタ４
２０上におけるゲイト電極４０５の側端面４３０と、ソ
ース電極４２６の側端面４３１との間の距離をＤ１’と
する。また、ゲイト電極４０５の側端面４３２とドレイ
ン電極４０８の側端面４３３との距離をＤ２’とする。
【０１０７】図４において、Ｐチャネル型ＴＦＴは、そ
のチャネル幅がＮチャネル型ＴＦＴの２倍になったた
め、ゲイト電極の側端部と、ソース電極やドレイン電極
の側端部とが対向する面の面積も２倍となる。容量の大
きさは、容量を形成する電極の面積に比例するので、チ
ャネル幅を大きくすると配線間寄生容量も大きくなる。
その結果、消費電力も増加してしまう。
【０１０８】このような場合にも本発明は有効である。
すなわち、移動度の小さいＰチャネル型トランジスタの
チャネル幅を、移動度の大きいＮチャネル型トランジス
タのチャネル幅より大きくした際、少なくともＰチャネ
ル型トランジスタにおいて、高い周波数が印加される電
極間の距離を大きくする。すなわち、Ｄ１’＜Ｄ２’、
例えば、Ｄ２’＝２×Ｄ１’とする。
【０１０９】このようにすると、Ｐチャネル型トランジ
スタにおける消費電力を低減できる。
【０１１０】また、図４で示した回路は、図１に示す回
路に比較して、チャネル幅が大きくなる分、配線間寄生
容量による消費電力が大きくなることは明らかである。
したがって、本発明を適用し、高い周波数の信号が印加
される側の電極間距離を拡大することは、消費電力を低
減するためにはより効果的である。
【０１１１】なお、図４においては、Ｐチャネル型、Ｎ
チャネル型とも、ゲイト−ドレイン電極間の距離を大き
くしている。これは、マスクパターンを簡素化したため
である。Ｐチャネル型のみでなく、Ｎチャネル型も、高
い周波数の信号が印加される側の電極間距離を拡大する
ことで、消費電力はより低減される。もちろん、Ｐチャ
ネル型のみ、ゲイト−ドレイン間の電極間距離を大きく
してもよい。
【０１１２】〔実施例３〕実施例３を図５、図６を用い
て説明する。図５はインバータ回路を２つつなげたバッ
ファ回路の等価回路図である。図６は薄膜トランジスタ
を用いて構成されたバッファ回路の上面図であり、図６
の等価回路に対応する。
【０１１３】この図５に示すバッファ回路は、前段のイ
ンバータ回路５０１は図６のＩＮＶ１に対応する。これ
につながる後段のインバータ回路５０２は、図６のＩＮ
Ｖ２に対応する。
【０１１４】図６において、ゲイト電極６０５は、Ｎチ
ャネル型薄膜トランジスタ６００とＰチャネル型薄膜ト
ランジスタ６２０とで共通な電極である。このゲイト電
極６０５には入力信号Ａが印加される。
【０１１５】また、ゲイト電極６３５は、Ｎチャネル型
薄膜トランジスタ６３０とＰチャネル型薄膜トランジス
タ６４０とで共通な電極である。このゲイト電極６３５
には前段の出力が入力信号として印加される。
【０１１６】ＩＮＶ１において、Ｎチャネル型薄膜トラ
ンジスタ６００のソース電極６０６は、コンタクトホー
ル６０７を介してソースに接続されており、かつ接地電
位ＧＮＤを呈する配線６３６に接続されている。
【０１１７】また、Ｐチャネル型薄膜トランジスタ６２
０のソース電極６２６は、電位ＶDDを呈する配線に接続
されている。またドレイン電極６０８は、コンタクトホ
ール６０９、６２９を介して両薄膜トランジスタのドレ
インに接続されており、インバータ回路の演算出力を後
段へ出力する。
【０１１８】ＩＮＶ２において、Ｎチャネル型薄膜トラ
ンジスタ６３０のソース電極は、コンタクトホール６０
７を介してソースに接続されており、かつ接地電位ＧＮ
Ｄ６３６に接続されている。
【０１１９】また、Ｐチャネル型薄膜トランジスタ６４
０のソース電極は、電位ＶDDを呈する配線６４６に接続
されている。またドレイン電極６３８は、コンタクトホ
ール６３９、６４９を介して両薄膜トランジスタのドレ
インに接続されており、インバータ回路の演算出力Ｙを
後段へ出力する。
【０１２０】図６のＩＮＶ１は、実施例２と同様に、Ｐ
チャネル型ＴＦＴのチャネル幅を、Ｎチャネル型トラン
ジスタのチャネル幅Ｗの２倍の２Ｗとしたものを用いて
いる。
【０１２１】図６のＩＮＶ２は、インバータ回路を構成
するＴＦＴのチャネル幅を、前段のＩＮＶ１を構成する
ＴＦＴのチャネル幅の２倍の２Ｗ（Ｎチャネル型）、４
Ｗ（Ｐチャネル型とし、大きい負荷を駆動可能としてい
る。
【０１２２】更にＩＮＶ２のゲイト電極６３５とドレイ
ン電極６３８との距離を、ＩＮＶ１ゲート電極６０５と
ドレイン電極６０８との距離ｄの２倍の２ｄとした。
【０１２３】次に動作を説明する。ＩＮＶ１において、
ゲイト−ドレイン間の配線間寄生容量をＣw とすると、
ＩＮＶ２では、ゲイト−ドレイン間の配線間寄生容量が
２Ｃw になる。
【０１２４】ＩＮＶ２は、その対策のためゲイト電極と
ドレイン電極間の距離ｄを２倍にしている。これによ
り、ＩＮＶ２におけるゲイト・ドレイン間の配線間容量
は、１／２となる。その結果、ＩＮＶ２での消費電力が
低減される。
【０１２５】ゲイト−ドレイン間に印加される信号の周
波数が、ソース−ドレイン間に印加される信号の周波数
より高ければ、上記構成による消費電力低減効果はより
大きなものとなる。
【０１２６】この実施例３では後段のインバータ回路
（ＩＮＶ２）のゲート・ドレイン間隔を２倍にしたが、
１．５倍、３倍等でも良く、またチャネル幅が３倍、５
倍のものであってもよいことはいうまでもない。
【０１２７】〔実施例４〕実施例４では、図７を用い
て、図１に示すような構成のインバータ回路の作製工程
を示す。
【０１２８】まず、絶縁表面を有する基板としてガラス
基板７０１の上に、下地酸化膜７０２として厚さ1000〜
3000Åの酸化珪素膜を形成する。この酸化珪素膜の形成
方法としては、酸素雰囲気中でのスパッタ法やプラズマ
CVD 法を用いる。
【０１２９】その後、プラズマCVD 法やLPCVD 法によっ
てアモルファスのシリコン膜を300〜1500Å、好ましく
は500 〜1000Åに形成した。そして、500 ℃以上、好ま
しくは、500 〜600 ℃の温度で熱アニールを行い、シリ
コン膜を結晶化させる、もしくは、結晶性を高める。
【０１３０】熱アニールによる結晶化の際に特開平6-24
4103、同6-244104に記述されているように、ニッケル等
のシリコンの結晶化を促進させる元素（触媒元素）を添
加してもよい。
【０１３１】また、熱アニールによる結晶化ののち、光
（レーザーなど）アニールをおこなって、さらに結晶化
を高めてもよい。
【０１３２】次にシリコン膜をエッチングして、島状の
半導体領域を形成し、薄膜トランジスタ（ＴＦＴ）の活
性層７０３（N チャネル型TFT 用）、７０４（p チャネ
ル型TFT 用）を設ける。
【０１３３】さらに、酸素雰囲気中でのスパッタ法によ
って厚さ500 〜2000Åの酸化珪素のゲイト絶縁膜７０６
を形成する。
【０１３４】ゲイト絶縁膜の形成方法としては、プラズ
マCVD 法を用いてもよい。プラズマCVD 法によって酸化
珪素膜を形成する場合には、原料ガスとして、一酸化二
窒素（Ｎ2 Ｏ）もしくは酸素（Ｏ2 ）とモノシラン（Si
H4) を用いることが好ましい。
【０１３５】その後、厚さ2000〜6000Åのアルミニウム
をスパッタ法によって基板全面に形成した。ここでアル
ミニウムはその後の熱プロセスによってヒロックが発生
するのを防止するため、シリコンまたはスカンジウム、
パラジウムなどを含有するものを用いてもよい。そして
これをエッチングしてゲイト電極７０７、７０８を形成
する。
【０１３６】このゲイト電極形成時のマスクパターン
は、ゲイト電極と後に形成されるソース電極、ドレイン
電極とで、周波数が高くなる側の電極間距離が大きくし
てゲイト電極を形成できるものを用いる。ここでは、ゲ
イト電極と後に形成されるドレイン電極との距離が、ゲ
イト電極と後に形成されるソース電極との距離より大き
くなるように、ゲイト電極７０７、７０８を島状半導体
７０３、７０４のソース側寄りに設ける。
【０１３７】ゲイト電極は、その外側表面に対して弱酸
系の電界液を用いた陽極酸化を施し、バリア型の陽極酸
化膜を形成してもよい。このようにすると、絶縁性が向
上し、ショートやリークの発生が低減され、またヒロッ
クの発生が抑制される。（図７（A ））。
【０１３８】その後、イオンドーピング法によって、島
状活性層７０３、７０４に、ゲート電極をマスクとして
自己整合的に、フォスフィン（ＰＨ3 ）をドーピングガ
スとして、燐が注入される。ドーズ量は1 ×1014〜5 ×
1015原子／ｃｍ2 とする。この結果、Ｎ型領域７１０、
７１１、７１２、７１３が形成される。これらのうち、
７１０、７１１は、Ｎチャネル型TFT のソース領域、ド
レイン領域となる。（図７（B ））
【０１３９】次に、Ｎチャネル型TFT を覆うフォトレジ
ストのマスク７１４が形成される。
【０１４０】次に、ジボラン（Ｂ2 Ｈ6 ）をドーピング
ガスとして、イオンドーピング法により、島状領域７０
４に硼素が注入される。ドーズ量は5 ×1014〜8 ×1015
原子／ｃｍ2 とする。
【０１４１】このドーピングでは、先に形成されていた
Ｎ型領域７１２、７１３はＰ型領域７１５、７１６に反
転し、Ｐチャネル型TFT のドレイン、ソースとなる。
（図７（C ））
【０１４２】その後、450 〜850 ℃で0.5 〜3 時間の熱
アニールを施すことにより、ドーピングによるダメージ
を回復せしめ、ドーピング不純物を活性化、シリコンの
結晶性を回復させた。
【０１４３】その後、全面に層間絶縁物７１７として、
プラズマCVD 法によって酸化珪素膜を厚さ3000〜6000Å
形成する。これは、窒化珪素膜あるいは酸化珪素膜と窒
化珪素膜の多層膜であってもよい。そして、層間絶縁膜
７１７をウエットエッチング法またはドライエッチング
法によって、エッチングしてコンタクトホールを形成す
る。
【０１４４】そして、スパッタ法によって厚さ2000〜60
00Åのアルミニウム膜、もしくはチタンとアルミニウム
の多層膜を形成する。これをエッチングしてＮチャネル
型TFT に接続されたソース電極７１８、Ｐチャネル型TF
T に接続されたソース電極４２０、および、双方のTFT
に接続されたドレイン電極７１９が形成される。（図７
（C ））
【０１４５】このとき、Ｎチャネル型TFT において、ソ
ース電極７１８とゲイト電極７０７との距離をＤ１、ド
レイン電極７１９とゲイト電極７０７との距離をＤ２と
すると、Ｄ１＜Ｄ２となるように各電極が設けられる。
なおここでいう距離とは、各電極が対向する側の、電極
の側端部間、または側端面間の距離を言う。
【０１４６】おなじく、Ｐチャネル型TFT において、ソ
ース電極４２０とゲイト電極７０８との距離をＤ１’、
ドレイン電極７１９とゲイト電極７０７との距離をＤ
２’とすると、Ｄ１’＜Ｄ２’となるように各電極が設
けられる。
【０１４７】この後、プラズマCVD 法によって、厚さ10
00〜3000Åの窒化珪素膜をパッシベーション膜として形
成、エッチングして層間膜を形成してもよい。また層間
膜として、ポリイミド等の有機樹脂膜を用いてもよい。
【０１４８】このようにして、消費電力が低減されたイ
ンバータ回路を作製することができる。ここで示した作
製工程は、従来同様な構成を回路を作製する際の、活性
層や電極を形成するマスクパターンを、本発明で示す所
定の電極間距離が得られるように変えただけのものであ
る。すなわち、本発明構成の半導体装置は従来の作製方
法とほとんどかわらずに実施することができる。
【０１４９】〔実施例５〕実施例５は、リセット付きフ
リップ・フロップ回路の例を示す。図９はフリップ・フ
ロップ回路の等価回路図である。
【０１５０】本実施例では、本発明構成である、ゲイト
−ドレイン間距離の大きい薄膜トランジスタの構成を、
クロックの入力信号がつながるクロックド・インバータ
回路９０１、９０２、９０３とクロックド・ナンド回路
９０４に適用している。
【０１５１】クロック信号は動作周波数が数ＭＨｚ〜数
１０ＭＨｚと高い。また、一つのクロック信号線に多数
のフリップ・フロップ回路がつながって構成された回路
の場合、そのクロック信号線を駆動するための消費電力
は極めて大きくなる。したがって、このような回路にお
いて寄生容量を低減することは、消費電力の低減に大き
く貢献することができる。
【０１５２】図１０（ａ）にクロックド・インバータ回
路、（ｂ）にクロックド・ナンド回路の等価回路図を示
す。図１１、図１２にこれらの回路を薄膜トランジスタ
を用いて構成した場合の上面図を示す。
【０１５３】図１０と図１１の対応を示す。図１０
（ａ）に示されるＰチャネル型トランジスタ１００１、
１００３は、図１１のＰチャネル型薄膜トランジスタ１
１０２、１１０４に対応する。また、図１０（ａ）に示
されるＮチャネル型トランジスタ１００２、１００４
は、図１１のＮチャネル型薄膜トランジスタ１１０１、
１１０３に対応する。
【０１５４】図１１において、ゲイト電極１１１０に
は、クロック信号CLK が入力される。また、ゲイト電極
１１１４には、クロック信号CLKbが入力される。また、
ゲイト電極１１１１には、入力信号Ａが入力される。ま
た、ソース電極１１１２には、出力信号Ｙが出力され
る。Ｎチャネル型薄膜トランジスタ１１０１のソース電
極は、接地電位ＧＮＤに接続された接地線１１１５が接
続されている。また、Ｐチャネル型薄膜トランジスタ１
１０２のソース電極は、電源電位ＶDDに接続された電源
線１１１６が接続されている。
【０１５５】Ｎチャネル型薄膜トランジスタ１１０１と
１１０３のドレインは、電極１１１７で接続されてい
る。また、Ｐチャネル型薄膜トランジスタ１１０２と１
１０４のドレインは、電極１１１３で接続されている。
【０１５６】図１１に示す回路では、クロックド・イン
バータ回路を構成する薄膜トランジスタのうち、クロッ
ク信号CLKが入力されるＮチャネル型薄膜トランジスタ
１１０１、およびCLKbが入力されるＰチャネル型薄膜ト
ランジスタ１１０２のみ、ゲイト−ドレイン間距離を、
ゲイト−ソース間距離ｄの２倍の２ｄとする。他の薄膜
トランジスタのゲイト−ドレイン間距離はすべてｄとす
る。
【０１５７】また、図１０（ｂ）に示されるＰチャネル
型トランジスタ１００５、１００７、１００８は、図１
２のＰチャネル型薄膜トランジスタ１２０２、１２０
５、１２０６に対応する。また、図１０（ｂ）に示され
るＮチャネル型トランジスタ１００６、１００９、１０
１０は、図１２のＮチャネル型薄膜トランジスタ１２０
１、１２０３、１２０４に対応する。
【０１５８】図１２において、ゲイト電極１２１０に
は、クロック信号CLK が入力される。また、ゲイト電極
１２１４には、クロック信号CLKbが入力される。また、
ゲイト電極１２１１には、入力信号Ｂが、電極１２１２
には、入力信号Ａが入力される。また、電極１２１５に
は、出力信号Ｙが出力される。Ｎチャネル型薄膜トラン
ジスタ１２０１のソース電極は、接地電位ＧＮＤに接続
された接地線１２１７が接続されている。また、Ｐチャ
ネル型薄膜トランジスタ１２０２のソース電極は、電源
電位ＶDDに接続された電源線１２１８が接続されてい
る。
【０１５９】Ｎチャネル型薄膜トランジスタ１２０１と
１２０３のドレインは、電極１２１６で接続されてい
る。また、Ｐチャネル型薄膜トランジスタ１２０２と１
２０５のドレインは、電極１２１３で接続されている。
【０１６０】また、図１２に示す回路では、クロックド
・ナンド回路を構成する薄膜トランジスタのうち、クロ
ック信号CLK が入力されるＮチャネル型薄膜トランジス
タ１２０１、およびCLKbが入力されるＰチャネル型薄膜
トランジスタ１２０２のみ、ゲイト−ドレイン間距離
を、ゲイト−ソース間距離ｄの２倍の２ｄとする。他の
薄膜トランジスタのゲイト−ドレイン間距離はすべてｄ
とする。
【０１６１】すなわち、他の薄膜トランジスタは、ゲイ
ト−ソース間距離、ゲイト−ドレイン間距離は共にｄで
ある。
【０１６２】もちろん回路を構成する全ての薄膜トラン
ジスタに本発明の構成を適用してもよいが、その場合
は、各薄膜トランジスタの設置面積が大きくなり、回路
配置に必要な面積が増大して、集積度が低下する。
【０１６３】そのため、ゲイト−ドレイン間に高い周波
数が印加されて消費電力が大きくなることが見込まれる
薄膜トランジスタのみ本発明構成を適用し、ゲイト−ド
レイン間距離をゲイト−ソース間距離より大きくする。
このようにすることで、集積度の低下を最小限としなが
ら、消費電力を低減できる。
【０１６４】クロックド・インバータ回路とクロックド
・ナンド回路を構成する薄膜トランジスタの全てにおい
て、ゲイト−ドレイン間距離とゲイト−ソース間距離と
をｄとした場合と、本実施例で示した構成とで消費電力
を比較してみる。
【０１６５】すると、ゲート・ドレイン間容量をＣ
〔Ｆ〕、電源電圧をＣ〔Ｖ〕、クロックの動作周波数を
ｆ〔Ｈｚ〕とすると、3CV2f 〔Ｗ〕だけ、消費電力を削
減できる。
【０１６６】本実施例において、図９に示すフリップフ
ロップ回路のうち、クロックド・インバータ回路と、ク
ロックド・ナンド回路においてのみ、ゲイト−ドレイン
間距離を大きくした構成とした。しかし、フリップフロ
ップ回路を構成する他の回路、すなわち、図９における
インバータ回路９０５、９０６、９０７や、ナンド回路
９０８において、本発明構成を適用し、消費電力の低減
を図ることが好ましいことは言うまでもない。
【０１６７】〔実施例６〕実施例６では、本発明をデコ
ーダ回路に適用し、消費電力の低減を図った例を示す。
【０１６８】本実施例では、個々に異なる周波数が入力
される複数の回路において、入力される周波数の高さに
応じて、その周波数が入力される回路を構成する薄膜ト
ランジスタのゲイト−ドレイン間距離を大きくしたもの
である。
【０１６９】図１３に、３ビットの２進カウンタと、３
ビットを８ビットにデコードするデコーダを用いた回路
を示す。この回路の動作を図１４を用いて説明する。図
１４に、図１３で示す回路のタイミングチャートを示
す。
【０１７０】図１４に示すように、カウンタのリセット
信号が"L" レベルから"H" レベルになり、リセット状態
が解除される。
【０１７１】すると、クロック信号の立ち上がりに同期
して、図１３のカウンタの出力C0、C1、C2にはクロック
信号が２分周、４分周、８分周された波形が、C0b 、C1
b 、C2b にはそれぞれC0、C1、C2の逆極性の波形が出力
される。
【０１７２】従って、図１４に示すように、C0,C1,C2の
出力は、２進値で０から７までカウントする動作を繰り
返す。
【０１７３】またデコーダは、カウンタの出力する２進
値に対応して、デコーダ出力D1〜D8のなかの１ビットの
みを"H" レベルにする動作を繰り返す。
【０１７４】図１３の回路においては、クロック信号の
負荷が大きくなるので、バッファ回路１３０１をカウン
タのクロック入力部に配置した。またカウンタの出力の
負荷も大きくなるので、バッファ回路１３０２、１３０
３、１３０４、１３０５、１３０６、１３０７をカウン
タとデコーダとの間に配置した。
【０１７５】本実施例においては、図１３に示す回路
の、バッファ回路１３０２〜１３０７を構成する薄膜ト
ランジスタの、ゲイト−ドレイン間隔を、動作させる周
波数に応じて広げる。
【０１７６】即ち、バッファ回路１３０７、１３０６を
構成する薄膜トランジスタのゲイト−ドレイン間隔およ
びゲイト−ソース間隔をｄとする。そして、その倍の周
波数で動作するバッファ回路１３０５、１３０４を構成
する薄膜トランジスタのゲイト−ドレイン間隔を２ｄと
する。
【０１７７】さらに、その倍の周波数で動作するバッフ
ァ回路１３０３、１３０２のゲート・ドレイン間隔は４
ｄとし、さらに最も高い周波数が入力されるクロックの
バッファ回路１３０１を構成する薄膜トランジスタのゲ
イト・ドレイン間の距離を８ｄとする。
【０１７８】このような構成としたときと、全てのバッ
ファ回路１３０１〜１３０７を構成する薄膜トランジス
タのゲイト−ドレイン間距離、ソース−ドレイン間距離
をｄとした場合の従来の構成とにおいて、消費電力の大
きさを比較する。
【０１７９】ゲイト−ドレイン間隔がｄのときのゲイト
−ドレイン間容量をＣ〔Ｆ〕、クロック周波数をｆ〔Ｈ
ｚ〕、電源電圧をＶ〔Ｖ〕とすれば、本実施例で示し
た、入力される周波数に応じて、ゲイト−ドレイン間距
離をｄ、２ｄ、４ｄ、８ｄとした回路の、寄生容量によ
り生じる消費電力は、1/8CV2f ＋1/4CV21/2f＋1/2CV21/
4f＋CV21/8f ＝4/8CV2f である。
【０１８０】他方、全ての回路において、ゲイト−ドレ
イン間隔をｄとした場合は、CV2f＋CV21/2f ＋CV21/4f
＋CV21/8f ＝15/8CV2fとなる。すなわち、本実施例で示
した回路は、従来の回路に比較して、配線間容量による
消費電力をおよそ4/15に低減できる。
【０１８１】本実施例で示した構成とすることで、薄膜
トランジスタを配設するための面積の増加を最小限とし
つつ、消費電力を効果的に低減することができる。
【０１８２】
【発明の効果】本発明により、配線間の容量による電力
消費を低減し、かつ高い集積度で集積化可能な半導体装
置を提供することができた。
【図面の簡単な説明】
【図１】 実施例１のインバータ回路の上面図。
【図２】 図１のＱ−Ｑ’断面を示す図。
【図３】 図１のインバータ回路の等価回路を示す図。
【図４】 実施例２で示すインバータ回路の構成を示す
図。
【図５】 実施例３で示すバッファ回路の等価回路を示
す図。
【図６】 バッファ回路の上面図。
【図７】 実施例のの作製工程を示す図。
【図８】 一般的な薄膜型電界効果トランジスタの断面
構造を示す図。
【図９】 フリップ・フロップ回路の等価回路を示す
図。
【図１０】 クロックド・インバータ回路とクロックド
・ナンド回路の等価回路を示す図。
【図１１】 クロックド・インバータ回路の上面図。
【図１２】 クロックド・ナンド回路の上面図。
【図１３】 ３ビットの２進カウンタと、３ビットを８
ビットにデコードするデコーダを用いた回路を示す図。
【図１４】 図１３で示す回路のタイミングチャートを
示す図。
【符号の説明】
１００ Ｎチャネル型薄膜トランジスタ １０１ 島状半導体領域 １０２ ソース領域 １０３ ドレイン領域 １０５ ゲイト電極 １０６ ソース電極 １０７ コンタクトホール １０８ ドレイン電極 １０９ コンタクトホール １１０ ゲイト電極１０５の側端面 １１１ ソース電極１０６の側端面 １１２ ゲイト電極１０５の側端面 １１３ ドレイン電極１０８の側端面 １２０ Ｐチャネル型薄膜トランジスタ １２１ 島状半導体領域 １２２ ソース領域 １２３ ドレイン領域 １２６ ソース電極 １２７ コンタクトホール １２９ コンタクトホール １３０ ゲイト電極１０５の側端面 １３１ ソース電極１０６の側端面 １３２ ゲイト電極１０５の側端面 １３３ ドレイン電極１０８の側端面 ２００ ガラス基板 ２０１ 下地膜 ２０２ ゲイト絶縁膜
フロントページの続き (56)参考文献 特開 平６−125088（ＪＰ，Ａ) 特開 平７−335834（ＪＰ，Ａ) 特開 平５−273591（ＪＰ，Ａ) 特開 平８−160387（ＪＰ，Ａ) 特開 昭58−122771（ＪＰ，Ａ) 特公 昭50−16628（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336 H01L 27/092 H01L 21/8238

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上に形成されたクロックド・インバー
    タ回路およびクロックド・ナンド回路を有するフリップ
    フロップ回路を有し、 前記クロックド・インバータ回路は２つのＮチャネル型
    の薄膜トランジスタおよび２つのＰチャネル型の薄膜ト
    ランジスタを有し、前記クロックド・ナンド回路は３つ
    のＮチャネル型の薄膜トランジスタおよび３つのＰチャ
    ネル型の薄膜トランジスタを有し、前記２つのＮチャネ
    ル型の薄膜トランジスタおよび前記２つのＰチャネル型
    の薄膜トランジスタ並びに前記３つのＮチャネル型の薄
    膜トランジスタおよび前記３つのＰチャネル型の薄膜ト
    ランジスタは、それぞれ、 ソース領域、ドレイン領域、および前記ソース領域と前
    記ドレイン領域との間のチャネル形成領域を有する半導
    体膜と、 前記チャネル形成領域上にゲイト絶縁膜を介して設けら
    れたゲイト電極と、前 記ソース領域に接続されたソース電極と、 前記ドレイン領域に接続されたドレイン電極とを有し、 前記２つのＮチャネル型の薄膜トランジスタの１つ、前
    記２つのＰチャネル型の薄膜トランジスタの１つ、前記
    ３つのＮチャネル型の薄膜トランジスタの１つ、および
    前記３つのＰチャネル型の薄膜トランジスタの１つにお
    いて、前記ゲイト電極はクロック信号が入力されるもの
    であると共に、前記ドレイン電極と前記ゲイト電極との
    間の距離は前記ソース電極と前記ゲイト電極との間の距
    離の２倍であり、前記２つのＮチャネル型の薄膜トランジスタの１つと直
    列に接続された 前記２つのＮチャネル型の薄膜トランジ
    スタの他の１つ、前記２つのＰチャネル型の薄膜トラン
    ジスタの１つと直列に接続された前記２つのＰチャネル
    型の薄膜トランジスタの他の１つ、前記３つのＮチャネ
    ル型の薄膜トランジスタの１つと直列に接続された前記
    ３つのＮチャネル型の薄膜トランジスタの互いに直列に
    接続された残り２つ、および前記３つのＰチャネル型の
    薄膜トランジスタの１つと直列に接続された前記３つの
    Ｐチャネル型の薄膜トランジスタの互いに並列に接続さ
    れた残り２つにおいて、前記ドレイン電極と前記ゲイト
    電極との間の距離は前記ソース電極と前記ゲイト電極と
    の間の距離と等しいことを特徴とする半導体装置。
  2. 【請求項２】基板上に形成された、３ビットの２進カウ
    ンタと３ビットを８ビットにデコードするデコーダとの
    間に設けられた第１乃至第６のバッファ回路および前記
    カウンタのクロック入力部に設けられた第７のバッファ
    回路を有するデコーダ回路を有し、前記第１乃至第６の
    バッファ回路および前記第７のバッファ回路はそれぞれ
    薄膜トランジスタを有し、前記薄膜トランジスタは、 ソース領域、ドレイン領域、および前記ソース領域と前
    記ドレイン領域との間のチャネル形成領域を有する半導
    体膜と、 前記チャネル形成領域上にゲイト絶縁膜を介して設けら
    れたゲイト電極と、 前記ソース領域に接続されたソース電極と、 前記ドレイン領域に接続されたドレイン電極とを有し、 前記第１乃至第６のバッファ回路のうち第１及び第２の
    バッファ回路の前記薄膜トランジスタにおいて、前記ド
    レイン電極と前記ゲイト電極との間の距離は前記ソース
    電極と前記ゲイト電極との間の距離と等しく、 前記第１乃至第６のバッファ回路のうち第３及び第４の
    バッファ回路は前記第１及び第２のバッファ回路の２倍
    の周波数で動作すると共に、前記第３及び第４のバッフ
    ァ回路の前記薄膜トランジスタにおいて、前記ドレイン
    電極と前記ゲイト電極との間の距離は前記ソース電極と
    前記ゲイト電極との間の距離の２倍であり、 前記第１乃至第６のバッファ回路のうち第５及び第６の
    バッファ回路は前記第３及び第４のバッファ回路の２倍
    の周波数で動作すると共に、前記第５及び第６のバッフ
    ァ回路の前記薄膜トランジスタにおいて、前記ドレイン
    電極と前記ゲイト電極との間の距離は前記ソース電極と
    前記ゲイト電極との間の距離の４倍であり、 前記第７のバッファ回路は前記第１乃至第６のバッファ
    回路を動作させる周波数よりも高い周波数が入力される
    と共に、前記第７のバッファ回路の前記薄膜トランジス
    タにおいて、前記ドレイン電極と前記ゲイト電極との間
    の距離は前記ソース電極と前記ゲイト電極との間の距離
    の８倍であることを特徴とする半導体装置。
  3. 【請求項３】請求項１又は２において、前記基板はガラ
    ス基板であることを特徴とする半導体装置。
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